JP2008159960A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体基板に形成された電界効果トランジスタのソース領域やドレイン領域に生じる欠陥を抑制する。
【解決手段】半導基板１の主面上にゲート電極７Ｇを形成した後、ゲート電極７Ｇをマスクとして不純物を半導体基板１に導入することにより半導体基板１の主面に低濃度層１１を形成する。続いて、ゲート電極７Ｇの側面に第１サイドウォール１２および第２サイドウォール１３を形成した後、第１サイドウォール１２、第２サイドウォールおよびゲート電極７Ｇをマスクとして半導体基板１に窒素等をイオン打ち込みすることにより、半導体基板１の主面に結晶化抑制領域ＣＣＲを形成する。その後、第２サイドウォール１３を除去した後、半導体基板１の主面に、ソースおよびドレイン用の高濃度層を形成する。
【選択図】図４

Description

本発明は、半導体装置の製造技術に関し、特に、不純物導入工程を有する半導体装置の製造技術に適用して有効な技術に関するものである。

ＭＯＳトランジスタのソース領域やドレイン領域を形成するための不純物の導入工程では、その不純物が高い濃度で半導体基板に打ち込まれるので、不純物が打ち込まれた領域の端部で半導体基板中に結晶欠陥が発生する場合が多くみられる。

この結晶欠陥を防止する方法として、例えば特開平８−９７２１０号公報（特許文献１）には、ゲート電極の側面のサイドウォールとその下の半導体基板との間に酸化膜を介在させる構成が開示されている。

また、例えば特許第３４４２１５４号公報（特許文献２）には、不純物の電気的活性化のための熱処理により不純物が拡散するのを有効に抑制すべく、ｐ型のソース／ドレイン領域の接合深さと同等以上の深さを有する窒素注入領域を、ソース／ドレイン領域の接合領域の全域に沿って形成する技術が開示されている。

また、例えば特許第３２３８５５１号公報（特許文献３）には、漏れ電流、寄生抵抗、短チャネル効果およびホットキャリア効果を抑制するために、以下の技術が開示されている。半導体基板上のゲート電極の側面に２重サイドウォールを形成し、それをマスクにソース・ドレイン領域に深いｎ⁻拡散層を形成する。その後、外側のサイドウォールだけを除去し、内側のＬ型のサイドウォールを残して、ソース・ドレイン領域に浅いｎ^＋拡散層を形成する。さらに、Ｌ型のサイドウォールを除去した後にゲート電極をマスクにしてイオン注入法によりＬＤＤ用のｎ⁻層を形成する。

また、例えば特開２００１−１５７３７号公報（特許文献４）には、ショートチャンネル効果を抑制すべく、ソース、ドレイン領域のゲート電極の端部から離隔した深い不純物拡散層部分を先に形成し、その後、ゲート電極の側壁の積層構成のサイドウォールの一部を除去し、ゲート電極に隣接する浅い不純物拡散層を後から形成する技術が開示されている。

また、例えば特開２０００−１７４２７０号公報（特許文献５）には、不純物拡散層の寄生抵抗の増大を抑制しつつ不純物拡散層の深さを浅くするために、以下の技術が開示されている。ゲート電極の側面にサイドウォールを形成した後、ゲート電極およびサイドウォールをマスクとして不純物をイオン注入し、熱処理を施すことで第１の不純物拡散層を形成する。その後、ゲート電極および半導体基板の露出表面にシリサイド層を形成した後、サイドウォールを除去する。その後、ゲート電極をマスクとして不純物をイオン注入し、熱処理を施すことで、第１の不純物拡散層よりも浅い第２の不純物拡散層を形成する。
特開平８−９７２１０号公報 特許第３４４２１５４号公報 特許第３２３８５５１号公報 特開２００１−１５７３７号公報 特開２０００−１７４２７０号公報

しかし、上記特許文献の構造では、ソース領域及びドレイン領域を含むアクティブ領域の半導体基板に発生する結晶欠陥を十分抑制することはできないことを本発明者は見出した。

これは、結晶欠陥の発生がゲート電極の応力だけで決まるものではなく、ソース領域およびドレイン領域を形成するための不純物を半導体基板に打ち込んだ際に、半導体基板がアモルファス化し、その後のアニールにおいて再結晶化する際の結晶化速度の面方位依存が大きく関与している。

例えば主面が（１００）面の半導体基板においてソース領域およびドレイン領域を形成するための不純物を導入した後、その不純物の導入領域を再結晶化する際、その不純物導入領域の底面、側面、底面と側面との交差部の各々の面方位に応じて再結晶速度が異なっている。この場合、不純物導入領域の底面にあたる（１００）面の面方位＜１００＞の方向の再結晶化速度が最も速く、次に不純物導入領域の側面にあたる（１１０）面の面方位＜１１０＞が速い。しかし、不純物導入領域の底面と側面との交差部にあたる（１１１）面の面方位＜１１１＞は、他の面に比べて極端に遅いため、この不純物導入領域の底面と側面とが交差する部分で再結晶化が相対的に遅れ、微小欠陥が発生することがわかった。さらに、この微小欠陥に、ゲート電極またはその側面の側壁絶縁膜からの応力が加わると、ソース領域およびドレイン領域のｐｎ接合を横切るような大きな欠陥（転位）に成長することがわかった。

本発明の目的は、半導体基板に形成された電界効果トランジスタのソース領域やドレイン領域に生じる欠陥を抑制して性能の良好な半導体装置およびその製造技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、電界効果トランジスタのソース領域およびドレイン領域を形成するための不純物を半導体基板に導入することで形成された不純物導入領域の再結晶化を行う際に、その不純物導入領域の結晶化速度の面方位依存を小さくするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、電界効果トランジスタのソース領域およびドレイン領域を形成するための不純物を半導体基板に導入することで形成された不純物導入領域の再結晶化を行う際に、その不純物導入領域の結晶化速度の面方位依存を小さくすることにより、半導体基板での欠陥発生を抑制することができる。すなわち、半導体基板に形成された電界効果トランジスタのソース領域やドレイン領域に生じる欠陥を抑制して性能の良好な半導体装置およびその製造技術を提供することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、ミラー指数表記においては、マイナス方向を指定する場合、数字の上にバーを付するが、本明細書中においては便宜上バーの付いた数字は“−”をつけて〔−１１０〕のように表記する。また特定の面や方向を表す場合には（）と〔〕をそれぞれ用い、単結晶半導体基板内において等価である面や方向を表す場合には、それぞれ｛｝と＜＞を用いて表記する。

（実施の形態１）
本実施の形態１の半導体装置の製造工程について図１〜図６を用いて説明する。

まず、図１に示すように、半導体基板１を用意する。半導体基板１は、例えばシリコン（Ｓｉ）単結晶により形成されており、その主面が（１００）とされている。この半導体基板１の主面に浅溝を＜１１０＞方向に垂直もしくは平行になるように形成し、その溝内を１０００℃前後の温度で熱酸化して５〜２０ｎｍの熱酸化膜２を形成する。

その後、溝内にＣＶＤ（Chemical Vapor Deposition）またはスパッタリング法で形成した埋め込み酸化膜３を埋め込み、希釈酸化雰囲気中もしくは窒素雰囲気中で１０００℃〜１１５０℃、１〜２時間のアニールを施し、ボイドの解消を目的に埋め込み酸化膜３の緻密化を行う。

さらに、半導体基板１上の余分な埋め込み酸化膜３を平坦化後に除去し、素子分離領域（ＳＴＩ（Shallow Trench Isolation）領域）ＳＲを形成する。素子分離領域ＳＲ以外はアクティブ領域ＡＲとなる。

次いで、図２に示すように、半導体基板１の表面を９００℃、酸素雰囲気中で熱処理して約１０ｎｍの熱酸化膜を形成し、この膜をバッファ層にボロン（Ｂ）やリン（Ｐ）などの不純物を濃度１×１０^１３（個／ｃｍ^２）程度打ち込み、ウエル層５を形成する。

その後、上記熱酸化膜を希釈したフッ酸（ＨＦ）により除去し、ゲート酸化膜６、多結晶シリコン膜７、シリコン酸化膜等からなる絶縁膜８を順次堆積し、パターニングしてゲート電極７Ｇを形成する。この時、ゲート電極７Ｇの長手又は短辺方向を＜１１０＞方向に垂直もしくは平行に形成する。

次いで、図３に示すように、９００℃、酸素雰囲気中で半導体基板１に対して熱処理を施して半導体基板１の表面に３〜１０ｎｍの厚さの熱酸化膜を形成し、この膜をバッファ層として半導体基板１にボロン（Ｐチャネル型のＭＯＳ・ＦＥＴの場合）やヒ素（Ｎチャネル型のＭＯＳ・ＦＥＴの場合）を１×１０^１３個／ｃｍ^２程度の不純物濃度で打ち込み、低濃度層１１を形成する。

その後、半導体基板１上に、例えばシリコン酸化膜により形成された絶縁膜を堆積した後、これを異方性のドライエッチング法によりエッチバックすることにより、ゲート電極７Ｇの側壁のみに第１サイドウォール（第１のゲート膜、第１側壁絶縁膜）１２を残し、ＬＤＤ（Lightly Doped Drain）構造を形成する。

次いで、図４に示すように、半導体基板１上に、再度、絶縁膜または半導体膜を１０〜３０ｎｍの範囲で堆積後に異方性のドライエッチングにより、ゲート電極７Ｇの側壁に第１サイドウォール１２を介して第２サイドウォール（第２のゲート膜、第２側壁絶縁膜）１３を形成する。

第２サイドウォール１３の材料は、第１サイドウォール１２および絶縁膜８に対してエッチング選択性を大きくとれる材料であることが好ましいので、例えば窒化シリコンのような絶縁膜により形成されている。ただし、第２サイドウォール１３の材料は、これに限定されるものではなく種々変更可能であり、例えば多結晶シリコンのような半導体膜でも良い。また、第１サイドウォール１２および絶縁膜８の材料が窒化シリコンの場合は、第２サイドウォール１３をシリコン酸化膜等により形成する。

その後、第２サイドウォール１３をマスクに、窒素（Ｎ_２）を半導体基板１中に、２０〜４０ＫｅＶ、１〜３×１０^１５個／ｃｍ^２程度の不純物濃度で打ち込み、結晶化抑制領域ＣＣＲを形成する。

結晶化抑制領域ＣＣＲのゲート電極７Ｇ側の端部は、そのゲート電極７Ｇの端部から第１サイドウォール１２および第２サイドウォール１３の幅分だけ離れたところ（すなわち、外側の第２サイドウォール１３の側面の位置）に形成されている。

その後、図５に示すように、第２サイドウォール１３を選択的にすべて除去し、半導体基板１にボロン（Ｐチャネル型のＭＯＳ・ＦＥＴの場合）やヒ素（Ｎチャネル型のＭＯＳ・ＦＥＴの場合）を５０ＫｅＶ、５×１０^１４〜３×１０^１５個／ｃｍ^２程度の不純物濃度で打ち込み、その後、１０００℃近傍のアニールを行いソースやドレインとなる高濃度層１４を形成する。

高濃度層１４の接合深さは、上記結晶化抑制領域ＣＣＲの深さよりも深い位置に達している。また、高濃度層１４のゲート電極７Ｇ側の端部は、第１サイドウォール１２の側面の位置とほぼ一致している。このため、高濃度層１４は、結晶化抑制領域ＣＣＲよりも第１サイドウォール１２に近い領域を含んでいる。すなわち、高濃度層１４は、結晶化抑制領域ＣＣＲを内包している。ただし、高濃度層１４の接合深さは、結晶化抑制領域ＣＣＲよりも浅くても良い。

次いで、図６に示すように、半導体基板１上に、酸化膜１５を堆積した後、その酸化膜１５にソース、ドレイン用の高濃度層１４の一部が露出されるコンタクトホールＣＨを形成する。

続いて、コンタクトホールＣＨが埋め込まれるように、半導体基板１上の酸化膜１５上に、例えばタングステンのような導体膜を堆積した後、その導体膜の余分な部分を化学機械研磨法またはエッチバック法等により除去することにより、コンタクトホールＣＨ内にプラグ１６を形成する。プラグ１６は、ソース、ドレイン用の高濃度層１４に電気的に接続された電極である。このようにして、半導体基板１上にＭＯＳ・ＦＥＴＱを形成する。なお、プラグ１６と半導体基板１の間にシリサイド層を設けても良い。また、プラグ１６は、多結晶シリコン膜により形成しても良い。

次の本実施の形態１の作用効果について説明する。

まず、結晶欠陥の発生メカニズムについて説明する。結晶欠陥の発生メカニズムを検討するために次のようなサンプルを作製した。半導体基板上に幅を段階的に変えた酸化膜パターンをストライプ状に形成し、さらに、露出した半導体基板表面にソース・ドレインと同じ濃度のヒ素（Ａｓ）を打ち込んだ。膜幅は膜端部に発生する応力の大きさを変えるために変化させた。

アニール後に平面ＴＥＭ（Transmission Electron Microscope）観察を行った結果、結晶欠陥はまず、膜端部で微小欠陥が発生し、この微小欠陥が膜の応力によりＰ／Ｎ接合を横切る大きな欠陥（転位）に成長することが判明した。この結果から、微小欠陥を抑制することができれば電気的に影響を及ぼす大きな欠陥（転位）を抑制することができることがわかった。

そこで、この微小欠陥の発生メカニズムについて検討した。図７および図８はその結果を説明するもので、図７は半導体基板１の要部平面図、図８は図７のＸ１−Ｘ１線の断面図である。図８のＲｅＣは再結晶化領域、ＡｍＲは非晶質化領域を示している。

その結果、この微小欠陥は、図８に示すように、ソース・ドレインの不純物打ち込み時に、半導体基板１が非晶質化し、その後の活性化アニール時にこの非晶質層が再結晶化する際、非晶質／単結晶Ｓｉから非晶質領域ＡｍＲが再結晶化して行くが、結晶化速度に面方位依存性が存在し、微小欠陥Ｄが発生することがわかった。この結晶化速度は（１１１）＜（１１０）＜（１００）面の順で速くなり、特に（１１１）面の結晶化速度はその他の面に比べ極端に遅く、この部分で格子不整合が形成され微小欠陥Ｄが発生することが分かった。

その他の面も存在するがこの３つの面が特徴的な特性を示す。本実施の形態１の場合、非晶質／単結晶Ｓｉの界面は必ず（（１１１）、（１１０）、（１００））が形成される。（１１１）面の結晶化速度はその他の面に比べ特に遅いので、この（１１１）面上（不純物打ち込み部の凹部）で微小欠陥Ｄが形成されやすくなる。これらの結果から、微小欠陥Ｄを抑制するには、この結晶化速度の面方位依存性を小さくすればよいことがわかった。

次に、結晶化速度の面方位依存性を小さくする方法を検討した。窒素やアルゴン（Ａｒ）、酸素（Ｏ_２）または炭素（Ｃ）を半導体基板１に打込み、アニールを行うと、打ち込んだ原子はＳｉの格子間に入ることが知られている。この場合にはＳｉ原子が非晶質から再結晶化（再配列化）する際に格子間位置にある原子が障害になることで結晶化速度は遅くなると考えられる。これを確かめるため、半導体基板１中にヒ素（Ａｓ）のみを打ち込んだ場合と、窒素（Ｎ）とヒ素（Ａｓ）とを打ち込んだ場合の結晶化速度（結晶化膜厚）を検討した。その結果、図９に示すように、窒素とヒ素とを打ち込んだ場合の結晶化速度はヒ素のみの場合に比べ遅れることが分かった。同様な実験をアルゴン（Ａｒ）、酸素（Ｏ_２）、炭素（Ｃ）についても行った結果、結晶化速度が遅れることが確認された。混入する不純物の優位性（効果の順）は、大きい方からアルゴン、窒素、酸素、炭素である。

（１１０）、（１１１）方向の結晶化速度はそのままで、結晶化速度が速い（１００）面方向の結晶化速度を抑制することができれば、ゲート端部（膜端部）の（不純物打ち込み部の凹部）で結晶化速度の面方位依存性を抑制することが可能である。半導体ウエハの主面に（１００）を使用し、パターンを＜１１０＞方向に作製した場合にはＬＤＤ端部の非晶質層は（１００）面の他に（１１０）面、（１１１）面が形成される（図８の微小欠陥Ｄの発生領域の近傍）。すなわち、ソース・ドレインを形成する領域のＬＤＤ端部には、窒素等を打ち込まないようにすれば結晶化速度の面方位依存性を抑制できる。

上記実施の形態１にはこれを実現するために、ＬＤＤ膜を形成した後に、ＬＤＤ膜の側壁に膜を堆積し、その後に窒素等を打ち込み、この膜の除去後に、高濃度のヒ素等を打ち込んでいる。このようなことをすることでＬＤＤ端部の(１１０)面、(１１１)面には窒素が打ち込まれないので結晶化速度が遅くならず、逆に(１００)面だけには窒素が存在するのでこの面方位で結晶化速度が遅くなり、結果として微小欠陥発生領域の結晶化速度の面方位依存性を小さくすることができる。図１０は、その様子を示している。この場合、（１１１）、（１１０）、（１００）の各面がほぼそろって再結晶化している。

このように、本実施の形態１では、結晶化速度の面方位依存性を抑制することが可能であるので微小欠陥Ｄの発生を抑制でき、さらに、電気的に悪影響を及ぼすＰ／Ｎ接合を横切る大きな欠陥（転位）の発生を抑制または防止することができる。

また、第１サイドウォール１２（特に第１サイドウォール１２が窒化シリコンにより形成されている場合）下の応力により上記微小欠陥Ｄが発生しやすくなるので、応力緩和のため第１サイドウォール１２の下に厚い酸化シリコン膜等を形成する必要がある。これに対して、本実施の形態では、上記のように結晶化速度の面方位依存性を抑制することにより微小欠陥Ｄの発生を抑制できるので、第１サイドウォール１２の下に厚い酸化シリコン膜等を形成する必要性を無くすようにすることができる。また、第１サイドウォール１２の下に形成する絶縁膜の材料選択に困らないようにすることができる。

ソースやドレインなどを形成する場合に、ヒ素やリン、ボロンなどを半導体基板中に打ち込む。シリコンとこれらの元素では原子半径が異なるので、これらの元素はその後の活性化アニール後にシリコンの格子位置に置換型として入った場合にはその原子半径差に起因した歪が生じる。打ち込む元素の濃度が多い場合（３×１０^１４個／ｃｍ^２）には、その量に比例して歪は大きくなる。この歪も上記微小欠陥に寄与することは当然である。この歪（応力）を測定した結果、いずれの元素もおおよそ打ち込み濃度が５×１０^１４個／ｃｍ^２以上で増加する傾向にあった。そのため、本実施の形態１では、ヒ素やリン、ボロンの濃度は、５×１０^１４個／ｃｍ^２以上で有効となる。

また、微小欠陥が発生してもその微小欠陥がＰ／Ｎ接合を横切る大きな欠陥（転位）に成長しなければ電気的な影響を及ぼさない。先に説明した微小欠陥の発生メカニズムの実験では膜の幅（実際にはゲート電極幅を模擬）を変えて行ったが、この膜より発生応力が大きいのはＳＴＩ応力である。このＳＴＩ応力とは、ＳＴＩ（素子分離領域）に起因して発生する応力のことであり、詳しくは以下である。

すなわち、素子分離領域（ＳＴＩ領域）は、上記のように半導体基板１に溝を形成し、埋め込み酸化膜を埋め込むことにより形成したものであるが、トランジスタ形成過程では多くの半導体基板酸化工程が存在する。酸化種となる酸素は溝内部にも埋め込み酸化膜を通して拡散するので、溝側壁にも到達しここにも酸化膜が成長する。シリコンから酸化シリコン（ＳｉＯ_２）への変化時に約２倍の体積膨張が生じる。この体積膨張は埋め込まれた酸化膜によって拘束を受けるので、半導体基板中には高い圧縮の応力が生じる。この応力をＳＴＩ応力と呼ぶ。

微小欠陥領域に対する膜応力の影響は応力解析の結果から、ＣＶＤの窒化シリコン（ＳｉＮ）膜を使用した場合で、せいぜい１００ＭＰａ程度（発生応力は膜端部で最大となるが、微小欠陥発生位置は膜端部から約４０〜７０ｎｍであるのでそれほど大きくない）であるが、上記ＳＴＩ応力は、顕微ラマン法などの実測から一般的なＭＯＳ・ＦＥＴの場合５００ＭＰａ程度の発生応力となるので、実プロセス中では、このＳＴＩ応力が微小欠陥やＰ／Ｎ接合を横切る大きな欠陥に大きく影響する。そのため、本方法ではＳＴＩ応力が存在する場合に特に有効である。

このＳＴＩ応力は素子分離数法の微細化（加工寸法）とともに図１１に示すように増加する（半導体基板表面酸化量のトータルが約２０〜３０ｎｍで酸化温度８５０℃〜１０００℃の場合）。そのため、素子の加工寸法は９０ｎｍ以下で特に有効である。

また、近年、歪シリコン等、シリコンゲルマニウム（ＳｉＧｅ）を堆積させ、その上にシリコンのエピタキシャル層を形成してこのシリコンエピタキシャル層に歪を与えて電気的特性を向上させる試みみがされている。図１２は、その一例を示す半導体基板１の要部断面図である。半導体基板１上には、ＳｉＧｅ層２０を介してシリコン歪層２１がエピタキシャル法により形成されている。

この場合でも上記ＳＴＩ応力と同様にソース・ドレイン領域（低濃度層１１および高濃度層１４）に、このＳｉＧｅ層２０による応力が発生しているので、これらの構成の場合でも本実施の形態で説明した方法は有効となる。すなわち、ソース・ドレイン領域（低濃度層１１および高濃度層１４）に応力を発生させるようなプロセス・構造を採用した場合に本実施の形態で説明した方法は有効となる。

（実施の形態２）
本実施の形態２の半導体装置の製造工程について図１３〜図１８を用いて説明する。

まず、図１３に示すように、シリコンの主面が（１００）の半導体基板１に浅溝を＜１００＞方向に垂直もしくは平行になるように形成し、その溝内を１０００℃前後の温度で熱酸化して５〜２０ｎｍの熱酸化膜２を形成する。

その後、溝内にＣＶＤまたはスパッタリング法で形成した埋め込み酸化膜３を埋め込み、希釈酸化雰囲気中もしくは窒素雰囲気中で１０００℃〜１１５０℃、１〜２時間のアニールを施し、ボイドの解消を目的に埋め込み酸化膜３の緻密化を行う。

さらに、半導体基板１上の余分な埋め込み酸化膜３を平坦化後に除去し、素子分離領域（ＳＴＩ領域）ＳＲを形成する。素子分離領域ＳＲ以外はアクティブ領域ＡＲとなる。

次いで、図１４に示すように、半導体基板１の表面を９００℃、酸素雰囲気中で熱処理して約１０ｎｍの熱酸化膜を形成し、この膜をバッファ層にボロンやリンなどの不純物を濃度１×１０^１３個／ｃｍ^２程度打ち込み、ウエル層５を形成する。

その後、上記熱酸化膜を希釈したフッ酸（ＨＦ）により除去し、ゲート酸化膜６、多結晶シリコン膜７、絶縁膜（酸化膜）８を順次堆積し、パターニングしてゲート電極７Ｇを形成する。この時、ゲート電極７Ｇの長手又は短辺方向を＜１００＞方向に垂直もしくは平行に形成する。

その後、図１５に示すように、９００℃、酸素雰囲気中で熱処理して半導体基板１の表面に３〜１０ｎｍの厚さの熱酸化膜を形成し、この膜をバッファ層として半導体基板１にボロン（Ｐチャネル型のＭＯＳ・ＦＥＴの場合）やヒ素（Ｎチャネル型のＭＯＳ・ＦＥＴの場合）を１×１０^１３個／ｃｍ^２程度の濃度で打ち込み、低濃度層１１を形成する。

その後、図１６に示すように、上記と同様に第１サイドウォール１２を堆積後に異方性のドライエッチングにより、ゲート電極７Ｇの側壁のみに第１サイドウォール１２を残し、ＬＤＤ構造を形成する。

その後、第１サイドウォール１２をマスクに窒素（Ｎ_２）を半導体基板１中に１０〜１５ＫｅＶ、１×１０^１５個／ｃｍ^２程度の濃度で打ち込み、結晶化抑制領域ＣＣＲ１を形成する。

この結晶化抑制領域ＣＣＲ１のゲート電極７Ｇ側の端部は、第１サイドウォール１２の厚さ分だけ、ゲート電極７Ｇの側面から離れた位置（すなわち、第１サイドウォール１２の側面の位置）に形成されている。

次いで、図１７に示すように、上記と同様に、ゲート電極７Ｇの側壁のみに第２サイドウォール１３を形成した後、その第２サイドウォール１３をマスクに、窒素を半導体基板１中に、２０〜４０ＫｅＶ、１〜３×１０^１５個／ｃｍ^２の濃度で打ち込み、結晶化抑制領域ＣＣＲ２を形成する。

この結晶抑制領域ＣＣＲ２は、半導体基板１の主面から上記結晶化抑制領域ＣＣＲ１よりも深い位置まで形成される。また、結晶化抑制領域ＣＣＲ２のゲート電極７Ｇ側の端部は、第２サイドウォール１３の厚さ分だけ、第１サイドウォール１２の側面から離れた位置（すなわち、第２サイドウォール１３の側面の位置）に形成されている。

次いで、図１８に示すように、第２サイドウォール１３をすべて除去し、半導体基板１にボロン（Ｐチャネル型のＭＯＳ・ＦＥＴの場合）やヒ素（Ｎチャネル型のＭＯＳ・ＦＥＴの場合）を５０ＫｅＶ、５×１０^１４〜３×１０^１５個／ｃｍ^２程度の濃度で打ち込み、その後、１０００℃近傍のアニールを行いソースやドレイン用の高濃度層１４を形成する。

この高濃度層１４は、半導体基板１の主面から上記結晶化抑制領域ＣＣＲ１，ＣＣＲ２よりも深い位置まで形成される。また、高濃度層１４のゲート電極７Ｇ側の端部は、第１サイドウォール１２の側面の位置とほぼ一致している。このため、高濃度層１４のゲート電極７Ｇ側の端部は、結晶化抑制領域ＣＣＲ１のゲート電極７Ｇ側の端部とほぼ一致している。また、高濃度層１４は、結晶化抑制領域ＣＣＲ２よりも第１サイドウォール１２に近い領域を含んでいる。すなわち、高濃度層１４は、結晶化抑制領域ＣＣＲ２を内包している。

続いて、図１９に示すように、前記実施の形態１と同様に、酸化膜１５を半導体基板１上に堆積し、その酸化膜１５にコンタクトホールＣＨを形成し、コンタクトホールＣＨが埋め込まれるように、半導体基板１上の酸化膜１５上に、例えばタングステンのような導体膜を堆積する。その後、その導体膜の余分な部分を化学機械研磨法またはエッチバック法等により除去することにより、コンタクトホールＣＨ内にプラグ１６を形成する。プラグ１６は、ソース、ドレイン用の高濃度層１４に電気的に接続された電極である。このようにして、半導体基板１上にＭＯＳ・ＦＥＴＱを形成する。

なお、前記実施の形態１と同様に、プラグ１６と半導体基板１の間にシリサイド層を設けても良い。また、プラグ１６は、多結晶シリコン膜により形成しても良い。

本実施の形態２では、半導体基板１の主面を（１００）とし、ゲート電極７Ｇの長手方向もしくは短辺方向を＜００１＞方向で作製している。そのため、ソースやドレイン領域に不純物を打ち込んだ後の非晶質面は前記した図７および図８とは異なり、図２０および図２１に示すように特徴的な面は（１００）と（１１０）面のみになる。図２０は半導体基板１の要部平面図、図２１は図２０のＸ２−Ｘ２線の断面図である。

この場合、ＬＤＤ端部（第１サイドウォール１２）の非晶質凹部は（１１０）面となり、その面の両側は結晶化速度が速い（１００）面となるので、この場合でも微小欠陥が発生してしまう。このような場合、微小欠陥を抑制または防止するには（１１０）面の両側に存在する（１００）面の結晶化速度を抑制する必要がある。

そこで、本実施の形態２では、ＬＤＤ（第１サイドウォール１２）形成後に窒素を高濃度層１４より浅く打ち込み結晶化抑制領域ＣＣＲ１を形成し、その後にＬＤＤ（第１サイドウォール１２）側壁に第２サイドウォール１３を形成した状態でさらに窒素を先ほどの窒素打ち込みより深く打ち込む。これにより、窒素を（１１０）面側には打ち込まず、（１１０）面の両側に存在する（１００）面側に打ち込むことができる。そのため、再結晶化速度の面方位依存性を抑制することができるので微小欠陥の発生を抑制でき、さらに、電気的に悪影響を及ぼすＰ／Ｎ接合を横切る大きな欠陥（転位）の発生を抑制または防止することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。

本発明は、半導体装置の製造業に適用できる。

本発明の一実施の形態（実施の形態１）である半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態（実施の形態１）である半導体装置の半導体基板の要部平面図である。 図７のＸ１−Ｘ１線の断面図である。 半導体基板中にヒ素のみを打ち込んだ場合と、窒素とヒ素とを打ち込んだ場合とにおけるアニール時間と結晶化速度との関係を示すグラフ図である。 本発明の一実施の形態（実施の形態１）である半導体装置の効果を説明するための説明図である。 半導体装置の加工寸法とアクティブ領域の発生応力との関係を示すグラフ図である。 半導体基板にシリコンゲルマニウム層を有する半導体装置の要部断面図である。 本発明の他の実施の形態（実施の形態２）である半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 本発明の他の実施の形態（実施の形態２）である半導体装置の半導体基板の要部平面図である。 図２０のＸ２−Ｘ２線の断面図である。

符号の説明

１ 半導体基板
２ 熱酸化膜
３ 埋め込み酸化膜
５ ウエル層
６ ゲート酸化膜
７ 多結晶シリコン膜
７Ｇ ゲート電極
８ 絶縁膜
１１ 低濃度層
１２ 第１サイドウォール（第１のゲート膜）
１３ 第２サイドウォール（第２のゲート膜）
１４ 高濃度層
１５ 酸化膜
１６ プラグ
２０ シリコンゲルマニウム層
２１ シリコン歪層
ＳＲ 素子分離領域
ＡＲ アクティブ領域
ＣＣＲ 結晶化抑制領域
ＣＣＲ１ 結晶化抑制領域
ＣＣＲ２ 結晶化抑制領域
ＲｅＣ 再結晶化領域
ＡｍＲ 非晶質化領域
ＣＨ コンタクトホール
Ｑ ＭＯＳ・ＦＥＴ

Claims (7)

1. ｛１００｝面を有する半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極の側方に第１のゲート膜を形成する工程と、
   前記第１のゲート膜上に第２のゲート膜を形成する工程と、
   前記第２のゲート膜をマスクとして前記半導体基板に第１の不純物である窒素、酸素、炭素、アルゴンの何れかを打ち込む工程と、
   前記第２のゲート膜を除去する工程と、
   前記第１のゲート膜をマスクとして、前記半導体基板に第２の不純物を打ち込む工程と、
   前記第１または第２の不純物を打ち込んだ半導体基板を結晶化させる工程とを含むことを特徴とする半導体装置の製造方法。
2. ｛１００｝面を有する半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極の側方に第１のゲート膜を形成する工程と、
   前記第１のゲート膜をマスクとして前記半導体基板に第１の不純物である窒素、酸素、炭素、アルゴンの何れかを打ち込む工程と、
   前記半導体基板の前記第１の不純物を打ち込んだ領域よりも広い領域に第２の不純物を打ち込む工程と、
   前記第１または第２の不純物を打ち込んだ半導体基板を結晶化させる工程とを含むことを特徴とする半導体装置の製造方法。
3. 請求項１または２記載の半導体装置の製造方法において、
   前記第２の不純物は、ボロン、砒素、リンのいずれかであることを特徴とする半導体装置の製造方法。
4. 請求項１または２記載の半導体装置の製造方法において、
   前記半導体基板は、ＳｉＧｅ層を含むことを特徴とする半導体装置の製造方法。
5. 請求項１または２記載の半導体装置の製造方法において、
   前記第２の不純物を打ち込んだ領域は、ソースまたはドレインを形成し、
   前記ソースとドレインを結んだ方向は、＜１１０＞方向に平行であることを特徴とする半導体装置の製造方法。
6. ｛１００｝面を有する半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極の側方に第１のゲート膜を形成する工程と、
   前記第１のゲート膜上に第２のゲート膜を形成する工程と、
   前記第２のゲート膜をマスクとして前記半導体基板に第１の不純物である窒素、酸素、炭素、アルゴンの何れかを打ち込む工程と、
   前記第２のゲート膜を除去する工程と、
   前記第１のゲート膜をマスクとして、前記半導体基板に第２の不純物を打ち込む工程と、
   前記第１の不純物の打ち込み深さ及び前記第２の不純物の打ち込み深さよりも浅い打ち込み深さで、前記第２のゲート膜がない状態で前記第１のゲート膜をマスクとして、前記第１の不純物を打ち込む工程と、
   前記第１または第２の不純物を打ち込んだ半導体基板を結晶化させる工程とを含むことを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記第２の不純物を打ち込んだ領域は、ソースまたはドレインを形成し、
   前記ソースとドレインを結んだ方向は、＜１００＞方向に平行であることを特徴とする半導体装置の製造方法。

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