[go: up one dir, main page]

DE102007023885B4 - Siliziumcarbid-Halbleitervorrichtung vom Graben-MOS-Typ und Verfahren zur Herstellung derselben - Google Patents

Siliziumcarbid-Halbleitervorrichtung vom Graben-MOS-Typ und Verfahren zur Herstellung derselben Download PDF

Info

Publication number
DE102007023885B4
DE102007023885B4 DE102007023885.3A DE102007023885A DE102007023885B4 DE 102007023885 B4 DE102007023885 B4 DE 102007023885B4 DE 102007023885 A DE102007023885 A DE 102007023885A DE 102007023885 B4 DE102007023885 B4 DE 102007023885B4
Authority
DE
Germany
Prior art keywords
layer
type
conductivity type
trench
conductivity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102007023885.3A
Other languages
English (en)
Other versions
DE102007023885A1 (de
Inventor
Takashi Tsuji
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE102007023885A1 publication Critical patent/DE102007023885A1/de
Application granted granted Critical
Publication of DE102007023885B4 publication Critical patent/DE102007023885B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H10P30/2042—
    • H10P30/222—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Siliziumcarbid(SiC)-Halbleitervorrichtung vom Graben-MOS-Typ, welche aufweist: ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp; eine Driftschicht vom ersten Leitfähigkeitstyp, die auf dem Halbleitersubstrat vom ersten Leitfähigkeitstyp gebildet ist; eine Basisschicht von einem zweiten Halbleitertyp, die auf der Driftschicht vom ersten Halbleitertyp gebildet ist; eine Sourceschicht vom ersten Halbleitertyp, die auf der Basisschicht vom zweiten Halbleitertyp gebildet ist, einen streifenförmigen Graben, der von der Oberfläche der Sourceschicht vom ersten Halbleitertyp zur Driftschicht vom ersten Halbleitertyp reicht und über eine Gateoxidschicht eine Gateelektrode hat; eine Schicht vom zweiten Halbleitertyp, die nur auf dem Boden des streifenförmigen Grabens gebildet ist; und einen Bereich vom zweiten Halbleitertyp, der auf der Schicht vom zweiten Halbleitertyp und zwar auf den Seitenwänden über die Breite des Grabens an wenigstens einem ersten Ende des streifenförmigen Grabens gebildet ist, wobei der Bereich vom zweiten Leitfähigkeitstyp die Schicht vom zweiten Leitfähigkeitstyp mit der Basisschicht vom zweiten Leitfähigkeitstyp elektrisch koppelt.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung betrifft Siliziumcarbid(hiernach als SiC bezeichnet)-Halbleitervorrichtungen, welche SiC als ein Halbleitermaterial verwenden, besonders eine spannungsgetriebene (MOS-Typ Leistungs)-SiC-Halbleitervorrichtung mit einer Grabengatestrutktur wie ein Metalloxid-Halbleiterfeldeffekttransistor (hiernach bezeichnet als MOSFET) und einen bipolaren Transistor mit isoliertem Gate (Insulated Gate Bipolar Transistor, hiernach bezeichnet als IGBT) und ein Verfahren zur Herstellung derselben.
  • 2. Stand der Technik
  • Ein SiC-Halbleitermaterial hat eine hohe Isolationsdurchschlagsfeldstärke, da das SiC-Halbleitermaterial eine große Bandlücke hat im Vergleich mit einem Silizium-Halbleitermaterial. Ein On-Widerstand ist ein Widerstand, bei dem eine Halbleitervorrichtung im Leitungszustand ist. Beispielsweise kann ein On-Widerstand der als ein 4H-Typ bezeichneten und weithin verwendeten SiC-Halbleitervorrichtung auf mehrere Hundertstel Teile eines On-Widerstands einer Silizium-Halbleitervorrichtung herabgesetzt werden, da der On-Widerstand im umgekehrten Verhältnis zur dritten Potenz der Isolationsdurchschlagsfeldstärke steht. Weiterhin hat die SiC-Halbleitervorrichtung auch eine große spezifische Wärmeleitfähigkeit, so daß sie leicht Wärme abstrahlen kann. Daher bestehen hohe Erwartungen, daß die SiC-Halbleitervorrichtung eine Leistungs-Halbleitervorrichtung der nächsten Generation mit geringem Verlust sein wird. In den letzten Jahren wurde die Qualität einer SiC-Wafer (Halbleitersubstrat) verbessert und auch die SiC-Wafer mit großem Durchmesser entwickelt und es fand so eine aktive Entwicklung von SiC-Halbleitervorrichtungen wie ein MOSFET, ein bipolarer Transistor und ein Feldeffekttransistor vom Junction-Typ (Junction-type Field Effect Transistor, hiernach bezeichnet als JFET) statt, worin die Charakteristika der SiC-Halbleitervorrichtungen diejenigen der Silizium-Halbleitervorrichtungen wesentlich übersteigen. Besonders zeigt der MOSFET hohe Schaltgeschwindigkeiten im Vergleich mit der bipolaren Vorrichtung, in welcher sowohl ein Elektron wie ein Loch zu Leitung betragen, da der MOSFET nicht nur ermöglicht, daß sein Gatetreiberkreis billig ist wegen der spannungsgetriebenen Vorrichtung, sondern sein Träger wird auch aus der Vorrichtung ausgeschwemmt, ohne beim Abschalten eine Ausschwemmzeit zu benötigen, da es sich um eine Majoritätsträgervorrichtung mit nur einem Elektron oder einem Loch handelt, wo keine Speicherung des Trägers bei Leitung vorhanden ist.
  • 9 zeigt eine Querschnittstruktur einer Einheitszelle eines üblichen und allgemeinen mit vertikalem Graben ausgebildeten U-förmigen Metalloxid-Halbleiterfeldeffekttransistors (hiernach als ein üblicher und allgemeiner UMOSFET bezeichnet). Nach aufeinanderfolgenden Ausbilden einer n-Typ Driftschicht 22 mit hohem Widerstand und einer p-Typ Basisschicht 23 auf einem n-Typ SiC-Halbleitersubstrat mit niedrigem Widerstand (eine Drainschicht) 21 durch epitaktisches SiC-Wachstum wird ein n+-Typ Sourcebereich 24 gebildet durch eine Ionenimplantation in die Oberfläche der p-Typ Basisschicht 23. Ein Gategraben 25 wird in einer solchen SiC-Wafer 30 gebildet. Nacheinander werden eine Gateoxidschicht 26, eine Gateelektrode 27, eine Source-/Basiselektrode 28 und eine Drainelektrode 29 gebildet, womit die Wafer vollständig ist.
  • In einem Off-Zustand, wo die Source-/Basiselektrode 28 geerdet ist und an die Gateelektrode 27 eine für den Off-Zustand ausreichende negative Vorspannung angelegt wird, werden Löcher induziert und in einem Bereich der Basisschicht 23 gespeichert, der zwischen dem Sourcebereich 24 und der Driftschicht 22 liegt. So fließt kein Strom, da ein Weg von Elektronen als Leitungsträger unterbrochen ist. Wenn an die Drainelektrode 29 eine positive hohe Spannung angelegt wird, breiten sich Sperrschichten (Verarmungsschichten) in sowohl der Basisschicht 23 als auch der Driftschicht 22 aus und die hohe Spannung wird in einem Zustand mit unterdrücktem geringem Leckstrom gehalten, da sich ein Übergang zwischen der Basisschicht 23 und der Driftschicht 22 in einem Sperrvorspannungszustand befindet.
  • In einem On-Zustand, wo an die Gateelektrode 27 eine für den On-Zustand ausreichende positive Vorspannung angelegt ist, werden Elektronen in dem Bereich (einer Inversionsschicht) der Basisschicht 23 induziert, die benachbart ist einer Grenzfläche zwischen der Gateoxidschicht 26 und der Basisschicht 23, die sich zwischen dem Sourcebereich 24 und der Driftschicht 22 befindet. So fließen Elektronen als Leitungsträger der Reihe nach von der Source-/Basiselektrode 28, dem Sourcebereich 24, der Inversionsschicht (nicht gezeigt), der Driftschicht 22, dem Substrat 21 zur Drainelektrode 29.
  • Hinsichtlich eines Widerstands im On-Zustand hat ein allgemeiner doppeltimplantierter Metalloxid-Halbleiterfeldeffekttransistor (Double-Implanted Metal Oxide Semiconductor Field Effect Transistor, hiernach bezeichnet als ein allgemeiner DIMOSFET), wie in 10 gezeigt, eine Struktur mit zwei zusätzlichen Widerständen, d. h. der erste Widerstand ist eine Akkumulation, wo Elektronen sich über eine Nachbarschaft einer Grenzfläche zwischen einer Driftschicht 32 und einer Gateoxidschicht 36 bewegen, und der zweite Widerstand ist ein JFET, der leicht auftritt wegen der Driftschicht 32, die zwischen die Basisschichten 33 beider Seiten eingeschaltet ist, wenn Elektronen von der Nachbarschaft der Gateoxidschicht 36 in die Driftschicht 32 in Richtung auf eine unter der Driftschicht 32 befindliche Drainschicht fließen. Der übliche und allgemeine UMOSFET wie in 9 gezeigt hat jedoch das Merkmal, daß diese zwei Widerstände nicht auftreten. Wenn daher ein Abstand von Einheitszellen im allgemeinen DIMOSFET verringert wird, tritt der JFET-Widerstand bei einem kritischen Abstand und mehr des Abstands der Einheitszellen auf und der On-Widerstand steigt. Andererseits hat der übliche und allgemeine UMOSFET das Merkmal, daß der On-Widerstand mit kleinerem Abstand der Einheitszellen monoton abnimmt. Besonders da es notwendig ist, den Abstand von Einheitszellen durch Mikrofabrikation bei dem MOSFET mit einer Durchbruchspannung von weniger als etwa 3 KV herabzusetzen, da ein MOS-Kanalwiderstand nicht vernachlässigt werden kann, wird vorzugsweise ein UMOSFET mit vertikalem Graben verwendet.
  • 11 ist eine Querschnittansicht, die eine Struktur eines üblichen und allgemeinen UMOSFET zeigt, und ein Diagramm der elektrischen Feldstärkenverteilung, das die elektrische Feldstärke in einem Off-Zustand in einer horizontalen Achse und einer Dickenrichtung des Substrats in einer Längsachse in Entsprechung mit dieser Querschnittansicht im Hinblick auf einen PN-Übergangsteil und einen MOS-Strukturteil zeigt, die in jedem Rahmen einer gestrichelten Linie angegeben sind. Wie aus 11 ersichtlich ist die elektrische Feldstärke, die an die Oxidschicht (die SiO2-Schicht) 26 am Boden des Grabens angelegt wird, sehr groß. Das hängt ab von der Differenz zwischen der relativen Influenzkonstante (Permittivity) (9,7 im Fall von 4H-SiC) von SiC und der relativen Influenzkonstante (3,8) einer SiO2-Schicht. Weiter wird die elektrische Feldstärke, die an die Oxidschicht an den Ecken des Grabens angelegt wird, höher als die an die Oxidschicht des Bodens des Grabens angelegte wegen der Konzentration des elektrischen Feldes, obgleich das in 11 nicht gezeigt ist. Ein Ideal ist, daß die SiC-Halbleitervorrichtung durchschlägt, wenn der Peak der elektrischen Feldstärke eines p-n-Übergangs zwischen der p-Typ Basisschicht 23 und der n-Typ Driftschicht 22 wie in 11 gezeigt die elektrische Feldstärke beim Isolationsdurchschlag des SiC erreicht. Jedoch erreicht im Fall des üblichen und allgemeinen UMOSFET die Oxidschicht (die SiO2-Schicht) 26 des Bodens des Grabens die elektrische Feldstärke beim Isolationsdurchschlag (etwa 10 MV/cm), bevor der Spitzenwert der elektrischen Feldstärke des p-n-Übergangs zwischen der Basisschicht 23 und der Driftschicht 22 die elektrische Feldstärke beim Isolationsdurchbruch erreicht. So besteht ein Problem darin, daß beim üblichen und allgemeinen UMOSFET der Isolationsdurchschlag bei einer geringeren Spannung als die theoretische Durchschlagspannung eintritt. Da die elektrische Feldstärke beim Isolationsdurchschlags eines Silizium-Halbleiters 0,2 MV/cm, d. h. um zwei Stellen kleiner als die der Oxidschicht (der SiO2-Schicht) von 10 MV/cm ist, tritt der Isolationsdurchschlag des Silizium-Halbleiters annähernd im p-n-Übergang auf. Da die elektrische Feldstärke des SiC-Halbleiters (im Fall von 4H-SiC) beim Isolationsdurchschlag 2 MV/cm, also mehr als die des Silizium-Halbleiters beträgt und die des 4H-SiC-Halbleiters um nur eine Größenordnung verschieden ist von der der Oxidschicht (der SiO2-Schicht), wird der Isolationsdurchschlag der Oxidschicht (der SiO2-Schicht) zu einem Problem.
  • Als ein Verfahren einer Gegenmaßnahme bei einem solchen Problem beschreiben beispielsweise J. Tan et al., IEEE Electron Dev. Lett., Band 19, S. 487- (1998), daß eine Aluminium- oder Borionimplantation über die gesamte Fläche eines Elements unter Verwendung einer Maske durchgeführt wird, unmittelbar nachdem ein Graben und dann ein UMOSFET hergestellt wird durch ein Verfahren der Bildung einer p+-Schicht nur auf dem Boden des Grabens, worin eine Verunreinigungskonzentration etwa 1 × 1018 cm–3 und die Dicke etwa 0,5 μm beträgt. Dadurch wird in Bezug auf eine elektrische Feldstärkenverteilung in einem Querschnitt senkrecht zum Boden des Grabens das sehr große elektrische Feld durch die p+-Schicht (eine Relaxationschicht des elektrischen Feldes) 40 am Boden des Grabens absorbiert und das sehr starke elektrische Feld wird nicht an einer Oxidschicht (der SiO2-Schicht) 26 angelegt, wie in 12 gezeigt, obgleich die sehr hohe elektrische Feldstärke an die Oxidschicht (die SiO2-Schicht) 26 in einer üblichen und allgemeinen Struktur wie in 11 gezeigt angelegt wird. So wird eine Verbesserung einer Durchschlagspannung erreicht, indem der Isolationsdurchschlag in der Oxidschicht (der SiO2-Schicht) 26 verhindert wird.
  • Das japanische Patent JP 3711906 B2 (entsprechend US 2003/0042538 A1 ) beschreibt eine SiC-Halbleitervorrichtung, bei der eine p+-Schicht längs einer Innenwandfläche eines Grabens und dadurch eine spannungsstoßabsorbierende Diode gebildet wird. Weiterhin beschreibt die japanische Patentanmeldung JP 2006-93186 A , entsprechend US 2006/0060884 A1 , eine SiC-Halbleitervorrichtung, bei der eine p++-Kontaktschicht von Gatebereichen am Boden eines Grabens längs einer Innenwandfläche des Grabens gebildet wird und wodurch eine Spannung von außen angelegt werden kann, so daß ein Gatewiderstand klein wird und eine hohe Schaltgeschwindigkeit ermöglicht wird. Ferner beschreibt die japanische Patentanmeldung JP 2004-06723 A , die US 2005/0029551 A1 , US 2005/0029558 A1 , US 2006/0226504 A1 und US 2003/0178672 A1 entspricht, eine SiC-Halbleitervorrichtung mit hoher Durchschlagspannung, bei der eine ausgezeichnete Abschaltcharakteristik erhalten wird durch eine p-Typ Gateschicht, die auf dem Boden eines Grabens gebildet wird. Ferner beschreibt die japanische Patentanmeldung Nr. JP H10-098188 A , entsprechend Nr. JP H10-098188 A, eine Erfindung, welche eine hohe Durchschlagspannung ermöglicht durch Bildung einer Relaxationsschicht des elektrischen Feldes (p+-Schicht) von einem Leitfähigkeitstyp entgegengesetzt dem einer Driftschicht in der Driftschicht unterhalb einer Isolationsschicht eines Grabens in einem UMOSFET.
  • Da jedoch die p+-Schicht am Boden des Grabens in der obigen japanischen Patentanmeldung JP H10-098188 A geerdet sein muß, ist es erforderlich, eine Elektrode für die p+-Schicht zur Ausleitung an der Oberfläche zu bilden. Es ist daher erforderlich, drei Elektrodenanschlußflächen für ein Gate, eine Source und die p+-Schicht an der Oberfläche (einer Element-Herstellungsfläche) auszubilden. In einer üblichen Struktur gibt es nur zwei Elektrodenanschlußflächen an der Oberfläche, nämlich für das Gate und die Source. So tritt bei der obigen JP H10-098188 A das Problem auf, daß eine aktive Region in einem Element, wo ein Strom fließt, wegen der vergrößerten Anschlußfläche für die p+-Schicht verkleinert wird. So besteht also ein Problem darin, daß der On-Widerstand pro Flächeneinheit im Chip insgesamt steigt. Weiterhin besteht ein Problem darin, daß das Herstellungsverfahren umfangreicher wird, d. h. die Drahtanschlußstellen zur Verbindung von Elektroden mit einem äußeren Stromkreis von zwei auf drei erhöht werden.
  • In US 2004/0195618 A1 ist eine Halbleitervorrichtung mit einem isolierten Gate offenbart, die eine Steuerelektrode mit einer Grabenstruktur entlang einer Oberfläche des Substrats aufweist, wobei entlang des Grabenbodens und entlang der Seitenwände eine Schicht ausgebildet ist, die einen zu dem Leitfähigkeitstyp der darunterliegenden Driftschicht komplementär Leitfähigkeitstyp aufweist.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung nach Anspruch 1 und ein Verfahren zur Herstellung einer solchen nach Anspruch 2 oder 4. Anspruch 3 bezieht sich auf eine weitere vorteilhafte Ausgestaltung des Verfahrens nach Anspruch 2.
  • Die Erfindung wurde im Hinblick auf die obigen Probleme geschaffen. Es ist eine Aufgabe der Erfindung, eine SiC-Halbleitervorrichtung vom Graben-MOS-Typ und ein Verfahren zur Herstellung derselben zu schaffen, wodurch ein On-Widerstand klein gemacht werden kann, ohne daß eine neue Elektrode gebildet wird, die elektrisch mit einer Grabenboden-p+-Schicht gebildet wird, die am Boden des Grabens ausgebildet wird, selbst im Fall der SiC-Halbleitervorrichtung mit MOS-Struktur, worin die Grabenboden-p+-Schicht geerdet werden muß.
  • Zur Behebung der Schwierigkeiten und Lösung der Aufgabe ist eine erfindungsgemäße SiC-Halbleitervorrichtung vom Graben-MOS-Typ gemäß Anspruch 1 dadurch gekennzeichnet, daß sie aufweist: ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp, eine Driftschicht vom ersten Leitfähigkeitstyp, die auf dem Halbleitersubstrat vom ersten Leitfähigkeitstyp gebildet ist, eine Basisschicht vom zweiten Leitfähigkeitstyp, die auf der Driftschicht vom ersten Leitfähigkeitstyp gebildet ist, eine Sourceschicht vom ersten Leitfähigkeitstyp, die auf der Basisschicht vom zweiten Leitfähigkeitstyp gebildet ist, einen streifenförmigen Graben, der von der Oberfläche der Sourceschicht vom ersten Leitfähigkeitstyp zur Driftschicht vom ersten Leitfähigkeitstyp reicht und eine Gateelektrode über eine Gateoxidschicht hat, eine Schicht vom zweiten Leitfähigkeitstyp, die auf dem Boden des streifenförmigen Grabens gebildet ist, und einen Bereich vom zweiten Leitfähigkeitstyp, der auf der Schicht vom zweiten Leitfähigkeitstyp gebildet ist und auf über die Breite reichenden Seitenwänden von wenigstens einem ersten Ende des streifenförmigen Grabens gebildet ist, wobei der Bereich vom zweiten Leitfähigkeitstyp die Schicht vom zweiten Leitfähigkeitstyp mit der Basisschicht vom zweiten Leitfähigkeitstyp elektrisch koppelt.
  • Gemäß Anspruch 2 ist ein Verfahren zur Herstellung einer SiC-Halbleitervorrichtung vom Graben-MOS-Typ, die aufweist: eine Halbleitersubstrat von einem ersten Leitfähigkeitstyp, eine auf dem Halbleitersubstrat vom ersten Leitfähigkeitstyp gebildete Driftschicht vom ersten Leitfähigkeitstyp, eine auf der Driftschicht vom ersten Leitfähigkeitstyp gebildete Basisschicht von einem zweiten Leitfähigkeitstyp, eine auf der Basisschicht vom zweiten Leitfähigkeitstyp gebildete Sourceschicht vom ersten Leitfähigkeitstyp, einen streifenförmigen Graben, der von der Oberfläche der Sourceschicht des ersten Leitfähigkeitstyps zur Driftschicht vom ersten Leitfähigkeitstyp reicht und eine Gateelektrode über einer Gateoxidschicht hat, eine auf dem Boden des streifenförmigen Grabens gebildete Schicht vom zweiten Leitfähigkeitstyp, und einen auf der Schicht vom zweiten Leitfähigkeitstyp gebildeten Bereich vom zweiten Leitfähigkeitstyp, der an über die Breite reichenden Seitenwänden von wenigstens einem ersten Ende des streifenförmigen Grabens gebildet ist, wobei der Bereich vom zweiten Leitfähigkeitstyp die Schicht vom zweiten Leitfähigkeitstyp elektrisch mit der Basisschicht vom zweiten Leitfähigkeitstyp koppelt, dadurch gekennzeichnet, daß das Verfahren den Schritt aufweist, daß der Bereich des zweiten Leitfähigkeitstyps auf der Schicht des zweiten Leitfähigkeitstyps und auf den über die Breite reichenden Seitenwänden von wenigstens dem ersten Ende des streifenförmigen Grabens gebildet wird durch eine Ionimplantation einer Ionenart, um elektrisch die Schicht vom zweiten Leitfähigkeitstyp mit der Basisschicht vom zweiten Leitfähigkeitstyp zu koppeln.
  • Ein Verfahren zur Herstellung einer SiC-Halbleitervorrichtung vom Graben-MOS-Typ ist gemäß Anspruch 3 dadurch gekennzeichnet, daß beim Verfahren gemäß Anspruch 2 die Ionimplantation der Ionenart in den Richtungen senkrecht zu und geneigt zu einer Hauptfläche des Halbleitersubstrats vom ersten Leitfähigkeitstyp durchgeführt wird. Gemäß Anspruch 4 ist ein Verfahren zur Herstellung einer SiC-Halbleitervorrichtung vom Graben-MOS-Typ, die aufweist: ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp, eine auf dem Halbleitersubstrat vom ersten Leitfähigkeitstyp gebildete Driftschicht vom ersten Leitfähigkeitstyp, eine auf der Driftschicht vom ersten Leitfähigkeitstyp gebildete Basisschicht vom zweiten Leitfähigkeitstyp, eine auf der Basisschicht von einem zweiten Leitfähigkeitstyp gebildete Sourceschicht vom ersten Leitfähigkeitstyp, einen streifenförmigen Graben, der von der Oberfläche der Sourceschicht vom ersten Leitfähigkeitstyp zur Driftschicht vom zweiten Leitfähigkeitstyp führt und eine Gateelektrode über einer Gateoxidschicht hat, eine auf dem Boden des streifenförmigen Grabens gebildete Schicht vom zweiten Leitfähigkeitstyp, und einen auf der Schicht vom zweiten Leitfähigkeitstyp gebildeter Bereich vom zweiten Leitfähigkeitstyp, der über die Breite an Seitenwänden von wenigstens einem Ende des streifenförmigen Grabens gebildet ist, wobei der Bereich vom zweiten Leitfähigkeitstyp elektrisch die Schicht vom zweiten Leitfähigkeitstyp mit der Basisschicht vom zweiten Leitfähigkeitstyp koppelt, und das Verfahren dadurch gekennzeichnet ist, daß es den Schritt aufweist, daß eine Tantalcarbid(hiernach bezeichnet als TaC)-Schicht gebildet wird, die als eine Maske zur selektiven Bildung des Bereichs des zweiten Leitfähigkeitstyps auf der Schicht vom zweiten Leitfähigkeitstyp und über die Breite an Seitenwänden von wenigstens dem ersten Ende des streifenförmigen Grabens gebildet wird, um elektrisch die Schicht vom zweiten Leitfähigkeitstyp mit der Basisschicht vom zweiten Leitfähigkeitstyp zu koppeln, und den Schritt aufweist, daß der Bereich des zweiten Leitfähigkeitstyps auf der Schicht vom zweiten Leitfähigkeitstyp des Bodens des streifenförmigen Grabens und über die Breite an Seitenwänden von wenigstens dem ersten Ende des streifenförmigen Grabens gebildet wird, indem selektiv epitaktisch SiC aufgebracht wird, um elektrisch die Schicht vom zweiten Leitfähigkeitstyp mit der Basisschicht vom zweiten Leitfähigkeitstyp zu koppeln.
  • Kurz gesagt besteht die Struktur, welche die oben beschriebenen Probleme löst, darin, daß die auf der Innenfläche des Grabens gebildete p+-Region elektrisch die p+-Schicht des Grabenbodens mit der p-Basisschicht koppelt. In einem Herstellungsverfahren wird die elektrisch koppelnde p+-Region gebildet durch eine Ionimplantation eines Akzeptorelements in Richtung senkrecht und geneigt zur Hauptebene des Halbleitersubstrats, um den p+-Bereich auf der Grabenboden-p+-Schicht und über die Breite an Seitenwänden von wenigstens einem ersten Ende des streifenförmigen Grabens im MOSFET-Substrat zu bilden, das den streifenförmigen Graben aufweist. Bei einem alternativen Herstellungsverfahren wird auf der gesamten Fläche des den streifenförmigen Graben aufweisenden MOSFET-Substrats der Reihe nach eine TaC-Schicht gebildet, die TaC-Schicht von nur dem Boden des Grabens und den über die Breite reichenden Seitenwänden von wenigstens einem ersten Ende des streifenförmigen Grabens wird selektiv entfernt und die elektrisch koppelnde p+-Region wird gebildet durch selektives Aufwachsen des epitaktischen SiC.
  • [Wirkungen der Erfindung]
  • Erfindungsgemäß kann erreicht werden, daß bei der SiC-Halbleitervorrichtung vom Graben-MOS-Typ und dem Verfahren zu deren Herstellung der On-Widerstand klein gemacht wird ohne neu die Elektrode zu bilden, die elektrisch mit einer auf dem Boden des Grabens gebildeten Grabenboden-p+-Schicht verbunden wird, selbst im Fall, daß die SiC-Halbleitervorrichtung eine MOS-Struktur hat, worin die auf dem Boden des Grabens gebildete p+-Schicht geerdet werden muß.
  • FIGURENBESCHREIBUNG
  • 1(a) ist eine Querschnittsansicht eines Halbleitersubstrats zur Erläuterung eines Verfahrens zur Herstellung einer erfindungsgemäßen Halbleitervorrichtung.
  • 1(b) ist eine Draufsicht eines Tetraethyloxidsilikats(TEOS)-Musters zur Erläuterung des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleitervorrichtung.
  • 1(c) ist eine Querschnittsansicht des Halbleitersubstrats zur Erläuterung des erfindungsgemäßen Verfahrens zur Herstellung der Halbleitervorrichtung.
  • 1(d) ist eine Querschnittsansicht des Halbleitersubstrats zur Erläuterung des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der Erfindung.
  • 2 ist eine Querschnittsansicht des Halbleitersubstrats zur Erläuterung des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der Erfindung.
  • 3 ist eine Draufsicht eines Grabenmusters gemäß einer ersten Ausführungsform der Erfindung.
  • 4(a) ist eine Querschnittsansicht des Halbleitersubstrats und zeigt die Ionenimplantation senkrecht und in Schrägrichtung gemäß der ersten Ausführungsform der Erfindung.
  • 4(b) ist eine vergrößerte perspektivische Ansicht eines Kerbbereichs einer n+-Sourceschicht im Halbleitersubstrat gemäß der ersten Ausführungsform der Erfindung.
  • 5 ist eine Querschnittsansicht des Halbleitersubstrats eines U-förmigen Metalloxidhalbleiterfeldeffekttransistors (eines UMOSFET) mit vertikalem Graben gemäß einer zweiten Ausführungsform der Erfindung.
  • 6 ist eine Querschnittsansicht des Halbleitersubstrats, die eine Richtung der Strahlung einer Ionenimplantation gemäß der zweiten Ausführungsform der Erfindung zeigt.
  • 7 ist eine Draufsicht, die ein TaC-Schichtmuster gemäß der zweiten Ausführungsform der Erfindung zeigt.
  • 8 ist eine Querschnittsansicht des Halbleitersubstrats gemäß der zweiten Ausführungsform der Erfindung.
  • 9 ist eine Querschnittsansicht einer Einheitszelle eines üblichen und allgemeinen UMOSFET.
  • 10 ist eine Querschnittsansicht eines üblichen und allgemeinen MOSFET.
  • 11 ist ein Diagramm der elektrischen Feldstärkenverteilung des üblichen und allgemeinen UMOSFET.
  • 12 ist ein Diagramm der elektrischen Feldstärkenverteilung des üblichen UMOSFET.
  • Bezugszeichenliste
    • 1
    n-Typ SiC-Halbleitersubstrat
    2
    n+-Typ Pufferschicht
    3
    n-Typ Driftschicht
    4
    n-Typ Stromausbreitungsschicht
    5
    p-Typ Basisschicht
    6
    n+-Typ Sourceschicht
    7
    Graben
    8
    Gateoxidschicht
    9
    Sourceelektrode
    10
    Drainelektrode
    11
    Gateelektrode
    12
    p+-SiC-Bereich (p+-Bereich)
    13
    Grabenboden-p+-SiC-Schicht
    14
    TaC-Schicht
    15
    p+ epitaktischer SiC-Bereich
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Bevorzugte Ausführungsformen einer Halbleitervorrichtung und das Verfahren zur Herstellung derselben gemäß der Erfindung werden nun im einzelnen mit Bezug auf die beigefügten Zeichnungen erläutert.
  • Die 1(a) bis 1(d) und 2 ausgenommen 1(b) sind Querschnittsansichten von Halbleitersubstraten, welche ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung zeigen. 1(b) ist eine Draufsicht eines Tetraethyloxidsilikat(TEOS)-Musters zur Erläuterung des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der Erfindung. 3 ist eine Draufsicht eines Grabenmusters gemäß einer ersten Ausführungsform der Erfindung. 4(a) ist eine Querschnittsansicht des Halbleitersubstrats und zeigt die Ionenimplantation in senkrechter und schräger Richtung gemäß der ersten Ausführungsform der Erfindung. 4(b) ist eine vergrößerte perspektivische Ansicht eines Kerbbereichs einer n+-Sourceschicht im Halbleitersubstrat gemäß der ersten Ausführungsform der Erfindung. 5 ist eine Querschnittsansicht des Halbleitersubstrats eines U-förmigen Metalloxidhalbleiterfeldeffekttransistors (eines UMOSFET) mit vertikaler Grabenform gemäß einer zweiten Ausführung der Erfindung. 6 ist eine Querschnittsansicht des Halbleitersubstrats, welche eine Richtung der Strahlung einer Ionenimplantation gemäß der zweiten Ausführungsform der Erfindung zeigt. 7 ist eine Draufsicht, die ein Tantalcarbid(TaC)-Schichtmuster gemäß der zweiten Ausführungsform der Erfindung zeigt. 8 ist eine Querschnittsansicht des Halbleitersubstrats gemäß der zweiten Ausführungsform der Erfindung.
  • [Erste Ausführungsform]
  • Ein Verfahren zur Herstellung einer Graben-MOS-Typ-Siliziumcarbidhalbleitervorrichtung gemäß der Erfindung wird im einzelnen mit Bezug auf die beigefügten Zeichnungen beschrieben. Die Erfindung ist durch die folgende Beschreibung der erläuterten Ausführungsform nicht begrenzt.
  • Eine geschichtete epitaktische Wafer wird wie in 1(a) hergestellt. Die geschichtete epitaktische Wafer weist auf: ein n-Typ 4H-SiC-Substrat 1 von geringem Widerstand mit einer Dicke von etwa 400 μm und einer Verunreinigungskonzentration von 1 × 1018 cm–3 und darauf der Reihe nach durch epitaktisches SiC-Wachstum gebildete Hauptschichten: eine n+-Typ-Pufferschicht 2 mit einer Schichtdicke von 0,5 μm und einer Verunreinigungskonzentration von 1 × 1018 cm–3, eine n-Typ Driftschicht 3 mit einer Schichtdicke von 10 μm und einer Verunreinigungskonzentration von 1 × 1016 cm–3, eine n-Typ Stromausbreitungsschicht 4 mit einer Schichtdicke von 0,4 μm und einer Verunreinigungskonzentration von 1 × 1017 cm–3, eine p-Typ-Schicht 5 mit einer Schichtdicke von 1 μm und einer Verunreinigungskonzentration von 1 × 1017 cm–3 und eine n+-Typ-Sourceschicht 6 mit einer Schichtdicke von 0,5 μm und einer Verunreinigungskonzentration von 1 × 1019 cm–3. Danach wird eine Tetraethyloxidsilikat(hiernach TEOS)-Oxidschicht, welche zu einer Maske wird, auf der gesamten Oberfläche abgeschieden und ein in 1(b) gezeigtes TEOS-Muster wird unter Verwendung von Photolithographie und Naßätzen mit gepufferter Fluorwasserstoffsäure (hiernach BHF) gebildet. Danach wurde die n+-Typ-Sourceschicht 6 selektiv entfernt durch anisotropes Ätzen mittels reaktiven Ionenätzens (Reactive Ion Etching = RIE) unter Verwendung der TEOS-Oxidschicht als eine Maske, und die p-Typ-Basisschicht 5 wurde selektiv freigelegt. Nach Entfernung der gesamten als Maske verwendeten TEOS-Oxidschicht verbleibt die n+-Sourceschicht 6 in Form des Musters der 1(b), und die p-Typ-Basisschicht 5 ist rings um die Schicht 6 freigelegt. Dieser Zustand ist in 1(c) gezeigt, die eine Querschnittsansicht längs der Schnittlinie C-C der 1(b) ist. In diesem Stadium werden Ionen von Aluminium, das ist ein Element vom p-Leitfähigkeitstyp, in die gesamte Fläche des SiC-Substrats implantiert. Die Verunreinigungskonzentration und Tiefe eines p+-Bereichs 5-1 sind jeweils 1 × 1018 cm–3 und 0,3 μm nach der Ionenimplantation und Aktivierung. Dieser Zustand ist in 1(d) als eine Querschnittsansicht längs der Schnittlinie C-C der 1(b) gezeigt.
  • Weiter wird, wie in 2 gezeigt, ein Graben 7 senkrecht zu einer Hauptfläche auf der Seite der n+-Typ-Sourceschicht 6 durch RIE unter Verwendung einer Siliziumoxidschicht (TEOS-Oxidschicht) als eine Maske gebildet. Die Tiefe am Boden des Grabens ist tiefer als wenigstens das untere Ende der Stromausbreitungsschicht 4, wie in 2 gezeigt. Das zu diesem Zeitpunkt an der Oberfläche der n+-Typ-Sourceschicht 6 gebildete Muster des Grabens 7 ist als Draufsicht der 3 gezeigt. Danach werden Aluminiumionen, die der p-Leitfähigkeitstyp werden, in den Richtungen der durch Pfeillinien der 4(a) angegebenen Strahlen in die Hauptfläche der Wafer implantiert, in der der streifenförmige Graben 7 gebildet wird. 4(a) ist die Querschnittsteilansicht unter Weglassung eines Mittelteils, wenn die Wafer längs der Grabenmitte gemäß der Schnittlinie A-A in 3 geschnitten ist. Wie durch die Pfeillinien der 4(a) gezeigt, wird eine senkrechte Ionenimplantation und eine schräge Ionenimplantation mit ±45° zur geschichteten epitaktischen Wafer vorgenommen, in welcher der Graben 7 entsprechend dem in 3 gezeigten Flächenmuster gebildet ist, insgesamt dreimal durchgeführt. Die schrägen Ionenimplantationen sind durch die schrägen Pfeillinien gezeigt, aus Gründen der Beschreibung ohne Neigen der Wafer in 4(a). Ein tieferer Teil des Grabenbodens mit einer Höhendifferenz, wie in 4(a) gezeigt, entspricht einem Grabenteil in einem Kerbbereich 6-1 der n+-Sourceschicht 6, wie in 3 gezeigt. 4(b) ist eine perspektivische Ansicht, die zeigt, daß ein erstes Ende des Grabens 7 im Kerbenbereich 6-1 gebildet ist. Zu diesem Zeitpunkt erfolgt eine Orientierung zum Neigen der Wafer um eine Drehachse senkrecht zu einer Längsrichtung des streifenförmigen Grabens. Dadurch werden, wie oben beschrieben, die Ionen nur in den Seitenwänden quer zur Breite des ersten und zweiten Endes des Grabens, der Grabenboden-p+-Schicht 13 und den Seitenwänden 7-1 (in 4(a) als verdickte Linien gezeigt) des ersten Endes des Grabens 7 im Kerbenbereich 6-1 der n+-Sourceschicht 6 implantiert, und die Ionen werden wegen einer Maske von TEOS-Oxidschicht nur in einem Bereich des Grabenmusters und auch nicht in die Seitenwände einer Längsrichtung des Grabens implantiert, die einen großen Bereich der gesamten Seitenwände einnimmt und besonders den Bereich, wo ein Kanal (Inversionsschicht) gebildet wird. Als Ergebnis wird die Gateschwellenspannung kaum verändert und die Mobilität kaum beeinflußt. Da die Ionen in die Seitenwände quer zur Breite des ersten Endes und zweiten Endes des streifenförmigen Grabens der 3 (gezeigt ist das erste Ende) und die Grabenboden-p+-Schicht 13 implantiert werden, sind die Grabenboden-p+-Schicht 13 und ein p+-Bereich 5-1 in der Fläche durch diesen implantierten Abschnitt elektrisch gekoppelt. Mit anderen Worten ist es im Gegensatz zur üblichen Maßnahme nicht notwendig, neu eine Elektrodenanschlußfläche elektrisch mit der Grabenboden-p+-SiC-Schicht 13 zu verbinden, da der p+-Bereich 12 auf den Seitenwänden des ersten Endes und zweiten Endes des Grabens über dessen Breite hin durch diese Ionenimplantation gebildet wurde und ermöglicht, daß die Grabenboden-p+-Schicht 13, der p-Basisbereich 5 und die Sourceelektrode 9 auf der Seite der Hauptfläche elektrisch miteinander koppeln. Danach werden die implantierten Aluminiumionen durch Tempern bei einer hohen Temperatur elektrisch aktiviert. Anschließend werden der Reihe nach eine Gateoxidschicht 8, eine Sourceelektrode 9, eine Drainelektrode 10 und eine Gateelektrode 11 gebildet und so der in 5 gezeigte UMOSFET vervollständigt.
  • [Zweite Ausführungsform]
  • Das Verfahren zur Herstellung einer SiC-Halbleitervorrichtung gemäß einer zweiten Ausführungsform ist das gleiche wie bei der ersten Ausführungsform bis zum Verfahren der Bildung des Grabens wie in 2 gezeigt. Danach wird die Ionenimplantation von Aluminium durchgeführt durch Bestrahlen in nur einer Richtung senkrecht zur Hauptfläche der SiC-Wafer wie in 6 gezeigt, und eine schräge Ionenimplantation von Aluminiumionen unter Neigen der SiC-Wafer wird nicht durchgeführt. 6 ist die Querschnittsansicht des Grabens der längs der Linie B-B in 7 geschnitten ist. Die p+-SiC-Schicht 13 wird nur auf dem Boden des Grabens durch diese vertikal einfallenden Ionenimplantation gebildet. Danach wird ein Tantalmetall (hiernach als Ta bezeichnet) auf die gesamte Fläche der Hauptfläche der SiC-Wafer gesputtert und dann auf der gesamten Fläche der Wafer durch Tempern in Propan (C3H8) eine TaC-Schicht 14 gebildet. Weiter wird die TaC-Schicht 14 des dem Oberflächenmuster 7 des Grabens entsprechenden Teils durch Photolithographie und Entfernen durch nasses BHF-Ätzen wie in 7 gezeigt, geöffnet und entfernt und so die Grabenboden-p+-SiC-Schicht 13 freigelegt. Anschließend, wenn ein p+ epitaktischer SiC-Bereich 15 durch ein epitaktisches p+ SiC-Aufwachsen gebildet wird, wird der p+ epitaktische SiC-Bereich 15 selektiv auf dem Boden des Grabens und den Seitenwänden des ersten Endes des Grabens über dessen Breite gebildet, wie in 8 gezeigt, da SiC auf einer TaC-Schicht 14 nicht epitaktisch wächst. Dieser selektiv gewachsene p+ epitaktische SiC-Bereich 15 ermöglicht es, daß die Grabenboden-p+-Schicht 13 und der p-Basisbereich 5 elektrisch miteinander koppeln. Danach werden wie im Fall der ersten Ausführungsform die implantierten Aluminiumionen durch Tempern bei einer hohen Temperatur elektrisch aktiviert. Weiter werden der Reihe nach eine Gateoxidschicht 8, eine Sourceelektrode 9, eine Drainelektrode 10 und eine Gateelektrode 11 gebildet und so der in 5 gezeigte UMOSFET vervollständigt.
  • Der On-Widerstand kann durch den SiC-UMOSFET mit der in der ersten und zweiten Ausführungsform erläuterten Struktur verringert werden, da es nicht erforderlich ist, neu eine Elektrodenanschlußfläche herzustellen, die elektrisch mit der p+-Schicht des Bodens des Grabens verbunden ist. Dieser Vorteil wird deutlich, wenn die Stromkapazität kleiner wird und eine Fläche der Elektroden kleiner wird. Beispielsweise kann der On-Widerstand im Fall der SiC-Halbleitervorrichtung mit einer Stromstärke von 100 A (Ampere) um 5% verringert werden, und im Fall der SiC-Halbleitervorrichtung mit einer Stromstärke von 10 A (Ampere) um 20% verringert werden. Außerdem konnten die Drahtanschlußstellen pro SiC-Halbleitervorrichtung von zwei auf drei verringert werden.

Claims (4)

  1. Siliziumcarbid(SiC)-Halbleitervorrichtung vom Graben-MOS-Typ, welche aufweist: ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp; eine Driftschicht vom ersten Leitfähigkeitstyp, die auf dem Halbleitersubstrat vom ersten Leitfähigkeitstyp gebildet ist; eine Basisschicht von einem zweiten Halbleitertyp, die auf der Driftschicht vom ersten Halbleitertyp gebildet ist; eine Sourceschicht vom ersten Halbleitertyp, die auf der Basisschicht vom zweiten Halbleitertyp gebildet ist, einen streifenförmigen Graben, der von der Oberfläche der Sourceschicht vom ersten Halbleitertyp zur Driftschicht vom ersten Halbleitertyp reicht und über eine Gateoxidschicht eine Gateelektrode hat; eine Schicht vom zweiten Halbleitertyp, die nur auf dem Boden des streifenförmigen Grabens gebildet ist; und einen Bereich vom zweiten Halbleitertyp, der auf der Schicht vom zweiten Halbleitertyp und zwar auf den Seitenwänden über die Breite des Grabens an wenigstens einem ersten Ende des streifenförmigen Grabens gebildet ist, wobei der Bereich vom zweiten Leitfähigkeitstyp die Schicht vom zweiten Leitfähigkeitstyp mit der Basisschicht vom zweiten Leitfähigkeitstyp elektrisch koppelt.
  2. Verfahren zur Herstellung einer SiC-Halbleitervorrichtung vom Graben-MOS-Typ, welche aufweist: ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp, eine Driftschicht vom ersten Leitfähigkeittyp, die auf dem Halbleitersubstrat vom ersten Leitfähigkeitstyp gebildet ist, eine Basisschicht von einem zweiten Leitfähigkeitstyp, die auf der Driftschicht vom ersten Leitfähigkeitstyp gebildet ist, eine Sourceschicht vom ersten Leitfähigkeitstyp, die auf der Basisschicht vom zweiten Leitfähigkeitstyp gebildet ist, einen streifenförmigen Graben, der von der Oberfläche der Sourceschicht des ersten Leitfähigkeitstyps zur Driftschicht des ersten Leitfähigkeitstyps reicht und eine Gateelektrode über einer Gateoxidschicht aufweist, wobei eine Schicht vom zweiten Leitfähigkeitstyp nur auf dem Boden des streifenförmigen Grabens gebildet ist und auf der Schicht vom zweiten Leitfähigkeitstyp und auf den Seitenwänden über die Breite von wenigstens einem ersten Ende des streifenförmigen Grabens ein Bereich vom zweiten Leitfähigkeitstyp gebildet ist, wobei der Bereich vom zweiten Leitfähigkeitstyp die Schicht vom zweiten Leitfähigkeitstyp mit der Basisschicht vom zweiten Leitfähigkeitstyp elektrisch koppelt und das Verfahren folgende Stufe aufweist: der Bereich vom zweiten Leitfähigkeitstyp auf der Schicht vom zweiten Leitfähigkeitstyp und auf den Seitenwänden beiderseits und über die Breite von wenigstens dem ersten Ende des streifenförmigen Grabens wird durch eine Ionenimplantation einer Ionenart gebildet, um die Schicht des zweiten Leitfähigkeitstyps mit der Basisschicht des zweiten Leitfähigkeitstyps elektrisch zu koppeln.
  3. Verfahren zur Herstellung der SiC-Halbleitervorrichtung vom Graben-MOS-Typ nach Anspruch 2, worin die Ionenimplantation so erfolgt, daß die Ionenart in den Richtungen senkrecht zu und geneigt zu einer Hauptfläche des Halbleitersubstrats des ersten Leitfähigkeitstyps erfolgt.
  4. Verfahren zur Herstellung einer SiC-Halbleitervorrichtung vom Graben-MOS-Typ, welche aufweist: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Driftschicht des ersten Leitfähigkeitstyps, die auf dem Halbleitersubstrat des ersten Leitfähigkeitstyps gebildet ist, eine Basisschicht eines zweiten Leitfähigkeitstyps, die auf der Driftschicht des ersten Leitfähigkeitstyps gebildet ist, eine Sourceschicht des ersten Leitfähigkeitstyps, die auf der Basisschicht des zweiten Leitfähigkeitstyps gebildet ist, einen streifenförmigen Graben, der von der Oberfläche der Sourceschicht des ersten Leitfähigkeitstyps zur Driftschicht des zweiten Leitfähigkeitstyps reicht und eine Gateelektrode über einer Gateoxidschicht hat, eine Schicht des zweiten Leitfähigkeitstyps, die auf dem Boden des streifenförmigen Grabens gebildet ist und einen Bereich des zweiten Leitfähigkeitstyps, der auf der Schicht vom zweiten Leitfähigkeitstyp und an den Seitenwänden von wenigstens einem ersten Ende des streifenförmigen Grabens über dessen Breite hin gebildet ist, wobei der Bereich vom zweiten Leitfähigkeitstyp die Schicht vom zweiten Leitfähigkeitstyp mit der Basisschicht vom zweiten Leitfähigkeitstyp elektrisch koppelt und das Verfahren folgende Stufen aufweist: Bilden einer TaC-Schicht, die als eine Maske verwendet wird, um den Bereich des zweiten Leitfähigkeitstyps auf der Schicht des zweiten Leitfähigkeitstyps und auf den Seitenwänden und über die Breite von wenigstens dem ersten Ende des streifenförmigen Grabens zu bilden, um die Schicht des zweiten Leitfähigkeitstyps mit der Basisschicht des zweiten Leitfähigkeitstyps elektrisch zu koppeln und Bilden des Bereichs des zweiten Leitfähigkeitstyps auf der Schicht des zweiten Leitfähigkeitstyps und auf den Seitenwänden von wenigstens dem ersten Ende des streifenförmigen Grabens über dessen Breite hinweg indem man selektiv epitaktisch SiC aufwachsen läßt, um die Schicht des zweiten Leitfähigkeitstyps mit der Basisschicht des zweiten Leitfähigkeitstyps elektrisch zu koppeln.
DE102007023885.3A 2006-07-10 2007-05-23 Siliziumcarbid-Halbleitervorrichtung vom Graben-MOS-Typ und Verfahren zur Herstellung derselben Expired - Fee Related DE102007023885B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006188804A JP2008016747A (ja) 2006-07-10 2006-07-10 トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法
JP2006-188804 2006-07-10

Publications (2)

Publication Number Publication Date
DE102007023885A1 DE102007023885A1 (de) 2008-01-17
DE102007023885B4 true DE102007023885B4 (de) 2016-11-24

Family

ID=38825421

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007023885.3A Expired - Fee Related DE102007023885B4 (de) 2006-07-10 2007-05-23 Siliziumcarbid-Halbleitervorrichtung vom Graben-MOS-Typ und Verfahren zur Herstellung derselben

Country Status (3)

Country Link
US (2) US7595238B2 (de)
JP (1) JP2008016747A (de)
DE (1) DE102007023885B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020239488A1 (de) 2019-05-27 2020-12-03 Robert Bosch Gmbh Transistorzelle mit implantiertem aufweitungsgebiet

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5017865B2 (ja) * 2006-01-17 2012-09-05 富士電機株式会社 半導体装置
JP5132123B2 (ja) * 2006-11-01 2013-01-30 株式会社東芝 電力用半導体素子
US8384152B2 (en) * 2007-09-20 2013-02-26 Rohm Co., Ltd. Semiconductor device having trench gate VDMOSFET and method of manufacturing the same
IT1401755B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione.
IT1401756B1 (it) * 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione.
IT1401754B1 (it) * 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato e relativo metodo di fabbricazione.
CN102184960B (zh) * 2011-04-22 2016-07-27 上海华虹宏力半导体制造有限公司 功率金属氧化物半导体场效应管及其形成方法
JP5582112B2 (ja) 2011-08-24 2014-09-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5878331B2 (ja) * 2011-10-18 2016-03-08 トヨタ自動車株式会社 半導体装置及びその製造方法
JP5776610B2 (ja) * 2012-04-03 2015-09-09 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6077380B2 (ja) * 2013-04-24 2017-02-08 トヨタ自動車株式会社 半導体装置
DE102013209256A1 (de) * 2013-05-17 2014-11-20 Robert Bosch Gmbh Metall-Oxid-Halbleiter-Feldeffekttransistor und Verfahren zur Herstellung eines Metall-Oxid-Halbleiter-Feldeffekttransistors
US9024328B2 (en) 2013-07-02 2015-05-05 General Electric Company Metal-oxide-semiconductor (MOS) devices with increased channel periphery and methods of manufacture
US9748341B2 (en) 2013-07-02 2017-08-29 General Electric Company Metal-oxide-semiconductor (MOS) devices with increased channel periphery
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US10868169B2 (en) 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
US20150084063A1 (en) * 2013-09-20 2015-03-26 Cree, Inc. Semiconductor device with a current spreading layer
US9318597B2 (en) 2013-09-20 2016-04-19 Cree, Inc. Layout configurations for integrating schottky contacts into a power transistor device
US10600903B2 (en) 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
DE112014004583T5 (de) * 2013-10-04 2016-08-18 Mitsubishi Electric Corporation Siliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
US9548399B2 (en) * 2013-11-18 2017-01-17 Infineon Technologies Ag Junction field effect transistor cell with lateral channel region
US9425327B2 (en) 2013-11-18 2016-08-23 Infineon Technologies Ag Junction field effect transistor cell with lateral channel region
JP6237408B2 (ja) * 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6335089B2 (ja) * 2014-10-03 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6453188B2 (ja) * 2015-09-04 2019-01-16 株式会社豊田中央研究所 炭化珪素半導体装置
JP6479615B2 (ja) * 2015-09-14 2019-03-06 株式会社東芝 半導体装置の製造方法
JP6571467B2 (ja) * 2015-09-24 2019-09-04 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子とその製造方法
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
US9728599B1 (en) 2016-05-10 2017-08-08 Fuji Electric Co., Ltd. Semiconductor device
JP6658406B2 (ja) * 2016-08-31 2020-03-04 株式会社デンソー 炭化珪素半導体装置の製造方法
JP6822088B2 (ja) * 2016-11-15 2021-01-27 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6855793B2 (ja) 2016-12-28 2021-04-07 富士電機株式会社 半導体装置
US10910540B2 (en) 2017-04-04 2021-02-02 Signify Holding B.V. Solid state light emitter die having a heat spreader between a plurality lead frame
US20190386124A1 (en) * 2018-06-13 2019-12-19 Purdue Research Foundation Mos devices with increased short circuit robustness
US11158703B2 (en) * 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same
US11171643B1 (en) 2020-05-29 2021-11-09 Analog Devices International Unlimited Company SiC gate drive control with trench FETs from high dV\dT at drain source
US20220416067A1 (en) * 2021-06-29 2022-12-29 Solaredge Technologies Ltd. Barrier Modulating Transistor
CN113838910A (zh) * 2021-08-24 2021-12-24 深圳深爱半导体股份有限公司 功率器件及制备方法
EP4579759A4 (de) * 2022-08-26 2025-12-03 Denso Corp Feldeffekttransistor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040195618A1 (en) * 2003-04-07 2004-10-07 Wataru Saito Insulated gate semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098188A (ja) 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
US6570185B1 (en) * 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
AU6272798A (en) * 1997-02-07 1998-08-26 James Albert Cooper Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
US6855981B2 (en) * 2001-08-29 2005-02-15 Denso Corporation Silicon carbide power device having protective diode
JP3711906B2 (ja) 2001-08-29 2005-11-02 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4153811B2 (ja) 2002-03-25 2008-09-24 株式会社東芝 高耐圧半導体装置及びその製造方法
US6855970B2 (en) * 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
JP2005093479A (ja) * 2003-09-12 2005-04-07 Shindengen Electric Mfg Co Ltd 半導体装置、半導体装置の製造方法
DE10312911B4 (de) * 2003-03-22 2008-09-25 Infineon Technologies Ag Halbleiterbauelement mit platzsparendem Randabschluss
JP4564362B2 (ja) * 2004-01-23 2010-10-20 株式会社東芝 半導体装置
JP4777630B2 (ja) * 2004-09-21 2011-09-21 株式会社日立製作所 半導体装置
US20060226204A1 (en) * 2005-04-06 2006-10-12 3M Innovative Properties Company File folder management system
JP4915056B2 (ja) * 2005-05-06 2012-04-11 住友電気工業株式会社 終端構造を有する半導体装置の製造方法
JP4453671B2 (ja) * 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040195618A1 (en) * 2003-04-07 2004-10-07 Wataru Saito Insulated gate semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020239488A1 (de) 2019-05-27 2020-12-03 Robert Bosch Gmbh Transistorzelle mit implantiertem aufweitungsgebiet

Also Published As

Publication number Publication date
US20080012026A1 (en) 2008-01-17
JP2008016747A (ja) 2008-01-24
DE102007023885A1 (de) 2008-01-17
US20090315039A1 (en) 2009-12-24
US7732861B2 (en) 2010-06-08
US7595238B2 (en) 2009-09-29

Similar Documents

Publication Publication Date Title
DE102007023885B4 (de) Siliziumcarbid-Halbleitervorrichtung vom Graben-MOS-Typ und Verfahren zur Herstellung derselben
DE10216633B4 (de) Halbleiteranordnung und Verfahren zur Herstellung der Halbleiteranordnung
DE102007024113B4 (de) Halbleitervorrichtung mit isoliertem Gate und Verfahren zur Herstellung derselben
DE102017124871B4 (de) Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102008064829B3 (de) Grabenisolierter Gate-Bipolartransistor
DE69821105T2 (de) Bipolar mos-leistungstransistor ohne latch-up
DE10161129B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102008045488B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102005052731B4 (de) Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
DE112019003790T5 (de) Superjunction-siliziumkarbid-halbleitervorrichtung und verfahren zum herstellen einer superjunction-siliziumkarbid-halbleitervorrichtung
DE102018103849B4 (de) Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
DE102019111308A1 (de) Siliziumcarbid halbleiterbauelement
DE112014003489B4 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE4001390C2 (de) Halbleitereinrichtung
DE102017108738A1 (de) SiC-Halbleitervorrichtung mit einem Versatz in einem Grabenboden
DE102014107325A1 (de) Halbleiterbauelement
DE19533956A1 (de) Leistungshalbleitervorrichtung
DE102018118875B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102015107331A1 (de) Halbleitervorrichtung und rückwärts leitender Bipolartransistor mit isoliertem Gate mit isolierten Sourcezonen
DE112015004492T5 (de) Halbleitervorrichtung
DE3242736A1 (de) Verfahren zum herstellen feldgesteuerter elemente mit in vertikalen kanaelen versenkten gittern, einschliesslich feldeffekt-transistoren und feldgesteuerten thyristoren
DE10229146A1 (de) Laterales Superjunction-Halbleiterbauteil
DE102012108302A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
DE102006047244B4 (de) Halbleiterbauelement mit einem monokristallinen Halbleiterkörper und Verfahren zur Herstellung desselben

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R084 Declaration of willingness to licence
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee