DE102007024113B4

DE102007024113B4 - Halbleitervorrichtung mit isoliertem Gate und Verfahren zur Herstellung derselben

Info

Publication number: DE102007024113B4
Application number: DE102007024113A
Authority: DE
Inventors: Hideki Takahashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-08-28
Filing date: 2007-05-24
Publication date: 2012-08-23
Anticipated expiration: 2027-05-25
Also published as: US7847345B2; JP5103830B2; KR20080019529A; KR100878287B1; DE102007024113A1; JP2008053648A; US20080048295A1; CN101136405A

Abstract

Halbleitervorrichtung mit isoliertem Gate mit: einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche, einer ersten Halbleiterschicht (2) eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche zumindest einer ersten Region (A) des Halbleitersubstrates (1) und zumindest einer zweiten Region (B) benachbart zu der ersten Region (A) vorgesehen ist, einer Mehrzahl von ersten Gräben (6), die in jeder Region der ersten Region vorgesehen sind und die erste Halbleiterschicht (2) ausgehend von der ersten Hauptoberfläche des Halbleitersubstrates (1) durchdringen, einer zweiten Halbleiterschicht (3) eines ersten Leitungstyps, die selektiv angrenzend an die ersten Gräben (6) auf der Seite der ersten Hauptoberfläche des Halbleitersubstrates (1) und in der ersten Halbleiterschicht (2) der ersten Region (A) vorgesehen ist und die nicht in der zweiten Region (B) vorgesehen ist, einem Isolationsfilm, der die Innenflächen der ersten Gräben (6) bedeckt, einer leitenden Schicht (8), die in...

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit isoliertem Gate und ein Verfahren zur Herstellung derselben. Spezieller bezieht sie sich auf einen Bipolartransistor mit isoliertem Gate mit einer eingebauten Diode und ein Verfahren zur Herstellung desselben.
In der Leistungselektronik zum Ansteuern von Motoren oder dergleichen wird ein Bipolartransistor mit isoliertem Gate (IGBT) als ein Schaltelement in dem Bereich verwendet, in dem die Nennspannung 300 V oder höher ist. Normalerweise ist parallel zu dem IGBT eine Rückflussdiode geschaltet.
35 zeigt den Querschnittsaufbau eines bekannten IGBT. Eine N⁺-Pufferschicht 112 ist auf einer P-Kollektorschicht 5 ausgebildet und darauf ist eine N^–-Schicht 1 ausgebildet. Auf der Oberfläche der N^–-Schicht 1 ist selektiv eine P-Basis-Schicht 2 ausgebildet, in die p-Typ-Verunreinigungen diffundiert sind. Auf der Oberfläche der P-Basisschicht 2 ist eine Emitterschicht 3 ausgebildet, in die n-Typ-Verunreinigungen einer hohen Konzentration selektiv diffundiert sind. Von der Emitterschicht 3 zu der N^–-Schicht 1 sind Gräben ausgebildet. Auf den Innenwänden der Gräben sind Oxidfilme 7 ausgebildet. Aus Polysilizium bestehende Gateelektroden 8 sind darin ausgebildet. In der P-Basisschicht 2 zwischen der Emitterschicht 3 und der N^–-Schicht 1 ist entlang der oben beschriebenen Gräben ein Kanal ausgebildet. Eine Emitterelektrode 11 ist auf einem Teil des Bereichs auf der Oberfläche der Emitterschicht 3 und auf dem Bereich auf der Oberfläche der P-Basisschicht 2 ausgebildet und eine Kollektorelektrode 12 ist auf der Rückseitenfläche der P-Kollektorschicht 5 ausgebildet.
Als nächstes wird der Betrieb des in 35 gezeigten IGBT beschrieben. Zunächst wird bei der Struktur von 35 eine vorbestimmte Kollektorspannung V_CE zwischen der Emitterelektrode 11 und der Kollektorelektrode 12 angelegt und eine vorbestimmte Gatespannung V_GE wird zwischen der Emitterelektrode 11 und der Gateelektrode 8 angelegt zum Anschalten des Gates. Wenn das Gate angeschaltet ist, ist der Kanalbereich zu dem n-Typ invertiert und ein Kanal ist ausgebildet. Durch diesen Kanal werden Elektronen von der Emitterelektrode 11 in die N^–--Schicht 1 injiziert. Durch die injizierten Elektronen wird die N⁺-Pufferschicht 112 zwischen der P-Kollektorschicht 5 und der N^–-Schicht 1 in Flussrichtung gepolt und Löcher werden von der P-Kollektorschicht 5 in die N^–-Schicht 1 injiziert. Dann ist der Widerstand der N^–-Schicht 1 beachtlich verringert und die Stromkapazität des IGBT ist erhöht. Wie oben beschrieben, wird durch die Injektion von Löchern von der P-Kollektorschicht 5 der Widerstand der N^–-Schicht 1 abgesenkt.
Als nachstes wird der Übergang des IGBT von dem AN-Zustand in den AUS-Zustand beschrieben. In dem Aufbau von 35 wird die Gatespannung V_GE, die zwischen der Emitterelektrode 11 und der Gateelektrode 8 in dem AN-Zustand anliegt, zu Null gemacht oder in Sperrrichtung gepolt zum Abschalten des Gates. Wenn das Gate abgeschaltet ist, kehrt die zu dem n-Typ invertierte Kanalregion wieder zum p-Typ zurück und die Injektion von Elektronen von der Emitterelektrode 11 wird gestoppt. Dadurch wird die Injektion von Löchern von der P-Kollektorschicht 5 ebenfalls gestoppt. Danach entweichen Elektronen und Löcher, die sich in der N^–-Schicht 1 (N⁺-Pufferschicht 112) angesammelt haben, zu der Kollektorelektrode 12 oder der Emitterelektrode 11 oder rekombinieren miteinander und verschwinden (siehe z. B. die japanische Patentoffenlegungsschrift JP 2005-101 514 A ).
36 zeigt eine Querschnittsansicht in der Nähe einer Einheitszelle des IGBT, der durch die gegenwärtigen Erfinder erfunden wurde zum Verbessern der Eigenschaften des oben beschriebenen IGBT. Wie 36 zeigt, ist eine N-Schicht 4 zwischen der P-Basisschicht 2 und der N^–-Schicht 1 ausgebildet. Die weitere Konfiguration ist die gleiche wie in 35.
Der Betrieb des in 36 gezeigten IGBT ist im Wesentlichen der gleiche wie der Betrieb des in 35 gezeigten IGBT. Da jedoch die N-Schicht 4 zwischen der P-Basisschicht 2 und der N^--Schicht 1 ausgebildet ist, fällt es, wenn der IGBT in dem AN-Betrieb ist, den von der P-Kollektorschicht 5 injizierten Löchern schwer, zu der P-Basisschicht 2 zu entweichen, da die N-Schicht 4 als eine Barriere wirkt. Da die Ladungsträger sich in der Nähe der N-Schicht 4 anhäufen, ist daher die AN-Spannung des IGBT verringert. Wenn der IGBT in dem AUS-Zustand ist, verschwindet die Wirkung der N-Schicht 4, da die N-Schicht 4 durch die Kollektorspannung verarmt ist.
37 ist eine Querschnittsansicht, die den grundlegenden Aufbau einer parallel zu dem IGBT vorgesehenen Diode zeigt. Wie die Querschnittsansicht zeigt, ist auf der Oberfläche eines aus der N^–-Schicht 1 zusammengesetzten Substrates eine P-Region 2 als Anode ausgebildet und weiterhin ist darauf eine Anodenelektrode 111 ausgebildet. Auf der Rückseite des Substrates sind eine N⁺-Kathodenschicht 4 in eine Kathodenelektrode 112 ausgebildet.
Der Betrieb einer Diode mit solch einem Aufbau wird beschrieben. Eine vorbestimmte Anodenspannung VAK (Flusspolung) wird zwischen die Anodenelektrode 111 und die N^–-Schicht 1 angelegt. Wenn die Anodenspannung das eingebaute Potential des P-N-Übergangs übersteigt, liegt eine Spannung in Flussrichtung zwischen der P-Region 2 und der N^–-Schicht 1 der Anode an und die Diode wird leitend. Wenn eine Sperrspannung zugeführt wird, erstreckt sich eine Verarmungsschicht von der P-Region 2 der Anode und die Spannungsfestigkeit in der inversen Richtung kann aufrechterhalten werden.
38 zeigt ein Stromsignal bei der Invers-Erholung, wenn die in 37 gezeigte Diode von dem AN-Zustand in den AUS-Zustand geschaltet wird. Wenn die Diode von dem AN-Zustand in den AUS-Zustand geschaltet wird, fließt Strom in der inversen Richtung sofort von der N-Seite zu der P-Seite. Der Spitzenwert des Stromes in der inversen Richtung wird als der Erholungsstrom (Irr) bezeichnet. Eine Diode mit einer geringen Steigung des Stroms, wenn der Stromwert von Irr zu Null zurückkehrt, wird als eine Diode mit weicher Erholung bezeichnet.
Obwohl dies in der Zeichnung nicht gezeigt ist, wird das Produkt aus der Spannung und dem Strom zu dem Erholungsverlust, da bei der oben beschriebenen Invers-Erholung bzw. Sperrerholung der Diode eine Sourcespannung zugeführt wird. Für eine Gleichrichterdiode ist es allgemein erforderlich, eine Diode mit weicher Erholung zu verwenden, welche einen niedrigen ständigen Verlust (Vf) in dem AN-Zustand aufweist sowie einen niedrigen Erholungsverlust bei der Invers-Erholung bzw. Sperr-Erholung, wobei die Erholung des Stroms bei der Sperr-Erholung langsam ist.
39 zeigt die Konfiguration einer bekannten Wechselrichterschaltung, welche den oben beschriebenen IGBT verwendet. Eine Wechselrichterschaltung ist eine Schaltung zum Wechselrichten eines Gleichstroms in einen Wechselstrom und ist aus IGBTs, welche Schaltelemente sind, und Freilaufdioden zusammengesetzt. Bei einer für die Steuerung eines Motors verwendeten Wechselrichterschaltung werden vier oder sechs IGBTs und vier oder sechs Dioden verwendet. Bei dieser Wechselrichterschaltung sind die Gleichstromanschlüsse mit einer Gleichspannungsquelle verbunden und ein Gleichstrom wird in einen Wechselstrom umgewandelt durch Schalten der IGBTs und der Wechselstrom wird einem Motor, welcher eine Last ist, zugeführt.
Wie oben beschrieben müssen bei einer bekannten Wechselrichterschaltung, welche den oben beschriebenen IGBT verwendet, Freilaufdioden umgekehrt parallel geschaltet sein zum Ausbilden von Paaren mit den IGBTs. Deshalb wurde ein Aufbau vorgeschlagen, bei dem eine Diode in einen IGBT, der in einer Wechselrichterschaltung verwendet wird, integriert ist.
Die gegenwärtigen Erfinder haben bei dem International Symposium an Power Semiconductor Devices and ICs 04 (ISPSD '04) eine Struktur vorgeschlagen, bei der eine Freilaufdiode in einen IGBT integriert ist.
40 ist eine dreidimensionale Querschnittsansicht der oben beschriebenen Struktur und die Umgebung der Oberfläche ist die gleiche wie bei der in 36 gezeigten Struktur. Auf der rückseitigen Fläche ist eine Struktur mit eingebauten Dioden ausgebildet durch getrenntes Ausbilden einer streifenförmigen P-Kollektorschicht 5 und einer streifenförmigen N-Kathodenschicht 4 senkrecht zu der Orientierung der Zelle auf der Oberseite.
Wenn eine Vorrichtung mit dem oben beschriebenen Aufbau experimentell hergestellt wurde und mit einer Vorrichtung verglichen wurde, in der IGBTs und Dioden getrennt hergestellt waren, waren die AN-Eigenschaften der IGBTs verschlechtert. Wenn das Gate angeschaltet war, war die Spannung in Flussrichtung Vf der Dioden erhöht. Weiterhin wurde bei den Erholungseigenschaften der Dioden ein beachtlich hoher Erholungsstrom beobachtet.
Als Ursache dieser Ergebnisse betrachten die Erfinder das Folgende: Zunächst war der Grund, weshalb die AN-Eigenschaften der oben beschriebenen Struktur verschlechtert waren, der, dass die leitenden Bereiche einfach durch Integration einer Diode in einen IGBT verkleinert waren.
Eine Diode dieses Aufbaus wird angeschaltet, wenn die Potentiale der P-Basisschicht und der N-Schicht das eingebaute Potential des P-N-Übergangs übersteigen und die N^–-Schicht (N-Schicht) ist elektrisch mit der N⁺-Schicht des Emitters verbunden. Da die N⁺-Schicht und die P-Basisschicht einen gemeinsamen Kontakt aufweisen, wird es durch Anschalten des Gates schwierig, eine Spannung dem P-N-Übergang zwischen der P-Basisschicht und der N-Schicht zuzuführen. Deshalb erwogen die vorliegenden Erfinder, dass die Injektion von Löchern von der P-Basisschicht schwierig wurde und Vf erhöht war.
Bei einer kürzlich verwendeten Diode wurde zum Verbessern der Erholungseigenschaften ein Aufbau verwendet, bei dem die P-Anodenschicht der Diode eine geringe Konzentration aufweist und eine flache Dotierungstiefe. Bei dem Aufbau der vorliegenden Erfindung wird die gleiche Struktur in der P-Basisschicht eines IGBT und der P-Anodenschicht der Diode verwendet. Da die P-Basisschicht des IGBT die Schwellenspannung festlegt, hat sie verglichen zu dem Aufbau, der lediglich Dioden verwendet, eine höhere Konzentration. Deshalb erwogen die vorliegenden Erfinder, dass die Ladungsträgerdichte in der Umgebung der Oberflache erhöht wurde, wenn die Diode angeschaltet wurde und der Erholungsstrom vergrößert war.
Zum Unterdrücken der oben beschriebenen Erhöhung der Spannung in Flussrichtung Vf der Diode ersonnen die vorliegenden Erfinder einen in 41 gezeigten Aufbau. Bei diesem Aufbau sind Emitterschichten 3 von isolierten Transistoren ausgebildet zwischen den Gräben 6a und 6b und den Gräben 6c und 6d der IG-BA-Region A. Andererseits sind zwischen den Gräben 6b und 6c in der Diodenregion B keine Emitterschichten 3 ausgebildet. Bei diesem Aufbau wurde beabsichtigt, die IGBT-Region A als IGBTs zu betreiben und die Diodenregion B als Dioden zu betreiben.
Da die Region, in der die IGBTs ausgebildet sind, lediglich der Raum zwischen dem oben beschriebenen Paar von Gräben ist, kann jedoch durch den oben beschriebenen Aufbau die Diodenregion nicht hinreichend vergroßert werden. Sogar wenn das Gate angeschaltet war, konnte daher die Erhöhung der Spannung in Flussrichtung Vf der Diode nicht unterdrückt werden. Ebenfalls war bei diesem Aufbau die AN-Eigenschaft verglichen zu dem Fall, in dem IGBTs und Dioden getrennt ausgebildet waren, verschlechtert.
DE 10 2006 049 212 A1 beschreibt eine Halbleitervorrichtung, die beinhaltet: ein Halbleitersubstrat eines ersten Leitungstyps mit einer ersten und zweiten Hauptoberfläche; eine Halbleiterschicht eines ersten Leitungstyps, die auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildet ist; eine Basisschicht eines zweitten Leitungstyps, die auf der ersten Hauptoberfläche der Halbleiterschicht ausgebildet ist und durch die Halbleiterschicht von dem Halbleitersubstrat getrennt ist; ein Paar von Vertiefungsabschnitten, das die Basisschicht, ausgehend von der ersten Hauptoberfläche, durchdringt und zumindest die Halbleiterschicht erreicht; eine Isolationsschicht, die innerhalb des Vertiefungsabschnitts angeordnet ist, und eine Gateelektrode, die innerhalb des Vertiefungsabschnitts über die Isolationsschicht ausgebildet ist; eine Halbleiterschicht eines ersten Leitungstyps und eine Halbleiterschicht eines zweiten Leitungstyps, die auf der zweiten Hauptoberfläche des Halbleitersubstrats ausgebildet ist; und eine Emitterregion, die auf der ersten Hauptoberfläche der Basisschicht und entlang der Vertiefungsabschnitte angeordnet ist, wobei eine Transistor, der einen Stromfluss in der Basisschicht mittels der Gateelektrode steuert, und eine Diode aus der Halbleiterschicht und der Basisschicht innerhalb der Halbleitervorrichtung angeordnet sind und die Emitterregion lediglich in einem Bereich angeordnet ist.
DE 10 20004 035 788 A1 beschreibt einen IGBT mit einer eingebauten Freilaufdiode, bei dem die Dicke eines polierten Wafers kleiner oder gleich 200 μm ist, und die jeweiligen Dicken und einer Kathodenschicht (der N+-Art und einer Kollektorschicht der P+-Art sind kleiner oder gleich 2 μm. Darüber hinaus liegt eine Gesamtbreite der Kathodenschicht der N+-Art und der Kollektorschicht der P+-Art, welche sich entlang einer Breitenrichtung erstreckt, in einem Bereich von 50 μm bis 200 μm. In diesem Fall nimmt eine Grenzfläche zwischen einer Kollektorelektrode und der Kollektorschicht der P+-Art 30–80% einer Grenzfläche zwischen der Kollektorelektrode und der Kollektorschicht der P+-Art plus der Kathodenschicht der N+-Art ein.
DE 10 101 60 118 A1 beschreibt ein Halbleiterelement zum Gebrauch in einem Stromrichter. In einem Halbleitersubstrat sind Halbleitergebiete, die zu einem IGBT gehören, in einem IGBT-Gebiet ausgebildet und Halbleitergebiete, die zu einer Diode gehören, sind in einem Dioden-Gebiet ausgebildet. Der IGBT und die Diode sind antiparallel miteinander verbunden. Ein Graben, in dem ein Isolator eingegraben ist, ist zwischen dem IGBT-Gebiet und dem Dioden-Gebiet ausgebildet. Der Isolator begrenzt einen umgekehrten Verzögerungsstrom, der von dem Dioden-Gebiet in das IGBT-Gebiet fließt. Auf diese Weise werden die Halbleitergebiete des IGBT und der Diode, die antiparallel miteinander verbunden sind, aus einem einzigen Halbleitersubstrat hergestellt, wodurch die Chipgröße verringert ist.
Die Aufgabe der vorliegenden Erfindung besteht darin, die AN-Eigenschaften zu verbessern, während die Erhöhung der Spannung in Flussrichtung Vf und der Erholungsstrom der Dioden unterdrückt werden, wenn das Gate einer Halbleitervorrichtung mit isoliertem Gate angeschaltet wird.
Die Aufgabe wird gelöst durch eine Halbleitervorrichtung mit isoliertem Gate nach Anspruch 1 und ein Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 9. Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
Gemäß der vorliegenden Erfindung können die AN-Eigenschaften verbessert werden, während die Erhöhung der Spannung in Flussrichtung Vf und der Erholungsstrom der Dioden unterdrückt werden, wenn das Gate einer Halbleitervorrichtung mit isoliertem Gate angeschaltet wird.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich deutlicher aus der folgenden Beschreibung.
1 bis 3 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Ausführungsform der vorliegenden Erfindung.
4 bis 6 sind Querschnittsansichten zum Erläutern der Simulation.
7 und 8 zeigen die Ergebnisse der Simulation.
9 zeigt eine Querschnittsansicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Ausführungsform.
10 zeigt eine Querschnittansicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Ausführungsform.
11 zeigt eine Querschnittsansicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der Abwandlung der dritten Ausführungsform.
12 zeigt eine Querschnittsansicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Ausführungsform.
13 zeigt eine Querschnittsansicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Abwandlung der vierten Ausführungsform.
14 zeigt eine Querschnittsansicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Abwandlung der vierten Ausführungsform.
15 zeigt eine Querschnittsansicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Abwandlung der vierten Ausführungsform.
16 und 17 zeigen ebene Ansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der fünften Ausführungsform.
18 zeigt eine ebene Ansicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der sechsten Ausführungsform.
19 bis 28 sind Querschnittsansichten zum Erläutern eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate gemäß der siebten Ausführungsform.
29 bis 31 sind Querschnittsansichten zum Erläutern eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate gemäß der achten Ausführungsform.
32 bis 34 sind Querschnittsansichten zum Erläutern eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate gemäß der neunten Ausführungsform.
35 zeigt den Querschnittsaufbau eines bekannten IGBT.
36 zeigt eine Querschnittsansicht in der Umgebung einer Einheitszelle des IGBT, der durch die vorliegenden Erfinder erfunden wurde zum Verbessern der Eigenschaften des oben beschriebenen IGBT.
37 ist eine Querschnittsansicht, die den grundlegenden Aufbau einer Diode zeigt, welche parallel zu dem IGBT vorgesehen ist.
38 zeigt ein Stromsignal bei der Sperr-Erholung, wenn die in 37 gezeigte Diode von dem AN-Zustand in den AUS-Zustand geschaltet wird.
39 zeigt die Konfiguration einer bekannten Wechselrichterschaltung, welche den oben beschriebenen IGBT verwendet.
40 ist eine dreidimensionale Schnittansicht des oben beschriebenen Aufbaus und die Umgebung der Oberfläche ist die gleiche wie in dem Aufbau, der in 36 gezeigt ist.
41 zeigt eine Querschnittsansicht einer Halbleitervorrichtung mit isoliertem Gate, die durch die vorliegenden Erfinder erfunden wurde.
Ausführungsformen der vorliegenden Erfindung werden unter Bezugnahme auf die Zeichnungen beschrieben. In diesen Zeichnungen sind gleiche oder entsprechende Teile durch die gleichen Bezugszeichen bezeichnet und die Beschreibung derselben wird vereinfacht oder weggelassen.
Erste Ausführungsform
1 ist eine Querschnittsansicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung ist ausgebildet unter Verwendung eines N^–-Substrates 1, das n-Typ-Verunreinigungen enthält. Das N^–-Substrat 1 hat eine erste Hauptoberfläche (obere Hauptoberfläche) und eine zweite Hauptoberfläche (untere Hauptoberfläche). Das N^–-Substrat 1 hat zumindest eine Region A (erste Region) und eine Region B (zweite Region) ist so vorgesehen, dass sie daran angrenzt. In der Region A sind Emitterschichten 3 vorgesehen, jedoch sind keine Emitterschichten 3 in der Region B vorgesehen.
In der Region A und der Region B ist in der Nähe der Seite der ersten Hauptoberfläche des N^–-Substrates 1 eine P-Basisschicht 2 vorgesehen, in welche p-Typ-Verunreinigungen diffundiert sind. In der Region A ist eine Mehrzahl von ersten Gräben 6 mit Abständen von ungefähr 2 bis 10 μm so vorgesehen, dass sie die P-Basisschicht 2 ausgehend von der Seite der ersten Hauptoberfläche des N^–-Substrates 1 durchdringen (wie 2 zeigt, ist, wenn eine Mehrzahl der Regionen A auf dem N^–-Substrat 1 vorgesehen sind, eine Mehrzahl der ersten Gräben 6 in jeder der Regionen A vorgesehen). In der Region A sind Emitterschichten 3 selektiv als zweite n-Typ-Halbleiterschichten auf der Umgebung der ersten Gräben 6 in der P-Basischicht 2 auf der Seite der ersten Hauptoberfläche des N^–-Substrates 1 vorgesehen. In die Emitterschichten 3 ist eine n-Typ-Verunreinigung mit einer hohen Konzentration diffundiert. Auf den Emitterschichten 3 ist eine Zwischenlagenschicht 9 vorgesehen.
Auf den Oberflächen beider Endabschnitte der Emitterschichten 3 und auf der Oberfläche der P-Basisschicht 2 ist eine Emitterschicht 11 als eine erste Hauptelektrode vorgesehen und elektrisch mit diesen Schichten verbunden. Ein Gateisolationsfilm 7 ist so ausgebildet, dass er die Innenflächen der ersten Gräben 6 bedeckt. In den ersten Gräben 6 sind leitende Filme 8 bestehend aus Polysilizium durch den Gateisolationsfilm 7 begraben.
Die leitenden Schichten 8 in der Region A fungieren als die Gateelektroden eines Bipolartransistors mit isoliertem Gate (hier im Folgenden als ”IGBT” bezeichnet). Wenn das Gate des IGBT eingeschaltet wird, wird in der P-Basisschicht 2 eine Kanalregion (nicht gezeigt) entlang des Gateisolationsfilms 7 ausgebildet.
In der Region B ist eine Mehrzahl von zweiten Gräben 10 mit einem Abstand von ungefähr 2 bis 10 μm so vorgesehen, dass diese ausgehend von der ersten Hauptoberfläche des N^–-Substrates 1 die P-Basisschicht 2 durchdringen. (Wenn eine Mehrzahl von Regionen B auf dem N^–-Substrat 1 vorgesehen ist, ist in jeder der Regionen B eine Mehrzahl von zweiten Gräben 10 vorgesehen, wie 3 zeigt.). Ein Gateisolationsfilm 7 ist so ausgebildet, dass er die Innenfläche der zweiten Gräben 10 bedeckt. In den zweiten Gräben 10 sind leitende Filme 8 bestehend aus Polysilizium durch den Gateisolationsfilm 7 begraben. Die leitenden Filme 8 sind elektrisch mit der Emitterelektrode 11 verbunden.
Bei dem oben beschriebenen Aufbau ist der Isolationsfilm 7, der auf der Innenfläche der zweiten Gräben 10 vorgesehen ist, aus dem gleichen Material ausgebildet wie der Isolationsfilm 7, der in den ersten Gräben 6 vorgesehen ist. Die leitenden Schichten 8, die in den zweiten Gräben 10 vergraben sind, sind aus dem gleichen Material ausgebildet wie die leitenden Schichten 8, die in den ersten Gräben 6 vergraben sind. Deshalb ist die Ausbildung der Halbleitervorrichtung mit isoliertem Gate vereinfacht. Wenn der Abstand der ersten Gräben 6 und der Abstand der zweiten Gräben 10 größer als 10 μm ist, konzentrieren sich die elektrischen Feldlinien an den Endabschnitten der Gräben und die Spannungsfestigkeit des Gateisolationsfilms ist verschlechtert. Bei der ersten Ausführungsform ist der Abstand der ersten Gräben 6 und der Abstand der zweiten Gräben 10 2 bis 10 μm. Deshalb kann die oben beschriebene Verschlechterung der Spannungsfestigkeit unterdrückt werden.
In der Nähe der Rückseite (zweite Hauptoberfläche) des N^–-Substrates 1 in der Region A ist eine P-Kollektorschicht 5, welche eine p-Typ-Verunreinigung enthält, als eine dritte Halbleiterschicht vorgesehen. In der Nähe der Rückseite des N^–-Substrates 1 in der Region B ist eine N-Kathodenschicht 4, welche eine n-Typ-Verunreinigung enthalt, als eine vierte Halbleiterschicht vorgesehen. Ebenfalls ist auf der Rückseite des N^–-Substrates 1 eine Kollektorelektrode 12 so vorgesehen, dass sie die P-Kollektorschicht 5 und die N-Kathodenschicht 4 bedeckt und elektrisch mit diesen Schichten verbunden ist.
Als nächstes wird der Betrieb des in 1 gezeigten IGBT beschrieben. Zunächst wird eine vorbestimmte Kollektorspannung V_CE zwischen die Emitterelektrode 11 und die Kollektorelektrode 12 angelegt und eine vorbestimmte Gatespannung V_GE wird zwischen die Emitterelektrode 11 und die leitende Schicht (Gateelektrode) 8 angelegt zum Anschalten des Gates.
Dann wird der oben beschriebene Kanalbereich zu dem n-Typ invertiert und ein Kanal ausgebildet. Durch diesen Kanal werden Elektronen von der Emitterelektrode 11 in das N^–-Substrat 1 injiziert. Dadurch wird zwischen die P-Kollektorschicht 5 und das N^–-Substrat 1 eine Spannung in Flussrichtung angelegt. Dann werden Löcher von der P-Kollektorschicht 5 injiziert, der Widerstand des N^–-Substrates 1 wird beachtlich erniedrigt und die Stromkapazität des IGBT ist erhöht.
In dem in 1 gezeigten Querschnitt sind der IGBT auf der Oberfläche des N^–-Substrates 1 und die P-Kollektorschicht 5 auf der Rückseite des N^–-Substrates 1 in der Region A ausgebildet. Deshalb fliesst der oben beschriebene Strom geradlinig von der Rückseite des N^–-Substrates 1 zu der Oberfläche des N^–-Substrates 1 in der Richtung senkrecht zu der ersten Hauptoberfläche des N^–-Substrates 1. Deshalb kann verglichen zu dem bekannten Aufbau, der in 40 gezeigt ist, der ständige Verlust des IGBT verringert werden.
Als nächstes wird der AN-Zustand der Diode beschrieben. In dem Aufbau der 1 arbeitet die Region B, in der kein Emitter ausgebildet wurde, hauptsächlich als eine Diode. Wenn eine positive Spannung an die Seite der Emitterelektrode 11 angelegt wird, wird die durch die N-Kathodenschicht 4 und die P-Basisschicht 2 in der Region B ausgebildete Diode angeschaltet und ein Strom fließt.
Bei Betrachtung von der Seite der ersten Hauptoberfläche des N^–-Substrates 1 sind auch in dem Falle dieser Diode die P-Basisschicht 2 und die N-Kathodenschicht 4 an dem gleichen Ort ausgebildet. Deshalb fließt der oben beschriebene Strom geradlinig von der Oberfläche des N^–-Substrates 1 zu der Rückseite des N^–-Substrates 1 in der Richtung senkrecht zu der Hauptoberfläche des N^–-Substrates 1. Dadurch kann verglichen zu dem in 40 gezeigten Aufbau der ständige Verlust Vf der Diode erniedrigt werden.
Obwohl der Nachweis mittels Simulation später beschrieben wird, sind weiterhin bei dem in 1 gezeigten Aufbau die Region A, in der die Zelle des IGBT ausgebildet ist, und die Region B, in der kein Emitter ausgebildet ist, bei grober Betrachtung getrennt auf der Oberfläche des N^–-Substrates 1 ausgebildet. Durch solch eine getrennte Anordnung bei grober Betrachtung können ebenfalls V_CE (sat) und Vf verringert werden. Speziell können die AN-Eigenschaften des Gates verbessert werden und Vdf der Diode kann herabgesetzt werden.
Wenn das Gate des IGBT in der Region A angeschaltet ist, ist das N^–-Substrat 1 über den Kanal mit der Emitterschicht 3 verbunden. Durch die Emitterelektrode 11 sind die Emitterschicht 3 und die P-Basisschicht 2 auf das gleiche Potential festgelegt. Da das Potential der P-Basisschicht 2 das gleiche ist wie das Potential des N^–-Substrates 1, wird speziell das Auftreten des Diodenbetriebs zwischen der P-Basisschicht 2 und dem N^–-Substrat 1 schwierig.
In der Region B, in der keine Emitterschicht ausgebildet ist, ist das Potential der P-Basisschicht 2 nicht das gleiche wie das Potential des N^–-ubstrates 1, da kein Kanal ausgebildet ist, sogar wenn das Gate angeschaltet ist. Deshalb kann durch Ausweiten der Region B die Erhöhung von Vf der Diode, wenn das Gate angeschaltet wird, unterdrückt werden.
Bei der ersten Ausführungsform ist eine Mehrzahl von zweiten Gräben 10 in der Region B, die in 1 gezeigt ist, ausgebildet, zum Sicherstellen, dass die Breite der Region B einen vorbestimmten Wert oder einen größeren Wert hat. Verglichen zu dem in 40 gezeigten Aufbau kann dadurch die Erhöhung von Vf der Diode unterdrückt werden, wenn das Gate angeschaltet wird.
Als nächstes werden die Ergebnisse der Simulation für den in 1 gezeigten Aufbau beschrieben.
Wie 4 zeigt, werden zunächst die Dicke und die Breite des Siliciumwafers zu 90 μm bzw. 100 μm angenommen, eine P-Schicht mit hoher Konzentration und einer Dicke von 1 μm wird auf der Seite der Oberfläche des Wafers ausgebildet, eine N-Schicht einer hohen Konzentration mit einer Dicke von 0,3 μm ist auf der rückseitigen Fläche des Wafers ausgebildet und Vf der Diode wurde gemessen.
Wie 5 zeigt, wurden als nächstes P-Schichten und N-Schichten, die jeweils eine Breite von 100 μm aufweisen, auf den Oberflächen des Wafers ausgebildet und die Simulation wurde für den Fall durchgeführt, in dem eine N-Schicht und eine P-Schicht unmittelbar unterhalb einer P-Schicht bzw. einer N-Schicht ausgebildet waren, und den Fall, in dem eine N-Schicht und eine P-Schicht unmittelbar unterhalb der N-Schicht und der P-Schicht ausgebildet waren, wie 6 zeigt.
7 zeigt das Ergebnis der Simulation. Es ist in 7 zu sehen, dass, wenn eine P-Schicht und eine N-Schicht direkt unterhalb einer weiteren P-Schicht bzw. einer weiteren N-Schicht ausgebildet waren, Vf der Diode extrem hoch war. Wenn hingegen eine N-Schicht und eine P-Schicht direkt unterhalb einer weiteren P-Schicht bzw. einer weiteren N-Schicht ausgebildet waren, war das Ergebnis im Wesentlichen das gleiche wie bei dem Aufbau, der in 4 gezeigt ist, bei dem lediglich die Diode ausgebildet war.
Bei dieser Simulation wird angenommen, dass die N-Schicht auf der Oberflache des Siliciumwafers der IGBT-Region entspricht und die P-Schicht der P-Anodenschicht der Diode entspricht. Das oben beschriebene Ergebnis der Simulation zeigt, dass die Ausbildung einer P-Schicht direkt unterhalb der IGBT-Region und einer N-Schicht direkt unterhalb der P-Anodenschicht der Diode wirkungsvoll für die Verbesserung der Eigenschaften ist.
Als nächstes zeigt 8 das Ergebnis der Simulation für den Aufbau, bei dem die N-Schicht direkt unterhalb der P-Schicht ausgebildet war und die weitere P-Schicht direkt unterhalb der weiteren N-Schicht ausgebildet war, wie in 5 gezeigt, wobei die Breiten der P-Schicht und der N-Schicht variiert wurden. Da die Grenzbedingungen der Randoberfläche zurückgefaltet wurden, entsprechen bei dieser Simulation die Werte, welche zweimal den Breiten der P-Schicht und der N-Schicht entsprechen, (die auf der rechten Seite von P und N bezeichneten Werte), die in 8 gezeigt sind, den tatsächlichen Breiten.
Es ist anhand von 8 zu sehen, dass, wenn die tatsächlichen Breiten der P-Schicht und der N-Schicht 20 μm sind (der Fall von P10 N10, N10 P10 in 8), der Wert von Vf größer ist als der Wert bei dem in 4 gezeigten Aufbau (P200, N200 in 8). Wenn die tatsächlichen Breiten der P-Schicht und der N-Schicht 50 μm sind, (P25 N25, N25 P25 in 8), ist der Wert von Vf beachtlich klein und wenn die tatsächlichen Breiten der P-Schicht und der N-Schicht 100 bis 500 μm sind, ist der Wert von Vf im Wesentlichen der gleiche wie der Wert von Vf in dem in 4 gezeigten Aufbau.
Man entnimmt aus diesen Ergebnissen, dass die Breite des IGBT und die Breite der Diode mindestens 50 μm, vorzugsweise 100 μm oder mehr sein müssen. Man entnimmt ebenfalls, dass das gleiche für die P-Schicht und die N-Schicht auf der Rückseite des Siliziumsubstrates gilt, welche gegenüberliegend diesen Regionen vorgesehen sind.
Speziell müssen die Breiten der Region A und der Region B, die in 1 gezeigt sind, 50 μm oder mehr, vorzugsweise 100 μm oder mehr sein. Es wurde anhand der Simulation bewiesen, dass die AN-Eigenschaften des IGBT und der Diode durch den oben beschriebenen Aufbau verbessert werden können.
Bei dem in 1 gezeigten Aufbau sind die ersten Gräben 6 in der Region A und die zweiten Gräben 10 in der Region B so ausgebildet, dass sie die gleiche Breite aufweisen. Deshalb können diese Gräben gleichzeitig ausgebildet werden und der Herstellungsprozess kann vereinfacht werden.
Wie oben beschrieben, hat die Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Ausfuhrungsform die Region A mit der zweiten Halbleiterschicht des ersten Leitungstyps, welche als der Emitter des in der Umgebung der Oberflächen der ersten Gräben 6 ausgebildeten Transistors wirkt, und die Region B, in der die oben beschriebene zweite Halbleiterschicht nicht in der Umgebung der Oberflächen der zweiten Gräben 10 ausgebildet ist. Bei dem oben beschriebenen Aufbau kann die Region, welche als ein IGBT wirkt, vergroßert werden durch Vorsehen einer Mehrzahl von ersten Gräben 6. Ebenfalls kann die Region, die als eine Diode funktioniert, durch Vorsehen einer Mehrzahl von zweiten Gräben 10 vergrößert werden. Deshalb können die AN-Eigenschaften des IGBT und der Diode verbessert werden.
Zweite Ausführungsform
Eine Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Ausführungsform wird Bezug nehmend auf 9 beschrieben. Hier wird sich die Beschreibung auf jene Aspekte konzentrieren, die unterschiedlich zu den Aspekten bei der ersten Ausfuhrungsform sind.
Wie 9 zeigt, ist eine Ladungsträgerakkumulationsschicht 13 so ausgebildet, dass sie die P-Basisschicht 2 auf der Seite der zweiten Hauptoberfläche der P-Basisschicht 2 des N^–-Substrates 1 kontaktiert und eine funfte Halbleiterschicht ist, die n-Typ-Verunreinigungen enthält. Die Konzentration der n-Typ-Verunreinigungen in der Ladungsträgerakkumulationsschicht 13 ist höher als die Verunreinigungskonzentration des N^–-Substrates 1. Die weitere Konfiguration ist identisch zu der Konfiguration der ersten Ausführungsform.
Als nachstes wird der Betrieb der Halbleitervorrichtung mit isoliertem Gate, die in 9 gezeigt ist, beschrieben. Der Betrieb des in 9 gezeigten IGBT ist im Wesentlichen der gleiche wie der Betrieb des in 1 gezeigten IGBT. In dem Falle des in 9 gezeigten IGBT-Betriebs wirkt die Ladungsträgerakkumulationsschicht 13 als die Barriere gegen die von der Kollektorelektrode 12 injizierten Löcher und die Ladungstrager können unmittelbar unterhalb der P-Basisschicht 2 akkumuliert werden. Dadurch wird der Widerstand des N^–-Substrates 1 verringert und die AN-Spannung des IGBT kann herabgesetzt werden.
In dem Falle des Diodenbetriebs wirkt die Ladungsträgerakkumulationsschicht 13 als die Barriere gegen die Löcher, welche von der P-Basisschicht 2 injiziert werden und die Ladungsträgerdichte in der Umgebung der ersten Hauptoberfläche ist verringert. Bei dem Diodenbetrieb hängt die Ladungsträgerdichte in der Umgebung der Oberfläche von dem Spitzenstrom bei dem Erholungsvorgang ab. Durch Vorsehen der Ladungstragerakkumulationsschicht 13 kann daher der Spitzenstrom bei dem Erholungsvorgang, welcher bei dem IGBT mit einer eingebauten Diode ein Problem verursachte, unterdrückt werden. Der weitere Betrieb ist der gleiche wie bei dem in 1 gezeigten Aufbau.
Wie oben beschrieben können gemäß der Halbleitervorrichtung mit isoliertem Gate der zweiten Ausführungsform zusätzlich zu den Effekten der ersten Ausführungsform die AN-Eigenschaften des IGBT und die Erholungseigenschaften der Diode weiter verbessert werden.
Obwohl dies in den Zeichnungen nicht gezeigt ist, ist bei der ersten und der zweiten Ausführungsform das ebene Muster (ebenes Muster betrachtet von der Seite der ersten Hauptoberfläche des N^–-Substrates 1) der zweiten Halbleiterschicht (Emitterschicht 3) vorzugsweise identisch zu dem ebenen Muster der dritten Halbleiterschicht (P-Kollektorschicht 5) in der Region A und das ebene Muster der ersten Halbleiterschicht (P-Basisschicht 2) identisch zu dem ebenen Muster der vierten Halbleiterschicht (N-Kathodenschicht 4) in der Region B.
Speziell ist der Aufbau vorzuziehen, bei dem die Kollektorschicht 5 auf der Seite der zweiten Hauptoberfläche des N^–-Substrates 1 an dem Ort vorgesehen ist, der der zweiten Halbleiterschicht der Region A gegenüberliegt, und bei dem die N-Kathodenschicht 4 auf der Seite der zweiten Hauptoberfläche des N^–-Substrates 1 an dem Ort vorgesehen ist, der der ersten Halbleiterschicht der Region B gegenüberliegt. Durch den oben beschriebenen Aufbau können die AN-Eigenschaften des IGBT und der Diode weiter verbessert werden.
Dritte Ausführungsform
Eine Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Ausführungsform wird Bezug nehmend auf 10 beschrieben. Hier konzentriert sich die Beschreibung auf jene Aspekte, die unterschiedlich zu den Aspekten bei der ersten und zweiten Ausführungsform sind.
die unterschiedlich zu den Aspekten bei der ersten und zweiten Ausführungsform sind.
Bei der Halbleitervorrichtung mit isoliertem Gate, die in 10 gezeigt ist, ist die Verunreinigungskonzentration der P-Basisschicht 2, die in der Region A vorgesehen ist, unterschiedlich zu der Verunreinigungskonzentration der P-Basisschicht 2b, die in der Region B vorgesehen ist. Speziell ist die Verunreinigungskonzentration der P-Basisschicht 2b, die in der Region B vorgesehen ist, niedriger als die Verunreinigungskonzentration der P-Basisschicht 2, die in der Region A vorgesehen ist. Die weitere Konfiguration ist identisch zu der Konfiguration der ersten Ausführungsform.
Der Betrieb des in 10 gezeigten IGBT ist im Wesentlichen der gleiche wie der Betrieb des in 1 gezeigten IGBT. Bei der dritten Ausführungsform hat die erste Halbleiterschicht, die als die P-Basisschicht des IGBT fungiert, eine unterschiedliche Verunreinigungskonzentration gegenüber der Verunreinigungskonzentration der ersten Halbleiterschicht, welche als die P-Anodenschicht der Diode funktioniert. Deshalb können die Eigenschaften des IGBT und die Eigenschaften der Diode einzeln gesteuert werden.
Da weiterhin bei der dritten Ausführungsform die Verunreinigungskonzentration der P-Basisschicht 2b in der Region B bei der Anode der Diode erniedrigt ist, ist im Diodenbetrieb die Anzahl der von der P-Basisschicht injizierten Löcher erniedrigt. Deshalb wird die Injektion von Löchern unterdruckt, wenn die Diode angeschaltet wird, die Ladungsträgerdichte in der Umgebung der ersten Hauptoberfläche ist erniedrigt und der Spitzenstrom bei dem Erholungsvorgang kann verringert werden.
Gemäß der dritten Ausführungsform kann deshalb zusätzlich zu den Wirkungen, die bei der ersten Ausführungsform gezeigt werden, die Erholungseigenschaft der Diode verbessert werden.
Als nächstes wird eine Abwandlung der dritten Ausführungsform beschrieben. Bei dem Aufbau dieser Abwandlung ist eine Ladungsträgerakkumulationsschicht 13, welche die P-Basisschicht 2 kontaktiert, auf der zweiten Hauptoberfläche der P-Basisschicht 2 in der Region A vorgesehen und eine weitere Ladungsträgerakkumulationsschicht 13, welche die P-Basisschicht 2b kontaktiert, ist auf der zweiten Hauptoberfläche der P-Basisschicht 2b in der Region B vorgesehen, wie 11 zeigt. Die weitere Konfiguration ist identisch zu der Konfiguration, die in 10 gezeigt ist.
Gemäß dem oben beschriebenen Aufbau kann durch Vorsehen der Ladungsträgerakkumulationsschicht 13 der Spitzenstrom beim Erholungsvorgang des IGBT mit einer eingebauten Diode unterdrückt werden. Deshalb können die Erholungseigenschaften des IGBT stärker verbessert werden als bei der in 10 gezeigten Struktur.
Vierte Ausführungsform
Eine Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Ausführungsform wird Bezug nehmend auf 12 beschrieben. Hier wird sich die Beschreibung auf jene Aspekte konzentrieren, die unterschiedlich zu den Aspekten bei der ersten Ausführungsform sind.
Bei der in 12 gezeigten Halbleitervorrichtung mit isoliertem Gate ist eine Mehrzahl von ersten Gräben 6 in der Region A vorgesehen. Diese Gräben sind mit einem ersten Abstand gleichmäßig beabstandet. In der Region B ist eine Mehrzahl von zweiten Gräben 10 vorgesehen und diese Gräben sind mit einem zweiten Abstand gleichmäßig beabstandet. Bei der vierten Ausführungsform ist der zweite Abstand kleiner als der erste Abstand. Die weitere Konfiguration ist identisch zu der Konfiguration der ersten Ausführungsform.
Der Betrieb des in 12 gezeigten IGBT ist im Wesentlichen der gleiche wie der Betrieb des in 1 gezeigten IGBT. Da eine größere Anzahl von Gräben in der Region B vorgesehen ist, verglichen zu dem Aufbau von 1, ist jedoch die Fläche der P-Basisschicht 2, die als Anode der Diode beiträgt, wenn die Diode angeschaltet ist, gegenüber der ersten Ausführungsform im Vergleich verringert. Deshalb ist die Injizierung von Löchern in die P-Basisschicht 2 herabgedrückt und die Ladungsträgerdichte in der Umgebung der ersten Hauptoberfläche ist verringert. Deshalb kann der Spitzenstrom bei dem Erholungsvorgang erniedrigt werden und die Erholungseigenschaften der Diode können verbessert werden.
Gemäß der Halbleitervorrichtung mit isoliertem Gate der vierten Ausführungsform kann deshalb zusätzlich zu den in der ersten bis dritten Ausführungsform gezeigten Wirkungen die Erholungseigenschaft der Diode weiter verbessert werden.
Als nächstes wird eine erste Abwandlung der vierten Ausführungsform beschrieben. Bei der ersten Abwandlung ist, wie 13 zeigt, die Verunreinigungskonzentration der P-Basisschicht 2b in der Region B im Vergleich zu der Verunreinigungskonzentration der P-Basisschicht 2 in der Region A geringer. Die weitere Konfiguration ist identisch zu der Konfiguration der Struktur, die in 12 gezeigt ist.
Da bei der ersten Abwandlung die Verunreinigungskonzentration der P-Basisschicht 2b in der Region B im Vergleich zu der Verunreinigungskonzentration der P-Basisschicht 2 in der Region A niedriger ist, ist die Anzahl der bei dem Diodenbetrieb injizierten Löcher von der P-Basisschicht im Vergleich zu dem in 12 gezeigten Aufbau erniedrigt. Deshalb ist die Löcherinjektion beim Anschalten der Diode weiter herabgedrückt verglichen zu der in 12 gezeigten Struktur, die Ladungsträgerdichte in der Umgebung der ersten Hauptoberfläche ist verringert und der Spitzenstrom beim Erholungsvorgang kann erniedrigt werden.
Als nächstes wird eine zweite Abwandlung der vierten Ausführungsform beschrieben. Wie 14 zeigt, hat die zweite Abwandlung einen Aufbau, bei dem eine Ladungsträgerakkumulationsschicht 13, welche die P-Basisschicht 2 kontaktiert, auf der zweiten Hauptoberflächenseite der P-Basisschicht 2 in der Region A und der Region B vorgesehen ist. Die weitere Konfiguration ist identisch zu der Konfiguration des in 12 gezeigten Aufbaus.
Da bei der zweiten Abwandlung die Ladungsträgerakkumulationsschicht 13 vorgesehen ist, kann der Spitzenstrom bei dem Erholungsvorgang, welcher bei dem IGBT mit einer eingebauten Diode Probleme verursacht, herabgedrückt werden. Deshalb kann der Spitzenstrom bei dem Erholungsvorgang des IGBT verglichen zu dem in 12 gezeigten Aufbau weiter herabgedrückt werden.
Als nächstes wird eine dritte Abwandlung der vierten Ausführungsform beschrieben. Bei der dritten Abwandlung ist die Verunreinigungskonzentration der P-Basisschicht 2b in der Region B im Vergleich zu der Verunreinigungskonzentration der P-Basisschicht 2 in der Region A erniedrigt, wie 15 zeigt.
Die weitere Konfiguration ist identisch zu der Konfiguration des in 14 gezeigten Aufbaus.
Da bei der dritten Abwandlung die Verunreinigungskonzentration der P-Basisschicht 2b in der Region B im Vergleich zu der Verunreinigungskonzentration der P-Basisschicht 2 in der Region A niedriger ist, ist im Vergleich zu dem in 14 gezeigten Aufbau die Anzahl der von der P-Basisschicht bei dem Diodenbetrieb injizierten Löcher verringert. Deshalb ist verglichen zu dem in 14 gezeigten Aufbau die Löcherinjektion beim Anschalten der Diode weiter herabgedrückt, die Ladungsträgerdichte in der Umgebung der ersten Hauptoberfläche ist verringert und der Spitzenstrom beim Erholungsvorgang kann erniedrigt werden.
Fünfte Ausführungsform
Eine Halbleitervorrichtung mit isoliertem Gate gemäß der fünften Ausführungsform wird Bezug nehmend auf 16 und 17 beschrieben. Hier konzentriert sich die Beschreibung auf jene Aspekte, die unterschiedlich zu den Aspekten bei der ersten Ausführungsform sind.
16 zeigt den ebenen Aufbau der Regionen A und B, wenn die in 1 gezeigte Halbleitervorrichtung mit isoliertem Gate von der Seite der ersten Hauptoberfläche betrachtet wird. Die fünfte Ausführungsform hat einen Aufbau, bei dem die Regionen A und die Regionen B abwechselnd in Streifen angeordnet sind bei Betrachtung von der Seite der ersten Hauptoberfläche des N^–-Substrates 1.
17 zeigt den ebenen Aufbau, wenn die Breiten der Regionen A und der Regionen B, die in 16 gezeigt sind, verändert werden. Durch Verändern der Breiten der Regionen A und der Regionen B kann wahlweise das Verhältnis der IGBT-Region zu der Diodenregion verändert werden.
Wenn der IGBT und die Diode betrieben werden, können diese durch den oben beschriebenen Aufbau gleichmäßig betrieben werden. Das Verhältnis der IGBT-Elemente und der Diodenelemente kann frei gewählt werden.
Sechste Ausführungsform
Eine Halbleitervorrichtung mit isoliertem Gate gemäß der sechsten Ausführungsform wird Bezug nehmend auf 18 beschrieben. Hier wird sich die Beschreibung auf jene Aspekte konzentrieren, die unterschiedlich zu den Aspekten bei der ersten und fünften Ausführungsform sind.
18 zeigt den ebenen Aufbau der Regionen A und einer Region B, wenn die in 1 gezeigte Halbleitervorrichtung mit isoliertem Gate von der Seite der ersten Hauptoberfläche betrachtet wird. Die sechste Ausführungsform hat einen Aufbau, bei dem Regionen A bei Betrachtung von der Seite der ersten Hauptoberfläche des N^–-Substrates 1 durch die Region B umgeben sind. Der Querschnittsaufbau ist der gleiche wie bei der ersten Ausführungsform.
Durch den oben beschriebenen Aufbau kann in der gleichen Weise wie bei der fünften Ausführungsform das Verhältnis der IGBT-Region zu der Diodenregion wahlweise verändert werden.
Wenn die Breite der in 18 gezeigten Regionen A die gleiche ist wie die Breite der in 16 gezeigten Regionen A, dann kann bei dem in 18 gezeigten Aufbau der Flächenanteil der Region B größer sein als jener bei dem in 16 gezeigten Aufbau. Da die Fläche, die als eine Diode arbeitet, ausgeweitet werden kann, kann speziell die Erhöhung von Vf, wenn das Gate angeschaltet wird, wirkungsvoll herabgedrückt werden.
Bei der fünften und sechsten Ausführungsform wurden Beispiele gezeigt, bei denen das Flächenverhältnis der Regionen A gegenüber den Regionen B variabel war. Unterschiedlich zu der Simulation werden jedoch Elektronen durch Kanäle zu den Regionen A (IGBT-Regionen) zugeführt. Demgegenüber werden in den Regionen B (Diodenregionen) Löcher und Elektronen direkt von der P-Basisschicht 2 bzw. der N-Kathodenschicht 4 zugeführt. Indem die Fläche der IGBT-Region relativ zu der Fläche der Diodenregion größer gemacht wird, können deshalb die Werte von V (sat) der IGBT-Region und von Vf der Diodenregion annähernd abgeglichen werden.
Indem die Breite der Regionen A relativ zu jener der Regionen B größer gemacht wird, wenn der IGBT und die Diode gleichzeitig betrieben werden, können deshalb die AN-Eigenschaften einfach abgeglichen werden.
Siebte Ausführungsform
Bei der siebten Ausführungsform wird sich die Beschreibung auf das Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate, die in der ersten Ausführungsform gezeigt ist, konzentrieren.
Wie 19 zeigt, wird zunächst ein N^–-Substrat 1, welches n-Typ-Verunreinigungen enthält und eine erste Hauptoberfläche (obere Oberfläche) und eine zweite Hauptoberfläche (untere Oberfläche) aufweist, vorbereitet. Wie in 20 gezeigt, wird als nächstes in der Region A des N^–-Substrates 1 und der Region B des N^–-Substrates, die an die Region A grenzt, eine P-Basisschicht 2 in der Umgebung der ersten Hauptoberfläche als eine erste p-Typ-Halbleiterschicht ausgebildet.
Wie in 21 gezeigt, werden als nächstes in der Region A des N^–-Substrates 1 Emitterschichten 3 selektiv in der Umgebung der ersten Hauptoberfläche innerhalb der P-Basisschicht 2 als zweite n-Typ-Halbleiterschichten ausgebildet. Zu dieser Zeit können die Emitterschichten in der Region B ausgebildet werden.
Wie 22 zeigt, werden als nächstes eine Mehrzahl von ersten Gräben 6 in der Region A des N^–-Substrates 1 ausgebildet, welche ausgehend von der ersten Hauptoberfläche des N^–-Substrates 1 die Emitterschichten 3 und die P-Basisschicht 2 durchdringen und deren Enden das N^–-Substrat 1 erreichen. (Wenn eine Mehrzahl von Regionen A in dem N^–-Substrat 1 vorgesehen wird, wie 23 zeigt, wird eine Mehrzahl von ersten Geräten 6 in jeder Region A ausgebildet.) Eine Mehrzahl der zweiten Gräben 10, welche ausgehend von der ersten Hauptoberfläche des N^–-Substrates 1 die P-Basisschicht 2 durchdringen und deren Enden das N^–-Substrat 1 erreichen, wird in der Region B angrenzend an die Region A des N^–-Substrates 1 ausgebildet. (Wenn eine Mehrzahl von Regionen B in dem N^–-Substrat 1 vorgesehen ist, wie 24 zeigt, wird eine Mehrzahl von zweiten Gräben 10 in jeder Region B ausgebildet.)
Als nächstes werden Gateisolationsfilme 7 auf den Innenflächen der ersten Gräben 6 ausgebildet, Polysiliziumschichten werden auf den Isolationsfilmen auf den Innenflächen der ersten Gräben 6 ausgebildet und ein Rückätzen wird durchgeführt zum Begraben der leitenden Schichten 8. Ebenfalls werden Gateisolationsfilme 7 auf den Innenflächen der zweiten Gräben 10 ausgebildet, Polysiliziumschichten werden auf den Isolationsfilmen auf den Innenflächen der zweiten Gräben 10 ausgebildet und ein Rückätzen wird durchgeführt zum Begraben der leitenden Schichten 8.
Wie 25 zeigt, werden als nächstes Zwischenlagenschichten 9 auf den ersten Gräben 6 und der Emitterschicht 3 ausgebildet. Wie 26 zeigt, wird dann eine Emitterelektrode 11 als eine erste Hauptelektrode auf der ersten Hauptoberfläche des N^–-Substrates 1 ausgebildet. Zu dieser Zeit wird die Emitterelektrode 11 elektrisch mit der P-Basisschicht 2 und der Emitterschicht 3 verbunden. Die Emitterelektrode 11 ist ebenfalls elektrisch mit den leitenden Schichten 8 in den zweiten Gräben 10 verbunden.
Wie 27 zeigt (in 27 ist die zweite Hauptoberfläche des N^–-Substrates 1 oben gezeigt), werden als nächstes Borionen von der Seite der zweiten Hauptoberfläche in die Region A des N^–-Substrates 1 implantiert. Ebenfalls werden von der Seite der zweiten Hauptoberfläche Phosphorionen in die Region B des N^–-Substrates 1 implantiert. Dann wird das N^–-Substrat 1 wärmebehandelt zum Aktivieren der implantierten Borionen und Phosphorionen.
Wie 28 zeigt (in 28 ist die zweite Hauptoberfläche des N^–-Substrates 1 oben gezeigt), ist als ein Ergebnis eine P-Kollektorschicht 5 in der Umgebung der zweiten Hauptoberfläche der Region A in dem N^–-Substrat 1 als eine dritte p-Typ-Halbleiterschicht ausgebildet. Ebenfalls ist in der Umgebung der zweiten Hauptoberfläche der Region B in dem N^–-Substrat 1 eine N-Kathodenschicht 4 ausgebildet als eine vierte n-Typ-Halbleiterschicht.
Weiterhin ist eine Kollektorelektrode auf der zweiten Hauptoberfläche des N^–-Substrates 1 als zweite Hauptelektrode ausgebildet, so dass sie die P-Kollektorschicht 5 und die N-Kathodenschicht 4 bedeckt. Als ein Ergebnis kann der in 1 gezeigte Aufbau erhalten werden.
In dem Schritt zum Ausbilden der zweiten Gräben 10 kann der in 12 gezeigte Aufbau erhalten werden, indem der Zwischenraum von benachbarten zweiten Gräben 10 (zweiter Abstand) schmaler gemacht wird als der Zwischenraum von benachbarten ersten Gräben 6 (erster Abstand).
Achte Ausführungsform
Bei der achten Ausführungsform wird sich die Beschreibung auf das Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate, die in der zweiten Ausführungsform gezeigt ist, konzentrieren. Hier wird sich die Beschreibung auf jene Aspekte konzentrieren, die unterschiedlich zu den Aspekten bei der siebten Ausführungsform sind.
Wie 29 zeigt, wird zunächst ein N^–-Substrat 1 vorbereitet, das n-Typ-Verunreinigungen enthält und eine erste Hauptoberfläche (obere Oberfläche) und eine zweite Hauptoberfläche (untere Oberfläche) aufweist.
Wie 30 zeigt, wird als nächstes eine Ladungsträgerakkumulationsschicht 13 in der Umgebung der ersten Hauptoberfläche des N^–-Substrates 1 als eine fünfte n-Typ-Halbleiterschicht mit einer höheren Konzentration der n-Typ-Verunreinigungen als das N^–-Substrat 1 ausgebildet. Wie 31 zeigt, wird als nächstes eine P-Basisschicht 2 zwischen der ersten Hauptoberfläche des N^–-Substrates 1 und der Ladungsträgerakkumulationsschicht 13 ausgebildet. Die nachfolgenden Schritte sind die gleichen wie bei der siebten Ausführungsform.
Speziell beinhaltet das Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate gemäß der achten Ausführungsform einen Schritt zum Ausbilden einer n-Typ-Ladungsträgerakkumulationsschicht 13 mit einer höheren Konzentration der Verunreinigungen als das N^–-Substrat 1 in der Umgebung der ersten Hauptoberfläche des N^–-Substrates 1 vor dem Schritt zum Ausbilden einer P-Basisschicht 2. Bei dem Schritt zum Ausbilden einer P-Basisschicht 2 wird eine P-Basisschicht 2 zwischen der ersten Hauptoberfläche des N^–-Substrates 1 und der Ladungsträgerakkumulationsschicht 13 ausgebildet. Als ein Ergebnis kann die in 9 gezeigte Struktur erhalten werden.
Neunte Ausführungsform
Bei der neunten Ausführungsform wird sich die Beschreibung auf das Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate, die in der dritten Ausführungsform gezeigt ist, konzentrieren. Hier wird sich die Beschreibung auf jene Aspekte konzentrieren, die unterschiedlich zu den Aspekten bei der siebten Ausführungsform sind.
Wie 32 zeigt, wird zunächst ein N^–-Substrat 1 vorbereitet, das n-Typ-Verunreinigungen enthält und eine erste Hauptoberfläche (obere Oberfläche) und eine zweite Hauptoberfläche (untere Oberfläche) aufweist.
Wie 33 zeigt, wird als nächstes eine P-Basisschicht 2 in der Region A des N^–-Substrates 1 ausgebildet. Wie 34 zeigt, wird dann eine P-Basisschicht 2b mit einer niedrigeren Verunreinigungskonzentration als die P-Basisschicht in der Region A in der Region B des N^–-Substrates 1 ausgebildet. Somit wird der Schritt zum Ausbilden der P-Basisschicht, der in der siebten Ausführungsform gezeigt ist, in zwei Schritten durchgeführt, so dass die Verunreinigungskonzentration in der P-Basisschicht 2 in der Region A unterschiedlich zu der Verunreinigungskonzentration in der P-Basisschicht 2b in der Region B ist. Die nachfolgenden Schritte sind die gleichen wie bei der siebten Ausführungsform. Als ein Ergebnis kann die Struktur erhalten werden, die in 10 gezeigt ist.
Die Reihenfolge der Schritte zum Ausbilden der oben beschriebenen P-Basisschicht 2 in der Region A und der P-Basisschicht 2 in der Region B ist optional. Die P-Schichten können gleichzeitig in den Regionen A und B ausgebildet werden und ein Schritt zum Erhöhen lediglich der Verunreinigungskonzentration der P-Basisschicht in der Region A kann hinzugefügt werden.
Die Reihenfolge des Schrittes zum Ausbilden eines Isolationsfilms auf den Innenflächen der zweiten Gräben und des Schrittes zum Vergraben der leitenden Schichten in den Gräben, die in der siebten Ausführungsform gezeigt sind, kann verändert werden solange diese Schritte nach dem Schritt zum Ausbilden der zweiten Gräben und vor dem Schritt zum Ausbilden der Emitterelektrode 11 durchgeführt werden.
Der Schritt zum Ausbilden der zweiten Gräben 10, der in der siebten bis neunten Ausführungsform gezeigt ist, kann gleichzeitig mit dem Schritt zum Ausbilden der ersten Gräben 6 durchgeführt werden. Dadurch kann der gesamte Herstellungsprozess vereinfacht werden.
Der Schritt zum Ausbilden eines Isolationsfilms auf den Innenflächen der zweiten Gräben 10, der in der siebten bis neunten Ausführungsform gezeigt ist, kann gleichzeitig durchgeführt werden mit dem Schritt zum Ausbilden der Gateisolationsfilme 7 auf den Innenflächen der ersten Gräben 6. Dadurch kann der gesamte Herstellungsprozess vereinfacht werden.
Der Schritt zum Vergraben der leitenden Schichten in den zweiten Gräben 10, der in der siebten bis neunten Ausführungsform gezeigt ist, kann gleichzeitig mit dem Schritt zum Vergraben der leitenden Schichten in den ersten Gräben 6 durchgeführt werden. Dadurch kann der gesamte Herstellungsprozess vereinfacht werden.
Die Reihenfolge des Schrittes zum Ausbilden der Kollektorschicht 5 und des Schrittes zum Ausbilden der N-Kathodenschicht 4, die in der siebten bis neunten Ausführungsform gezeigt sind, ist beliebig.
Der Schritt zum Ausbilden der P-Kollektorschicht 5 und der Schritt zum Ausbilden der N-Kathodenschicht 4, die in der siebten bis neunten Ausführungsform gezeigt sind, können durchgeführt werden, bevor der Schritt zum Ausbilden der Emitterelektrode 11 durchgeführt wird.
Sogar wenn bei der in 1 gezeigten Struktur eine n-Typ-Verunreinigungsschicht innerhalb der P-Basisschicht 2 in der Region B ausgebildet wird, können die ähnlichen Effekte wie bei der in 1 gezeigten Struktur erreicht werden, wenn diese nicht als ein Emitter betrieben wird.
Obwohl bei der ersten bis neunten Ausführungsform Anwendungen mit n-Typ-Kanal-Transistoren beschrieben wurden, kann die vorliegende Erfindung ebenfalls auf p-Kanal-Transistoren angewandt werden.

Claims

Halbleitervorrichtung mit isoliertem Gate mit: einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche, einer ersten Halbleiterschicht (2) eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche zumindest einer ersten Region (A) des Halbleitersubstrates (1) und zumindest einer zweiten Region (B) benachbart zu der ersten Region (A) vorgesehen ist, einer Mehrzahl von ersten Gräben (6), die in jeder Region der ersten Region vorgesehen sind und die erste Halbleiterschicht (2) ausgehend von der ersten Hauptoberfläche des Halbleitersubstrates (1) durchdringen, einer zweiten Halbleiterschicht (3) eines ersten Leitungstyps, die selektiv angrenzend an die ersten Gräben (6) auf der Seite der ersten Hauptoberfläche des Halbleitersubstrates (1) und in der ersten Halbleiterschicht (2) der ersten Region (A) vorgesehen ist und die nicht in der zweiten Region (B) vorgesehen ist, einem Isolationsfilm, der die Innenflächen der ersten Gräben (6) bedeckt, einer leitenden Schicht (8), die in den ersten Gräben (6) durch den Isolationsfilm (7) begraben ist, einer ersten Hauptelektrode (11), die auf der ersten Halbleiterschicht (2) und der zweiten Halbleiterschicht (3) vorgesehen ist und mit diesen Schichten elektrisch verbunden ist, einer dritten Halbleiterschicht (5) des zweiten Leitungstyps, die in der ersten Region (A) auf der zweiten Hauptoberfläche des Halbleitersubstrates (1) vorgesehen ist, einer vierten Halbleiterschicht (4) des ersten Leitungstyps, die in der zweiten Region (B) auf der zweiten Hauptoberfläche des Halbleitersubstrates (1) vorgesehen ist, einer zweiten Hauptelektrode (12), welche die dritte Halbleiterschicht (5) und die vierte Halbleiterschicht (4) bedeckt und auf der zweiten Hauptoberfläche des Halbleitersubstrates (1) vorgesehen ist, einer Mehrzahl von zweiten Gräben (10), die in jeder Region der zweiten Region vorgesehen sind und die erste Halbleiterschicht (2) ausgehend von der ersten Hauptoberfläche des Halbleitersubstrates (1) durchdringen, einem Isolationsfilm (7), der die Innenflächen der zweiten Gräben (10) bedeckt, und einer leitenden Schicht (8), die in den zweiten Gräben (10) durch den Isolationsfilm (7) begraben ist.
Halbleitervorrichtung mit isoliertem Gate nach Anspruch 1, bei der die Breite der ersten Region größer ist als die Breite der zweiten Region.
Halbleitervorrichtung mit isoliertem Gate nach Anspruch 2, bei der der Abstand zwischen den ersten Gräben (6) und der Abstand zwischen den zweiten Gräben (10) nicht mehr als 10 μm beträgt.
Halbleitervorrichtung mit isoliertem Gate nach Anspruch 2 oder 3, bei der die Breite der ersten Region und die Breite der zweiten Region nicht weniger als 50 μm beträgt.
Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 4, die weiterhin eine fünfte Halbleiterschicht (13) eines ersten Leitungstyps aufweist, welche die erste Halbleiterschicht (2) auf der Seite der zweiten Hauptoberfläche der ersten Halbleiterschicht (2) des Halbleitersubstrates (1) kontaktiert und eine höhere Verunreinigungskonzentration aufweist als die Verunreinigungskonzentration des Halbleitersubstrates (1).
Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 5, bei der: die dritte Halbleiterschicht (5) auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrates (1) an einer Stelle gegenüberliegend der zweiten Halbleiterschicht (3) der ersten Region vorgesehen ist, und die vierte Halbleiterschicht (4) auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrates (1) an einer Position gegenüberliegend der ersten Halbleiterschicht (2) der zweiten Region vorgesehen ist.
Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 6, bei der die Verunreinigungskonzentration der ersten Halbleiterschicht (2), welche in der zweiten Region vorgesehen ist, niedriger ist als die Verunreinigungskonzentration der ersten Halbleiterschicht (2), die in der ersten Region vorgesehen ist.
Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 7, bei der: die Mehrzahl der ersten Gräben (6) in der ersten Region gleichmäßig mit einem ersten Abstand beabstandet ist, die Mehrzahl der zweiten Gräben (10) in der zweiten Region gleichförmig mit einem zweiten Abstand beabstandet ist, und der zweite Abstand kleiner ist als der erste Abstand.
Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate, das die Schritte aufweist: Ausbilden einer ersten Halbleiterschicht (2) eines zweiten Leitungstyps auf der ersten Hauptoberfläche eines Halbleitersubstrates (1) eines ersten Leitungstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche in zumindest einer ersten Region (A) und einer zweiten Region (B) benachbart zu der ersten Region (A) auf dem Halbleitersubstrat (1), selektives Ausbilden einer zweiten Halbleiterschicht (3) eines ersten Leitungstyps an der ersten Hauptoberfläche in der ersten Halbleiterschicht (2) und in der ersten Region (A) des Halbleitersubstrates (1), wobei die zweite Halbleiterschicht (3) nicht in dem zweiten Bereich (B) gebildet ist, Ausbilden einer Mehrzahl von ersten Gräben (6), welche die zweite Halbleiterschicht (3) und die erste Halbleiterschicht (2) ausgehend von der ersten Hauptoberfläche des Halbleitersubstrates (1) in jeder Region der ersten Region durchdringen, Ausbilden einer Mehrzahl von zweiten Gräben (10), welche die erste Halbleiterschicht (2) ausgehend von der ersten Hauptoberfläche des Halbleitersubstrates (1) in jeder Region der zweiten Region durchdringen, Ausbilden eines Isolationsfilms (7) an den Innenflächen der ersten Gräben (6) und der zweiten Gräben (10), Vergraben einer leitenden Schicht (8) in den ersten Gräben (6) und den zweiten Gräben (10) durch den Isolationsfilm (7), Ausbilden einer ersten Hauptelektrode (1l), die elektrisch mit der ersten Halbleiterschicht (2) und der zweiten Halbleiterschicht (3) verbunden ist, auf der ersten Hauptoberfläche des Halbleitersubstrates (1), Ausbilden einer dritten Halbleiterschicht (5) eines zweiten Leitungstyps an der zweiten Hauptoberfläche in der ersten Region (A) des Halbleitersubstrates (1), Ausbilden einer vierten Halbleiterschicht (4) eines ersten Leitungstyps an der zweiten Hauptoberfläche in der zweiten Region (B) des Halbleitersubstrates (1), und Ausbilden einer zweiten Hauptelektrode (12), welche die dritte Halbleiterschicht (5) und die vierte Halbleiterschicht (4) auf der zweiten Hauptoberfläche des Halbleitersubstrates (1) bedeckt.
Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 9, das weiterhin aufweist: vor dem Schritt zum Ausbilden der ersten Halbleiterschicht (2) einen Schritt zum Ausbilden einer fünften Halbleiterschicht (13) eines ersten Leitungstyps mit einer höheren Verunreinigungskonzentration als der Verunreinigungskonzentration des Halbleitersubstrates (1) an der ersten Hauptoberfläche des Halbleitersubstrates (1), wobei bei dem Schritt zum Ausbilden der ersten Halbleiterschicht (2) die erste Halbleiterschicht (2) zwischen der ersten Hauptoberfläche des Halbleitersubstrates (1) und der fünften Halbleiterschicht (13) ausgebildet wird.
Verfahren zum Herstellen einer Halbleitervorrichtung mit isoliertem Gate nach Anspruch 9 oder 10, bei dem bei dem Schritt zum Ausbilden der ersten Halbleiterschicht (2) die erste Halbleiterschicht (2) auf der ersten Region und die erste Halbleiterschicht (2) auf der zweiten Region so ausgebildet werden, dass sie unterschiedliche Verunreingungskonzentrationen aufweisen.