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- Priorität:
11. April 2005, USA, 11/103,244
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GEBIET DER
ERFINDUNG
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Die
Erfindung liegt auf dem Gebiet der nicht-flüchtigen Halbleiterspeichervorrichtungen
und betrifft insbesondere eine Flash-Speicheranordnung, die eine
NAND-Anordnung von Flash-Speicherzellen mit floatender Gateelektrode
umfasst, und Herstellungsverfahren hierfür.
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Es
ist bekannt, dass nicht-flüchtige Flash-Speicherzellen
von einer Transistorstruktur geformt werden, die einen Kanal, der
sich zwischen Source und Drain befindet und von einer Steuerelektrode
gesteuert wird, und eine floatende Gateelektrode, die als Speichermittel
vorgesehen ist, umfasst. NAND-Anordnungen von Flash-Speichern mit
Speicherzellen mit Floatinggate sind z. B. in Y.-S. Yim et al., „70 nm
NAND Flash Technology with 0,025 μm2 Cell Size for 4 Gb Flash Memory" in IEDM 2003, Session
34.1 beschrieben.
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Insbesondere
umfasst jede der Flash-Speicherzellen einen Transistorkörper aus
Halbleitermaterial, der auf zwei gegenüberliegenden Seiten durch ein
elektrisch isolierendes Material von schmalen Grabenisolationen
(STIs) abgegrenzt ist. Eine Oberseite des Transistorkörpers ist
eben und mit einem dielektrischen Material bedeckt, das als Tunneloxid vorgesehen
ist. Oberhalb des Tunneloxids ist die aus einem elektrisch leitfähigen Material gefertigte
Floatinggateelektrode angeordnet, welche von dielektrischem Material
umgeben ist und somit elektrisch vollständig isoliert ist. Eine Steuergateelektrode
ist über der
Floatinggateelektrode angeordnet und durch eine dielektrische Kopplungsschicht
zwischen der Floatinggateelektrode und der Steuergateelektrode mit der
Floatinggateelektrode kapazitiv gekoppelt. Die dielektrische Kopplungsschicht
zwischen den Gates besteht typischerweise aus einer Oxid-Nitrid-Oxid-(ONO-)Struktur
und umfasst erste, zweite und dritte Schichten aus Siliziumoxid,
Siliziumnitrid bzw. Siliziumoxid. Programmieren oder Löschen von Flash-Speicherzellen
kann z. B. auf Fowler-Nordheim-Tunneln durch die Tunneloxidschicht
zwischen der Floatinggateelektrode und dem Halbleiterkörper basieren.
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In
einer typischen HAND-Anordnung von Flash-Speicherzellen kreuzen
die Steuergateleitungen (bzw. Wortleitungen), die die Steuergateelektroden
der Flash-Speicherzellen formen oder kontaktieren, über die
STIs. Ferner sind Bitleitungen über
den Steuergateleitungen, isoliert hiervon und in paralleler Ausrichtung
zu den STIs (die Steuergateleitungen kreuzend), welche die aktiven
Bereiche des Halbleitersubstrats elektrisch kontaktieren, angeordnet.
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Es
wird nun Bezug auf 1 genommen, worin
eine schematische Draufsicht einer typischen Flash-Speicherzellen-Anordnung vom NAND-Typ gezeigt
ist, wobei die Speicherzellen in Reihen und Spalten angeordnet sind.
Jeder NAND-Strang, der eine Reihenverbindung von mehreren Speicherzellen,
typischerweise 32, und zwei Auswahltransistoren umfasst, ist zwischen
einem Bitleitungskontakt BC und einer gemeinsamen Erdungs (Source-)Leitung
SL, welche in x-Richtung verläuft,
elektrisch leitend mit diesen verbunden. Die in y-Richtung verlaufenden
und Spalten definierenden Bitleitungen kreuzend, sind eine Mehrzahl
von Wortleitungen WL und zwei Auswahltransistorleitungen, nämlich eine
sourceleitungsseitige Auswahltransistorleitung SSL und eine bitleitungsseitige
Auswahltransistorleitung BLS, welche in x-Richtung verlaufen und
Reihen definieren, vorgesehen, wobei die Speicherzellen-Steuergateelektroden
mit den Wortleitungen und die Auswahltransistorsteuergateelektroden
mit den Auswahltransistorleitungen verbunden sind. Zwischen angrenzenden
Bitleitungen liegt der Bitleitungsabstand F.
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Es
wird nun Bezug auf 2 genommen, worin
eine schematische Teilschnittansicht der herkömmlichen NAND-Speicherzellenanordnung
von 1 anschaulich dargestellt
ist, wobei der Schnitt entlang der Linie I-I (x-Richtung) von 1 verläuft. In einem typischen Herstellungsverfahren
hierfür wird
auf einem Halbleitersubstrat 1 (bzw. Halbleiterkörper), das
mit durch schmale Grabenisolationen 2 getrennte, aktiven
Strukturen versehen ist, eine Tunneloxidschicht 6 auf einer
Oberseite des Substrats abgeschieden, gefolgt von einer Abscheidung
einer Floatinggateschicht auf der Tunneloxidschicht 6. Dann
wird die Floatinggateschicht unter Verwendung von herkömmlichen
Lithografieschritten strukturiert und geätzt, um die Floatinggateleitungen
in paralleler Ausrichtung zu den herzustellenden Bitleitungen zu fertigen.
Typischerweise werden die Floatinggateleitungen nur in einem Bereich
der herzustellenden Speicherzellen strukturiert, und somit die Floatinggateschicht
in Bereichen der herzustellenden Auswahltransistorleitungen und
Sourceleitungen unstrukturiert gelassen, basierend auf der Tatsache,
dass bei der herkömmlichen
Herstellung die Floatinggateelektrodenebene zum Herstellen der Auswahltransistorsteuergateelektroden
verwendet wird, was jedoch erfordert, dass die Auswahltransisorleitungen,
die in einer die Floatinggateleitungen kreuzenden Richtung laufen
sollen, nicht unterbrochen werden. Nach der Abscheidung einer dielektrischen
Kopplungsschicht 7 auf den Floatinggateleitungen und den
unstrukturierten Resten der Floatinggateschicht folgt eine Abscheidung
einer Wortleitungsschicht, die strukturiert wird, um Wortleitungen
herzustellen, die in einer die Floatinggateleitungen kreuzenden
Richtung verlaufen. Beim Strukturieren der Wortleitungen wird das Ätzen fortgeführt, um
hierdurch die isolierten Floatinggateelektroden zu erzeugen. Ebenso
werden die noch unstrukturierten Bereiche der Floatinggateschicht
strukturiert, um die Auswahltransistorleitungen zu erzeugen und
zu ermöglichen,
dass später
die Sourceleitungen erzeugt werden. Die Sourceleitungen werden typischerweise
in einem separaten Schritt durch Füllen von Polysilizium in Ausnehmungen
eines planarisierten Zwischenschichtendielektrikums hergestellt.
Bezugnehmend auf die 2 wird also
bei der herkömmlichen
Herstellung eine sourceleitungsseitige Auswahltransistorleitung
SSL über der
Tunneloxidschicht 6 erzeugt, und eine „Wortleitung" (ohne entsprechende
Funktion) wird aus der Wortleitungsschicht auf der dielektrischen
Kopplungsschicht 7 erzeugt. Dann wird eine metallische Leitung 5 geformt,
die in elektrischem Kontakt mit der SSL ist, indem der elektrische
Kontakt 3 ausgebildet wird. Um unerwünschte Wirkungen aufgrund einer kapazitiven
Kopplung zu unterdrücken,
ist es üblich, die
metallische Leitung 5 mit der leitfähigen Leitung „WL" elektrisch zu verbinden.
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Demzufolge
bestehen die in der Floatinggateleitungsschicht hergestellten Auswahltransistorleitungen
typischerweise aus Polysilizium und haben somit einen unerwünscht hohen
elektrischen Widerstand. Augenscheinlich ist es unter Verwendung
von herkömmlichen
Verfahrensschritten nicht möglich, deren
hohen elektrischen Widerstand zu vermindern, wie das typischerweise
im Falle von Wortleitungen gemacht wird, wo metallische Schichten,
wie z. B. WSi, auf Polysilizium abgeschieden werden.
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In
Anbetracht dessen ist es eine Aufgabe der Erfindung, ein Verfahren
zum Herstellen einer NAND-Flash-Speicherzellenanordnung zur Verfügung zu
stellen, in der der elektrische Widerstand der Auswahltransistorleitungen
und Sourceleitungen verglichen mit herkömmlichen Auswahltransistorleitungen
und Sourceleitungen vermindert ist.
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Diese
Aufgabe wird durch eine verbesserte NAND-Speicherzellenanordunung
und Verfahren zu deren Herstellung gemäß den unabhängigen Ansprüchen erfüllt. Bevorzugte
Ausführungsformen
der Erfindung sind durch die Unteransprüche angegeben.
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OFFENBARUNG
DER ERFINDUNG
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Gemäß einem
ersten Aspekt der Erfindung ist ein Verfahren zum Herstellen einer
Flash-Speichervorrichtung, die eine NAND-Anordnung von Speicherzellen
mit Floatinggateelektroden umfasst, angegeben, bei welchem ein Substrat
(bzw. Körper) aus
Halbleitermaterial bereitgestellt wird, das eine als Tunneloxidschicht vorgesehene
Schicht aus dielektrischem Material auf einer Oberseite hiervon
aufweist und mit ersten leitfähigen
Leitungen aus einem elektrisch leitfähigen Material, die auf der
Tunneloxidschicht angeordnet sind und in einer ersten Richtung verlaufen,
versehen ist, wobei die ersten leitfähigen Leitungen vorzugsweise
in einer selbstausgerichteten Weise hergestellt sind. Bei einem
solchen Verfahren wird auf den ersten leitfähigen Leitungen eine als dielektrische
Kopplungsschicht vorgesehene Schicht aus dielektrischem Material
abgeschieden. Ferner wird eine als Steuergateschicht vorgesehene
Schicht aus elektrisch leitfähigem
Material abgeschieden und in einer, die erste Richtung kreuzenden,
zweiten Richtung strukturiert, um zweite leitfähige Leitungen nur in einem
Bereich der Speichertransistoren und der herzustellenden Auswahltransistoren
zu erzeugen. Das Strukturieren der Steuergateschicht wird verwendet,
um zum Herstellen der Gatestapel die ersten leitfähigen Leitungen
zu strukturieren. Dann wird zwischen den Gatestapeln dielektrisches
Material geformt. Anschließend
werden die Gatestapel teilweise entfernt, um Floatinggateelektroden
in Bereichen der herzustellenden Auswahltransistorleitungen feizulegen,
wobei in der zweiten Richtung verlaufende Auswahltransistorleitungsaussparungen
erzeugt werden. Die Auswahltransistorleitungsaussparungen werden
dann mit leitfähigem,
insbesondere metallischem Material gefüllt, um die Auswahltransistorleitungen
zu erzeugen.
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In
dem obigen Verfahren gemäß dem ersten Aspekt
der Erfindung kann zum Herstellen der Sourceleitungen das Substrat
in einem Bereich der herzustellenden Sourceleitungen selektiv freigelegt
werden, um in die zweite Richtung verlaufende Sourceleitungsaussparungen
zu erzeugen, gefolgt von einem Füllen
der Sourceleitungsaussparungen mit leitfähigem, insbesondere metallischem
Material zum Erzeugen der Sourceleitungen.
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Ebenso
kann in dem obigen Verfahren gemäß dem ersten
Aspekt der Erfindung zum Herstellen von Bitleitungskontakten das
Substrat in einem Bereich der herzustellenden Bitleitungskontakte
selektiv freigelegt werden, gefolgt von einem Füllen der Bitleitungskontaktaussparungen
mit leitfähigem,
insbesondere metallischem Material zum Erzeugen der Bitleitungskontakte.
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In
dem obigen Verfahren gemäß dem ersten Aspekt
der Erfindung können
die Auswahltransistorleitungsaussparungen und die Sourceleitungsaussparungen
in einem gleichen Schritt oder in verschiedenen Schritten mit leitfähigem Material
gefüllt
werden.
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Gemäß einem
zweiten Aspekt der Erfindung ist ein Verfahren zum Herstellen einer
Flash-Speichervorrichtung, die eine NAND-Anordnung von Speicherzellen
mit Floatinggateelektroden umfasst, angegeben, bei dem ein Substrat
(bzw. Körper)
aus Halbleitermaterial bereitgestellt wird, das eine als Tunneloxidschicht
vorgesehene Schicht aus dielektrischem Material auf einer Oberseite
hiervon abgeschieden hat und erste leitfähige Leitungen aus elektrisch
leitfähigem
Material aufweist, die auf der Tunneloxidschicht angeordnet sind
und in eine erste Richtung verlaufen, wobei die ersten leitfähigen Leitungen
vorzugsweise in einer selbstausgerichteten Weise hergestellt sind.
Bei einem solchen Verfahren wird auf den ersten leitfähigen Leitungen
eine Schicht aus dielektrischem Material als dielektrische Kopplungsschicht
abgeschieden. Ferner wird eine als Steuergate schicht vorgesehene
Schicht aus elektrisch leitfähigem
Material abgeschieden und in einer, die erste Richtung kreuzenden,
zweiten Richtung strukturiert, um zweite leitfähige Leitungen nur in Bereichen
von herzustellenden Speichertransistoren, Auswahltransistoren und
Sourceleitungen zu erzeugen. Das Strukturieren der Steuergateschicht
wird verwendet, um hierdurch zum Erzeugen der Gatestapel die ersten
leitfähigen
Leitungen zu strukturieren. Dann wird zwischen den Gatestapeln dielektrisches Material
geformt. Anschließend
werden die Gatestapel teilweise entfernt, um die Floatinggateelektroden in
Bereichen von herzustellenden Auswahltransistorleitungen und Sourceleitungen
freizulegen, wobei Auswahltransistorleitungsaussparungen bzw. erste Sourceleitungsaussparungen,
die in der zweiten Richtung verlaufen, hergestellt werden. Anschließend werden
die Gatestapel vollständig
entfernt, um das Substrat nur in Bereichen von herzustellenden Sourceleitungen
freizulegen, wobei in der zweiten Richtung verlaufende zweite Sourceleitungsaussparungen
hergestellt werden. Die Auswahltransistorleitungsaussparungen bzw.
zweiten Sourceleitungsaussparungen werden dann mit leitfähigem, insbesondere
metallischem Material gefüllt,
um die Auswahltransistorleitungen bzw. Sourceleitungen zu erzeugen.
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In
dem obigen Verfahren gemäß dem zweiten
Aspekt der Erfindung kann zum Herstellen von Bitleitungskontakten
das Substrat in einem Bereich von herzustellenden Bitleitungskontakten
selektiv freigelegt werden, um Bitleitungskontaktaussparungen zu
erzeugen, gefolgt von einem Füllen
der Bitleitungskontaktaussparungen mit leitfähigem, insbesondere metallischem
Material zum Erzeugen der Bitleitungskontakte.
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Gemäß einem
dritten Aspekt der Erfindung ist ein Verfahren zum Herstellen einer
Flash-Speichervorrichtung, die eine NAND-Anordnung von Speicherzellen
mit Floatinggateelektroden umfasst, angegeben, dem ein Substrat
(bzw. Körper)
aus Halbleitermaterial bereitgestellt wird, das eine als Tunneloxidschicht
vorgesehene Schicht aus dielektrischem Material auf einer Oberseite
hier-von abgeschieden hat und mit ersten leitfähigen Leitungen aus elektrisch
leitfähigem
Material versehen ist, die auf der Tunneloxidschicht angeordnet
sind und in einer ersten Richtung verlaufen, wobei die ersten leitfähigen Leitungen
vorzugsweise in einer selbstausgerichteten Weise hergestellt sind.
Bei einem solchen Verfahren wird auf den ersten leitfähigen Leitungen eine
als dielektrische Kopplungsschicht vorgesehene Schicht aus dielektrischem
Material abgeschieden. Ferner wird eine als Steuergateschicht vorgesehene Schicht
aus elektrisch leitfähigem
Material abgeschieden und in einer, die erste Richtung kreuzenden,
zweiten Richtung strukturiert, um zweite leitfähige Leitungen in Bereichen
von herzustellenden Speichertransistoren, Auswahltransistoren, Sourceleitungen
und Bitleitungskontakten zu erzeugen.
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Das
Strukturieren der Steuergateschicht wird verwendet, um zum Erzeugen
von Gatestapeln die ersten leitfähigen
Leitungen zu strukturieren. Dann wird zwischen Gatestapeln dielektrisches
Material geformt. Anschließend
werden die Gatestapel teilweise entfernt, um die Floatinggateelektroden
in Bereichen von herzustellenden Auswahltransistorleitungen, Sourceleitungen
und Bitleitungskontakten freizulegen, wobei Auswahltransistorleitungsaussparungen,
erste Sourceleitungsaussparungen bzw. erste Bitleitungskontaktaussparungen,
die in der zweiten Richtung verlaufen, erzeugt werden. Anschließend werden
die Gatestapel vollständig
entfernt, um das Substrat nur in Bereichen von herzustellenden Sourceleitungen
und Bitleitungskontakten freizulegen, wobei zweite Sourceleitungsaussparungen
bzw. zweite Leitungskontaktaussparungen, die in der zweiten Richtung
verlaufen, erzeugt werden. Die Auswahltransistorleitungsaussparungen,
die zweiten Sourceleitungsaussparungen bzw. die zweiten Bitleitungskontaktaussparungen,
werden dann mit leitfähigem,
insbesondere metallischem Material gefüllt, um die Auswahltansistorleitungen,
Sourceleitungen bzw. Bitleitungskontakte herzustellen.
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In
den obigen Verfahren kann es bevorzugt sein, einen oder mehrere
Dotierstoffe in das Substrat zwischen den Gatestapeln vor dem Abscheiden
von dielektrischem Material zwischen den Gatestapeln zu implantieren,
um in geeigneter Weise Source-/Drain-Anschlüsse zu erzeugen, benachbarte Transistoren
zu verbinden, oder Schwellspannungen von Speichertransistoren anzupassen.
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In
den obigen Verfahren kann es auch bevorzugt sein, einen oder mehrere
Dotierstoffe in die Floatinggates zu implantieren, bevor die Auswahltransistorleitungsaussparungen
mit leitfähigem,
insbesondere metallischem Material gefüllt werden, um die Auswahltransistorleitungen
zu erzeugen, um niedrig-ohmsche Kontakte zu dem Floatinggatematerial
zu erzeugen und in geeigneter Weise Schwellspannungen von Auswahltransistoren
anzupassen.
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In
den obigen Verfahren kann es auch bevorzugt sein, einen oder mehrere
Dotierstoffe in das Substrat zu implantieren, bevor die Sourceleitungsaussparungen
zum Erzeugen der Sourceleitungen mit leitfähigem, insbesondere metallischem
Material gefüllt
werden, um in geeigneter Weise den elektrischen Widerstand der Sourceleitungskontakte
anzupassen.
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Die
vorliegende Erfindung erstreckt sich ferner auf eine Flash-Speichervorrichtung,
die eine NAND-Anordnung von Floatinggate-Speicherzellen umfasst,
wobei die Speicherzellen in NAND-Strängen angeordnet sind, wo jeder
NAND-Strang eine Reihenverbindung
von Floatinggate-Speichertransistoren und wenigstens einen Auswahltransistor
zu deren Auswahl umfasst. Jeder NAND-Strang ist zwischen einer in
einer ersten Richtung verlaufenden Bitleitung und einer in einer,
die erste Richtung kreuzenden, zweiten Richtung verlaufenden Sourceleitung
angeordnet und damit elektrisch verbunden. Jeder Speichertransistor
weist eine Steuergateelektrode auf, die in elektrischem Kontakt
mit einer in der zweiten Richtung verlaufenden Wortleitung ist.
Jeder Auswahltransistor weist eine Steuergateelektrode auf, die
in elektrischem Kontakt mit einer Auswahltransistorleitung ist,
die parallel zu den Wortleitungen gerichtet ist. In einer Flash-Speichervorrichtung
gemäß der Erfindung
besteht jede der Auswahltransistorleitungen aus metallischem Material.
In einer bevorzugten Ausführungsform
der Flash-Speichervorrichtung
gemäß der Erfindung
bestehen auch die Sourceleitungen aus einem metallischem Material.
In einer weiteren bevorzugten Ausführungsform der Flash-Speichervorrichtung
gemäß der Erfindung
bestehen auch die Bitleitungskontakte aus metallischem Material.
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Andere
und weitere Aufgaben und Vorteile der Erfindung ergeben sich genauer
aus der folgenden Beschreibung.
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GENAUE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
beigefügten
Zeichnungen, die einen Teil der Beschreibung bilden, veranschaulichen
derzeit bevorzugte Ausführungsformen
der Erfindung und dienen zusammen mit der obigen allgemeinen Beschreibung
und der unten angegebenen genauen Beschreibung zum Erklären des
Wesens der Erfindung.
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1 ist
eine schematische Draufsicht einer typischen Flash-Speicherzellenanordnung
vom NAND-Typ;
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2 ist
eine schematische Teilschnittansicht der NAND-Speicherzellenanordnung
von 1 entlang der Linie I-I von 1;
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3A bis 3D sind
schematische Querschnittsansichten von aufeinander folgenden Zwischenprodukten
beim Herstellen einer NAND-Speicherzellenanordnung gemäß einer
ersten Ausführungsform
der Erfindung, wobei die Schnitte entlang der Linie II-II von 1 verlaufen;
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4A bis 4F sind
schematische Querschnittsansichten von aufeinander folgenden Zwischenprodukten
beim Herstellen einer NAND-Speicherzellenanordnung gemäß einer
zweiten Ausführungsform
der Erfindung, wobei die Schnitte entlang der Linie II-II von 1 verlaufen.
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AUSFÜHRUNGSFORMEN
DER ERFINDUNG
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Die
vorliegende Erfindung wird unter Bezugnahme auf die beigefügten Zeichnungen
genau beschrieben, wobei gleiche Bezeichnungen gleiche oder ähnliche
Elemente bezeichnen.
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Die 1 und 2 sind
bereits in der Einleitung beschrieben worden, weshalb zur Vermeidung
von unnötigen
Wiederholungen eine weitere Erklärung
weggelassen wird.
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Es
wird nun Bezug auf die 3A bis 3D genommen,
die schematische Querschnittsansichten von aufeinander folgenden
Zwischenprodukten beim Herstellen einer NAND-Speicherzellenanordnung
gemäß der Erfindung
zeigen, wobei ein Verfahren zum Herstellen einer NAND-Speicherzellenanordnung
(erste Ausführungsform)
beschrieben wird. Die Schnittansichten der Zwischenprodukte verlaufen
entlang der Linie II-II VON 1, d. h.
parallel zu den Bitleitungen. Insbesondere veranschaulichen die 3A bis 3D ein
Verfahren zum Herstellen eines einzelnen NAND-Strangs.
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Wie 3A entnommen
werden kann, wird in einem ersten Zwischenprodukt zum Herstellen
eines NAND-Strangs in einer NAND-Speicherzellenanordnung
gemäß der Erfindung
auf einem Substrat 1 aus Halbleitermaterial, das mit Source-/Draingebieten 8 versehen
ist, eine Schicht aus dielektrischem Material, die als dielektrische
Tunnelschicht 6 vorgesehen ist, typischerweise ein Oxid,
wie ein Siliziumdioxid, auf einer Hauptseite des Substrats 1 abgeschieden.
Auf der dielektrischen Tunnelschicht 6 ist eine Vielzahl
von Gatestapeln 13 angeordnet, wobei jeder der Gatestapel 13 eine
Mehrzahl von Floatinggateelektroden 9, die typischerweise
aus Polysilizium bestehen und in x-Richtung angeordnet sind, ein
auf und zwischen den Floatinggateelektroden 9 angeordnetes
Kopplungs dielektrikum 7, eine in x-Richtung verlaufende
Steuergateelektrodenleitung 21 auf dem Kopplungsdielektrikum,
die typischerweise aus zwei Materialien besteht, nämlich einer
ersten Subleitung 10, die typischerweise aus Polysilizium
gefertigt ist, und einer zweiten Subleitung 11, die typischerweise aus
Metall, wie W oder WN, besteht, und eine Hartmaskenleitung 12 auf
der Steuergate-Elektrodenleitung,
die in x-Richtung verläuft,
umfasst. In 3A sind die Gatestapel 13 durch
Zwischenstapelaussparungen 17 getrennt.
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In
den schematischen Schnittansichten der 3A bis 3D sind
die Gatestapel mit der Bezugszahl 20 zum Herstellen von
Speichertransistoren eines einzelnen NAND-Strangs vorgesehen. Während in
den 3A bis 3D der
Einfachheit halber lediglich zwei Gatestapel 20 veranschaulicht sind,
ist den Fachleuten klar, dass mehr als zwei Speichertransistoren,
wie beispielsweise 32, in einem einzelnen NAND-Strang vorliegen
können.
Der Gatestapel mit der Bezugszahl 18 kann als Ersatzstruktur
zum Herstellen eines sourceleitungsseitigen Auswahltransistors angesehen
werden, und der Gatestapel mit der Bezugszahl 19 kann als
eine Ersatzstruktur zum Herstellen eines bitleitungsseitigen Auswahltransistors
angesehen werden, wobei beide Gatestapel 18, 19 so
angeordnet sind, dass sie die Gatestapel 20 zum Herstellen
der Speichertransistoren einschließen.
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Zum
Herstellen des Zwischenprodukts von 3A werden
Floatinggateleitungen, die in y-Richtung in paralleler Ausrichtung
zu den herzustellenden Bitleitungen bzw. in senkrechter Ausrichtung
zu den herzustellenden Wortleitungen verlaufen, auf der dielektrischen
Tunnelschicht geformt.
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Das
Formen der Floatinggateleitungen erfolgt bevorzugt in einer selbstausgerichteten
Weise. Zum Beispiel wird zum Herstellen der Floatinggateleitungen
in einer selbstausgerichteten Weise auf einem Substrat aus Halbleitermaterial
das mit aktiven Gebieten versehen ist, eine Pad-Oxidschicht abgeschieden,
gefolgt von einer Abscheidung einer Pad-Nitridschicht auf der Pad-Oxidschicht.
Nach dem Durchführen
von typischen Lithografieschritten werden Gräben in das Substrat zwischen
den aktiven Strukturen parallel zu den herzustellenden Bitleitungen
geätzt,
gefolgt von einem Füllen
der Gräben
mit dielektrischem Material, wie Siliziumdioxid, und einem chemisch-mechanischen
Polieren des dielektrischen Materials. Dann werden die Pad-Nitrid-
und Pad-Oxid-Schichten zwischen den Gräben geätzt, um Aussparungen (Gräben) für die Floatinggateleitungen
zu erzeugen. Anschließend
wird eine Tunneloxidschicht aufgewachsen, gefolgt von einer Abscheidung
einer Schicht aus einem elektrisch leitfähigen Material, wie Polysilizium,
und einem chemisch-mechanischen Polieren des elektrisch-leitfähigen Materials
außerhalb
der gefüllten
Gräben.
Die Floatinggateleitungen werden dann durch Freilegen ihrer vertikalen
Seiten durch Entfernen der Isolationsgräbenfüllungen z. B. mittels einer
Nassätzung
hergestellt.
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Nach
dem Herstellen der Floatinggateleitungen wird, wie oben beschrieben,
eine als dielektrische Kopplungsschicht zwischen den Gates vorgesehene
Schicht aus dielektrischem Material auf den Floatinggateleitungen
abgeschieden, gefolgt von einer Abscheidung eines Steuergateschichtenstapels, der
aus einer aus Polysilizium bestehenden ersten Subschicht und einer
aus metallischem Material bestehenden zweiten Subschicht zusammengesetzt
ist. Dann wird eine Hartmaskenschicht auf dem Steuergateschichtenstapel
abgeschieden. Nach dem Durchführen
von typischen Lithografieschritten, werden Aussparungen 17 zum
Erzeugen von Stapeln 13 geätzt. Augenscheinlich führt das Ätzen der
Aussparungen 17 zum Herstellen von Floatinggateelektroden 9 aus
den zuvor hergestellten und in einer y-Richtung verlaufenden Floatinggateleitungen.
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In 3A können unter
Verwendung der geöffneten
Aussparungen 17 optional ein oder mehrere Dotierstoffe
in das Substrat 1, einschließlich der Bildung von Source-/Drain-Anschlüssen, implantiert werden.
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Dann
wird, bezugnehmend auf die 3B, ein
Zwischenstapeldielektrikum 14 zwischen den Stapeln 13 geformt,
was durch Abscheiden/Wachsen einer Schicht aus dielektrischem Material
auf den Gatestapeln 13, gefolgt von einer Planarisierung
unter Verwendung von chemischmechanischem Polieren, das auf der
ersten Hartmaske 12 stoppt, durchgeführt wird. Typischerweise kann
das Zwischenstapeldielektrikum 14 wie in herkömmlicher
Weise aus einem Oxid, einem Spin-on-Glas oder einem Niedrig-k-Dielektrikum bestehen.
Dann wird eine weitere Hartmaskenschicht, die aus Kohlenstoff bestehen
kann, abgeschieden und unter Verwendung von herkömmlichen Lithografieschritten
strukturiert, wodurch die zweite Hartmaske 15 erzeugt wird.
Das Strukturieren der Hartmaskenschicht zum Herstellen der zweiten Hartmaske 15 wird
in solcher Weise durchgeführt, dass Öffnungen 16 nur über den
Gatestapeln 18, 19, die zum Herstellen der Auswahltransistorsteuergateleitungen
vorgesehen sind, erzeugt werden.
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Dann, 3C,
werden unter Verwendung der zweiten Hartmaske 15 in den
Gatestapeln 18, 19 die erste Hartmaske 12,
Metallschicht 11 inklusive der Schrankenschicht (nicht
gezeigt in den Zeichnungen) und Steuergateschicht 10 z.
B. unter Verwendung von reaktivem Ionenätzen (RIE) in einer selbstausgerichteten
Weise entfernt, gefolgt von einer Entfernung des dünnen Kopplungsdielektrikums 7,
z. B. unter Verwendung von RIE und/oder Nassätzen, was ebenso in einer selbstausgerichteten
Weise erfolgt, um Aussparungen 22 (Gräben, die in x-Richtung verlaufen)
zu erzeugen und um die Oberseiten der Floatinggateelektroden 9 freizulegen.
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In 3C kann
es in dieser Verfahrensstufe optional bevorzugt sein, einen oder
mehrere Dotierstoffe in die Floatinggateelektroden 9 und/oder
Substrat 1 zu implantieren, um Implantate 22 zu
erzeugen und so die Schwellspannung des herzustellenden Auswahltransistors
in geeigneter Weise anzupassen. Insbesondere kann die Leitfähigkeit
der Auswahltransistorgateelektroden so eingestellt werden, dass
eine Schwellspannung in geeigneter Weise getrimmt wird. Zum Beispiel
können
Auswahltransistoren mit positiven Schwellspannungen, die normalerweise
aus sind, hergestellt werden. Zusätzlich kann eine schmale, hohe
Dotierkonzentration implantiert werden, um einen guten ohmschen
Kontakt zwischen den Floatinggateelektroden und einem darauffolgend
abgeschiedenen Metall sicherzustellen.
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Dann
wird eine metallische Schicht, die z. B. aus Ti/TiN, WN/W oder Ta/TaNCu
besteht, wenigstens auf den Aussparungen 23 unter Verwendung von
herkömmlichen
Abscheidungstechniken, wie chemischer Dampfabscheidung und/oder
Sputtern oder Plattieren, abgeschieden, gefolgt von einer Planarisierung,
die auf der ersten Hartmaske 12 stoppt, um Auswahltransistor-Steuergateleitungen 24 zu
erzeugen, die in einem direkten elektrischen Kontakt mit zuvor hergestellten
Floatinggateelektroden 9 sind und in x-Richtung verlaufen.
Augenscheinlich sind die vorher hergestellten Floatinggateelektroden 9 nun
in (nicht-floatende) Steuergateelektroden 25 der Auswahltransistoren
umgeformt worden, die von den Metallleitungen 24 direkt
elektrisch kontaktiert werden und somit einen vergleichsweise niedrigen
elektrischen Widerstand haben.
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Nun
wird unter Bezugnahme auf die 3D unter
Verwendung von herkömmlichen
Lithografie- und Ätzschritten
eine Aussparung 26 in dem dielektrischen Material 14 zum
Freilegen einer Oberseite des Substrats erzeugt, gefolgt von einer
Abscheidung von metallischem Material in einem direkten elektrischen
Kontakt mit dem Substrat 1 und dessen Planarisierung zum
Füllen
der Aussparung 26 und zum Erzeugen der Sourceleitung 27.
Vor dem Füllen der
Aussparung 26 können
ein oder mehrere Dotierstoffe in dem Substrat 1 zum Erzeugen
eines implantierten Bereichs 28 implantiert werden, um
den elektrischen Kontaktwiderstand der Sourceleitung 27 in geeigneter
Weise einzustellen.
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Während das Ätzen der
Aussparungen 23 für die
Auswahltransistorsteuergateleitungen 24 typischerweise
von dem Ätzen
der Aussparung 26 für
die Sourceleitung 27 verschieden ist, kann das Füllen dieser
Aussparungen 23, 26 mit metallischem Material
in einem gleichen, einzigen Schritt erfolgen.
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Nach
dem Abscheiden einer weiteren dielektrischen Schicht 31 wird
das Bitleitungskontaktloch 30 geformt, um hierdurch eine
Oberseite des Substrats 1 freizulegen, das in geeigneter
Weise implantiert werden kann, um einen implantierten Bereich 29 zu
erzeugen und so die elektrische Leitfähigkeit des herzustellenden
Bitleitungskontakts einzustellen. Anschließend wird das Herstellungsverfahren
mit herkömmlichen
Schritten zum Herstellen eines Bitleitungskontakts in dem Bitleitungsloch 30 und
der Bildung von Bitleitungen fortgeführt.
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Nun
wird unter Bezugnahme auf die 4A bis 4F,
die schematische Querschnittsansichten von aufeinander folgenden
Zwischenprodukten beim Herstellen einer NAND-Speicherzellenanordnung zeigen,
ein weiteres Verfahren zum Herstellen einer NAND-Speicherzellenanordnung
(zweite Ausführungsform)
beschrieben. Die Querschnittsansichten der Zwischenprodukte liegen
entlang der Linie II-II von 1, ebenso
wie in der ersten Ausführungsform
der Erfindung.
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Um
unnötige
Wiederholungen zu vermeiden, werden in der zweiten Ausführungsform
der Erfindung nun die Unterschiede in Bezug auf die erste Ausführungsform
der Erfindung, wie sie in den 3A bis 3D dargstellt
ist, beschrieben, wobei andererseits Bezug hierauf genommen wird.
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In 4A ist
ein erstes Zwischenprodukt zum Herstellen eines NAND-Strangs in
einer NAND-Speicherzellenanordnung gemäß der zweiten Ausführungsform
der Erfindung gezeigt. In 4A sind
die Gatestapel 20 zum Herstellen von Speichertransistoren
eines einzelnen NAND-Strangs (mehr als zwei Speichertransistoren
werden typischerweise hergestellt) vorgesehen. Der Gatestapel mit
einer Bezugszahl 18 ist eine Ersatzstruktur zum Herstellen eines
sourceleitungsseitigen Auswahltransistors, der Gatestapel mit der
Bezugszahl 19 ist zum Herstellen eines bitleitungsseitigen
Auswahltransistors vorgesehen, wobei beide Gatestapel 18, 19 so
angeordnet sind, dass die Gatestapel 20 zum Herstellen
der Speichertransistoren zwischen ihnen liegen, der Gatestapel mit
der Bezugszahl 32 ist zum Herstellen einer Sourceleitung
vorgesehen, und der Gatestapel mit einer Bezugszahl 33 ist
zum Herstellen eines Bitleitungskontakts vorgesehen. Das Zwischenprodukt von 4A kann
wie im Zusammenhang mit 3A beschrieben
hergestellt werden, wobei die Floatinggateleitungen vorzugsweise
in einer selbstausgerichteten Weise hergestellt werden. Optional
können
unter Verwendung der Aussparungen 17 ein oder mehrere Dotierstoffe
in das Substrat 1 implantiert werden.
-
Nun
wird, 4B, nach dem Formen eines Zwischenstapeldielektrikums 14 zwischen
den Gatestapeln eine Hartmaskenschicht abgeschieden und unter Verwendung
von herkömmlichen
Lithografieschritten strukturiert, um eine zweite Hartmaske 34 mit Öffnungen
zum Freilegen der Gatestapel 18, 19, 32, 33 herzustellen,
die Ersatzstrukturen zum Herstellen der Auswahltransistorsteuergateleitungen, der
Sourceleitung und des Bitleitungskontakts darstellen.
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Dann, 4C,
werden unter Verwendung der zweiten Hartmaske 15 in den
Gatestapeln 18, 19, 32, 33 die
erste Hartmaske 12, die Metallschicht 11, einschließlich einer
Grenzschicht (nicht gezeigt in den Zeichnungen) und die Steuergateschicht 10 in
einer selbstausgerichteten Weise, z. B. unter Verwendung von reaktivem
Ionenätzen
(RIE) entfernt, gefolgt von einer Entfernung des dünnen Kopplungsdielektrikums 7,
z. B. unter Verwendung von RIE und/oder Nassätzen, was auch in einer selbstausgerichteten
Weise erfolgt, um die Aussparungen 23 (Gräben, die
in x-Richtung verlaufen) zu erzeugen, um die Oberseiten der Floatinggateelektroden 9 freizulegen.
Optional kann es bevorzugt sein, einen oder mehrere Dotierstoffe
in die Floatinggateelektroden 9 und/oder das Substrat 1 zu
implantieren, um die Schwellspannung bzw. den Kontaktwiderstand
des Metalls zur Floatinggateschicht des herzustellenden Auswahltransistors
in geeigneter Weise einzustellen.
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Dann, 4D,
wird eine weiter Hartmaskenschicht auf den Aussparungen 35 abgeschieden
und unter Verwendung von herkömmlichen
Lithografieschritten strukturiert, um eine dritte Hartmaske 36 zu
erzeugen, die Öffnungen
zum Freilegen der Aussparungen 35 aufweist, welche zum
Erzeugen der Sourceleitung und des Bitleitungskontakts vorgesehen
sind. Anschließend
werden Aussparungen 37 z. B. unter Verwendung von RIE geätzt, um
Material der Floatinggateelektrode 9, wie Polysilizium,
und Material der dünnen
dielektrischen Tunnelschicht 6, wie Siliziumdioxid, zu
entfernen, um eine Oberseite des Substrats 1 freizulegen.
In dieser Phase können,
falls erwünscht,
weitere Kontaktimplantate 38 mit wesentliche höherer Dosis
als die Schwellspannungsanpassungsimplantate implantiert werden,
um die elektrischen Leitfähigkeiten
der Bitleitung bzw. des Bitleitungskontakts selektiv anzupassen.
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Dann, 4E,
wird nach dem Entfernen der dritten Hartmaske 36 eine metallische
Schicht, die z. B. aus Ti/TiN, WN/W oder Ta/Tan Cu besteht, unter Verwendung
von herkömmlichen
Abscheidungstechniken, wie chemischer Dampfabscheidung oder Sputtern,
abgeschieden, gefolgt von einer Planarisierung, die auf der ersten
Hartmaske 12 stoppt, um Auswahltransistorleitungen 24 zu
erzeugen, die in direktem elektrischen Kontakt mit den zuvor hergestellten
Floatinggateelektroden 9 sind, um die Sourceleitung 27 herzustellen,
die in einem direkten elektrischen Kontakt mit einer Oberseite des
Substrats 1 wie dem Implantat 38 (während Implantat 28 kompensiert
wird) ist, und um den Bitleitungskontakt 39 zu erzeugen,
der in einem direkten elektrischen Kontakt mit einer Oberseite des
Substrats 1 wie dem Implantat 38 (während Implantat 29 kompensiert
wird) ist. Wie in der ersten Ausführungsform der Erfindung sind
die zuvor hergestellten Floatinggateelektroden 9 somit
in (nicht-floatende) Steuergateelektroden 25 der Auswahltransistoren
umgewandelt worden, die in einem direkten elektrischen Kontakt mit
den Metallleitungen 24 sind und somit einen vergleichsweise niedrigen elektrischen
Widerstand haben. Gleichermaßen
bestehen die Sourceleitung 27 bzw. der Bitleitungskontakt 39 aus
einem metallischen Material und haben somit einen vergleichsweise
niedrigen elektrischen Widerstand.
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Nun, 4E,
wird die Herstellung der Anordnung fortgeführt, indem eine dielektrische
Schicht 40 aus einem isolierenden Material abgeschieden
wird, die unter Verwendung von herkömmlichen Lithografieschritten
strukturiert wird, um eine Aussparung 43 über den
Bitleitungskontakt 39 zu erzeugen. Dann wird eine Bitleitung 41,
die in y-Richtung verläuft,
d. h. in orthogonaler Ausrichtung zu den Auswahltransistorsteuergateleitungen 24,
unter Verwendung von herkömmlichen
Lithografie- und Ätzschritten
auf der dielektrischen Schicht 40 geformt, wobei ein Vorsprung 42 in
der Aussparung 43 geformt wird, um den Bitleitungskontakt 39 elektrisch
zu kontaktieren. Zum Adressieren des Bitleitungskontakts 39 kann
ein Dual-Damaszene-Prozessschema angewendet werden.
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In
der Erfindung wird das Problem von eng beabstandeten Auswahltransistorsteuergateleitungen,
Sourceleitungen und Bitleitungskontakten in Verbindung mit selbstausgerichteten
Floatinggates von NAND-Anordnungen gelöst. Das Problem kann durch
zwei Ausführungsformen
gelöst
werden. In dem ersten Ansatz werden die Auswahltransistorsteuergateleitungen
unter Verwendung von Wortleitungsschichten über den selbstausgerichteten
Floatinggateschichten geformt. Nach Abscheidung und Planarisierung
werden die Steuergateschichten entfernt und durch leitfähiges Auswahlleitungsmaterial (Metall)
ersetzt. Somit sind die Auswahlleitungen mit den selbstausgerichteten
Floatinggates kompatibel, haben eine hohe Leitfähigkeit und sind mit der Speicherzellenanordnung,
insbesondere mit den Wortleitungen, selbstausgerichtet. In der zweiten
Ausführungsform
werden nicht nur die Auswahlgates, sondern auch der Bitleitungskontakt
und die Sourceleitung in dementsprechender Weise behandelt. Während die
Floatinggateschicht in dem Fall der Auswahlleitungen unter Verwendung
eines ohmschen Kontakts adressiert wird, muss das Substrat in dem Fall
der Sourceleitung und des Bitleitungskontakts direkt kontaktiert
werden. Somit sind alle Merkmale in vorteilhafter Weise in Bitleitungsrichtung
selbst ausgerichtet. Demzufolge sind die Vorteile der vorliegenden
Erfindung ein niedriger Adressleitungswiderstand, eine Bitleitung
und ein Sourceleitungszugang mit niedrigem Widerstand, eine verbesserte
Herstellbarkeit durch Selbstausrichtung und Kompatibilität mit dem
selbstausgerichteten Floatinggateansatz, und eine Skalierbarkeit
auf unterhalb von 50 nm. In der vorliegenden Erfindung ist ein Grundprinzip,
eine Wortleitungsschicht in einer Floatinggate-NAND-Anordnung zu
verwenden und sie teilweise zu entfernen, um in selbstausgerichteter
Weise, hochleitfähige
restliche Adressleitungen zu erhalten.
-
Offensichtlich
sind zahlreiche Modifikationen und Variationen der vorliegenden
Erfindung in Anbetracht der obigen Beschreibung möglich. Es
ist deshalb klar, dass die Erfindung im Rahmen der beigefügten Ansprüche anders
ausgeführt
werden kann als wie in besonderer Weise angegeben ist.
-
- 1
- Halbleitersubstrat
- 2
- schmale
Grabenisolationen
- 3
- elektrischer
Kontakt
- 4
- elektrischer
Kontakt
- 5
- Metallleitung
- 6
- Tunneloxidschicht
- 7
- Zwischengate-Kopplungsdielektrikum
- 8
- Source-/Drain-Gebiet
- 9
- Floatinggateelektrode
- 10
- Polysiliziumschicht
- 11
- Metallschicht
- 12
- Erste
Hartmaske
- 13
- Gatestapel
- 14
- Zwischenstapel-Dielektrikum
- 15
- zweite
Hartmaske
- 16
- Öffnung
- 17
- Aussparung
- 18
- Gatestapel
für Auswahltransistorleitung
- 19
- Gatestapel
für Auswahltransistorleitung
- 20
- Gatestapel
für Speichertransistor
- 21
- Steuergateelektrode
- 22
- dotierter
Bereich
- 23
- Aussparung
- 24
- Auswahltransistorleitung
- 25
- Steuergateelektrode
- 26
- Aussparung
- 27
- Sourceleitung
- 28
- dotierter
Bereich
- 29
- dotierter
Bereich
- 30
- Bitleitungskontaktaussparung
- 31
- Dielektrisches
Material
- 32
- Gatestapel
für Sourceleitung
- 33
- Gatestapel
für Bitleitungskontakt
- 34
- dritte
Hartmaske
- 35
- Aussparung
- 36
- Hartmaske
- 37
- Bitleitungskontaktaussparung
- 38
- dotierter
Bereich
- 39
- Bitleitungskontakt
- 40
- dielektrisches
Material
- 41
- Metallleitung
- 42
- Metallleitungsvorsprung
- 43
- Aussparung