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GEBIET DER
VORLIEGENDEN ERFINDUNG
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Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter
Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren
mit einem Kanalgebiet mit einer spezifizierten inneren Spannung,
um die Ladungsträgerbeweglichkeit
zu verbessern.
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Die
Herstellung integrierter Schaltungen erfordert das Bilden einer
großen
Anzahl an Schaltungselementen auf einer gegebenen Schaltungsfläche gemäß einem
spezifizierten Schaltungsplan. Es werden gegenwärtig eine Vielzahl von Prozesstechnologien
ausgeübt,
wobei für
komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen,
die CMOS-Technologien gegenwärtig
die vielversprechendste Lösung
auf Grund der überlegenen Eigenschaften
in Hinblick auf Arbeitsgeschwindigkeit und/oder Leistungsaufnahme
ist. Während
der Herstellung komplexer integrierter Schaltungen unter Anwendung
der CMOS-Technologie
werden Millionen komplementärer
Transistoren, d. h. N-Kanaltransistoren und P-Kanaltransistoren,
auf einem Substrat ausgebildet, das eine kristalline Halbleiterschicht
aufweist. Ein MOS-Transistor umfasst, unabhängig davon, ob ein N-Kanaltransistor
oder P-Kanaltransistor betrachtet
wird, sogenannte PN-Übergänge, die
an einer Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers dotierten
Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet
ausgebildet ist. Die Leitfähigkeit
des Kanalgebiets, d. h. die Stromtreiberfähigkeit des leitenden Kanals
wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet
und davon durch eine dünne
isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei
der Ausbildung eines leitenden Kanals auf Grund des Anlegens einer geeigneten
Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration,
der Beweglichkeit der Ladungsträger
und – für eine gegebene Ausdehnung
des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Source- und dem Draingebiet ab, der auch als
die Kanallänge bezeichnet
wird. Somit bestimmt in Kombination mit dem Vermögen, rasch einen leitenden
Kanal unterhalb der isolierenden Schicht beim Anlegen der Steuerspannung
an die Gateelektrode zu bilden, die Leitfähigkeit des Kanals im Wesentlichen
das Verhalten der MOS-Transistoren.
Somit wird durch die Verringerung der Kanallänge – und in Verbindung damit die
Verringerung des Kanalwiderstands – die Kanallänge ein
wesentliches Herstellungskriterium, um einen Anstieg der Arbeitsgeschwindigkeit
der integrierten Schaltungen zu erreichen.
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Das
Reduzieren der Transistorabmessungen zieht jedoch eine Vielzahl
von Problemen nach sich, die damit einhergehen und die berücksichtigt
werden müssen,
um nicht die Vorteile unnötig
aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht
werden. Ein wesentliches Problem in dieser Hinsicht ist das Entwickeln
fortschrittlicher Photolithographie- und Ätzstrategien, um zuverlässig und
reproduzierbar Schaltungselemente mit kritischen Abmessungen, etwa
die Gateelektrode der Transistoren, für eine neue Bauteilgeneration herzustellen.
Ferner sind äußerst aufwendige
Dotierstoffprofile in der vertikalen Richtung sowie in der lateralen
Richtung in den Drain- und Sourcegebieten erforderlich, um den geringen
Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer
gewünschten
Kanalsteuerbarkeit zu erreichen. Des weiteren stellt die vertikale
Position der PN-Übergänge in Bezug
auf die Gateisolationsschicht ebenso ein wichtiges Herstellungskriterium
im Hinblick auf die Steuerung der Leckströme dar. Somit erfordert das Verringern
der Kanallänge
auch ein Verringern der Tiefe der Drain- und Sourcegebiete in Bezug
auf die Grenzfläche,
die zwischen der Gateisolationsschicht und dem Kanalgebiet ausgebildet
ist, wodurch anspruchsvolle Implantationstechniken erforderlich sind.
Gemäß weiterer
Lösungsvorschläge werden epitaxial
gewachsene Gebiete mit einem spezifizierten Versatz zu der Gateelektrode
gebildet, die als erhöhte
Drain- und Sourcegebiete bezeichnet werden, um eine erhöhte Leitfähigkeit
der erhöhten
Drain- und Sourcegebiete bereitzustellen, wobei gleichzeitig ein flacher
PN-Übergang
in Bezug auf die Gateisolationsschicht beibehalten wird.
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Unabhängig von
dem angewendeten technologischen Vorgehen sind fortschrittliche
Techniken für
die Herstellung von Abstandselementen erforderlich, um die äußert komplexen
Dotierstoffprofile zu schaffen und um als eine Maske bei der Herstellung von
Metallsilizidgebieten in der Gateelektrode und den Drain- und Sourcegebieten
in einer selbstjustierenden Weise zu dienen. Da die ständige Größenreduzierung
der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung
und möglicherweise
die neue Entwicklung von Prozesstechniken hinsichtlich der oben
benannten Prozessschritte erfordert, wurde vorgeschlagen, das Bauteilverhalten
der Transistorelemente auch durch Erhöhen der Ladungsträgerbeweglichkeit
in dem Kanalgebiet für
eine gegebene Kanallänge
zu verbessern. Im Prinzip können
zumindest zwei Mechanismen kombiniert oder unabhängig voneinander angewendet
werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Erstens,
die Dotierstoffkonzentration in dem Kanalgebiet kann verringert
werden, wodurch Streuereignisse der Ladungsträger verringert und damit die
Leitfähigkeit
erhöht wird.
Jedoch beeinflusst das Verringern der Dotierstoffkonzentration in
dem Kanalgebiet deutlich auch die Schwellwertspannung des Transistorbauelements,
wodurch eine Reduzierung der Dotierstoffkonzentration eine wenig
attraktive Möglichkeit
darstellt, sofern nicht andere Mechanismen entwickelt werden, um
die gewünschte
Schwellwertspannung einzustellen. Zweitens, die Gitterstruktur in
dem Kanalgebiet kann modifiziert werden, beispielsweise durch Erzeugen
von Zug- oder Druckspannung, was zu einer modifizierten Beweglichkeit
für Elektronen bzw.
Löcher
führt.
Beispielsweise erhöht
ein Erzeugen von Zugspannung in dem Kanalgebiet die Beweglichkeit
von Elektronen, wobei abhängig
von der Größe der Zugspannung
ein Anstieg der Beweglichkeit von bis zu 20% erreicht werden kann,
was sich wiederum direkt in einem entsprechenden Anstieg der Leitfähigkeit
ausdrückt.
Andererseits kann Druckspannung in dem Kanalgebiet die Beweglichkeit
von Löchern
erhöhen,
wodurch sich die Möglichkeit
ergibt, das Verhalten von P-Transistoren zu verbessern. Folglich
wurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht
oder eine Silizium/Kohlenstoff-Schicht in oder unterhalb des Kanalgebiets
einzufügen,
um Zugspannung oder Druckspannung zu erzeugen. Obwohl das Transistorverhalten
merklich durch das Einfügen
von spannungserzeugenden Schichten in oder unterhalb des Kanalgebiets
verbessert werden kann, muss ein großer Aufwand betrieben werden,
um die Herstellung entsprechender Spannungsschichten in die konventionelle
und gut etablierte CMOS-Technik einzufügen. Beispielsweise müssen zusätzliche
epitaxiale Wachstumstechniken entwickelt und in den Prozessablauf
eingefügt
werden, um die germanium- oder kohlenstoffenthaltenden Spannungsschichten
an geeigneten Positionen in oder unterhalb des Kanalgebiets auszubilden.
Somit wird die Prozesskomplexität deutlich
erhöht,
wodurch die Produktionskosten ansteigen und die Gefahr einer Verringerung
der Produktionsausbeute erhöht
wird.
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Ferner
ist das Erzeugen von Spannung in zuverlässiger und gesteuerter Weise
durch andere Komponenten, etwa Abstandselemente, schwierig, da die
Herstellung der Abstandsele mente sorgfältig an den Implantationsprozess
und die Silizidierung angepasst werden muss, insbesondere für äußerst größenreduzierte
Bauelemente, und daher nur wenig Flexibilität für Prozessänderungen vorhanden ist, um auch
andere Anforderungen im Hinblick auf die Spannungseigenschaften
zu berücksichtigen.
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Angesichts
der oben beschriebenen Situation besteht ein Bedarf für eine alternative
Technik, die das Erzeugen gewünschter
Spannungsbedingungen in der Transistorstruktur ermöglicht,
ohne dass komplexe und teuere epitaxiale Wachstumstechniken oder Änderungen
kritischer Herstellungsschritte, etwa der Herstellung von Abstandselementen,
erforderlich sind.
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ÜBERBLICK ÜBER DIE
ERFINDUNG
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die das Erzeugen gewünschter
Spannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher
Transistorelemente ermöglicht,
indem die Spannungseigenschaften einer Kontaktätzstoppschicht modifiziert
werden, die nach der Fertigstellung der grundlegenden Transistorstruktur
zur Herstellung von Kontaktöffnungen
zu den Gate-, Drain- und Sourceanschlüssen in einem dielektrischen
Zwischenschichtmaterial gebildet wird. Bekanntlich wird bei der
Reduzierung der Strukturgrößen von
Transistorelementen eine zuverlässige und
präzise
Steuerung der mechanischen Spannung, die in das Transistorelemente
eingeführt
wird, zunehmend wichtig, um Auswirkungen zu handhaben, etwa die
Ansammlung von Defekten, die Ausbildung von Hohlräumen, die Änderung
des elektrischen Verhaltens und dergleichen, wobei insbesondere
die spannungsinduzierte Modifizierung des elektrischen Verhaltens
positiv ausgenutzt werden kann, um das Bauteilverhalten zu verbessern.
Die effektive Steuerung mechanischer Spannung in dem Kanalgebiet,
d. h. eine effektive Spannungsbearbeitung, kann erreicht werden,
indem der Einfluss der Seitenwandabstandselemente und der Kontaktätzstoppschicht
berücksichtigt
werden, da diese beiden Schichten direkt über der Transistorstruktur
angeordnet sind. Erfindungsgemäß kann eine
effektive Spannungsbearbeitung erreicht werden, indem die intrinsischen
Spannungseigenschaften der Kontaktätzstoppschicht so modifiziert
werden, um unterschiedliche Spannungsbedingungen für unterschiedliche Transistorelemente
bereitzustellen, wobei gleichzeitig ein hohes Maß an Kompatibilität mit konventionellen
und gut etablierten Prozesstechniken beibehalten wird.
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Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Herstellen
einer dielektrischen Schicht über einem
ersten Transistorelement und einem zweiten Transistorelement, wobei
die dielektrische Schicht eine erste spezifizierte intrinsische
mechanische Spannung aufweist. Ferner wird eine Maskenschicht über dem
ersten und dem zweiten Transistorelement so gebildet, um einen ersten
Bereich der über
dem ersten Transistorelement gebildeten dielektrischen Schicht freizulegen
und um einen zweiten Bereich der über dem zweiten Transistorelement
gebildeten dielektrischen Schicht zu bedecken. Schließlich wird die
erste intrinsische Spannung in dem ersten Bereich in eine modifizierte
intrinsische Spannung durch Ionenbeschuss des ersten Bereichs modifiziert.
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Gemäß einer
weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer
ersten dielektrischen Schicht über
einem ersten Transistorelement und einem zweiten Transistorelement,
wobei die erste dielektrische Schicht eine erste spezifizierte intrinsische mechanische
Spannung aufweist. Ferner wird ein erster Bereich der ersten dielektrischen
Schicht, der über
dem ersten Transistorelement ausgebildet ist, selektiv entfernt.
Weiterhin wird eine zweite dielektrische Schicht über dem
ersten Transistorelement und einem zweiten Bereich der ersten dielektrischen Schicht,
der über
den zweiten Transistorelement ausgebildet ist, gebildet, wobei die
zweite dielektrische Schicht eine zweite intrinsische Spannung aufweist, die
sich von der ersten intrinsischen Spannung unterscheidet. Schließlich wird
ein zweiter Bereich der zweiten dielektrischen Schicht, der über dem
zweiten Bereich der ersten dielektrischen Schicht ausgebildet ist,
selektiv entfernt.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement ein
erstes Transistorelement mit einem ersten Kanalgebiet und einer
ersten dielektrischen Schicht, die das erste Transistorelement umschließt, wobei
die erste dielektrische Schicht eine erste Spannung in dem ersten
Kanalgebiet hervorruft. Des weiteren umfasst das Halbleiterbauelement
ein zweites Transistorelement mit einem zweiten Kanalgebiet und
einer zweiten dielektrischen Schicht, wobei die zweite dielektrische
Schicht das zweite Transistorelement umschließt und eine zweite Spannung
in dem zweiten Kanalgebiet hervorruft, wobei sich die zweite Spannung
von der ersten Spannung unterscheidet.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Weitere
Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen aus der folgenden detaillierten Beschreibung hervor, wenn
diese mit Bezug zu den begleitenden Zeichnungen studiert wird; es
zeigen:
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1a bis 1g schematisch
Querschnittsansichten eines Halbleiterbauelements mit zwei Transistorelementen
während
diverser Herstellungsphasen, wobei die intrinsische mechanische
Spannung einer Kontaktätzstoppschicht
mittels einer Behandlung mit nicht reaktiven Ionen gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung modifiziert wird;
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2a bis 2j schematisch
Querschnittsansichten eines Halbleiterbauelements mit zwei unterschiedlichen
Transistorelementen, wobei die intrinsische Spannung der Kontaktätzstoppschicht
mittels einer Behandlung mit nicht reaktiven Ionen gemäß weiterer
anschaulicher Ausführungsformen
der vorliegenden Erfindung modifiziert wird; und
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3a bis 3g schematisch
Querschnittsansichten eines Halbleiterbauelements mit zwei unterschiedlichen
Transistorarten, die entsprechend gestaltete Kontaktätzstoppschichten
erhalten, indem selektiv Bereiche davon entfernt werden mittels
Trockenätzverfahren
gemäß weiterer
anschaulicher Ausführungsformen
der vorliegenden Erfindung.
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DETAILLIERTE
BESCHREIBUNG
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Die
vorliegende Erfindung beruht auf dem Konzept, dass eine effektive
Spannungsbearbeitung in dem Kanalgebiet unterschiedlicher Transistorarten wirksam
erreicht werden kann, indem die intrinsische Spannung einer dielektrischen
Schicht modifiziert wird, die mit der Transistorstruktur in Kontakt
ist oder die zumindest in der Nähe
der Transistorstruktur angeordnet ist. Die Modifizierung der intrinsischen Spannung
der dielektrischen Schicht kann erreicht werden, indem Prozessparameter
eingestellt werden und/oder mittels einer Behandlung mit nicht reaktiven Ionen.
Da die dielektrische Schicht, die über der Transistorstruktur
angeordnet ist, und die auch zumindest teilweise als eine Kontaktätzstoppschicht dienen
kann, einen großen
Bereich der Transistorstruktur bedeckt, ermöglicht die mechanische Ankopplung
an die Transistorstruktur eine wirksame Spannungsbearbeitung in
dem Kanalgebiet, ohne dass wesentliche Modifizierungen während des
Transistorherstellungsprozesses erforderlich sind. Ferner ermöglicht die
vorliegende Erfindung die Modifizierung oder Ausbildung entsprechender
dielektrischer Schichten mit unterschiedlichen Spannungseigenschaften
an unterschiedlichen Chippositionen oder sogar für unterschiedliche Chips innerhalb
des Substrats. Somit erlaubt auf „lokalem Maßstab" es die vorliegende
Erfindung, unterschiedliche, spannungshervorrufende dielektrische
Schichten an Transistorelementen herzustellen, die mit geringem
Abstand ausgebildet sind, etwa komplementäre Transistorpaare eines CMOS-Bauteils,
wodurch die Möglichkeit
geschaffen wird, das Gesamtverhalten sogar komplexer CMOS-Bauelemente,
etwa von CPU's, Speicherchips
und dergleichen zu verbessern. Somit kann für eine vorgegebene Transistorgeometrie,
d. h. für
einen vorgegebenen Technologieknotenpunkt, eine höhere Arbeitsgeschwindigkeit
mit dem selben Maß an
Leckstrom erreicht werden, oder für eine gegebene Arbeitsgeschwindigkeit
können
die Leckströme
und damit die Leistungsaufnahme reduziert werden. Auf einem mehr
globaleren Maßstab
können Prozessungleichförmigkeiten,
die sich als eine Abweichung elektrischer Eigenschaften der Bauteile zeigen,
die an unterschiedlichen Positionen einer Scheibe angeordnet sind,
oder als Abweichungen von Bauelemente, die auf unterschiedlichen
Scheiben ausgebildet sind, verringert oder kompensiert werden, indem
selektiv der Pegel der Spannung an unterschiedlichen Scheiben oder
Scheibenpositionen entsprechend angepasst wird, wobei die Spannungsanpassung
auf Transistorebene stattfindet, d. h. in den Kanalgebieten der
beteiligten Transistorbauelemente und damit die Spannungsbearbeitung äußerst effizient
macht.
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Wie
zuvor erläutert
ist, werden spannungsinduzierte Probleme relevanter bei zunehmender
Miniaturisierung der Strukturgrößen und
somit ist die vorliegende Erfindung insbesondere vorteilhaft in
Verbindung mit äußerst größenreduzierten
Halbleiterbauelemente, wodurch die Aussicht für eine weitere Bauteilreduzierung
geboten wird, ohne dass eine wesentliche Abnahme der Leistung zu
befürchten
ist, die durch die Problematik der mechanischen Spannungen hervorgerufen
wird.
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Mit
Bezug zu den Zeichnungen werden nun weitere anschauliche Ausführungsformen
der vorliegenden Erfindung detaillierter beschrieben.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 150 mit
einem ersten Transistorelement 100n und einem zweiten Transistorelement 100p.
Die Transistorelemente 100n, 100p können unterschiedliche
Arten von Transistorelementen, etwa einen n-Kanaltransistor und einen
p-Kanaltransistor, oder Transistoren der gleichen oder unterschiedlichen
Arten repräsentieren, die
an unterschiedlichen Chippositionen oder Substratpositionen angeordnet
sind, und in besonderen Ausführungsformen
kann der Transistor 100n einen n-Kanaltransistor und der
zweite Transistor 100p einen p-Kanaltransistor repräsentieren,
die beide so angeordnet sind, um ein komplementäres Transistorpaar zu bilden.
Obwohl die Transistoren 100n und 100p sich voneinander
in Größe, Leitfähigkeitsart, Position,
Funktion und dergleichen unterscheiden können, sind die Transistoren
der Einfachheit halber so gezeigt, dass sie im Wesentlichen den
gleichen Aufbau aufweisen und daher sind entsprechende Komponenten
der Transistoren 100n und 100p durch die gleichen
Bezugszeichen bezeichnet. Ferner sollte beachtet werden, dass obwohl
die vorliegende Erfindung besonders vorteilhaft ist für Transistorelemente
ohne spannungsinduzierende Komponenten, etwa zusätzliche Epitaxialschichten,
die in oder unterhalb der entsprechenden Kanalgebiete ausgebildet
sind, die vorliegende Erfindung auch mit derartigen zusätzlichen
spannungserzeugenden Techniken kombiniert werden kann. Ferner sollte
beachtet werden, dass in der folgenden detaillierten Beschreibung weiterer
anschauliche Ausführungsformen
der vorliegenden Erfindung auf Transistorelemente Bezug genommen
wird, die als SOI-(Silizium auf Isolator) Bauelemente ohne erhöhte Drain-
und Sourcegebiete bereitgestellt sind. Wie jedoch im Verlaufe der
Beschreibung deutlich wird, kann die vorliegende Erfindung ebenso
auf Transistorelemente angewendet werden, die auf Halbleitervollsubstraten
hergestellt sind, und ebenso auf Transistorarchitekturen angewendet
werden kann, in denen erhöhte
Drain- und Sourcegebiete verwendet sind.
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Das
Halbleiterbauelement 150 umfasst ein Substrat 101 mit
einer darauf ausgebildeten isolierenden Schicht 102, etwa
einer vergrabenen Siliziumdioxidschicht, einer Siliziumnitridschicht
und dergleichen, woran sich eine kristalline Halbleiterschicht 103 anschließt, die
in der folgenden Beschreibung als „Silizumschicht" bezeichnet wird,
da der größte Teil
integrierter Schaltungen mit komplexen Logikschaltungen auf der
Grundlage von Silizium hergestellt wird. Es sollte jedoch beachtet
werden, dass die Halbleiterschicht 103 aus einem beliebigen
geeigneten Halbleitermaterial entsprechend den Entwurfserfordernissen
aufgebaut sein kann. Der erste und der zweite Transistor 100n, 100p können voneinander durch
eine Isolationsstruktur 120, beispielsweise in Form einer
Flachgrabenisolation getrennt sein. Der erste Transistor 100 umfasst
ferner eine Gateelektrodenstruktur 105 mit einem Halbleiterbereich 106, etwa
einem Polysiliziumbereich und einem metallenthaltenden Bereich 108,
der beispielsweise in Form eines Metallsilizids vorgesehen ist.
Die Gateelektrodenstruktur 105 umfasst ferner eine Gateisolationsschicht 107,
die die Gateelektrodenstruktur 105 von einem Kanalgebiet 104 trennt,
das wiederum in lateraler Richtung geeignet dotierte Source- und Draingebiete 111 mit
darin ausgebildeten Metallsilizidgebieten 112 trennt. Ein
Abstandselemente 110 ist benachbart zu den Seitenwänden der
Gateelektrodenstruktur 105 ausgebildet und ist davon durch
eine Beschichtung 109 getrennt, die auch zwischen den Source-
und Draingebieten 111 und dem Abstandselement 110 ausgebildet
ist. In einigen Fällen
kann die Beschichtung 109 weggelassen werden.
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Der
zweite Transistor 100p kann im Wesentlichen den gleichen
Aufbau und die gleichen Komponenten aufweisen, wobei das Kanalgebiet 104 und die
Drain- und Sourcegebieten 111 andere Dotierstoffe im Vergleich
zu den entsprechenden Gebieten des Transistors 100n aufweisen
können,
wenn der erste und der zweite Transistor 100n, 100p Transistorelemente
unterschiedlicher Leitfähigkeitstypen
repräsentieren.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 150,
wie es in 1a gezeigt ist, kann die folgenden
Prozesse umfassen. Das Substrat 101, die isolierende Schicht 102 und
die Halbleiterschicht 103 können durch moderne Scheibenverbundtechniken
hergestellt werden, wenn das Halbleiterbauelement 150 ein
SOI-Bauelement repräsentiert,
oder das Substrat 101 kann ohne die isolierende Schicht 102 als
ein Halbleitervollsubstrat bereitgestellt sein, wobei die Halbleiterschicht 103 einen
oberen Bereich des Substrats repräsentieren kann, oder durch
epitaxiale Wachstumstechniken hergestellt sein kann.
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Danach
wird die Gateisolationsschicht 107 abgeschieden und/oder
durch Oxidation gemäß gut etablierter
Prozesstechniken gebildet, woran sich die Abscheidung eines Gateelektrodenmaterials,
etwa Polysilizium, mittels chemischer Dampfabscheidung (CVD) bei
geringem Druck anschließt.
Anschließend werden
das Gateelektrodenmaterial und die Gateisolationsschicht 107 durch
fortschrittliche Photolithographie- und Ätztechniken in Übereinstimmung
mit gut etablierten Prozessrezepten strukturiert. Anschließend werden
Implantationssequenzen in Verbindung mit dem Herstellungsprozess
für das
Ausbilden des Abstandselements 110 durchgeführt, wobei das
Abstandselement 110 als zwei oder mehrere unterschiedliche
Abstandselemente mit zwischendurch ausgeführten Implantationsprozessen
hergestellt werden kann, wenn eine in lateraler Richtung anspruchsvoll
profilierte Dotierstoffkonzentration für die Drain- und Source-Gebiete 111 erforderlich
ist. Beispielsweise können
Erweiterungsgebiete mit geringerer Eindringtiefe erforderlich sein.
Nach Ausheizprozessen zum Aktivieren und zum teilweise Ausheilen
von durch die Implantation hervorgerufenen Kristallschäden werden
die Metallsilizidgebiete 108 und 112 gebildet,
indem ein hochschmelzendes Metall abgeschieden und eine chemische
Reaktion mit dem darunter liegenden Silizium bewirkt wird, wobei
das Abstandselement 110 als eine Reaktionsmaske zur Verhinderung
oder zur Reduzierung der Ausbildung einer Metallverbindung zwischen
der Gateelektrodenstruktur 105 und den Drain- und Sourcegebieten 111 dient.
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1b zeigt
schematisch das Halbleiterbauelement 150 mit einer ersten
dielektrischen Schicht 116, die über den Transistorelementen 110n und 110p gebildet
ist. Typischerweise sind die Transistorelemente 110n, 110p in
einem dielektrischen Zwischenschichtmaterial (in 1b nicht
gezeigt) eingebettet, über
welchem entsprechende Metallisierungsschichten herzustellen sind,
um die erforderlichen elektrischen Verbindungen zwischen den einzelnen Schaltungselementen
zu schaffen. Das dielektrische Zwischenschichtmaterial wird durch
einen anisotropen Ätzprozess
strukturiert, um Kontakte zu der Gateelektrodenstruktur 105 und
den Drain- und Sourcegebieten 111 herzustellen. Da dieser
anisotrope Ätzprozess
bis zu unterschiedlichen Tiefen durchgeführt werden muss, wird üblicherweise
eine zuverlässige Ätzstoppschicht
vorgesehen, um ein Materialabtrag an der Gateelektrodenstruktur 105 zu
vermeiden, wenn die Ätzfront
die Gateelektrode 105 erreicht und dann zu den Drain- und Sourcegebieten 111 weiterwandert.
Somit ist in speziellen Ausführungsformen die
erste dielektrische Schicht 116 so gestaltet, um auch,
zumindest teilweise, als eine Ätzstoppschicht für eine Kontaktätzung zu
dienen, so dass diese auch als eine Kontaktätzstoppschicht bezeichnet werden kann.
Häufig
weist das dielektrische Zwischenschichtmaterial Siliziumdioxid auf
und damit kann die erste dielektrische Schicht 116 aus
Siliziumnitrid aufgebaut sein, da Siliziumnitrid eine gute Ätzselektivität bei gut
etablierten anisotropen Prozessrezepten zum Ätzen von Siliziumdioxid aufweist.
Insbesondere kann Siliziumnitrid entsprechend gut etablierte Abscheiderezepte
abgeschieden werden, wobei die Abscheideparameter so eingestellt
werden können,
um eine spezifizierte intrinsische mechanische Spannung zu schaffen,
während
gleichzeitig die gewünschte
hohe Ätzselektivität zu Siliziumdioxid
beibehalten wird. Typischerweise wird Siliziumnitrid durch plasmaunterstützte chemische
Dampfabscheidung (CVD) abgeschieden, wobei beispielsweise Parameter
der Plasmaatmosphäre,
etwa die Vorspannungsleistung, die der Plasmaatmosphäre zugeführt wird,
so variiert werden können,
um die in der abgeschiedenen Siliziumnitridschicht hervorgerufene
mechanische Spannung einzustellen. Beispielsweise kann die Abscheidung
auf der Grundlage gut etablierter Prozessrezepte basierend auf Silan
(SiH4) und Ammoniak (NH3),
Stickstoffoxid (N2O) oder Stickstoff (N2) in einer Abscheideanlage für plasmaunterstütztes CVD
für eine
Siliziumnitridschicht durchgeführt werden.
Die Spannung in der Siliziumnitridschicht kann durch die Abscheidebedingungen
festgelegt werden, wobei beispielsweise eine Druckspannung in Siliziumnitrid
von ungefähr
150 MPa bei einer moderat hohen Vorspannungsleistung gemäß gut etablierter
Abscheiderezepte erreicht werden kann, während in anderen Ausführungsformen
eine Zugspannung von ungefähr
0 bis 1000 MPa erreicht werden kann. Im Allgemeinen hängt die
in dem Siliziumnitrid während
der Abscheidung erzeugte Spannung von der Gasmischung, der Abscheiderate,
der Temperatur und dem Ionenbeschuss ab. Gemäß gut bekannter Rezepte kann
der entsprechende Betrag an Zugspannung oder Druckspannung in der
Schicht eingestellt werden, indem beispielsweise einer oder mehrere
dieser Prozessparameter, die die Plasmaatmosphäre festlegen, während des
Abscheidens der Schicht durch plasmaunterstützte chemische Dampfabscheidung
variiert werden. Insbesondere die Vorspannungsenergie, die der Plasmaatmosphäre zugeführt wird,
kann so variiert werden, um das Maß an Ionenbeschuss während des
Abscheideprozesses einzustellen, wodurch Zugspannung oder Druckspannung
in der Siliziumnitridschicht erzeugt werden. Um ein gewünschtes
Maß an
Ionenbeschuss zu erzeugen, werden häufig CVD-Reaktoren mit zwei Frequenzen
verwendet, um einen gewünschten
Betrag an Vorspannungsleistung einzustellen. Wenn beispielsweise
die Zufuhr an Niedrigfrequenzenergie deutlich reduziert oder abgeschaltet
wird, wird eine Siliziumnitridschicht mit Zugspannung erzeugt. Andererseits
erzeugt eine moderat hohe Vorspannungsleistung Druckspannung in
der Siliziumnitridschicht. Ein entsprechender Abschei deprozess kann mit
einer beliebigen Abscheideanlage durchgeführt werden, die das Erzeugen
einer geeigneten Plasmaatmosphäre
ermöglicht.
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Zum
Beispiel kann die erste dielektrische Schicht 116 als eine
Siliziumnitridschicht mit einer spezifizierten Druckspannung abgeschieden
werden. Es sollte beachtet werden, dass entsprechende Prozessrezepte
zum Abscheiden von Siliziumnitrid mit einer gewünschten Größe an Druckspannung oder Zugspannung
leicht auf der Grundlage von Testsubstraten erstellt werden können, wobei
einer oder mehrere Prozessparameter variiert und die Spannungseigenschaften
der Siliziumnitridschichten gemessen und mit den entsprechenden
Prozessparametern in Korrelation gesetzt werden können. In
der folgenden Beschreibung wird angenommen, dass die erste dielektrische
Schicht 116 eine Druckspannung aufweist, während in
anderen Ausführungsformen eine
Zugspannung erzeugt werden kann.
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1c zeigt
schematisch das Halbleiterbauelement 150 mit einer Lackmaske 140,
die darauf ausgebildet ist, wobei die Lackmaske 140 das
Transistorelement 100n freilegt und das zweite Transistorelement 100p bedeckt.
Die Lackmaske 140 kann in Übereinstimmung mit Photolithographiemasken gebildet
werden, die auch für
die Herstellung von p- und n-Transistoren
erforderlich sind, und somit kann die Herstellung der Lackmaske 140 ohne
Aufwand in den konventionellen Prozessablauf integriert werden. Ferner
wird das Bauelement 150 einer Behandlung 160 mit
nicht reaktiven Ionen unterzogen, die beispielsweise Xenon, Germanium
und dergleichen enthalten, wenn die Behandlung 160 als
eine Ionenimplantationssequenz ausgeführt wird. Auf Grund des Ionenbeschusses
wird die molekulare Struktur eines ersten Bereichs 116n der
Schicht 116 so modifiziert, um die intrinsische Spannung
innerhalb des ersten Bereichs 116n der Schicht 116 deutlich
zu reduzieren. Die Prozessparameter der Behandlung 160 können, wenn
diese als ein Ionenimplantationsprozess durchgeführt wird, gemäß der Schichtdicke
der dielektrischen Schicht 116 und der Art der verwendeten Ionengattung
bestimmt werden. Beispielsweise kann eine Dosis von ungefähr 1015 bis 1016 Ionen/cm2 bei einer Implantationsenergie von ungefähr 10 bis
100 keV für
eine Schichtdicke von ungefähr
50 bis 100 nm für
die oben spezifizierten Ionengattungen angewendet werden. Relevante
Parameterwerte können jedoch
einfach durch Simulation ermittelt werden. In anderen Ausführungsformen
kann die Behandlung 160 in einer Plasmaatmosphäre auf der
Grundlage inerter Gase, etwa Argon, Helium und dergleichen, durchgeführt werden,
die eine höhere
Eindringtiefe bei geringeren Beschleunigungsenergien zeigen, wodurch
die in einer Plasmaatmosphäre
erzeugten Ionenenergien als geeignet zum Entspannen der intrinsischen
Spannung in dem Bereich 116n betrachtet werden kann. Eine
geeignete Plasmaatmosphäre kann
in einer beliebigen geeigneten Plasmaätz- oder Plasmaabscheideanlage
erzeugt werden.
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1d zeigt
schematisch das Halbleiterbauelement 150 nach dem Ende
des Ionenbeschusses 160 mit einem spannungsreduzierten
oder im Wesentlichen spannungsfreien Bereich 116n – abhängig von
den Prozesserfordernissen -, der über dem ersten Transistor 100n vorgesehen
ist, und mit einem Bereich 116p, der noch die Druckspannung
der ursprünglich
abgeschiedenen dielektrischen Schicht 116 aufweist. In
einigen Ausführungsformen
kann die reduzierte intrinsische Spannung des ersten Bereichs 116n oder
die deutlich verringerte Druckspannung als ausreichend angesehen
werden, um die gewünschte
Modifizierung des elektrischen Verhaltens des Kanalgebiets 104 des
ersten Transistors 100n zu erreichen, um damit ein im Wesentlichen
symmetrisches Verhalten des ersten und des zweiten Transistors 100n, 100p zu
erzielen, und die weitere Bearbeitung des Halbleiterbauelements 150 kann
fortgesetzt werden, indem ein dielektrisches Zwischenschichtmaterial,
etwa Siliziumdioxid, abgeschieden wird und entsprechende Kontaktöffnungen
gebildet werden, wobei der erste und der zweite Bereich 116n, 116p als Ätzstoppschichten
verwendet werden.
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1e zeigt
das Halbleiterbauelement 150 gemäß weiterer anschaulicher Ausführungsformen, wenn
ein ausgeprägtere
Modifizierung der Spannungsbedingung in dem Kanalgebiet 104 des
ersten Transistors 100n gewünscht ist. Wie zuvor erläutert ist,
kann eine Zugspannung in dem Kanalgebiet 104 für eine erhöhte Beweglichkeit
von Elektronen sorgen, wenn der Transistor 100n einen n-Transistor
repräsentiert.
Daher kann eine zweite dielektrische Schicht 117 über dem
ersten und dem zweiten Transistor 100n, 100p gebildet
werden, die eine intrinsische Spannung aufweist, wie sie für den ersten
Transistor 100n gewünscht
wird. Beispielsweise kann die dielektrische Schicht 117 so
abgeschieden werden, dass diese eine intrinsische Zugspannung mit
einer spezifizierten Größe aufweist.
In einigen Ausführungsformen
kann die Druckspannung in dem zweiten Bereich 116p so gewählt sein,
um deutlich die Zugspannung, die von der zweiten dielektrischen Schicht 117 hervorgerufen
wird, überzukompensieren,
um damit ein gewünschtes
Maß an
Gesamtspannung in dem Kanalgebiet 104 des zweiten Transistors 100p,
beispielsweise eine Druckspannungsbedingung, zu erreichen. In anderen
Ausführungsformen
kann die teilweise Kompensierung der Druckspannung des zweiten Bereichs 116p durch
die Zugspannung der dielektrischen Schicht 117 als unzureichend
erscheinen und somit kann die intrinsische Spannung, die von der
dielektrischen Schicht 117 über dem zweiten Transistor 100p hervorgerufen wird,
modifiziert werden, indem beispielsweise eine Behandlung ähnlich zu
der Behandlung 160 ausgeführt wird, oder in anderen Ausführungsformen
wird der Bereich der Schicht 117 über dem zweiten Transistor 100p entfernt.
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1f zeigt
schematisch das Halbleiterbauelement 150 mit einer Lackmaske 170,
die darauf ausgebildet ist und die das erste Transistorelement 100n abdeckt,
während
sie das zweite Transistorelement 100p freilegt. Des weiteren
wird der zweite Transistor 100p einem Plasmaätzprozess 180 unterzogen,
um den freigelegten Bereich der Schicht 117 zu entfernen.
In einigen Ausführungsformen
kann die dielektrische Schicht 117 eine dünne Beschichtung (nicht
gezeigt) aufweisen, die auf der ersten dielektrischen Schicht 116 ausgebildet
ist, um eine Indikation zu erzeugen, wenn die Ätzfront des Plasmaätzprozesses 180 ungefähr den zweiten
Bereich 116p der Schicht 116 erreicht, oder die
Beschichtung kann als eine Ätzstoppschicht
dienen.
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1g zeigt
schematisch das Halbleiterbauelement 150 nach der Entfernung
des freigelegten Bereichs der Schicht 117 und nach dem
Entfernen der Lackmaske 170. Somit ist eine in dem Kanalgebiet 104 des
ersten Transistors 100n erzeugte Spannung im Wesentlichen
durch die zweite dielektrische Schicht 117 bestimmt, während die
Spannung in dem Kanalgebiet 104 des zweiten Transistors 100p im Wesentlichen
durch den zweiten Bereich 116p festgelegt ist. Es sollte
beachtet werden, dass die Art und die Größe der intrinsischen Spannung
in der ersten dielektrischen Schicht 116 und der zweiten
dielektrischen Schicht 117 entsprechend den Entwurfserfordernissen
festgelegt werden kann und nicht notwendigerweise so gewählt werden
muss, wie dies zuvor beschrieben ist.
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In
einer weiteren Ausführungsform
kann der in 1f gezeigte Plasmaätzprozess 180 durch
einen Ionenbeschuss ersetzt werden, der ähnlich zu dem Ionenbeschuss 160 in 1c ist,
um damit die Spannung in dem freigelegten Bereich der dielektrischen
Schicht 117 zu verringern oder aufzuheben, ohne dass die
Schicht entfernt wird. Durch geeignetes Festlegen der Implantationsparameter
oder der Parameter für
eine Plasmaatmosphäre
kann das Maß an
Spannungsrelaxation in geeigneter Weise so gesteuert werden, um
die gewünschte
gesamte induzierte Spannung in dem Kanalgebiet 104 des
zweiten Transistors 100p zu erreichen. Auf diese Weise
kann eine im Wesentlichen äquivalente
Schichtdicke für die
Schichten 116 und 117 über dem ersten und dem zweiten
Transistorelement 100n, 100p erhalten werden,
wodurch im Wesentlichen identische Ätzbedingungen während eines
nachfolgenden Ätzprozesses für Kontaktöffnungen
erreicht werden.
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Ferner
werden in den zuvor beschriebenen Ausführungsformen in vorteilhafter
Weise eine Zugspannung in n-Transistoren und eine Druckspannung in
p-Transistoren erzeugt. Jedoch kann eine beliebige andere Kombination
an Spannungen erzeugt werden. Insbesondere können mehr als zwei unterschiedliche
Spannungspegel an mehr als zwei unterschiedlichen Substratpositionen
erreicht werden. Beispielsweise kann der Ionenbeschuss 160 in
mehreren Schritten, möglicherweise
mit unterschiedlichen Parametern, ausgeführt werden, wobei jeder Schritt
mit einer anderen Lackmaske 140 ausgeführt wird. In ähnlicher
Weise muss der Plasmaätzprozess 180 die
entsprechende Schicht 117 nicht vollständig entfernen und kann ebenso
in mehreren Schritten unter Anwendung unterschiedlicher Lackmasken 170 ausgeführt werden.
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Mit
Bezug zu den 2a bis 2j werden nunmehr
weitere anschauliche Ausführungsformen beschrieben.
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In 2a umfasst
ein Halbleiterbauelement 250 ein erstes Transistorelement 200n und
ein zweites Transistorelement 200p. Der Aufbau des ersten und
des zweiten Transistorelements 200n und 200p kann
der gleiche sein, wie dies mit Bezug zu 1a beschrieben
ist, und es werden somit die gleichen Bezugszeichen verwendet, mit
Ausnahme einer führenden „2" anstelle einer führenden „1". Daher wird eine
detaillierte Beschreibung dieser Komponenten weggelassen.
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2b zeigt
schematisch das Halbleiterbauelement 250 mit einer darauf
ausgebildeten ersten dielektrischen Schicht 216, die eine
erste Beschichtung 216a, eine spannungsinduzierende Schicht 216b und
eine zweite Beschichtung 216c aufweist. In einer Ausführungsform
können
die Beschichtungen 216a und 216c aus Siliziumdioxid
aufgebaut sein, während
die spannungsinduzierende Schicht 216b Siliziumnitrid aufweisen
kann. Abscheiderezepte für Siliziumdioxid
sind im Stand der Technik gut etabliert und können daher vorteilhaft bei
der Herstellung der Beschichtungen 216 und 216c angewendet
werden. Hinsichtlich der Herstellung der spannungsinduzierenden
Schicht 216b gelten die gleichen Kriterien, wie sie zuvor
mit Bezug zu der dielektrischen Schicht 116 in 1b dargelegt
sind. Der Einfachheit halber wird angenommen, dass die spannungsinduzierende Schicht 216b eine
Druckspannung aufweist, die auf das zweite Transistorelement 200p übertragen
wird, während
der erste Transistor 200n eine Zugspannung erhalten soll.
In anderen Ausführungsformen kann
jedoch die spannungsinduzierende Schicht 216b eine Zugspannung
aufweisen.
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2c zeigt
schematisch das Halbleiterbauelement 250 mit einer Lackmaske 240,
die darauf ausgebildet ist und die den zweiten Transistor 200p bedeckt
und den ersten Transistor 200n freilegt. Ferner unterliegt
das Halbleiterbauelement 250 einem nasschemischen Ätzprozess 260,
um den freigelegten Bereich der Beschichtung 216c zu entfernen.
In einer speziellen Ausführungsform
basiert der nasschemische Ätzprozess
auf verdünnter
Fluorsäure (HF),
die Siliziumdioxid der Beschichtung 216c angreift, die
jedoch für
die Lackmaske 240 ein deutlich reduzierte Ätzrate aufweist.
Entsprechende Ätzrezepte
zum selektiven Entfernen von Siliziumdioxid mittels HF sind im Stand
der Technik gut bekannt.
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2d zeigt
schematisch das Halbleiterbauelement 250 nach dem Entfernen
des freigelegten Bereichs der Beschichtung 216c und nach
dem Entfernen der Lackmaske 240. Somit ist das zweite Transistorelement 200p weiterhin
von der Beschichtung 216c bedeckt, während die spannungsinduzierende
Schicht 216b über
dem ersten Transistor 200n freigelegt ist.
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In
Fig. 2e unterliegt das Halbleiterbauelement 250 einem
weiteren nasschemischen Ätzprozess 261,
der so gestaltet ist, um die spannungsinduzierende Schicht 216b selektiv
zu entfernen, während
die Beschichtungen 216a und 216c im Wesentlichen
nicht angegriffen werden. In einer anschaulichen Ausführungsform
kann die spannungsinduzierende Schicht 216b aus Siliziumnitrid
aufgebaut sein und somit kann die Ätzchemie auf der Grundlage
heißer
Phosphorsäure
(H3PO4) aufgebaut
sein, die eine ausgezeichnete Ätzselektivität in Bezug
auf Siliziumdioxid aufweist. Somit wird die spannungsinduzierende
Schicht 216b über
dem zweiten Transistorelement 200p beibehalten, mit Ausnahme
kleiner Unterätzbereiche
(nicht gezeigt), wohingegen die spannungsinduzierende Schicht 216b über dem
ersten Transistorelement 200n im Wesentlichen vollständig entfernt wird.
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2f zeigt
schematisch das Halbleiterbauelement 250 mit einer weiteren
Lackmaske 241, die darauf gebildet ist und die das erste
Transistorelement 200n bedeckt, während das zweite Transistorelement 200p freigelegt
ist. Ferner unterliegt das Halbleiterbauelement 250 einem
weiteren nasschemischen Ätzprozess 262,
um die freigelegte Beschichtung 216c über dem zweiten Transistorelement 200p zu
entfernen. Ähnlich
wie bei dem Ätzprozess 260 kann
der Prozess 262 auf der Grundlage von HF durchgeführt werden,
wenn die Beschichtung 216c aus Siliziumdioxid aufgebaut
ist, während
die Beschichtung 216a auf dem ersten Transistor 200n durch
die Lackmaske 241 geschützt
ist.
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2g zeigt
schematisch das Halbleiterbauelement 250 nach Beendigung
des nasschemischen Ätzprozesses 262 und
nach dem Entfernen der Lackmaske 241. Somit weist der zweite
Transistor 200p die freigelegte spannungsinduzierende Schicht 216b darauf
ausgebildet auf, während
der erste Transistor 200n noch von der Beschichtung 216a bedeckt
ist. Als nächstes
kann eine weitere dielektrische Schicht mit einer intrinsischen
Spannung, die sich von der intrinsischen Spannung der spannungsinduzierenden Schicht 216b unterscheidet,
abgeschieden werden.
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2h zeigt
das Halbleiterbauelement 250 mit einer darauf ausgebildeten
zweiten dielektrischen Schicht 217 mit einer spezifizierten
intrinsischen Spannung, etwa einer Zugspannung, die über dem ersten
und dem zweiten Transistorelement 200n, 200p ausgebildet
ist. Hinsichtlich der Abscheidungsrezepte, der Schichteigenschaften,
etwa der Schichtdicke, der Materialzusammensetzung, etc., gelten die
gleichen Kriterien, wie sie zuvor mit Bezug zu den Schichten 116, 117 und 216b dargelegt
sind. In einer anschaulichen Ausführungsform kann die zweite
dielektrische Schicht 217 aus Siliziumnitrid mit einer Schichtdicke
aufgebaut sein, die geeignet ist, um als eine Kontaktätzstoppschicht
in nachfolgenden Herstellungsprozessen zu dienen.
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2i zeigt
schematisch das Halbleiterbauelement 250 mit einer weiteren
darauf ausgebildeten Lackmaske 242, die das erste Transistorelement 200n bedeckt,
während
das zweite Transistorelement 200p freigelegt ist. Da die
in dem Kanalgebiet 204 des zweiten Transistorelements 200p hervorgerufene
Spannung momentan zumindest teilweise durch die spannungserzeugende
Schicht 216b und die dielektrische Schicht 217 festgelegt
ist, kann das zweite Transistorelement 200p gemäß einer
Ausführungsform
einer Behandlung 263 zum Entspannen oder Reduzieren der
intrinsischen Spannung in der Schicht 217 unterworfen werden.
Dazu kann eine Behandlung mit nicht reaktiven Ionen mittels einer
Ionenimplantation auf der Grundlage von beispielsweise Xenon, Germanium
und dergleichen ausgeführt werden,
oder es kann eine Plasmabehandlung auf der Grundlage von Argon,
Helium und dergleichen angewendet werden. Die Prozessparameter der
Behandlung 263 können
auf der Grundlage der gewünschten
Gesamtspannung in dem Kanalgebiet 204 des zweiten Transistors 200p und
in Übereinstimmung
mit den Eigenschaften der dielektrischen Schicht 217, etwa
der Schichtdicke, der Materialzusammensetzung und dergleichen festgelegt
werden. Entsprechende Prozessrezepte und Prozessparameter können einfach
beispielsweise auf der Grundlage von Testdurchläufen, Simulation und dergleichen
ermittelt werden. Wie zuvor mit Bezug zu dem Ionenbeschuss 160 und
der Plasmabehandlung 180 erläutert ist, kann das Maß an Spannungsrelaxation und
die Position der Spannungsrelaxation während der Behandlung 263 gesteuert
werden, indem zwei oder mehrere Schritte mit unterschiedlichen Lackmasken 242 und
unterschiedlichen Prozessparametern durchgeführt werden.
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In
anderen Ausführungsformen
kann der Einfluss der dielektrischen Schicht 217 auf die
in dem Kanalgebiet 204 des zweiten Transistorelements 200p erzeugte
Spannung vermieden werden, indem der freigelegte Bereich der Schicht 217 durch
einen Plasmaätzprozess
entfernt wird, wobei vorteilhafterweise die Beschichtung 216c nicht
entfernt wird (vergleiche 2f),
die daher als eine wirksame Ätzstoppschicht
oder Ätzindikatorschicht
während
des Plasmaätzprozesses
benutzt werden kann, um damit in zuverlässiger Weise das Entfernen
des freigelegten Bereichs der Schicht 217 zu steuern. Somit
ist nach diesem Plasmaätzprozess
und dem entsprechenden Entfernen des freigelegten Bereichs der Schicht 217 die
Spannung in dem Kanalgebiet 204 des zweiten Transistors 200p im
Wesentlichen durch die spannungsinduzierende Schicht 216b bestimmt, während die
Spannung in dem ersten Transistorelement 200n im Wesentlichen
durch die verbleibende dielektrische Schicht 217 hervorgerufen
wird.
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Es
sei erneut auf 2i verwiesen; nach dem Ende
der Behandlung 263 ist der freigelegte Bereich der Schicht 217 im
Wesentlichen entspannt oder die Spannung darin ist deutlich reduziert
oder ist auf einen gewünschten
Pegel eingestellt.
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2j zeigt
schematisch das Halbleiterbauelement 250 nach Beendigung
der Behandlung 263 und dem Entfernen der Lackmaske 242,
wodurch eine Schicht 217p mit geringer Spannung verbleibt, die
nicht nennenswert zur Gesamtspannung des zweiten Transistorelements 200p beiträgt. Die
weitere Bearbeitung kann fortgesetzt werden, indem ein dielektrisches
Zwischenschichtmaterial, etwa Siliziumdioxid, über dem Halbleiterbauelement 250 abgeschieden
wird und entsprechende Kontaktöffnungen unter
Anwendung der Schichten 216b und 217 einerseits
und der Schicht 217 andererseits als Ätzstoppschichten gebildet werden.
Es sollte beachtet werden, dass der Unterschied in der Dicke der
Kontaktätzstoppschicht
für den
ersten Transistor 200n, d. h. die Schicht 217,
und für
den zweiten Transistor 200p, d. h. die Schicht 216p in
Kombination mit der Schicht 217p, den Herstellungsprozess
für die
Kontaktöffnungen
nicht wesentlich beeinflusst, da noch die Beschichtung 216a auf
beiden Transistorelementen vorhanden ist und daher als eine zusätzliche Ätzstoppschicht
bei der Öffnung
der entsprechenden Schicht 217 auf dem Transistor 200n einerseits
und der Schicht 217p in Kombination mit der Schicht 216p auf
dem Transistor 200p andererseits dienen kann.
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3a zeigt
schematisch im Querschnitt ein Halbleiterbauelement 350 mit
einem ersten Transistorelement 300n und einem zweiten Transistorelement 300p,
die einen Aufbau aufweisen können,
wie er mit Bezug zu den 1a und 2a beschrieben ist.
Somit sind entsprechende Komponenten durch die gleichen Bezugszeichen
bezeichnet, mit Ausnahme einer führenden „3" anstelle einer führenden „1" oder „2". Somit ist eine
detaillierte Beschreibung dieser Komponenten weggelassen.
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3b zeigt
das Halbleiterbauelement 350 mit einer darauf ausgebildeten
dielektrischen Schicht 316, die eine spannungsinduzierende
Schicht 316b, die beispielsweise Siliziumnitrid aufweist,
und eine Beschichtung 316c, die beispielsweise aus Siliziumdioxid
aufgebaut ist, aufweisen kann. In Bezug auf die Herstellung der
Beschichtung 316c und der spannungsinduzierenden Schicht 316b gelten
die gleichen Kriterien, wie sie zuvor mit Bezug zu den Beschichtungen 216a, 216c und
der spannungsinduzierenden Schicht 216b dargelegt sind.
Beispielsweise kann die spannungsinduzierende Schicht 316b eine Druckspannung
aufweisen, die auf das zweite Transistorelement 300p übertragen
werden kann, während
in dem ersten Transistorelement 300n eine Zugspannung zu
erzeugen ist.
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3c zeigt
schematisch das Halbleiterbauelement 350 mit einer darauf
ausgebildeten Lackmaske 340, die das zweite Transistorelement 300p bedeckt
und das erste Transistorelement 300n freilegt. Ferner unterliegt
das Halbleiterbauelement 350 einem Plasmatzprozess 360,
um die freigelegten Bereiche der Beschichtung 316a und
der spannungsinduzierenden Schicht 316b zu entfernen. Entsprechend
Plasmaätzrezepte
sind im Stand der Technik gut bekannt und es können Prozessparameter angewendet
werden, wie sie auch während
der Herstellung der Abstandselemente 310 verwendet werden.
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3d zeigt
schematisch das Halbleiterbauelement 350 nach dem Ende
des Plasmaätzprozesses 360 und
nach dem Entfernen der Lackmaske 340, wodurch auf dem zweiten
Transistor 300p die spannungsinduzierende Schicht 316b und
die Beschichtung 316c verbleibt, während der erste Transistor 300n im
Wesentlichen vollständig
freigelegt ist.
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3e zeigt
schematisch das Halbleiterbauelement 350 mit einer darauf
ausgebildeten zweiten dielektrischen Schicht 317 mit einer
spezifizierten intrinsischen Spannung, etwa einer Zugspannung, die auf
das Kanalgebiet 304 des ersten Transistorelement 300n zu übertragen
ist. Hinsichtlich der Abscheideparameter und der Eigenschaften der
dielektrischen Schicht 317 gelten die gleichen Kriterien,
wie sie zuvor mit Bezug zu den Schichten 117, 217 dargelegt
sind.
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3f zeigt
schematisch das Halbleiterbauelement 350 mit einer weiteren
Lackmaske 341, die darauf ausgebildet ist und die das erste
Transistorelement 300n bedeckt, während das zweite Transistorelement 300p freigelegt
ist. Ferner ist das Halbleiterbauelement 350 der Einwirkung
einer Plasmaätzatmosphäre 361 unterworfen,
um den freigelegten Bereich der dielektrischen Schicht 317 zu
entfernen. Entsprechende Prozessrezepte sind beispielsweise in Form
von Rezepten, wie sie während
der Herstellung des Abstandselements 310 verwendet werden, gut
bekannt. Während
des Ätzprozesses 361 dient die
Beschichtung 316c als eine Ätzstoppschicht oder eine Ätzindikatorschicht,
wodurch eine zuverlässige Steuerung
des Ätzprozesses 361 ermöglicht wird. Nach
dem Entfernen des freigelegten Bereichs der Schicht 317 können verbleibende
Teile der Beschichtung 316c, die während des Ätzprozesses 361 nicht vollständig aufgebracht
wurden, gemäß einiger
Ausführungsformen
durch beispielsweise einen nasschemischen Ätzprozess auf der Grundlage
von HF entfernt werden. Danach wird die Lackmaske 341 entfernt.
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3g zeigt
schematisch das Halbleiterbauelement 350 mit einer Schicht 316b,
die beispielsweise Druckspannung in dem Kanalgebiet 304 des
zweiten Transistors 300p hervorruft, wobei die verbleibende
Schicht 317 beispielsweise eine Zugspannung in dem Kanalgebiet 304 des
ersten Transistorelement 300n erzeugt. Wie in den vorher
beschriebenen Ausführungsformen
kann der weitere Bearbeitungsprozess des Halbleiterbauelements 350 mit
dem Abscheiden eines dielektrischen Zwischenschichtmaterials 380,
beispielsweise in Form von Siliziumdioxid, und mit dem Bilden von
Kontaktöffnungen 381 fortgesetzt
werden, wobei die spannungsinduzierenden Schichten 317 und 316b in
effizienter Weise als Ätzstoppschichten
während
des anisotropen Ätzprozesses
eingesetzt werden können.
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Es
gilt also: die vorliegende Erfindung stellt eine Technik bereit,
die die Herstellung spannungsinduzierender dielektrischer Schichten
ermöglicht,
die in direktem Kontakt mit Transistorstrukturen sind, oder die
in unmittelbarer Nähe über den
Transistorstrukturen angeordnet sind, wobei konventionelle und gut
etablierte Prozesse, etwa nasschemische Ätzprozesse, Plasmaätzprozesse,
Ionenimplantation oder Plasmabehandlungsprozesse angewendet werden
können,
um unterschiedliche Arten von spannungsinduzierenden Schichten an
unterschiedlichen Positionen bereitzustellen. Somit sind die spannungsbestimmenden
Parameter gut steuerbar und ermöglichen
eine effiziente Spannungsbehandlung. Insbesondere kann der in entsprechenden
Kanalgebieten von Transistorelementen hervorgerufene Spannungspegel
im Wesentlichen durch die dielektrische Schicht gesteuert werden,
die auch als Kontaktätzstoppschicht
dienen kann, wodurch die Spannungsbearbeitung deutlich vereinfacht
wird, da die Spannung im Wesentlichen durch eine einzelne gut steuerbare
Komponente anstatt durch zwei oder mehrere Komponenten, etwa Seitenwandabstandselemente
in Verbindung mit Kontaktätzstoppschichten bestimmt
ist. Es sollte beachtet werden, dass die mit Bezug zu den Zeichnungen
beschriebenen anschaulichen Ausführungsformen
kombiniert werden können
oder dass gewisse Prozessschritte durch Prozessschritte anderer
Ausführungsformen
in geeigneter Weise ersetzt werden können.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen der Erfindung
als die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.