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DE102004035788B4 - Verfahren zum Herstellen eines Isolierschicht-Bipolartransistors mit eingebauter Freilaufdiode - Google Patents

Verfahren zum Herstellen eines Isolierschicht-Bipolartransistors mit eingebauter Freilaufdiode Download PDF

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DE102004035788B4
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igbt
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semiconductor
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DE102004035788A
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Inventor
Hideki Takahashi
Shinji Aono
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

Verfahren zum Herstellen eines Isolierschicht-Bipolartransistors, das folgende Schritte nacheinander umfasst:
Ausbilden einer MOSFET-Zelle in einem Bereich eines Halbleitersubstrats (1) einer ersten Leitfähigkeitsart auf einer Seite des Halbleitersubstrats (1), in der eine erste Hauptfläche (1S1) davon enthalten ist;
Ausbilden einer ersten Halbleiterschicht (8) der ersten Leitfähigkeitsart und einer zweiten Halbleiterschicht (9) einer zweiten Leitfähigkeitsart angrenzend an die erste Halbleiterschicht, derart, dass sich die erste und zweite Halbleiterschicht jeweils von einem Abschnitt einer zweiten Hauptfläche (1S2A) des der MOSFET-Zelle zugewandten Halbleitersubstrats zum Inneren des Halbleitersubstrats erstrecken, nachdem die MOSFET-Zelle ausgebildet wurde; und
Ausbilden einer zweiten Hauptelektrode (10), die in Kontakt mit der ersten und der zweiten Halbleiterschicht auf der zweiten Hauptfläche (1S2) ist, welche die erste und zweite Halbleiterschicht (8, 9) darauf ausgebildet umfasst; und
dadurch gekennzeichnet, dass
das Verfahren darüber hinaus das Ausbilden eines als Maskenausrichtungsmarkierung dienenden Vorsprungs in einem Bereich des Halbleitersubstrats auf einer Seite...

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Bipolartransistors mit einer Isolierschicht (MOS-Struktur), und im Spezielleren auf ein Verfahren zum Herstellen eines Isolierschicht-Bipolartransistors (der nachstehend als „IGBT” abgekürzt wird und auch allgemein als „rückwärts leitender IGBT” bezeichnet werden kann), der eine eingebaute Freilaufdiode umfasst (die nachstehend auch als „FWD” abgekürzt wird). Der IGBT kann als Schaltvorrichtung mit einer in einer Wechselrichterschaltung eingebauten FWD verwendet werden, um eine Last wie einen Motor für Industriezwecke anzutreiben.
  • Beschreibung des Stands der Technik
  • In der Leistungselektronik zum Antreiben eines Motors oder dergleichen wird unter einer Bedingung, dass eine Nennspannung 300 V oder mehr beträgt, ein IGBT für gewöhnlich aufgrund seiner Eigenschaften als Schaltvorrichtung verwendet. Beim Einsatz eines IGBTs als Schaltvorrichtung wird auch eine mit der Schaltvorrichtung parallelgeschaltete Freilaufdiode (FWD) verwendet.
  • Bei einem typischen IGBT, der nach dem herkömmlichen Stand der Technik entwickelt wurde, ist eine Pufferschicht der N+-Art auf einer Kollektorschicht der P+-Art ausgebildet, und auf der Pufferschicht der N+-Art ist eine Schicht der N–-Art ausgebildet. Auch ist ein Basisbereich der P-Art selektiv auf einer Fläche der Schicht der N–-Art als Ergebnis einer Diffusion von Störstoffen der P-Art ausgebildet. Dann ist noch ein Source-Bereich auf einer Fläche des Basisbereichs der P-Art als Ergebnis selektiver Diffusion einer hohen Konzentration an Störstoffen der N-Art ausgebildet. Der Basisbereich der P-Art und der Source-Bereich sind unter Verwendung einer Polysiliziumschicht als Maske ausgebildet. Wegen des Einschlusses eines Bereichs, der den Bereich der P-Art und den Source-Bereich umfasst, in welchem eine doppelte Diffusion stattfindet, wird die Gesamtstruktur als „Double Diffused MOS” oder abgekürzt „DMOS”, also als zweifach diffundierter Metalloxid-Halbleiter bezeichnet. Auf der Fläche der Schicht der N–-Art, auf welcher der Basisbereich der P-Art und der Source-Bereich ausgebildet sind, ist eine Gate-Oxidschicht ausgebildet. Darüber hinaus ist eine Gate-Elektrode aus Polysilizium auf einem oberen Abschnitt der Gate-Oxidschicht ausgebildet, und somit dient ein Abschnitt des Basisbereichs der P-Art, welcher sich unter der Gate-Elektrode befindet, als Kanalbereich. Darüber hinaus ist eine Emitter-Elektrode so ausgebildet, dass sie sich über einen Teil einer Fläche des Source-Bereichs der N+-Art und einen mittleren Teil einer Fläche des Basisbereichs der P-Art erstreckt, und auf der Rückseite eines Substrats der N+-Art ist eine Kollektor-Elektrode ausgebildet.
  • Als Alternative zu dem vorgenannten IGBT wurde im herkömmlichen Stand der Technik ein Graben-IGBT entwickelt, bei dem eine Gate-Elektrode eines MOS in einem Graben ausgebildet ist, der im Silizium vorgesehen ist.
  • Es ist festzuhalten, dass eine Wechselrichterschaltung so arbeitet, dass sie eine Gleichstrom- in eine Wechselstromspannung umwandelt. Eine typische Wechselrichterschaltung umfasst den zuvor erwähnten IGBT, der als Schaltvorrichtung dient, und eine Freilaufdiode (FWD). Die Wechselrichterschaltung steuert einen zwei- oder dreiphasigen Wechselstrommotor, indem sie eine Kombination aus vier oder sechs Schaltungselementen verwendet, die jeweils aus dem IGBT und der mit diesem parallelgeschalteten Freilaufdiode bestehen. Im Spezielleren umfasst die Wechselrichterschaltung einen Gleichstromanschluss, der an eine Gleichstromversorgung angeschlossen ist und jeden der IGBTs einen Schaltvorgang durchführen lässt, um dadurch eine Gleichstrom- in eine Wechselstromspannung mit einer vorbestimmten Frequenz umzuwandeln, wodurch ein als Last dienender Motor mit Wechselstromspannung versorgt wird.
  • Es kann auf die folgenden Schriften Bezug genommen werden: japanische Patentanmeldung mit der Offenlegungsnr. 6-196705 (1) (welche nachstehend als „ JP 6-196705 A ” bezeichnet wird); japanische Patentanmeldung mit der Offenlegungsnr. 7-153942 (1) (welche nachstehend als „ JP 7-153942 A ” bezeichnet wird); japanische Patentanmeldung mit der Offenlegungsnr. 6-53511 (1) (welche nachstehend als „ JP 6-53511 A bezeichnet wird); japanische Patentanmeldung mit der Offenlegungsnr. 2-126682 (welche nachstehend als „ JP 2-126682 A ” bezeichnet wird); und japanische Patentanmeldung mit der Offenlegungsnr. 8-116056 .
  • Die Freilaufdiode wird in der wie zuvor beschriebenen Wechselrichterschaltung benötigt, weil der als Last dienende Motor induktiv ist. Was dieses Thema betrifft, werden Einzelheiten wie folgt dargelegt.
  • Die induktive Last hat die Eigenschaft, Energie in einem Magnetfeld zu speichern, das von einem Strom erzeugt wird. Dementsprechend bedeutet eine Veränderung beim Strom eine Veränderung bei der gespeicherten Energie. In der vorliegenden Beschreibung wird die Speicherfähigkeit einer induktiven Last durch „L” dargestellt. Bei Unterbrechung eines durch die Last fließenden Stroms, wird in L gespeicherte Energie der Last durch einen Vorgang, welcher den Strom zu unterbrechen sucht, freigesetzt, so dass die Energie so wirkt, dass sie eine Veränderung beim Strom verhindert. Ein plötzliches Freisetzen der in L des Motors gespeicherten Energie führt zur Entstehung einer elektrischen Energie, die hoch genug ist, um die Eigenschaften des IGBTs zu verschlechtern. Wenn der IGBT einen Schaltvorgang durchführt, und der durch den Motor fließende Strom plötzlich unterbrochen wird, verschlechtern sich die Eigenschaften des IGBTs aufgrund der freigesetzten Energie signifikant.
  • Angesichts dessen ist die Freilaufdiode vorgesehen, um den durch den Motor fließenden Strom während eines inaktiven Zustands des IGBTs durch einen Nebenpfad frei laufen zu lassen, um zu verhindern, dass der durch den Motor fließende Strom unter dem Einfluss des Schaltvorgangs verändert wird. Aus diesem Grund sind im herkömmlichen Stand der Technik bei der typischen Wechselrichterschaltung die Gleichstromversorgung und der Motor miteinander verbunden. Wenn somit der IGBT abschaltet und aufhört, eine Spannung an den Motor anzulegen, fließt der durch den Motor fließende Strom durch die Freilaufdiode und kehrt dabei aufgrund der in L gespeicherten Energie den Verlauf als Gleichstrom um. Im Ergebnis wird der Motor in einen Zustand versetzt, der einem Zustand entspricht, bei dem eine Rückwärts-Gleichstromspannung an den Motor angelegt wird. Eine Veränderung eines Verhältnisses zwischen einer Einschalt- und einer Ausschaltperiode des IGBTs führt zu einer Veränderung eines Verhältnisses zwischen einer Periode, während der eine Gleichstromspannung angelegt wird, und einer Periode, während der ein Rückwärtsstrom fließt. Dementsprechend kann eine an den Motor angelegte Spannung so gesteuert werden, dass sie gleichmäßig ist.
  • Indem das Verhältnis so verändert wird, dass es sinusförmig wird, ist es als solches möglich, den IGBT einen Schaltvorgang durchführen zu lassen und dadurch eine Wechselstromspannung aus der Gleichstromversorgung bereitzustellen, während verhindert wird, dass der durch den Motor fließende Strom wegen des Schaltvorgangs des IGBTs plötzlich unterbrochen wird.
  • Aufgrund der vorstehenden Betriebsweise der Wechselrichterschaltung muss vorgesehen werden, dass die Freilaufdiode umgekehrt mit einem bestimmten IGBT in Reihe geschaltet oder antiparallel an einen anderen IGBT angeschlossen wird, welcher dem wie vorstehend beschriebenen IGBT zugeordnet ist.
  • In dieser Hinsicht macht es ein herkömmlicher Leistungs-MOSFET, welcher auch als Schaltvorrichtung verwendet wird, nicht erfoderlich, zusätzlich eine Freilaufdiode anzuschließen, wenn der Leistungs-MOSFET als Schaltvorrichtung einer Wechselrichterschaltung verwendet wird, weil der Leistungs-MOSFET eine eingebaute, antiparallel angeschlossene Diode umfasst. Jedoch ist die Dichte eines leitbaren Stroms des Leistungs-MOSFET relativ niedrig, und somit ist der Leistungs-MOSFET ungeeignet für Hochstromanwendungen.
  • Damit besteht keine andere Wahl, als einen IGBT als Schaltvorrichtung einer Wechselrichterschaltung einzusetzen, um einen Motor o. dgl. anzutreiben. Der IGBT hat jedoch einen Aufbau, der durch Veränderung eines Teils aus einer Schicht der N+-Art gebildet ist, welche sich auf einer Seite einer Drain-Elektrode befindet, zu einer Schicht der P+-Art in einem Substrat eines Leistungs-MOSFETs, und somit entsteht eine Diode zwischen einer Kollektorschicht der P+-Art in einer Rückseite und einer darauf befindlichen Pufferschicht der N+-Art. Eine Durchbruchspannung (eine Vorwärtsabfallspannung Vf) der Diode liegt in einem Bereich von ca. 20 V bis 50 V. Eine solche Spannung ist als Durchbruchspannung einer Freilaufdiode zu hoch. Aufgrund des Vorhandenseins einer Sperre mit einer solch hohen Durchbruchspannung, können sich Eigenschaften des IGBTs beim Entstehen von Wärme aufgrund einer während des Freilaufs anliegenden Spannung signifikant verschlechtern. Aus diesem Grund könnte, während ein IGBT für einen Leistungs-MOSFET im Hinblick auf die Dichte leitbaren Stroms vorteilhaft ist, der Aufbau des IGBTs im Gegensatz zu einem MOSFET die Aufnahme einer Einbaudiode nicht zulassen, und deshalb muss immer noch eine Freilaufdiode angeschlossen werden, die bei der herkömmlichen Wechselrichterschaltung, die einen IGBT als Schaltvorrichtung einsetzt, unabhängig vom IGBT hergestellt ist.
  • Als Folge des Vorstehenden war es ein technisches Anliegen, auf dieselbe Weise eine Diode in einen IGBT einzubauen wie in einen Leistungs-MOSFET, welcher früher entwickelt wurde als der IGBT. Dazu wurden verschiedene Lösungsansätze vorgeschlagen.
  • Beispielsweise wird bei einem in der JP 7-153942 A vorgeschlagenen Aufbau der Einbau einer Diode in einen IGBT erzielt, indem eine Schicht der N+-Art ausgebildet wird, die sich durch eine Kollektorschicht der P+-Art in einer Rückseite des IGBTs erstreckt. Auch bei einem in der JP 6-53511 A vorgeschlagenen Aufbau wird der Einbau einer Diode in einen IGBT erzielt, indem ein Teil einer Kollektorschicht der P+-Art in einer Rückseite des IGBTs lokal so vorgesehen wird, dass sich ein Teil der Schicht der P+-Art in eine Schicht der N+-Art erstreckt. Es sollte jedoch festgehalten werden, dass sowohl die JP 7-153942 A als auch die JP 6-53511 A die vorstehenden Strukturen als Wunschdenken erwähnen und die vorgenannten Strukturen aus den folgenden Gründen noch nicht in praktischen Gebrauch genommen worden sind. Die meisten handelsüblich erhältlichen IGBTs haben eine Durchbruchspannung von 600 V oder 1200 V, und eine Schicht der N–-Art muss eine Dicke in einem Bereich von 50 μm bis 150 μm haben, um der Durchbruchspannung standzuhalten. Andererseits muss ein Wafer eine Dicke in einem Bereich von 250 μm bis 600 μm haben, um einen Waferprozess (W/P) zu durchlaufen. Von daher wird die Kollektorschicht der P+-Art in der Rückseite eine Dicke von 100 μm oder darüber haben. Demnach ist es in der Praxis schwierig, bei dem Aufbau der JP 7-153942 A polykristallinen Bereich der N-Art auszubilden, der so ausgelegt ist, dass er sich durch die Kollektorschicht der P+-Art erstreckt. Nunmehr mit Bezug auf die JP 6-53511 A ist die Dicke der N– Schicht zu dick, um eine Struktur zu bewerkstelligen, die den Fluss eines Stroms während des W/P zulässt, was dazu führt, dass bestimmte Wirkungen der Eigenschaften des IGBTs nicht genutzt werden können.
  • Alternativ schlägt die JP 2-126682 A vor, einen Teil einer N– Schicht an eine Kollektorelektrode anzuschließen, um die Eigenschaften eines IGBTs zu verbessern. Jedoch ist in der JP 2-126682 A , da eine Diode keine zufriedenstellenden Eigenschaften hat und somit zum Einsatz ungeeignet ist, eine Struktur offenbart, welche die Diode außer Betrieb setzt.
  • Darüber hinaus offenbart die JP 6-196705 A eine ähnliche Struktur. Insbesondere offenbart die JP 6-196705 A Struktur, bei der eine Schicht der P–-Art in einer Schicht der P-Art ausgebildet ist, die sich auf einer Seite einer obersten Fläche befindet, um die Erholungseigenschaften einer Einbaudiode zu verbessern. Darüber hinaus lehrt die JP 6-196705 A , dass eine Schicht der N–-Art eine Dicke von 50 μm und eine Kollektorschicht der P+-Art eine Dicke von 20 μm hat. Darüber hinaus wird nach dem in der JP 6-196705 A beschriebenen Herstellungsverfahren zuerst ein Substrat der N–-Art hergestellt, die Kollektorschicht der P+-Art und eine Kathodenschicht der N+-Art in der Rückseite ausgebildet, und dann ein MOSFET in der obersten Schicht ausgebildet. Das Verfahren der JP 6-196705 A erfordert, dass alle Schritte im W/P durchgeführt werden, wobei eine Dicke eines Wafers bei ca. 80 μm aufrechterhalten bleibt. Somit ist das Verfahren insofern nachteilhaft, als der Wafer während des W/P extrem schwierig zu handhaben ist.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist eine Aufgabe der Erfindung, ein verbessertes Verfahren zum Herstellen eines IGBT mit einer eingebauten FWD, bei dem sowohl der IGBT als auch die FWD ihre zum praktischen Gebrauch zufriedenstellend geeigneten elektrischen Eigenschaften aufweisen können. Erfindungsgemäß wird die Aufgabe gelöst durch ein Verfahren mit den Merkmalen des Anspruches 1.
  • Ein Isolierschicht-Bipolartransistor, welcher nicht als erfindungsgemäß beansprucht wird, umfasst ein Halbleitersubstrat einer ersten Leitfähigkeitsart, einen Isolierschichttransistor, eine erste Hauptelektrode, eine erste Halbleiterschicht der ersten Leitfähigkeitsart, eine zweite Halbleiterschicht einer zweiten Leitfähigkeitsart und eine zweite Hauptelektrode. Das Halbleitersubstrat umfasst eine erste Hauptfläche und eine zweite Hauptfläche. Der Isolierschichttransistor ist in einem Bereich des Halbleitersubstrats auf einer Seite des Halbleitersubstrats ausgebildet, in der die erste Hauptfläche eingeschlossen ist, und umfasst einen Kanal der ersten Leitfähigkeitsart, welcher in einem Basisbereich der zweiten Leitfähigkeitsart ausgebildet ist, der sich während eines aktiven Zustands des Isolierschichttransistors von der ersten Hauptfläche zum Inneren des Halbleitersubstrats erstreckt. Die erste Hauptelektrode ist auf der ersten Hauptfläche ausgebildet und mit dem Basisbereich des Isolierschichttransistors an der ersten Hauptfläche in Kontakt. Die erste Halbleiterschicht der ersten Leitfähigkeitsart ist auf der zweiten Hauptfläche des Halbleitersubstrats ausgebildet und dem Isolierschichttransistor zugewandt. Die zweite Halbleiterschicht der zweiten Leitfähigkeitsart ist auf der zweiten Hauptfläche des Halbleitersubstrats ausgebildet und dem Isolierschichttransistor zugewandt. Die zweite Hauptelektrode ist auf der ersten Halbleiterschicht und der zweiten Halbleiterschicht ausgebildet. Eine Grenzfläche zwischen der zweiten Hauptelektrode und der ersten bzw. zweiten Halbleiterschicht ist parallel zur ersten Hauptfläche. Darüber hinaus ist ein Abstand zwischen der ersten Hauptfläche und der Grenzfläche gleich 200 μm oder kleiner. Darüber hinaus ist eine Dicke der ersten bzw. zweiten Halbleiterschicht gleich 2 μm oder kleiner.
  • Dieser Isolierschicht-Bipolartransistor zeichnet sich dadurch aus, dass sowohl die elektrischen Eigenschaften (VCE(sat)), die an den Tag gelegt werden, wenn der Isolierschicht-Bipolartransistor mit der eingebauten Freilaufdiode als IGBT dient, als auch die elektrischen Eigenschaften (Vf), die an den Tag gelegt werden, wenn der Isolierschicht-Bipolartransistor mit der eingebauten Freilaufdiode als Diode dient, auf einem relativ niedrigen Pegel gehalten werden können, der sich zum praktischen Einsatz eignet.
  • Im Spezielleren nimmt die zweite Halbleiterschicht 30–80% Anschlussfläche der zweiten Hauptfläche ein, so dass VCE(sat) des IGBTs auf einem relativ niedrigen Pegel gehalten werden kann. Alternativ nimmt die erste Halbleiterschicht 20–70% Anschlussfläche der zweiten Hauptfläche ein, so dass Vf der Diode auf einem relativ niedrigen Pegel gehalten werden kann. Auch wird die Gesamtbreite der ersten und der zweiten Halbleiterschicht so gesteuert, dass sie gleich 50 μm oder größer ist. Dies macht es möglich, dass sowohl die elektrischen Eigenschaften (VCE(sat)) des IGBTs als auch die elektrischen Eigenschaften (Vf) der Diode auf einem relativ niedrigen Pegel gehalten werden können, der sich für den praktischen Einsatz eignet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Schaltungsschema eines Leistungswandlers, der einen IGBT mit einer eingebauten FWD verwendet.
  • 2 ist eine Längsschnittansicht eines Teils eines IGBTs mit einer eingebauten FWD.
  • 3 ist eine Längsschnittansicht eines Aufbaus zur Simulation, die ausgeführt wird, um den IGBT mit der eingebauten FWD zu prüfen.
  • 4A, 4B und 5 bis 9 zeigen Simulationsergebnisse des IGBTs mit der eingebauten FWD.
  • 10 ist eine Längsschnittansicht eines IGBTs mit einer eingebauten FWD nach einer ersten Abwandlung.
  • 11 ist eine Längsschnittansicht eines IGBTs mit einer eingebauten FWD nach einer zweiten Abwandlung.
  • 12 ist eine Längsschnittansicht eines IGBTs mit einer eingebauten FWD nach einer dritten Abwandlung.
  • 13 ist eine Längsschnittansicht eines Teils eines IGBTs mit einer eingebauten FWD.
  • 14 ist eine Längsschnittansicht eines IGBTs mit einer eingebauten FWD nach einer Abwandlung.
  • Die 15 bis 19 sind Längsschnittansichten zur Darstellung eines Verfahrens zur Herstellung eines IGBTs mit einer eingebauten FWD nach einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Die 20 und 21 sind Längsschnittansichten zur Darstellung eines Verfahrens zur Herstellung eines IGBTs mit einer eingebauten FWD nach einer Abwandlung der ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Die 22 bis 27 sind Längsschnittansichten zur Darstellung eines Verfahrens zur Herstellung eines IGBTs mit einer eingebauten FWD nach einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Die 28 bis 52 sind Draufsichten, um spezielle Beispiele von Flächen- oder zweidimensionalen Positionsverhältnissen der ersten und zweiten Halbleiterschichten nach jeweils der ersten oder zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zu zeigen.
  • BESCHREIBUNG
  • 1 stellt einen Aufbau einer Wechselrichterschaltung dar, welche dadurch ausgebildet ist, dass in der herkömmlichen Wechselrichterschaltung ein Schaltungselement, das aus zwei Chips besteht, auf denen jeweils eine Schaltvorrichtung und eine antiparallel angeschlossene Freilaufdiode angebracht ist, durch einen IGBT mit einer eingebauten Freilaufdiode ersetzt wurde. Im Spezielleren ist in der Wechselrichterschaltung von 1 ein Gesamtbereich, der den als Schaltvorrichtung dienenden IGBT und die Freilaufdiode (FWD) enthält, auf einem einzelnen Chip angebracht, besteht, anders ausgedrückt, nur aus dem IGBT mit einer neuartigen Auslegung.
  • Die wesentlichen Betriebsabläufe der Schaltung von 1 sind identisch mit denjenigen der herkömmlichen Schaltung. Insbesondere steuert die Schaltung von 1 eine geeignete Kombination von IGBTs, die eine Dreiphasenschaltung bilden, so dass sie einschalten, um eine Gleichstromversorgung und einen Motor M als Last miteinander zu verbinden. Dann wird eine Gleichstromspannung an den Motor M angelegt, und ein Strom nimmt graduell zu. Danach steuert die Schaltung jeden in einen aktiven Zustands versetzten IGBT so an, dass jeder IGBT abschaltet. Daraufhin lässt (lassen), während der Strom aufgrund einer in L des Motors gespeicherten Energie weiterzufließen versucht, ein IGBT (IGBTs), der (die) mit den jeweiligen IGBTs in Reihe geschaltet ist (sind), die früher einschalteten, einen Strom in einer umgekehrten Richtung fließen, und deshalb ist der Motor M umgekehrt an die Gleichstromversorgung angeschlossen. Auf diese Weise fließt der Strom des Motors weiter, ohne plötzlich unterbrochen zu werden, und die in L gespeicherte Energie kehrt graduell zur Gleichstromversorgung zurück. Schließlich nimmt der Strom schrittweise ab.
  • Auf diese Weise findet die Steuerung durch einen IGBT auf einem einzelnen Chip statt, was für eine Verkleinerung einer die Wechselrichterschaltung steuernden Halbleitervorrichtung sorgt.
  • In der folgenden Beschreibung werden mit Bezug auf die beigefügten Zeichnungen Merkmale des Aufbaus des IGBTs mit einer eingebauten Freilaufdiode und ein neuartiges Verfahren zu dessen Herstellung beschrieben, welche wesentliche Teile der vorliegenden Erfindung darstellen.
  • 2 ist eine Längsschnittansicht eines Teils eines beispielhaften Aufbaus eines IGBTs mit einer eingebauten Freilaufdiode (Halbleitervorrichtung). In 2 ist eine Richtung „X” eine Breitenrichtung entlang einer Breite eines Siliziumwafers, und eine Richtung „Y” ist eine Dickenrichtung entlang einer Dicke des Siliziumwafers. Die in 2 dargestellte Halbleitervorrichtung wird erzielt, indem die folgenden Merkmale auf einen IGBT mit einer eingebauten Freilaufdiode einschließlich einer MOSFET-Zelle mit einem DMOS-Aufbau angewandt werden.
  • Als Erstes umfasst der Siliziumwafer von 2: 1) als Kernteil des Siliziumwafers ein Halbleitersubstrat der N–-Art (das auch als „Schicht der N–-Art” bezeichnet wird) 1, das einen Störstoff einer ersten Leitfähigkeitsart (der N-Art im vorliegenden Beispiel) enthält, welches eine erste Hauptfläche 1S1 und eine zweite Hauptfläche 1S2 umfasst; und 2) eine Zelle eines Isolierschichttransistors (im vorliegenden Beispiel einen MOSFET mit einem Kanal der N-Art), der in einem Bereich des Halbleitersubstrats 1 auf einer von mehreren Seiten des Halbleitersubstrats 1 ausgebildet ist, in der die erste Hauptfläche 1S1 enthalten ist (welche Seite nachstehend als „erste Hauptflächenseite” bezeichnet wird), die insbesondere auf der ersten Hauptfläche 1S1 und in einem Teil des Halbleitersubstrats 1 mit einer vorbestimmten Tiefe von der ersten Hauptfläche 1S1 ausgebildet ist. Während eines aktiven Zustands des Isolierschichttransistors bildet sich ein Kanal der ersten Leitfähigkeitsart (ein Kanal der N-Art) in einem Basisbereich 2 der zweiten Leitfähigkeitsart (der P-Art im vorliegenden Beispiel), welcher sich zum Inneren des Halbleitersubstrats 1 erstreckt, d. h. von der ersten Hauptfläche 1S1 zur vorbestimmten Tiefe. Im Spezielleren umfasst die Zelle des Isolierschichttransistors der Halbleitervorrichtung von 2: I) den Basisbereich 2 der P-Art, welcher selektiv unter der ersten Hauptfläche 1S1 des Halbleitersubstrats 1 der N–-Art als Ergebnis der Diffusion von Störstoffen der P-Art ausgebildet ist; II) einen Source-Bereich 3 der N+-Art (welcher auch als „Schicht 3 der N+-Art bezeichnet wird”, welcher als Ergebnis einer selektiven Diffusion hochkonzentrierter Störstoffe der N-Art ausgebildet ist, welche von einer Oberfläche des Basisbereichs 2 der P-Art zum Inneren des Basisbereichs 2 der P-Art hin diffundieren; III) eine Gate-Oxidschicht 4, die auf einem Bereich der ersten Hauptfläche 1S1 des Substrats 1 der N–-Art ausgebildet ist, welches aus drei Teilen zusammengesetzt ist, einem Teil, der sich zwischen jeweiligen Rändern des Basisbereichs 2 der P-Art und des Source-Bereichs 3 erstreckt, einem Teil, der einen Abschnitt einer Oberfläche des Source-Bereichs 3 nahe an dessen Rand umfasst, und einem Teil, der sich außerhalb des Rands des Basisbereichs 2 der P-Art erstreckt; IV) eine Gate-Elektrode 5 aus Polysilizium, die auf einer obersten Fläche der Gate-Oxidschicht 4 ausgebildet ist; und V) eine Zwischenlagenisolierschicht 6, die freiliegende Flächen der Gate-Oxidschicht 4 und der Gate-Elektrode 5 bedeckt. Ein Abschnitt des Basisbereichs 2 der P-Art, der sich unmittelbar unter der Gate-Elektrode 5 befindet, wird zu einem Kanalbereich. Zusätzlich sind der Basisbereich 2 der P-Art und der Source-Bereich 3 unter Verwendung der Gate-Oxidschicht 4 als Maske ausgebildet.
  • Die Halbleitervorrichtung von 2 umfasst darüber hinaus: 3) eine erste Hauptelektrode (eine Emitterelektrode im vorliegenden Beispiel) 7, welche auf der ersten Hauptfläche 1S1 ausgebildet ist und eine oberste Fläche der Zwischenlagenisolierschicht 6 bedeckt und elektrisch an den Basisbereich 2 der P-Art des Isolierschichttransistors an einem Abschnitt der ersten Hauptfläche 1S1 angeschlossen ist, der einem zentralen Abschnitt der Fläche des Basisbereichs 2 der P-Art entspricht; 4) eine erste Halbleiterschicht (im vorliegenden Beispiel eine Kathodenschicht der N+-Art) 8, die einen Störstoff der ersten Leitfähigkeitsart enthält, welche so ausgebildet ist, dass sie sich entlang der Breitenrichtung X auf einem ersten Bereich der zweiten Hauptfläche 1S2 des Halbleitersubstrats 1 erstreckt, welcher dem Isolierschichttransistor zugewandt ist; und 5) eine zweite Halbleiterschicht (im vorliegenden Beispiel eine Kollektorschicht der P+-Art) 9, die einen Störstoff der zweiten Leitfähigkeitsart enthält, welche so ausgebildet ist, dass sie sich entlang der Breitenrichtung X auf einem zweiten Bereich der zweiten Hauptfläche 1S2 des Halbleitersubstrats 1 erstreckt, welcher sich angrenzend an den ersten Bereich befindet und dem Isolierschichttransistor zugewandt ist.
  • Darüber hinaus umfasst die Halbleitervorrichtung von 2 auch eine zweite Hauptelektrode (im vorliegenden Beispiel eine Kollektorelektrode) 10, die auf der ersten Halbleiterschicht 8 und der zweiten Halbleiterschicht 9 ausgebildet ist. Eine Grenzfläche IF zwischen der zweiten Hauptelektrode 10 und der ersten und zweiten Halbleiterschicht 8 und 9 ist parallel zur ersten Hauptfläche 1S1. Somit ist die Kollektorelektrode 10 über einer Rückfläche des Substrats 1 der N–-Art elektrisch und mechanisch über eine zweite Grenzfläche IF2 bzw. eine erste Grenzfläche IF1, welche die Grenzfläche IF bilden, an die Kollektorschicht 9 der P+-Art und die Kathodenschicht 8 der N+-Art angeschlossen.
  • Die strukturellen Merkmale der Halbleitervorrichtung von 2 sind wie folgt.
  • Als Erstes, beträgt C1) ein Abstand zwischen der ersten Hauptfläche 1S1 und der Grenzfläche IF, anders ausgedrückt, eine Dicke D des Wafers 200 μm oder weniger, und C2) betragen die jeweiligen Dicken T8 und T9 der ersten Halbleiterschicht 8 und der zweiten Halbleiterschicht 9 2 μm oder weniger (z. B. 0,5 μm). Auch nimmt C3) die erste Grenzfläche IF1 zwischen der ersten Halbleiterschicht 8 und der zweiten Hauptelektrode 10 20–70% der Grenzfläche IF ein, bzw. nimmt die zweite Grenzfläche IF2 zwischen der zweiten Halbleiterschicht 9 und der zweiten Hauptelektrode 10 30–80% der Grenzfläche IF ein.
  • Darüber hinaus ist C4) eine Gesamtbreite einer ersten Breite der Halbleiterschicht 8 und einer zweiten Breite der zweiten Halbleiterschicht 9, welche sich entlang der Breitenrichtung X erstreckt, die parallel zur ersten Hauptfläche 1S1 ist und einer Richtung entspricht, in der die erste Halbleiterschicht 8 und die zweite Halbleiterschicht 9 ausgerichtet sind, so eingestellt, dass sie im Bereich von 50 μm bis 200 μm liegt.
  • Wie vorstehend beschrieben, werden die Kollektorschicht 9 der P+-Art und die Kathodenschicht 8 der N+-Art, die jeweils eine Dicke aufweisen, die so gesteuert ist, dass sie 2 μm oder weniger beträgt, während deren Herstellung als separate Halbleiterschichten auf der Rückfläche (unteren Fläche) des Substrats 1 der N–-Art mit der Dicke D ausgebildet, die während deren Herstellung so gesteuert wird, dass sie 200 μm oder weniger beträgt, während eine Gesamtbreite der jeweiligen Breiten der Schichten 8 und 9 so gesteuert wird, dass sie im Bereich von 50 μm bis 200 μm liegt.
  • Als Nächstes werden Arbeitsvorgänge des IGBTs mit der eingebauten Freilaufdiode (eingebauten FWD) von 2 beschrieben. Bei dem in 2 dargestellten Aufbau wird beim Anlegen einer vorbestimmten Kollektorspannung VCE zwischen der Emitterelektrode 7 und der Kollektorelektrode 10 eine vorbestimmte Gate-Spannung VGE zwischen der Emitterelektrode 7 und der Gate-Elektrode 5 (zum Einschalten das Gates) angelegt, der Kanalbereich umgekehrt, dass er von der N-Art ist, so dass im Basisbereich 2 der P-Art ein Kanal entsteht, der die Schicht 1 der N–-Art mit der Schicht 3 der N+-Art elektrisch verbindet. Dann werden Elektronen durch den Kanal aus der Emitter-Elektrode 7 in die Schicht 1 der W–-Art injiziert. Aufgrund des Injizierens der Elektronen wird eine Vorspannung in Durchlassrichtung zwischen der Kollektorschicht 9 der P+-Art und der Schicht 1 der N–-Art angelegt und Defektelektronen werden aus der Kollektorschicht 9 der P+-Art in die Schicht 1 der N–-Art injiziert. Dies führt zu einer beträchtlichen Abnahme eines Widerstands der Schicht 1 der N–-Art und erhöht eine Strombelastbarkeit des IGBTs. Bei der in 2 dargestellten Halbleitervorrichtung ist die Kathodenschicht 8 der N+-Art sowie die Kollektorschicht 9 der P+-Art auf der Kollektorelektrode 10 ausgebildet, während sie von zwei Abschnitten der Kollektorschicht 9 der P+-Art sandwichartig eingeschlossen wird. Eine solche Konfiguration kann mehr Schwierigkeiten bei der Injizierung von Defektelektronen aus der Kollektorschicht 9 der P+-Art haben als ein Aufbau eines IGBTs, der keine Freilaufdiode umfasst, bei dem nur die Kollektorschicht 9 der P+-Art auf der gesamten Fläche der Kollektorelektrode ausgebildet ist. Nichtsdestoweniger ist es durch Einstellen der Kollektorschicht 9 der P+-Art auf einen geeigneten Wert möglich, den IGBT zufriedenstellend für den praktischen Gebrauch arbeiten zu lassen, was später noch ausführlich erläutert wird.
  • Als Nächstes wird ein Übergang von einem aktiven zu einem inaktiven Zustand des IGBTs in der Halbleitervorrichtung beschrieben. Im Aufbau von 2 ist die Gate-Spannung VGE, die zwischen der Emitterelektrode 7 und der Gate-Elektrode 5 während eines aktiven Zustands anliegt, auf 0 V reduziert bzw. wird eine Sperr-Vorspannung zwischen der Emitterelektrode 7 und der Gate-Elektrode 5 angelegt (das Gate abgeschaltet). Dann kehrt der Kanalbereich von einem Umkehrzustand, d. h. einem Zustand der N-Art, in einen Zustand der P-Art zurück. Aufgrund des Beendens der Elektroneninjektion aus der Emitterelektrode 7 hört auch die Defektelektroneninjektion aus der Kollektorschicht 9 der P+-Art auf. Danach verlassen die Elektronen und Defektelektronen, die sich in der Schicht 1 der N–-Art angesammelt haben, die Schicht 1 der N–-Art in Richtung auf die Kollektorelektrode 10 bzw. Emitterelektrode 7. Andernfalls setzen sich die Elektronen und Defektelektronen in der Schicht 1 der N–-Art wieder zusammen und verschwinden. Die Kollektorspannung VCE, welche zwischen der Emitterelektrode 7 und der Kollektorelektrode 10 während des inaktiven Zustands angelegt werden kann, hängt von der Störstoffkonzentration und der Dicke der Schicht 1 der N–-Art ab.
  • Bei der Halbleitervorrichtung von 2 ist die Kathodenschicht 8 der N+-Art so vorgesehen, dass sie zwischen zwei Abschnitten der Kollektorschicht 9 der P+-Art in der unteren Fläche 1S2 des Substrats 1 der N–-Art sandwichartig eingeschlossen ist. Als Ergebnis eines solchen Aufbaus fließt beim Anlegen einer Spannung VEC, deren Polarität umgekehrt zu derjenigen des IGBTs ist, aufgrund der in L der Last gespeicherten Energie ein Strom in Durchlassrichtung durch eine PIN-Übergangsdiode, die auf der Kathodenschicht 8 der N+-Art, dem Basisbereich 2 der P-Art auf der ersten Hauptflächenseite und der Schicht 1 der N–-Art, die zwischen der Schicht 8 und dem Bereich 2 untergebracht ist. Diese Einbaudiode, die auf der Kathodenschicht 8 der N+-Art etc. ausgebildet ist, fungiert als Freilaufdiode, die im herkömmlichen Aufbau antiparallel an den IGBT angeschlossen ist. Von daher kann eine auf die gespeicherte Energie zurückzuführende Verschlechterung der Eigenschaften des IGBTs verhindert werden, ohne dass eine Freilaufdiode angeschlossen werden muss. Der IGBT kann nämlich selbst als Freilaufdiode fungieren.
  • Wenn ein anderer IGBT (beispielsweise ein IGBT mit einem niedrigeren Potential, siehe 1), der mit dem vorstehend erwähnten IGBT (beispielsweise einem IGBT mit höherem Potential, siehe 1) in Reihe geschaltet ist, einschaltet, während eine Einbaudiode einschaltet, hört die Defektelektroneninjektion aus dem Basisbereich 2 der P-Art der in den IGBT eingebauten Diode, sowie die Elektroneninjektion aus der Kathodenschicht 8 der N+-Art auf. Danach verlassen die Elektronen und Defektelektronen, die sich als Ladungsträger im Halbleitersubstrat 1 der N–-Art das Halbleitersubstrat 1 der N–-Art angesammelt haben, in Richtung auf die Kollektorelektrode 10 bzw. Emitterelektrode 7, oder setzen sich im Halbleitersubstrat 1 der N–-Art wieder zusammen und verschwinden. Dabei fließt ein Strom in einer Richtung, die umgekehrt zu einem Strom ist, der während eines aktiven Zustands der Diode fließt. Dieser Strom wird „Erholungsstrom” genannt. Im Allgemeinen sollte eine Diode die Eigenschaft besitzen, solch einen Rückwärtsstrom zu senken.
  • Überprüfung durch Simulation
  • Die vorstehend beschriebenen Arbeitsabläufe der Halbleitervorrichtung werden unter Verwendung eines Softwareprogramms „MEDICI” durch Simulation überprüft. Ein Aufbau einer der Simulation unterzogenen Halbleitervorrichtung ist in 3 gezeigt. Insbesondere ist im Aufbau von 3 entweder eine Schicht der P-Art mit einer Störstoffkonzentration von 1E19 und einer Dicke von 3 μm oder eine Schicht der N-Art mit einer Störstoffkonzentration von 1E19 und einer Dicke von 1 μm auf einer obersten Fläche einer Schicht der N–-Art vorgesehen. Es ist festzuhalten, dass die vorstehend festgelegte Schicht der P-Art nur zur Berechnung eines Durchlassspannungsabfalls Vf einer Einbaudiode verwendet wird, und die vorstehend festgelegte Schicht der N-Art anstelle der zuvor beschriebenen Schicht der P-Art nur zur Berechnung einer Kollektor-/Emitterspannung VCE(sat) eines IGBTs im Sättigungs zustand verwendet wird. Auch sind eine Kollektorschicht der P-Art und eine Kathodenschicht der N-Art jeweils mit einer Störstoffkonzentration von 1E19 und einer Dicke von 0,3 μm angrenzend aneinander auf einer unteren Fläche (Rückfläche) der Schicht der N–-Art vorgesehen. Die Richtungen „X” und „Y” von 3 sind identisch mit der Breitenrichtung X bzw. der Dickenrichtung Y von 2. Im Aufbau zur Simulation ist die Dicke der Kollektorschicht der P-Art bzw. der Kathodenschicht der N-Art auf 0,3 μm eingestellt, wobei berücksichtigt wird, dass sowohl die Kollektorschicht der P-Art als auch die Kathodenschicht der N-Art in der Praxis in einem letzten Schritt eines Waferprozesses (W/P) hergestellt werden. Zusätzlich ist festzuhalten, dass eine Dicke der Kollektorschicht der P-Art bzw. einer Kathodenschicht der N-Art in einem Beispiel einer Vorrichtung sich aus der von den vorliegenden Erfindern vorgenommenen Reduktion gegenüber der Praxis ergab und auf ungefähr 0,5 μm eingestellt war. Somit erfolgt bei der tatsächlichen Ausführung der Simulation eine Berechnung einer Einschaltspannung jeweils einer Einbaudiode und eines IGBTs einerseits durch Berechnung eines Durchlassspannungsabfalls Vf der Diode beruhend auf der Annahme, dass eine oberste Schicht des in 3 gezeigten Aufbaus die zuvor beschriebene Schicht der P-Art enthält und ein positives Potential an die zuvor beschriebene Schicht der P-Art, welche die oberste Schicht des Aufbaus von 3 bildet, angelegt wird, und andererseits durch Berechnung einer Kollektor-/Emitterspannung VCE(sat) eines IGBTs im Sättigungszustand beruhend auf der Annahme, dass eine oberste Schicht des in 3 gezeigten Aufbaus die zuvor beschriebene Schicht der N-Art enthält und ein positives Potential an die Kollektorschicht der P-Art angelegt wird, welche die unterste Schicht des Aufbaus von 3 bildet.
  • Zuerst werden eine Kollektor-/Emitterspannung VCE(sat) bei einem IGBT im Sättigungszustand und ein Durchlassspannungsabfall Vf einer Diode im IGBT berechnet, welche entsprechend einer Veränderung der Waferdicke D von 50 μm auf 500 μm schwanken, unter der Annahme, dass die Kollektorschicht der P-Art und die Kathodenschicht der N-Art in dem in 3 gezeigten Aufbau jeweils eine Hälfte der Rückfläche der Schicht der N–-Art in der Breitenrichtung X einnehmen (so dass die jeweiligen Breiten der beiden Schichten einander gleich sind). Abhängigkeiten der Spannungen VCE(sat) und Vf von der Waferdicke D, die sich aus der Berechnung ergaben, sind in den 4A und 4B dargestellt. In den 4A und 4B sind jeweils Werte „10 μm”, „50 μm”, „100 μm”, und „200 μm” in einem Kästchen auf der rechten Seite der Figur ein Wert einer Zellengröße, die einer Gesamtbreite W (siehe 3) der Breite der Kollektorschicht der P-Art und der Breite der an die Kollektorschicht der P-Art angrenzenden Kathodenschicht der N-Art entspricht. Somit zeigen die 4A und 46 nicht nur die Abhängigkeiten der Spannungen VCE(sat) und Vf von der Waferdicke, sondern auch die Abhängigkeiten der Spannungen VCE(sat) und Vf von der Zellengröße. Wie aus den 4A und 4B klar wird, nehmen die Spannungen VCE(sat) und Vf jeweils zu, wenn die Waferdicke (die im Wesentlichen gleich der Dicke der Schicht der N–-Art ist) zunimmt, und beginnt drastisch anzusteigen, wenn die Waferdicke 200 μm übersteigt. Es ist festzuhalten, dass die Schicht der N–-Art allgemein eine Dicke von ca. 50 μm haben muss, wenn eine Haltespannung 600 V beträgt, und eine Dicke von ca. 100 μm, wenn eine Haltespannung 1200 V beträgt, und besitzt in den meisten Fällen eine Dicke im Bereich von 50 μm bis 150 μm. Es ist auch festzuhalten, dass beim herkömmlichen IGBT eine Dicke des Wafers im Bereich von 250 μm bis 600 μm liegt und die Dicke der Kollektorschicht der P+-Art so eingestellt ist, dass sie relativ groß ist. Die in den 4A und 4B gezeigten Ergebnisse hinsichtlich der elektrischen Eigenschaften machen jedoch klar, dass die Dicke des Wafers auf maximal 200 μm oder darunter eingestellt werden muss, um einen IGBT mit einer eingebauten Freilaufdiode auf dem Wafer auszubilden, weil eine Ausbildung eines Aufbaus mit einem IGBT plus einer Diode auf einem Wafer mit einer 200 μm überschreitenden Dicke ernsthafte Probleme für die Leistungsfähigkeiten des IGBTs und der Diode aufwerfen würde.
  • Als Nächstes erfolgt eine Optimierung der Breiten der Kollektorschicht der P-Art und der Kathodenschicht der N-Art auf der Rückfläche der Schicht der N–-Art. Dazu wird die Gesamtbreite W der Kollektorschicht der P-Art und der Kathodenschicht der N-Art so eingestellt, dass sie vier Probenwerte 10 μm, 50 μm, 100 μm und 200 μm annimmt und vier Situationen vorgesehen werden, worin die Waferdicke D jeweils auf 50 μm, 100 μm, 200 μm und 500 μm eingestellt wird. Dann werden in jeder der vier Situationen die Spannungen VCE(sat) und Vf berechnet, während ein Breitenverhältnis zwischen der Kollektorschicht der P-Art und der Kathodenschicht der N-Art (bzw. ein Verhältnis einer Breite der Kollektorschicht der P-Art bzw. der Kathodenschicht der N-Art zur Zellengröße W) verändert wird. Ergebnisse aus der Berechnung in den vier Situationen sind jeweils in den 5, 6, 7 und 8 gezeigt. Es ist festzuhalten, dass eine horizontale Achse einer graphischen Darstellung in jeder der 5, 6, 7 und 8 jeweils das Verhältnis P der Breite der Kollektorschicht 9 der P-Art zur Zellengröße W in Prozent ausgedrückt angibt. Dementsprechend ergibt eine Subtraktion eines Werts (%) des Verhältnisses P auf der horizontalen Achse von 100 (%) in jeder der 5, 6, 7 und 8 das Verhältnis (100 – P) der Breite der Kathodenschicht 8 der N-Art zur Zellengröße W in Prozent ausgedrückt. Wie aus den 5, 6, 7 und 8 klar wird, tendiert die Spannung VCE(sat) des IGBTs bzw. die Spannung Vf der Diode zu einem Anstieg, wenn das Verhältnis P der Kollektorschicht 9 der P-Art abnimmt (anders ausgedrückt, die Kathodenschicht der N-Art mehr einnimmt) oder wenn das Verhältnis der Kathodenschicht 8 der N-Art abnimmt (anders ausgedrückt, die Kollektorschicht 9 der P-Art mehr einnimmt). Es sollte auf die Situation geachtet werden, bei der die Waferdicke 500 μm beträgt. In dieser Situation werden die Spannungen VCE(sat) und Vf ungeachtet einer Veränderung bei der Zellengröße W relativ hoch gehalten. Auf diese Weise kann eingeschätzt werden, dass eine Vorrichtung mit einer Waferdicke von 500 μm im Hinblick auf ihre elektrischen Eigenschaften ungeeignet für den praktischen Gebrauch ist. Aus den 5, 6, 7 und 8 ist ersichtlich, dass in einer Situation, bei der die Waferdicke D auf 200 μm oder darunter eingestellt ist, die Breite der Kollektorschicht 9 der P-Art vorzugsweise 30–80% der Zellengröße W und die Breite der Kathodenschicht 8 der N-Art vorzugsweise 20–70% der Zellengröße W einnimmt, um eine Vorrichtung bereitzustellen, welche einen IGBT und eine Diode umfasst, die beide auf einem einzelnen Chip angebracht sind und ausgezeichnete elektrische Eigenschaften aufweist, um im praktischen Einsatz ordnungsgemäß betriebsfähig zu sein.
  • Ein Verhältnis zwischen der Zellengröße W und den Spannungen VCE(sat) und Vf, das unter Verwendung der vorstehenden Ergebnisse bereitgestellt wurde, ist in 9 gezeigt. In 9 ist jeder der Werte „50 μm”, „100 μm”, „200 μm” und „500 μm” in einem Kästchen auf der rechten Seite der Figur die Waferdicke D. Aus 9 wird klar, dass, solange die Zellengröße W (siehe 3) größer oder gleich 50 μm ist, die Spannungen VCE(sat) bzw. Vf nicht von der Zellengröße abhängen und im Wesentlichen auf demselben Niveau bleiben, während sie aber immer noch von der Waferdicke D (die im Wesentlichen gleich der Dicke der Schicht der N–-Art ist) abhängen. Von daher kann die Schlussfolgerung gezogen werden, dass die Zellengröße W entlang der Breitenrichtung X im Hinblick auf die elektrischen Eigenschaften des IGBTS und der FWD vorzugsweise auf 50 μm oder darüber eingestellt werden sollte, wenn die Waferdicke D kleiner oder gleich 500 μm (D ≤ 500 μm) oder kleiner oder gleich 200 μm (D ≤ 200 μm) ist.
  • Erste Abwandlung
  • Anstelle des in 2 dargestellten Aufbaus, bewerkstelligt eine wie in 10 dargestellte Abwandlung dieselben Arbeitsabläufe und Wirkungen. Bei einem in 10 gezeigten Aufbau ist eine Halbleiterschicht auf der Rückfläche des Substrats, welches mit einer Grenzfläche zwischen dem Basisbereich 2 und der Emitterelektrode 7 vertikal ausgerichtet ist, die zweite Halbleiterschicht 9. Anders ausgedrückt, ist der Aufbau von
  • 10 so ausgebildet, dass die erste und zweite Halbleiterschicht 8 und 9 des Aufbaus von 2 positionsmäßig vertauscht sind.
  • Zweite Abwandlung
  • Anstelle des in den 2 und 10 dargestellten Aufbaus, bewerkstelligt eine wie in 11 dargestellte Abwandlung im Wesentlichen dieselben Arbeitsabläufe und Wirkungen. Bei einem in 11 gezeigten Aufbau ist ein Teil der Rückfläche der Schicht 1 der N–-Art zwischen der ersten Halbleiterschicht 8 und der zweiten Halbleiterschicht 9 untergebracht. Je nach einem Verhältnis einer Abmessung W11, wird W12 entlang der Breitenrichtung X des dazwischen untergebrachten Teils der Schicht 1 der N–-Art zur Zellengröße I), wenn die Breite der Kollektorschicht 9 der P-Art so eingestellt ist, dass sie 30–80% der Zellengröße einnimmt, das Verhältnis P der Breite der Kathodenschicht 8 der N-Art zur Zellengröße im Vergleich zu demjenigen in Aufbau von 2 oder 3 reduziert ist, worin die Breite der Kathodenschicht 8 der N-Art 20–70% der Zellengröße einnimmt; und II), wenn die Breite der Kathodenschicht 8 der N–-Art so eingestellt ist, dass sie 20–70% der Zellengröße einnimmt, ist das Verhältnis P der Breite der Kollektorschicht 9 der P-Art zur Zellengröße gegenüber demjenigen des Aufbaus von 2 oder 3 reduziert, worin die Breite der Kollektorschicht 9 der P-Art 30–80% der Zellengröße einnimmt. Auch in der zweiten Abwandlung wird der Bereich der Zellengröße auf der Basis von 9 bestimmt.
  • Dritte Abwandlung
  • Obwohl die in den 2, 10 und 11 gezeigten Strukturen dadurch bereitgestellt werden, dass die Merkmale auf eine MOSFET-Zelle mit einem DMOS-Aufbau angewandt werden, können die vorstehend beschriebenen Merkmale (jeweilige Bereiche der Waferdicke D und die Dicken der ersten und zweiten Halbleiterschicht 8 und 9, das Verhältnis jeweils der ersten und zweiten Halbleiterschicht 8 und 9 zur Zellengröße, und der Bereich der Zellengröße) auf einen IGBT mit einer eingebauten FWD angewandt werden, der eine Isolierschichttransistorzelle (MOSFET-Zelle) mit einer MOS-Grabenstruktur umfasst. Ein Beispiel eines Aufbaus, der sich aus einer solchen Anwendung ergibt, ist in 12 dargestellt. Auch der Aufbau von 12, welcher sich nur im MOSFET-Zellenaufbau von den vorhergehenden Strukturen unterscheidet, arbeitet auf dieselbe Weise und bringt dieselben Wirkungen hervor wie die vorhergehenden Strukturen.
  • Zusätzlich ist ein IGBT mit einer MOSFET-Grabenzelle für einen IGBT mit einem MOSFET mit einem DMOS-Aufbau insofern vorteilhaft, als ein parasitärer Transistor aufgrund eines in einem Graben ausgebildeten Gates mehr Schwierigkeiten beim Betrieb hat. Genauer gesagt würde die Ausbildung eines Gates in einem Graben eine Dichte vieler auf einer Fläche ausgebildeter MOS-Strukturen erhöhen, was zu einer Abnahme einer Dichte eines durch die MOSFET-Zelle fließenden Stroms führt. Dementsprechend sorgt der in 12 dargestellte IGBT mit der eingebauten FWD im Vergleich zu dem in 2 dargestellten Aufbau aufgrund seines Zellenaufbaus für eine weitere Reduktion der Spannung VCE(sat) des IGBTs und somit für eine weitere Reduktion eines Erholungsstroms der Diode.
  • Alternativ lassen sich die vorstehend beschriebenen Merkmale auf einen IGBT mit einer eingebauten Freilaufdiode mit einer V-förmigen MOSFET-Zelle anwenden.
  • 13 ist eine Längsschnittansicht eines IGBTs mit einer eingebauten FWD. Eine in 13 gezeigte Vorrichtung ist dadurch ausgebildet, dass zusätzlich eine Schicht 11 der N-Art in der in 12 dargestellten Vorrichtung vorgesehen ist, welche eine MOSFET-Grabenzelle mit einer Gate-Elektrode umfasst, die in jeden Graben eingebettet ist, der in der Schicht 1 der N–-Art ausgebildet ist. Die Schicht 11 der N-Art ist horizontal zwischen angrenzenden Gräben und vertikal zwischen dem Basisbereich 2 der P-Art und der Schicht 1 der N–-Art untergebracht. In restlicher Hinsicht ist die in 13 dargestellte Vorrichtung vom Aufbau her gleich mit der in 12 dargestellten Vorrichtung.
  • Die Arbeitsabläufe der in 13 dargestellten Vorrichtung, wenn sie als IGBT dient, sind im Grunde identisch zu den in 12 dargestellten. Bei der in 13 dargestellten Vorrichtung ist jedoch die Schicht 11 der N-Art, die eine höhere Störstoffkonzentration aufweist als das Halbleitersubstrat 1 der N–-Art, zusätzlich direkt unter dem Basisbereich 2 der P-Art vorgesehen. Als Ergebnis dieses Aufbaus können sich Defektelektronen, die aus der Kollektorschicht 9 der P+-Art auf der Rückfläche in die Schicht 1 der N–-Art injiziert werden, nicht frei bewegen, weil sich eine Potentialsperre, die von der Schicht 11 der N-Art gebildet wird, in einem Bereich befindet, in dem die Defektelektronen diffundieren, so dass sich die Defektelektronen in einem Bereich unmittelbar unter einer Grenzfläche des Basisbereichs 2 der P-Art und der Schicht 11 der N-Art ansammeln. Dementsprechend sorgt der Aufbau von 13 im Vergleich zu einem Aufbau, der keine Schicht 11 der N-Art umfasst, für eine weitere Reduktion der Spannung VCE(sat) des IGBTs.
  • Da die Schicht 11 der N-Art in einem inaktiven Zustand auch ladungsträgerfrei wird, geht von der Schicht 11 der N-Art kein wesentlicher Einfluss während eines inaktiven Zustands aus.
  • Wenn andererseits die in 13 dargestellte Vorrichtung als Diode dient, wirkt die Schicht 11 der N-Art so, dass sie eine Injektion von Defektelektronen aus dem Basisbereich 2 der P-Art unterdrückt. Es ist allgemein bekannt, dass ein Erholungsstrom einer Diode von einer Dichte von Ladungsträgern abhängt, die in der Nachbarschaft einer Anode der Diode vorhanden sind. Aus diesem Grund wird ein Betrag an Defektelektronen, die aus dem Basisbereich 2 der P-Art injiziert werden, aufgrund des Vorsehens der Schicht 11 der N-Art reduziert, um dadurch eine Dichte von Ladungsträgern zu reduzieren, die in der Nachbarschaft einer Anode vorhanden sind. Im Ergebnis wird ein Spitzenwert eines Erholungsstroms der Diode im Erholungsbetrieb weiter reduziert, der stattfindet, wenn die Diode einen Übergang von einem aktiven zu einem inaktiven Zustand durchmacht.
  • Zusammenfassend bewirkt das Vorsehen der Schicht 11 der N-Art in der in 13 dargestellten Vorrichtung: I) sie behindert die Bewegung der aus dem Substrat 1 der N–-Art in den Basisbereich 2 der P-Art injizierten Defektelektronen, und trägt dadurch stark zu einer weiteren Senkung einer Einschaltspannung bei, wenn der IGBT in Betrieb ist; und II) behindert sie die Bewegung von aus dem Basisbereich 2 der P-Art in das Substrat 1 der N–-Art injizierten Defektelektronen, um eine Dichte von Ladungsträgern in der Nachbarschaft der Anode weiter zu senken, und trägt dadurch stark zu einer Verbesserung der Erholungsmerkmale bei, wenn die Diode in Betrieb ist.
  • Wie vorstehend beschrieben, entfaltet der Aufbau, bei dem das Gate in jeden Graben eingebettet und die Schicht 11 der N-Art mit einer höheren Störstoffkonzentration als der des Substrats 1 zwischen angrenzenden Gräben vorgesehen ist, spezielle Auswirkungen auf sowohl die Arbeitsabläufe des IGBTs als auch die Arbeitsabläufe der Diode. Somit ist die Technik des zusätzlichen Einfügens der Schicht 11 der N-Art besonders in dem Fall wirksam, bei dem ein IGBT und eine Diode auf einem einzelnen Chip ausgebildet werden.
  • Darüber hinaus kann das Konzept des Unterbringens der Schicht 11 der N-Art zwischen dem Basisbereich 2 der P-Art und dem Halbleitersubstrat 1 der N–-Art auf den in 2 dargestellten Aufbau angewandt werden. Ein Beispiel eines Aufbaus, der sich aus einer solchen Anwendung ergibt, ist in 14 dargestellt, welche eine Längsschnittansicht des entsprechenden Aufbaus ist. Falls jedoch die Schicht 11 der N-Art zusätzlich so vorgesehen ist, dass sie in dem in 2 dargestellten Aufbau die ganze Grundfläche des Basisbereichs 2 der P-Art umgibt, kann das einen anderen Nachteil nach sich ziehen, nämlich dass im Vergleich zu dem Aufbau, der keine Schicht 11 der N-Art umfasst, eine Durchbruchspannung gesenkt wird.
  • Dagegen leidet der in 13 dargestellte grabenartige Aufbau trotz des Vorsehens der Schicht 11 der N-Art nicht an einer Senkung der Durchbruchspannung. Auch in dieser Hinsicht ist der in 13 dargestellte Aufbau, welcher dadurch ausgebildet ist, dass die Schicht 11 der N-Art auf den in 12 gezeigten Aufbau angewandt wurde, technisch bedeutsam.
  • Überdies kann der Aufbau, der zusätzlich die Schicht 11 der N-Art umfasst, allgemeiner wie folgt ausgedrückt werden. Das Halbleitersubstrat 1 umfasst die Halbleiterschicht 11 der ersten Leitfähigkeitsart, welche sich von einer Grenzfläche zwischen dem Basisbereich 2 und dem Halbleitersubstrat 1 zum Inneren des Halbleitersubstrats hin erstreckt und eine höhere Störstoffkonzentration hat als ein Teil des Halbleitersubstrats 1, welcher mit der Halbleiterschicht 11 in Kontakt ist, um eine Grenzfläche mit dieser zu bilden.
  • Erste bevorzugte Ausführungsform
  • Ein Herstellungsverfahren für einen IGBT mit einer eingebauten FWD nach einer ersten bevorzugten Ausführungsform umfasst im Wesentlichem 1) Ausbilden einer MOSFET-Zelle und einer ersten Hauptelektrode, die für den IGBT in einem Bereich auf einer ersten Hauptflächenseite eines Halbleitersubstrats einer ersten Leitfähigkeitsart verwendet wird; 2) Polieren des bereitgestellten Halbleitersubstrats nach der Ausbildung der MOSFET-Zelle, ausgehend von einer zweiten Hauptfläche von diesem (einer Fläche, die der ersten Hauptfläche entgegengesetzt und im Wesentlichen parallel dazu ist), um eine Dicke des Halbleitersubstrats mit kleiner oder gleich 200 μm auszubilden; 3) Ausbilden einer ersten Halbleiterschicht der ersten Leitfähigkeitsart und einer zweiten Halbleiterschicht einer zweiten Leitfähigkeitsart angrenzend an die erste Halbleiterschicht, derart, dass sich die erste und zweite Halbleiterschicht von einem Bereich der zweiten Hauptfläche des polierten Halbleitersubstrats, welches der MOSFET-Zelle zugewandt ist, zum Inneren des Halbleitersubstrats erstrecken; und 4) Ausbilden einer zweiten Hauptelektrode, die für den IGBT verwendet wird, welche mit der ersten und zweiten Halbleiterschicht auf der zweiten Hauptfläche des Halbleitersubstrats in Kontakt ist, welches nach der Ausbildung der ersten und zweiten Halbleiterschicht bereitgestellt wird.
  • Wie vorstehend beschrieben, ermöglicht es das Herstellungsverfahren nach der ersten bevorzugten Ausführungsform, dass die erste und zweite Halbleiterschicht in einem Bereich des Halbleitersubstrats auf einer von mehreren Seiten des Halbleitersubstrats ausgebildet werden können, in der die zweite Hauptfläche (welche Seite nachstehend als „zweite Hauptflächenseite” bezeichnet wird) in der zweiten Hälfte des Waferprozesses insbesondere nach der Herstellung der MOSFET-Zelle eingeschlossen wird, was eine relativ große Anzahl an Schritten mit sich bringt. Dies macht es einfacher, die jeweiligen Dicken des Halbleitersubstrats und der ersten und zweiten Halbleiterschicht derart zu steuern, dass die Dicken jeweils in einem vorbestimmten Bereich liegen, der erforderlich ist, um ausgezeichnete elektrische Eigenschaften des IGBTs mit der eingebauten FWD sicherzustellen, und erleichtert Arbeitsvorgänge am Siliziumwafer selbst. Insbesondere kann das Halbleitersubstrat mit einer gewünschten Dicke einfach dadurch ausgebildet werden, dass das Halbleitersubstrat von dessen zweiter Hauptfläche her poliert wird, um welche die erste und zweite Halbleiterschicht noch nicht ausgebildet wurden, nachdem wie im vorstehend beschriebenen Schritt „2)” die MOSFET-Zelle im Bereich der ersten Hauptflächenseite ausgebildet wurde. Dies bringt einen weiteren Vorteil, nämlich, dass für die Steuerung der Dicke des Halbleitersubstrats gesorgt wird, ohne die erste und zweite Halbleiterschicht strukturell zu beschädigen. Angesichts der vorstehenden Vorteile kann davon ausgegangen werden, dass das Herstellungsverfahren nach der ersten bevorzugten Ausführungsform insgesamt die Herstellung eines IGBTs mit einer eingebauten FWD im Vergleich zu einem herkömmlichen Herstellungsverfahren erleichtert, und alle Schritte in einem vollständigen Waferprozess berücksichtigt.
  • Nachstehend werden Einzelheiten des Herstellungsverfahrens nach der ersten bevorzugten Ausführungsform angegeben, wovon wesentliche Teile vorstehend beschrieben wurden.
  • Die 15, 16, 17, 18 und 19 sind Längsschnittansichten von Strukturen, die sich aus den jeweiligen Schritten des Herstellungsverfahrens für die Vorrichtung ergeben, die den in 2 dargestellten IGBT mit der FWD umfassen.
  • Zuerst wird, wie in 15 dargestellt, ein Siliziumsubstrat als Substrat 1 der N–-Art bereitgestellt (das dem Halbleitersubstrat der ersten Leitfähigkeitsart entspricht). In diesem Stadium wird eine Dicke des Wafers so eingestellt, dass er verschiedenen Belastungen, die vom Waferprozess (W/P) in diesem Stadium ausgehen, ausreichend standhalten kann. Beispielsweise wird ein Wafer mit einer Dicke von ca. 500 μm als Substrat 1 der N–-Art verwendet. Ein Siliziumsubstrat der N-Art mit der vorstehenden Dicke kann vom Benutzer selbst hergestellt oder alternativ von einem Waferproduzenten bezogen werden.
  • Als Nächstes wird die MOSFET-Zelle (einschließlich der Elemente 2, 3, 4, 5 und 6) im Bereich der ersten Hauptflächenseite des Substrats 1 der N–-Art ausgebildet, wo die erste Hauptfläche 1S1 als Oberfläche des Substrats 1 der N–-Art in einem in 16 dargestellten Schritt eingeschlossen wird. Anders ausgedrückt wird die MOSFET-Zelle so ausgebildet, dass sie sich auf und von der ersten Hauptfläche 1S1 zum Inneren des Substrats der N–-Art erstreckt. Auch wird die erste Hauptelektrode 7 auf einem Abschnitt der ersten Hauptfläche 1S1 ausgebildet, der zwischen zwei Abschnitten der Schicht 3 der N+-Art und der Zwischenlagenisolierschicht 6 untergebracht ist. Es ist festzuhalten, dass die Ausbildung der in 16 dargestellten MOSFET-Zelle und der ersten Hauptelektrode unter Verwendung bekannter Verfahren zum Herstellen eines MOSFETs bewerkstelligt wird.
  • Danach wird das Substrat 1 der N–-Art von einer unteren Fläche bzw. der zweiten Hauptfläche 1S2A her poliert, wie in 16 dargestellt ist, um in einem in 17 dargestellten Schritt die Dicke des polierten Substrats 1 der N–-Art auf kleiner oder gleich 200 μm zu bringen. Nach dem Polieren wird Bor in einem Abschnitt des Substrats 1 der N–-Art vom zweiten Bereich her implantiert, in dem die Kollektorschicht der P-Art (die zweite Halbleiterschicht) in der Rückfläche bzw. der zweiten Hauptfläche 1S2 des polierten Substrats 1 der N–-Art ausgebildet werden soll.
  • Dann wird Phosphor in einem Abschnitt des Substrats 1 der N–-Art vom ersten Bereich her implantiert, in dem in einem in 18 dargestellten Schritt die Kathodenschicht der N-Art (die erste Halbleiterschicht) in der zweiten Hauptfläche 1S2 des Substrats 1 der N–-Art ausgebildet werden soll.
  • Danach wird in einem in 19 dargestellten Schritt die zweite Hauptelektrode 10 nach der Implantation von Phosphor auf der zweiten Hauptfläche 1S2 ausgebildet. Beim Ausbilden der zweiten Hauptelektrode 10 wird eine Wärmebehandlung durchgeführt, welche die zuvor implantierten Stoffe Bor und Phosphor aktiviert. Danach kann eine zusätzliche Wärmebehandlung (eine Temperatur dafür beträgt 450°C oder darunter) durchgeführt werden, um Bor und Phosphor noch weiter zu aktivieren. Im Ergebnis haben sich die erste und zweite Halbleiterschicht 8 und 9, deren maximale Dicke ca. 2 μm beträgt, im Bereich auf der zweiten Hauptflächenseite im Substrat 1 der N–-Art gebildet.
  • Beim Herstellungsverfahren nach der ersten bevorzugten Ausführungsform erfolgt ein Schritt, der den Wafer, nachdem er poliert wurde, um eine vorbestimmte Dicke zu haben, welche relativ gering ist (200 μm oder darunter) erst in einer letzten Stufe des ganzen Herstellungsverfahrens ausbildet. Somit werden Zeit und Arbeitsaufwand für Prozesse, die stattfinden, wobei der Wafer dünner gemacht wird, verglichen mit dem herkömmlichen, in der JP-6-196705 beschriebenen Verfahren reduziert, was die Wahrscheinlichkeit des Auftretens von Defekten wie einen Riss des Wafers während der Herstellung reduziert. Die vorliegenden Erfinder steuern alle vorstehend mit Bezug auf die 17, 18 und 19 beschriebenen Schritte so, dass jede der jeweiligen Tiefen (oder Dicken) der Kollektorschicht 9 der P+-Art und der Kathodenschicht 8 der N+-Art zum Beispiel auf ca. 0,5 μm gehalten wird.
  • Es wäre festzuhalten, dass die in den 17 und 18 dargestellten Schritte eine Ausrichtung der Kollektorschicht 9 der P-Art und der Kathodenschicht 8 der N-Art während deren Ausbildung erfordern. Für die Ausrichtung kann eine Photolithographievorrichtung verwendet werden, die in der Lage ist, eine doppelseitige Maskenausrichtung durchzuführen. Insbesondere würde es die Verwendung einer solchen Photolithographievorrichtung unnötig machen, einen gewissen Prozess zur Ausrichtung an einer in der Herstellung befindlichen Vorrichtung durchführen zu müssen. Von daher kann auch eine Markierung (ein Muster auf der ersten Hauptfläche), welche zur Maskenausrichtung zur Ausbildung der MOSFET-Zelle im Bereich auf der ersten Hauptflächenseite verwendet wird, in der die erste Hauptfläche 1S1 als oberste Fläche eingeschlossen ist, zur Ausrichtung der Kollektorschicht 9 der P-Art und der Kathodenschicht 8 der N-Art verwendet werden.
  • Eine Abwandlung des Herstellungsverfahrens nach der ersten bevorzugten Ausführungsform kann wie in den 20 und 21 dargestellt vorgesehen werden, welche eine Ausrichtung der Kollektorschicht 9 der P-Art und der Kathodenschicht 8 der N-Art auf eine zur vorstehenden alternativen Weise umfasst. Insbesondere während der Ausbildung der Kollektorschicht der P-Art in einem Abschnitt des Substrats 1 der N–-Art in dem in 17 dargestellten Schritt, wird eine Resistschicht zur Ausbildung einer Schicht der P-Art wie in 20 dargestellt ausgebildet. Als Nächstes wird vor der Implantierung von Bor, auf einem Abschnitt der Schicht 1 der N–-Art, welche sich nahe dem Resist befindet und in dem Bereich auf der zweiten Hauptflächenseite enthalten ist, ein Ätzvorgang durchgeführt, wie in 21 gezeigt ist. Dabei wird eine Maskenausrichtungsmarkierung zum Durchführen eines späteren Photolithographieprozesses ausgebildet. Anders ausgedrückt dient ein Vorsprung in der zweiten Hauptfläche (Ätzmuster), der als Ergebnis des Ätzens entstanden ist, als Maskenausrichtungsmarkierung, die zum Ausrichten der Kollektorschicht 9 der P-Art und der Kathodenschicht 8 der N-Art verwendet wird. Danach erfolgt die Implantierung von Bor. Dann wird die Markierung, so wie sie entstanden ist, zur Maskenausrichtung verwendet, die in dem in 18 dargestellten Schritt bei der Ausbildung der Kathodenschicht der N-Art in einem Abschnitt des Substrats 1 der N–-Art erforderlich ist. Das Verfahren nach dieser Abwandlung macht es möglich, eine Ausrichtung zu erzielen, die für die Ausbildung der Kollektorschicht 9 der P-Art und der Kathodenschicht 8 der N-Art erforderlich ist, ohne eine Photolithographievorrichtung einzusetzen, die eine doppelseitige Maskenausrichtung durchführt.
  • Zusätzlich kann eine Abfolge zur Ausbildung der Kollektorschicht 9 der P-Art und der Kathodenschicht 8 der N-Art (Abfolge der Schritte 17 und 18) in der ersten bevorzugten Ausführungsform verändert sein.
  • Darüber hinaus lässt sich das Herstellungsverfahren nach der ersten bevorzugten Ausführungsform zur Herstellung eines wie in 12 dargestellten Graben-IGBTs mit einer eingebauten Freilaufdiode anwenden (indem die in 16 dargestellten Schritte zur Herstellung der MOSFET-Zelle einfach durch bekannte Schritte zur Herstellung einer Graben-MOSFET-Zelle ersetzt werden).
  • Zweite bevorzugte Ausführungsform
  • Ein Verfahren zur Herstellung eines IGBTs mit einer eingebauten FWD nach einer zweiten bevorzugten Ausführungsform der Erfindung umfasst im Wesentlichen: 1) Ausbilden einer MOSFET-Zelle in einem Bereich auf einer ersten Hauptflächenseite eines Halbleitersubstrats einer ersten Leitfähigkeitsart; 2) Polieren des Halbleitersubstrats nach der Ausbildung der MOSFET-Zelle, ausgehend von einer zweiten Hauptfläche von diesem, um eine Dicke des Substrats mit kleiner oder gleich 200 μm auszubilden; 3) Ausbilden einer ersten Halbleiterschicht der ersten Leitfähigkeitsart und einer zweiten Halbleiterschicht der zweiten Leitfähigkeitsart angrenzend an die erste Halbleiterschicht, derart, dass sich die erste und zweite Halbleiterschicht von einem Bereich der zweiten Hauptfläche des polierten Halbleitersubstrats, welches der MOSFET-Zelle zugewandt ist, zum Inneren des Halbleitersubstrats erstrecken; und 4) Ausbilden einer ersten und einer zweiten Hauptelektrode, die für den IGBT verwendet werden, auf der ersten bzw. zweiten Hauptfläche des Halbleitersubstrats mit der darin ausgebildeten ersten und zweiten Halbleiterschicht.
  • Weiter unten wird ein Beispiel des Verfahrens zur Herstellung eines IGBTs mit einer eingebauten FWD nach der zweiten bevorzugten Ausführungsform mit Bezug auf die Zeichnungen beschrieben.
  • Die 22 bis 27 sind Längsschnittansichten von Strukturen, die sich aus den jeweiligen Schritten des Herstellungsverfahrens für die Vorrichtung ergaben, die den in 2 dargestellten IGBT mit der eingebauten FWD umfasst.
  • Als Erstes wird in einem in 22 dargestellten Schritt ein Siliziumsubstrat der N-Art, das als Substrat 1 der N–-Art verwendet werden soll, erhalten, d. h. es wird vom Benutzer selbst hergestellt (vorbereitet) oder erworben.
  • Als Nächstes wird in einem in 23 dargestellten Schritt die MOS-FET-Zelle in dem Bereich auf der ersten Hauptflächenseite des Substrats 1 der N–-Art, in der die erste Hauptfläche als oberste Oberfläche des Substrats 1 der N–-Art eingeschlossen ist, ausgebildet. Dabei wird im Gegensatz zur ersten bevorzugten Ausführungsform die erste Hauptelektrode nicht zu diesem Zeitpunkt ausgebildet.
  • Danach wird in einem in 24 dargestellten Schritt das Substrat 1 der N–-Art ausgehend von dessen zweiter Hauptfläche (seiner Rückfläche) poliert, um seine Dicke auf kleiner oder gleich 200 μm zu bringen. Danbach wird Bor in einem Abschnitt des Substrats 1 der N–-Art implantiert, in dem die Kollektorschicht der P+-Art in einem Bereich auf der zweiten Hauptflächenseite ausgebildet werden soll.
  • Dann wird in einem in 25 dargestellten Schritt Phosphor in einem Abschnitt des Substrats 1 der N–-Art implantiert, in dem die Kathodenschicht der N+-Art in dem Bereich auf der zweiten Hauptflächenseite (Rückflächenseite) ausgebildet werden soll.
  • Danach erfolgt in einem in 26 dargestellten Schritt eine Wärmebehandlung bei einer Temperatur von 800°C oder darüber, um die implantierten Stoffe Bor und Phosphor zu aktivieren. Dies führt zur Entstehung der Kollektorschicht 9 der P+-Art und der Kathodenschicht 8 der N+-Art angrenzend aneinander in einem Bereich auf der zweiten Hauptflächenseite (Rückflächenseite) des Substrats 1 der N–-Art. Dabei werden die Dicken der Schichten 8 und 9 jeweils so gesteuert, dass sie kleiner oder gleich 2 μm sind.
  • Zuletzt werden in einem in 27 dargestellten Schritt die erste bzw. zweite Hauptelektrode 7 und 10 auf der obersten und der Rückfläche ausgebildet.
  • Nach der zweiten Ausführungsform kann die Wärmebehandlung zum Aktivieren von Bor und Phosphor stattfinden, bevor die beiden ersten und zweiten Hauptelektroden ausgebildet werden. Dies führt im Vergleich zur ersten bevorzugten Ausführungsform zu einer erhöhten Wirksamkeit bei der Aktivierung von Störstoffen. Dementsprechend ist es im Vergleich zur ersten bevorzugten Ausführungsform möglich, eine Menge des durch einen Ionenimplantationsprozess in das Substrat 1 der N–-Art implantierten Bors und Phosphors zu reduzieren. Darüber hinaus ist eine Grenze, auf die die Störstoffkonzentration angehoben werden kann, in der zweiten Ausführungsform höher als in der ersten, was entsprechend die Flexibilität bei der Auslegung verbessert. Zusammenfassend ist beim Herstellungsverfahren nach der zweiten bevorzugten Ausführungsform, da ein Implantationsprozess zur Ausbildung der ersten und zweiten Halbleiterschicht und die Wärmebehandlung mit 800°C oder darüber nacheinander vor der Ausbildung der ersten und zweiten Hauptelektroden ausgeführt werden, ein Spielraum während der Herstellung der ersten Halbleiterschicht 8 und der zweiten Halbleiterschicht 9 größer.
  • Zusätzlich kann auch in der zweiten bevorzugten Ausführungsform eine Abfolge der Ausbildung der Kollektorschicht 9 der P+-Art und der Kathodenschicht 8 der N+-Art geändert werden. Darüber hinaus lässt sich das Herstellungsverfahren nach der zweiten bevorzugten Ausführungsform auch auf einen wie in 12 oder 13 dargestellten Graben-IGBT mit einer eingebauten Freilaufdiode anwenden.
  • Anmerkungen
  • Obwohl der Einfachheit halber die Gesamtbeschreibung bei den bevorzugten Ausführungsformen im Hinblick auf einen IGBT mit einem Kanal der N-Art mit einer eingebauten FWD erfolgte, lässt sich die vorliegende Erfindung natürlich auch auf einen IGBT mit einem Kanal der P-Art anwenden. In solch einem Fall entsprechen jeweils ein Halbleitersubstrat der P-Art, ein Basisbereich der N-Art des IGBTs, eine Kollektorelektrode, eine Emitterschicht der P+-Art und eine Emitterschicht der N+-Art dem zuvor beschriebenen „Halbleitersubstrat der ersten Leitfähigkeitsart”, dem „Basisbereich der zweiten Leitfähigkeitsart”, der „ersten Hauptelektrode”, der „ersten Halbleiterschicht” und der „zweiten Halbleiterschicht”.
  • Positionsverhältnis zwischen der ersten und zweiten Halbleiterschicht
  • Die 28 bis 52 zeigen spezielle Beispiele eines Flächen- oder zweidimensionalen Positionsverhältnisses der ersten Halbleiterschicht (Kathodenschicht der N-Art) 8 und der zweiten Halbleiterschicht (Kollektorschicht der P-Art) 9, die beide auf der wie in der ersten und zweiten bevorzugten Ausführungsform beschriebenen zweiten Hauptflächenseite vorgesehen sind. Jede der 28 bis 52 ist eine Draufsicht, die schematisch die Anordnung der Halbleiterschichten 8 und 9 veranschaulichen, wenn diese durch die zweite Hauptelektrode (Kollektorelektrode) 10 von der Rückfläche der Halbleitervorrichtung gesehen werden. Weiter unten wird das Positionsverhältnis der jeweils in den 28 bis 52 gezeigten ersten und zweiten Halbleiterschicht 8 und 9 kurz beschrieben.
  • 28 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem ersten Strei fenmuster angeordnet sind. Im Spezielleren sind die Schichten 8 und 9, wovon sich jede entlang einer horizontalen Richtung Z des Zeichnungsblatts von 28 erstreckt, abwechselnd so angeordnet, dass sie das erste Streifenmuster bilden. Eine Längsschnittansicht entlang einer Linie I-II von 28 entspricht beispielsweise der Längsschnittansicht von 2. 29 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem zweiten Streifenmuster angeordnet sind. Im Spezielleren sind im Gegensatz zu dem in 28 gezeigten Positionsverhältnis die Schichten 8 und 9, wovon sich jede entlang einer vertikalen Richtung X des Zeichnungsblatts von 29 erstreckt, abwechselnd so angeordnet, dass sie das zweite Streifenmuster bilden. 30 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem ersten Schachbrettmuster angeordnet sind. Im Spezielleren sind die jeweils quadratischen Schichten 8 und 9 abwechselnd entlang der vertikalen Richtung X und der horizontalen Richtung Z angeordnet. 31 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, welches eine Abwandlung des in 30 gezeigten speziellen Beispiels ist. In dem in 31 gezeigten Beispiel sind die Schichten 8 und 9 in einem zweiten Schachbrettmuster angeordnet. Im zweiten Schachbrettmuster sind die Schichten 8 und 9 jeweils um einen beliebigen Winkel θ bezüglich der horizontalen Richtung Z geneigt. 32 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem ersten Inselmuster angeordnet sind. Im Spezielleren sind rechteckige Inseln, die jeweils eine Schicht 8 der N-Art enthalten, in einer Schicht 9 der P-Art vorgesehen. 33 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem zweiten Inselmuster mit Merkmalen angeordnet sind, die denjenigen des ersten Inselmusters entgegengesetzt sind. Im Spezielleren sind rechteckige Inseln, die jeweils eine Schicht 9 der P-Art enthalten, in einer Schicht 8 der N-Art vorgesehen. 34 zeigt ein spezielles Beispiel eines Positi onsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem dritten Inselmuster angeordnet sind. Im Spezielleren sind Inseln, wovon jede eine Schicht 8 der N-Art enthält und eine beliebige Form, wie etwa beispielsweise eine runde Form hat, in einer Schicht 9 der P-Art vorgesehen. 35 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem vierten Inselmuster mit Merkmalen angeordnet sind, die denjenigen des dritten Inselmusters entgegengesetzt sind. Im Spezielleren sind Inseln, wovon jede eine Schicht 9 der N-Art enthält und eine beliebige Form, wie etwa beispielsweise eine runde Form hat, in einer Schicht 8 der N-Art vorgesehen. 36 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem mehrere Zellen der Schichten 8 und 9 in einem ersten Wabenmuster angeordnet sind. In dem in 36 gezeigten Beispiel sind Schichten 9 der P-Art und Schichten 8 der N-Art abwechselnd so angeordnet, dass sie beinahe ein Streifenmuster bilden, das Streifen enthält, die im Wesentlichen entlang der horizontalen Richtung Z verlaufen. 37 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem mehrere Zellen der Schichten 8 und 9 in einem zweiten Wabenmuster angeordnet sind. In dem in 37 gezeigten Beispiel sind Schichten 9 der P-Art und Schichten 8 der N-Art abwechselnd so angeordnet, dass sie beinahe ein Streifenmuster bilden, das Streifen enthält, die im Wesentlichen entlang der vertikalen Richtung X verlaufen. 38 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem mehrere Zellen der Schichten 8 und 9 in einem dritten Wabenmuster angeordnet sind. In dem in 38 gezeigten Beispiel sind die abwechselnden Schichten 9 der P-Art und Schichten 8 der N-Art jeweils um einem Winkel von +45 Grad im Gegenuhrzeigersinn bezüglich der horizontalen Richtung Z geneigt. 39 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem vierten Wabenmuster angeordnet sind. In dem in 39 gezeigten Beispiel sind die abwechselnden Schichten 9 der P-Art und Schichten 8 der N-Art bezüglich der horizontalen Richtung Z jeweils um einen Winkel von –45 Grad im Gegenuhrzeigersinn geneigt, anders ausgedrückt, um einen Winkel von +45 Grad im Uhrzeigersinn. 40 zeigt ein spezielles Beispiel der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem dritten Schachbrettmuster angeordnet sind. Im Spezielleren sind die jeweils rechteckigen Schichten 8 und 9 abwechselnd entlang der vertikalen Richtung X und der horizontalen Richtung Z angeordnet. 41 zeigt ein spezielles Beispiel der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem vierten Schachbrettmuster angeordnet sind. Im Spezielleren sind die jeweils rechteckigen Schichten 8 und 9 abwechselnd entlang der vertikalen Richtung X und der horizontalen Richtung Z angeordnet. 42 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem fünften Schachbrettmuster angeordnet sind. Im Spezielleren sind einige der jeweils rechteckigen Schichten 8 und 9 abwechselnd entlang der horizontalen Richtung Z so angeordnet, dass sie mehrere dicke horizontale Schichtreihen bilden, die jeweils abwechselnde Schichten 8 und 9 enthalten. Auch die anderen der jeweils quadratischen Schichten 8 und 9 sind abwechselnd entlang der horizontalen Richtung Z so angeordnet, dass sie mehrere dünne horizontale Schichtreihen bilden, die jeweils abwechselnde Schichten 8 und 9 enthalten. Jede der mehreren dünnen horizontalen Schichtreihen ist zwischen zwei dicken horizontalen Schichtreihen angeordnet. 43 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem sechsten Schachbrettmuster angeordnet sind. Im Spezielleren sind einige der jeweils rechteckigen Schichten 8 und 9 abwechselnd der vertikalen Richtung X so angeordnet, dass sie mehrere dicke vertikale Schichtreihen bilden, die jeweils abwechselnde Schichten 8 und 9 enthalten. Auch die anderen der jeweils quadratischen Schichten 8 und 9 sind abwechselnd entlang der vertikalen Richtung X so angeordnet, dass sie mehrere dünne vertikale Schichtreihen bilden, die jeweils abwechselnde Schichten 8 und 9 enthalten. Jede der mehreren dünnen vertikalen Schichtreihen ist zwischen zwei dicken vertikalen Schichtreihen angeordnet. 44 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem ersten Kombinationsmuster angeordnet sind. In dem in 44 gezeigten Beispiel ist jede der Schichten 8 der N-Art achteckig, und jede der Schichten 9 der P-Art ist quadratisch. 45 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem zweiten Kombinationsmuster mit Merkmalen angeordnet sind, die dem in 44 gezeigten Kombinationsmuster entgegengesetzt sind. In dem in 45 gezeigten Beispiel ist jede der Schichten 9 der P-Art achteckig und jede der Schichten 8 der N-Art quadratisch. 46 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem ersten Dreieckmuster angeordnet sind. Im Spezielleren ist jede der Schichten 8 und 9 dreieckig, wobei sich eine Basis davon entlang der horizontalen Richtung Z erstreckt. 47 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem zweiten Dreieckmuster angeordnet sind. Im Spezielleren ist im Gegensatz zu dem in 46 gezeigten Positionsverhältnis jede der Schichten 8 und 9 dreieckig, wobei sich eine Basis davon entlang der vertikalen Richtung X erstreckt. 48 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem ersten rechteckigen Inselmuster angeordnet sind. Im Spezielleren sind mehreren Einheitszellen, wovon jede rechteckig ist und eine Insel aus der Schicht 8 der N-Art umfasst, die eine Schicht 9 der P-Art umgibt, überall auf einer Schicht 9 der P-Art vorgesehen. 49 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem zweiten rechteckigen Inselmuster angeordnet sind. Im Spezielleren sind im Gegensatz zu dem in 48 gezeigten Positionsverhältnis mehrere Einheitszellen, wovon jede rechteckig ist und eine Insel aus der Schicht 9 der P-Art umfasst, die eine Schicht 8 der N-Art umgibt, überall auf einer Schicht 8 der N-Art vorgesehen. 50 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem ersten kreisförmigen Inselmuster angeordnet sind. Im Spezielleren sind mehrere Einheitszellen, wovon jede kreisförmig ist und eine Insel aus einer Schicht 8 der N-Art umfasst, die eine Schicht 9 der P-Art umgibt, überall auf einer Schicht 9 der P-Art vorgesehen. 51 zeigt ein spezielles Beispiel eines Positionsverhältnisses der Schichten 8 und 9, bei dem die Schichten 8 und 9 in einem zweiten kreisförmigen Inselmuster angeordnet sind. Im Spezielleren sind im Gegensatz zu dem in 50 gezeigten Positionsverhältnis mehrere Einheitszellen, wovon jede kreisförmig ist und eine Insel aus einer Schicht 9 der P-Art umfasst, die eine Schicht 8 der N-Art umgibt, überall auf einer Schicht 8 der N-Art vorgesehen. In einem speziellen, in 52 gezeigten Beispiel eines Positionsverhältnisses der Schichten 8 und 9 sind erste Einheitszellen und zweite Einheitszellen vorgesehen. In den ersten Einheitszellen sind jeweils Schichten 8 der N-Art und Schichten 9 der P-Art, wovon sich jede in der vertikalen Richtung X erstreckt, abwechselnd so angeordnet, dass sie stellenweise ein Streifenmuster bilden. In den zweiten Einheitszellen sind jeweils Schichten 8 der N-Art und Schichten 9 der P-Art, wovon sich jede entlang der horizontalen Richtung Z erstreckt, abwechselnd so angeordnet, dass sie stellenweise ein Streifenmuster bilden. Die ersten Einheitszellen und die zweiten Einheitszellen sind abwechselnd entlang der vertikalen Richtung X und der horizontalen Richtung Z so angeordnet, dass sie insgesamt ein Schachbrettmuster bilden.
  • Wenn die Erfindung auch ausführlich aufgezeigt und beschrieben wurde, ist die vorstehende Beschreibung doch in allen ihren Gesichtspunkten veranschaulichend und nicht einschränkend. BEZUGSZEICHENLISTE
    1 Halbleitersubstrat der N–-Art
    2 Basisbereich der P-Art
    3 Source-Bereich der N+-Art
    4 Gate-Oxidschicht
    5 Gate-Elektrode
    6 Zwischenlagenisolierschicht
    7 Erste Hauptelektrode, Emitterelektrode
    8 Erste Halbleiterschicht, Kathodenschicht der N+-Art
    9 Zweite Halbleiterschicht, Kollektorschicht der P+-Art
    10 Zweite Hauptelektrode, Kollektorelektrode
    11 Schicht der N-Art
    IF, IF1, IF2 Grenzfläche
    1S1 Erste Hauptfläche
    1S2 Zweite Hauptfläche
    T8, T9 Dicke
    VCE Kollektorspannung
    VGE Gate-Spannung

Claims (3)

  1. Verfahren zum Herstellen eines Isolierschicht-Bipolartransistors, das folgende Schritte nacheinander umfasst: Ausbilden einer MOSFET-Zelle in einem Bereich eines Halbleitersubstrats (1) einer ersten Leitfähigkeitsart auf einer Seite des Halbleitersubstrats (1), in der eine erste Hauptfläche (1S1) davon enthalten ist; Ausbilden einer ersten Halbleiterschicht (8) der ersten Leitfähigkeitsart und einer zweiten Halbleiterschicht (9) einer zweiten Leitfähigkeitsart angrenzend an die erste Halbleiterschicht, derart, dass sich die erste und zweite Halbleiterschicht jeweils von einem Abschnitt einer zweiten Hauptfläche (1S2A) des der MOSFET-Zelle zugewandten Halbleitersubstrats zum Inneren des Halbleitersubstrats erstrecken, nachdem die MOSFET-Zelle ausgebildet wurde; und Ausbilden einer zweiten Hauptelektrode (10), die in Kontakt mit der ersten und der zweiten Halbleiterschicht auf der zweiten Hauptfläche (1S2) ist, welche die erste und zweite Halbleiterschicht (8, 9) darauf ausgebildet umfasst; und dadurch gekennzeichnet, dass das Verfahren darüber hinaus das Ausbilden eines als Maskenausrichtungsmarkierung dienenden Vorsprungs in einem Bereich des Halbleitersubstrats auf einer Seite des Halbleitersubstrats, auf der die zweite Hauptfläche enthalten ist umfasst, nachdem das Halbleitersubstrat poliert wurde, und bevor die erste und zweite Halbleiterschicht (8, 9) ausgebildet werden.
  2. Verfahren zum Herstellen eines Isolierschicht-Bipolartransistors nach Anspruch 1, dadurch gekennzeichnet, dass eine erste Hauptelektrode (7) und die zweite Hauptelektrode (10) auf der ersten Hauptfläche bzw. zweiten Hauptfläche des Halbleitersubstrats (1) ausgebildet werden, nachdem die erste und die zweite Halbleiterschicht (8, 9) ausgebildet wurde.
  3. Verfahren zum Herstellen eines Isolierschicht-Bipolartransistors nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass darüber hinaus folgender Schritt umfasst ist: Polieren des Halbleitersubstrats ausgehend von der zweiten Hauptfläche, um die Dicke des Halbleitersubstrats auf kleiner oder gleich 200 μm zu bringen, nachdem die MOSFET-Zelle ausgebildet wurde, und bevor die erste und zweite Halbleiterschicht (8, 9) ausgebildet werden.
DE102004035788A 2003-07-24 2004-07-23 Verfahren zum Herstellen eines Isolierschicht-Bipolartransistors mit eingebauter Freilaufdiode Expired - Lifetime DE102004035788B4 (de)

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JP2003279054 2003-07-24
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