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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet integrierter Schaltungen und betrifft insbesondere Feldeffekttransistoren und Fertigungstechniken auf der Grundlage verspannter dielektrischer Schichten, die über den Transistoren ausgebildet sind und zum Erzeugen einer Verformung in Kanalgebieten der Transistoren verwendet werden.
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Beschreibung des Stands der Technik
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Integrierte Schaltungen sind typischerweise aus einer großen Anzahl an Schaltungselementen aufgebaut, die auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau angeordnet sind, wobei in komplexen Schaltungen der Feldeffekttransistor ein vorherrschendes Schaltungselement repräsentiert. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen Sourcegebiet und dem Draingebiet, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wesentliches Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
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Die Reduzierung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein Problem, das mit geringeren Gatelängen verknüpft ist, ist das Auftreten sogenannter Kurzkanaleffekte, die zu einer reduzierten Steuerbarkeit der Kanalleitfähigkeit führen. Kurzkanaleffekten wird durch gewisse Entwurfstechniken gegengewirkt, wovon einige jedoch mit einer Verringerung der Kanalleitfähigkeit einhergehen, wodurch die durch die Verringerung der kritischen Abmessungen erreichten Vorteile teilweise aufgehoben werden.
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Angesichts dieser Situation wurde vorgeschlagen, das Bauteilleistungsverhalten der Transistorelemente nicht nur durch Verringern der Transistorabmessungen zu verbessern, sondern auch durch das Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet bei einer vorgegebenen Kanallänge, wodurch der Durchlassstrom und damit das Transistorleistungsverhalten verbessert werden. Beispielsweise kann die Gitterstruktur in dem Kanalgebiet modifiziert werden, indem beispielsweise eine Zugverformung oder eine kompressive Verformung darin erzeugt wird, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise kann das Erzeugen einer Zugverformung in dem Kanalgebiet einer Siliziumschicht mit einer standardmäßigen Kristallkonfiguration die Beweglichkeit von Elektronen verbessern, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit der n-Transistoren auswirkt. Andererseits kann eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
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Eine effiziente Vorgehensweise in dieser Hinsicht ist eine Technik, die das Erzeugen gewünschter Verspannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher Transistorelemente ermöglicht, indem die Verspannungseigenschaften eines dielektrischen Schichtstapels eingestellt werden, der über der Transistorbasisstruktur gebildet ist. Der dielektrische Schichtstapel umfasst typischerweise eine oder mehrere dielektrische Schichten, die nahe an dem Transistor angeordnet sind und die auch zum Steuern eines entsprechenden Ätzprozesses verwendet werden können, um Kontaktöffnungen zu dem Gateanschluss und zu den Drain- und Sourceanschlüssen herzustellen. Daher kann eine wirksame Steuerung der mechanischen Verspannung in den Kanalgebieten, d. h. eine wirksame Verspannungstechnologie, bewerkstelligt werden, indem die innere Verspannung dieser Schichten individuell eingestellt wird, die auch als Kontaktätzstoppschichten bezeichnet werden, und in dem eine Kontaktätzstoppschicht mit einer inneren kompressiven Verspannung über einem p-Kanaltransistor angeordnet wird, oder eine Kontaktätzstoppschicht mit einer inneren Zugverspannung über einem n-Kanaltransistor angeordnet wird, wodurch in den jeweiligen Kanalgebieten eine kompressive Verformung bzw. eine Zugverformung hervorgerufen wird.
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Typischerweise wird die Kontaktätzstoppschicht durch plasmaunterstützte chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet, d. h. über der Gatestruktur und den Drain- und Sourcegebieten, wobei beispielsweise Siliziumnitrid auf Grund seiner hohen Ätzselektivität in Bezug auf Siliziumdioxid, das ein gut etabliertes Zwischenschichtdielektrikumsmaterial ist, verwendet werden kann. Des weiteren kann PECVD-Siliziumnitrid mit einer hohen inneren Verspannung von beispielsweise bis zu 2 Gigapascal (GPa) oder deutlich höher an kompressiver Verspannung und bis zu einem Gigapascal und deutlich höher an Zugverspannung abgeschieden werden, wobei die Art und die Größe der inneren Verspannung effizient eingestellt werden kann, indem geeignete Abscheideparameter eingestellt werden. Beispielsweise sind der Ionenbeschuss, der Abscheidedruck, die Substrattemperatur, die Gasdurchflussraten und dergleichen entsprechende Parameter, die zum Erreichen der gewünschten inneren Verspannung verwendet werden können.
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Die Herstellung einer oder beider Arten von stark verspannten dielektrischen Schichten angewendeten Abscheideparameter besitzen auch einen Einfluss auf das Abscheideverhalten, beispielsweise im Hinblick auf die Spaltfülleigenschaften des plasmaunterstützten CVD-Prozesses. Wenn beispielsweise verspannte dielektrische Schichten mit einem hohen kompressiven Verspannungspegel oder Zugverspannungspegel über Transistorelementen gebildet werden, die wiederum auf der Grundlage von Entwurfsregeln hergestellt sind, die eine Gatelänge von 50 nm oder weniger erfordern, können die begrenzten konformen Abscheidefähigkeiten des Abscheideprozesses zu einem weniger ausgeprägten Gesamtbauteilleistungsverhalten beitragen, insbesondere wenn Halbleiterbauelemente betrachtet werden, die dicht gepackte Bauteilbereiche beinhalten, etwa Speicherbereiche komplexer zentraler Recheneinheiten (CPU). D. h., in vielen Halbleiterbauelementen wird eine entsprechende Ausgewogenheit zwischen Leistungseigenschaften im Hinblick auf einen Entwurf, etwa die Gesamttransistorarchitektur, die Transistorbreite und dergleichen verwirklicht, wobei auch ein effizienter verformungsinduzierender Mechanismus eine wichtige Rolle spielt. Wie beispielsweise zuvor erläutert ist, können insbesondere relativ hohe kompressive Verspannungspegel in einem Siliziumnitridmaterial erzeugt werden, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Kanaltransistoren für eine standardmäßige Kristallkonfiguration der Siliziumschicht zu verbessern. Da typischerweise die Gesamtladungsträgerbeweglichkeit von p-Kanaltransistoren kleiner ist im Vergleich zur Ladungsträgerbeweglichkeit in n-Kanaltransistoren kann die entsprechende Unausgewogenheit den Durchlassstrom durch andere Entwurfsmaßnahmen berücksichtigt werden, etwa die Anpassung der Transistorbereite von p-Kanaltransistoren und dergleichen. Durch Vorsehen eines stark verspannten dielektrischen Materials sind jedoch entsprechende Entwurfsmaßnahmen zu einem deutlich weniger ausgeprägten Grade erforderlich, wodurch insgesamt die Entwurfsflexibilität verbessert wird und die Möglichkeit geschaffen wird, die Gesamtpackungsdichte des Halbleiterbauelements weiter zu erhöhen. Um einen höchst effizienten verformungsinduzierenden Mechanismus zu schaffen, kann das stark verspannte dielektrische Material über den Transistoren so gebildet werden, dass im Wesentlichen keine zusätzlichen Prozessschritte erforderlich sind, wie sie typischerweise für anspruchsvolle Doppelverspannungsschichtenlösungen erforderlich sind, in denen verspannte dielektrische Materialien mit unterschiedlichen inneren Verspannungsarten individuell über den jeweiligen Transistorarten angeordnet werden. Folglich ist diese Prozesstechnologie eine attraktive Lösung des gesamten Bauteilverhaltens, ohne dass im Wesentlichen zur Prozesskomplexität beigetragen wird. Es zeigt sich jedoch, dass eine entsprechende Zunahme im Gesamtleistungsverhalten der Bauteile weniger ausgeprägt ist, als dies erwartet wurde, wie dies nachfolgend detaillierter mit Bezug zu den 1a und 1b beschrieben ist.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem eine Halbleiterschicht 102 ausgebildet ist. Das Substrat 101 repräsentiert ein beliebiges geeignetes Trägermaterial, um darüber die Halbleiterschicht 102 zu bilden, die typischerweise eine Siliziumschicht ist, die aber andere Komponenten, etwa Germanium, Kohlenstoff und dergleichen aufweisen kann. Die Halbleiterschicht 102 repräsentiert einen oberen Bereich 101, wodurch eine Vollsubstartkonfiguration bereitgestellt wird, während in anderen Fällen eine vergrabene isolierende Schicht (nicht gezeigt) zwischen dem Substrat 101 und der Halbleiterschicht 102 vorgesehen ist, wodurch eine SOI-(Silizium-auf-Isolator)Konfiguration geschaffen wird. Das Halbleiterbauelement 100 umfasst ferner einen oder mehrere Transistoren 150a, von denen angenommen wird, dass sie p-Kanaltransistoren sind, deren Leistungsfähigkeit verbessert werden soll, indem ein stark verspanntes dielektrisches Material vorgesehen wird, wie dies zuvor erläutert ist. Ferner sind ein oder mehrere zweite Transistoren 250b in und über der Halbleiterschicht 102 ausgebildet, wobei in dem gezeigten Beispiel der eine oder die mehreren zweiten Transistoren 150b Transistoren repräsentieren, in denen eine kompressive Verspannung das Gesamtleistungsverhalten negativ beeinflussen kann, wobei ebenfalls eine moderat dicht gepackte Bauteilgeometrie durch die Transistoren 150b verwirklicht ist. D. h., ein Abstand zwischen benachbarten Transistorelementen 150b ist vergleichbar zu den Transistorabmessungen in der Transistorlängsrichtung, die durch die horizontale Richtung in 1a repräsentiert ist. Beispielsweise können die mehreren zweiten Transistoren 250b in einem Speicherbereich des Halbleiterbauelements 100 vorgesehen sein. Die Transistoren 150a, 150b umfassen eine Gateelektrodenstruktur 153, die ein Gateelektrodenmaterial 153a aufweist, möglicherweise in Verbindung mit einem Metallsilizidgebiet 153c, wenn zu Beginn das Gateelektrodenmaterial 153 aus Polysilizium aufgebaut ist. Die Gateelektrodenstruktur 153 umfasst eine Gateisolationsschicht 153b, die die Gateelektrode 153a von einem Kanalgebiet 152 trennt, das in der Halbleiterschicht 102 definiert ist. Das Kanalgebiet 152 ist lateral von Drain- und Sourcegebieten 151 eingeschlossen, die ein geeignetes Dotierstoffprofil in der lateralen und vertikalen Richtung aufweisen, wie dies für die Gesamttransistorkonfiguration erforderlich ist. Es sollte beachtet werden, dass, obwohl die Transistoren 150a, 150b so dargestellt sind, dass sie grundsätzlich den gleichen Aufbau aufweisen, sich diese Transistoren voneinander unterscheiden können, beispielsweise im Hinblick auf die Dicke und/oder Zusammensetzung der Gateisolationsschichten 153b, der Gatelänge, d. h. in 1a der horizontalen Abmessung der Gateelektroden 153a, der Leitfähigkeitsart und damit der Dotierstoffsorten, die zum Bilden der Drain- und Sourcegebiete 151 verwendet sind, der jeweiligen vertikalen und lateralen Verteilung der Dotierstoffsorten in den Drain- und Sourcegebieten 151, und dergleichen. Ferner ist, wie gezeigt, eine Seitenwandabstandshalterstruktur 154 an Seitenwänden der Gateelektrodenstruktur 153 gebildet. Des weiteren kann die Leitfähigkeit der Drain- und Sourcegebiete 151 erhöht werden, indem ein Metallsilizidgebiet 151a darin vorgesehen wird. Eine kompressiv verspannte Kontaktätzstoppschicht 110 ist über dem ersten und dem zweiten Transistor 150a ausgebildet mit einer geeigneten Dicke, um einen gewünschten Verformungspegel in dem Kanalgebiet 152 des Transistors 150a hervorzurufen und auch den Abscheidefähigkeiten der jeweiligen plasmaunterstützten CVD-Technik zu entsprechen, um nicht in unerwünschter Weise durch die Abscheidung hervorgerufene Unregelmäßigkeiten an und über den Transistoren 150b hervorzurufen, insbesondere in den gezeigten dicht gepackten Bauteilgebieten. Die verspannte Kontaktätzstoppschicht 110 ist aus Siliziumnitrid und dergleichen aufgebaut.
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Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, in denen die Transistoren 150a, 150b durch Vorsehen geeigneter Materialien für die Gateisolationsschicht 153b und die Gateelektrode 153a gebildet werden. Zu diesem Zweck können Oxidations- und/oder Abscheiderezepte für das Gatedielektrikumsmaterial, woran sich das Abscheiden eines geeigneten Gateelektrodenmaterials anschließt, etwa von Polysilizium. Danach werden anspruchsvolle Strukturierungsstrategien eingesetzt, um die Gateelektrodenstruktur 153 mit einer gewünschten Gatelänge zu erhalten. Im Anschluss daran werden die Drain- und Sourcegebiete 151 auf der Grundlage komplexer Implantationssequenzen gebildet, oder zusätzlich kann die Abstandshalterstruktur 154 als Implantationsmaske dienen, wobei die Gesamtbreite der Abstandshalterstruktur 154 während der jeweiligen Implantationssequenz so modifiziert wird, dass die gewünschte laterale abschirmende Wirkung erreicht wird. Als nächstes werden die Metallsilizidgebiete 151a, 153c beispielsweise in einer gemeinsamen Fertigungssequenz hergestellt, woran sich das Abscheiden der Kontaktätzstoppschicht 110 auf Grundlage geeignet ausgewählter Abscheideparameter anschließt, um den gewünschten hohen internen Verspannungspegel zu erreichen, der als ein kompressiver Verspannungspegel angenommen sei, um das Leistungsverhalten des p-Kanaltransistors 150a zu verbessern. Für modernste Bauelemente liegt eine Dicke der Kontaktätzstoppschicht 110 im Bereich von ungefähr 120 bis 150 nm, um durch Abscheidung hervorgerufene Unregelmäßigkeiten an den Transistoren 150b zu vermeiden. D. h., typischerweise ist die Dicke der Schicht 110 ein Kompromiss zwischen einem im Wesentlichen hohlraumfreien Abscheiden über dem dicht gepackten Bauteilgebiet, wie es durch die zweiten Transistoren 150b repräsentiert ist, und das Erfordernis für eine hohe Verformung in dem Kanalgebiet 152 des Transistors 150a, dem das Abscheiden einer großen Menge an verspanntem dielektrischen Material und damit eine moderat große Dicke der Schicht 110 zur Folge hat.
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Wie zuvor erläutert ist, wird das erforderliche Leistungsverhalten der Transistoren 150b durch entwurfsspezifische Kriterien erreicht, während der verformungsinduzierende Mechanismus, der durch die Schicht 110 für den Transistor 150a bereitgestellt wird, erforderlich ist, um das spezifizierte Gesamtleistungsverhalten des Bauelements 100 zu erzielen. In der gezeigten Ausführungsform ist die dielektrische Schicht 110 direkt auf den Metallsilizidgebieten 151a abgeschieden, wodurch ein sehr effizienter verformungsinduzierender Mechanismus bereitgestellt wird, wobei jedoch auch eine entsprechende kompressive Verformung in den Transistoren 150b hervorgerufen wird, wodurch deren Leistungsverhalten verringert wird. Folglich wird eine entsprechende Verformungsrelaxation für die zweiten Transistoren 150b auf der Grundlage eines Ionenimplantationsprozesses ausgeführt.
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1b zeigt schematisch das Halbleiterbauelement 100 während eines entsprechenden Ionenimplantationsprozesses 104, der auf Grundlage einer Implantationsmaske 105 ausgeführt wird, die den ersten Transistor 150a abdeckt, während die zweiten Transistoren 150b frei liegen. Während des Ionenimplantationsprozesses 104 wird eine geeignete Sorte, etwa Germanium, Silizium und dergleichen verwendet, um den freigelegten Bereich der Schicht 110 zu beschießen, wodurch die Molekularstruktur modifiziert und der interne Verspannungspegel relaxiert wird. Jedoch ist insbesondere in dicht gepackten Bauteilgebieten, wie sie gezeigt sind, die lokale Dicke der Schicht 110 sehr unterschiedlich, so dass für eine spezifizierte Implantationsenergie und Dosis entsprechend unterschiedliche Grade an Relaxation geschaffen werden, was schließlich zu im Wesentlichen relaxierten Bereichen 110a, die typischerweise in dem oberen Bereich der Schicht 110 angeordnet sind, und zu im Wesentlichen nicht relaxierten Bereichen 110b führt, die somit eine merkliche Verspannung auf Transistoren 150b ausüben, wodurch die nicht gewünschte kompressive Verformung in den Kanalgebieten 152 hervorgerufen wird. Eine entsprechende Anpassung der Ionenimplantationsparameter ist jedoch nur sehr schwer zu erreichen, da eine Zunahme der Implantationsenergie möglicherweise in Verbindung mit einer erhöhten Dosis, schließlich zu einer deutlichen Modifizierung entsprechender Transistorbereiche, etwa der Metallsilizidgebiete 153c, 151a und der Gateelektrode 153a und dergleichen führen kann.
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Die
DE 10 2004 026 149 A1 offenbart eine Technik zum Erzeugen mechanischer Spannungen in unterschiedlichen Kanalgebieten durch Bildung einer Ätzstoppschicht, die eine unterschiedlich modifizierte innere Spannung aufweist. Dazu wird eine erste verspannungsinduzierende Schicht über einem ersten und einem zweiten Transistor gebildet und anschließend selektiv über dem zweiten Transistor entspannt. Danach wird eine zweite verspannungsinduzierende Schicht mit einer unterschiedlichen Art von Verspannung aufgebracht.
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Die
US 2004 0029323 A1 offenbart ein CMOS-Bauteil auf dem eine druckverspannte Kontaktätzstoppschicht aufgebracht wird, die anschließend über dem n-Kanaltransistor mittels Implantationsverfahren wieder entspannt wird.
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Die
DE 10 2005 057 073 A1 offenbart verspannte Abstandselemente, die den gleichen Verspannungstyp wie eine darauf abgeschiedene verspannungsinduzierende Schicht aufweisen. Die verspannten Abstandshalterelemente werden über n-Kanaltransistoren entfernt.
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Angesichts der zuvor beschriebenen Situation ist es die Aufgabe der vorliegenden Erfindung Verfahren und Halbleiterbauelemente vorzusehen, um einen effizienten Verformungsübertragungsmechanismus bereitzustellen, wobei die Auswirkungen eines oder mehrerer der oben erkannten Probleme vermieden oder zumindest reduziert werden.
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Überblick über die Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung Halbleiterbauelemente und Techniken zu deren Herstellung, wobei die Relaxation eines verspannten dielektrischen Materials, das über der grundlegenden Transistorstruktur ausgebildet ist, verbessert werden kann, indem ein erster Bereich des dielektrischen Materials mit einer reduzierten Dicke vorgesehen wird, die zu einem geringeren Maß an Dickenschwankung insbesondere dicht gepackten Bauteilgebieten führt. Folglich kann ein nachfolgender Verspannungsrelaxationsimplantationsprozess auf der Grundlage einer weniger ausgeprägten Dickenschwankung ausgeführt werden, wodurch eine verbesserte Anpassung der Implantationsparameter im Hinblick auf die Eindringtiefe der Implantationssorte möglich ist, um ein größeres Maß an Entspannung in der Nähe des Kanalgebiets der Transistoren zu erreichen. Danach wird ein weiterer Bereich des dielektrischen Materials abgeschieden, wodurch eine gewünschte große Menge an verspannten dielektrischen Material über einer Transistorart abgeschieden wird, während der zuvor relaxierte Bereich des dielektrischen Materials als ein effizientes Puffermaterial dient, wobei in einigen anschaulichen Ausführungsformen ein zusätzlicher Relaxationsimplantationsprozess ausgeführt werden kann, um den gesamten Verspannungspegel des dielektrischen Materials, das über den Transistoren ausgebildet ist, in denen eine entsprechende Verspannung als ungeeignet erachtet wird, weiter verringert wird.
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Die Aufgabe der vorliegenden Erfindung wird durch die Verfahren der Ansprüche 1 und 14 und durch die Vorrichtung des Anspruches 19 gelöst.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlich aus der detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a und 1b schematisch ein konventionelles Halbleiterbauelement während diverser Fertigungsphasen zeigen, um eine stark verspannte dielektrische Schicht über der grundlegenden Transistorstruktur zu bilden, wobei der innere Verspannungspegel über einem dicht gepackten Bauteilgebiet gemäß konventioneller Strategien entspannt wird;
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2a bis 2d schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei ein verspanntes dielektrisches Material über einer Art an Transistoren auf der Grundlage eines zweistufigen Abscheideprozesses gebildet wird, wobei nach dem ersten Schritt ein Verspannungsrelaxationsimplantationsprozess über speziellen Transistoren gemäß anschaulicher Ausführungsformen ausgeführt wird;
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2e schematisch eine Querschnittsansicht des Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen zeigt, in denen ein zweiter Verspannungsrelaxationsprozess ausgeführt wird, nachdem der zweite Abscheideschritt ausgeführt ist, gemäß weiterer anschaulicher Ausführungsformen; und
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2f und 2g schematisch Querschnittsansichten eines Halbleiterbauelements mit einem dicht gepackten Bauteilgebiet zeigen, über welchem eine verbesserte Verspannungsrelaxation nach einem ersten Abscheideschritt auf der Grundlage eines geneigten Relaxationsimplantationsprozesses gemäß noch weiterer anschaulicher Ausführungsformen erreicht wird.
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Detaillierte Beschreibung
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Im Allgemeinen betrifft die vorliegende Erfindung eine verbesserte Prozesstechnik und entsprechende Halbleiterbauelemente, in welchem das Leistungsverhalten einer Art an Transistoren auf der Grundlage eines effizienten Gesamtfertigungsablaufs erreicht werden kann, während ein negativer Einfluss auf andere Transistoren gering gehalten wird. Zu diesem Zweck wird die Effizienz eines Verspannungsrelaxationsimplantationsprozesses verbessert, indem ein dielektrisches Material in zwei oder mehr Abscheideschritten mit geringer Dicke aufgebracht wird und indem zumindest ein Relaxationsimplantationsprozess nach dem ersten Abscheideschritt durchgeführt wird, wodurch verbesserte Prozessbedingungen im Hinblick auf ein effizienteres Entspannen von Materialbereichen geschaffen werden, die in unmittelbarer Nähe an dem Kanalgebiet der darunter liegenden Transistorstruktur angeordnet sind. Folglich kann insbesondere in dicht gepackten Bauteilgebieten eine ausgeprägte Schwankung der Dicke deutlich „reduziert” werden, indem das dielektrische Material mit einer deutlich geringeren Dicke in einem ersten Abscheideschritt aufgebracht wird, so dass die nachfolgende Relaxationsimplantation zu einer verbesserten Entspannung führt, wobei insgesamt auch die Prozesssteuerbarkeit verbessert wird. Somit kann eine effiziente Pufferschicht durch den im Wesentlichen entspannten Bereich vorgesehen werden und es kann eine Verspannungskomponente des dielektrischen Materials deutlich verringert werden, die in einem nachfolgenden Abscheideschritt aufgebracht wird. In einer anschaulichen Ausführungsform wird daher ein dielektrisches Zwischenschichtmaterial direkt auf dem verspannten dielektrischen Material, das in dem zweiten Abscheideschritt aufgebracht wurde, gebildet, ohne dass eine weitere Relaxation der zweiten dielektrischen Schicht erfolgt, wobei dennoch für ein deutlich verbessertes Gesamtbauteilverhalten im Vergleich zu konventionellen Strategien beigetragen wird, wie sie zuvor mit Bezug zu den 1a und 1b erläutert sind. In anderen Fällen wird ein weiterer Relaxationsimplantationsprozess nach dem zweiten Abscheideprozess ausgeführt, wodurch der gesamte innere Verspannungspegel des dielektrischen Materials, das über der betrachteten Transistorstruktur angeordnet ist, noch weiter verringert wird. Ferner wird in anderen anschaulichen Ausführungsformen der Relaxationsimplantationsprozess auf der Grundlage eines Neigungswinkels ausgeführt, wodurch die entspannende Wirkung des Implantationsprozesses selbst in dicht gepackten Bauteilgebieten noch weiter verbessert wird.
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Somit kann ein sehr effizienter Gesamtfertigungsablauf erreicht werden, indem beispielsweise ein erstes dielektrisches Material direkt auf den grundlegenden Transistorstrukturen mit einer geringeren Dicke aufgebracht wird und ein effizienter Relaxationsimplantationsprozess für eine Art an Transistoren durchgeführt wird, während ein gewünschter hoher Verspannungspegel der anderen Transistorart beibehalten wird, indem mindestens ein weiterer Abscheideschritt ausgeführt wird. Somit kann im Vergleich zu konventionellen Strategien die Gesamtdurchlaufzeit für die Produkte im Wesentlichen beibehalten werden, wobei dennoch verbesserte Gesamtbauteileigenschaften erreicht werden.
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Mit Bezug zu den 2a bis 2e werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
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2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201, über welchem eine Halbleiterschicht 202 gebildet ist. Wie zuvor mit Bezug zu dem Bauelement 100 erläutert ist, besitzen das Substrat 201 und die Halbleiterschicht 202 einen geeigneten Aufbau, um damit die Herstellung entsprechender Transistoren 250a, 250b zu ermöglichen. Beispielsweise können das Substrat 201 und die Schicht 202 zusätzlich zu der zuvor beschriebenen SOI-Konfiguration und Vollsubstratkonfiguration auch eine Hybridstruktur bilden, d. h. Bereiche der Transistoren 250a, 250b können auf der Grundlage einer Vollsubstratkonfiguration vorgesehen sein, während andere Transistoren eine SOI-Architektur in Abhängigkeit von den Gesamtbauteilerfordernissen aufweisen. In der gezeigten Ausführungsform sei angenommen, dass der erste Transistor 250a eine Verbesserung der Ladungsträgerbeweglichkeit erfordert, indem ein verspanntes dielektrisches Material bereitgestellt wird, während der Transistor 250b keine entsprechende extern angewendete Verspannung erfordert, da beispielsweise im Allgemeinen ein erhöhter Verspannungspegel einen negativen Einfluss auf das Gesamtleistungsverhalten ausübt, wobei beispielsweise die Anwesenheit einer entsprechenden Verspannung die Ladungsträgerbeweglichkeit verringern kann oder wobei moderat hohe Verspannungspegel im Allgemeinen das Leistungsverhalten der Bauelemente negativ beeinflussen können, beispielsweise in dicht gepackten Speicherbereichen und dergleichen. Wie zuvor erläutert ist, obwohl die Transistoren 250a, 250b so dargestellt sind, dass sie im Wesentlichen den gleichen grundlegenden Aufbau besitzen, können sich die Transistoren 250a, 250b in einer oder mehreren Komponenten unterscheiden, etwa in der Abmessung, der Art der Dotierstoffsorten und dergleichen. Die Transistoren 250a, 250b weisen jeweils eine Gateelektrodenstruktur 253 auf, die in Abhängigkeit von der Gesamtkonfiguration ein Gateelektrodenmaterial 253a aufweist, das aus Polysilizium oder einem anderen metallenthaltendem Material und dergleichen aufgebaut sein kann. Des weiteren ist ein Metallsilizidgebiet 253 auf der Oberseite der Gateelektrode 253a vorgesehen, wenn ein siliziumenthaltendes Material in den Gateelektroden 253a enthalten ist. Des weiteren umfasste die Gateelektrodenstruktur 253 eine Gateisolationsschicht 253c, die das Gateelektrodenmaterial 253a von einem Kanalgebiet 252 trennt, das wiederum lateral von Drain- und Sourcegebieten 251 umgeben ist, die ein geeignetes vertikales und laterales Dotierstoffprofil aufweisen, wie dies auch mit Bezug zu dem Bauelement 100 erläutert ist. Die Gateisolationsschicht 253c kann aus einem beliebigen geeigneten Material aufgebaut sein, etwa Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid, einem dielektrischen Material mit großem ε, was als ein dielektrisches Material zu verstehen ist, das eine Dielektrizitätskonstante von ungefähr 10,0 oder höher aufweist, und dergleichen Abhängig von den gesamten Bauteil- und Prozesserfordernissen kann eine Abstandshalterstruktur 254 an Seitenwänden der Gateelektrodenstruktur 253 vorgesehen sein. Es sollte beachtet werden, dass die Seitenwandabstandshalterstruktur 254 oder zumindest ein Teil davon in einer früheren Fertigungsphase entfernt wurde, beispielsweise um einen Abstand eines stark verspannten dielektrischen Materials von dem Kanalgebiet 252 zu verringern.
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In der gezeigten Ausführungsform ist eine erste dielektrische Schicht 210c über dem ersten und dem zweiten Transistor 250a, 250b gebildet und besitzt einen inneren Verspannungspegel, um eine gewünschte Art an Verformung in dem Kanalgebiet 252 des Transistors 250a hervorzurufen und, in der gezeigten Fertigungsphase der 2, auch in dem zweiten Transistor 250b hervorzurufen, in welchem eine entsprechende Verformung jedoch nicht gewünscht ist. Die erste dielektrische Schicht 210c kann aus Siliziumnitrid, stickstoffenthaltendem Siliziumkarbid, Siliziumdioxid aufgebaut sein, wenn moderat hohe Pegel an kompressiver Verspannung erwünscht sind. In anderen anschaulichen Ausführungsformen wird ein hoher interner Zugverspannungspegel auf der Grundlage eines Siliziumnitridmaterials erreicht, wie dies zuvor erläutert ist. Die erste dielektrische Schicht 210c wird mit einer geeigneten Dicke 210t vorgesehen, die für ein geeignetes Abscheideverhalten sorgt, ohne dass deutliche Dickenschwankungen auftreten, selbst wenn anspruchsvolle Oberflächentopographien betrachtet werden, wie dies beispielsweise in dicht gepackten Bauteilgebieten der Fall ist, wie dies nachfolgend detaillierter erläutert ist. Daher wird die Dicke 210t so gewählt, dass die Gesamtspaltfülleigenschaften des betrachteten Abscheideprozesses berücksichtigt werden, um ein im Wesentlichen konformes Abscheideverhalten zu erreichen, wodurch ebenfalls verbesserte Oberflächenbedingungen während eines nachfolgenden Relaxationsimplantationsprozesses geschaffen werden. Beispielsweise wird in einigen anschaulichen Ausführungsformen die Dicke 210t auf ungefähr 50 nm oder weniger eingestellt, wobei beispielsweise eine Gatelänge der Gateelektrodenstrukturen 253 ungefähr 50 nm oder weniger beträgt. Es sollte jedoch beachtet werden, dass eine größere Schichtdicke verwendet werden kann, wenn die Gesamtoberflächentopographie und das Spaltfüllvermögen ein im Wesentlichen konformes Abscheideergebnis für die Schicht 210c selbst in dicht gepackten Bauteilgebieten zulassen.
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Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach der Erzeugung von Isolationsstrukturen (nicht gezeigt) wird ein grundlegendes Dotierstoffprofil in der Halbleiterschicht 202 geschaffen, woran sich eine Strukturierungssequenz zur Herstellung der Gateelektrodenstrukturen 253 anschließt. Zu diesem Zweck können ähnliche Prozesstechniken eingesetzt werden, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind, wobei auch geeignete Techniken eingesetzt werden können, um dielektrische Gatematerialien für die Gateisolationsschicht 253c bereitzustellen, möglicherweise mit metallenthaltenden Gateelektrodenmaterialien und dergleichen. Anschließend werden die Drain- und Sourcegebiete 251 auf Grundlage der Seitenwandabstandshalterstruktur 254 hergestellt, die in geeigneter Weise in der Breite angepasst ist, um das gewünschte laterale und vertikale Konzentrationsprofil zu erhalten. Wie zuvor angegeben ist, wird die Abstandshalterstruktur 254 oder zumindest ein Teil davon ggf. vor oder nach der Herstellung der Metallsilizidgebiete 251a entfernt, wobei in einigen Fallen auch das Metallsilizidgebiet 253b der Gateelektrodenstruktur entfernt werden kann. Als nächstes wird die erste dielektrische Schicht 210c mittels geeignet ausgewählter Abscheideparameter aufgebracht, die für einen gewünschten hohen inneren Verspannungspegel sorgen, wobei die reduzierte Dicke 210t geringere Dickenschwankungen unabhängig von der darunter liegenden Oberflächentopographie ermöglicht. In einer anschaulichen Ausführungsform wird die Schicht 210c direkt auf dem ersten und dem zweiten Transistor 250a, 250b gebildet, d. h. die dielektrische Schicht 210c wird in Form einer im Wesentlichen homogenen Materialschicht bereitgestellt, die mit der Oberfläche der Drain- und Sourcegebiete 251, beispielsweise mit den Metallsilizidgebieten 251a, in Kontakt ist. In diesem Falle wird ein sehr effizienter Verformungstransfermechanismus erreicht, da ein dazwischen liegendes im Wesentlichen nicht verspanntes Material mit Ausnahme des verbleibenden Bereichs der Abstandshalterstruktur 254 vermieden werden kann. In anderen Fällen wird, wenn ein direkter Kontakt des Materials 210c mit dem Metallsilizidgebieten 251a oder freigelegten Bereichen der Drain- und Sourcebereiche 251 nicht gewünscht ist, ein Beschichtungsmaterial (nicht gezeigt) vor dem Abscheiden der dielektrischen Schicht 210c gebildet.
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2b zeigt schematisch das Halbleiterbauelement 200 während eines Relaxationsimplantationsprozesses 204, der auf der Grundlage einer geeigneten Implantationsmaske 205, beispielsweise einer Lackmaske, ausgeführt wird, die den ersten Transistor 250a bedeckt. Somit ist die Auswahl geeigneter Implantationsparameter weniger kritisch, da eine geringere Dickenschwankung insbesondere über horizontalen Bereichen der Halbleiterschicht 202 während der vorhergehenden Abscheidung der Schicht 210c erreicht wurde, wodurch die Auswahl geeigneter Implantationsenergie- und Dosiswerte möglich ist, um die Schicht 210c über die gesamte Dicke hinweg, zumindest an den im Wesentlichen horizontalen Bereichen, zu entspannen, ohne dass die Gesamteigenschaften jedes Transistors 250b deutlich beeinflusst werden. Beispielsweise können geeignete Implantationsparameter, etwa Dosis und Energie, auf der Grundlage gut etablierter Simulationsmodelle und Experimente bestimmt werden, in denen die Eindringtiefe, die relaxierende Wirkung und dergleichen in Bezug auf die Materialeigenschaften der Schicht 210c untersucht werden. Beispielsweise wird in einigen anschaulichen Ausführungsformen der Implantationsprozess 204 auf Grundlage von Xenon-Ionen ausgeführt, die für eine starke verspannungsrelaxierende Wirkung bei moderat geringen Dosiswerten auf Grund der großen Masse der Xenon-Ionen sorgen, die möglicherweise in einem doppelt ionisierten Zustand bereitgestellt werden. Folglich wird ein im Wesentlichen entspannter Bereich 210a über dem Transistor 250b gebildet, so dass eine nicht erwünschte Wirkung des anfänglich hohen internen Verspannungspegels der Schicht 210c beim Abscheiden deutlich in dem Transistor 250b verringert werden kann, insbesondere, da die Verspannungsrelaxation in unmittelbarer Nähe der Drain- und Source-Gebiete 251 im Gegensatz zu konventionellen Lösungen, wie sie mit Bezug zu dem Bauelement 100 beschrieben sind, stattfindet. Somit sind entsprechende nicht-relaxierte Bereiche 210b, in denen weiterhin ein deutlicher Anteil an innerer Verspannung vorherrscht, auf weniger kritische Bereiche beschränkt, etwa im Wesentlichen vertikale Bereiche der Schicht 210c, die einen weniger ausgeprägten Einfluss auf den gesamten verformungsinduzierenden Mechanismus besitzen. Wie nachfolgend detaillierter erläutert ist, können auch die Bereiche 210b auf der Grundlage der erfindungsgemäßen Techniken deutlich verringert werden.
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2c zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, ist eine zweite dielektrische Schicht 210d auf der ersten dielektrischen Schicht 210c gebildet und besitzt einen ähnlich hohen inneren Verspannungspegel, um damit die Verformung in dem Transistor 250a weiter zu erhöhen. In der gezeigten Ausführungsform bilden die erste und die zweite dielektrische Schicht 210c, 210d eine dielektrische Schicht 210 entsprechend der Schicht 110 in dem konventionellen Vorgehen, wodurch eine gewünschte Menge an stark verspanntem dielektrischen Material nahe an dem Kanalgebiet 252 des Transistors 250a angeordnet wird. Auf Grund des im Wesentlichen entspannten Bereichs 210a, der über dem Transistor 250b ausgebildet ist, wird die Wirkung der Schicht 210d auf den zweiten Transistor 250b deutlich verringert, da der entspannte Bereich 210a als ein Puffermaterial dienen kann, wodurch ein beträchtlicher Teil der Verspannung der Schicht 210d kompensiert wird. Folglich können im Vergleich zu konventionellen Lösungen die Verspannungsbedingungen über dem zweiten Transistor 250b im Wesentlichen „invertiert” werden, da nun ein im Wesentlichen spannungsneutrales Material, d. h. der im Wesentlichen entspannte Bereich 210a, unmittelbar benachbart zu der grundlegenden Transistorstruktur ausgebildet ist, während der stark verspannte Bereich 210d durch den Bereich 210a beabstandet ist.
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Die Schicht 210d kann auf der Grundlage eines zweiten Abscheideprozesses 212 gebildet werden, der auf der Basis von im Wesentlichen den gleichen Prozessparametern ausgeführt wird, wie sie zuvor mit Bezug zu dem Abscheideprozess 211 erläutert sind. Wenn beispielsweise die Gesamtdicke der Schichten 210c, 210d so gewählt ist, dass diese eine Dicke der konventionellen Schicht 110 entspricht, wie sie in den 1a und 1b gezeigt ist, kann im Wesentlichen die gleiche Durchlaufzeit während der Abscheideprozesse 211 und 212 erreicht werden, insbesondere wenn sich an die Abscheidung 210d ein weiterer Abscheideprozess anschließt, um ein dielektrisches Zwischenschichtmaterial zu bilden, wobei dies durch geeignetes Ändern der Abscheideparameter gelingt. In diesem Falle ist die Anzahl der Transportaktivitäten, die zum Ausführen des Implantationsprozesses 204 zwischen der Abscheidung der Schichten 210c, 210d im Wesentlichen gleich der Anzahl der Transportaktivitäten, die in konventionellen Transportablauf erforderlich ist, in welchem eine entsprechende Transportaktivität nach der vollständigen Abscheidung der Schicht 110 und bei einer nachfolgenden weiteren Abscheidung des dielektrischen Zwischenschichtmaterials erforderlich ist. Ferner wird in einigen anschaulichen Ausführungsformen die Gesamtdurchlaufzeit verringert, da eine geringere Dosis während des Implantationsprozesses 204 ausreichend ist auf Grund der reduzierten Schichtdicke und der verbesserten Gesamtoberflächenbedingungen, wobei dennoch für ein erhöhtes Maß an Verspannungsrelaxation gesorgt ist.
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2d zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem ein dielektrisches Zwischenschichtmaterial 220, beispielsweise in Form von Siliziumdioxid und dergleichen, über dem ersten und dem zweiten Transistor 250a, 250b ausgebildet ist. In einer anschaulichen Ausführungsform, wie dies gezeigt ist, wird das dielektrische Zwischenschichtmaterial 220 auf der zweiten dielektrischen Schicht 210d gebildet, wodurch für eine insgesamt gute Gesamtprozesseffizienz mit vergleichbarer oder sogar geringerer Durchlaufzeit im Vergleich zu konventionellen Strategien gesorgt wird. Das dielektrische Zwischenschichtmaterial 220 kann auf der Grundlage gut etablierter Abscheideschemata aufgebracht werden, etwa plasmaunterstützter CVD und Anwendung von TEOS als Vorstufenmaterial und/oder auf der Grundlage eines thermisch aktivierten CVD-Prozesses in Abhängigkeit von den gesamten Bauteilerfordernissen. Nach dem Abscheiden des dielektrischen Zwischenschichtmaterials 220 wird die Oberflächentopographie eingeebnet, beispielsweise durch CMP (chemisch-mechanisches Polieren) und dergleichen. Danach werden Kontaktöffnungen 220a, 220b, wie sie durch die gestrichelten Linien angedeutet sind, hergestellt, indem gut etablierte Strukturierungsschemata eingesetzt werden, wobei die kombinierten Schichten 210c, 210d als effiziente Ätzstoppmaterialien eingesetzt werden.
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2e zeigt schematisch das Halbleiterbauelement 200 gemäß weiteren anschaulichen Ausführungsformen, in denen nach dem Abscheiden der Schicht 210d ein weiterer Implantationsprozess 204a ausgeführt wird auf der Grundlage einer Implantationsmaske 205a, um damit ebenfalls den freigelegten Bereich der Schicht 210d zu entspannen, wodurch die gesamte Verspannungskomponente des dielektrischen Materials, das über dem Transistor 250b angeordnet ist, weiter verringert wird. In diesem Falle ist die Auswahl der Prozessparameter für den Prozess 204a weniger kritisch, selbst wenn eine ausgeprägte Oberflächentopographie nach dem Abscheiden der Schicht 210d hervorgerufen wird, da im Allgemeinen eine geringere Dicke zu entspannen ist und auch im Wesentlichen verspannte Schichtbereiche nur eine geringere Auswirkung auf das Leistungsverhalten des Transistors 250b auf Grund der Anwesenheit des im Wesentlichen entspannten Bereichs 210a ausüben.
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In anderen anschaulichen Ausführungsformen wird die Dicke der Schichten 210c, 210d moderat klein gewählt, um damit die Gesamteffizienz der jeweiligen Implantationsprozesse 204, 204a zu erhöhen, wobei ein oder mehrere weitere Abscheideschritte ausgeführt werden können, um die gewünschte gesamte endgültige Schichtdicke des stark verspannten dielektrischen Materials über dem Transistor 250a zu erreichen, während der Reihe nach effizient entspannte Bereiche über dem Transistor 250b gebildet werden. Danach wird die weitere Bearbeitung fortgesetzt, wie dies zuvor beschrieben ist, d. h. das dielektrische Zwischenschichtmaterial 220 wird abgeschieden, das in der gezeigten Ausführungsform auf der Schicht 210d mit dem stark verspannten Bereich über dem Transistor 250a und einem im Wesentlichen entspannten Bereich über dem Transistor 250b gebildet wird. In anderen Fällen wird, wenn ein weiter verspanntes dielektrisches Material auf der zweiten dielektrischen Schicht 210d abzuscheiden ist, weitere Relaxationsimplantationen weggelassen auf Grund der sehr effizienten Relaxation, die durch die Prozesse 204, 204a erreicht wird, und somit kann eine ähnliche Konfiguration geschaffen werden, wie sie in 2d gezeigt ist, in der das dielektrische Zwischenschichtmaterial auf einem stark verspannten dielektrischen Material über dem ersten und dem zweiten Transistor 250a, 250b gebildet wird.
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2f zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen mehrere Transistoren 250p in einem dicht gepackten Bauteilgebiet vorgesehen sind, d. h. in einem Bauteilgebiet, in welchem ein lateraler Abstand zwischen benachbarten Gateelektrodenstrukturen vergleichbar ist mit den Längenabmessungen der jeweiligen Transistoren 250p. Beispielsweise beträgt der Abstand zwischen benachbarten Gateelektrodenstrukturen 253 ungefähr 200 nm oder weniger bei sehr kleinen Transistorelementen. Wie gezeigt, ist die erste dielektrische Schicht 210c über dem ersten Transistor 250a und den mehreren zweiten Transistoren 250b mit einer geeigneten Dicke gebildet, um damit entsprechende Dickenschwankungen in dem dicht gepackten Bauteilgebiet moderat klein zu halten, um damit die Effizienz des Relaxationsimplantationsprozesses 204 zu verbessern, wie dies zuvor erläutert ist. Beispielsweise beträgt eine Dicke ungefähr 50 nm oder weniger für die erste dielektrische Schicht 210c. Wie gezeigt, können trotz einer verbesserten Relaxationswirkung über im Wesentlichen horizontalen Bauteilbereichen dennoch an Seitenwandbereichen der Gateelektrodenstrukturen 253, die die Abstandshalterstruktur 254 enthalten können oder auch nicht, entsprechende nicht-entspannte Bereiche 210b vorhanden sein. In einigen anschaulichen Ausführungsformen wird die Größe dieser Bereiche 210b deutlich verringert, indem die Prozessbedingungen des Implantationsprozesses 204 geeignet ausgewählt werden.
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2g zeigt schematisch das Bauelement 200 gemäß anschaulicher Ausführungsformen, in denen die effektive Dicke von im Wesentlichen vertikalen Bereichen der Schicht 210c „reduziert” wird, indem ein Neigungswinkel während des Implantationsprozesses 204 eingesetzt wird. D. h., es wird, wie gezeigt, ein Neigungswinkel von α und –α während einer gewissen Phase des Implantationsprozesses 204 angewendet, wodurch die mittlere Eindringtiefe für eine gegebene Implantationsenergie „erhöht” wird. Es sollte beachtet werden, dass ein Neigungswinkel als ein Winkel zu verstehen ist, der durch einen eintreffenden Ionenstrahl 204b, der typischerweise eine moderat geringe Divergenz und eine Richtung im Wesentlichen senkrecht zu einer Referenzebene, beispielsweise der Halbleiterschicht 202, aufweist, wobei ein Neigungswinkel von 0 als eine Richtung zu verstehen ist, die im Wesentlichen der Oberflächennormale der Schicht 202 entspricht. Somit kann durch Verwendung eines geeigneten Neigungswinkels, beispielsweise im Bereich von ungefähr 10 bis 50 Grad eine verbesserte Relaxationswirkung erreicht werden, um die Größe der Bereiche 210b weiter zu verringern. In einigen anschaulichen Ausführungsformen wird die Implantationsenergie während eines geneigten Implantationsschrittes sogar erhöht, ohne dass eine unerwünschte Schädigung der darunter liegenden Transistorstruktur erreicht wird, da während eines entsprechenden geneigten Implantationsschrittes die effektive Dicke der im Wesentlichen horizontalen Bereiche der Schicht 210c ebenfalls entsprechend dem Kosinus des Neigungswinkels α vergrößert wird.
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Daraufhin wird die weitere Bearbeitung fortgesetzt, wie dies zuvor beschrieben ist, insbesondere durch Abscheiden der Schicht 210d und Bilden des dielektrischen Materials 220.
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Es gilt also: Die vorliegende Erfindung stellt Techniken und entsprechende Halbleiterbauelemente bereit, in denen ein sehr effizienter Verformungsübertragungsmechanismus für eine Art an Transistoren vorgesehen wird, beispielsweise für p-Kanaltransistoren oder n-Kanaltransistoren, während ein negativer Einfluss des entsprechend stark verspannten dielektrischen Materials auf die andere Transistorart verringert wird auf der Grundlage eines Implantationsprozesses, der auf Basis einer geringeren Schichtdicke ausgeführt wird. Anschließend wird ein weiterer Abscheideschritt ausgeführt, um die gewünschte Gesamtdicke des verspannten dielektrischen Materials zu erreichen, wobei der zuvor entspannte Bereich als ein effizientes Puffermaterial dient, während in anderen Fällen ein weiterer Relaxationsimplantationsprozess ausgeführt wird. Des weiteren kann die Effizienz des Verspannungsrelaxationsimplantationsprozesses in einigen anschaulichen Ausführungsformen weiter verbessert werden, indem ein Neigungswinkel angewendet wird.