DE10131627A1

DE10131627A1 - Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung

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Publication number: DE10131627A1
Application number: DE10131627A
Authority: DE
Inventors: Rainer Bruchhaus; Gerhard Enders; Walter Hartner; Matthias Kroenke; Thomas Mikolajick; Nicolas Nagel; Michael Roehner
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2003-01-30
Anticipated expiration: 2021-06-30
Also published as: DE10131627B4; US6858492B2; US20030129796A1

Abstract

Um bei einer Halbleiterspeichereinrichtung (1), welche als Speicherelemente Speicherkondensatoren (10-1, ..., 10-4) aufweist, eine möglichst hohe Integrationsdichte zu erreichen, wird vorgeschlagen, die Kondensatoreinrichtungen (10-1, ..., 10-4) sich im Wesentlichen vertikal erstreckend auszubilden, um dadurch eine im Wesentlichen dreidimensionale und eine sich in die dritte Dimension erstreckende Anordnung für die Kondensatoreinrichtungen (10-1, ..., 10-4) zu erreichen.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Anspruchs 1 sowie eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Anspruchs 20.
Bei modernen Halbleiterspeichereinrichtungen, insbesondere bei Chain-FeRAM-Speichern oder dergleichen, sind im Bereich eines Halbleitersubstrats oder dergleichen und/oder eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon, eine Mehrzahl von Kondensatoreinrichtungen als Speicherelemente in Form einer Kondensatoranordnung vorgesehen.
Zielsetzung der Fortentwicklung moderner Halbleiterspeichertechnologien ist unter anderem die Ausbildung einer möglichst weitgehenden Integrationsdichte. Herkömmliche Halbleiterspeichereinrichtungen, welche Kondensatoreinrichtungen als Speicherelemente verwenden, sind im Hinblick auf die Integrationsdichte dahingehend limitiert, dass die verwendeten Kondensatoreinrichtungen für ihre Funktionsweise als Speicherkondensatoren oder Speicherelemente eine gewisse Mindestgröße und damit eine minimale laterale Ausdehnung nicht unterschreiten sollten. Es ergibt sich somit selbst bei minimaler Beabstandung herkömmlicher Kondensatoreinrichtungen ein Limit der Flächendichte an Speicherelementen, die nicht unterschritten werden kann. Dabei ist die jeweilige minimale Beabstandung jeweils durch die minimale Strukturgröße der jeweiligen lithografischen Technik gegeben.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung sowie eine Halbleiterspeichereinrichtung anzugeben, bei denen eine besonders hohe Integrationsdichte bei gleichzeitiger Funktionszuverlässigkeit erreicht werden kann.

Gelöst wird die Aufgabe zum einen verfahrensmäßig bei einem gattungsgemäßen Verfahren erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1 und zum anderen bei einer gattungsgemäßen Halbleiterspeichereinrichtung erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 20. Vorteilhafte Weiterbildungen der erfindungsgemäßen Halbleiterspeichereinrichtung sowie des erfindungsgemäßen Verfahrens zur Herstellung der erfindungsgemäßen Halbleiterspeichereinrichtung sind jeweils Gegenstand der abhängigen Unteransprüche.

Beim gattungsgemäßen Verfahren zum Herstellen einer Halbleiterspeichereinrichtung, insbesondere eines Chain-FeRAM-Speichers oder dergleichen wird zunächst ein Halbleitersubstrat oder dergleichen, ein Passivierungsbereich und/oder ein Oberflächenbereich davon mit einer CMOS-Struktur ausgebildet. Diese Anordnung ist grundlegend für die Schaltung der Halbleiterspeichereinrichtung. Ferner wird im Bereich des Halbleitersubstrats oder dergleichen, eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon eine Kondensatoranordnung einer Mehrzahl als Speicherelemente dienender Kondensatoreinrichtungen ausgebildet.

Bei dem erfindungsgemäßen Verfahren zum Herstellen einer Halbleiterspeichereinrichtung ist es vorgesehen, dass diese gerade in der erfindungsgemäßen Form der Halbleiterspeichereinrichtung ausgebildet wird.

Das erfindungsgemäße Herstellungsverfahren, insbesondere eines Chain-FeRAM-Speichers, sieht vor, dass die Kondensatoreinrichtung jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen, einen Passivierungsbereich und/oder einen Oberflächenbereich davon sich zumindest teilweise und/oder lokal im Wesentlichen vertikal oder senkrecht zum Substrat erstreckend ausgebildet und/oder strukturiert wird. Des Weiteren ist es erfindungsgemäß vorgesehen, dass dadurch insbesondere jeweils eine im Wesentlichen dreidimensionale und/oder eine sich in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende Halbleitersubstrat oder dergleichen, einen Passivierungsbereich, und/oder einen Oberflächenbereich davon zumindest teilweise und/oder lokal im Wesentlichen in die dritte Dimension erstreckende Anordnung oder Struktur für die jeweilige Kondensatoreinrichtung ausgebildet und/oder strukturiert wird.

Es ist somit eine grundlegende Idee des erfindungsgemäßen Verfahrens, die jeweiligen Kondensatoreinrichtungen so auszubilden und/oder zu strukturieren, dass sie in Bezug auf die Oberfläche des Halbleitersubstrats oder dergleichen im Wesentlichen sich vertikal erstreckend verlaufen. Dadurch wird erreicht, dass die Integrationsdichte und damit die Fläche des gesamten Zellenfeldes nicht mehr durch den notwendigen Flächenanteil der Elektrodenflächen dominiert wird, sondern letztlich im Wesentlichen durch das Auflösungsvermögen und die Feature Size des Strukturierungsverfahrens beim Ausbilden der Kondensatoranordnungen. Grundsätzlich ist somit die Möglichkeit gegeben, die Feature Size oder minimale laterale Ausdehnung einer Kondensatoreinrichtung an die physikalisch notwendigen Schichtdicken für die Kondensatorelektroden und das Dielektrikum zu orientieren.

Dabei werden eine erste und eine zweite Elektrodeneinrichtung sowie ein im Wesentlichen dazwischen vorgesehenes Dielektrikum der jeweiligen Kondensatoreinrichtung jeweils in Bezug auf das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen, einen Passivierungsbereich und/oder einen Oberflächenbereich davon zumindest teilweise und/oder lokal sich im Wesentlichen vertikal oder senkrecht zum Substrat erstreckend ausgebildet und/oder strukturiert. Dies geschieht derart, dass dabei insbesondere die Abfolge von erster Elektrodeneinrichtung, Dielektrikum und zweiter Elektrodeneinrichtung der jeweiligen Kondensatoreinrichtung in Bezug auf das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen, einen Passivierungsbereich und/oder einen Oberflächenbereich davon zumindest teilweise und/oder lokal sich im Wesentlichen horizontal erstreckend ausgebildet wird, insbesondere in einer nebeneinander angeordneten Form im Oberflächenbereich des Halbleitersubstrats und/oder eines Passivierungsbereichs davon.

Vorangehend und nachfolgend ist mit dem Dielektrikum immer das zentrale Dielektrikum des Speicherkondensators/der Kondensatoreinrichtung und/oder das sogenannte Node-Dielektrikum gemeint. Dies ist insbesondere ein Ferroelektrikum (SBT, PZT, . . .), ein Paraelektrikum oder dergleichen.

Es ist bevorzugterweise vorgesehen, dass das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder ein Oberflächenbereich davon und insbesondere die CMOS-Struktur durch mindestens einen ersten im Wesentlichen obenliegenden und/oder sich im Wesentlichen lateral erstreckenden Passivierungsbereich aus einem im Wesentlichen elektrisch isolierenden Material zumindest teilweise abgedeckt und/oder eingebettet werden. Durch diese Maßnahme wird eine Trennung zwischen dem eigentlichen Halbleitersubstrat und der darin ausgebildeten CMOS- Struktur und der darüber anzuordnenden Kondensatoranordnung geschaffen. Der Passivierungsbereich wird insbesondere in im Wesentlichen zweidimensionaler, groß- und/oder ganzflächiger Art und Weise und/oder insbesondere mit planarer Oberfläche abgeschieden.

Vorteilhafterweise wird auf dem ersten Passivierungsbereich ein Barrierebereich oder eine Barriereschicht ausgebildet, insbesondere in im Wesentlichen zweidimensionaler, großflächiger und/oder ganzflächiger Art und Weise und/oder insbesondere mit im Wesentlichen planarem Oberflächenbereich. Dies erfolgt, um darunterliegende Bereiche, insbesondere die CMOS-Struktur, gegen die Diffusion von unerwünschten und/oder störenden Umgebungsbestandteilen im Wesentlichen abzuschirmen und damit eine chemische Umsetzung, insbesondere eine Oxidation mit Bestandteilen einer Umgebungs- oder Prozessatmosphäre, insbesondere nachfolgender Prozessschritte, zu vermeiden.

Vorzugsweise wird auf dem Barrierebereich oder auf der Barriereschicht ein zweiter Passivierungsbereich abgeschieden und/oder ausgebildet, insbesondere in im Wesentlichen zweidimensionaler, grossflächiger und/oder ganzflächiger Art und Weise und/oder insbesondere mit im Wesentlichen planarem Oberflächenbereich.

An definierten ersten Bereichen und/oder an definierten ersten Stellen im Passivierungsbereich werden Ausnehmungen ausgebildet, insbesondere durch einen, vorzugsweise selektiven, Ätzprozess oder dergleichen und/oder insbesondere in vom Niveau des Barrierebereichs und/oder eines Oberflächenbereichs davon im Wesentlichen vertikal beabstandeter Art und Weise. Dabei werden insbesondere im Wesentlichen elektrisch isolierende erhabene Bereiche auf dem Barrierebereich gebildet.

Es werden als definierte erste Bereiche oder als definierte erste Stellen insbesondere Bereiche im Wesentlichen oberhalb von und zwischen Source-/Drainbereichen im Oberflächenbereich des Halbleitersubstrats vorgesehener Auswahltransistoreinrichtungen und/oder im Wesentlichen zwischen definierten zweiten Stellen oder Bereichen vorzusehender Kontaktbereiche oder Plugbereiche zur Kontaktierung der auszubildenden Kondensatoranordnung mit der CMOS-Struktur des Halbleitersubstrats oder dergleichen und/oder eines Oberflächenbereichs davon gewählt.

Es ist vorgesehen, dass die Ausnehmungen vertikal zumindest teilweise bis auf das Niveau des Oberflächenbereichs der Barriereschicht ausgebildet werden.

Des Weiteren oder alternativ ist es vorgesehen, dass die Ausnehmungen lateral zumindest teilweise zumindest bis an Randbereiche vorzusehender Plugbereiche oder Kontaktbereiche ausgebildet werden. Zusätzlich ist es dabei vorgesehen, dass dadurch die Randbereiche der ausgebildeten Ausnehmungen als Randbereiche der vorzusehenden Plugbereiche oder Kontaktbereiche vorgesehen werden. Durch diese Massnahmen wird erreicht, dass die Ränder oder Wände der Ausnehmungen gleichzeitig Ränder oder Wände der vorzusehenden Plugs bilden. Dies ist im Hinblick auf die Ausgestaltung der Kontaktierung mit den Elektrodeneinrichtungen besonders vorteilhaft.

Nachfolgend wird dann mindestens ein Materialbereich für die Elektrodeneinrichtungen abgeschieden. Dies geschieht insbesondere unter Verwendung mindestens eines im Wesentlichen elektrisch leitfähigen Materials, zum Beispiel eines Metalls, eines Metalloxids und/oder dergleichen. Ferner erfolgt das Abscheiden des Materialbereichs für die Elektrodeneinrichtungen vorzugsweise in konformer Art und Weise, in Form einer 2D-Abscheidetechnik, in groß- und/oder ganzflächiger Art und Weise, wobei insbesondere Randbereiche der Ausnehmungen und/oder die erhabenen Bereiche ausgekleidet und/oder abgedeckt werden.

Durch die vorangehend geschilderten Maßnahmen wird somit die Kondensatoranordnung mit der Mehrzahl von Kondensatoreinrichtungen grundlegend vorstrukturiert, wobei inhärent eine Kontaktierung der Elektrodeneinrichtungen der Kondensatoreinrichtungen mit den Plugbereichen und der darunter ausgebildeten CMOS-Struktur sichergestellt wird.

Dabei ist eine Trennung der nicht zu kontaktierenden Elektrodeneinrichtungen gegebenenfalls notwendig. Dies wird insbesondere dadurch realisiert, dass zumindest sich im Wesentlichen lateral erstreckende Bereiche des Materialbereichs für die Elektrodeneinrichtungen auf das Niveau abgetragen und entfernt werden, insbesondere durch anisotropes Rückätzen oder dergleichen.

Dadurch werden insbesondere sich im Wesentlichen vertikal erstreckende Bereiche benachbart zu den isolierenden erhabenen Bereichen ausgebildet. Diese sich vertikal erstreckenden Bereiche im Wesentlichen elektrisch leitenden Materials bilden dann die Elektrodeneinrichtungen der Kondensatoreinrichtungen.

Ein weiterer Aspekt des erfindungsgemäßen Verfahrens besteht darin, dass auf lateralen Bodenbereichen oder dergleichen der Ausnehmungen, insbesondere auf der freien Oberfläche des Barrierebereichs, jeweils ein Barriere- und/oder Isolationsbereich für das vorzusehende Dielektrikum ausgebildet wird, insbesondere durch spezifisches und/oder anisotropes, also im Wesentlichen gerichtetes Abscheiden und/oder insbesondere unter Verwendung mindestens eines im Wesentlichen elektrisch isolierenden Materials.

Vorteilhafterweise wird der Barriere- und/oder Isolationsbereich für das Dielektrikum jeweils in mehreren Schichten ausgebildet. Zusätzlich oder alternativ ist es vorgesehen, dass der Barriere- und/oder Isolationsbereich für das Dielektrikum in einem vom Halbleitersubstrat oder dergleichen im Wesentlichen abgewandten obersten Bereich und/oder einem Oberflächenbereich davon jeweils als Nukleationsschicht für das danach aufzubringende Dielektrikum und/oder zu dessen Kristallwachstum ausgebildet wird, insbesondere um die Kristallstruktur und/oder die ferroelektrische Eigenschaft des Dielektrikums auszubilden.

Des Weiteren wird bevorzugt, dass - insbesondere auf dem jeweiligen Barriere- und/oder Isolationsbereich für das Dielektrikum - ein Materialbereich für das Dielektrikum abgeschieden wird, insbesondere in Form eines Ferroelektrikums oder dergleichen insbesondere durch einen zweidimensionalen oder 2D-Abscheidevorgang, in konformer, groß- und/oder ganzflächiger Art und Weise und/oder in die ersten Ausnehmungen bis zum Niveau des Oberflächenbereichs des Barrierebereichs füllender Form und/oder durch nachfolgendes Polieren bis auf das Niveau der Oberflächenbereiche des zweiten Passivierungsbereichs. Dies geschieht insbesondere um zwischen Elektrodeneinrichtungen jeweils einen Bereich für das Dielektrikum auszubilden.

Nachfolgend können gemäß einer weiteren Ausführungsform des erfindungsgemäßen Herstellungsverfahrens die Materialschicht für das Dielektrikum und/oder das Dielektrikum einem Temperprozess unterzogen werden, insbesondere unter erhöhter Temperatur und/oder in einer definierten Prozessatmosphäre, welche insbesondere Sauerstoff oder dergleichen enthält, und zwar ohne Schädigung der Bereiche unterhalb der Schicht für den Barriere- und/oder Isolationsbereich für das Dielektrikum.

Gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass an den definierten zweiten Bereichen oder an den definierten zweiten Stellen, insbesondere oberhalb der Source-/Drainbereiche der Auswahltransistoreinrichtungen, zweite Ausnehmungen ausgebildet werden. Dies geschieht insbesondere durch einen, vorzugsweise selektiven, Ätzprozess oder dergleichen. Dabei werden insbesondere die im Wesentlichen elektrisch isolierenden erhabenen Bereiche im Wesentlichen derart entfernt, dass Seitenbereiche oder Kantenbereiche der Elektrodeneinrichtungen zumindest zum Teil freigelegt werden. Des Weiteren werden dabei insbesondere der Barrierebereich sowie der erste Passivierungsbereich im Bereich der zweiten definierten Stellen oder zweiten definierten Bereiche bis auf das Niveau des Oberflächenbereichs des Halbleitersubstrats derart abgetragen, dass jeweils der Oberflächenbereich der Source-/Drainbereiche freigelegt wird.

Dies hat gemäß einer weiteren Ausführungsform insbesondere den Vorteil, dass ein Materialbereich eines im Wesentlichen elektrisch leitenden Materials abgeschieden werden kann, insbesondere durch ein zweidimensionales oder 2D-Abscheideverfahren, in konformer, groß- und/oder ganzflächiger und/oder die zweiten Ausnehmungen jeweils bis zum Niveau des Oberflächenbereichs der Source-/Drainbereiche füllender Form und/oder durch nachfolgendes Polieren oder dergleichen bis auf das Niveau der Oberflächenbereiche der Elektrodeneinrichtungen und/oder des Dielektrikums. Es ist dabei insbesondere vorgesehen, dass dadurch sich in den zweiten Ausnehmungen gegenüberliegende erste Elektrodeneinrichtungen oder zweite Elektrodeneinrichtungen gemeinsam mit den jeweiligen Source-/Drainbereichen in im Wesentlichen elektrisch leitendem Kontakt befinden.

Bei einer weiter bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass zumindest ein Teil der Kondensatoreinrichtungen in ihrer jeweiligen ersten Elektrodeneinrichtung über ein erstes Kontaktelement mit der ersten Elektrodeneinrichtung einer ersten im Wesentlichen räumlich benachbarten Kondensatoreinrichtung und mit ihrer zweiten Elektrodeneinrichtung über ein zweites Kontaktelement mit der zweiten Elektrodeneinrichtung einer zweiten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung der Kondensatoranordnung kontaktiert werden, und eine Kondensatoranordnung mit zumindest zum Teil verbundener oder Chainstruktur zu bilden. Dabei ist es insbesondere ferner vorgesehen, dass die miteinander kontaktierten ersten Elektrodeneinrichtungen und/oder die zweiten Elektrodeneinrichtungen jeweils als im Wesentlichen zusammenhängender und/oder einstückiger oder einteiliger elektrisch leitfähiger Bereich ausgebildet werden. Dies geschieht insbesondere zusammen mit einem jeweils ersten Kontaktelement oder dergleichen und/oder insbesondere jeweils zusammen mit einem Plugbereich oder Kontaktbereich oder dergleichen.

Bei der vorrichtungsmäßigen Lösung der Aufgabe ist es vorgesehen, dass, insbesondere bei einem Chain-FeRAM-Speicher, die Kondensatoreinrichtung jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder in Bezug auf einen Passivierungsbereich und/oder einen Oberflächenbereich davon zumindest teilweise und/oder lokal im Wesentlichen vertikal oder senkrecht zum Substrat erstreckend ausgebildet ist und dass dadurch insbesondere jeweils eine im Wesentlichen dreidimensionale und/oder eine sich in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder in Bezug auf einen Passivierungsbereich und/oder einen Oberflächenbereich davon zumindest teilweise und/oder lokal in eine dritte Dimension erstreckende Anordnung oder Struktur für die jeweilige Kondensatoreinrichtung ausgebildet ist.

Es ist somit ein Kerngedanke der vorliegenden Erfindung, die Speicherkondensatoren der Kondensatoranordnung der Halbleiterspeichereinrichtung - im Gegensatz zur herkömmlichen Anordnung, bei welcher die Kondensatoreinrichtungen horizontal oder sich lateral erstreckend ausgebildet sind - vertikal auszurichten. Dann nämlich ist die Fläche der jeweiligen Kondensatoreinrichtung nicht durch die Elektrodenflächen bestimmt und gegeben, sondern letztlich durch die jeweiligen Schichtdicken, welche für die Elektrodeneinrichtungen und für das Dielektrikum notwendig sind. Das bedeutet, dass eine weitere Steigerung der Integrationsdichte erreicht werden kann, weil die notwendigen Flächenanteile für die Elektroden und für das Dielektrikum durch die dreidimensionale Strukturierung bereitgestellt werden.

Dabei weisen die jeweiligen Kondensatoreinrichtungen jeweils eine erste Elektrodeneinrichtung, eine zweite Elektrodeneinrichtung und ein im Wesentlichen dazwischen vorgesehenes Dielektrikum auf.

Vorteilhafterweise ist die Kondensatoreinrichtung jeweils als Stackstruktur oder Stapelstruktur ausgebildet oder weist eine solche auf, so dass sich eine besonders kompakte Bauform ergibt, was sich bei einer Offsetstruktur nur in unzureichender Weise realisieren lässt.

Es ist insbesondere vorgesehen, dass die Elektrodeneinrichtung und/oder das Dielektrikum der jeweiligen Kondensatoreinrichtung jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder in Bezug auf einen Isolationsbereich oder Passivierungsbereich und/oder in Bezug auf einen Oberflächenbereich davon zumindest teilweise und/oder lokal sich im Wesentlichen vertikal erstreckend ausgebildet sind. Dabei ist es insbesondere vorgesehen, dass die Abfolge von erster Elektrodeneinrichtung, Dielektrikum und zweiter Elektrodeneinrichtung der jeweiligen Kondensatoreinrichtung in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat oder dergleichen und/oder in Bezug auf einen Isolationsbereich oder Passivierungsbereich und/oder in Bezug auf einen Oberflächenbereich davon zumindest teilweise und/oder lokal sich im Wesentlichen horizontal erstreckend ausgebildet ist, insbesondere in nebeneinander angeordneter Form im Oberflächenbereich des Halbleitersubstrats oder dergleichen und/oder eines Isolationsbereichs oder Passivierungsbereichs davon. Gemäß dieser Maßnahme ist es also vorgesehen, dass die Abfolge der Elektrodeneinrichtungen und des Dielektrikums quasi einen Stapel bildet, der senkrecht auf der Oberfläche des Halbleitersubstrats oder des Passivierungsbereichs davon steht, wobei sich die Abfolge, also die Stapelrichtung in horizontaler Richtung erstreckt und die jeweiligen Bereiche, nämlich die ersten und zweiten Elektroden und das dazwischen vorgesehene Dielektrikum, senkrecht verlaufen.

Vorteilhafterweise weist das Dielektrikum jeweils ein ferroelektrisches und/oder ein paraelektrisches Material oder dergleichen auf oder ist aus einem solchen gebildet.

Es ist weiterhin bevorzugterweise vorgesehen, dass die Kondensatoranordnung zumindest zum Teil eine verbundene oder Chainstruktur der Kondensatoreinrichtungen aufweist. Diese Form der Verbindung der Kondensatoreinrichtungen und deren Nutzung gemeinsamer Elektrodeneinrichtungen ist besonders platzsparend und unterstützt damit die Ausbildung möglichst hoher Integrationsdichten.

Gemäß einer weiter bevorzugten Ausführungsform ist es vorgesehen, dass zur Realisierung der oben angesprochenen Chainstruktur zumindest ein Teil der Kondensatoreinrichtungen mit ihrer jeweiligen ersten Elektrodeneinrichtung über ein erstes Kontaktelement mit der ersten Elektrodeneinrichtung einer ersten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung und mit ihrer zweiten Elektrodeneinrichtung über ein zweites Kontaktelement mit der zweiten Elektrodeneinrichtung in der zweiten im Wesentlichen räumlich direkt benachbarten Kondensatoreinrichtung der Kondensatoranordnung kontaktiert ausgebildet ist.

Die Kontaktelemente können auch als Kontakt- oder Übergangsbereiche bezeichnet werden. Vorzugsweise bilden dabei die jeweils miteinander kontaktierten ersten Elektrodeneinrichtungen und/oder zweiten Elektrodeneinrichtungen jeweils einen im Wesentlichen zusammenhängenden, einteiligen und/oder einstückigen elektrisch leitfähigen Bereich. Dies kann zum Beispiel dadurch geschehen, dass die jeweiligen kontaktierten Elektrodeneinrichtungen zum Beispiel in Form eines zusammenhängenden Metallbereichs oder dergleichen ausgebildet sind. Andererseits ist es denkbar, dass die miteinander kontaktierten Elektrodeneinrichtungen jeweils separate leitfähige, zum Beispiel metallische, Bereiche bilden, die über ein jeweils vorgesehenes erstes bzw. zweites Kontaktelement miteinander kontaktiert werden. Es kann auch ein Zusammenwirken der Elektroden mit Teilen der Plugbereiche vorgesehen sein.

Zur Kontaktierung und/oder Verschaltung der Kondensatoranordnung und/oder insbesondere der Kondensatoreinrichtungen, insbesondere der Elektrodeneinrichtungen, im Halbleitersubstrat oder dergleichen und/oder in einer Deckschicht oder Passivierungsschicht und/oder in einem Oberflächenbereich davon ist jeweils ein Kontaktbereich oder Plugbereich vorgesehen, welcher jeweils insbesondere mit der jeweiligen Kondensatoreinrichtung, insbesondere mit der jeweiligen Elektrodeneinrichtung davon, im Wesentlichen elektrisch leitend kontaktiert ausgebildet ist. Das bedeutet, dass die der Halbleiterspeichereinrichtung zugrundeliegende Schaltung, zum Beispiel in Form einer CMOS-Struktur, über die jeweiligen Kontaktbereiche oder Plugbereiche mit den Kondensatorelektroden oder Elektrodeneinrichtungen verbunden ist. Dies geschieht zum Beispiel über direkte Kontaktierung der Plugbereiche mit den einzelnen Elektroden oder mit den vorgesehenen ersten bzw. Kontaktelementen, welche die Elektrodeneinrichtungen miteinander verbinden.

Es ist vorteilhafterweise ferner vorgesehen, dass die Elektrodeneinrichtungen jeweils im Wesentlichen in einem Bereich in unmittelbarer räumlicher Nachbarschaft zu den Kontaktbereichen oder Plugbereichen angeordnet und/oder ausgebildet sind, insbesondere direkt an diesen anschließend und/oder insbesondere direkt über diesen am Oberflächenbereich des Halbleitersubstrats oder einer Deckschicht oder Passivierungsschicht davon.

Das Aufbringen und Strukturieren eines Dielektrikums ist grundsätzlich problematisch, weil eine Vielzahl von Parametern optimiert werden muss, um gewünschte elektrische Eigenschaften für die auszubildenden Kondensatoreinrichtungen zu verwirklichen.

Entsprechend ist es gemäß einer weiteren vorteilhaften Ausgestaltung der erfindungsgemäßen Halbleiterspeichereinrichtung vorgesehen, dass zwischen dem Dielektrikum und dem Bereich des Halbleitersubstrats oder dergleichen und/oder des Passivierungsbereichs und/oder des Oberflächenbereichs davon ein Barriere- und/oder Isolationsbereich für das Dielektrikum aus einem im Wesentlichen elektrisch isolierenden Material vorgesehen ist. Dieses Material dient zum einen als mechanische Kontaktschicht und Übergangsschicht zwischen der Halbleiteroberfläche oder Passivierungsoberfläche und dem Dielektrikum. Ferner wird weiterhin die elektrische Isolation des Dielektrikums gegenüber dem Halbleitermaterial und/oder dem Passivierungsmaterial gewährleistet, so dass Leckströme weitestgehend vermieden werden.

Dabei ist der Barriere- und/oder Isolationsbereich für das Dielektrikum gegebenenfalls mehrschichtig ausgebildet, um die ihm zugeschriebene Funktionsweise in besonders günstiger Art und Weise zu erreichen.

Gemäß einer besonderen Ausführungsform ist es vorgesehen, dass zumindest der dem Dielektrikum zugewandte Bereich oder die entsprechende Schicht des Barriere- und/oder Isolationsbereichs für das Dielektrikum, insbesondere also ein Oberflächenbereich davon, als Nukleationsschicht oder dergleichen ausgebildet ist, um beim Prozessieren, beim Tempern und/oder im Betrieb der Halbleiterspeichereinrichtung eine gewünschte Struktur, insbesondere eine Kristallstruktur oder dergleichen, für das Dielektrikum zu unterstützen und/oder zu stabilisieren. Insbesondere kann dabei an einen Kristallwachstumsprozess gedacht werden, der auf dem Oberflächenbereich des Barriere- und/oder Isolationsbereichs für die Dielektrikumsschicht, also der Nukleationsschritt initiiert wird und der durch seine Struktur eine bestimmte Kristallgeometrie oder Kristallausrichtung bei der Entstehung oder bei dem Aufwachsen des Dielektrikumsmaterials steuert und erzwingt.

Weitere Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus den nachstehend aufgeführten Bemerkungen:
Bei der Herstellung ferroelektrischer Kondensatoren für Anwendungen in nichtflüchtigen Halbleiterspeichern hoher Integrationsdichte wird ein ferroelektrisches Material als Dielektrikum zwischen den Elektroden eines Speicherkondensators eingesetzt. Dabei kann es sich um Materialien wie SrBi₂(Ta,Nb)₂O₉ (SBT oder SBTN), Pb(Zr,Ti)O₃ (PZT), oder Bi₄Ti₃O₁₂ (BTO) oder dergleichen handeln. Es können auch paraelektrische Materialien zum Einsatz kommen, zum Beispiel (Ba,Sr)TiO₃ (BST).

Da nach dem Abscheiden des Dielektrikums dieses im Hinblick auf seine Kristallstruktur und seine elektromagnetischen, insbesondere ferroelektrischen Eigenschaften einem Temperprozess unterworfen wird, sollte das Material für die Elektroden hohen Temperaturen in einer sauerstoffhaltigen Atmosphäre widerstehen können. Es bieten sich somit Edelmetalle oder metallische Oxide an. Insbesondere können Pt, Pd, Ir, Rh, Ru, RuO_x, IrO_x, RhO_x, SrRuO₃, LSCO (LaSrCoO_x), HT-Supraleiter (YBa₂Cu₃O₇, . . .) oder dergleichen zum Einsatz kommen.

Herkömmliche Halbleiterspeichereinrichtungen und insbesondere ferroelektrische Halbleiterspeicher sind dahingehend nachteilhaft, dass ihre Integrationsdichte maßgeblich durch die Mindestanforderungen im Hinblick auf die Elektrodenflächen limitiert ist. Dies liegt daran, dass die Elektroden in zur Oberfläche des Halbleitersubstrats oder seines Passivierungsbereichs horizontaler Ausrichtung angeordnet werden. Ferner sind dadurch die Elektrodeneinrichtungen der Kondensatoren im Wesentlichen zweidimensional arrangiert.

Grundgedanke der vorliegenden Erfindung ist die Ausbildung einer dreidimensionalen und/oder vertikalen Struktur für ferroelektrische Speicherkondensatoren für FeRAM-Speicherbausteine insbesondere vom verketteten oder Chain-Typ.

Vertikal bedeutet dabei, dass die Elektroden der Speicherkondensatoren in oder zum Ferroelektrikum vertikal oder vertikal verlaufend angeordnet werden. Ein dreidimensionaler, vertikaler Kondensator ist einfach zu verkleinern, da hier ausschließlich die physikalisch minimal einzuhaltenden Schichtdicken für die Integrationsdichte limitierend sind. Ein vertikal angeordneter Speicherkondensator benötigt deshalb besonders wenig Platz auf der Oberfläche des Halbleitersubstrats. Eine 4F²-Zelle ist somit beim Chain-Konzept mit vertikalem, dreidimensionalem Kondensator denkbar.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
Fig. 1-11 zeigen in schematischer und geschnittener Seitenansicht verschiedene Zwischenstufen bei der erfindungsgemäßen Herstellung einer erfindungsgemäßen Halbleiterspeichereinrichtung.
Die in den Fig. 1-11 in schematischer und geschnittener Seitenansicht gezeigten Zwischenstufen bei der Herstellung einer erfindungsgemäßen Halbleiterspeichereinrichtung mittels einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens werden gleiche oder gleich wirkende Elemente der Bereiche mit identischen Bezugszeichen bezeichnet, und ihre Beschreibung wird im Detail nicht für jede Figur einzeln wiederholt.
Ausgangspunkt beim Aufbau der erfindungsgemäßen Halbleiterschaltungseinrichtung 1 gemäß dem erfindungsgemäßen Herstellungsverfahren ist die in Fig. 1 in seitlicher Querschnittsansicht gezeigte Anordnung.
In einem eigentlichen Halbleitersubstrat 20 wird in einem Vorprozess eine CMOS-Struktur ausgebildet, welche der Verschaltung der Halbleiterspeichereinrichtung 1 dient. In einem Oberflächenbereich 20a des Halbleitersubstrats 20 sind zur Auswahl der auszubildenden Speicherzellen, d. h. zur Ansteuerung der entsprechend auszubildenden Speicherkondensatoren 10-1, . . ., 10-4, Auswahltransistoreinrichtungen T1 bis T4 vorgesehen. Diese werden gebildet von im Oberflächenbereich 20a des Halbleitersubstrats 20 angeordneten Source/Drain-Bereichen SD. Dabei sind benachbarte Source/Drain- Bereiche SD voneinander beabstandet angeordnet und durch einen Zwischenbereich 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 voneinander getrennt.
Oberhalb der Zwischenbereiche 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 verlaufen über Gateoxidbereiche G elektrisch isoliert im Wesentlichen elektrisch leitfähige Wortleitungen WL. Über die Wortleitungen WL werden die dadurch als Gate fungierenden Gateoxidbereiche G der einzelnen Auswahltransistoreinrichtungen T1 bis T4 angesteuert. Oberhalb der Source/Drain-Bereiche SD, das heißt, sich vom Oberflächenbereich 20a aus erstreckend, sind sogenannte Kontaktbereiche, Plugbereiche oder Plugs P aus im Wesentlichen elektrisch leitenden Material vorgesehen. Die Plugs P stehen in im Wesentlichen elektrisch leitendem Kontakt mit den Source/Drain-Bereichen SD.
Die Wortleitungen WL, die Gateoxidbereiche G sowie die Plugs P sind in einen Passivierungsbereich 21 eingebettet, der zum Beispiel aus einem Siliziumoxid gebildet ist. Dem Oberflächenbereich 20a des eigentlichen Halbleitersubstrats 20 gegenüberliegend befindet sich der Oberflächenbereich 21a des Passivierungsbereichs 21. Somit erstrecken sich die Plugs P vom Oberflächenbereich 20a, nämlich mit den Source/Drain- Bereichen SD in elektrisch schaltendem Kontakt stehend, mit ihrem eigenen Oberflächenbereich Pa bis zum Oberflächenbereich 21a des Passivierungsbereichs 21.
Die in Fig. 1 gezeigte Anordnung und Struktur kann mit Standardverfahren, wie sie im Stand der Technik bekannt sind, ausgebildet werden.
Von der in Fig. 1 in seitlicher Querschnittsansicht gezeigten Grundstruktur ausgehend, wird erfindungsgemäß wie folgt verfahren, um die erfindungsgemäße Halbleiterspeichereinrichtung 1 auszubilden:
Zunächst wird durch einen Abscheideprozess eine Barriereschicht 12 mit einem Oberflächenbereich 12a ausgebildet. Diese Barriereschicht 12 soll beim weiteren Prozessieren und/oder im Betrieb der Halbleiterspeichereinrichtung eine Diffusion von Umgebungsbestandteilen in unterhalb dieser Schicht liegende, insbesondere nicht gewünschten und/oder störenden Bereiche verhindern. Insbesondere ist daran gedacht, durch Unterdrückung von Diffusion, vorzugsweise von Sauerstoff oder dergleichen, chemische Umsetzungsprozesse und oxidative Prozesse in den darunterliegenden Schichten und insbesondere im Bereich von Kontaktstellen oder Plugs oder dergleichen zu verhindern.
Fig. 2 zeigt den Zwischenzustand mit ausgebildeten Barrierebereichen 12. Der Prozess des Abscheidens kann in im Wesentlichen zweidimensionaler, groß- und/oder ganzflächiger Art und Weise erfolgen, um Angriffsbereiche für Diffusionsprozesse anteilsmäßig besonders gering zu halten.
Auf dem Barrierebereich 12 mit seinem Oberflächenbereich 12a wird nachfolgend ebenfalls im Rahmen eines im Wesentlichen zweidimensionalen, groß- und/oder ganzflächigen Abscheideprozesses ein zweiter Passivierungsbereich 31 mit einem Oberflächenbereich 31a aufgebracht, sowie das in dem in Fig. 3 gezeigten Zwischenzustand dargestellt ist.
Im Rahmen eines im Wesentlichen anisotropen Ätzprozesses oder eines Lithografieschritts wird eine Mehrzahl erster Ausnehmungen 22 im zweiten Passivierungsbereich 31 ausgebildet, und zwar an definierten ersten Stellen K1 zwischen den auszubildenden Plugbereichen P und oberhalb der Wortleitungen WL und Gatebereiche G. Die ersten Ausnehmungen 22 erstrecken sich dabei in vertikaler Richtung, ausgehend von der Oberfläche 31a des zweiten Passivierungsbereichs 31, bis unter das Niveau der Oberfläche 12a des Barrierebereichs 12. In lateraler Richtung bilden die Randbereiche 22b der ausgebildeten ersten Ausnehmungen 22 Randbereiche Pb auszubildender Plugs. Die ersten Ausnehmungen 22 sind somit an den Seiten durch die Randbereiche 22b und nach unten durch die Bodenbereiche 22a auf der freien Oberfläche des zweiten Passivierungsbereichs 31 begrenzt und ansonsten nach oben hin offen. Diese Zwischenstufe des erfindungsgemäßen Verfahrens ist in Fig. 4 gezeigt.
Im Übergang zur Fig. 5 wird dann ein Materialbereich 26 für die auszubildenden Elektroden 14 und 18 in zweidimensionaler, ganzflächiger und konformer Art und Weise auf der vorstrukturierten Oberflächenfolge 22a, 22b, 31a abgeschieden, so dass das Material der Materialschicht 26 für die Elektroden 14 und 18 der Kontur folgt, die durch die Flächen 22a, 22b, 31a im Wesentlichen folgt. Auf diese Art und Weise werden Materialabschnitte 26c in lateraler Richtung und 26b in im Wesentlichen vertikaler Richtung auf dieser Oberflächenkontur ausgebildet.
Zur Trennung der leitfähigen Bereiche 26b voneinander wird in einem anisotropen Ätzvorgang die konform ausgebildete Materialschicht 26 derart rückgeätzt, dass die Bodenbereiche 22a der Ausnehmungen 22 sowie die Oberflächenbereiche 12a des Barrierebereichs 12 vom leitfähigen Material der Schicht 26 befreit sind, d. h., es werden die lateralen Materialbereiche 26c vollständig entfernt, und die vertikal verlaufenden Materialbereiche 26b bleiben als erste Elektroden 14 und zweite Elektroden 18, die jeweils durch die erhabenen Bereiche 31b voneinander elektrisch isoliert sind, bestehen.
Fig. 6 zeigt diesen Zwischenzustand, bei welchem die ersten und zweiten Elektroden 14 bzw. 18 jeweils voneinander getrennt ausgebildet sind.
Ausgehend von dem in Fig. 6 gezeigten Zwischenzustand werden nun die freigebliebenen Ausnehmungen 22 mit einem entsprechenden Dielektrikum 16, vorzugsweise einem Ferroelektrikum, gefüllt. Dies kann dadurch erfolgen, dass der vorstrukturierte Oberflächenbereich in einem im Wesentlichen großflächigen oder ganzflächigen oder 2D-Abscheideverfahren mit einer entsprechenden Materialschicht 24 überzogen wird, so dass insbesondere die Ausnehmungen 22 zwischen den ersten und zweiten Elektroden 14 und 18 über das Niveau des Oberflächenbereichs 31a des zweiten Passivierungsbereichs 31 hinaus aufgefüllt werden. Anschließend würde dann ein Polierschritt mit Stopp auf dem Niveau des Oberflächenbereichs 31a des Passivierungsbereichs 31 durchgeführt. Diese Schritte sind in Fig. 7 und 8 gezeigt.
Fig. 9 zeigt einen weiteren Zwischenzustand bei der Ausführung des erfindungsgemäßen Herstellungsverfahrens, bei welchem im Bereich der zweiten definierten Stellen K2 Ausnehmungen 32 durch selektives Ätzen ausgebildet werden. Die Ausnehmungen 32 erstrecken sich vom Niveau der Oberflächenbereiche 14a, 16a, 18a ausgehend bis zum Oberflächenbereich 20a des Halbleitersubstrats 20 und insbesondere bis zum Oberflächenbereich SDa der Source-/Drainbereich SD der Auswahltransistoren T1, . . ., T4. Dabei werden die Ränder 32b der Ausnehmungen 32 durch Randbereiche 14b, 18b und 21b der ersten und zweiten Elektrodeneinrichtungen 14 und 18 sowie des ersten Passivierungsbereichs 21 gebildet.
Gemäß Fig. 10 wird dann in im Wesentlichen zweidimensionaler, konformer, großflächiger und/oder ganzflächiger Art und Weise eine weitere Materialschicht eines leitfähigen Materials aufgebracht, wobei insbesondere die zweiten Ausnehmungen 32 im Bereich der zweiten vordefinierten Stellen K2 derart vollständig gefüllt werden, dass sich ein im Wesentlichen elektrisch leitender Kontakt- oder Plugbereich P von den ersten Elektrodeneinrichtungen 14 bzw. den zweiten Elektrodeneinrichtungen 18 zueinander und zu den jeweiligen zugeordneten Source-/Drainbereichen SD ergibt und sich insgesamt eine Kettenstruktur oder Chainstruktur für die ausgebildeten Kondensatoreinrichtungen 10-1 bis 10-4 der Kondensatoranordnung 2 realisieren lässt.
Fig. 11 schließlich zeigt eine weitere Zwischenstufe des erfindungsgemäßen Herstellungsverfahrens, bei welchem gegebenenfalls zusätzliche Barriere-, Isolations- und Kontaktschichten 100 zur Verschaltung ausgebildet sind.
Ein weiterer wesentlicher Aspekt der vorliegenden Erfindung ist, dass ein entsprechendes Dielektrikumsmaterial, insbesondere ein Ferroelektrikum, durch eine zugrundeliegende Schicht in seiner Kristallisation beeinflusst werden kann und somit in seinen Kristalleigenschaften in gewünschter Art und Weise aufgebaut werden kann. Insbesondere hat sich durch entsprechende Oberflächenstrukturanalysen und spektroskopische Untersuchungen gezeigt, dass zum Beispiel PZT auf Al₂O₃ in [111]-Richtung kristallisiert. Insgesamt ergibt sich eine Identifizierung des Materialsystems Al₂O₃/PZT als Materialsystem für ein vertikales Chain-FeRAM-Kondensatorkonzept.
Die Strukturierung der Barriereschichten, insbesondere mit Hilfe einer Schüsselstruktur oder dergleichen, ergibt eine besonders vorteilhafte Prozesssabfolge. Alternativ kann die gleiche vorteilhafte Ausgestaltung erreicht werden, durch einen Recess-Prozess mit ARC (Anti Reflective Coating) oder mit Fotolack: Dabei wird zunächst ein Recess oder eine Ausnehmung im bereits fertiggestellten Plugbereich ausgebildet. Danach wird eine TiN-Schicht durch Sputtern aufgebracht. Es folgt nachfolgend die Abscheidung eines Resists und die weitere Ausbildung einer Ausnehmung oder eines Recesses. Anschließend folgt der TiN-Recess. Dann wird der Resist entfernt und es folgt das Abscheiden zum Beispiel von Iridium durch Sputtern und ein nachfolgender Planarisierungsschritt durch CMP.
Es können auch drei Barriereschichten in einer vertikalen Kondensatoranordnung vergraben werden. Dabei ist die Materialkombination für die Barrieren, die Elektrode und die Ferroelektrika unterschiedlich, je nachdem ob keine, eine, zwei oder drei Barriereschichten ausgebildet werden sollen.
In Bezug auf die Strukturierung des Dielektrikums, insbesondere des Ferroelektrikums, ergeben sich die folgenden Besonderheiten: Insbesondere im Hinblick auf 4F²-8F²-Flächen treten beim Ätzen hohe Aspektverhältnisse auf. Wichtig ist dabei, dass durch das zweifache Ätzen der ferroelektrischen Strukturen die Elektroden nicht kurzgeschlossen werden und auch zu keiner Zeit freistehende ferroelektrische Strukturen auftreten, welche eventuell in ihrer Struktur nicht beständig sind und umfallen könnten.
Eine mögliche Vorgehensweise beim Strukturieren des Dielektrikums, insbesondere des Ferroelektrikums, sei wie folgt skizziert:
Nach dem groß- oder ganzflächigen Abscheiden der Al₂O₃- Barriere sowie des Ferroelektrikums, zum Beispiel in Form von PZT, wird in einem ersten Strukturierungsschritt ein Ätzvorgang ausgeführt, um Bereiche vertikal bis zu den TiN/Ir-Barrieren oberhalb der Plugbereiche zu öffnen. Danach folgt eine nasschemische Reinigung, insbesondere der PZT- Bereiche. Es ergeben sich dabei nahezu vertikale Ätzprofile, zum Beispiel bei einer Pt/PZT-Ätzung von 83-86°. Ferner wird eine gute Selektivität der Oxidmaske von mehr als 0,7 : 1 bereitgestellt.
Nachfolgend wird das Elektrodenmaterial, zum Beispiel IrO₂, derart abgeschieden, dass die Ausnehmungen zwischen den PZT- Bereichen mit Kontakt zu den Plugs gefüllt werden. Dies kann vorzugsweise durch ein MOCVD-Verfahren oder dergleichen geschehen, vorzugsweise in zweidimensionaler, großflächiger oder ganzflächiger Form. Gegebenenfalls wird nachfolgend mit Stopp auf der Oberfläche des PZT-Bereichs planarisiert, vorzugsweise durch ein CMP-Verfahren. Alternativ ist auch ein Strukturieren durch einen Ätzprozess denkbar. Dann erfolgt noch ein Annealschritt.
Zur elektrischen Trennung der einzelnen Kondensatoren wird dann wie folgt vorgegangen: Es folgt zunächst ein Ätzschritt in Bezug auf die PZT-Bereiche. Es schließt sich ein nasschemischer Reinigungsschritt der PZT-Bereiche an. Dann wird eine Passivierungsschicht, vorzugsweise aus Al₂O₃, ausgebildet. Diese Al₂O₃-Schicht dient als Wasserstoffbarriere und auch als Barriere gegen die Ausbildung von Pb-Silikaten.
Ein weiterer Kerngedanke der vorliegenden Erfindung ist dabei die gegebenenfalls vorzusehende Abdeckung der vertikalen Chain-FeRAM-Kondensatorstrukturen mit Al₂O₃. Diese Schicht dient, wie eben bereits erwähnt wurde, als Wasserstoffbarriere und als Pb-Silikatformierungsblocker. Bezugszeichenliste 1 Halbleiterspeichereinrichtung
2 Kondensatoranordnung
10-1 Kondensatoreinrichtung
10-2 Kondensatoreinrichtung
10-3 Kondensatoreinrichtung
10-4 Kondensatoreinrichtung
11-1, 11-2 Kontaktelement/Kontaktbereich
12 Barrierebereich
12a Oberflächenbereich
14 erste Elektrodeneinrichtung
14a Oberflächenbereich
14b Randbereich
16 Dielektrikum, Speicherdielektrikum, Node- Dielektrikum, Ferroelektrikum
16a Oberflächenbereich
18 zweite Elektrodeneinrichtung
18a Oberflächenbereich
18b Randbereich
20 Halbleitersubstrat
20a Oberflächenbereich
20b Zwischenbereich
21 erste Passivierungsschicht, Isolationsschicht, -bereich
21a Oberflächenbereich
22 erste Ausnehmung
22a Bodenbereich
22b Randbereich
24 Materialschicht für Dielektrikum
26 Materialschicht für Elektrodeneinrichtungen
26a Oberflächenbereich
26b vertikaler Bereich
26c lateraler Bereich
31 zweite Passivierungsschicht, -bereich
32 zweite Ausnehmung
32b Randbereich
100 Zusatzschichten
G Gateoxidbereich
K1, K2 erste und zweite definierte Stelle, Bereich
P Kontaktbereich, Plugbereich
Pa Oberflächenbereich
Pb Randbereich
SD Source-/Drainbereich
SDa Oberflächenbereich
T1-T4 Transistoreinrichtung, Auswahltransistor
WL Wortleitung

Claims

1. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung, insbesondere eines Chain-FeRAM-Speichers oder dergleichen,
bei welchem ein Halbleitersubstrat (20) oder dergleichen, ein Passivierungsbereich (21) und/oder ein Oberflächenbereich (20a, 21a) davon mit einer CMOS-Struktur ausgebildet werden und
bei welchem im Bereich des Halbleitersubstrats (20) oder dergleichen, eines Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a, 21a) davon eine Kondensatoranordnung (2) einer Mehrzahl als Speicherelemente dienender Kondensatoreinrichtungen (10-1, . . ., 10-4) ausgebildet wird,
dadurch gekennzeichnet,
dass die Kondensatoreinrichtung (10-1, . . ., 10-4) in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen einen Passivierungsbereich (21) und/oder eines Oberflächenbereichs (20a, 21a) davon jeweils sich zumindest teilweise und/oder lokal im Wesentlichen vertikal erstreckend ausgebildet und/oder strukturiert wird; und
dass dadurch insbesondere jeweils eine im Wesentlichen dreidimensionale und/oder eine sich in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen, einen Passivierungsbereich (21) und/oder einen Oberflächenbereich (20a, 21a) davon zumindest teilweise und/oder lokal im Wesentlichen in die dritte Dimension erstreckende Anordnung oder Struktur für die jeweilige Kondensatoreinrichtung (10-1, . . . 10-4) ausgebildet und/oder strukturiert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass eine erste und eine zweite Elektrodeneinrichtung (14, 18) sowie ein im Wesentlichen dazwischen vorgesehenes Dielektrikum (16) einer jeweiligen Kondensatoranordnung (10-1, . . ., 10-4) jeweils in Bezug auf das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen, ein Passivierungsbereich (21) und/oder einen Oberflächenbereich (20a, 21a) davon zumindest teilweise und/oder lokal sich im Wesentlichen vertikal erstreckend ausgebildet und/oder strukturiert werden, und
dass dabei insbesondere die Abfolge von erster Elektrodeneinrichtung (14), Dielektrikum (16) und zweiter Elektrodeneinrichtung (18) der jeweiligen Kondensatoreinrichtung (10-1, . . ., 10-4) in Bezug auf das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen, einen Passivierungsbereich (21) und/oder ein Oberflächenbereich (20a, 21a) davon zumindest teilweise und/oder lokal sich im Wesentlichen horizontal erstreckend ausgebildet wird, insbesondere in nebeneinander angeordneter Form im Oberflächenbereich (20a, 21a) des Halbleitersubstrats (20) und/oder eines Passivierungsbereichs (21) davon.

3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das, insbesondere sich im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder ein Oberflächenbereich (20a) davon und insbesondere die CMOS-Struktur durch mindestens einen ersten im Wesentlichen obenliegenden und/oder sich im Wesentlichen lateral erstreckenden Passivierungsbereich (21) aus einem im Wesentlichen elektrisch isolierenden Material zumindest teilweise abgedeckt und/oder eingebettet werden, insbesondere in im Wesentlichen zweidimensionaler, groß- und/oder ganzflächiger Art und Weise und/oder insbesondere mit im Wesentlichen planarem Oberflächenbereich (21a).

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass auf dem ersten Passivierungsbereich (21) ein Barrierebereich oder eine Barriereschicht (12) ausgebildet wird, insbesondere in im Wesentlichen zweidimensionaler, großflächiger und/oder ganzflächiger Art und Weise und/oder insbesondere mit im Wesentlichen planarem Oberflächenbereich (12a), um darunterliegende Bereiche, insbesondere die CMOS- Struktur, im Betrieb und/oder beim Prozessieren gegen die Diffusion von, insbesondere unerwünschten und/oder störenden, Umgebungsbestandteilen im Wesentlichen abzuschirmen.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass auf dem Barrierebereich oder der Barriereschicht (12) ein zweiter Passivierungsbereich (31) ausgebildet wird, insbesondere in im Wesentlichen zweidimensionaler, großflächiger und/oder ganzflächiger Art und Weise und/oder insbesondere mit im Wesentlichen planarem Oberflächenbereich (31a).

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet,
dass in definierten ersten Bereichen oder an definierten ersten Stellen (K1) im obenliegenden zweiten Passivierungsbereich (31) Ausnehmungen (22) ausgebildet werden, insbesondere durch einen, vorzugsweise selektiven, Ätzprozess oder dergleichen und/oder insbesondere in vom Niveau des Barrierebereichs (12) und/oder des Oberflächenbereichs (12a) davon im Wesentlichen vertikal beabstandeter Art und Weise, und
dass dadurch insbesondere im Wesentlichen elektrisch isolierte erhabene Bereiche (31b) auf der Barriereschicht (12) gebildet werden.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass als definierte erste Bereiche und/oder als definierte erste Stellen (K1) Bereiche im wenigstens oberhalb von und zwischen Source-/Drainbereichen (SD) im Oberflächenbereich (20a) des Halbleitersubstrats (20) vorgesehener Auswahltransistoreinrichtungen (T₁, . . ., T₄) und/oder im Wesentlichen zwischen definierten zweiten Bereichen oder Stellen (K2) vorzusehender Kontaktbereiche oder Plugbereiche (P) zur Kontaktierung der auszubildenden Kondensatoranordnung (2) mit der CMOS-Struktur des Halbleitersubstrats (20) oder dergleichen und/oder eines Oberflächenbereichs (20a) davon gewählt werden.

8. Verfahren nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass die Ausnehmungen (22) vertikal zumindest teilweise bis auf das Niveau des Oberflächenbereichs (12a) der Barriereschicht (12) ausgebildet werden.

9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet,
dass die Ausnehmungen (22) lateral zumindest teilweise zumindest bis an Randbereiche (Pb) vorzusehender Plugbereiche (P) oder Kontaktbereiche ausgebildet werden, und
dass dadurch die Randbereiche (22b) der ausgebildeten Ausnehmungen (22) als Randbereiche (Pb) der auszubildenden Plugbereiche (P) vorgesehen werden.

10. Verfahren nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass mindestens ein Materialbereich (26) für die Elektrodeneinrichtungen (14, 18) abgeschieden wird, insbesondere aus mindestens einem elektrisch leitfähigen Material, zum Beispiel einem Metall, Metalloxid und/oder dergleichen und/oder insbesondere in konformer Art und Weise, in Form eines 2D- Abscheidungsverfahrens, in groß- und/oder ganzflächiger Art und Weise, wobei insbesondere Randbereiche (22b) der Ausnehmungen (22) und/oder die erhabenen Bereiche (31b) ausgekleidet und/oder bedeckt werden.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet,
dass, insbesondere zur Trennung nicht zu kontaktierender Elektrodeneinrichtungen (14, 18), zumindest sich im Wesentlichen lateral erstreckende Bereiche (26c) des Materialbereichs (26) für die Elektrodeneinrichtungen (14, 18) abgetragen und entfernt werden, insbesondere durch anisotropes Rückätzen oder dergleichen, und
dass dadurch sich im Wesentlichen vertikal erstreckende Bereiche (26b) benachbart in den isolierenden erhabenen Bereichen (31b) ausgebildet werden, durch welche die Elektrodeneinrichtungen (14, 18) gebildet werden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet,
dass die Barriereschicht (12), insbesondere die Bereiche mit freier Oberfläche (12a) davon, jeweils als Barriere- und/oder Isolationsbereich (12) für das Dielektrikum (16) vorgesehen wird und/oder
dass auf lateralen Bodenbereichen (22a) der Ausnehmungen (22), insbesondere auf der freien Oberfläche (12a) der Barriereschicht (12), jeweils ein gegebenenfalls zusätzlicher Barriere- und/oder Isolationsbereich für das vorzusehende Dielektrikum (16) ausgebildet wird, insbesondere durch spezifisches und/oder anisotropes Abscheiden und/oder insbesondere unter Verwendung mindestens eines im Wesentlichen elektrisch isolierenden Materials.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet,
dass der Barriere- und/oder Isolationsbereich (12) für das Dielektrikum (16) jeweils in mehreren Schichten ausgebildet wird und/oder
dass der Barriere- und/oder Isolationsbereich (12) für das Dielektrikum (16) in einem vom Halbleitersubstrat (20) im Wesentlichen abgewandten obersten Bereich und/oder einem Oberflächenbereich davon jeweils als Nukleationsschicht oder dergleichen für das danach aufzubringende Dielektrikum (16) ausgebildet wird, insbesondere um beim Prozessieren, beim Tempern und/oder im Betrieb der Halbleiterspeichereinrichtung (1) eine gewünschte Struktur, insbesondere Kristallstruktur oder dergleichen, des Dielektrikums (16) zu unterstützen.

14. Verfahren nach einem der Ansprüche 12 oder 13, dadurch gekennzeichnet, dass - insbesondere auf dem jeweiligen Barriere- und/oder Isolationsbereich für das Dielektrikum (16) - ein Materialbereich (24) für das Dielektrikum (16) abgeschieden wird, insbesondere in Form eines Ferroelektrikums oder dergleichen, insbesondere durch ein zweidimensionales oder 2D- Abscheiden, in konformer, großflächiger, ganzflächiger und/oder die ersten Ausnehmungen (22) bis zum Niveau des Oberflächenbereichs (12a) des Barrierebereichs (12) füllender Form und/oder durch gegebenenfalls nachfolgendes Polieren bis auf das Niveau der Oberflächenbereiche (31a) des zweiten Passivierungsbereichs (31), um zwischen Elektrodeneinrichtungen (14, 18) jeweils einen Bereich für das Dielektrikum (16) auszubilden.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Materialschicht (24) für das Dielektrikum (16) und/ oder das Dielektrikum (16) einem Temperprozess unterzogen werden, insbesondere unter erhöhter Temperatur und/oder insbesondere an einer definierten Prozessatmosphäre, welche vorzugsweise Sauerstoff oder dergleichen enthält, insbesondere um die Kristallstruktur und/oder die ferroelektrische Eigenschaft des Dielektrikums auszubilden.

16. Verfahren nach einem der Ansprüche 14 oder 15, dadurch gekennzeichnet,
dass an den definierten zweiten Bereichen oder den definierten zweiten Stellen (K2), insbesondere oberhalb der Source-/Drainbereiche (SD) der Auswahltransistoreinrichtungen (T1, . . ., T4) zweite Ausnehmungen (32) ausgebildet werden, insbesondere vorzugsweise durch selektives Ätzen oder dergleichen und
dass dabei insbesondere die im Wesentlichen elektrisch isolierenden und erhabenen Bereiche (31) im Wesentlichen derart entfernt werden, dass Seitenbereiche oder Kantenbereiche (14b, 18b) der Elektrodeneinrichtungen (14, 18) zumindest zum Teil freigelegt werden und
dass dabei insbesondere die Barriereschicht (12) sowie der erste Passivierungsbereich (21) im Bereich der definierten zweiten Stellen (K2) bis auf das Niveau der Oberfläche (20a) des Halbleitersubstrats (20) derart abgetragen werden, dass jeweils der Oberflächenbereich (SDa) der Source-/Drainbereiche (SD) freigelegt wird.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet,
dass ein Materialbereich für die Kontaktbereiche oder Plugbereiche (P) eines im Wesentlichen elektrisch leitenden Materials abgeschieden und/oder ausgebildet wird, insbesondere durch zweidimensionales oder 2D-Abscheiden, in konformer, großflächiger, ganzflächiger und/oder die zweiten Ausnehmungen (32) jeweils bis zum Niveau des Oberflächenbereichs (SDa) der Source-/Drainbereiche (SD) füllender Form und/oder durch nachfolgendes Polieren oder dergleichen bis auf das Niveau der Oberflächenbereiche (14a, 18a, 16a) der Elektrodeneinrichtungen (14, 18), und/oder des Dielektrikums (16),
dass dadurch insbesondere sich in den zweiten Ausnehmungen (32) gegenüberliegende erste Elektrodeneinrichtungen (14) oder zweite Elektrodeneinrichtungen (18) gemeinsam mit dem jeweiligen Source-/Drainbereich (SD) durch jeweils einen Plugbereich oder Kontaktbereich (P) im Wesentlichen elektrisch kontaktiert werden.

18. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein Teil der Kondensatoreinrichtungen (10-1, . . ., 10-4) mit ihrer jeweiligen ersten Elektrodeneinrichtung (14) über ein erstes Kontaktelement (11-1) mit der ersten Elektrodeneinrichtung (14) einer ersten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung (10-1, . . ., 10-4) und mit ihrer zweiten Elektrodeneinrichtung (18) über ein zweites Kontaktelement (11-2) mit der zweiten Elektrodeneinrichtung (18) einer zweiten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung (10-1, . . ., 10-4) der Kondensatoranordnung (2) kontaktiert werden, um eine Kondensatoranordnung (2) mit zumindest zum Teil verbundener oder Chainstruktur zu bilden.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet,
dass die miteinander kontaktierten ersten Elektrodeneinrichtungen (14) und/oder die zweiten Elektrodeneinrichtungen (18) jeweils als im Wesentlichen einstückiger elektrisch leitfähiger Bereich ausgebildet werden,
insbesondere zusammen mit einem jeweils ersten Kontaktelement (11-1) oder dergleichen und/oder insbesondere jeweils zusammen mit einem Plugbereich (P) oder dergleichen.

20. Halbleiterspeichereinrichtung, insbesondere Chain-FeRAM- Speicher oder dergleichen, welche insbesondere gemäß dem Verfahren nach einem der Ansprüche 1 bis 19 hergestellt ist und bei welcher insbesondere im Bereich eines Halbleitersubstrats (20) oder dergleichen und/oder eines Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a) davon mindestens eine Kondensatoranordnung (2) mit einer Mehrzahl von Kondensatoreinrichtungen (10-1, . . ., 10-4) als Speicherelemente vorgesehen ist, dadurch gekennzeichnet,
dass die Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder eines Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a) davon zumindest teilweise und/oder lokal im Wesentlichen vertikal erstreckend ausgebildet ist, und
dass dadurch insbesondere jeweils eine im Wesentlichen dreidimensionale und/oder eine sich in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder eines Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a) zumindest teilweise und/oder lokal im Wesentlichen in die dritte Dimension erstreckende Anordnung oder Struktur für die jeweilige Kondensatoranordnung (10-1, . . ., 10-4) ausgebildet ist.

21. Halbleiterspeichereinrichtung nach Anspruch 20, dadurch gekennzeichnet, dass die Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils eine erste Elektrodeneinrichtung (14), eine zweite Elektrodeneinrichtung (18) und ein im Wesentlichen dazwischen vorgesehenes Dielektrikum (16) aufweist.

22. Halbleiterspeichereinrichtung nach einem der Ansprüche 20 oder 21, dadurch gekennzeichnet, dass die Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils eine Stackstruktur und/oder eine Stapelstruktur aufweist.

23. Halbleiterspeichereinrichtung nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet,
dass die Elektrodeneinrichtung (14, 18) und/oder das Dielektrikum (16) der Kondensatoreinrichtung (10-1, . . ., 10-4) jeweils in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder den Passivierungsbereich (21) und/oder den Oberflächenbereich (20a) davon zumindest teilweise und/oder lokal sich im Wesentlichen vertikal erstreckend ausgebildet sind,
wobei insbesondere die Abfolge von erster Elektrodeneinrichtung (14), Dielektrikum (16) und zweiter Elektrodeneinrichtung (18) der jeweiligen Kondensatoreinrichtung (10-1, . . ., 10-4) in Bezug auf das, sich insbesondere im Wesentlichen horizontal erstreckende, Halbleitersubstrat (20) oder dergleichen und/oder den Passivierungsbereich (21) und/oder den Oberflächenbereich (20a) davon zumindest teilweise und/oder lokal sich im Wesentlichen horizontal erstreckend ausgebildet ist, insbesondere in nebeneinander angeordneter Form im Oberflächenbereich (20a) des Halbleitersubstrats (20) und/oder eines Passivierungsbereichs (21) davon.

24. Halbleiterspeichereinrichtung nach einem der Ansprüche 20 bis 23, dadurch gekennzeichnet, dass das Dielektrikum (16) jeweils ein ferroelektrisches und/oder paraelektrisches Material enthält oder als solches ausgebildet ist.

25. Halbleiterspeichereinrichtung nach einem der Ansprüche 20 bis 24, dadurch gekennzeichnet, dass die Kondensatoranordnung (2) zumindest zum Teil eine verbundene oder Chainstruktur der Kondensatoreinrichtung (10-1, . . ., 10-4) aufweist.

26. Halbleiterspeichereinrichtung nach Anspruch 20, dadurch gekennzeichnet, dass zumindest ein Teil der Kondensatoreinrichtungen (10-1, . . ., 10-4) mit ihrer jeweiligen ersten Elektrodeneinrichtung (14) über ein erstes Kontaktelement (11-1) mit der ersten Elektrodeneinrichtung (14) einer ersten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung (10-1, . . ., 10-4) und mit ihrer zweiten Elektrodeneinrichtung (18) über ein zweites Kontaktelement (11-2) mit der zweiten Elektrodeneinrichtung (18) einer zweiten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung (10-1, . . ., 10-4) der Kondensatoranordnung (2) kontaktiert ausgebildet ist.

27. Halbleiterspeichereinrichtung nach Anspruch 26, dadurch gekennzeichnet,
dass die miteinander kontaktierten ersten Elektrodeneinrichtungen (14) und/oder die zweiten Elektrodeneinrichtungen (18) jeweils einen im Wesentlichen zusammenhängenden einteiligen und/oder einstückigen elektrisch leitfähigen Bereich bilden,
insbesondere zusammen mit dem jeweils ersten bzw. zweiten Kontaktelement (11-1, 11-2) oder dergleichen und/oder insbesondere jeweils zusammen mit einem Plugbereich oder dergleichen.

28. Halbleiterspeichereinrichtung nach einem der Ansprüche 20 bis 27, dadurch gekennzeichnet, dass zur Kontaktierung und/oder Verschaltung der Kondensatoranordnung (2) und insbesondere der Kondensatoreinrichtungen (10-1, . . ., 10-4), insbesondere der Elektrodeneinrichtungen (14, 18), im Halbleitersubstrat (20) und/oder in einer Deckschicht oder Passivierungsschicht (21) davon - bzw. einem Oberflächenbereich (20a, 21a) davon - jeweils ein Kontaktbereich oder Plugbereich (P) vorgesehen ist, welcher insbesondere jeweils mit der jeweiligen Kondensatoreinrichtung (10-1, . . ., 10-4), insbesondere mit der jeweiligen Elektrodeneinrichtung (14, 18) davon, im Wesentlichen elektrisch kontaktiert ausgebildet ist.

29. Halbleiterspeichereinrichtung nach Anspruch 28, dadurch gekennzeichnet, dass die Elektrodeneinrichtung (14, 18) jeweils im Wesentlichen in einem Bereich im Wesentlichen direkter räumlicher Nachbarschaft zu dem Kontaktbereich oder Plugbereich (P) angeordnet und/oder ausgebildet ist, insbesondere direkt an diese anschließend und/oder direkt neben diesen an einem Randbereich (Pb) davon.

30. Halbleiterspeichereinrichtung nach einem der Ansprüche 20 bis 29, dadurch gekennzeichnet, dass zwischen dem Dielektrikum (16) und dem Bereich des Halbleitersubstrats (20) oder dergleichen und/oder des Isolationsbereichs oder Passivierungsbereichs (21) und/oder eines Oberflächenbereichs (20a, 21a) ein Barrierebereich oder Isolationsbereich (12) für das Dielektrikum (16) aus einem im Wesentlichen elektrisch isolierenden Material vorgesehen ist.

31. Halbleiterspeichereinrichtung nach Anspruch 30, dadurch gekennzeichnet, dass der Barrierebereich oder Isolationsbereich (12) des Dielektrikums (16) mehrschichtig ausgebildet ist.

32. Halbleiterspeichereinrichtung nach einem der Ansprüche 30 oder 31, dadurch gekennzeichnet, dass zumindest der dem Dielektrikum (16) zugewandte Bereich oder die entsprechende Schicht, insbesondere ein Oberflächenbereich (12a) davon, des Barrierebereichs oder Isolationsbereichs (12) für das Dielektrikum (16) als Nukleationsschicht oder dergleichen ausgebildet ist, um beim Prozessieren, beim Tempern und/oder im Betrieb der Halbleiterspeichereinrichtung (1) eine gewünschte Struktur, insbesondere Kristallstruktur oder dergleichen, des Dielektrikums (16) zu unterstützen.