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JPH0793365B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH0793365B2
JPH0793365B2 JP59190002A JP19000284A JPH0793365B2 JP H0793365 B2 JPH0793365 B2 JP H0793365B2 JP 59190002 A JP59190002 A JP 59190002A JP 19000284 A JP19000284 A JP 19000284A JP H0793365 B2 JPH0793365 B2 JP H0793365B2
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electrode
layer
semiconductor
mosfet
mos capacitor
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正樹 百冨
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Toshiba Corp
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、一個のMOSFETと一個のMOSキャパシタを用い
てメモリセルを構成する半導体記憶装置およびその製造
方法に関する。
〔発明の技術的背景とその問題点〕
半導体記憶装置は、高集積化，大容量化の一途を辿って
いる。特に一個のMOSFETと一個のMOSキャパシタにより
メモリセルを構成するMOSダイナミックRAMは、そのメモ
リセル形式から最も集積化が進んでおり、既に256Kビッ
トのものが実用化され、研究段階では1Mビットのものが
できている。
第11図は従来のメモリセルの断面である。21はp-型Si基
板、22,23はn+ソース，ドレイン、24,25は多結晶シリコ
ン膜により形成されたそれぞれゲート電極，キャパシタ
電極、26はAl線（ビット線）である。このようなMOSダ
イナミックRAMを今後更に高集積化，大容量化するため
にはいくつか問題がある。例えば上記セルでは、平面的
にMOSFET,MOSキャパシタ，ビット線とのコンタクトを有
するため、メモリセル寸法は縮小し難く高集積化できな
い。また、セル寸法縮小によりキャパシタ面積が小さく
なるにつれ、α線によるソフトエラーが起り易くなる。
即ち、パッケージ材料に含まれるU,Thなどの放射性元素
から放射されるα粒子は、基板に電子−正孔対を発生さ
せ、このうち電子がメモリセルのノードに達して記憶情
報を破壊する。一方、ビット線に達した電子はその電位
を変化させ、誤動作の原因となる。このようなソフトエ
ラーは1Mビットレベルで既に重大な問題となっている。
〔発明の目的〕
本発明の目的は、信頼性を損うことなく、高集積化，大
容量化を図った半導体記憶装置を提供することにある。
本発明の他の目的は、特殊なメモリセル構造で高集積
化，大容量化を可能とするための半導体記憶装置の製造
方法を提供することにある。
〔発明の概要〕
本発明にかかる半導体記憶装置は、半導体基板に、MOSF
ETとMOSキャパシタからなるメモリセルを集積して構成
される半導体装置において、前記メモリセルは、周期的
に凹凸が形成された半導体基板の凸部に上側および下側
にそれぞれ設けられたソース領域およびドレイン領域、
ならびに前記ソース・ドレイン領域間の凸部の側壁にそ
の周囲を囲むように設けられたゲート電極からなるMOSF
ETと、このMOSFETのソース領域を第１の電極としこの上
に絶縁膜を介して第２の電極を形成してなるMOSキャパ
シタとから構成され、前記MOSFETのゲート電極をワード
線、MOSキャパシタの第２の電極をビット線としたこと
を特徴とする。
このような半導体記憶装置を製造するための本発明の方
法半導体基板に、一個のMOSFETと一個のMOSキャパシタ
からなるメモリセルを集積して構成される半導体記憶装
置を製造する方法であって、第１導電型半導体基板のメ
モリセル配設領域にMOSFETのドレイン領域となる高不純
物濃度で第２導電型の第１半導体層を形成する工程と、
この第１半導体層が形成された半導体基板上に低不純物
濃度で第１導電型の第２半導体層を形成する工程と、こ
の第２半導体層の表面にMOSFETのソース領域となる高不
純物濃度で第２導電型の第３半導体層を形成する工程
と、この後前記第１半導体層に達する深さに選択エッチ
ングして周期的凹凸を形成する工程と、形成された各凸
部の側壁にゲート絶縁膜を介してゲート電極を形成する
工程と、前記凸部表面の第３半導体層をMOSキャパシタ
の第１の電極としこの上にゲート絶縁膜を介してMOSキ
ャパシタの第２の電極を形成する工程とを備えたことを
特徴とする。
〔発明の効果〕
本発明によれば、MOSFET上にMOSキャパシタが積層され
た構造となり、ビット線電位はセル最上層を構成するMO
Sキャパシタの第２の電極に与えられる。従ってこの電
極を行方向に連続形成してもよいし、更にその上に設け
たAl配線をビット線としてもよい。後者において、コン
タクトホールはMOSFETとMOSキャパシタの積層領域上に
位置させることができる。従って従来のMOSダイナミッ
クRAMに比べて著しく高集積化，大容量化を図ることが
できる。
また、ドレイン領域をビット線とせず、キャパシタ電極
をビット線としたことにより、本発明においては、凸部
底面に設けられたドレイン領域を動作中、所望の電位，
例えばVCC（＋5V）に固定することができる。ドレイン
領域は全メモリセルあるいは、行または列方向に共通に
設けることができるので、電圧印加は容易である。かか
るドレイン領域はα線により生じた電子を吸収するの
で、セルモードでのソフトエラーを緩和することができ
る。更にキャパシタ電極をビット線としたことにより、
ビット線モードでのソフトエラーは、センスアンプにお
ける基板接続部に起因するものだけになるのでソフトエ
ラーに関与する基板面積が小さくなり、その改善を図る
ことができる。
また後述するように、凸部を囲んでMOSFETを設ければ、
大きなチャネル幅Ｗを容易に得ることができる。従って
大きなコンダクタンスを得るためにチャネル長Ｌを小さ
くしたり、ゲート絶縁膜厚tOXを薄くする必要がなく、
平面に形成したMOSFETに比べてホットエレクトロンによ
るしきい地変動に強くなり、ダイナミックRAMの信頼性
向上が図られる。
〔発明の実施例〕
本発明の実施例を図面を参照して説明する。
第１図は一実施例のメモリセル配列部の模式的平面図で
あり、第２図はそのＡ−Ａ′断面図である。第１図の斜
線部が各メモリセルのMOSキャパシタ領域となってい
る。即ち、第２図に示すように、p-型Si基板１に全メモ
リセルに共通にMOSFETのドレイン領域となるn+型層２が
形成され、各メモリセル領域では凸部10をなしてp-型層
3,n+型層４が積層形成されており、また、凸部10は第１
図に示すように市松状に配列形成されている。n+型層４
は各メモリセル毎に独立のMOSFETのソース領域である。
各凸部10を取囲むようにその側壁にゲート絶縁膜５を介
して第１層多結晶シリコン膜６によるゲート電極が形成
されている。第１層多結晶シリコン膜６は、凸部10の周
囲ではMOSFETのゲート電極となるが、第１図から明らか
なように列方向のメモリセルについて共通に配設されて
ワード線WL（WL1,WL2,…）を構成しており、また、第１
図に示すように、凸部10の側壁を取り巻くワード線WLの
幅と凸部10間のワード線WLの幅とは等しくなっている。
MOSキャパシタは、MOSFETのソース領域であるn+型層４
を第１の電極とし、この上にゲート絶縁膜７を介して第
２の電極となる第２層多結晶シリコン膜８を配設して構
成している。この第２層多結晶シリコン膜８はキャパシ
タ電極になると同時に、第１図から明らかなように、行
方向に共通に配設してビット線BL（BL1,BL2,…）を構成
している。９は層間絶縁膜であり、この上に図示しない
が必要な金属配線が形成される。
第３図（ａ）はメモリセルの等価回路を示している。MO
SFET−Ｑのドレインは第２図で説明したように全ビット
に共通のn+型層であり、これがVCC（例えば、5V）に接
続される。そのためにはチップ周辺でVCC線とn+型層２
のコンタクトをとることが行われる。MOSFET−Ｑのゲー
ト電極兼ワード線WLは第１層多結晶シリコン膜により、
MOSキャパシタＣの第２の電極兼ビット線BLは第２層多
結晶シリコン膜により形成されることは前述の通りであ
る。
第３図（ｂ）（ｃ）にこのメモリセルの書込み，読み出
し時の動作電圧例を示す。VCCは正電圧例えば＋5V,基板
電位は例えば−3Vとする。先ず第３（ｂ）のように“0"
書込み，読みだしの時は、そのセルのワード線WLを8Vと
してMOSFETをオンさせ、ビット線BLを0Vとする。これに
より、ノードNSは5V程度になる。これにより書込みがな
される。次いでWLを0Vとし、BLをVCCと同じ5Vにすると
ノードNSの電位は上昇し、9V程度になる。これがプリチ
ャージである。そしてこのセルを読み出す時はWLに8Vを
与える。これによりBLの電位は、 ５−５×４×CS/（CB＋CS）［Ｖ］ となる。ここで、CSはセル・キャパシタのキャパシタン
ス,CBはBLの附随容量である。従ってこのBLの電位をセ
ンスアンプにより基準電位と比較すればよい。
同様に、“1"書込み，読みだしの時は第３図（ｃ）に示
すように、WL＝8V、BL＝5Vとし、NS＝5Vとして書込みを
行なう。プリチャージ時はWL＝0V、BL＝5V、NS＝5Vとす
る。従ってWL＝8VとするとBLには5Vが現われ、“1"読み
だしがなされる。
次に本発明による製造工程例を第４図を参照して説明す
る。第４図（ａ）〜（ｆ）は第２図の断面図に対応する
工程断面図である。
先ず（ａ）に示すように、p-型Si基板１上にPEP工程を
経てメモリセル配列部に高濃度にリンを拡散して、全メ
モリセルに共通のドレイン領域となるn+型層２を形成す
る。次いでこの上にボロンを低濃度に含んだp-型層３を
エピタキシャル成長させる。このp-型層３の不純物濃度
はMOSFETのしきい値を決定するため重要であり、例えば
１×1017/cm3とする。この後PEP工程を経て、メモリセ
ル配列領域の全体にヒ素を高濃度に拡散したn+型層４を
形成する。このようにpnpn構造を形成したウェーハにPE
P工程によりマスクを形成し、MOSFET領域以外の部分をn
+型層２に達する深さに選択エッチングして、（ｂ）に
示すような凸部10を所定の周期的配列をもって形成す
る。各凸部10の表面に残されたn+型層４が各メモリセル
毎に独立のソース領域兼MOSキャパシタの第１の電極と
なる。この後（ｃ）に示すように、MOSFETのゲート絶縁
膜５となる例えば熱酸化膜を形成し、第１層多結晶シリ
コン膜６を気相成長により堆積する。ゲート絶縁膜５
は、MOSFETのチャネル幅が十分大きいため、それ程薄く
する必要はなく、例えば500Åとする。そしてこの第１
層多結晶シリコン膜６を加工し、メモリセルの列方向に
共通するゲート電極兼ワード線を形成する。この時異方
性ドライエッチング例えばRIEを利用し第１層多結晶シ
リコン膜厚分エッチングすれば、自己整合的にゲート電
極を形成することができ、各メモリセル領域のゲート電
極をつなぐ配線としての部分にのみ、（ｄ）に示すよう
にマスク11を形成しておけばよい。あるいはワード線間
領域に凸部10と同じ高さのマスクを形成しておき、その
後凸部とマスク間の溝に第１層多結晶シリコン膜６を埋
込むようにしてもよい。この後、n+型層４上の酸化膜を
除去し、（ｅ）に示すように、改めて所望のキャパシタ
容量を得るためのゲート絶縁膜７として例えば150Åの
熱酸化膜を形成する。このとき第１層多結晶シリコン膜
６の表面も酸化され、この酸化膜は層間絶縁膜となる。
そしてこの後、（ｆ）に示すように、第２層多結晶シリ
コン膜８を堆積し、これをPEP工程を通して選択エッチ
ングしてMOSキャパシタの第２の電極兼ビット線を形成
する。
このようにして形成される本実施例のdRAMは、次のよう
な利点を持つ。先ず浅いドレイン拡散層をＡ結晶シリコ
ン膜でゲート電極兼ワード線を、第２層多結晶シリコン
膜でMOSキャパシタの第２の電極兼ビット線をそれぞれ
形成しており、メモリセル領域にコンタクトホールを必
要としない。従ってMOSFETとMOSキャパシタが積層され
ていることと相まってメモリセルの高密度集積化が図ら
れる。
また本実施例のメモリセルは、MOSFETが基板凸部の側壁
に縦方向に電流チャネルをとる構造であって、且つMOS
キャパシタはこのMOSFETの重ねられた特殊な構造となっ
ている。そして情報電荷を蓄積するMOSキャパシタと基
板１との間はMOSFETを構成するためのpn接合障壁で隔て
られており、従ってソフトエラーに対して強くなってい
る。またMOSFETは凸部全周をチャネル領域として利用し
ているため、チャネル幅が大きくとれ、従って絶縁膜を
さほど薄くする必要もなく、ホットエレクトロンによる
しきい値変動が少なくなる。
またこの実施例の製造方法は、特殊なメモリセル構造に
も拘らず難しい技術を要せず、特にメモリセル領域にコ
ンタクトホールを必要としないことから、歩留り良く高
集積化dRAMを得ることを可能とする。
本発明は上記実施例に限られず、種々変形して実施する
ことができる。
第５図は、第２層多結晶シリコン膜８によるMOSキャパ
シタの第２の電極を各メモリセル毎に独立に設け、層間
絶縁膜８を介してAl配線12によりこれを行方向に接続し
てビット線を構成した例である。この場合、Al配線12と
第２層多結晶シリコン膜８との間のコンタクトホール
は、従来のように平面的にメモリセルを構成して浅いド
レイン拡散層にAl配線をコンタクトさせる場合に比べ
て、集積度を損うこともなく、また信頼性を損うことも
ない。
第６図は、MOSFETのソース領域となるn+型層４を十分に
厚くして、その上部表面のみならず側部表面をもMOSキ
ャパシタに利用した例である。この様な構造とすれば、
MOSキャパシタの容量をより大きくすることができてメ
モリ特性上好ましい。
次に参考例を第７図，第８図に示す。第７図は一つのメ
モリセル領域の模式的平面図であり、第８図はそのＢ−
Ｂ′断面図である。これらの図でも先の実施例と対応す
る部分は同一符号を付してある。この構造は次のように
して得られる。まずp-型Si基板１に全ビットに共通なド
レイン領域となるn+型層２を拡散形成し、次いでp-型層
３をエピタキシャル成長させ、この後各メモリセル領域
にMOSFETのソース領域となるn+型層４を形成する。この
後、各メモリセル領域にn+型層２に達する深さの凹部13
を選択エッチングにより形成する。そしてこの凹部13の
側壁にゲート絶縁膜５を介して第１層多結晶シリコン膜
６によるゲート電極を形成する。このときゲート電極は
列方向に共通に配設されてワード線を兼ねることは先の
実施例と同様である。また凹部13の周辺の平坦部にあ
る,MOSFETのソース領域となるn+型層をMOSキャパシタの
第１の電極とし、この上にゲート絶縁膜７を介して第２
層多結晶シリコン膜８による第２の電極兼ビット線を形
成する。
この参考例では第７図の斜線部がMOSキャパシタ領域と
なっている。
このように凹部側壁を利用するこの実施例においても、
縦方向にMOSFETの電流チャネルを形成する点、およびMO
SFETに重ねてMOSキャパシタを形成する点で先の実施例
と共通し、従って先の実施例と同様の効果が得られる。
第７図，第８図の参考例ではセル当り一つの凹部を設け
たが、第９図に示すように列方向に連続したストライプ
状の凹部にしてもよい。この場合ゲート電極６は凹部13
内にセル間においても埋設される。埋め込みはゲート電
極６を構成する第１層多結晶シリコン膜を全面に被着
後、レジストで平坦化し全面エッチングする等のエッチ
バックを用いればよい。第10図は、第９図の更に変形例
であり、ストライプ状の凹部13の両側壁にそれぞれ別個
のゲート電極６を列方向に共通に設けたものである。凹
部13両側のn+型層４はそれぞれ別のメモリセルに属す
る。このようなゲート電極６は第４図（ｃ）（ｄ）で説
明したと同様、例えば多結晶シリコン膜を全面異方性エ
ッチングすることにより形成することができる。
また以上の実施例では、MOSFETのドレイン領域となるn+
型層をメモリセル配列領域全体に共通に設けるようにし
たが、これを行方向または列方向にストライプ状に形成
してチップ基板周辺でAl配線等で共通接続するようにし
てもよい。
【図面の簡単な説明】
第１図は本発明の一実施例のdRAMの模式的平面図、第２
図はそのＡ−Ａ′断面図、第３図（ａ）〜（ｃ）はメモ
リセルの等価回路図および動作電圧関係を示す図、、第
４図（ａ）〜（ｆ）は本発明の方法によるdRAMの製造工
程を示す断面図、第５図および第６図は本発明の他の実
施例のdRAM構造を示す断面図、第７図は参考例のdRAM構
造を示す模式的平面図、第８図はそのＢ−Ｂ′断面図、
第９図は他の参考例の平面図、第10図はその変形例の断
面図、第11図は従来例の断面図である。 １……p-型Si基板、２……n+型層（ドレイン領域）、３
……p-型層、４……n+型層（ソース領域兼MOSキャパシ
タの第１の電極）、５……ゲート絶縁膜、６……第１層
多結晶シリコン膜（ゲート電極兼ワード線）、７……ゲ
ート電極、８……第２層多結晶シリコン膜（MOSキャパ
シタの第２の電極兼ビット線）、10……凸部、12……Al
配線、13……凹部。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】半導体基板に、MOSFETとMOSキャパシタか
    らなるメモリセルを集積して構成される半導体装置にお
    いて、前記メモリセルは、周期的に凹凸が形成された半
    導体基板の凸部に上側および下側にそれぞれ設けられた
    第１の拡散領域および第２の拡散領域、ならびに前記第
    1,第２の拡散領域間の凸部の側壁にその周囲を取り巻く
    ように設けられたゲート電極からなるMOSFETを備え、前
    記MOSFETのゲート電極をワード線としたことを特徴とす
    る半導体装置。
  2. 【請求項２】半導体基板に、MOSFETとMOSキャパシタか
    らなるメモリセルを集積して構成される半導体装置にお
    いて、前記メモリセルは、周期的に凹凸が形成された半
    導体基板の凸部の上側および下側にそれぞれ設けられた
    ソース領域およびドレイン領域、ならびに前記ソース・
    ドレイン領域間の凸部の側壁にその周囲を囲むように設
    けられたゲート電極からなるMOSFETと、このMOSFETのソ
    ース領域を第１の電極としこの上に絶縁膜を介して第２
    の電極を形成してなるMOSキャパシタとから構成され、
    前記MOSFETのゲート電極をワード線、MOSキャパシタの
    第２の電極をビット線としたことを特徴とする半導体記
    憶装置。
  3. 【請求項３】MOSFETのドレイン領域は全メモリセルに共
    通の高不純物濃度層により形成され、ゲート電極は第１
    層多結晶シリコン膜により列方向に共通に配設されてワ
    ード線を構成し、MOSキャパシタの第１の電極を兼ねる
    ソース領域は各メモリセル毎に独立に設けられ、MOSキ
    ャパシタの第２の電極は第２層多結晶シリコン膜により
    行方向に共通に配設されてビット線を構成する特許請求
    の範囲第１項に記載の半導体記憶装置。
  4. 【請求項４】MOSFETのドレイン領域は全メモリセルに共
    通の高不純物濃度層により形成され、ゲート電極は第１
    層多結晶シリコン膜により列方向に共通に配設されてワ
    ード線を構成し、MOSキャパシタの第１の電極を兼ねる
    ソース領域は各メモリセル毎に独立に設けられ、MOSキ
    ャパシタの第２の電極は第２層多結晶シリコン膜により
    各メモリセル毎に独立に形成され、この第２の電極が金
    属配線により行方向に共通に配設されてビット線を構成
    する特許請求の範囲第１項に記載の半導体記憶装置。
  5. 【請求項５】前記第１の拡散領域および前記第２の拡散
    領域の一方が前記MOSキャパシタの一方のキャパシタ電
    極に接続していることを特徴とする特許請求の範囲第１
    項に記載の半導体記憶装置。
  6. 【請求項６】前記凸部は複数のメモリセルに対して接続
    される同一のビット線方向に隣接するメモリセルの間に
    前記ビット線と別のビット線に接続されるメモリセルの
    ワード線が配設されるように市松状に配列形成され、前
    記MOSキャパシタはその第１の電極が前記凸部に形成さ
    れ、第２の電極が絶縁膜を介して前記第１の電極上に形
    成されることを特徴とする特許請求の範囲第１項に記載
    の半導体記憶装置。
  7. 【請求項７】前記凸部の側壁を取り巻くワード線の幅と
    前記凸部間のワード線の幅とが等しいことを特徴とする
    特許請求の範囲第６項に記載の半導体記憶装置。
  8. 【請求項８】MOSFETのドレイン領域は全メモリセルに共
    通の高不純物濃度層により形成され、ゲート電極は第１
    層多結晶シリコン膜により列方向に共通に配設されてワ
    ード線を構成し、MOSキャパシタの第１の電極を兼ねる
    ソース領域は各メモリセル毎に独立に設けられ、MOSキ
    ャパシタの第２の電極は第２層多結晶シリコン膜により
    行方向に共通に配設されてビット線を構成する特許請求
    の範囲第２項に記載の半導体記憶装置。
  9. 【請求項９】MOSFETのドレイン領域は全メモリセルに共
    通の高不純物濃度層により形成され、ゲート電極は第１
    層多結晶シリコン膜により列方向に共通に配設されてワ
    ード線を構成し、MOSキャパシタの第１の電極を兼ねる
    ソース領域は各メモリセル毎に独立に設けられ、MOSキ
    ャパシタの第２の電極は第２層多結晶シリコン膜により
    各メモリセル毎に独立に形成され、この第２の電極が金
    属配線により行方向に共通に配設されてビット線を構成
    する特許請求の範囲第２項に記載の半導体記憶装置。
  10. 【請求項１０】前記凸部は複数のメモリセルに対して接
    続される同一のビット線方向に隣接するメモリセルの間
    に前記ビット線と別のビット線に接続されるメモリセル
    のワード線が配設されるように市松状に配列形成され、
    前記MOSキャパシタはその第１の電極が前記凸部に形成
    され、第２の電極が絶縁膜を介して前記第１の電極上に
    形成されることを特徴とする特許請求の範囲第２項に記
    載の半導体記憶装置。
  11. 【請求項１１】前記凸部の側壁を取り巻くワード線の幅
    と前記凸部間のワード線の幅とが等しいことを特徴とす
    る特許請求の範囲第10項に記載の半導体記憶装置。
  12. 【請求項１２】半導体基板に、一個のMOSFETと一個のMO
    Sキャパシタからなるメモリセルを集積して構成される
    半導体記憶装置を製造する方法であって、第１導電型半
    導体基板のメモリセル配設領域にMOSFETのドレイン領域
    となる高不純物濃度で第２導電型の第１半導体層を形成
    する工程と、この第１半導体層が形成された半導体基板
    上に低不純物濃度で第１導電型の第２半導体層を形成す
    る工程と、この第２半導体層の表面にMOSFETのソース領
    域となる高不純物濃度で第２導電型の第３半導体層を形
    成する工程と、この後前記第１半導体層に達する深さに
    選択エッチングして周期的凹凸を形成する工程と、形成
    された各凸部の側壁にゲート絶縁膜を介してゲート電極
    を形成する工程と、前記凸部表面の第３半導体層をMOS
    キャパシタの第１の電極としこの上にゲート絶縁膜を介
    してMOSキャパシタの第２の電極を形成する工程とを備
    えたことを特徴とする半導体記憶装置の製造方法。
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