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Verfahren
zur Erzeugung von Taktsignalen in einem Datenverarbeitungssystem
mit einer Vielzahl von Datenkanälen
und Anordnung zur Durchführung des
Verfahrens.
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Die
Erfindung betrifft ein Verfahren zur Erzeugung von Taktsignalen
in einem Datenverarbeitungssytem mit einer Vielzahl von Datenkanälen gemäß Anspruch
1 und und eine Anordnung zur Durchführung des Verfahrens gemäß Anspruch
5.
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In
Datenverarbeitungssystemen mit einer Vielzahl von unabhängigen Datenkanälen, insbesondere
in integrierten Schaltkreisen (ICs) besteht das Problem, daß es bei
der Übertragung
von Daten auf den verschiedenen Datenkanälen aufgrund unterschiedlicher
Taktfrequenzen zu Unterschieden in den Datenraten der einzelnen
Kanäle
kommen kann. In den entsprechenden Standards ist üblicherweise eine
maximale Abweichung von zweihundert ppm der verschiedenen Datenraten
bzw. Taktfrequenzen erlaubt. Das geschilderte Problem führt dazu,
daß in einem
Datenverarbeitungssystem mehrere unabhängige Kanäle ohne zusätzliche Maßnahmen nicht gleichzeitig
mit nur einem Takt bearbeitet werden können.
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Zur
Lösung
des dargelegten Problems ist eine Anordnung gemäß 2 bekannt, bei der für jeden Datenkanal 101, 102, 10n der
notwendige Systemtakt anhand einer Phase-Locked-Loop (PLL) Schaltung 111, 112, 11n aus
den Daten des jeweiligen Datenkanals oder einem mitgelieferten Takt
gewonnen wird. Eine PLL-Schaltung weist einen spannungsgesteuerten
Oszillator (VCO – Voltage
Controlled Oscillator) auf, der den gewünschten Takt zur Verfügung stellt.
PLL-Schaltungen sind im Stand der Technik bekannt, so daß auf sie
nicht weiter eingegangen wird.
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Der
Nachteil der Anordnung der 2 besteht
darin, daß zur Realisierung
einer Signalabtastung mehrerer unabhängiger Kanäle mit unterschiedlichen Datenraten
für jeden
abzutastenden Datenkanal eine PLL-Schaltung benötigt wird. Dies erfordert nachteilig
den Einsatz einer Vielzahl spannungsgesteuerter Oszillatoren (VCO).
Neben den damit verbundenen Kosten besteht auch die Gefahr, daß die spannungsgesteuerten
Oszillatoren bzw. PLL-Schaltungen sich untereinander durch Kopplungsvorgänge stören und
auf diese Art und Weise im System einen unerwünschten Jitter erzeugen.
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Weiter
ist im Stand der Technik als Alternative zu der Verwendung einer
PLL-Schaltung die Verwendung einer Delay-Locked-Loop (DLL)-Schaltung bekannt,
die ein Ausgangssignal erzeugt, das eine vorbestimmte Verzögerung gegenüber einem
Eingangs-Referenzsignal aufweist. DLL-Schaltungen sind beispielsweise
in den Druckschriften
US
5 614 855 A ,
EP 0 349
715 A2 und
US 5 317
288 A beschrieben. In dem Artikel von T. H. Lee, K. S.
Donnelly, J. T. C. Ho, J. Zerbe, M. G. Johnson, C. Eshikawa: „A 2.5
V CMOS Delay-Locked Loop for 18 Mbit, 500 Megabytes DRAM", IEEE-Journal of
Solid-State Circuits, Vol. 29, Nr. 12, Dezember 1994, Seiten 1491 bis
1496, ist eine DLL-Schaltung beschrieben, die einen unendlichen
Verzögerungsbereich
bzw. Aussteuerbereich aufweist. Dies bedeutet, daß die DLL-Schaltung
ein Ausgangssignal in seiner Phase beliebig verzögern kann. Dadurch kann die
Phasendifferenz zwischen zwei Kanälen kontinuierlich angepaßt werden.
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Aus
der
DE 198 34 416
A1 ist ein Taktsignalgenerator bekannt, der folgendes umfasst:
einen Phasenschieber zur Erzeugung von vier Taktsignalen, deren
Phasen fortlaufend gegeneinander um 90° verschoben sind, basierend
auf einem externen Taktsignal, einen Mischer zum Mischen von zwei
der vier Taktsignale und zum Ausgaben eines internen Taktsignals,
und eine Initialisierungsschlatung zum Auswählen von zwei aufeinanderfolgenden
der vier Taktsignale als das interne Taktsignal einer Initialisierungsperiode.
Ein Pasenvergleicher vergleicht das interne Taktsignal mit dem externen
Taktsignal in der Initialisierungsperiode, um festzustellen, welches
der Taktsignale, das interne Taktsignal oder das externe Taktsignal,
vorausläuft.
Die Initialisierungsschaltung vermindert die Zeitspanne zum Verriegeln
des internen Taktsignals auf das externe Taktsignal in einer Betiriebsperiode
des Mischers. Die bekannte Anordnung weist den Nachteil auf, dass
bei einer Vielzahl von Datenkanälen
für jeden
Datenkanal eine gesonderte Einrichtung zur Erzeugung eines Referenztaktes
benötigt
wird.
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Aus
der
DE 198 30 571
A1 ist eine integrierte Schaltung bekannt, die einen Takteingang
für ein
externes Taktsignal sowie eine in einer Normalbetriebsart von einem
internen Taktsignal gesteuerte Ausgabeeinheit zur Ausgabe von Daten
an einen Datenausgang aufweist. Außerdem weist die integrierte Schaltung
eine Steuereinheit zum Erzeugen des internen Taktsignals aus dem
externen Taktsignal auf, die eine Phasenverschiebungseinhaeit aufweist,
die in der Normalbetriebsart eine Phasenverschiebung des von der
Steuereinheit erzeugten internen Taktsignals gegenüber dem
externen Taktsignal bewirkt. Außerdem
weist die integrierte Schaltung eine Detektoreinheit auf zur Ermittlung
der kapazitiven Last am Datenausgang, die der Phasenverschiebungseinheit
ein entsprechendes Detektorsignal liefert, in dessen Abhängigkeit
die Phasenverschiebung eingestellt wird. Hierbei ist es erforderlich,
dass bei einer Vielzahl von Datenkanälen für jeden Datenkanal ein eigener
Referenztakt bereitgestellt werden muss.
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In
der Veröffentlichung
KIM, C., u. a.: A 640 MB/s Bi-Directional
Data Strobed; Double-Data-Rate SDRAM...; In: ISSSCC98, Session 10/High-Speed Chip-To-Chip
Connections, Paper FR 10.2 wird eine integrierte Schaltung beschrieben,
bei der eine DLL-Schaltung eine Phasenverschiebung eines internen
Taktsignals gegenüber
einem externen Taktsignal bewirkt. Bei einer Vielzahl von Datenkanälen ist für jeden Datenkanal
ein eigener Referenztakt bereitzustellen.
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Der
vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren
zur Erzeugung von Taktsignalen in einem Datenverarbeitungssystem
mit einer Vielzahl unabhängiger,
nicht synchroner digitaler Datenkanäle sowie eine Anordnung zur
Durchführung des
Verfahrens zur Verfügung
zu stellen, die die Notwendigkeit der Verwendung einer Vielzahl
von PLL-Schaltungen
vermeiden und den im System erzeugen Jitter möglichst weit reduzieren.
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Diese
Aufgabe wird erfindungsgemäß durch ein
Verfahren mit den Merkmalen des Anspruchs 1 und eine Anordnung mit
den Merkmalen des Anspruchs 5 gelöst. Bevorzugte und vorteilhafte
Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
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Danach
ist vorgesehen, einen Referenztakt zu gewinnen und diesen Referenztakt
sämtlichen Datenkanälen zuzuführen. Für jeden
Datenkanal erfolgt dann unter Verwendung einer Delay-Locked-Loop (DLL)-Schaltung
ein Ausgleich des Unterschiedes in der Taktfrequenz zwischen dem
Referenztakt und dem jeweiligen Datenkanal. Die DLL-Schaltung weist
dabei einen unendlichen Verzögerungsbereich
auf und eine Bandbreite, die größer ist
als die Differenz zwischen der Frequenz des Referenztaktes und der
Frequenz des jeweiligen Datenkanals. Es wird für jeden Datenkanal mittels
der jeweiligen DLL-Schaltung die Phase des Referenztaktes kontinuierlich
an die Phase des Datenkanals angepaßt. Die Unterschiede zwischen
der Taktfrequenz bzw. Datenrate des Referenztakts und des jeweiligen Datenkanals
werden somit durch kontinuierliche Anpassung der Phase des Referenztaktes
ausgeglichen. Hierdurch ist es möglich,
nur einen Referenztakt für
sämtliche
Datenkanäle
zu verwenden, obwohl diese nicht synchronisiert sind.
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Bei
der erfindungsgemäßen Lösung wird
somit nur ein Referenztakt gewonnen und dieser Referenztakt für alle weiteren
Kanäle
durch eine DLL-Schaltung so eingestellt und justiert, daß beide Kanäle die gleiche
Frequenz und die gleiche Phasenlage aufweisen. Der damit verbundene
Vorteil besteht darin, daß nicht
für jeden
Datenkanal eine PLL-Schaltung
benötigt
wird.
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Aufgrund
der Verwendung nur einer Taktquelle sind darüber hinaus Störungen bzw.
Kopplungen zwischen den einzelnen Datenkanälen ausgeschlossen, so daß der im
System erzeugte Jitter reduziert wird.
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Es
wird darauf hingewiesen, daß die
Erfindung unabhängig
von der Art der Datenübertragung auf
den Datenkanälen
realisiert werden kann. Insbesondere können die Daten als elektrische
oder optische Signale übertragen
werden, wobei an optoelektronischen Schnittstellen gegebenenfalls
geeignete optoelektronische Wandler einzusetzen sind.
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Bevorzugt
wird der Referenztakt aus den Daten oder einem mitgelieferten Takt
eines als Referenzkanal dienenden Datenkanals mittels einer Phase-Locked-Loop
(PLL) Schaltung gewonnen. Dabei kann ein beliebiger Datenkanal als
Referenzkanal verwendet werden. Die PLL-Schaltung stellt dabei mit
ihrem spannungsgesteuerten Oszillator (VCO) eine Taktquelle für sämtliche
Datenkanäle
zur Verfügung,
so daß die
Anzahl der erforderlichen PLL-Schaltungen auf eins reduziert wird.
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Es
liegt jedoch ebenfalls im Rahmen der Erfindung, daß der Referenztakt
durch einen unabhängigen
Taktgenerator, z. B. einen Quarz-Oszillator gewonnen wird.
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In
einer vorteilhaften Weiterbildung des erfindungsgemäßen Verfahrens
werden für
jeden Datenkanal mittels des angepaßten Referenztaktes die Daten
des Datenkanals abgetastet. Die Abtastfrequenz ist dabei identisch
der Datenfrequenz des jeweiligen Datenkanals. Durch die Verwendung
der DLL-Schaltung wird sichergestellt, daß zwischen dem Referenztakt
und dem Datenkanal die gleiche Phasenlage und die gleiche Frequenz
vorliegen, so daß eine zuverlässige Abtastung
erfolgen kann.
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Es
wird jedoch darauf hingewiesen, daß auch andere Anwendungen einer
Signalabgleichung zwischen dem Referenztakt und den Datenkanälen im Rahmen
der Erfindung liegen. Beispielsweise kann vorgesehen sein, daß die jeweils
in ihrer Taktfrequenz und Phasenlage aneinander angepaßten Referenztakt-
und Datenkanalsignale zum Steuern weiterer Funktionsgruppen verwendet
werden.
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Die
erfindungsgemäße Anordnung
gemäß Anspruch
5 weist neben Mitteln zur Erzeugung eines Referenztaktes eine Vielzahl
von Signalabtastungsblöcken
auf, die jeweils einem Datenkanal zugeordnet sind und denen der
erzeugte Referenztakt zugeführt
wird. Jeder Signalabtastungsblock verwirklicht dabei eine DLL-Schaltung
zum Ausgleichen der Unterschiede in der Taktfrequenz zwischen dem
Referenztakt und dem jeweiligen Datenkanal.
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Die
Mittel zur Erzeugung eines Referenztaktes umfassen bevorzugt eine
Phase-Locked-Loop Schaltung zur Gewinnung eines Referenztaktes aus den
Daten oder einem mitgelieferten Takt eines als Referenzkanal dienenden
Datenkanals.
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Bei
der erfindungsgemäßen Anordnung
sind die einzelnen Datenkanäle
und die jeweils zugeordneten Signalabtastungsblöcke bevorzugt identisch aufgebaut.
Hierdurch wird sichergestellt, daß die einzelnen Datenkanäle ein identisches Übertragungsverhalten
aufweisen.
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Die
einzelnen Datenkanäle
sind bevorzugt mit einem Empfängerbaustein,
insbesondere einem Demultiplexer, oder einem Sendebaustein, insbesondere
einem Multiplexer verbunden. Ein entsprechender Multiplexer oder
Demultiplexer kann dabei grundsätzlich
für jede
beliebige Kanalanzahl realisiert werden.
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Die
Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der
Zeichnung an einem Ausführungsbeispiel
näher erläutert. Es
zeigen:
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1 – eine schematische
Darstellung einer erfindungsgemäßen Anordnung
zur Erzeugung eines Taktes mit einer Vielzahl von nicht synchronen
Datenkanälen;
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2 – eine Anordnung
gemäß dem Stand der
Technik;
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3 – ein Ausführungsbeispiel
der erfindungsgemäßen Anordnung
für einen
4-Kanal Demultiplexer-Baustein und
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4 – die funktionellen
Baugruppen eines Signalabtastungsblocks gemäß 3.
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Eine
Anordnung gemäß dem Stand
der Technik, bei der für
jeden Kanal der notwendige Systemtakt seperat anhand einer Phase-Locked-Loop (PLL)
Schaltung gewonnen wird, war eingangs anhand der 2 erläutert worden.
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Die
erfindungsgemäße Anordnung
der 1 weist eine Vielzahl von Datenkanälen 101, 102,
... 10n auf, denen jeweils ein Signalabtastungsblock 20, 21,
... 2n zugeordnet ist. Die Signalabtastungsblöcke 20, 21,
... 2n dienen dazu, auf den jeweiligen Datenkanälen 101, 102, 10n eingehende
Daten DI1, DI2, ... DIN (DI – Data
In) abzutasten und die abgetasteten Daten als Daten DO1, DO2, ...
DOn (DO – Data
Out) auszugeben. Die einzelnen Datenkanäle 101, 102,
... 10n sind dabei unabhängig und nicht synchronisiert, so
daß die
Datenraten auf den verschiedenen Datenkanälen voneinander abweichen können.
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Zur
Realisierung einer Signalabtastung ist es erforderlich, jedem Signalabtastungsblock
einen Referenztakt zuzuordnen. Dies erfolgt dadurch, daß ein beliebiger
der Datenkanäle
als Referenzkanal ausgewählt
wird (in 1 der Datenkanal 101)
und mittels der PLL-Schaltung 1 in an sich bekannter Weise
aus den Daten des Referenzkanals 101 bzw. einem mitgelieferten
Takt ein Referenztakt RT gewonnen wird. Der Referenztakt wird dabei
durch einen spannungsgesteuerten Oszillator VCO (nicht dargestellt)
der PLL-Schaltung zur Verfügung
gestellt.
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Der
von der PLL-Schaltung erzeugte Referenztakt RT wird über eine
Verbindungsleitung 2 den einzelnen Signalabtastungsblöcken 20, 21, 2n zugeführt. Die
einzelnen Signalabtastungsblöcke 20, 21, ... 2n weisen
jeweils eine Delay-Locked-Loop (DLL) Schaltung 30, 31, 3n auf.
Die DLL-Schaltung
ermittelt den Phasenunterschied zwischen dem Referenztakt und dem
Datensignal des jeweiligen Datenkanals 101, 102,
... 10n und justiert den Referenztakt derart hinsichtlich
des Datensignals, daß die
Daten DI1, DI2, ... DIn korrekt abgetastet werden.
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Den
Unterschied in der Taktfrequenz zwischen dem Referenztakt und dem
jeweiligen Datenkanal gleicht die DLL-Schaltung dabei durch stetige Anpassung
der Verzögerung
zwischen Referenztakt und Datensignal aus.
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Es
wird darauf hingewiesen, daß für den Referenzkanal
auf eine separate DLL-Schaltung auch verzichtet und direkt der von
der PLL-Schaltung 1 erzeugte Takt verwendet werden kann.
In diesem Fall muß für den Referenzkanal 101 die
PLL-Schaltung 1 das
korrekte Zeitverhalten erzeugen. Enthält der Referenzkanal 101 wie
in 1 ebenfalls eine DLL-Schaltung, so ist einzige Aufgabe der PLL-Schaltung,
einen unabhängigen
Referenztakt für
sämtliche
Signalabtastungsblöcke 20, 21,
... 2n zu erzeugen. Durch die DLL-Schaltungen 30, 31,
... 3n wird dann für
jeden Datenkanal eine gleiche Phase und eine gleiche Frequenz von
Referenztakt und dem jeweiligen Datenkanal eingestellt.
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Dies
wird im folgenden an dem Ausführungsbeispiel
der 3 und 4 weiter erläutert. 3 stellt
eine Anordnung zur Erzeugung eines Taktes für einen 1:2 Demultiplexer-Baustein 4 für vier Datenkanäle dar.
Dabei ist die Anzahl von vier Datenkanälen nur beispielhaft zu verstehen
und kann die Anordnung grundsätzlich
auch jede andere Kanalzahl realisieren.
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Die
einzelnen Datenkanäle 101, 102, 103, 104 und
Signalabtastungsblöcke 20, 21, 22, 23 sind entsprechend 1 aufgebaut.
Als Referenzkanal wird wieder beispielhaft der Datenkanal 101 verwendet.
Der Referenztakt RT für
die Signalabtastung für sämtliche
Signalabtastungsblöcke 20, 21, 22, 23 wird durch
die PLL-Schaltung 1 zur Verfügung gestellt.
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Die
Signalabtastungsblöcke 20–23 weisen jeweils
zwei Signalausgänge
auf, einen Ausgang für die
abgetasteten, ausgehenden Daten DO1–DO4 und einen Ausgang für ein Taktsignal
CO1–CO4
(CO = Clock Out). Das Taktsignal CO1–C04 weist dabei einen anderen
Takt auf als der Referenztakt RT, der durch die PLL-Schaltung 1 zur
Verfügung
gestellt wird. So handelt es sich bei dem Taktsignal CO1–C04 um
einen gegenüber
dem Referenztakt RT mit einer zusätzlichen Frequenz addierten
bzw. subtrahierten Takt, wie noch erläutert werden wird.
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Die
Ausgangssignale der einzelnen Signalabtastungsblöcke 20–23 werden
einem 1:2 Demultiplexer 4 zugeführt, der die Daten DO1–DO4 jeweils
in zwei Datenströme
DO1a, DO1b,... DO4a, DO4b aufteilt.
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Die
funktionellen Bauelemente eines Signalabtastungsblocks 2n sind
schematisch in 4 dargestellt. Danach weist
eine DLL-Schaltung einen Phasendetektor PD 5 (Phase detector),
eine Ladungspumpe CP 6 (Charge Pump) und eine Verzögerungsleitung
bzw. einen Phasenschieber DL 7 (Delay Line) auf.
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Der
Phasendetektor PDS weist als Eingänge das Datensignal DIn des
betrachteten Datenkanals 10n und den phasengeänderten,
von dem Phasenschieber DL 7 rückgekoppelten Referenztakt
COn auf. Der Referenztakt ist dabei das Signal, das unter Verwendung
der DLL-Schaltung zu den Daten des Datenkanals 10n ausgerichtet
werden soll. In Abhängigkeit
von der Phasendifferenz erzeugt der Phasendetektor PD5 ein Signal, das
er an die Ladungspumpe CP 6 weitergibt. Die Ladungspumpe
CP 6 integriert im wesentlichen das Ausgangssignal des
Phasendetektors 5 über
die Zeit. Die Ladungslumpe CP 6 kontrolliert den Phasenschieber
DL 7, der entsprechend der „Ladung" der Ladungspumpe CP 6 eine Anpassung
der Phase des am Phasenschieber 7 eingehenden Referenztaktes
RT vornimmt. Über
die Feedback-Schleife wird ein Zustand eingestellt, in dem der durch
den Phasenschieber 7 phasenverzögerte Referenztakt der Taktfrequenz
des Datenkanals 10n entspricht.
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Die
Unterschiede in der Taktfrequenz von Referenztakt und Datenkanal
werden somit durch kontinuierliche Anpassung der Phase des Referenztaktes
ausgeglichen. Dies ist möglich,
da die Frequenz die Ableitung der Phase nach der Zeit ist: durch
die kontinuierliche Änderung
der Phase über der
Zeit mittels der DLL-Schaltung wird dem Referenztakt eine zusätzliche
Frequenz Δφ/Δt hinzuaddiert,
so daß der
Unterschied zwischen der Frequenz des Referenztaktes und der Datenrate
des jeweiligen Kanals ausgeglichen wird.
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Dabei
ist es wichtig, daß die
Verzögerungsleitung
bzw. der Phasenschieber DL 7 der DLL-Schaltung einen unendlichen
Aussteuerbereich aufweist, d. h. die DLL-Schaltung Verzögerungen
von φ =
x + n·2π mit x Element
aus ↱0;2π↱ und n Element
aus N erzeugen kann. Zusätzlich
ist erforderlich, daß die
Bandbreite der DLL-Schaltung größer ist als
die Differenz von Taktfrequenz des Referenztaktes und Taktfrequenz
des Datenkanals, d. h. Δω > Δφ/Δt. Wenn beispielsweise der Referenztakt
eine Frequenz von 100 MHz und der Datenkanal eine Frequenz 101 MHz
aufweist, so muß die
Bandbreite Δω der DLL-Schaltung mindestens
1 MHz betragen.
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Entsprechende
DLL-Schaltungen sind, wenn auch in anderem Kontext, im einzelnen
in den eingangs genannten Druckschriften, insbesondere der US-A-5614855,
der EP-A2-0 349 715 und dem Artikel von T. H. Lee, K. S. Donnelly,
J. T. C. Ho, J. Zerbe, M. G. Johnson und C. Eshikawa beschrieben,
auf die insofern ausdrücklich
Bezug genommen wird.
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Am
Ausgang des Signalabtastungsblocks 2n liegt der in seiner
Phase und damit auch in seiner Frequenz angepaßte Referenztakt COn an, sowie die
mit dem Takt COn gesampelten Output-Daten DOn des Datenkanals 10n.
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Es
wird darauf hingewiesen, daß das
Beispiel eines Demultiplexer-Bausteins nur beispielhaft zu verstehen
ist. Das erfindungsgemäße Prinzip
läßt sich
ebenfalls für
transmittierende Bausteine, z. B. Multiplexer verwenden.
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In
alternativen Ausführungsbeispielen
wird der Referenztakt RT nicht mittels einer PLL-Schaltung aus den
Daten oder einem mitgelieferten Takt eines Datenkanals erzeugt,
sondern durch einen unabhängigen
Taktgenerator, insbesondere einen hochgenauen Quarz-Oszillator zur
Verfügung
gestellt, der an die Verbindungsleitung 2 angeschlossen
wird. Das beschriebene Verfahren und die beschriebene Anordnung
sind dabei ansonsten unverändert.
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Die
Erfindung beschränkt
sich in ihrer Anwendung nicht auf die vorstehend dargestellten Ausführungsbeispiele.
Wesentlich für
die Erfindung ist allein, daß mittels
einer PLL-Schaltung aus einem Datenkanal ein Referenztakt gewonnen,
der gewonnene Referenztakt an die weiteren Datenkanäle geführt wird
und ein Ausgleich der Unterschiede in der Taktfrequenz zwischen
dem Referenztakt und den weiteren Datenkanäle jeweils mittels einer DLL-Schaltung erfolgt.
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- 1
- PLL-Schaltung
- 2
- Verbindungsleitung
- 2n
- Signalabtastungsblöcke
- 3n
- DLL-Schaltung
- 4
- 1:2
Demultiplexer-Baustein
- 5
- Phasendetektor
- 6
- Ladungspumpe
- 7
- Phasenschieber
- 101
- Referenzkanal
- 10n
- Datenkanäle
- 11n
- PLL-Schaltung
- RT
- Referenztakt
- DIn
- Eingangsdaten
des n-ten Signalabtastungsblocks
- DOn
- Ausgangsdaten
des n-ten Signalabtastungsblocks
- COn
- Ausgangstakt
des n-ten Signalabtastungsblocks