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Die
vorliegende Erfindung betrifft einen Phasenregelkreis nach dem Oberbegriff
des Anspruchs 1 und ein Verfahren zum Betrieb eines Phasenregelkreises
nach dem Oberbegriff des Anspruchs 5.
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Ein
derartiger Phasenregelkreis (engl. "phase locked loop"), nachfolgend auch kurz als "PLL" bezeichnet, sowie
ein derartiges Betriebsverfahren für einen PLL sind z. B. aus
der US-Patentschrift 6,741,109 bekannt.
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Ganz
allgemein dient ein PLL dazu, einen steuerbaren Oszillator, der
ein Ausgangssignal mit einer Ausgangsfrequenz erzeugt, mittels einer
Rückkopplung
mit einem Eingangstaktsignal mit einer Eingangsfrequenz zu synchronisieren.
Der PLL umfasst hierfür
einen Phasendetektor bzw. Phasenvergleicher, an dessen Eingang das
Eingangstaktsignal und das PLL-Ausgangssignal anliegt. Ein die Phasendifferenz
zwischen diesen beiden Signalen repräsentierendes Signal wird zumeist über ein
aktives oder passives, digitales oder analoges Filter ("loop filter") zur Ansteuerung
des Oszillators verwendet.
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Die
Anwendungsbereiche von PLL-Schaltkreisen sind vielfältig. Beispielsweise
können
PLLs für
die Taktrückgewinnung
aus digitalen Signalfolgen oder die FM-Demodulation eingesetzt werden.
In Kommunikationsstandards wie "SONET" oder "SDH" werden Takterzeugungsschaltungen
zur Erzeugung von Taktsignalen beim Senden und Empfangen von Daten
benötigt.
In einer derartigen Schaltung kann ein PLL-Schaltkreis z. B. aus
einem als Referenz eingegebenen Eingangstaktsignal eine oder mehrere Ausgangstaktsignale
zur Verwendung in einem Kommunikationssystem erzeugen. Die Synchronisation des
PLL-Ausgangssignals auf ein Eingangstaktsignal bedeutet hierbei
nicht unbedingt, dass die Frequenzen dieser beiden Signale identisch
sind. Vielmehr kann in an sich bekannter Weise ein mehr oder weniger
beliebiges Frequenzverhältnis
durch eine Anordnung von Frequenzteilern am Eingang und/oder am Ausgang
und/oder im Rückkoppelpfad
des PLL-Schaltkreises realisiert werden.
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Die
vorliegende Erfindung wie auch die oben erwähnte US-Patentschrift 6,741,109
geht davon aus, dass bei einem derartigen PLL zwischen einem ersten
Taktsignal und einem zweiten Taktsignal zur Verwendung als Eingangstaktsignal
des PLL umgeschaltet werden kann. Hierbei ist keineswegs ausgeschlossen,
dass mehr als zwei Taktsignale als Eingangstaktsignal des PLL verwendbar
sind. Wesentlich ist vielmehr, dass von mehreren Taktsignalen stets
lediglich ein Taktsignal ausgewählt
und zur Erzeugung des PLL-Ausgangssignals tatsächlich verwendet wird. Das
Vorsehen mehrerer Taktsignale kann insbesondere zur Schaffung einer
Redundanz in einem Kommunikationssystem vorteilhaft sein. Falls
beispielsweise eines der als Referenz dienenden Taktsignale "verloren geht", so kann im PLL-Schaltkreis
der Takterzeugungsschaltung eine Umschaltung auf ein anderes Taktsignal
zur Verwendung als Eingangstaktsignal des PLL erfolgen. Insbesondere
für die
Anwendung des PLL in Kommunikationssystemen zur Taktgewinnung bzw.
Taktrückgewinnung
ist es hierbei wünschenswert,
dass durch einen solchen Umschaltvorgang keine signifikante Phasenänderung
("phase hit") im PLL-Ausgangssignal
stattfindet. Eine derartige Phasenänderung kann jedoch auftreten,
falls die ersten und zweiten Taktsignale unmittelbar vor dem Umschalten
verschiedene Phasen besitzen.
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Eine
bekannte Möglichkeit
zur Vermeidung von sprunghaften Phasenänderungen infolge eines Umschaltvorganges
besteht darin, die PLL-Bandbreite ("loop gain") sehr klein zu wählen (für die oben erwähnten Kommunikationssysteme
beispielsweise in der Größenordnung
einiger Hz). In diesem Fall ändert
sich die Phase des PLL-Ausgangssignals
nur sehr langsam, selbst wenn die Taktsignale, zwischen denen umgeschaltet
wird, unmittelbar vor dem Umschalten eine vergleichsweise große Phasendifferenz
aufweisen. In den genannten Kommunikationssystemen treten dann keine
Datenübertragungsfehler
auf. Diese Lösung
besitzt jedoch insbesondere die folgenden zwei Nachteile: Zum einen
ist eine besonders geringe PLL-Bandbreite schwierig in einer integrierten
Schaltungsanordnung zu realisieren. Zum anderen resultiert aus einer
geringen PLL-Bandbreite auch ein nachteilig kleinerer Fangbereich
("capture range") des PLL. Für eine PLL-Bandbreite
von einigen Hz kann der PLL-Fangbereich
z. B. kleiner als 1 ppm werden.
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In
der oben erwähnten
US-Patentschrift 6,741,109 wird zur Vermeidung von Phasenänderungen
des PLL-Ausgangssignals infolge eines Umschaltvorganges bzw. zur
Gewährleistung
eines "hitless switching" vorgeschlagen, dass
für das
momentan nicht zur Erzeugung des Ausgangssignals verwendete Taktsignal
dessen Phasendifferenz bezüglich
eines vom PLL-Ausgangssignal abgeleiteten Rückkoppelsignals ermittelt und
gespeichert wird. Wenn ein Umschalten auf dieses Taktsignal erfolgt, so
wird die gespeicherte Phasendifferenz an geeigneter Stelle in den
PLL injiziert, um die Phasendifferenz zu kompensieren. Problematisch
ist bei dieser Lösung
die in der Praxis erzielbare Genauigkeit der Kompensation und der
für die
Kompensation erforderliche Schaltungsaufwand.
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Es
ist eine Aufgabe der vorliegenden Erfindung, einen Phasenregelkreis
bzw. ein Verfahren der eingangs genannten Art so zu verbessern,
dass unerwünschte
Phasenänderungen
im Ausgangssignal infolge eines Umschaltvorganges zuverlässig vermieden
werden können.
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Der
erfindungsgemäße Phasenregelkreis
ist dadurch gekennzeichnet, dass für die beiden Taktsignale jeweils
ein zwischen verschiedenen Betriebsmodi umschaltbarer Phasendetektor
vorgesehen ist, wobei der Phasendetektor für das momentan verwendete Taktsignal
in einen ersten Betriebsmodus und der Phasendetektor für das momentan
nicht verwendete Taktsignal in einen zweiten Betriebsmodus versetzt
wird, und wobei jeder Phasendetektor im ersten Betriebsmodus eine
Phasendifferenz zwischen dem verwendeten Taktsignal und einer eingestellt
phasenverschobenen Version des Ausgangssignals bestimmt und für die Ansteuerung
des Oszillators bereitstellt und im zweiten Betriebsmodus die Phasenverschiebung
einstellt.
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Das
erfindungsgemäße Betriebsverfahren
ist dadurch gekennzeichnet, dass für das momentan zur Erzeugung
des Ausgangssignals verwendete Taktsignal eine Phasendifferenz zwischen
diesem Taktsignal und einer eingestellt phasenverschobenen Version
des Ausgangssignals bestimmt und für die Ansteuerung des Oszillators
verwendet wird, wohingegen für
das momentan nicht zur Erzeugung des Ausgangssignals verwendete
Taktsignal die Einstellung der Phasenverschiebung durchgeführt wird.
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Mit
der Erfindung lässt
sich die Kompensationsgenauigkeit bzw. die Qualität eines "hitless switching" beträchtlich
verbessern. Vorteilhaft gelingt dies mit schaltungs technisch vergleichsweise
geringem Aufwand. Bei der Erfindung wird gewissermaßen eine
etwaig vorliegende Phasendifferenz zwischen mehreren, als Eingangstaktsignal
verwendbaren Taktsignalen bereits vor dem Umschalten angepasst bzw.
kompensiert, so dass insbesondere eine unerwünschte Phasenänderung
im PLL-Ausgangssignal infolge des Umschaltens mit hoher Präzision vermieden
werden kann. Eine sehr niedrige PLL-Bandbreite ist hierfür nicht
erforderlich. Vielmehr ist die erfindungsgemäße Lösung kompatibel mit einer hohen
PLL-Bandbreite.
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In
einer bevorzugten Ausführungsform
des Verfahrens ist vorgesehen, dass das Ausgangssignal mit mehreren
Phasen bereitgestellt wird und die phasenverschobene Version des
Ausgangssignals durch eine einstellbare Interpolation zwischen diesen
Phasen erzeugt wird. Bei dem erfindungsgemäßen PLL kann dies z. B. dadurch
realisiert werden, dass der Oszillator dazu ausgebildet ist, das
Ausgangssignal mit mehreren Phasen für den Phasendetektor bereitzustellen,
wobei der Phasendetektor umfasst:
- – einen
einstellbaren Phaseninterpolator zur Interpolation zwischen diesen
Phasen und zur Bereitstellung eines eingestellt interpolierten Signals, und
- – eine
Phasenvergleichseinrichtung zum Vergleichen der Phase des Taktsignals
mit der Phase des interpolierten Signals und zum Bereitstellen eines
die Phasendifferenz repräsentierenden Phasendetektorausgangssignals.
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In
einer anderen bevorzugten Ausführungsform
des Verfahrens ist vorgesehen, dass für das momentan nicht zur Erzeugung
des Ausgangssignals verwendete Taktsignal die Einstellung der Phasenverschiebung
durch eine Phasenregelung bewerkstelligt wird, bei welcher ein die
Phasendifferenz repräsentierendes
Signal dadurch geregelt wird, dass dieses Signal für eine Verstellung
der Phasenverschiebung des Ausgangssignals verwendet wird. Bei dem
erfindungsgemäßen PLL
kann dies z. B. dadurch realisiert werden, dass der Phasendetektor
einen im zweiten Betriebsmodus aktivierten Phasenregelkreis enthält, welcher
ein die Phasendifferenz repräsentierendes
Phasendetektorausgangssignal dadurch regelt, dass dieses Phasendetektorausgangssignal
für eine
Verstellung einer Phasenverschiebungseinrichtung verwendet wird,
welche die phasenverschobene Version des Ausgangssignals erzeugt.
Bei der Phasenverschie bungseinrichtung kann es sich z. B. um den
oben erwähnten
Phaseninterpolator handeln.
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In
einer Ausführungsform
ist vorgesehen, dass der Phasendetektor ein die Phasendifferenz
digital repräsentierendes
Phasendetektorausgangssignal ausgibt. In diesem Fall kann das Phasendetektorausgangssignal
einem digitalen Filter eingegeben werden, welches ein Ansteuersignal
für einen
digital gesteuerten Oszillator ("digitally
controlled oscillator", DCO)
liefert. Selbstverständlich
kann durch entsprechende Modifikation im Bereich des PLL-Filters
auch ein analog spannungsgesteuerter Oszillator ("voltage controlled
oscillator", VCO)
eingesetzt werden.
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Die
Erfindung wird nachfolgend anhand eines Ausführungsbeispiels mit Bezug auf
die beigefügten
Zeichnungen weiter beschrieben. Es stellen dar:
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1 einen
PLL-Schaltkreis,
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2 den
Aufbau der im PLL-Schaltkreis von 1 verwendeten
Phasendetektoren,
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3 den
Aufbau einer im Phasendetektor von 2 verwendeten
Abtasteinrichtung,
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4 den
Aufbau eines in der Abtasteinrichtung von 3 verwendeten
Mehrphasenabtasters,
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5 eine
beispielhafte Zeitverlaufsdarstellung von Signalen, die an dem Mehrphasenabtaster von 4 auftreten,
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6 den
Aufbau eines im Phasendetektor von 2 verwendeten
Phaseninterpolators, und
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7 den
Aufbau von zwei im Phaseninterpolator von 6 verwendeten
Interpolatorhälften.
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1 zeigt
einen PLL-Schaltkreis 10 mit einem PLL (Phasenregelkreis) 12.
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Der
PLL 12 weist einen digital steuerbaren Oszillator DCO zur
Erzeugung eines Ausgangssignals CKout bzw. einer zweiphasigen Version
dieses Ausgangssignals mit zwei Phasen CK_0 und CK_90 auf. Die beiden
Signale CK_0, CK_90 besitzen eine feste Phasendifferenz von 90° zueinander
und feste Phasendifferenzen zum Ausgangssignal CKout. Im einfachsten
Fall ist das Signal CKout identisch mit einem der Signale CK_0 und
CK_90.
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Im
dargestellten Ausführungsbeispiel
wird das PLL-Ausgangssignal CKout auf mehrere Ausgangsteiler 14-1 bis 14-4 geführt, die
das PLL-Ausgangssignal jeweils einer Frequenzteilung mit vorgegebenem
Teilungsverhältnis
unterziehen und auf Ausgangsstufen 16-1 bis 16-4 ausgeben,
die das Signal jeweils in ein differenzielles Ausgangstaktsignal CKout1
bis CKout4 wandeln.
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Eingangsseitig
werden dem Schaltkreis 10 mehrere differenzielle Taktsignale
CKin1 bis CKin3 zugeführt,
die durch drei Eingangsstufen 18-1 bis 18-3 jeweils
zunächst
in eine nicht-differenzielle Darstellung gewandelt und über drei
Eingangsteiler 20-1 bis 20-3 dem PLL 12 eingegeben
werden.
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Für jedes
der Taktsignale CKin1 bis CKin3, nachfolgend auch als "Eingangssignal CKin" bezeichnet, ist
wie dargestellt ein Phasendetektor PD1, PD2 bzw. PD3 vorgesehen.
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Jeder
dieser Phasendetektoren PD1 bis PD3, nachfolgend auch als "Phasendetektor PD" bezeichnet, ist
in einem bestimmten Betriebsmodus ("erster Betriebsmodus") in der Lage, eine Phasendifferenz
zwischen dem betreffenden Taktsignal CKin (bzw. der mittels des
Teilers 20-1, 20-2 bzw. 20-3 frequenzgeteilten
Version davon) und einer eingestellt phasenverschobenen Version
des Ausgangssignals CKout zu bestimmen und für die Ansteuerung des digital
gesteuerten Oszillators DCO bereitzustellen. Zu diesem Zweck sind
die Ausgänge
der Phasendetektoren PD mit einer Multiplex- bzw. Umschalteinrichtung 22 verbunden,
die dazu ausgebildet ist, eines der drei von den Phasendetektoren
PD1 bis PD3 ausgegebenen Signale auszuwählen und an ein PLL-Filter 24 auszugeben.
Im dargestellten Ausführungsbeispiel
erzeugt jeder Phasendetektor PD in seinem ersten Betriebsmodus ein
diese Phasendifferenz digital repräsentierendes Phasendetektorausgangssignal,
welches von dem in diesem Ausführungsbeispiel
digital ausgebildeten PLL-Filter 24 gefiltert und an einen
Steuereingang des Oszillators DCO ausgegeben wird. Die Frequenz
des vom DCO ausgegebenen PLL-Ausgangssignals CKout wird durch das
vom PLL-Filter 24 ausgegebene Signal gesteuert.
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Mittels
der Umschalteinrichtung 22 ist es somit möglich, zwischen
den drei Taktsignalen CKin1 bis CKin3 zur Verwendung als Eingangstaktsignal des
PLL umzuschalten. Jede solche Umschaltung wird durch eine Signalerfassungseinrichtung 26 initiiert,
die eingangsseitig wie dargestellt mit den Taktsignalen CKin1 bis
CKin3 beaufschlagt wird und ausgangsseitig mit der Umschalteinrichtung 22 verbunden
ist. Die Einrichtung 26 detektiert die Qualität der Taktsignale
CKin und trifft auf Basis dieser Erfassung eine Entscheidung darüber, welches
der Taktsignale als PLL-Eingangstaktignal verwendet werden soll bzw.
auf welches andere Eingangstaktsignal umgeschaltet werden soll,
falls das momentan verwendete Taktsignal unbrauchbar wird. Letzterer
Umstand wird mittels eines Signals LOS auch anderen (nicht dargestellten)
Schaltungsteilen einer integrierten Schaltungsanordnung mitgeteilt,
die auch den dargestellten PLL-Schaltkreis 10 umfasst.
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2 veranschaulicht
den (identischen) Aufbau der drei Phasendetektoren PD1, PD2 und
PD3. Aufgrund des identischen Aufbaus der drei Phasendetektoren
wird dieser Aufbau mit Bezug auf 2 lediglich
für einen
Phasendetektor PD beschrieben. Sämtliche
nachfolgend für
den Phasendetektor PD beschriebenen Komponenten und Signale sind
bei dem in 1 dargestellten Schaltkreis 10 dementsprechend
für jeden
der Phasendetektoren PD1 bis PD3 jeweils separat vorhanden.
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Die
für den
oben bereits erwähnten
ersten Betriebsmodus des Phasendetektors PD wesentlichen Komponenten
sind ein einstellbarer Phaseninterpolator 30 und eine Abtasteinrichtung 32.
Dem Phaseninterpolator 30 werden die beiden "Quadratursignale" CK_0, CK_90 des
PLL-Ausgangssignals CKout eingegeben. Entsprechend einer unten noch beschriebenen
Interpolationseinstellung erzeugt der Interpolator 30 ein
eingestellt interpoliertes Signal CK<1:8>,
welches als ein Eingangssignal der Abtasteinrichtung 32 zugeführt wird.
Im dargestellten Ausführungsbeispiel
interpoliert der Phaseninterpolator 30 zwischen den zwei
sinusförmigen
Quadraturtaktsignalen CK_0, CK_90 des DCO, der bei einer Frequenz
um 2,5 GHz oszilliert. Die Signaldarstellung CK<1:8> besteht
aus acht Signalanteilen und repräsentiert
eine (gemäß der Interpolationseinstellung) "phasenverschobene
Version des PLL-Ausgangssignals" CKout.
Die Abtasteinrichtung 32 besitzt die Funktion eines Phasenvergleichers
und vergleicht die phasenverschobene Version CK<1:8> des
Ausgangssignals CKout (als Quadratursignalanteile CK_0 und CK_90
zum Phasendetektor PD geführt) mit
der Phase eines Phasendetektoreingangssignals PD_IN. Als Ergebnis
dieses Vergleichs gibt die Abtasteinrichtung 32 eine digitale
Signaldarstellung PD_OUT<9:0> aus, die im ersten
Betriebsmodus des Phasendetektors PD über eine Phasendetektorumschalteinrichtung 34 zum
Phasendetektorausgang geführt
wird, welcher mit der PLL-Umschalteinrichtung 22 (1)
verbunden ist. Das in 2 dargestellte Phasendetektoreingangssignal
PD_IN ist eines der Signale, die von den in 1 dargestellten Eingangsteilern 20-1 bis 20-3 ausgegeben
werden.
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Nochmals
zurückkommend
auf 1 sei im Folgenden z. B. angenommen, dass durch
die Signalerfassungseinrichtung 26 initiiert und die PLL-Umschalteinrichtung 22 realisiert
das Taktsignal CKin1 als Eingangstaktsignal des PLL 12 momentan
verwendet wird und zu einem späteren
Zeitpunkt eine Umschaltung auf das Taktsignal CKin2 erfolgen soll. In
dieser Situation befindet sich der Phasendetektor PD1 in seinem
ersten Betriebsmodus, der vorstehend mit Bezug auf 2 bereits
erläutert
wurde. Die beiden anderen Phasendetektoren PD2 und PD3 befinden
sich jedoch in einem nachfolgend wieder mit Bezug auf 2 beschriebenen
zweiten Betriebsmodus, bei welchem diese kein Eingangstaktsignal
für den
PLL bereitstellen.
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Die
Umschaltung des in 2 dargestellten Phasendetektors
PD von seinem ersten Betriebsmodus in seinen zweiten Betriebsmodus
wird durch ein von der Signalerfassungseinrichtung 26 oder
der PLL-Umschalteinrichtung 22 ausgegebenes Signal S1 bewirkt,
welches die Phasendetektorumschalteinrichtung 34 derart
ansteuert, dass das von der Abtasteinrichtung 32 ausgegebene
Phasendetektorausgangssignal PD_OUT<9:0> nicht
mehr als Referenztakt dem PLL ausgegeben wird sondern über einen im
Phasendetektor PD vorgesehenen Rückkoppelpfad
auf den Phaseninterpolator 30 zurückwirkt. Dieser Rückkoppelpfad
ist im dargestellten Ausführungsbeispiel
gebildet von einem digitalen Filter 36, einem Überlaufzähler ("overflow counter") 38 und
einem Modulo-8-Integrator 40.
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Im
zweiten Betriebsmodus wird das Phasendetektorausgangssignal PD_OUT<9:0> über das digitale Filter 36 an
einen Eingang des Überlaufzählers 38 geführt, welcher
bei jedem Zählerüberlauf
einen Ausgangspuls zum Modulo-8-Integrator 40 ausgibt. Der
Integrator 40 gibt ausgangsseitig ein Einstellsignal für den einstellbaren
Phaseninterpolator 30 aus, für welches acht verschiedene
Signalzustände
entsprechend acht verschiedenen Interpolationsstufen vorgesehen
sind.
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Aufgrund
des Umstands, dass im zweiten Betriebsmodus des Phasendetektors
PD die Einstellung des Phaseninterpolators 30 die Phase
des Signals CK<1:8> beeinflusst und somit
mittelbar das zur Interpolationseinstellung herangezogene Phasendetektorausgangssignal
PD_OUT<9:0> beeinflusst, wird
in dem Phasendetektor PD eine Phasenregelung durchgeführt, bei
welcher die durch den Integrator 40 ausgegebene Einstellung
solange variiert wird, bis ein Zustand erreicht wird, bei welchem
das Phasendetektorausgangssignal auf einen Wert geregelt wird, welcher
einer Phasendifferenz von Null entspricht. Falls der Phasendetektor
PD aktiv ist und in die PLL-Schleife einbezogen ist, so ist der
ganze Rückkoppelpfad 36, 38, 40 inaktiv.
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Diese
Phasenregelung wird in sämtlichen momentan
nicht zur Erzeugung des PLL-Ausgangssignals
verwendeten Phasendetektoren PD durchgeführt. Damit wird gewissermaßen eine "interne Phaseneinstellung" hinsichtlich des
PLL-Ausgangssignals für
alle verschiedenen Taktsignale CKin geschaffen, noch bevor ein Umschalten
zwischen den Taktsignalen CKin zur Verwendung als PLL-Eingangstaktsignal
erfolgt. Man kann sich die Funktion dieser internen Phasenregelung,
die im zweiten Betriebsmodus jedes Phasendetektors PD stattfindet, gewissermaßen als
einen "PLL innerhalb
des Phasendetektors" vorstellen.
Mit den Komponenten 38, 40, 30 wird die
Funktion eines digital steuerbaren Oszillators dieses "internen PLL" bereitgestellt.
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Wenn
nun bei dem PLL-Schaltkreis 10 (1) ein Umschalten
auf ein zuvor nicht zur PLL-Ausgangssignalerzeugung verwendetes
Taktsignal erfolgt, so wird bei dem betreffenden Phasendetektor
PD die interne Umschalteinrichtung 34 durch das Signal
S1 derart umgestellt, dass das Phasendetektorausgangssignal PD_OUT<9:0> über die dementsprechend ebenfalls
umgeschaltete PLL-Umschalteinrichtung 22 dem PLL-Filter 24 zugeführt wird.
Aufgrund der vorangegangenen, mittels des "internen PLL" in geregelter Weise vorgenommenen Einstellung
des Phaseninterpolators 30 führt diese Umschaltung nicht
zu einer nachteiligen Phasenänderung
im PLL-Ausgangssignal (wie es zu erwarten wäre, wenn der Phaseninterpolator 30 nicht
zuvor entsprechend eingestellt worden wäre).
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Für die Funktion
des beschriebenen PLL-Schaltkreises 10 wesentlich ist die
Verwendung eines PLL 12, bei welchem zwischen mehreren
Taktsignalen zur Verwendung als Eingangstaktsignal des PLL umgeschaltet
werden kann, wobei der jeweils aktuell genutzte PLL-Phasendetektor
die Phase eines eingestellt phasenverschobenen Rückkoppelsignals mit der Phase
des aktuell genutzten Eingangssignals vergleicht und aktuell nicht
genutzte Phasendetektoren in diesem Zeitraum bereits eine Einstellung
der Phasenverschiebung vornehmen, die im Falle ihrer Nutzung als
PLL-Phasendetektor als "Anfangseinstellung" genutzt wird. Selbstverständlich kann
abweichend vom beschriebenen Ausführungsbeispiel auch eine andere
Anzahl von Taktsignalen am Eingang und/oder eine andere Anzahl von
Ausgangstaktsignalen vorgesehen sein. Des weiteren ist die Anzahl
und Anordnung der Frequenzteiler 14, 16 an die
jeweilige Anwendung anpassbar. Der in 2 dargestellte
Aufbau des Phasendetektors PD stellt eine bevorzugte Ausführungsform
dar, könnte
jedoch selbstverständlich
auch anders realisiert sein. Bevorzugt ist jedoch ein Aufbau, mittels
welchem (wie bei dem beschriebenen Aufbau) eine interne Phasenregelschleife
innerhalb des Phasendetektors zur Einstellung der Phasenverschiebung
im zweiten Betriebsmodus realisiert wird. Was die Phasenverschiebung
als solche anbelangt, so ist die beschriebene Realisierung mittels
eines Phaseninterpolators ebenfalls lediglich als eine bevorzugte
Ausführung
zu betrachten, die auch anders ausgebildet sein könnte. Dasselbe
gilt für
die nachfolgend noch beschriebene Detailgestaltung einerseits der
Abtasteinrichtung 32 und andererseits des Phaseninterpolators 30,
die auch anders als nachfolgend beschrieben ausgebildet werden könnten.
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3 zeigt
den Aufbau der im Phasendetektor PD von 2 verwendeten
Abtasteinrichtung 32.
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Die
phasenverschobene Version CK<1:8> des PLL-Ausgangssignals
CKout sowie das Phasendetektoreingangssignal PD_IN wird einem Mehrphasenabtaster 50 eingegeben,
welcher daraus Signale CK_R und PD_OUT<2:0> erzeugt.
Ein Signalanteil CK<1> des insgesamt aus
acht Signalanteilen CK<1> bis CK<8> bestehenden Signals
CK<1:8> wird außerdem einem
Phasenakkumulator 52 (Zähler)
eingegeben. Eine Flipflopanordnung 54 bestehend aus sieben
Flipflops wird wie dargestellt mit einem vom Phasenakkumulator 52 ausgegebenen
Signal sowie dem Signal CK_R beaufschlagt und bildet einen Signalanteil
PD_OUT<9:3>, der über ein
ferner mit dem Signal PD_OUT<2:0> beaufschlagtes Summationsglied 56 geführt das
Phasendetektorausgangssignal PD_OUT<9:0> bildet.
Die Abtasteinrichtung 32 erzeugt im dargestellten Ausführungsbeispiel an
ihrem Ausgang ein 10bit-Wort, welches die Phasendifferenz der dem
Phasendetektor PD zugeführten
Signale in digitaler Weise repräsentiert.
Die Abtasteinrichtung 32 umfasst den mit hoher Geschwindigkeit
arbeitenden Mehrphasenabtaster ("multi
phase sampler")
zur Bereitstellung des Signals PD_OUT<2:0>,
welches die drei niederwertigsten Bits des Phasendetektorausgangssignals
dargestellt. Die Flipflopanordnung 54 erzeugt die 7 höchstwertigen
Bits. Der Mehrphasenabtaster tastet das zugeführte Phasendetektoreingangssignal
PD_IN, welches im dargestellten Beispiel eine Frequenz von 19,44
MHz aufweist, mit den 8 gleichmäßig beabstandeten
Taktsignalen CK<1> bis CK<8> ab, die im dargestellten
Ausführungsbeispiel
eine Frequenz von 1,25 GHz besitzen und eine Phasenauflösung von
100ps liefern.
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4 zeigt
den Aufbau des in 3 dargestellten Mehrphasenabtasters 50.
Der Mehrphasenabtaster 50 enthält wie dargestellt eine Flipflopanordnung 58 sowie
einen Dekoder 60, die in der dargestellten Weise mit den
Signalen PD_IN und CK<1> bis CK<8> beaufschlagt werden
und ausgangsseitig die Signale CK_R und PD_OUT<2:0> ausgeben.
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5 zeigt
einen beispielhaften Zeitverlauf der Signalanteile CK<1> bis CK<8>, des Signals PD_IN,
des Signals PD_OUT<2:0> und des Signals CK_R. 5 zeigt
insbesondere die Phasenbeziehung zwischen den 8 Abtasttaktsignalen
CK<1:8> und dem Phasendetektoreingangssignal
PD_IN und dem Phasendetektorausgangssignal PD_OUT.
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Daraus
ist ersichtlich, dass die vom Phaseninterpolator 30 erzeugten
Signalanteile CK<1> bis CK<8> an sich identische,
jedoch zueinander äquidistant
phasenverschobene Signale sind. Im dargestellten Ausführungsbeispiel
entspricht der zeitliche Versatz zwischen zwei benachbarten dieser
Signalanteile (z. B. zwischen CK<1> und CK<2>) 100ps.
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Die 6 und 7 verdeutlichen
den Aufbau des Phaseninterpolators 30.
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Der
Gesamtaufbau des Interpolators 30 ist in 6 gezeigt.
Um die acht gleichmäßig (um
100ps) beabstandeten Taktsignale CK<1> bis
CK<8> bei einer Frequenz
von 1,25 GHz bereitzustellen, umfasst der Interpolator 30 die
zwei dargestellten Interpolatorhälften 70-1 und 70-2 und
einen Ausgangsschaltungsteil 72 mit zusätzlichen Teilerschaltungen.
Die Interpolatorhälften 70-1, 70-2 und
der Interpolatorausgangsschaltungsteil 72 wirken in der
dargestellten Weise zusammen, um aus den Quadratursignalen CK_0
und CK_90 (vgl. 1) die phasenverschobene Version
des PLL-Ausgangssignals zu bilden, dargestellt durch die Signalanteile
CK<1> bis CK<8>.
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Die
Quadratursignale CK_0 und CK_90 werden dem Interpolator 30 in
differentieller Form zugeführt:
Das Signal CK_0 besteht aus differentiellen Signalanteilen CK_0_P
und CK_0_N. Das Signal CK_90 besteht aus differentiellen Signalanteilen CK_90_P
und CK_90_N. Die Einstellung der gewünschten Phasenverschiebung
erfolgt durch das Signal PHI<2:0>. Dies ist das in 2 vom
Modulo-8-Integrator 40 zum Steuereingang des Phaseninterpolators 30 übertragene
Signal.
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7 zeigt
schließlich
den (identischen) Aufbau der beiden in 6 dargestellten
Interpolatorhälften 70-1 und 70-2.
Der Aufbau jeder Interpolatorhälfte
folgt einem an sich bekannten Konzept und umfasst einen Digital-Analog-Wandler 74,
der das zugeführte
Signal PHI<2:0> in eine analoge Stromdarstellung
wandelt (symbolisiert durch die dargestellten Stromquellen). Die
von den Stromquellen gelieferten Ströme dienen als Einstellströme für jeweilige
Transkonduktanzstufen, die wie dargestellt jeweils durch Transistorpaare
gebildet sind und eine gewichtete Überlagerung der einzelnen Ströme bewirken. Diese
Ströme
werden über
eine gemeinsame Widerstandslast R geführt, so dass die in 6 eingezeichneten
Potentiale PH_OUTP und PH_OUTN als Spannungsabfall an der Widerstandslast
R bereitgestellt werden. Das Phaseninterpolatorausgangssignal entspricht
der (durch Stromüberlagerung)
gebildeten gewichteten Summe der CK1- und CK2-Eingangssignale, die
stets eine Phasendifferenz von 90° besitzen.
Die Auflösung
des Phaseninterpolatorausgangssignals ist auf 50ps spezifiziert.
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Die
für das
oben beschriebene Ausführungsbeispiel
angegebenen Frequenz- und Zeitwerte sind selbstverständlich lediglich
beispielhaft zu verstehen und können
in der Praxis modifiziert und an den betreffenden Anwendungsfall
angepasst werden.