DE10233615A1

DE10233615A1 - Verfahren und Vorrichtung zum Erzeugen und Synchronisieren von Mehrfachtakten

Info

Publication number: DE10233615A1
Application number: DE10233615A
Authority: DE
Inventors: Charles L Wang; Benny W H Lai; Charles E Moore; Philip W Fisher
Original assignee: Agilent Technologies Inc
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2001-10-29
Filing date: 2002-07-24
Publication date: 2003-05-15
Also published as: GB2384375B; CA2388901A1; US20030084362A1; US6836852B2; GB2384375A; TWI236580B; GB0224793D0; KR20030035981A; JP2003209539A; KR100917539B1

Abstract

Verfahren und Systeme zum Erzeugen und Synchronisieren von Mehrfachtakten, die einen äußerst niedrigen Versatz über mehrere Kanäle, und eine Latenzzeit, die sowohl minimal als auch gut definiert ist, aufweisen, sind hierin offenbart. Eine Phasenregelschleifenschaltung erzeugt eine Mehrzahl von Taktsignalen, um Kanalschaltungen zu synchronisieren, die Kerndatenströme empfangen. Die Kanalschaltungen wandeln die Kerndatenströme in serielle Datenströme um. Die Phasenregelschleifenschaltung oder eine andere Phasenregelschleifenschaltung erzeugt ein Kerntaktsignal für die registrierte Übertragung der Kerndatenströme zu den Kanalschaltungen. Eines oder mehrere der Mehrzahl von Taktsignalen können durch eine Register-zu-Register-Übertragung zu den Kanalschaltungen verteilt werden.

Description

Die vorliegende Erfindung bezieht sich allgemein auf elektrische Schaltungen und insbesondere auf die Erzeugung und Synchronisation von Mehrfachtakten.
Moderne Mehrkanaldatensysteme erfordern es typischerweise, daß parallele Datenströme gesendet und empfangen werden. Die parallelen Datenströme (oder Kanäle) können in eine kleinere Anzahl von Kanälen mit höherer Bandbreite vereinigt werden, was in Begriffen der Datenkommunikation im allgemeinen als "Trunking" bzw. "Bündelung" bezeichnet wird. Für die zu vereinigenden Daten sind enge Versatzbudgets ("Skewbudgets") von dem System erforderlich, wobei Versatz als die Phasenbeziehung zwischen jedem Datenkanal definiert ist.
Eine serielle Datenkommunikation verwendet im allgemeinen einen Taktmultiplizierer, wie z. B. eine Phasenregelschleifenschaltung (PLL-Schaltung; PLL = phase-locked loop). Die Phase und die Frequenz der PLL-Schaltung verriegelt mit einem Referenztakt und erzeugt Hochgeschwindigkeitstakte, um die Daten zu takten. Um einen geringen Versatz über mehrere Datenwege zu erreichen (d. h. parallele Datenströme oder Datenkanäle), müssen die erzeugten Takte sorgfältig synchronisiert und ausgerichtet werden.
Um den Versatz zu reduzieren, wird typischerweise eine PLL- Schaltung oder eine verzögerte Regelschleifenschaltung (DLL-Schaltung; DLL = delay-locked loop) für jeden Kanal verwendet. Beispielsweise wird jede PLL-Schaltung mit einem globalen Referenzsignal verriegelt, dessen Verteilung streng gesteuert wird. Die Verwendung zahlreicher PLLs erfordert jedoch eine wesentliche Menge an Leistung und Platz, was jedoch beides oft sehr begrenzt ist.
Ein alternatives Verfahren verwendet ein Zuerst-Hinein- Zuerst-Hinaus- (FIFO-; FIFO = first-in first-out) Pufferschema, um Taktdomaingrenzen für nichtsynchronisierte Systeme zu überqueren. Ein Nachteil ist, daß ein FIFO-Puffer Latenzzeit und Versatz einführt. Außerdem können die Latenzzeit und der Versatz (Skew) bei integrierten Schaltungen über Prozeß-, Spannungs- und Temperatur-Schwankungen oder Ecken ungesteuert sein. Ferner erfordern die FIFO- Puffer eine zusätzliche Logik, um zugeordnete Zeiger zu überwachen und rückzusetzen, und die FIFO-Puffer verbrauchen außerdem wertvolle Leistung und Platz.

Es ist die Aufgabe der vorliegenden Erfindung, ein System und ein Verfahren zum Synchronisieren einer Mehrzahl von Datenkanälen mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch ein System gemäß Anspruch 1 oder 16 und durch ein Verfahren gemäß Anspruch 10 gelöst.

Hierin sind Verfahren und Systeme zum Erzeugen und Synchronisieren von Mehrfachtakten offenbart, die einen äußerst geringen Versatz über Mehrfachkanäle aufweisen, und eine Latenzzeit, die sowohl minimal als auch gut definiert ist. Diese Vorteile werden über Prozeß-, Spannungs- und Temperatur-Schwankungen beibehalten. Das FIFO-Pufferschema des Stands der Technik, das Latenzzeit und Versatz einführt, kann eliminiert werden, und beispielsweise wird die Fähigkeit geliefert, eine einzelne Taktquelle zu verwenden, was eine Reduzierung der Leistungs- und Platzanforderungen bietet.

Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung umfaßt ein System zum Synchronisieren einer Mehrzahl von Datenkanälen eine Kernschaltung mit einer Taktverteilungsschaltung, wobei die Kernschaltung eine Mehrzahl von Datenströmen mit einer Frequenz eines Kerntaktsignals liefert, das durch die Taktverteilungsschaltung getragen wird. Eine erste Phasenregelschleifenschaltung erzeugt eine Mehrzahl von Taktsignalen, wobei ein erstes Taktsignal von der Mehrzahl von Taktsignalen die gleiche Frequenz und im wesentlichen die gleiche Phase aufweist wie das Kerntaktsignal, das durch die Taktverteilungsschaltung getragen wird. Eine Mehrzahl von Kanalschaltungen sind mit der Kernschaltung und mit der ersten Phasenregelschleifenschaltung gekoppelt, wobei die Kanalschaltungen die Mehrzahl der Datenströme, die mit einer Frequenz des ersten Taktsignals empfangen werden, in eine Mehrzahl von seriellen Datenströmen mit einer Frequenz eines zweiten Taktsignals von der Mehrzahl von Taktsignalen umwandelt. Die erste Phasenregelschleifenschaltung oder eine zweite Phasenregelschleifenschaltung können das Kerntaktsignal zu der Taktverteilungsschaltung liefern.

Gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung umfaßt ein Verfahren zum Synchronisieren einer Mehrzahl von Datenkanälen das Empfangen eines Referenztaktsignals; das Erzeugen einer Mehrzahl von Taktsignalen auf der Basis des Referenztaktsignals und Liefern eines Kerntaktsignals von der Mehrzahl von Taktsignalen zu einer Kernschaltung, wobei Daten von der Kernschaltung durch eine Mehrzahl von Datenwegen mit einer Taktrate des Kerntaktsignals übertragen werden; das Empfangen der Daten, die durch die Mehrzahl von Datenwegen übertragen werden, durch entsprechende Kanalschaltungen mit einer Taktrate eines ersten Taktsignals von der Mehrzahl von Taktsignalen, wobei das erste Taktsignal die gleiche Frequenz und im wesentlichen die gleiche Phase aufweist wie das Kerntaktsignal; und das Transformieren (Umwandeln) der Daten, die durch jede der Kanalschaltungen empfangen werden, von einem parallelen in einen seriellen Datenstrom bei einer Taktrate eines zweiten Taktsignals von der Mehrzahl von Taktsignalen.

Ein umfassenderes Verständnis der Ausführungsbeispiele der vorliegenden Erfindung wird dem Fachmann auf diesem Gebiet durch eine Betrachtung der folgenden detaillierten Beschreibung von einem oder mehreren Ausführungsbeispielen geliefert, und auch eine Realisierung der zusätzlichen Vorteile derselben. Es wird auf die angehängten Zeichnungen Bezug genommen, die zunächst kurz beschrieben werden.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm, das ein System zum Erzeugen und Synchronisieren von Mehrfachtakten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
Fig. 2 ein Blockdiagramm, das ein System zum Erzeugen und Synchronisieren von Mehrfachtakten gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellt;
Fig. 3 ein beispielhaftes Schaltbild für einen Teil des in Fig. 1 und 2 gezeigten Systems;
Fig. 4 ein beispielhaftes Phasenregelschleifenschaltbild für einen Teil des in Fig. 1 gezeigten Systems;
Fig. 5 ein beispielhaftes Phasenregelschleifenschaltbild für einen anderen Teil des in Fig. 1 und 2 gezeigten Systems; und
Fig. 6 ein beispielhaftes Zeitgebungsdiagramm für verschiedene Signalverläufe, die in Fig. 1 identifiziert sind.
Die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung und ihre Vorteile sind durch Bezugnahme auf die nachfolgende detaillierte Beschreibung am besten verständlich. Es sollte klar sein, daß gleiche Bezugszeichen verwendet werden, um gleiche Elemente zu identifizieren, die in einer oder mehreren der Figuren dargestellt sind.
Fig. 1 zeigt ein Blockdiagramm, das ein System 100 zum Erzeugen und Synchronisieren von Mehrfachtakten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt. Das System 100 umfaßt eine Kernphasenregelschleife (PLL) 102, eine Kernschaltung 104, eine Sende-PLL 122 und Kanalschaltungen 124.
Das System 100 empfängt ein Referenztaktsignal durch eine Referenztaktleitung 112. Die Referenztaktleitung 112 liefert das Referenztaktsignal über angepaßte Leitungen 114 bzw. 116 zu der Kern-PLL 102 und zu der Sende-PLL 122. Somit empfangen, wie es nachfolgend näher beschrieben ist, die Kern-PLL 102 und die Sende-PLL 122 jeweils das Referenztaktsignal mit der gleichen Frequenz und im wesentlichen der gleichen Phase.
Die Kern-PLL 102 empfängt das Referenztaktsignal durch die angepaßte Leitung 114 und liefert ein Kerntaktsignal durch eine Kerntaktleitung 108 zu der Kernschaltung 104. Das Kerntaktsignal wird durch die Kernschaltung 104 verteilt, durch eine Taktverteilungsschaltung 106, die Register 136 zum Registrieren (Speichern) und Liefern von Kerndaten zu den Kanalschaltungen 124 aufweist. Die Kernschaltung 104 und die Taktverteilungsschaltung 106, wie sie in Fig. 1 dargestellt sind, können von unterschiedlicher Größe sein, wobei die Kernschaltung 104 die Kerndaten erzeugt und die Daten durch mehrere (d. h. parallele) Datenwege, die durch Kerndatenleitungen 118 und 120 beispielhaft dargestellt sind, zu den Kanalschaltungen 124 sendet.
Die Sende-PLL 122 empfängt das Referenztaktsignal durch die angepaßte Leitung 116 und liefert ein serielles (d. h. ein serielles Bitraten-) Taktsignal durch eine serielle Taktleitung 126 (in Fig. 1 mit F1 bezeichnet) an jede Kanalschaltung 124. Die Sende-PLL 122 liefert außerdem ein erstes Teilratentaktsignal durch eine erste Teilratentaktleitung 128 (in Fig. 1 mit F2 bezeichnet) und ein zweites Teilratentaktsignal durch eine zweite Teilratentaktleitung 130 (in Fig. 1 mit F10 bezeichnet). Beispielsweise ist das erste Teilratentaktsignal eine Hälfte der Frequenz und das zweite Teilratentaktsignal ist ein Zehntel der Frequenz des seriellen Taktsignals, das als der serielle Bitstrom oder die serielle Bitratenfrequenz der Kanalschaltungen 124 wirkt. Es sollte klar sein, daß das erste und das zweite Teilratentaktsignal beispielhaft sind, und daß durch die Sende-PLL 122 verschiedene synchronisierte Taktsignale mit verschiedenen Arbeitszyklen geliefert werden können.
Die Kanalschaltungen 124, die in Fig. 1 getrennt als 124(1), 124(2), . . . 124(N) bezeichnet sind, stellen eine Anzahl von Kanälen dar, die die Kerndaten empfangen, die durch die Kernschaltung 104 erzeugt werden. Die Kerndaten werden von den Registern 136 in der Kernschaltung 104 zu entsprechenden Registern 138 in den Kanalschaltungen 124 übertragen. Die Kanalschaltungen 124 umfassen beispielsweise jeweils einen Parallel-Serien-Umsetzer (in Fig. 1 nicht gezeigt, aber nachfolgend näher beschrieben), der die Kerndaten (z. B. als mehrere Bits formatiert, die parallel gesendet werden, wie z. B. ein Byte) in einen seriellen Bitstrom umwandelt, durch Verwenden des seriellen Taktsignals zusammen mit dem ersten und dem zweiten Teilratentaktsignal, die durch die Sende-PLL 122 geliefert werden. Der serielle Bitstrom bei der seriellen Taktsignalrate wird auf einer entsprechenden seriellen Ausgangsleitung 134 als ein Ausgangssignal für jede Kanalschaltung 124 geliefert. Alternativ können die Kanalschaltungen 124 jeden Typ von Schaltung darstellen, der die Kerndaten und die verschiedenen Taktsignale, die durch den Sende-PLL 122 geliefert werden, empfängt, um eine gewünschte Funktion durchzuführen.
Die Sende-PLL 122 ist im allgemeinen bezüglich Frequenz und Phase mit dem Referenztaktsignal verriegelt, um Sendetakte mit höherer Rate (d. h. das serielle Taktsignal, das erste Teilratentaktsignal und das zweite Teilratentaktsignal) zu erzeugen. Das serielle Taktsignal, das das Taktsignal mit der höchsten Rate ist, wird durch die serielle Taktleitung 126, die gesteuert werden kann, um Versatz zu reduzieren, an jede Kanalschaltung 124 verteilt. Beispielsweise kann die serielle Taktleitung 126 in Resonanz versetzt werden, um einen sehr geringen Versatz über die Kanalschaltungen 124 zu erreichen, wie z. B. durch Beenden der seriellen Taktleitung 126 an ihren Enden mit einer angepaßten reaktiven Last.
Das erste Teilratentaktsignal, das durch die Sende-PLL erzeugt wird, wird seriell an jede Kanalschaltung 124 verteilt, und durch das serielle Taktsignal neu getaktet. Beispielsweise wird das erste Teilratentaktsignal über eine Register-zu-Register-Übertragung von einer Kanalschaltung 124 zu der nächsten Kanalschaltung 124 verteilt, und durch das serielle Taktsignal neu getaktet. Somit ist die Phase des ersten Teilratentaktsignals in jeder Kanalschaltung 124 im wesentlichen gleich im Vergleich zueinander und bezüglich zu der Phase des seriellen Taktsignals.
Das Register-zu-Register-Übertragungsverfahren eines Taktsignals zwischen Kanalschaltungen, wie es oben für das erste Teilratentaktsignal beschrieben ist, wird hierin als "Daisy Chaining" bzw. "Gänseblümchenverkettung" bzw. "Prioritätsverkettung" des Taktes bezeichnet. Durch Verketten des Taktsignals wird das Taktsignal seriell von einem Register zu dem nächsten verteilt, was die zugeordnete Last und die Zeitgebungsanforderungen reduziert. Ferner eliminiert dies die Anforderung einer getrennten Teilerschaltung in jeder Kanalschaltung 124, um das serielle Taktsignal zu teilen oder zu reduzieren, was zu einem geteilten Taktsignal mit unbekannter Phase führt.
Die Register-zu-Register-Übertragung des ersten Teilratentaktsignals ist in Fig. 1 dargestellt. Beispielsweise wird das erste Teilratentaktsignal, das durch die Sende-PLL 122 auf der ersten Teilratentaktleitung 128 geliefert wird, durch ein Register 132 in der Kanalschaltung 124(1) empfangen. Das Register 132 wird durch das serielle Taktsignal getaktet, wobei ein Ausgangssignal des Registers 132 zu einem Register 132 in der Kanalschaltung 124(2) geliefert wird. Gleichartig dazu wird das Register 132 in der Kanalschaltung 124(2) durch das serielle Taktsignal getaktet, wobei ein Ausgangssignal des Registers 132 zu der nächsten Kanalschaltung 124 geliefert wird. Dieser Prozeß wird so wiederholt, daß die Register-zu-Register-Übertragung des ersten Teilratentaktsignals durch alle Kanalschaltungen 124 auftritt.
Das zweite Teilratentaktsignal, das durch die Sende-PLL 122 erzeugt wird, kann direkt zu jeder Kanalschaltung 124 verteilt werden, oder so, wie es für das erste Teilratentaktsignal oben erläutert wurde. Beispielsweise kann das zweite Teilratentaktsignal durch sein lokales erstes Teilratentaktsignal neu getaktet werden (das durch das serielle Taktsignal, wie oben erklärt, neu getaktet wurde), was eine Register-zu-Register-Übertragung mit der ersten Teilratentaktsignalfrequenz erfordert. Somit kann das zweite Teilratentaktsignal von einer Kanalschaltung 124 zu der nächsten Kanalschaltung 124 oder von einer Gruppe von Kanalschaltungen 124 zu der nächsten Gruppe von Kanalschaltungen 124 verkettet werden.
Als ein Beispiel kann eine Register-zu-Register-Übertragung mit einem Intervall von jeweils drei Kanalschaltungen 124 auftreten. Folglich wird das zweite Teilratentaktsignal an alle der Kanalschaltungen 124 geliefert, aber mit einer Register-zu-Register-Übertragung, die an der Kanalschaltung 124(3), Kanalschaltung 124(6) usw. auftritt.
Die Kanalschaltung 124 erzeugt die parallelen Ströme von Kerndaten bei einer niedrigeren Frequenztaktrate (d. h. der Frequenz des Kerntaktsignals) als der Rate des seriellen Taktsignals. Allgemein ist gewünscht, daß der Versatz, der den Taktsignalen (z. B. dem zweiten Teilratentaktsignal) zugeordnet ist, für die Kanalschaltungen 124 bezüglich des Versatzes gesteuert wird, der dem Kerntaktsignal zugeordnet ist. Dies kann durch eine Vielzahl von Möglichkeiten erreicht werden.
Beispielsweise wird, wie es in Fig. 1 gezeigt ist, ein Versatz für große Taktbäume (d. h. eine große Taktverteilungsschaltung 106 in der Kernschaltung 104) aktiv durch die Verwendung der Kern-PLL 102 kompensiert. Für eine Bündelung ist eine vordefinierte Phasenbeziehung zwischen dem Kerntaktsignal, das die Kerndaten an dem Ausgang der Kernschaltung 104 ausrichtet (d. h. die Kerndaten aus den Registern 136 taktet), und dem Taktsignal in der Kanalschaltung 124, das die Daten in die Kanalschaltungen 124 registriert (z. B. das zweite Teilratentaktsignal, das die Kerndaten in entsprechende Register 138 taktet), erforderlich.
Eine vordefinierte Beziehung zwischen der Kern-PLL 102 und der Sende-PLL 122 wird anfangs durch das Referenztaktsignal durch die angepaßten Leitungen 114 bzw. 116 geliefert. Folglich empfangen die Kern-PLL 102 und die Sende-PLL 122 entsprechende Referenzsignale, die die gleiche Frequenz und im wesentlichen die gleiche Phase aufweisen.
Die Kern-PLL 102 treibt die Taktverteilungsschaltung 106, die das Kerntaktsignal mit geeigneten Zeitgebungs- und Treiberpegeln zu allen Schaltungen in der Kernschaltung 104 (d. h. der integrierten Schaltungskernlogik) verteilt, die das Kerntaktsignal verwenden. Die Kern-PLL 102 überwacht außerdem das Kerntaktsignal in der Taktverteilungsschaltung 106 (d. h. greift eine Version des Kerntaktsignals ab), die eine Phase aufweist, die die Phase darstellt, die die Kerndaten in die Kanalschaltungen 124 registriert.
Beispielsweise ist eine Kerntaktrückkopplungsleitung 110 in Fig. 1 gekoppelt zu der Taktverteilungsschaltung 106 in der Nähe von einem der Register 136 gezeigt. Die Kerntaktrückkopplungsleitung 110 liefert einen Rückkopplungsweg für das Kerntaktsignal zu der Kern-PLL 102, um es der Kern-PLL 102 zu ermöglichen, das Kerntaktsignal mit dem Referenztaktsignal zu vergleichen. Die Rückkopplung des Kerntaktsignals zu der Kern-PLL 102 ermöglicht es der Kern-PLL 102, eine Verzögerung durch die Taktverteilungsschaltung 106 durch aktives Einstellen der Phase seines Kerntaktsignals durch die Kerntaktleitung 108 auszugleichen.
Ferner ist die Phasenbeziehung zwischen dem Referenztaktsignal und dem Kerntaktsignal, die zum Registrieren von Kerndaten in die Kanalschaltungen 124 verwendet wird, unabhängig von Variablen, wie z. B. Temperatur-, Spannungs-, Prozeß- oder Herstellungsschwankungen, usw. Somit überwacht die Kern-PLL 102 das Kerntaktsignal und gleicht Variablen aus, die normalerweise die Verzögerung oder Zeitgebung des Kerntaktsignals durch die Taktverteilungsschaltung 106 ändern würden.
Die Kern-PLL 102 stellt sicher, daß das Kerntaktsignal bezüglich der Phase mit dem Referenztaktsignal ausgerichtet ist, und schließlich, wie es oben erörtert wurde, mit den Taktsignalen (d. h. dem seriellen Taktsignal, dem ersten Teilratentaktsignal und dem zweiten Teilratentaktsignal), die durch die Sende-PLL 122 erzeugt werden. Wie es in Fig. 1 gezeigt ist, taktet beispielsweise das zweite Teilratentaktsignal die Kerndaten in die Register 138, während das Kerntaktsignal die Kerndaten aus den entsprechenden Registern 136 taktet. Das Kerntaktsignal und das zweite Teilratentaktsignal sind in der Frequenz gleich und im wesentlichen in der Phase, weil die Kern-PLL 102 und die Sende-PLL 122, die das Kerntaktsignal bzw. das zweite Teilratentaktsignal erzeugen, in Frequenz und Phase mit dem Referenztaktsignal verriegelt sind.
Falls die Taktverteilungsschaltung 106 nicht ausgedehnt ist, ist die Kern-PLL 102 nicht erforderlich. Die Kern-PLL 102 stellt sicher, daß die Phase des Kerntaktsignals im wesentlichen gleich ist wie das zweite Teilratentaktsignal. Falls der Kerntaktbaum (d. h. die Taktverteilungsschaltung 106) so gesteuert wird, daß die Verzögerung bekannt und begrenzt ist, dann ist es möglich, ohne die Kern-PLL 102 zu arbeiten. Beispielsweise kann der Versatz des Kerntaktsignals und des zweiten Teilratentaktsignals für kleinere Taktbäume begrenzt sein, um eine Register-zu-Register- Übertragung der Kerndaten mit der Kerntaktsignalrate von der Kernschaltung 104 zu den Kanalschaltungen 124 mit der zweiten Teilratentaktsignalrate zu ermöglichen. Daher muß der Versatz des Kerntaktsignals an den Enden des Taktbaums oder der Taktverteilungsschaltung 106, wo die Kerndaten getaktet werden (d. h. an den Registern 136) sorgfältig gesteuert werden.
Fig. 2 zeigt ein Blockdiagramm, das ein System 200 zum Erzeugen und Synchronisieren von Mehrfachtakten gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellt. Das System 200 umfaßt eine Kernschaltung 204, eine Taktverteilungsschaltung 206 und eine Sende-PLL 222. Das System 200 ist ähnlich wie das oben erörterte System 100, aber unterscheidet sich durch Darstellen eines Systems zum Erzeugen und Synchronisieren von Mehrfachtakten ohne eine Kern-PLL 102.
Die Sende-PLL 222 empfängt das Referenztaktsignal von der Referenztaktleitung 112 und erzeugt das serielle Taktsignal (F1), das erste Teilratentaktsignal (F2) und das zweite Teilratentaktsignal (F10). Weil das System 200 keine Kern- PLL aufweist, sind die angepaßten Leitungen 114 und 116 nicht erforderlich, und die Sende-PLL 222 liefert das zweite Teilratentaktsignal über eine Kerntaktleitung 208 zu der Kernschaltung 204.
Die Kerntaktleitung 208 ist mit einer Taktverteilungsschaltung 206 in der Kernschaltung 204 gekoppelt. Die Taktverteilungsschaltung 206 ist nicht so ausgedehnt wie die Taktverteilungsschaltung 106 (oben mit Bezugnahme auf Fig. 1 erörtert). Daher ist der Versatz des zweiten Teilratentaktsignals (d. h. das Kerntaktsignal der Kernschaltung 204) ausreichend begrenzt, um Register-zu-Register-Übertragungen der Kerndaten von der Kernschaltung 204 zu den Kanalschaltungen 124 zu ermöglichen.
Fig. 3 zeigt ein beispielhaftes Schaltbild 300 für die Kanalschaltung 124 (z. B. Kanalschaltung 124(1)). Das Schaltbild 300 umfaßt Register 302, 304, 306 und 310, einen Multiplexer 308 und einen Treiber 312. Das Register 302 empfängt die Kerndaten (z. B. übertragen auf der beispielhaften Kerndatenleitung 118) und liefert die Kerndaten zu dem Multiplexer 308, wobei die Kerndaten durch das zweite Teilratentaktsignal (F10) in das Register 302 und den Multiplexer 308 getaktet werden. Die Kerndaten werden durch das erste Teilratentaktsignal (F2) mit der seriellen Taktsignalrate aus dem Multiplexer 308 getaktet, durch Verwenden der ansteigenden und abfallenden Flanke des ersten Teilratentaktsignals.
Die Kerndaten, die aus dem Multiplexer 308 ausgetaktet werden, werden durch das Register 310 neu getaktet, dessen Takt durch das serielle Taktsignal (F1) gesteuert wird. Der Treiber 312 treibt die Kerndaten, die nun von einem parallelen Mehrfachbitdatenstrom (z. B. 10 Bit) zu einem seriellen Datenstrom formatiert sind, auf die serielle Ausgangsleitung 134.
Es sollte klar sein, daß die Kerndatenleitung 118 mehrere Bits auf parallele Weise zwischen den entsprechenden Registern 136 und 138 überträgt, die mit der Kerndatenleitung 118 gekoppelt sind (wie es in Fig. 1 gezeigt ist). Falls beispielsweise die Kerndaten als 10-Bit-Wörter erzeugt werden, stellt die Kerndatenleitung 118 zehn parallele Leitungen zum Übertragen jedes Worts von Kerndaten als zehn parallele Bits von zehn Registern 136 in der Kernschaltung 104 zu zehn entsprechenden Registern 138 in der Kanalschaltung 124(1) dar. Mit Bezugnahme auf Fig. 3 und weiter mit diesem Beispiel stellt das Register 302 eine Bank von zehn Registern dar, die jeweils einer der zehn parallelen Leitungen der Kerndatenleitung 118 entsprechen. Jedes Register wird durch das zweite Teilratentaktsignal getaktet und liefert das Ausgangssignal an einen entsprechenden Eingangsanschluß des Multiplexers 308.
Wie es in Fig. 3 gezeigt ist, wird das erste Teilratentaktsignal (F2) durch das serielle Taktsignal (F1) neu getaktet, das gleichzeitig die Register 304 und 306 verwendet. Das Ausgangssignal des Registers 304 wird an den Multiplexer 308 geliefert, während das Ausgangssignal des Registers 306 an die nächste Kanalschaltung 124 (z. B. Kanalschaltung 124(2)) geliefert wird. Das Register 306 stellt das Daisy- Chain-Verfahren oder die Register-zu-Register-Übertragung des ersten Teilratentaktsignals dar. Die Register 304 und 306 könnten alternativ durch das Register 132 ersetzt werden, wie es in Fig. 1 gezeigt ist, wobei das Ausgangssignal des Registers 132 an den Multiplexer 308 (in der aktuellen Kanalschaltung 124) und außerdem an das Register 132 in der nächsten Kanalschaltung 124 geliefert wird.
Fig. 4 zeigt ein beispielhaftes Phasenregelschleifenschaltbild 400 für die in Fig. 1 gezeigte Kern-PLL 102. Das PLL- Schaltbild 400 umfaßt einen Phasendetektor 402, ein Schleifenfilter 404 (z. B. ein Tiefpaßfilter) und einen spannungsgesteuerten Oszillator (VCO; VCO = voltage controlled oscillator) 406. Das PLL-Schaltbild 400 empfängt ein Referenzsignal an einem Eingangsanschluß 408 (in Fig. 4 mit IN bezeichnet) und ein Rückkopplungssignal an einem Eingangsanschluß 412 und liefert ein Ausgangssignal an einem Ausgangsanschluß 410 (in Fig. 4 mit OUT bezeichnet).
Der Phasendetektor 402 (d. h. Zeitgebungsdetektor) vergleicht die Phase des Referenzsignals (oder eine Harmonische oder eine Subharmonische) an dem Eingangsanschluß 408 mit der Phase des Ausgangssignals (oder einer Harmonischen oder einer Subharmonischen) an dem Ausgangsanschluß 410 oder eines Signals, das von dem Ausgangssignal abgeleitet ist, das an dem Eingangsanschluß 412 geliefert wird. Auf der Basis des Vergleichs steuert der Phasendetektor 402 zusammen mit dem Schleifenfilter 404 die Frequenz und Phase des Ausgangssignals von dem VCO 406, damit die gewünschte Phasenbeziehung zwischen den beiden Eingangssignalen (d. h. dem Referenzsignal und dem Rückkopplungssignal) an den Phasendetektor 402 geliefert wird.
Falls beispielsweise das PLL-Schaltbild 400 für die Kern- PLL 102 in Fig. 1 eingesetzt wird, würde das Referenztaktsignal, das durch die angepaßte Leitung 114 geliefert wird, an dem Eingangsanschluß 408 empfangen. Das Kerntaktsignal würde durch den Ausgangsanschluß 410 und die Kerntaktleitung 108 an die Taktverteilungsschaltung 106 geliefert. Die Kerntaktrückkopplungsleitung 110 würde mit dem Eingangsanschluß 412 gekoppelt sein, um eine Rückkopplungsversion des Kerntaktsignals von der Taktverteilungsschaltung 106 zu liefern. Der Phasendetektor 402 würde dann die Rückkopplungsversion des Kerntaktsignals mit dem Referenztaktsignal vergleichen, um den VCO 406 einzustellen, und eine Verzögerung durch die Taktverteilungsschaltung 106 ausgleichen, wie es hierin erörtert ist.
Fig. 5 zeigt ein beispielhaftes Phasenregelschleifenschaltbild 500 für die Sende-PLL 122 oder die Sende-PLL 222, die in Fig. 1 bzw. 2 gezeigt sind. Das PLL-Schaltbild 500 umfaßt einen Phasendetektor 502, ein Schleifenfilter 504 (z. B. ein Tiefpaßfilter), einen VCO 506, einen ersten Teiler 508 und einen zweiten Teiler 510. Das PLL-Schaltbild 500 empfängt ein Referenzsignal an einem Ausgangsanschluß 512 (in Fig. 5 mit IN bezeichnet) und ein Rückkopplungssignal durch einen Rückkopplungsweg 520 und liefert ein erstes Ausgangssignal an einem Ausgangsanschluß 514 (mit F1 bezeichnet), ein zweites Ausgangssignal an einem Ausgangsanschluß 516 (mit F2 bezeichnet) und ein drittes Ausgangssignal an einem Ausgangsanschluß 518 (mit F10 bezeichnet).
Das PLL-Schaltbild 500 funktioniert auf ähnliche Weise, wie es oben für das PLL-Schaltbild 400 beschrieben ist, aber umfaßt einen ersten und einen zweiten Teiler 508 und 510. Der erste Teiler 508 teilt das erste Ausgangssignal durch 2, das ferner durch den zweiten Teiler 510 durch 5 geteilt wird, so daß das dritte Ausgangssignal ein Zehntel der Frequenz des ersten Ausgangssignals ist. Der erste und der zweite Teiler 508 und 510 erzwingen außerdem die Erzeugung von Harmonischen höherer Ordnung des Referenzsignals, das an dem Eingangsanschluß 512 empfangen wird, durch den VCO 506.
Wie es oben angemerkt ist, ist das PLL-Schaltbild 500 ein beispielhaftes Schaltbild für die Sende-PLL 122 oder die Sende-PLL 222. Falls beispielsweise das PLL-Schaltbild 500 für die Sende-PLL 122 in Fig. 1 eingesetzt wird, würde das Referenztaktsignal, das durch die angepaßte Leitung 116 geliefert wird, an dem Eingangsanschluß 512 empfangen. Das serielle Taktsignal, das erste Teilratentaktsignal und das zweite Teilratentaktsignal würden dem ersten Ausgangssignal, dem zweiten Ausgangssignal bzw. dem dritten Ausgangssignal entsprechen.
Fig. 6 zeigt ein beispielhaftes Zeitgebungsdiagramm 600 für verschiedene Signalverläufe, die in Fig. 1 identifiziert sind. Die Signalverläufe 602 (in Fig. 6 mit F1 bezeichnet), 604 (mit F2 bezeichnet), 606 (mit F10 bezeichnet), 608 (mit core clk bezeichnet) und 610 (mit ref clk bezeichnet) entsprechen dem seriellen Taktsignal, dem ersten Teilratentaktsignal, dem zweiten Teilratentaktsignal, dem Kerntaktsignal bzw. dem Referenztaktsignal. Im allgemeinen zeigt das Zeitgebungsdiagramm 600 die relativen Phasen und Frequenzen der Taktsignale.
Die Sende-PLL 122 und das Taktverteilungssystem, das die Taktverteilungsschaltung 106, die serielle Taktleitung 126, die erste Teilratentaktleitung 128 und die zweite Teilratentaktleitung 130 umfaßt, bilden ein Taktsynchronisationssystem, das abhängig von den Spezifikationen der Taktverteilungsschaltung 106, den Kern-PLL 102 umfassen kann. Das Taktsynchronisationssystem liefert die synchronisierte Übertragung von Daten von einer bestimmten Schaltung durch mehrere Kanäle. Wie es hierin erklärt ist, weist jeder Takt in jedem Kanal (d. h. Kanalschaltung 124) die gleiche Phasenbeziehung auf und ist unabhängig von Temperatur-, Spannungs-, Prozeß- und Herstellungsschwankungen. Somit weisen die Datenströme in jedem Kanal einen sehr geringen Versatz auf. Da alle der Phasenbeziehungen der Takte, einschließlich des Kerntaktsignals, gut definiert sind, ist außerdem die absolute Latenzzeit des Systems gut definiert.

Claims

1. System zum Synchronisieren einer Mehrzahl von Datenkanälen, wobei das System folgende Merkmale umfaßt:
eine Kernschaltung (104) mit einer Taktverteilungsschaltung (106), wobei die Kernschaltung (104) eine Mehrzahl von Datenströmen mit einer Frequenz eines Kerntaktsignals liefert, das durch die Taktverteilungsschaltung (106) getragen wird;
eine erste Phasenregelschleifenschaltung (122), die eine Mehrzahl von Taktsignalen erzeugt, wobei ein erstes Taktsignal von der Mehrzahl von Taktsignalen die gleiche Frequenz und im wesentlichen die gleiche Phase wie das Kerntaktsignal aufweist, das durch die Taktverteilungsschaltung (106) übertragen wird; und
eine Mehrzahl von Kanalschaltungen (124), die mit der Kernschaltung (104) und mit der ersten Phasenregelschleifenschaltung (122) gekoppelt ist, wobei die Kanalschaltungen (124) die Mehrzahl von Datenströmen, die mit einer Frequenz des ersten Taktsignals empfangen werden, in eine Mehrzahl von seriellen Datenströmen mit einer Frequenz eines zweiten Taktsignals von der Mehrzahl von Taktsignalen umwandeln.

2. System gemäß Anspruch 1, das ferner eine zweite Phasenregelschleifenschaltung (102) umfaßt, die mit der Kernschaltung gekoppelt ist, wobei die zweite Phasenregelschleifenschaltung (102) das Kerntaktsignal erzeugt und das Kerntaktsignal zu der Taktverteilungsschaltung (106) liefert.

3. System gemäß Anspruch 2, bei dem die zweite Phasenregelschleifenschaltung (102) eine abgetastete Version des Kerntaktsignals von der Taktverteilungsschaltung (106) empfängt, um Zeitgebungsdifferenzen auszugleichen, die der Taktverteilungsschaltung (106) zugeordnet sind.

4. System gemäß Anspruch 2 oder 3, bei dem die erste Phasenregelschleifenschaltung (122) und die zweite Phasenregelschleifenschaltung (102) durch angepaßte Leitungen (114, 116) ein Referenzsignal empfangen, das als eine Frequenz- und Phasenreferenz verwendet wird.

5. System gemäß einem der Ansprüche 1 bis 4, bei dem eine vordefinierte Phasenbeziehung zwischen der Mehrzahl von Taktsignalen und dem Kerntaktsignal besteht, das durch die Taktverteilungsschaltung (106) getragen wird.

6. System gemäß einem der Ansprüche 1 bis 5, bei dem das zweite Taktsignal auf einer Signalleitung mit einem minimalen Versatz zu jeder der Mehrzahl von Kanalschaltungen (124) verteilt ist.

7. System gemäß einem der Ansprüche 1 bis 6, bei dem zumindest eines der Mehrzahl von Taktsignalen über eine Register-zu-Register-Übertragung auf zumindest einige der Mehrzahl von Kanalschaltungen (124) verteilt ist.

8. System gemäß Anspruch 7, bei dem jedes Register (132) durch das zweite Taktsignal getaktet ist.

9. System gemäß einem der Ansprüche 1 bis 8, bei dem die erste Phasenregelschleifenschaltung (122) mit der Kernschaltung (104) gekoppelt ist, wobei die erste Phasenregelschleifenschaltung (122) das Kerntaktsignal zu der Taktverteilungsschaltung (106) liefert.

10. Verfahren zum Synchronisieren einer Mehrzahl von Datenkanälen, wobei das Verfahren folgende Schritte umfaßt:
Empfangen eines Referenztaktsignals;
Erzeugen einer Mehrzahl von Taktsignalen auf der Basis des Referenztaktsignals, und Liefern eines Kerntaktsignals von der Mehrzahl von Taktsignalen zu einer Kernschaltung (104), wobei Daten von der Kernschaltung (104) mit einer Taktrate des Kerntaktsignals durch eine Mehrzahl von Datenwegen übertragen werden;
Empfangen der Daten, die durch die Mehrzahl von Datenwegen übertragen werden, durch entsprechende Kanalschaltungen (124) mit einer Taktrate eines ersten Taktsignals von der Mehrzahl von Taktsignalen, wobei das erste Taktsignal die gleiche Frequenz und im wesentlichen die gleiche Phase aufweist wie das Kerntaktsignal; und
Transformieren der Daten, die durch jede der Kanalschaltungen (124) empfangen werden, von einem parallelen zu einem seriellen Datenstrom mit einer Taktrate eines zweiten Taktsignals von der Mehrzahl von Taktsignalen.

11. Verfahren gemäß Anspruch 10, bei dem die Mehrzahl von Taktsignalen mit einer vordefinierten Frequenz- und Phasenbeziehung zueinander und zu dem Referenztaktsignal erzeugt werden.

12. Verfahren gemäß Anspruch 10 oder 11, das ferner das Abtasten einer Version des Kerntaktsignals in der Kernschaltung und das Einstellen einer Phase des Kerntaktsignals umfaßt, um Zeitgebungsschwankungen in der Kernschaltung zu kompensieren.

13. Verfahren gemäß einem der Ansprüche 10 bis 12, das ferner das Steuern der Verteilung des zweiten Taktsignals zu jeder der Kanalschaltungen umfaßt, um den Versatz zu minimieren.

14. Verfahren gemäß einem der Ansprüche 10 bis 13, das ferner das Verteilen von zumindest einem der Mehrzahl von Taktsignalen zu jeder der Kanalschaltungen durch eine Register-zu-Register-Übertragung umfaßt.

15. Verfahren gemäß Anspruch 14, bei dem jedes der Register (132) durch das zweite Taktsignal getaktet ist.

16. System, das folgende Merkmale umfaßt:
eine erste Phasenregelschleifenschaltung (122), die eine Mehrzahl von Taktsignalen erzeugt, einschließlich eines ersten Taktsignals; und
eine Mehrzahl von Kanalschaltungen (124), die mit der ersten Phasenregelschleifenschaltung gekoppelt sind, die jeweils einen Datenstrom von einer Kernschaltung (104) mit einer Frequenz eines Kerntaktsignals empfangen, das die gleiche Frequenz und im wesentlichen die gleiche Phase aufweist wie das erste Taktsignal, wobei zumindest eines der Mehrzahl von Taktsignalen zu zumindest einigen der Mehrzahl von Kanalschaltungen über eine Register-zu-Register-Übertragung verteilt wird.

17. System gemäß Anspruch 16, bei dem die Register-zu- Register-Übertragung mit einer Frequenz eines zweiten Taktsignals von der Mehrzahl von Taktsignalen auftritt.