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CN1773724A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN1773724A
CN1773724A CNA200510098147XA CN200510098147A CN1773724A CN 1773724 A CN1773724 A CN 1773724A CN A200510098147X A CNA200510098147X A CN A200510098147XA CN 200510098147 A CN200510098147 A CN 200510098147A CN 1773724 A CN1773724 A CN 1773724A
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CN
China
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channel layer
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ion
degree
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Pending
Application number
CNA200510098147XA
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English (en)
Inventor
柳田正道
久保博稔
东条润一郎
斋藤洋明
恩田全人
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

一种半导体装置及其制造方法，沟道层通过进行杂质的离子注入及扩散形成，在形成沟道层后，进行栅极氧化膜形成等高温的热处理工序，故产生了杂质浓度分布深，且由于硼的耗尽使杂质浓度分布产生偏差的问题。本发明中，在形成槽、栅极氧化膜及栅极电极后，通过进行加速电压不同的高加速离子注入，形成沟道层。沟道层是不进行基于热处理的扩散的杂质注入层，通过由高加速离子注入机进行多次的离子注入，可使槽深度方向的杂质浓度大致均匀。可降低对特性没有影响的第二区域，因此，得到所需最小限度的深度的沟道层。由此，可使槽较浅，谋求低电容化，可通过减薄外延层，实现低导通电阻化。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及沟道层的杂质浓度分布浅的半导体装置及其制造方法。
背景技术
绝缘栅型半导体装置通过槽结构实现精细化。图10是现有的半导体装置的剖面图，作为一例，表示n沟道型槽结构的MOSFET。
在n+型硅半导体衬底21之上层积n-型外延层等，设置漏极区域22，并在其表面设置p型沟道层24。
槽27贯通沟道层24并到达漏极区域22而设置，由栅极氧化膜31覆盖槽27的内壁，设置由填充于槽27的多晶硅构成的栅极电极33。
在邻接槽27的沟道层24表面设置n+型源极区域35，在相邻的两个单元的源极区域35间的沟道层24表面配置p+型体区34。另外，在施加于栅极电极33上时，从源极区域35沿槽27形成沟道区域(未图示)。栅极电极33上由层间绝缘膜36覆盖。在层间绝缘膜36间的接触孔CH露出的源极区域35及体区34上接触势垒金属层(未图示)，设置铝合金等构成的金属配线层(源极电极)38。
参照图11～图14说明现有的半导体装置的制造方法。
图11(A)中，在n+型硅半导体衬底21上层积n-型外延层，形成漏极区域22。在表面形成氧化膜(未图示)后，蚀刻予定的沟道层24的部分氧化膜。以该氧化膜为掩模，在整个面上以剂量1.0×1012-13cm-2、注入能量30KeV程度注入例如硼(B)。然后，通过数小时的热处理进行扩散，形成如图11(B)所示的p型沟道层24。
图12中，在整个面上设置采用NSG(Non-doped Silicate Glass)的CVD氧化膜构成的掩模(未图示)，利用CF系及HBr系气体干式蚀刻硅半导体衬底，贯通沟道层24，形成到达沟道区域22的槽27。
图13中，首先，进行仿真氧化，在槽27内壁和沟道层24表面形成仿真氧化膜，除去干式蚀刻时的蚀刻损伤。通过利用氟酸等氧化膜蚀刻剂除去由该仿真氧化形成的仿真氧化膜和CVD氧化膜，可形成稳定的栅极氧化膜。另外，通过高温热氧化，使槽27的开口部形成圆角，还具有避免槽27开口部的电场集中的效果。然后，形成栅极氧化膜31。即，热氧化整个面，根据阈值形成例如厚度数百的栅极氧化膜31。
然后，在整个面上堆积非掺杂的多晶硅层，高浓度地注入硼并使其扩散，谋求高电导率化，无掩模干式蚀刻堆积于整个面的多晶硅层，留下埋设于槽27中的栅极电极33。
图14中，形成用于衬底的电位稳定化的体区34和源极区域35。首先，利用抗蚀膜构成的掩模在体区34的予定形成区域选择性地离子注入例如硼等p型杂质，然后，除去抗蚀膜。然后，以新的抗蚀膜为掩模，使源极区域35予定形成区域及栅极电极33露出，离子注入例如砷(As)等n型杂质，除去抗蚀膜。
然后，在整个面上使用CVD法等方法堆积构成层间绝缘膜的BPSG(Boron Phosphorus Silicate Glass)等绝缘膜及多层膜，在沟道层24的表面扩散注入的n型杂质及p型杂质，形成邻接槽27的n+型源极区域35和源极区域35间的p+型体区34。
另外，以抗蚀膜为掩模，蚀刻层间绝缘膜，并至少在栅极电极33上留下层间绝缘膜36，同时，形成和金属配线层38接触的接触孔CH。
然后，通过钛系材料(例如Ti/TiN等)形成作为势垒金属层的高熔点金属层(未图示)，然后，在整个面上溅射构成金属配线层38的铝合金，得到图10所示的最终结构(例如参照专利文献1)。
专利文献1：特开2002-343805号公报
现有的半导体装置如上所述，通过离子注入及扩散，从n-型外延层22表面以大致均匀的深度设置沟道层24。另外，在该制造方法中，在进行一次杂质的离子注入工序后，通过数小时的热处理，进行扩散，形成沟道层24，然后，形成槽27、栅极氧化膜31。
参照图15说明现有结构的沟道层24。图15(A)是现有的源极区域35、沟道层24、n-型外延层22、半导体衬底21的杂质浓度分布图，纵轴是杂质浓度，横轴是自n-型外延层22表面起的深度。另外，图15(B)是MOSFET的放大剖面图。
沟道层24的杂质浓度分布为图15(A)的形状。在此，将源极区域35的下方作为沟道层。而且，将从和源极区域35的地界到沟道层24的杂质浓度分布的平均投影射程(杂质浓度的峰值)的深度作为第一区域24a。将第一区域24a下方直至和n-型外延层22的界面的杂质浓度分布的浓度倾斜小的区域作为第二区域24b。图15(B)示意性地表示各区域。
沟道层24需要的杂质浓度为可抑止泄漏电流的杂质浓度，为1×1017cm-3程度。而且，要以如现有的较低的注入能量(30KeV程度)将该杂质浓度扩散到规定的深度(根据特性，例如距表面0.8μm以下的区域)，需要进行数小时的热处理。通过该长时间的热处理，杂质的扩散向衬底的深度方向前进，如图，形成具有平缓的浓度倾斜度的第二区域24b。
但是，在第二区域24b，特别是杂质浓度低(1×1015～1×1016cm-3)的区域作为对实质性特性几乎没有影响的沟道层24是不需要的区域。而且，第二区域24b由于杂质浓度平缓地降低，故尽管对实质性特性几乎没有影响，但对沟道层24的深度有影响。其结果是在图15中，得到沟道层24所需要的杂质浓度的深度尽管为1μm程度即可，但沟道层24具有距表面约2μm程度的深度。
当沟道层24的深度过深时，槽27也需要较深地形成，会阻碍低电容化，另外，为确保规定的耐压，必须在沟道层24的下方确保规定厚度(深度)的n-型外延层22，也构成接通电阻不能降低的问题。
但是，第二区域2b是热处理产生的副产物，在现有方法中，该区域不能控制。
另外，槽27形成后的仿真氧化工序或栅极氧化膜41的形成工序为1000℃以上的高温热氧化。因此，在与槽27接触的沟道层24上，杂质硼因耗尽(ディプリ-ト)减少，由于槽27周围的杂质浓度降低，因而也存在杂质浓度分布偏差大的问题。
发明内容
本发明是鉴于上述课题而产生的，本发明第一方面提供一种半导体装置，其包括：漏极区域，其在一导电型半导体衬底上层积一导电型半导体层而构成；反向导电型沟道层，其从所述半导体层表面以大致均匀的深度而设置；槽，其设于所述漏极区域；绝缘膜，其至少设于所述槽内壁；栅极电极，其埋设于所述槽内；一导电型源极区域，其设于与所述槽邻接的所述半导体层表面，所述沟道层具有从和所述源极区域的边界到杂质浓度分布的平均投影射程的深度的第一区域、和在该第一区域下方杂质浓度倾斜度大的第二区域，该第二区域的深度等于或小于0.5μm。
另外，所述沟道层是杂质的离子注入层。
所述第一区域的杂质浓度在所述槽的深度方向大致均匀。
本发明第二方面提供一种半导体装置的制造方法，其包括：在于一导电型半导体衬底上层积了一导电型半导体层的漏极区域形成槽的工序；至少在所述槽内壁形成绝缘膜的工序；在所述槽内形成栅极电极的工序；在形成所述栅极电极后，在所述衬底表面进行多次反向导电型杂质的离子注入，并形成距所述半导体层表面均匀深度的沟道层的工序；在邻接所述槽的所述半导体层表面进行一导电型杂质的离子注入及扩散，形成源极区域的工序。
另外，所述多次的离子注入以不同的注入能量进行。
所述注入能量均大于或等于100Ke。
在进行所述反向导电型杂质的离子注入后，接着进行所述一导电型杂质的离子注入。
根据本发明，第一，可降低杂质浓度的倾斜度大的第二区域的深度。在现有的方法中，当在沟道层上形成所需要的杂质浓度的区域时，第二区域的深度就被决定，不能进行控制。另外，由于第二区域平缓地形成浓度倾斜度，故其深度深，构成使沟道层过深的主要原因。但是，根据本实施例，由于形成必要的杂质浓度的区域，可使第二区域较浅，故可控制沟道层的深度。
第二，由于沟道层是离子注入层，故与由外延层形成的情况相比，可降低成本。
第三，沟道层是在形成槽及栅极氧化膜后，通过多次的高加速离子注入形成。因此，在离子注入后不进行长时间的热处理工序，故可大幅缩小第二区域。另外，由于在离子注入后不进行高温(1000℃以上)的热处理工序，故可抑止耗尽造成的杂质浓度分布的不均。
第四，沟道层的离子注入由于是通过不同的注入能量进行多次，以使平均投影射程的杂质浓度为同程度，故可使沟道层必要的杂质浓度区域形成所希望的深度。因此，可大幅降低第二区域。因此，可将所希望深度的沟道层形成所需最低限的深度。
第五，第一区域的杂质浓度及深度可通过注入离子的电流、注入时间、注入能量等电气量可靠地控制。因此，掺杂的精度、控制性、再现性极好，可通过改变注入能量得到所希望的沟道层深度。
例如，根据本发明，通过较浅地形成沟道层(的杂质分布)，可使槽较浅。由此，谋求绝缘栅型半导体装置的低电器化。由于沟道层较浅，故形成漏极区域的外延层充裕。即，在确保和现有同程度的耐压时，可降低外延层的厚度(深度)，实现低导通电阻化。
附图说明
图1是说明本发明半导体装置的剖面图；
图2是说明本发明半导体装置的制造方法的剖面图；
图3是说明本发明半导体装置的制造方法的剖面图；
图4是说明本发明半导体装置的制造方法的剖面图；
图5是说明本发明半导体装置的制造方法的剖面图；
图6是说明本发明半导体装置的制造方法的剖面图；
图7是说明本发明半导体装置的制造方法的剖面图；
图8是说明现有及本发明的半导体装置的特性图；
图9是说明本发明半导体装置的特性图；
图10是说明现有半导体装置的剖面图；
图11是说明现有半导体装置的制造方法的剖面图；
图12是说明现有半导体装置的制造方法的剖面图；
图13是说明现有半导体装置的制造方法的剖面图；
图14是说明现有半导体装置的制造方法的剖面图；
图15(A)是说明现有半导体装置的特性图，(B)是其剖面图。
符号说明
1 n+型半导体衬底
2 n-型外延层(漏极区域)
4 沟道层
4a 第一区域
4b 第二区域
7  槽
11 栅极氧化膜
13 栅极电极
14 体区
15 源极区域
16 层间绝缘膜
18 金属配线层
21 n+型半导体衬底
22 n-型外延层(漏极区域)
24 沟道层
24a 第一区域
24b 第二区域
27 槽
31 栅极氧化膜
33 栅极电极
34 体区
35 源极区域
36 层间绝缘膜
38 金属配线层
具体实施方式
参照图1～图9，以n沟道型槽结构的MOSFET为例说明本发明的实施例。
图1是表示MOSFET结构的剖面图。图1(A)是多个单元的剖面图，图1(B)是图1(A)的局部放大图。
MOSFET具有半导体衬底1、半导体层2、槽7、沟道层4、栅极电极13、及源极区域15。
在n+型硅半导体衬底1上层积n-型外延层2等，设置漏极区域。在n-型外延层2表面设置p型沟道层4。
槽7贯通沟道层4并到达漏极区域2而设置，利用栅极氧化膜11覆盖槽7的内壁，设置由填充于槽7中的多晶硅构成的栅极电极13。
在邻接槽7的沟道层4表面设置n+型源极区域15，在相邻的两个源极区域15间的沟道层4表面配置p+型体区14。由此，在施加于栅极电极13上时，从源极区域15沿槽7形成沟道区域(未图示)。栅极电极13上由层间绝缘膜16覆盖。在层间绝缘膜16间形成和金属配线层18接触的接触孔CH，在从接触孔CH露出的源极区域15及体区14上介由势垒金属层(未图示)电连接由铝合金等构成的金属配线层(源极电极)18。
沟道层4是杂质的离子注入层，从n-型外延层2表面以大致均匀的深度设置。沟道层4从n-型外延层2表面形成，在其表面上设置源极区域15。因此，在本实施例中，将源极区域15的下方作为沟道层4。沟道层4具有第一区域4a和第二区域4b。
第一区域4a是从和源极区域15的边界到杂质浓度分布的平均投影射程(杂质浓度的峰值)的深度的区域。平均投影射程的杂质浓度为抑止沟道层4的泄漏电流而动作所必须的杂质浓度，例如为1×1017cm-3程度。另外，在本实施例中，在平均投影射程沿槽7的深度方向平坦地形成时，直至平坦区域的下端作为第一区域4a。
第二区域4b是从第一区域4a下方起到n-型外延层2的深度且杂质浓度倾斜度小的区域。其中，特别是1×1015cm-3～1×1016cm-3程度的区域是几乎不对沟道层4的实质特性产生影响的区域。
在本实施例中，作为一例，第二区域4b的深度等于或小于0.5μm。另外，沟道层4所需要的杂质浓度(1×1016cm-3)的区域从表面起形成0.8μm程度，沟道层4的深度为从表面起约1μm程度。
目前，为形成沟道层24所需要的杂质浓度的区域而不能避免深的第二区域24b的形成，沟道层24深到超过需要(图15)。
但是，在本实施例中，通过由后述的高加速离子注入形成沟道层4，可大幅降低杂质浓度倾斜度小的第二区域4b的深度。第二区域是包括对沟道层4的特性几乎没有影响的低浓度杂质区域的区域。另外，由于杂质浓度不变，仅深度降低，故作为沟道层4需要的杂质浓度的区域可维持规定的深度。即，通过降低第二区域4b，可实现所需最小限深度的沟道层4。
沟道层4的深度根据MOSFET的性能而不同，但根据本实施例，即使适当选择沟道层4的深度，也可以分别形成所需最小限。这将后述。
通过将沟道层4形成所需最小限度的深度，可不必更深地形成槽7，可谋求MOSFET的低电容化。另外，在只要确保和如现有结构那样第二区域深的情况相同程度的耐压即可时，可以以沟道层4变浅的量减薄外延层4的厚度。由于外延层的厚度形成MOSFET的电阻成分，故可通过将其减薄实现MOSFET的低导通电阻化。
图2～图6表示上述的MOSFET的制造方法。本发明的槽型功率MOSFET的制造方法包括：在一导电型半导体衬底上层积有一导电型半导体层的漏极区域形成槽的工序；至少在槽内壁形成绝缘膜的工序；在槽内形成栅极电极的工序；在形成栅极电极后，在上述半导体层表面多次离子注入反向导电型杂质，从半导体层表面形成大致均匀深度的沟道层的工序；在邻接槽的衬底表面进行一导电型杂质的离子注入及扩散，形成源极区域的工序。
第一工序(参照图2)：在于一导电型半导体衬底上层积有一导电型半导体层的漏极区域形成槽的工序。
首先，在n+型硅半导体衬底1上层积n-型外延层等，形成漏极区域2。
其次，形成槽。在整个面上通过CVD法生成NSG(Non-doped SilicateGlass)的CVD氧化膜(未图示)，除去形成槽开口部的部分外设置抗蚀膜构成的掩模，干式蚀刻CVD氧化膜，将其部分地除去，形成露出n-型外延层2的槽开口部(未图示)。
然后，以CVD氧化膜为掩模，利用CF系及HBr系气体干式蚀刻槽开口部的硅半导体衬底，形成槽7。槽7的深度适当地选择贯通后工序形成的沟道层4的深度。
第二工序(参照图3)：至少在槽内壁形成绝缘膜的工序。
进行仿真氧化，在槽7内壁和沟道层4表面形成仿真氧化膜(未图示)，除去干式蚀刻时的蚀刻损伤。通过氟酸等氧化膜蚀刻剂同时除去由该仿真氧化形成的仿真氧化膜和作为掩模的CVD氧化膜。由此，可形成稳定的栅极氧化膜。另外，通过高温热氧化，使槽7的开口部形成圆角，也具有避免在槽7的开口部的电场集中的效果。然后，形成栅极氧化膜11。即，热氧化(1000℃程度)整个面，对应阈值形成例如厚度约数百的栅极氧化膜11。
第三工序(参照图4)：在槽内形成栅极电极的工序。
然后，在整个面上堆积非掺杂的多晶硅层，例如高浓度注入磷(P)并使其扩散，谋求高电导率化。无掩模干式蚀刻在整个面上堆积的多晶硅层，形成埋设于槽7的栅极电极13。另外，也可以在整个面上堆积掺杂杂质的多晶硅后，进行反复蚀刻，在槽7中埋设栅极电极13。
第四工序(参照图5)：在形成栅极电极后，在上述半导体层表面多次离子注入反向导电型杂质，形成规定深度的沟道层的工序。
在沟道层的予定形成区域使用抗蚀剂掩模，在整个面上离子注入p型杂质(例如硼)。
此时的剂量为1.2×1013cm-2程度，首先，以100KeV的注入能量进行高加速离子注入(图5(A))。然后，使注入能量为200KeV，接着离子注入同剂量(图5(B))。再使注入能量为300KeV，离子注入同剂量，形成作为杂质离子注入层的沟道层4(图5(C))。但是，注入能量与大小无关而顺序不同。
这样，在本实施例中，以不同的注入能量进行多次的高加速离子注入。此时，平均投影射程的杂质浓度以大致一定的条件进行离子注入。由此，以离子注入的次数量使平均投影射程沿槽侧壁变动，在规定的深度(例如从外延层表面起1μm程度或其以下)形成沟道层4所需要的杂质浓度(1×1017cm-3)的区域。另外，这里的深度是一例，规定的深度可根据注入条件适宜地选择。
另外，在本实施例中，不需要由热处理进行的扩散工序，仅以高加速离子注入形成沟道层4。因此，第二区域4b的杂质浓度分布维持注入时的浓度分布(高斯分布)。即，不会形成作为现有的热扩散的副产物形成的杂质浓度倾斜度平缓的区域，而可以形成浅的第二区域4b。
由此，本实施例的沟道层4可确保必要的杂质浓度(1×1017cm-3程度)的区域，形成所需最小限度的深度。
另外，在本实施例中，通过改变离子注入的注入能量，可平坦地形成平均投影射程。因此，沟道层需要的杂质浓度区域在槽7的深度方向大致均匀。另外，通过控制注入能量，可增减平均投影射程平坦的区域。关于以上的杂质浓度分布将参照图8、图9后述。
另外，如为不改变第二区域4b的杂质浓度分布的程度，则也可以在本工序之后进行热处理(小于1000℃，60分钟程度)。
第五工序(参照图6)：在邻接槽的衬底表面进行一导电型杂质的离子注入及扩散，形成源极区域的工序。
在进行沟道层4的高加速离子注入后，接着形成用于衬底的电位稳定化的体区14和源极区域15。即，利用抗蚀膜构成的掩模在体区14的予定形成区域以注入能量50eV、剂量1015cm-2程度性选择地离子注入硼等p型杂质，在形成p+型杂质区域14’后，除去抗蚀膜(图6(A))。
然后，以新的抗蚀膜为掩模，使源极区域15予定形成区域及栅极电极13露出，以注入能量50eV、剂量5×1015cm-2程度离子注入砷等n型杂质，形成n+型杂质区域15’(图6(B))。
然后，如图6(C)，在整个面上利用CVD法堆积构成层间绝缘膜的BPSG(Boron Phosphorus Silicate Glass)等绝缘膜及多层膜16’。通过该成膜时的热处理(低于1000℃，60分钟程度)，扩散p+型杂质区域14’及n+型杂质区域15’，形成邻接槽7的沟道层4表面的源极区域15和位于源极区域15间的体区14。
此时的热处理比现有的沟道层形成的热处理时间(数小时)短得多，另外，与槽形成工序及栅极氧化膜形成工序的热处理(1000℃以上)相比，为低温。另外，沟道层4的高加速离子注入条件不限于上述例，选择不受本工序的热处理影响的适宜的注入条件。
即，在本工序的加热条件下，注入沟道层4的杂质的扩散几乎没有进行，不会沟道层4的杂质浓度分布产生影响。因此，第二区域4b足够浅，可实现避免了耗尽造成的杂质浓度分布误差的浅的沟道层4。
另外，在本实施例中，在形成p+型杂质区域14’后，形成n+型杂质区域15’。但也可以在形成n+型杂质区域15’后，形成p+型杂质区域14’。
第七工序(参照图7)：形成与源极区域15接触的金属配线层的工序。
以抗蚀膜为掩模，蚀刻绝缘膜及多层膜16’，至少在栅极电极13上留下层间绝缘膜16，同时，形成露出源极区域15及体区14的接触孔CH。
然后，为抑止硅粒并防止过冲(金属和硅衬底的相互扩散)，而在形成金属配线层(源极电极)18前，形成钛系材料构成的势垒金属层(未图示)。
然后，在整个面上喷溅5000程度膜厚的例如铝合金。然后，为稳定金属和硅表面，进行合金化热处理。该热处理在含有氢的气体中以300～500℃(例如400℃左右)的温度进行30分钟左右，除去金属膜内的结晶应变，使界面稳定化。源极区域15及体区14介由接触孔CH和金属配线层18电连接。金属配线层18被构图为规定的形状。
另外，图中未图示，但设置作为钝化膜的SiN等。然后，为除去损伤，再以300～500℃(例如400℃)进行30分钟程度的热处理。
图8表示作为沟道层的杂质的硼的浓度分布。图8(A)是使用高加速度离子注入机离子注入硼并扩散后，进行形成槽、栅极氧化膜的热处理后的杂质浓度分布。另一方面，图8(B)是使用高加速度离子注入机如本实施例那样形成栅极氧化膜后，进行硼的离子注入后的杂质浓度分布。分别改变注入能量，进行了模拟。
图8(A)中，当在离子注入后，进行形成槽、形成栅极氧化膜等的高温(1000℃以上)的热处理时，即使为通过高加速离子注入机进行的离子注入，也可以在平均投影射程的下方使杂质浓度分布平缓地扩展。
另一方面，如图8(B)，在离子注入后，如不进行基于热处理的扩散，则平均投影射程下方的杂质浓度分布维持高斯分布。本实施例是在高加速离子注入后，不进行高温热处理的实施例，由此，实现浅的第二区域4b。
另外，如图，在高加速离子注入中通过将注入能量改变，可使平均投影射程的杂质浓度维持大致一定而在深度方向进行离子注入。即，由于平均投影射程可增减平坦的区域F，故可将沟道层4形成所希望的深度，且可使第二区域4b的深度较浅。
本实施例不仅不需要沟道层的扩散工程，而且在形成槽及栅极氧化膜后进行沟道层的离子注入，因此，可不受高温热处理的影响，可避免耗尽造成的杂质浓度分布偏差。
在此，考虑假设利用在现有的离子注入装置中进行离子注入(30KeV)的方法在栅极电极形成后形成沟道层的情况。在采用该离子注入装置的情况下，注入能量低，如图8(A)，不能加深平均投影射程。即，为将沟道层所需要的杂质浓度区域形成规定深度，必须进行基于热处理的扩散工序。因此，即使在栅极电极形成后形成沟道层，也不能使其杂质浓度分布变浅。
图9表示本实施例的源极区域15、沟道层4、n-型外延层2、半导体衬底1的杂质浓度分布。图中，纵轴是杂质浓度，横轴是距n-型外延层的表面的深度。图9(A)是进行了100KeV、200KeV、300KeV三次离子注入的情况，图9(B)是进行了100KeV、200KeV两次离子注入的情况。另外，为进行比较，分别由虚线表示图15(B)的现有的杂质浓度分布。
由该图可知，根据本实施例，根据本实施例，可大幅降低含有不会给予沟道层的特性实质影响的低浓度杂质区域的第二区域4b。而且，通过离子注入的次数及注入能量，可增减沟道层4需要的杂质浓度的区域(平均投影射程平坦的区域F)，因此，可控制沟道层4的深度。
即，可以以所需最小限度的深度实现所希望的深度的沟道层4。由此，也可以将贯通沟道层4的槽7形成为所需最小限度的深度，可降低各种情况下MOSFET的电容。
例如，在图9的注入条件下，与现有的图15的情况相比，可较浅地形成沟道层4。具体地说，第二区域4b在注入三次时约为0.29μm，在注入两次时约为0.25μm。而且，沟道层4的深度在注入三次时为约1.0μm，在注入两次时为约0.8μm。
较浅地形成沟道层4是指，若是和现有技术相同的n-型外延层2及n+型半导体衬底1，则从沟道层4界面到n+型半导体衬底1界面的n-型外延层2的深度(厚度)增加。即，在只要确保和现有相同程度的耐压即可时，可降低n-型外延层2的厚度。由于n-型外延层2为MOSFET的电阻成分，故可通过降低其厚度降低MOSFET的导通电阻。
另外，杂质浓度及深度可通过注入离子的电流、注入时间、注入能量等电量准确地控制。因此，掺杂的精度、控制性、再现性极好，可通过改变加速电压得到所希望的沟道层深度。
以上，在本发明的实施例中，以n沟道型MOSFET为例进行了说明，但即使是导电型相反的p沟道型MOSFET，也可以同样实施。另外，不限于此，包括IGBT只要是绝缘栅型半导体元件，则可同样实施，得到相同的效果。

Claims (7)

1、一种半导体装置，其特征在于，包括：漏极区域，其在一导电型半导体衬底上层积一导电型半导体层而构成；反向导电型沟道层，其从所述半导体层表面设置大致均匀的深度；槽，其设于所述漏极区域；绝缘膜，其至少设于所述槽内壁；栅极电极，其埋设于所述槽内；一导电型源极区域，其设于与所述槽邻接的所述半导体层表面，所述沟道层具有从和所述源极区域的边界到杂质浓度分布的平均投影射程的深度的第一区域、和在该第一区域下方杂质浓度分布的浓度倾斜度小的第二区域，该第二区域的深度等于或小于0.5μm。
2、如权利要求1所述的半导体装置，其特征在于，所述沟道层是杂质的离子注入层。
3、如权利要求1所述的半导体装置，其特征在于，所述第一区域的杂质浓度在所述槽的深度方向大致均匀。
4、一种半导体装置的制造方法，其特征在于，包括：在于一导电型半导体衬底上层积一导电型半导体层构成的漏极区域形成槽的工序；至少在所述槽内壁形成绝缘膜的工序；在所述槽内形成栅极电极的工序；在形成所述栅极电极后，在所述衬底表面进行多次反向导电型杂质的离子注入，从所述半导体层表面形成大致均匀深度的沟道层的工序；在邻接所述槽的所述半导体层表面进行一导电型杂质的离子注入及扩散并形成源极区域的工序。
5、如权利要求4所述的半导体装置的制造方法，其特征在于，所述多次离子注入由不同的注入能量进行。
6、如权利要求5所述的半导体装置的制造方法，其特征在于，所述注入能量均等于或大于100Ke。
7、如权利要求4所述的半导体装置的制造方法，其特征在于，在进行所述反向导电型杂质的离子注入后，接着进行所述一导电型杂质的离子注入。
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