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CN108074817A - 半导体装置的形成方法 - Google Patents

半导体装置的形成方法 Download PDF

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CN108074817A
CN108074817A CN201710377839.0A CN201710377839A CN108074817A CN 108074817 A CN108074817 A CN 108074817A CN 201710377839 A CN201710377839 A CN 201710377839A CN 108074817 A CN108074817 A CN 108074817A
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CN
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fin
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doped
gate
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王冠程
萧寒稊
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
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Abstract

提供一种鳍式场效晶体管结构及其形成方法。在方法中，形成鳍于基底上，形成隔离区于鳍的相对侧上。隔离区掺杂有碳以形成掺杂区，以及移除隔离区的一部分以暴露鳍的顶部，其中隔离区被移除的部分包括至少一部分的掺杂区。

Description

半导体装置的形成方法
技术领域
本发明实施例关于半导体装置及其形成方法。
背景技术
半导体装置用于大量的电子装置中，例如：电脑、手机等。半导体装置包括集成电路，其通过沉积许多类型的材料薄膜以形成在半导体晶片上，并图案化该材料薄膜以形成集成电路。集成电路包括场效晶体管(field-effect transistors,FET)，例如：金属氧化半导体(metal oxide semiconductor,MOS)晶体管。
半导体产业的目标的一为持续地缩小个别的场效晶体管(FET)的体积并增加其速度。为了达成这些目标，正在研究及执行鳍式场效晶体管(Fin Field-Effect Transistor,FinFET)或多重栅极晶体管。然而，随着这种新装置结构及鳍式场效晶体管(FinFET)不断地缩小，亦发现许多新的挑战。
发明内容
根据一实施例，本发明提供一种半导体装置的形成方法，包括：形成鳍于基底上；形成隔离区于鳍的相对侧上；利用碳掺杂隔离区以形成掺杂区；以及移除隔离区的一部分以暴露鳍的顶部，其中隔离区的移除的部分包括掺杂区的至少一部分。
根据一实施例，本发明提供一种半导体装置的形成方法，包括：形成介电材料于多个半导体鳍上方；将掺质加入介电材料中；以及使介电材料的一部份凹陷，以暴露多个半导体鳍的顶部。
根据一实施例，本发明提供一种半导体装置，包括：从基底延伸的鳍；隔离区，位于基底上方并位于鳍的相对侧壁上方；其中鳍的顶表面延伸至隔离区的顶表面上方，且其中从隔离区的顶表面延伸的隔离区的一部分包括掺杂剂。
附图说明
以下将配合所附附图详述本发明的实施例，应注意的是，依照工业上的标准实施，以下图示并未按照比例绘制，事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本发明的特征。而在说明书及附图中，除了特别说明外，同样或类似的元件将以类似的符号表示。
图1显示在三维视图中鳍式场效晶体管(FinFET)的范例。
图2-5、6A-6C、7-8、9A-9B、10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B及16A-16B是根据一些实施例，制造鳍式场效晶体管(FinFET)的中间阶段的剖面图。
【符号说明】
鳍式场效晶体管(FinFET)30
基底 32
隔离区 34
鳍 36
栅极介电质 38
栅极电极 40
源极/漏极区 42
源极/漏极区 44
基底 50
第一区 50B
第二区 50C
鳍 52
含掺杂剂层 53
绝缘材料 54
隔离区 54
掺杂区 55
掺杂区 55'
鳍 56
掺杂缓冲层 57
虚设介电层 58
热制程 59
虚设栅极层 60
掩模层 62
虚设栅极 70
掩模 72
栅极密封间隔物 80
外延源极/漏极区 82
栅极间隔物 86
间介电质(ILD) 88
凹槽 94
栅极介电层 98
栅极介电层 102
栅极电极 100
栅极电极 104
层间介电质(ILD) 120
接触件 122
剖面 A-A
剖面 B-B
具体实施方式
应当理解，以下提供许多不同的实施方法或是例子来实行各种实施例的不同特征。以下描述具体的元件及其排列的例子以阐述本发明。当然这些仅是例子且不该以此限定本发明的范围。例如，元件的尺寸并不限定于所揭露的范围或数值，而是取决于制程条件及/或装置所期望的性质。此外，在描述中提及第一个元件形成于第二个元件上时，其可以包括第一个元件与第二个元件直接接触的实施例，也可以包括有其他元件形成于第一个与第二个元件之间的实施例，其中第一个元件与第二个元件并未直接接触。为简化及清楚起见，各种特征可任意绘制成不同尺寸。
此外，其中可能用到与空间相关的用词，像是“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些关系词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系。这些空间关系词包括使用中或操作中的装置的不同方位，以及图示中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
根据各种实施例，提供鳍式场效晶体管(Fin Field-Effect Transistors,FinFET)及其形成方法。特别地，在此描述于鳍凹槽蚀刻制程期间蚀刻绝缘材料的方法。在鳍凹槽蚀刻之前，掺杂绝缘材料。例如，在一些实施例中，SiO2的绝缘材料可掺杂有碳或硅。额外的掺杂降低了鳍凹槽蚀刻期间蚀刻绝缘材料的速率。相较于未掺杂绝缘材料的较高蚀刻速率，这种降低的蚀刻速率可实现更好的蚀刻均匀性。在一些情况中，对于较高的蚀刻速率，鳍高度可能难以精确控制。例如，鳍凹槽负载可能因为较高的蚀刻速率而加剧，导致具有不同鳍图案密度的区域之间的鳍的不均匀高度。此外，若蚀刻速率较高，则绝缘材料内的孔隙更容易形成。因掺杂剂的存在而导致的较低蚀刻速率可提高鳍高度控制和均匀性。较低的蚀刻速率亦可降低在绝缘材料中形成孔隙的可能性。此外，绝缘材料内的掺杂剂的位置、浓度、轮廓或分布的控制可在鳍凹槽蚀刻期间对绝缘材料内不同位置的蚀刻速率提供改善的控制。在各种实施例中，可均匀地施加掺杂在整个晶片上，或者通过使用掩模选择性地施加掺杂于晶片的特定位置上。例如，可以使用掩模来防止在鳍本身的掺杂，或者防止在绝缘材料的特定区域的掺杂。在一些实施例中，在沉积绝缘材料之前，可设置掺杂缓冲层于鳍上方。掺杂缓冲层大抵上可防止掺杂剂进入鳍，且亦可在掺杂制程期间保护鳍免于受到可能的损坏。本领域具有通常知识者将容易理解可于其他实施例的范围内进行其他的修饰。虽然本文以特定的顺序讨论方法的实施例，但可以任何逻辑顺序实行各种其它方法的实施例，且可包括较本文所述更少或更多的步骤。
图1显示三维视图中鳍式场效晶体管(FinFET)30的实例。鳍式场效晶体管(FinFET)30包括基底32上的鳍36。基底32包括隔离区34，且鳍36从相邻的隔离区34之间突出并位于相邻的隔离区34上方。栅极介电质38沿着鳍36的侧壁并位于鳍36的顶表面上方，且栅极电极40位于栅极介电质38上方。源极/漏极区42和44位于鳍36相对于栅极介电质38和栅极电极40的相对侧。图1更显示参考剖面图，其使用于一些后面的附图中。剖面A-A横跨鳍式场效晶体管(FinFET)30的通道、栅极介电质38及栅极电极40。剖面B-B垂直于剖面A-A，并沿着鳍36的纵轴且位于例如源/漏区42和44之间的电流流动方向上。为了清楚起见，随后的附图将参考这些剖面图。
图2至图16B是根据示例性实施例，制造鳍式场效晶体管(FinFET)的中间阶段的剖面图。图2至图8显示图1所示的参考剖面A-A，不同的处在于这些图显示多个鳍式场效晶体管(FinFET)。在图9A至图16B中，结尾以“A”标记的附图是根据图1的剖面A-A所绘示；结尾以“B”标记的附图是根据图1的剖面B-B所绘示。
图2显示基底50。基底50可为半导体基底，例如块状半导体、绝缘体上半导体(semiconductor-on-insulator,SOI)基底等，其可为掺杂(例如：以p型或n型掺杂剂掺杂)或未掺杂。基底50可为晶片，例如硅晶片。一般而言，绝缘体上半导体(SOI)基底包括形成于绝缘层上的半导体材料的层。绝缘层可为例如：埋藏氧化物(buried oxide,BOX)层、氧化硅层等。提供绝缘层于基底上，通常为硅或玻璃基底。亦可使用其他基底，例如多层或梯度基底。在一些实施例中，基底50的半导体材料可包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半导体；或上述的组合。
基底50具有第一区50B及第二区50C。第一区50B可以用于形成n型装置，例如：NMOS晶体管(例如：n型鳍式场效晶体管(FinFET))。第二区50C可以用于形成p型装置，例如：PMOS晶体管(例如：p型鳍式场效晶体管(FinFET))。在一些实施例中，第一区50B及第二区50C两者可用于形成相同类型的装置，例如两区皆用于形成n型装置或p型装置。
图3显示鳍52的形成。在图3中，鳍52形成于基底50之中。在一些实施例中，可通过在基底50中蚀刻沟槽来形成鳍52于基底50中。蚀刻可为任何可接受的蚀刻制程，例如：反应离子蚀刻(reactive ion etch,RIE)、中性束蚀刻(neutral beam etch,NBE)等或上述的组合。蚀刻可为各向异性(anisotropic)。
在图4中，形成可选的(optional)掺杂缓冲层57于鳍52上及基底50的顶表面上。可选的掺杂缓冲层57可为例如硅、氧化硅、氮化硅、上述的组合等。可通过以下技术来沉积掺杂缓冲层57：原子层沉积(atomic layer deposition,ALD)，金属有机化学气相沉积(metal-organic chemical vapor deposition,MOCVD)，低压化学气相沉积(low-pressureCVD,LPCVD)或其他沉积技术，或者可根据可接受的技术进行热生长。在一些实施例中，掺杂缓冲层57可具有至的厚度或其他厚度。在一些实施例中，掺杂缓冲层57可减少或消除绝缘材料掺杂剂(如下所述)进入鳍52的量。掺杂缓冲层57亦可在绝缘材料掺杂制程期间保护鳍52。
在图5中，形成绝缘材料54于相邻的鳍52之间以形成隔离区54。绝缘材料54可为氧化物，例如：氧化硅、氮化物等或其组合，且其可通过以下技术来形成：高密度等离子体化学气相沉积(high density plasma chemical vapor deposition,HDP-CVD)、可流动化学气相沉积(flowable CVD,FCVD)(例如，于远距等离子体系统中基于CVD的材料沉积，并进行后固化(post curing)以使其转换成诸如氧化物的其他材料)、旋转涂布制程、共形氧化制程等或上述的组合。在其他实施例中，可使用任何可接受的制程来形成其它绝缘材料。在所示的实施例中，绝缘材料54通过FCVD制程所形成的氧化硅(SiO2)。在一些实施例中，一旦形成绝缘材料54，即可实行退火制程。在一些实施例中，直到在掺杂绝缘材料54之后才实行退火制程，以下将更详细地描述。在一些实施例中，退火制程可包括多重退火，其中一些退火可以在掺杂之前实行，而其中一些退火可在掺杂之后实行。在一些实施例中，当鳍52之间的隔离区54的高度/宽度的高宽比大于约8.7时，可使用可流动氧化或旋转涂布氧化制程，而其它实施例可具有小于或等于约8.7的高宽比。在一些实施例中，当由相邻鳍52的顶部之间所测量的隔离区54的临界尺寸小于约26nm时，可使用可流动氧化或旋转涂布氧化制程，而在其它实施例中该临界尺寸可为等于或大于约26nm。绝缘材料54可被称为隔离区54。再者，在图5中，诸如化学机械研磨(chemical mechanical polish,CMP)的平坦化制程可移除任何多余的绝缘材料54，并形成隔离区54的顶表面及鳍52的顶表面，隔离区54的顶表面齐平于鳍52的顶表面。在一些实施例中，平坦化制程并未使鳍52的顶表面平坦化，而是留下覆盖鳍52的顶表面的多余的绝缘材料54。在一些实施例中，直到绝缘材料54被掺杂(如下所述)之后才实行平坦化制程。
在图6A中，掺杂绝缘材料54以形成掺杂区55。可通过布植(如图6B所示)、热驱入(如图6C所示)或其他制程来执行绝缘材料掺杂制程。在一些实施例中，当绝缘材料54形成在相邻的鳍52之间时，掺杂剂存在于绝缘材料54中。例如，在绝缘材料54由可流动的氧化物所形成的情况下，可在沉积可流动氧化物之前，将掺杂剂加入可流动的氧化物之中。在一些实施例中，掺杂剂为碳，在其它实施例中，掺杂剂为硅或其它掺杂类型。在一些实施例中，可使用多于一种的掺杂类型。在一些实施例中，掺杂区55为绝缘材料54的整个体积，且在其它实施例中，掺杂区55仅为绝缘材料54的一部分。举例而言，绝缘材料54的未掺杂(或相对未掺杂)部分可存在于掺杂区55的上方及/或下方。在一些实施例中，掺杂区55可从绝缘材料54的顶表面朝向基底50延伸，且掺杂剂的最高浓度可在顶表面附近。在一些实施例中，掺杂剂的最高浓度可与绝缘材料54的顶表面或底表面分离。在一些实施例中，掺杂区可具有大致均匀的掺杂浓度。在一些实施例中，部分掺杂区55可具有大于约5％的掺杂浓度。
绝缘材料掺杂制程可改变绝缘材料54的物理特性，例如折射率、密度、耐蚀刻性或其它特性。举例而言，掺杂区55可以较未掺杂的绝缘材料54具有更大的密度。作为另一个实例，在绝缘材料54为SiO2且掺杂剂为碳的实施例中，绝缘材料掺杂制程可将绝缘材料在波长为633nm处的折射率n从约n＝1.46(未掺杂的SiO2)改变为折射率n<1.46，例如：约n＝1.41至1.42(对于掺杂碳的SiO2)。
在一些实施例中，绝缘材料掺杂制程整体地施加于整个晶片或基底上。在一些实施例中，选择性地实行绝缘材料掺杂制程。举例而言，可使用可接受的微影和蚀刻技术来形成并图案化掩模层，以遮蔽掺杂制程的特定区域。在一些实施例中，在绝缘材料掺杂制程之后实行平坦化制程(例如，如上所述的化学机械研磨(CMP))。
图6B和6C显示绝缘材料掺杂制程的实施例。图6B显示使用注入的绝缘材料掺杂制程。举例而言，在一个实施例中，可将碳离子注入到绝缘材料54中以形成掺杂区55。通过控制注入能量，可将掺杂剂注入绝缘材料54内的任何合适的深度。亦可控制注入剂量以控制掺杂区55内的掺杂剂的浓度。掺杂剂的浓度可具有作为深度的函数的梯度，例如：增加至浓度最大的深度，接着朝向更深的深度减小浓度。在一些实施例中，在注入之后，实行热处理以将掺杂剂驱入至绝缘材料54中以形成掺杂区55。热制程可为任何合适的热制程，例如：快速热制程(rapid thermal processing,RTP)退火、尖峰退火(spike anneal)、激光退火或其他热技术。在一些实施例中，在形成绝缘材料54之后不实行退火制程，且掺杂之后实行的热制程用于退火绝缘材料54并使掺杂剂驱入。
图6C显示绝缘材料掺杂制程的另一实例。可形成含掺杂剂层53于绝缘材料54上。含掺杂剂层53可通过沉积、旋转涂布或任何其它合适的技术形成。举例而言，在掺杂剂为碳的实施例中，含掺杂剂层53可为旋转涂布碳(spin-on-carbon,SOC)层、沉积的碳层、外延成长的硅碳层或其它含碳化合物。在形成含掺杂物层53之后，实行热制程59以将掺杂剂从含掺杂剂层53驱入至绝缘材料54中以形成掺杂区域55。热制程59可为任何合适的热处理，例如：快速热制程(RTP)退火、尖峰退火、激光退火或其他热技术。在一些实施例中，热制程59可使用400℃至1000℃之间的温度或其它温度来实行。在一些实施例中，在形成绝缘材料54之后不实行退火制程，且掺杂之后实行的热制程59用于退火绝缘材料54并使掺杂剂驱入。在热制程59完成之后，可例如使用蚀刻制程、CMP制程或其它制程以移除含掺杂剂层53。
在图7中，使隔离区54凹陷以形成浅沟槽隔离(Shallow Trench Isolation,STI)区54。使隔离区54凹陷，使得第一区50B和第二区50C中的鳍56从相邻的隔离区54之间突出。再者，隔离区54的顶表面可具有所示的平面、凸面、凹面(例如碟状(dishing))或上述的组合。可通过适当的蚀刻使隔离区54的顶表面形成为平面、凸面及/或凹面。可使用可接受的蚀刻制程以使隔离区54凹陷，例如：对隔离区54的材料有选择性的蚀刻制程。在一些实施例中，整个掺杂区55在凹蚀制程中被蚀刻掉。在一些实施例中，如图7-16B中的实例所示，掺杂区55的一部分保留在凹蚀制程之后以作为掺杂区55'。在一些实施例中，如图7所示，在使隔离区54凹陷期间或之后，移除掺杂缓冲层57的暴露部分。举例而言，凹蚀制程亦可移除掺杂缓冲层57，或者可以使用额外的蚀刻制程步骤以移除掺杂缓冲层57。
在一些实施例中，可使用干等离子体蚀刻使隔离区54凹陷。举例而言，在一些实施例中，使用氟碳化物气体(例如CF4、C2F6、C3F8、CHF3或CH2F2)作为蚀刻气体的等离子体蚀刻可用以蚀刻由SiO2形成的隔离区54。在这些实施例中，蚀刻反应可通过下式来描述：
e-+CyFx→CFx-1+F+e-
4F+SiO2→SiF4+O2+(来自CyFx的C-F聚合物)
然而，对于以碳为掺杂剂的掺杂区55，掺杂区55为SiO2:C，且蚀刻反应由下式描述：
e-+CyFx→CyFx-1+F+e-
4F+SiO2:C→SiF4+O2+(来自CyFx的C-F聚合物)
+(来自掺杂剂C的C-F聚合物)
掺杂区55中的碳(C)结合氟(F)以形成额外的C-F聚合物，使得氟(F)无法蚀刻硅(Si)。因此，掺杂区55中碳的存在降低了相对于未掺杂或较少掺杂的隔离区54的其它部分的蚀刻速率。在一些情况下，相对于未掺杂的SiO2，碳掺杂可使蚀刻速率降低10％以上。
本领域具有通常知识者员将容易理解，关于图2至图7所描述的制程仅是如何形成鳍56的一个范例。在一些实施例中，可以形成介电层以于基底50的顶表面上；可以蚀刻沟槽并穿过介电层；可以在沟槽中外延成长同质外延结构；及可以使介电层凹陷使得同质外延结构从介电层突出以形成鳍。在一些实施例中，异质外延结构可以用于鳍52。举例而言，图5中的鳍52可以为凹陷的，且可在鳍52的位置外延成长与鳍52不同的材料。
在另一个实施例中，可以形成介电层于基底50的顶表面上方；可以蚀刻沟槽并穿过介电层；可以使用不同于基底50的材料在沟槽中外延成长异质外延结构；且可以使介电层凹陷，使得异质外延结构从介电层突出以形成鳍56。在外延成长同质外延或异质外延结构的一些实施例中，成长的材料可在成长期间原位掺杂，其可消除(obviate)现有及随后的注入，尽管原位和注入掺杂可一起使用。
此外，可能有利的是，在与PMOS区的材料不同的NMOS区中外延成长材料。在各种实施例中，鳍56可由硅锗(SixGe1-x，其中x可为约0至100)、碳化硅、纯的或大致上纯的锗、III-V化合物半导体、II-VI化合物半导体等所形成。举例而言，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在一些实施例中，可形成掺杂缓冲层57于外延成长的鳍52的顶部上方。在一些实施例中，形成蚀刻停止层于每个鳍52的顶表面上方。该蚀刻停止层可为例如：硅、氧化硅、氮化硅、上述的组合等，且可根据可接受的技术沉积或热生长蚀刻停止层。
此外，在图7中，可在鳍56、鳍52及/或基板50中形成适当的阱(未示出)。在一些实施例中，可于第一区50B中形成P阱，且于第二区50C中可形成N阱。在一些实施例中，于第一区50B及第二区50C中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光阻或其它掩模(未示出)来达成用于第一区50B和第二区50C的不同注入步骤。举例而言，可形成光阻于第一区50B中鳍56及隔离区54的上方。将光阻图案化以暴露基底50的第二区50C，例如PMOS区。可通过使用旋转涂布技术形成光阻，且可使用可接受的微影技术进行图案化。一旦光阻被图案化，实行n型掺质注入于第二区50C中，且光阻可作为掩模，以大致防止n型掺质被注入至诸如NMOS区的第一区50B中。n型掺质可为磷、砷等，其被注入至第二区中，且浓度为等于或小于1018cm-3，例如：约1017cm-3至约1018cm-3之间。在注入之后，通过例如可接受的灰化制程来移除光阻。
在第二区50C的注入之后，形成光阻于第二区50C中鳍56及隔离区54的上方。将光阻图案化以暴露基底50的第一区50B，例如NMOS区。可通过使用旋转涂布技术来形成光阻，且可通过使用可接受的微影技术进行图案化。一旦光阻被图案化，实行p型掺质注入于第一区50B中，且光阻可作为掩模，以大致防止p型掺质被注入至诸如PMOS区的第二区50C中。p型掺质可为硼、BF2等，其被注入至第一区中，且浓度为等于或小于1018cm-3，例如：约1017cm-3至约1018cm-3之间。在注入之后，通过例如可接受的灰化制程来移除光阻。
在第一区50B及第二区50C的注入之后，可实行退火以活化注入的p型及/或n型掺质。在一些实施例中，外延鳍成长材料可在成长期间原位掺杂，其可消除(obviate)注入，尽管原位和注入掺杂可一起使用。
在图8中，形成虚设介电层58于鳍56上。虚设介电层58可为例如氧化硅、氮化硅、其组合等，且可根据可接受的技术沉积或热生长虚设介电层58。形成虚设栅极层60于虚设介电层58上方，并形成掩模层62在虚设栅极层60上方。可沉积虚设栅极层60在虚设介电层58上方，接着通过例如化学机械研磨(CMP)进行平坦化。可沉积掩模层62在虚设栅极层60上方。虚设栅极层60可为导电材料，例如多晶硅(polysilicon)、多晶硅锗(poly-SiGe)，金属氮化物、金属硅化物、金属氧化物、金属等。在一实施例中，沉积非晶硅并再结晶以产生多晶硅。可通过物理气相沉积(PVD)、化学气相沉积(CVD)，溅射沉积或本领域已现有并用于沉积导电材料的其它技术来沉积虚设栅极层60。虚设栅极层60可由其它材料所制成，该材料相对于隔离区的蚀刻具有高蚀刻选择性。掩模层62可包括例如SiN、SiON等。在该实例中，跨越第一区50B和第二区50C形成单个虚设栅极层60和单个掩模层62。在一些实施例中，可在第一区50B和第二区50C中分别形成虚设栅极层，且可在第一区50B和第二区50C中分别形成掩模层。
在图9A和图9B中，可使用可接受的微影和蚀刻技术来将掩模层62图案化以形成掩模72。接着，可通过可接受的蚀刻技术将掩模72的图案转移至虚设栅极层60及虚设介电层58，以形成虚设栅极70。虚设栅极70覆盖鳍56的各个通道区。虚设栅极70亦可具有一纵向方向，其大致上垂直于各个外延鳍的纵向方向。
此外，在图9A和图9B中，可以形成栅极密封间隔物80于虚设栅极70及/或鳍56的暴露的表面上。可通过热氧化或沉积并随后进行各向异性蚀刻以形成栅极密封间隔物80。
在形成栅极密封间隔物80之后，可实行用于轻掺杂源极/漏极(lightly dopedsource/drain,LDD)区的注入。在具有不同装置类型的实施例中，相似上述图2-7中所讨论的注入，可形成诸如光阻的掩模于第一区50B上方，同时暴露第二区50C，且可将适当类型(例如：n型或p型)的掺质注入至第二区50C的暴露的鳍56中。接着可移除掩模。随后，可形成诸如光阻的掩模于第二区50C上方，同时暴露第一区50B，且可将适当类型的掺质注入至第一区50B的暴露的鳍56中。接着可移除掩模。n型掺质可为现有所讨论的任何n型掺质，p型掺质可为现有所讨论的任何p型掺质。轻掺杂源极/漏极区可具有约1015cm-3至约1016cm-3的掺质浓度。可以使用退火来活化注入的掺质。
在图10A和图10B中，形成外延源极/漏极区82于鳍56中。外延源极/漏极区82形成在鳍56中，使得每个虚设栅极70设置在外延源极/漏极区82的分别的相邻对之间。在一些实施例中，外延源极/漏极区82可延伸到鳍52之中。
在具有不同装置类型的实施例中，区域中的外延源极/漏极区82可在分别的制程中形成。在这些实施例中，可通过遮蔽第二区50C并在第一区50B中共形地沉积虚设间隔物层，以在第一区50B中形成外延源极/漏极区82，然后进行各向异性蚀刻以沿着第一区50B中虚设栅极70及/或栅极密封间隔物80的侧壁形成虚设栅极间隔物(未示出)。接着，蚀刻第一区50B中外延鳍的源极/漏极区以形成凹槽。第一区50B的外延源极/漏极区82在凹槽中外延成长。若第一区50B为n型装置区，则外延源极/漏极区82可包括任何可接受的材料，例如：适用于n型鳍式场效晶体管(FinFET)的材料。举例而言，若鳍56为硅，则外延源极/漏极区82可包括硅、SiC、SiCP、SiP等。若第一区50B为p型装置区域，则外延源极/漏极区82可包括任何可接受的材料，例如：适用于p型鳍式场效晶体管(FinFET)的材料。举例而言，若鳍56为硅，则外延源极/漏极区82可由SiGe、SiGeB、Ge、GeSn等所形成。第一区50B中的外延源极/漏极区82可具有从鳍56的相应表面升高的表面，且可具有刻面(facets)。随后，移除第一区50B中的虚设栅极间隔物，例如：当有掩模在第二区50C上时，通过蚀刻移除第一区50B中的虚设栅极间隔物。
在第一区50B中形成外延源极/漏极区82之后，可通过遮蔽第一区50B并在第二区50C中共形地沉积虚设间隔物层，以在第二区50C中形成外延源极/漏极区82，然后进行各向异性蚀刻以沿着第二区50C中虚设栅极70及/或栅极密封间隔物80的侧壁形成虚设栅极间隔物(未示出)。接着，蚀刻第二区50C中外延鳍的源极/漏极区以形成凹槽。第二区50C中的外延源极/漏极区82在凹槽中外延成长。第二区50C中的外延源极/漏极区82可包括任何可接受的材料，例如：如上所述的适用于p型鳍式场效晶体管(FinFET)或n型鳍式场效晶体管(FinFET)的材料。第二区50C中的外延源极/漏极区82可具有从鳍56的相应表面升高的表面，且可具有刻面(facets)。随后，移除第二区50C中的虚设栅极间隔物，例如：当有掩模在第一区50B上时，通过蚀刻移除第二区50C中的虚设栅极间隔物。
在图11A和图11B中，沿着虚设栅极70的侧壁形成栅极间隔物86于栅极密封间隔物80上。可通过共形地沉积一材料并随后各向异性地蚀刻该材料以形成栅极间隔物86。栅极间隔物86的材料可为氮化硅、SiCN、其组合等。
外延源极/漏极区82及/或外延鳍可注入掺杂剂以形成源极/漏极区，相似于现有所讨论的用于形成轻掺杂源极/漏极区的制程，随后进行退火。源极/漏极区可具有介于约1019cm-3至约1021cm-3之间的掺质浓度。用于源极/漏极区的n型及/或p型掺质可为现有所讨论的任何掺质。在一些实施例中，外延源极/漏极区82可在成长期间原位掺杂。
在图12A和图12B中，沉积层间介电质(interlayer dielectric,ILD)88于图11A和图11B所示的结构上。层间介电质(ILD)88由介电材料所形成，例如：磷硅酸盐玻璃(Phospho-Silicate Glass,PSG)、硼硅酸盐玻璃(Boro-Silicate Glass,BSG)、硼掺杂磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、未掺杂的硅酸盐玻璃(undopedSilicate Glass,USG)等，且可通过任何合适的方法来沉积层间介电质(ILD)88，例如：化学气相沉积(CVD)、等离子体增强化学气相沉积(plasma-enhanced CVD,PECVD)或可流动化学气相沉积(FCVD)。可使用通过任何可接受的制程所形成的其它绝缘材料。
在图13A和图13B中，可实行诸如化学机械研磨(CMP)的平坦化制程，以使层间介电质(ILD)88的顶表面齐平于虚设栅极70的顶表面。化学机械研磨(CMP)亦可移除虚设栅极70上的掩模72。因此，虚设栅极70的顶表面透过层间介电质(ILD)88露出。
在图14A和图14B中，在蚀刻步骤中移除虚设栅极70、栅极密封间隔物80的暴露部分，以及位于暴露的虚设栅极70正下方的部分虚设介质层58，使得凹槽94形成。在一些实施例中，通过各向异性干蚀刻制程移除虚设栅极70。举例而言，蚀刻制程可包括使用反应气体的干蚀刻制程，该反应气体选择性地蚀刻虚设栅极70而不蚀刻虚设层间介电质(ILD)88或栅极间隔物86。每个凹槽94暴露相应的鳍的通道区。每个通道区域设置在外延源极/漏极区82的相邻对之间。在移除期间，当虚设栅极70被蚀刻时，可使用虚设介电层58作为蚀刻停止层。在移除虚设栅极70之后，接着可移除虚设介电层58和栅极密封间隔物80。
在图15A和图15B中，形成栅极介电层98和102以及栅极电极100和104，以用于替代栅极(replacement gate)。共形地沉积栅极介电层98和102于凹槽94中，例如：在鳍56的顶表面和侧壁上、在栅极间隔物86的侧壁上以及在虚设层间介电质(ILD)的顶表面上。根据一些实施例中，栅极介电层98和102为氧化硅、氮化硅或其多层。在一些实施例中，栅极介电层98和102为高介电常数(high-k)介电材料，且在这些实施例中，栅极介电层98和102可具有大于约7.0的介电常数值(k value)，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及上述的组合的金属氧化物或硅酸盐。栅极介电层98和102的形成方法可包括分子束沉积(Molecular-BeamDeposition,MBD)、原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)等。
栅极电极100和104分别沉积在栅极介电层98和102上，并填充凹槽94的剩余部分。栅极电极100和104可为含金属材料，例如：TiN、TaN、TaC、Co、Ru、Al、上述的组合或上述的多层。在填充栅极电极100和104之后，可实行诸如化学机械研磨(CMP)的平坦化制程，以移除栅极介电层98和102的多余部分以及栅极电极100和104的材料，该些多余部分位于层间介电质(ILD)88的顶表面上方。借此，栅极电极100和104以及栅极介电层98和102的所得剩余部分的材料形成最终鳍式场效晶体管(FinFET)的替代栅极。
栅极介电层98和102的形成可同时发生，使得栅极介电层98和102由相同的材料所形成，且栅极电极100和104的形成可同时发生，使得栅极电极100和104由相同的材料所形成。在一些实施例中，栅极介电层98和102可通过不同的制程以形成，使得栅极介电层98和102可为不同的材料，且栅极电极100和104可通过不同的制程以形成，使得栅极电极100和104可为不同的材料。当使用不同的制程时，可以使用各种遮蔽步骤以遮蔽及暴露适当的区域。
在图16A和图16B中，层间介电质(ILD)120沉积在层间介电质(ILD)88上方，并穿过层间介电质(ILD)120和层间介电质(ILD)88以形成接触件122。层间介电质(ILD)120形成在层间介电质(ILD)88、替代栅极及栅极间隔物86上方。层间介电质(ILD)120由介电材料所形成，例如：磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等，且可通过任何合适的方法来沉积层间介电质(ILD)120，例如：化学气相沉积(CVD)及等离子体增强化学气相沉积(PECVD)。穿过层间介电质(ILD)88和层间介电质(ILD)120以形成用于接触件122的开口。可使用可接受的微影和蚀刻技术来形成开口。在开口中形成诸如扩散阻障层、黏合层等的衬层以及导电材料。衬层可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、铝、镍等。可实行诸如化学机械研磨(CMP)的平坦化制程，以从层间介电质(ILD)120的表面移除多余的材料。剩余的衬层和导电材料形成接触件122于开口中。可实行退火制程以分别形成硅化物于外延源极/漏极区82与接触件122之间的界面处。接触件122物理性并电性地连接至外延源极/漏极区82。
虽然未明确示出，但本领域具有通常知识者可轻易理解，可对图16A和图16B所示的结构实行进一步的制程步骤。举例而言，可形成各种金属间介电质(Inter-MetalDielectrics,IMD)及其相应的金属化于层间介电质(ILD)120上方。
本发明的实施例可达成各种优点，例如：在鳍凹槽蚀刻及浅沟槽隔离(STI)形成期间，提供更精确的蚀刻控制。实施例亦可对鳍高度提供增加的精确度及均匀性。实施例亦可在鳍凹槽蚀刻及浅沟槽隔离(STI)形成期间，降低形成孔隙于浅沟槽隔离(STI)中的可能性。
根据一实施例，本发明提供一种半导体装置的形成方法，包括：形成鳍于基底上；形成隔离区于鳍的相对侧上；利用碳掺杂隔离区以形成掺杂区；以及移除隔离区的一部分以暴露鳍的顶部，其中隔离区的移除的部分包括掺杂区的至少一部分。
在一些实施例中，更包括：在形成隔离区之前，形成保护层于鳍及基底上方。
在一些实施例中，其中形成隔离区包括：流动一可流动的介电材料于基底上方。
在一些实施例中，更包括：退火该隔离区。
在一些实施例中，其中掺杂隔离区包括：在隔离区内注入碳。
在一些实施例中，其中掺杂隔离区包括：形成一层于隔离区上方，该层包括碳，并退火该层。
在一些实施例中，其中移除隔离区的一部分包括蚀刻制程，且其中碳浓度较高的隔离区的第一区比碳浓度较低的隔离区的第二区具有更低的蚀刻速率。
在一些实施例中，其中蚀刻制程包括等离子体蚀刻制程。
根据一实施例，本发明提供一种半导体装置的形成方法，包括：形成介电材料于多个半导体鳍上方；将掺质加入介电材料中；以及使介电材料的一部份凹陷，以暴露多个半导体鳍的顶部。
在一些实施例中，其中掺质为碳。
在一些实施例中，其中含有掺质的介电材料的一部分较不含掺质的介电材料的一部份具有更低的折射率。
在一些实施例中，其中含有掺质的介电材料的该部分具有约1.41至约1.42的折射率，且不含掺质的介电材料的该部份具有约1.46的折射率。
在一些实施例中，更包括：形成缓冲层于该些半导体鳍上方，且其中介电材料形成于缓冲层上方。
在一些实施例中，其中缓冲层包括氮化硅。
在一些实施例中，其中将掺质引入介电材料中包括注入制程。
在一些实施例中，其中位于第一组的该些半导体鳍中的相邻的半导体鳍与位于第二组的该些半导体鳍中的相邻的半导体鳍以不同的距离隔开。
根据一实施例，本发明提供一种半导体装置，包括：从基底延伸的鳍；隔离区，位于基底上方并位于鳍的相对侧壁上方；其中鳍的顶表面延伸至隔离区的顶表面上方，且其中从隔离区的顶表面延伸的隔离区的一部分包括掺杂剂。
在一些实施例中，更包括：共形的缓冲层，设置于基底及鳍的侧壁上。
在一些实施例中，其中掺杂剂为碳。
在一些实施例中，其中从隔离区的底表面延伸的隔离区的一部分不含掺杂剂。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以更佳的了解本发明的各个方面。本技术领域中具有通常知识者应该可理解，他们可以很容易的以本发明为基础来设计或修饰其它制程及结构，并以此达到相同的目的及/或达到与本发明介绍的实施例相同的优点。本技术领域中具有通常知识者也应该了解这些相等的结构并不会背离本发明的发明精神与范围。本发明可以作各种改变、置换、修改而不会背离本发明的发明精神与范围。

Claims (1)

1.一种半导体装置的形成方法，包括：
形成一鳍于一基底上；
形成一隔离区于该鳍的相对侧；
利用碳掺杂该隔离区以形成一掺杂区；以及
移除该隔离区的一部分以暴露该鳍的一顶部，其中该隔离区的该移除的部分包括该掺杂区的至少一部分。
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