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CN106981516A - 半导体元件 - Google Patents

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CN106981516A
CN106981516A CN201610999128.2A CN201610999128A CN106981516A CN 106981516 A CN106981516 A CN 106981516A CN 201610999128 A CN201610999128 A CN 201610999128A CN 106981516 A CN106981516 A CN 106981516A
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CN
China
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fin
source
region
drain
spacer
Prior art date
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Pending
Application number
CN201610999128.2A
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English (en)
Inventor
江国诚
蔡庆威
王志豪
梁英强
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体元件，包含含有第一鳍元件、第二鳍元件及第三鳍元件的基板。第一源极/漏极磊晶特征位于第一及第二鳍元件上。第一源极/漏极磊晶特征位于第一鳍元件上的第一部分与第一源极/漏极磊晶特征位于第二鳍元件上的第二部分于合并点合并。第二源极/漏极磊晶特征位于第三鳍元件上。第二源极/漏极磊晶特征的第一侧壁接合位于沿第三鳍元件的第一侧壁的第一第三鳍隔层。第二源极/漏极磊晶特征的第二侧壁接合位于沿第三鳍元件的第二侧壁的第二第三鳍隔层。此合并点具有小于第一第三鳍隔层的第二高度的第一高度。

Description

半导体元件
技术领域
本揭露是关于一种半导体元件及其制造方法。
背景技术
电子工业已经历对更小且更快电子元件的不断增强的需求，这些电子元件同时能支持更大量更复杂且尖端的功能。因此，在半导体工业中持续趋向制造低成本、高效能及低功率集成电路(ICs)。因此，目前已通过缩小半导体IC尺寸(例如，最小特征尺寸)及由此改良生产效率并降低相关成本达成大部分此等目的。然而，此缩小亦将增加复杂性引入半导体制造制程。因此，实现在半导体IC及元件中的持续进步需要在半导体制造制程及技术中的相似进步。
近期，已引入多栅极元件来力图通过增加栅极通道耦合、降低开路电流及降低短通道效应(Short-channel Effects,SCEs)改良栅极控制。已引入的一种此多栅极元件是鳍式场效晶体管(Fin Field-Effect Transistor,FinFET)。FinFET由其上形成鳍的基板延伸并用以形成FET通道的鳍式结构获得其名。FinFET是与已知互补金属氧化物半导体(Complementary metal-oxide-semiconductor,CMOS)制程相容且其三维结构允许其经大幅度缩小同时保持栅极控制并减轻SCE。然而，已知FinFET元件仍可具有某些缺点。例如，由于FinFET元件的磊晶源极/漏极特征的横向生长，可需要相邻鳍间增加的间距以避免与相邻FinFET元件短路。在其中相邻鳍间的间距是决定单元密度的主导因素的高密度静态随机存取记忆体(Static Random Access Memory,SRAM)单元中，相邻鳍间增加的间距可限制SRAM单元的密度。进一步举例而言，相同基板可包含使用不同数量鳍的FinFET、或具有不同密度需求的区域，且磊晶生长控制FinFET的源极/漏极特征是难题。
因此，现有技术并非在全部方面均完全令人满意。
发明内容
根据本揭露的多个实施例，一种半导体元件包含基板、第一源极/漏极磊晶特征及第二源极/漏极磊晶特征。基板包含第一鳍元件、第二鳍元件及第三鳍元件。第一源极/漏极磊晶特征位于第一鳍元件及第二鳍元件上。第一源极/漏极磊晶特征位于第一鳍元件上的第一部分与第一源极/漏极磊晶特征位于第二鳍元件上的第二部分于合并点合并。第二源极/漏极磊晶特征位于第三鳍元件上。第二源极/漏极磊晶特征的第一侧壁接合沿第三鳍元件的第一侧壁设置的第一第三鳍隔层。第二源极/漏极磊晶特征的第二侧壁接合沿第三鳍元件的第二侧壁设置的第二第三鳍隔层。合并点具有第一高度，小于第一第三鳍隔层的第二高度。
附图说明
图1A、1B、1C及1D是根据本案的各实施例制造鳍式场效晶体管(Fin Field-EffectTransistor,FinFET)元件或其部分的方法的流程图；
图2、3A、4A、5A、6A及7A是依据图1A、1B、1C及1D的方法态样于不同制造阶段半导体结构200的实施例的等角视图；
图3B、4B、5B、6B及7B是根据图1A、1B、1C及1D的方法态样半导体结构200实施例的对应图3A、4A、5A、6A及7A的等角视图的横截面图；
图8A是根据图1A、1B、1C及1D的方法态样半导体结构200A的实施例的等角视图；
图8B是根据图1A、1B、1C及1D的方法态样半导体结构200A的实施例的对应图8A的等角视图的横截面图；
图8C是根据图1A、1B、1C及1D的方法态样半导体结构200A的实施例的对应图8A的等角视图的简化俯视图；
图9A、10A、11A及12A是根据图1A、1B、1C及1D的方法态样半导体结构200A的实施例的等角视图；
图9B、10B、11B及12B是根据图1A、1B、1C及1D的方法态样半导体结构200A的实施例的对应图9A、10A、11A及12A的等角视图的横截面图；
图13A、14A、15A及16A是根据图1A、1B、1C及1D的方法态样半导体结构200B的实施例的等角视图；
图13B、14B、15B及16B是根据图1A、1B、1C及1D的方法态样半导体结构200B的实施例的对应图13A、14A、15A及16A的等角视图的横截面图；
图17A、18A、19A、20A、21A、22A、23A及24A是根据图1A、1B、1C及1D的方法态样半导体结构200C的实施例的等角视图；
图17B、18B、19B、20B、21B、22B、23B及24B是根据图1A、1B、1C及1D的方法态样半导体结构200C的实施例的对应图17A、18A、19A、20A、21A、22A、23A及24A的等角视图的横截面图；
图25A、26、27A、28、29、30、31A、32A、33、34A是根据图1A、1B、1C及1D的方法态样半导体结构200D的实施例的等角视图；
图25B及27B是根据图1A、1B、1C及1D的方法态样半导体结构200D的实施例的对应图25A及27A的等角视图的简化俯视图；
图31B、32B及34B是根据图1A、1B、1C及1D的方法态样半导体结构200D的实施例的对应图31A、32A及34A的等角视图的横截面图。
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述组件及排列的特定实例以简化本揭露。当然，这些实例仅为示例且并不意欲为限制性。举例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包含以直接接触形成第一特征及第二特征的实施例，且亦可包含可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭露可在各实例中重复元件符号及/或字母。此重复是出于简明性及清晰的目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
进一步地，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所绘示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且因此可类似解读本文所使用的空间相对性描述词。
亦应注意本案提供为多栅极晶体管或本文称为鳍式场效晶体管(Fin Field-Effect Transistor,FinFET)元件的鳍型多栅极晶体管的形式的实施例。此元件可包含P型金属氧化物半导体(P-type metal-oxide-semiconductor,PMOS)FinFET元件或N型金属氧化物半导体(N-type metal-oxide-semiconductor,NMOS)FinFET元件。在各实施例中，FinFET元件可包含任何数量鳍元件。例如，单鳍FinFET元件可包含仅一个鳍元件，双鳍FinFET元件可包含两个鳍元件，及多鳍FinFET元件可包含多个鳍元件。
在图1A、1B、1C及1D中绘示一种半导体制造方法100，此方法包含制造具有磊晶源极/漏极特征的FinFET元件。应了解半导体制造方法100包含具有互补金属氧化物半导体(CMOS)技术流程特征的步骤并因此，本文仅简单描述。在半导体制造方法100之前、之后及/或期间可执行额外步骤。
参看图1A，半导体制造方法100起始于提供基板的步骤102。参看图2的实例，在步骤102的实施例中，提供一种包含基板202的半导体结构。在一些实施例中，基板202可是半导体基板诸如硅基板。在一些实施例中，基板202可包含在半导体基板上形成的各层，包含导电或绝缘层。在一些实施例中，基板202是邻近的硅基板。如在此项技术中已知，基板202可包含取决于设计需求的各掺杂构型。基板202亦包含其他半导体诸如锗、碳化硅(SiC)、锗硅(SiGe)、或金刚石。或者，基板202可包含化合物半导体及/或合金半导体。进一步地，基板202可视情况包含磊晶层(epi-层)，可为获得效能增强而经应变，可包含绝缘体上硅(SOI)结构，及/或具有其他适宜增强特征。
在图2的实例中，在步骤102的实施例中，基板202包含第一区域206及第二区域208，其中第一区域206与第二区域208各者可包含随后形成的FinFET。在一些实施例中，第一区域206及第二区域208可包含用于不同类型元件(例如，包含逻辑栅极的逻辑元件诸如NAND、NOR，及/或反相器、SRAM单元)的FinFET。例如，第一区域206可是包含各逻辑元件的核心区域。进一步举例而言，第二区域208可是包含SRAM单元的SRAM区域。在一些实施例中，在第一区域206及第二区域208中的相邻鳍元件可具有不同鳍间距。例如，在第一区域206中相邻鳍元件可具有小于在第二区域208中相邻鳍元件间的间距。
在一些实施例中，基板202进一步包含位于其上的硬遮罩层204。硬遮罩层204可包含氧化层(例如，可包含SiO2的衬垫氧化层)及在此氧化层上形成的氮化层(例如，可包含Si3N4的衬垫氮化层)。在一些实例中，硬遮罩层204包含热生长氧化物、化学气相沉积(Chemical Vapor Deposition,CVD)-沉积氧化物及/或原子层沉积(Atomic LayerDeposition,ALD)-沉积氧化物。在一些实施例中，硬遮罩层204包含通过CVD或其他适宜技术沉积的氮化层。硬遮罩层204可用于保护部分基板202及/或用于界定下文说明的图案(例如，鳍元件)。举例而言，硬遮罩层204的氧化层可具有介于约5纳米(nm)与约40nm间的厚度。在一些实施例中，硬遮罩层204的氮化层可具有介于约20nm与约160nm间的厚度。
在实施例中，半导体制造方法100包含于步骤102执行抗击穿(Anti-punchThrough,APT)布植(等)及/或其他制造制程以提供用于晶体管形成的适宜基板。
参看图1A，半导体制造方法100随后进行至步骤104，其中在基板上形成用于随后FinFET形成的鳍元件。参看图3A及3B的实例，在步骤104的实施例中，形成多个从基板202延伸的鳍元件306a、306b、306c及306d。特定言之，在图3A及3B中绘示的实例中，两个鳍元件306a及306b从第一区域206延伸，且两个鳍元件306c及306d从第二区域208延伸。而示例性图3A及3B绘示在第一区域206中的两个鳍元件及在第二区域208中的两个鳍元件，任何数量鳍元件在第一区域206及第二区域208各者中是可能，及任何数量鳍元件可与给定栅极结构有关。
在一些实施例中，鳍元件306a、306b、306c及306d各者可具有两个侧壁314及316。对于相邻鳍元件(例如，鳍元件306a及306b)而言，可将彼此相对的相邻鳍元件的侧壁(例如，鳍元件306a及306b的侧壁314)称为相邻鳍元件的内侧壁。将远离相邻鳍元件的两个侧壁(例如，鳍元件306a及306b的侧壁316)称为相邻鳍元件的外侧壁。可控制在两个相邻鳍元件的内侧壁间的间距(亦称为鳍间距)(例如，通过控制硬遮罩层204中的图案)以在两个相邻鳍元件间产生所需鳍间距。如在图3A及3B中绘示，在一些实施例中，相邻鳍元件306a及306b具有在鳍元件306a与306b的内侧壁间延伸的鳍间距308，且相邻鳍元件306c及306d具有在鳍元件306c与306d的内侧壁314间延伸的鳍间距310。在实施例中，鳍间距308是介于约30纳米(nm)与约60nm间。在实施例中，鳍间距310是介于约30nm与约60nm间。在实施例中，鳍间距310是大体上等于鳍间距308。在实施例中，鳍间距310是大于鳍间距308(例如，超过约20％)。在一些实施例中，相邻鳍元件306a及306b可具有在鳍元件306a与306b的外侧壁316间的间距318。在实施例中，间距318是介于约40nm与约90nm间。
在一些实施例中，控制鳍元件各者的鳍宽(例如，通过控制硬遮罩204中的图案)以产生鳍元件306a、306b、306c及306d各者的所需鳍宽312。在实施例中，鳍宽312是介于约5nm与约15nm间。鳍元件306a、306b、306c及306d可具有彼此相同或不同的大体上相似鳍宽。
如参考基板202所描述，鳍元件306a、306b、306c及306d可包含硅或其他元素半导体，诸如锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP；或其组合。可使用包含光微影及蚀刻制程的适宜制程制造鳍元件306a、306b、306c及306d。光微影制程可包含在基板202上(例如，在硬遮罩层204上)形成光阻层、将此光阻暴露至图案、执行暴露后烘焙制程及显影此光阻以形成包含此光阻的遮罩元件。在一些实施例中，可使用电子束(E-束)微影制程执行图案化此光阻以形成遮罩元件。此遮罩元件可随后用于保护基板202的区域及其上形成的层，同时蚀刻制程在未保护的区域中穿过经图案化的硬遮罩层204形成沟槽并进入基板202中，由此保留多个延伸的鳍元件306a、306b、306c及306d。可使用干式蚀刻(例如，反应性离子蚀刻)、湿式蚀刻及/或其他适宜制程蚀刻在鳍元件306a、306b、306c及306d间的沟槽。亦可使用在基板上形成鳍元件的方法的若干其他实施例。
参看图1A、4A及4B，半导体制造方法100随后进行至步骤106，其中在鳍元件间形成隔离特征。隔离特征可是浅沟槽隔离(Shallow Trench Isolation,STI)特征。参看图4A及4B的实例，STI特征402位于鳍元件306a、306b、306c及306d间。举例而言，在一些实施例中，在基板202上首先沉积介电层，使用介电材料填充插入鳍元件306a、306b、306c及306d的沟槽。在一些实施例中，介电层可包含SiO2、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低-k介电材料、其组合及/或在此项技术中已知的其他适宜材料。在各实例中，可通过化学气相沉积(CVD)制程、低压CVD(SACVD)制程、可流动CVD制程、原子层沉积(ALD)制程、物理气相沉积(Physical Vapor Deposition,PVD)制程及/或其他适宜制程沉积介电层。在一些实施例中，在沉积介电层之后，可退火半导体结构200，例如，以改良介电层品质。在一些实施例中，介电层(及随后形成的STI特征402)可包含多层结构，例如，具有一或更多衬层。
在形成STI特征中，在沉积介电层之后，沉积的介电层可例如通过化学机械抛光(Chemical Mechanical Polishing,CMP)制程变薄并经平坦化。CMP制程可使顶面平坦由此形成如在图4A及4B中绘示的STI特征402。如在图4A及4B中绘示，在一些实施例中，用于平坦化半导体结构200的顶面并形成STI特征402的CMP制程亦可用以从鳍元件306a、306b、306c及306d各者移除硬遮罩层204。在一些实施例中，可通过使用适宜蚀刻制程(例如，干式或湿式蚀刻)交替执行硬遮罩层204的移除。
参看图1A、5A及5B，半导体制造方法100随后进行至步骤108，其中凹陷STI特征以暴露鳍元件。参看图5A及5B的实例，已凹陷STI特征402以分别提供在STI特征402的顶面上延伸的鳍元件306a、306b、306c及306d。在一些实施例中，凹陷制程可包含干式蚀刻制程、湿式蚀刻制程及/或其组合。在一些实施例中，控制凹陷深度(例如，通过控制蚀刻时间)以分别产生鳍元件306a、306b、306c及306d的经暴露上部的所需高度。例如，在第一区域206中鳍元件306a及306b可具有高度502，且在第二区域208中鳍元件306c及306d可具有高度504。在实施例中，高度502是介于约30nm与约60nm间。在实施例中，高度504是介于约30nm与约60nm间。高度504可大体上等于高度502。
参看图1A、6A及6B，半导体制造方法100随后进行至步骤110，其中在鳍元件上形成虚设(亦称为牺牲)栅极结构。可随后移除虚设栅极结构并由如下文论述的功能栅极取代，称为取代栅极制程。而本案包含此取代栅极方法的实例，吾人可了解其中未采用取代栅极制程并在步骤110中形成功能栅极的其他实施例。
现在参看图6A的实例，在基板202上形成栅极堆叠602且至少部分分别位于鳍元件306a、306b、306c及306d上。可将直接在栅极堆叠602下方的部分鳍元件306a、306b、306c及306d称为通道区域。栅极堆叠602亦可界定鳍元件306a、306b、306c及306d的源极/漏极区域，例如，为邻近并在鳍元件306a、306b、306c及306d的通道区域两相对面上的各鳍元件306a、306b、306c及306d的区域。
在一些实施例中，虚设栅极堆叠602包含介电层612、电极层604及可包含多个层(例如，氧化层608及氮化层610)的硬遮罩层606。通过各制程步骤诸如层沉积、图案化、蚀刻、以及其他适宜处理步骤形成栅极堆叠602。示例性层沉积制程包含CVD(包含低压CVD及等离子增强CVD)、PVD、ALD、热氧化、电子束蒸发、或其他适宜沉积技术、或其组合。在形成栅极堆叠中，举例而言，图案化制程包含微影制程(例如，光微影或电子束微影)，此微影制程可进一步包含光阻涂覆(例如，旋涂式涂覆)、软烘焙、遮罩对准、暴露、暴露后烘焙、光阻显影、冲洗、干燥(例如，离心干燥及/或硬烘焙)、其他适宜微影技术及/或其组合。在一些实施例中，蚀刻制程可包含干式蚀刻(例如，RIE蚀刻)、湿式蚀刻及/或其他蚀刻方法。
在一些实施例中，介电层612亦可称为虚设绝缘层或虚设氧化层，然而，并非特别需要限制氧化物的成分。在实施例中，介电层612亦形成I/O氧化物。可通过原子层沉积(ALD)及/或其他适宜制程形成介电层612。如在图6A的实例中绘示，介电层612位于鳍元件306a、306b、306c及306d上及/或在STI特征402的表面上。在一些实施例中，从鳍元件306a、306b、306c及306d的源极/漏极区域移除介电层612。在一些实施例中，从STI特征402的表面移除介电层612。可通过适宜选择性蚀刻制程诸如干式蚀刻制程或其他适宜蚀刻制程移除介电层612。参看图6A的实例，已经从鳍元件306a、306b、306c及306d的源极/漏极区域移除介电层612。在一些实施例中，介电层612可包含SiO2。然而，在其他实施例中，具有其他成分的介电层612是可能的，例如，包含氮化硅、高K介电材料或其他适宜材料。在各实例中，可通过CVD制程、低压CVD(subatmospheric CVD,SACVD)、可流动CVD制程、ALD制程、PVD制程、或其他适宜制程沉积介电层612。举例而言，介电层612可用于防止随后处理(例如，随后形成电极层层604)破坏鳍元件306a、306b、306c及306d。
在一些实施例中，栅极堆叠602的电极层604可包含多晶硅(多晶硅)。在一些实施例中，硬遮罩层606包含氧化层608诸如可包含SiO2的衬垫氧化层。在一些实施例中，硬遮罩层606包含氮化层610诸如可包含Si3N4、氮氧化硅或者包含碳化硅的衬垫氮化层。
参看图1A、7A及7B，半导体制造方法100随后进行至步骤112，其中在包含虚设栅极结构侧壁的基板上形成第一隔层。第一隔层可是在基板上形成的共形介电层。举例而言，第一隔层可包含介电材料诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜及/或其组合。在一些实施例中，第一隔层包含多层，诸如主隔层壁、衬层及类似者。举例而言，可通过使用制程诸如，CVD制程、低压CVD(SACVD)制程、可流动CVD制程、ALD制程、PVD制程、或其他适宜制程沉积介电材料来形成第一隔层。
参看图7A及7B的实例，第一隔层702位于基板202上。第一隔层702可具有厚度720。在实施例中，厚度720是介于约5nm与约10nm间。在沉积第一隔层702之后，在鳍元件306a与306b间界定的沟槽706具有沟槽宽712及沟槽深716，及在鳍元件306c与306d间界定的沟槽708具有沟槽宽714及沟槽深718。在一些实施例中，沟槽宽712及714与沟槽深716及718可受鳍间距308及310、高度502及504及第一隔层702的厚度720影响。在实施例中，沟槽宽712是介于约25nm与约55nm间。在实施例中，沟槽宽714是介于约25纳米(nm)与约55nm间。在实施例中，沟槽宽712是大体上等于沟槽宽714。在实施例中，沟槽宽714是大于沟槽宽712(例如，超过约20％)。在实施例中，沟槽深716及718是大体上相同，且是介于约30nm与约60nm间。
举例而言，第一隔层702的隔层材料可包含介电材料诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜及/或其组合。在一些实施例中，第一隔层702可包含多层，诸如主隔层壁、衬层及类似者。举例而言，可通过使用制程诸如，CVD制程、低压CVD(SACVD)制程、可流动CVD制程、ALD制程、PVD制程、或其他适宜制程沉积介电材料来形成第一隔层702。
参看图1A，在完成步骤112之后，半导体制造方法100可随后进行至根据各实施例的分支A、B、C之一。图1B及在图8A、8B、8C、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A及16B中提供的半导体结构200A与200B绘示根据半导体制造方法100的分支A的本案的实施例。图1C及在图17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A、23B、24A及24B中提供的半导体结构200C绘示根据半导体制造方法100的分支B的本案的实施例。图1D及在图26、27A、27B、28、29、30、31A、31B、32A、32B、33、34A及34B中提供的半导体结构200D绘示根据半导体制造方法100的分支C的本案的实施例。
现在参看图1B、8A、8B及8C，在根据半导体制造方法100的分支A的一些实施例中，在步骤112中在基板上形成第一隔层之后，半导体制造方法100进行至步骤114，其中执行布植制程使得第一隔层的第一区域具有大于第一隔层的第二区域的掺杂剂浓度的掺杂剂浓度。第一隔层的第一区域与第二区域在随后蚀刻制程中可具有不同蚀刻特征，其可用于控制如下文进一步论述沿鳍元件的侧壁隔层元件的构型(例如，高度)。
在一些实施例中，在沉积第一隔层702之后且在执行下文论述的布植制程800之前，可在虚设栅极结构602上执行回蚀刻第一隔层702的介电材料。参看图8A的实例，已回蚀刻第一隔层702以暴露虚设栅极结构602的氮化层610，且在虚设栅极结构602的侧壁上保留的第一隔层702形成隔层812。
参看图8A及8B的实例，在一些实施例中，执行布植制程800使得第一隔层包含具有第一掺杂剂浓度的经布植部分804，及具有小于第一掺杂剂浓度的第二掺杂剂浓度的部分806。在一些实施例中，沿鳍元件306a及306b的内侧壁的经布植部分804可从第一隔层702的顶面延伸内侧壁布植高度814。在一些实施例中，沿鳍元件306a及306b的内侧壁的部分806可从STI特征402的顶面延伸间距808。在一些实施例中，部分806亦可包含在第一区域206与第二区域208二者中沿虚设栅极结构602的侧壁的部分第一隔层702。经布植的部分804可包含除部分806外第一隔层702的其他部分。
在一些实施例中，布植制程800包含将离子(例如，碳离子)布植至第一隔层702的经布植部分804的离子布植制程。在一些实施例中，布植制程800是以倾斜角802施加至第一隔层702的倾斜的布植制程。在一些实施例中，控制倾斜角802使得布植经布植部分804而第一隔层702的部分806保持大体上未由布植制程800改变。就将任何离子植入部分806来说，出于本案的目的其数量及浓度可是足够低以忽略不计。在一实例中，在执行布植制程800之后，部分806包含小于以重量计约1％的布植离子浓度。
在一些实施例中，控制布植制程800的倾斜角802以获得经布植部分804及部分806的所需尺寸。在一些实施例中，倾斜角802是关于沟槽深度716、沟槽宽712及高度808。在一些实例中，控制倾斜角802以满足以下等式：tan(倾斜角802)＝(沟槽宽712)/(内侧壁布植高814)。在一些实施例中，控制倾斜角802等于或小于角810以确保通过布植制程800布植在第二区域208中的第一隔层702(例如，沟槽708的底部)。角810可关于沟槽宽714及沟槽深718。在一些实例中，角810满足以下等式：tan(角810)＝(沟槽宽714)/(沟槽深718)。在针对绘示的特定实例中，沟槽宽712是约4nm，沟槽高716是约54nm，内侧壁布植高814是约15nm，高808是约44nm，第一隔层702的厚度720是约5nm，沟槽高718是约54nm，沟槽宽714是约19nm，倾斜角802是约15度，及角810是约20度。
在一些实施例中，控制在经布植部分804中的掺杂剂浓度(例如，通过控制掺杂剂种类、离子束能量、布植制程800的布植剂量)以产生经布植部分804的所需蚀刻特征(例如，所需蚀刻速度)。在一些实例中，在随后蚀刻制程中经布植部分804的蚀刻速度是大于部分806的蚀刻速度(例如，超过三倍)。在一些实施例中，经布植部分804的掺杂剂浓度可大于部分806的掺杂剂浓度(例如，以重量计超过10％)。在一实例中，经布植部分804的掺杂剂浓度与部分806的掺杂剂浓度间的差是在约10％至约50％间。
在一些实施例中，布植制程800包含两步骤：第一步骤是具有向左倾斜角802的离子布植，使得离子束朝向沟槽706与708的左侧壁，且第二步骤是具有向右倾斜角802的另一离子布植，使得离子束朝向沟槽706与708的右侧壁。在一些实施例中，布植制程800在彼等两个步骤的任一者中不使用任何遮罩元件。
参看图8C的实例，绘示半导体结构200的简化俯视图。在一些实施例中，控制布植制程800(例如，通过控制扭转角)使得在第一区域206与第二区域208二者中隔层812不受布植制程800影响。如在图8C中绘示，在一些实施例中，在与虚设栅极结构602侧壁平行的方向施加布植制程800，使得隔层812保持大体上相同。
参看图1B、9A及9B，半导体制造方法100进行至步骤106，其中执行蚀刻制程使得移除第一隔层的顶部以在第一区域与第二区域二者中的沿鳍元件侧壁的源极/漏极区域中形成侧壁隔层。
参看图9A及9B的实例，在步骤116的示例性实施例中，执行蚀刻制程(例如，干式蚀刻制程、湿式蚀刻制程及/或其组合)以移除在源极/漏极区域中第一隔层702的顶部。在一些实施例中，此蚀刻制程包含干式蚀刻制程，此干式蚀刻制程使用包含含氟气体、含氯气体、其他蚀刻气体、或其组合的蚀刻剂，诸如CF4、SF6、NF3、或Cl2。在一些实施例中，控制蚀刻条件(例如，通过控制蚀刻剂及/或蚀刻时间)以获得所需隔层高度。在一些实施例中，选择蚀刻剂以获得针对经布植部分804及部分806的所需蚀刻选择性。在一实例中，其中在布植制程800期间布植碳离子，蚀刻剂可无氧或具有低于以重量计约10％的氧浓度。
在一些实施例中，可在执行蚀刻制程之后沿鳍元件306a、306b、306c及306d形成不同高度的隔层。在一些实施例中，在第一区域206中，完全移除沿鳍元件306a及306b的内侧壁的经布植部分804，并可移除沿鳍元件306a及306b内侧壁的部分806的上部以形成隔层902。隔层902(亦称为内隔层902)可沿鳍元件306a及306b的内侧壁设置并具有内隔层高908。在一些实施例中，可移除在第一区域206中的第一隔层702的经布植部分804的上部以形成沿鳍元件306a及306b外壁设置的具有外隔层高906的隔层900(亦称为外隔层900)。在一些实施例中，外隔层高906大于内隔层高908(例如，至少大于约30％)。在一些实施例中，外隔层高906是在约20nm与约60nm间的范围内。在一些实施例中，内隔层高908是在约1nm与约45nm间的范围内。
在一些实施例中，可设计各参数(例如，倾斜角802、掺杂剂种类、离子束能量、布植制程800的布植剂量、包含蚀刻剂及/或蚀刻制程的蚀刻时间的蚀刻条件)以获得针对经布植部分804及区域806的蚀刻选择性、外隔层高906及内隔层高908。例如，可设计使得在部分806的蚀刻速度与经布植部分804的第二蚀刻速度间的比例是约(高度808-内隔层高908)/(高度716+厚度720-外隔层高906)。在特定实例中，高度808是约44nm，内隔层高908是约4nm，高度716是约54nm，厚度720是约5nm，外隔层高906是约39nm，且在第一蚀刻速度与第二蚀刻速度间的比例是约2。在一些实施例中，可在鳍元件306a与306b间形成具有内隔层高908的沟槽912。
在一些实施例中，在第二区域208中，移除第一隔层702的经布植部分804的上部以形成位于沿鳍元件306c及306d侧壁设置的隔层904。在一些实例中，隔层904具有与外隔层高906大体上相同的高度。在一些实施例中，隔层904的高度是大于内隔层高908(例如，至少大于约30％)。在一些实施例中，隔层904的高度是在约20nm与约60nm间的范围内。
在一些实施例中，干式蚀刻制程不大体上影响在第一区域206与第二区域208二者中虚设栅极结构602的侧壁上的隔层812。
在一些实施例中，使用分离的后续蚀刻制程或相同蚀刻制程移除鳍元件306a、306b、306c及306d的顶部。在图9A及9B的实例中，移除在STI特征402上的部分鳍元件306a、306b、306c及306d。在第一区域206中，在隔层900与902间形成两个沟槽910，分别暴露鳍元件306a及306b的顶面。在一些实施例中，由于内隔层902具有小于外隔层900的外隔层高906的内隔层高908，第一区域206包含在沟槽910及912上的具有宽度318的沟槽920。
在一些实施例中，在移除鳍元件的顶部后，在第二区域208中，在隔层904间形成两个沟槽914，分别暴露鳍元件306c及306d顶面。
在一些实施例中，在STI特征402的顶面下方的鳍元件306a、306b、306c及306d未暴露，并因此在干式蚀刻制程期间未经蚀刻。相似地，在一些实施例中，在虚设栅极结构602下方的通道区域中未蚀刻鳍元件306a、306b、306c及306d。
参看图1B、10A及10B，半导体制造方法100随后进行至步骤118，其中执行磊晶生长制程以在鳍元件上形成源极/漏极特征。在一些实施例中，可通过在鳍元件的顶面上执行磊晶生长制程形成源极/漏极特征。
参看图10A及10B的实例，在一些实施例中，在半导体结构200A的第一区域206中，可通过隔层900及902横向限制源极/漏极特征1002在鳍元件306a及306b的顶面的生长。特定言之，源极/漏极特征1002包含分别在鳍元件306a及306b的暴露表面上通过磊晶生长半导体材料形成的源极/漏极特征1002a及源极/漏极特征1002b。通过沿各鳍元件侧壁设置的内隔层900及外隔层902横向限制源极/漏极特征1002a及1002b各者的生长。在源极/漏极特征1002a及1002b分别填充沟槽910之后，源极/漏极特征1002a及1002b于合并点1012合并，并随后生长为合并的源极/漏极特征1002。间距1006从合并点1012延伸至STI特征402的顶面。在一些实施例中，间距1006是小于外隔层900的隔层外隔层高906及/或隔层904的高度。在一些实施例中，间距1006可大于内隔层902的隔层内隔层高908。在一些实例中，高度1006是在约2nm与约5nm间的范围内。
在一些实施例中，形成源极/漏极特征1002亦提供形成具有高度1006的间隙1004。间隙1004可由空气填充并由此，称为“空气隙”。由在合并点1012合并的源极/漏极特征1002的两侧壁、隔层902及STI特征402的顶面界定空气隙1004。
在一些实施例中，如在图10A及10B中绘示，在第二区域208中，源极/漏极特征1008及1010包含通过分别在鳍元件306c及306d上磊晶生长半导体材料形成的材料。通过沿对应鳍元件的侧壁设置的两隔层904横向约束源极/漏极特征1008及1010各者的生长。在实例中，在分别填充在鳍元件306c及306d上的沟槽914后，源极/漏极特征1008及1010突出沟槽914之外。在一些实施例中，源极/漏极特征1008及1010的突出部分不合并。
在各实施例中，源极/漏极特征1002、1008及/或1010的生长半导体材料可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、或其他适宜材料。在一些实施例中，可在磊晶制程期间原位掺杂源极/漏极特征1002、1008及/或1010的磊晶生长材料。在一些实施例中，源极/漏极特征1002、1008及/或1010的磊晶生长材料不经原位掺杂，及(例如)执行取代布植制程以掺杂源极/漏极特征1002、1008及/或1010的磊晶生长材料。
在实施例中，鳍元件306a、306b、306c及306d是硅及源极/漏极特征1002、1008及/或1010的磊晶生长材料亦是硅。在一些实施例中，鳍元件306a、306b、306c及306d及源极/漏极特征1002、1008及/或1010的材料可包含相似但经不同掺杂的材料。在其他实施例中，鳍元件306a、306b、306c及306d包含第一半导体材料，及源极/漏极特征1002、1008及/或1010的磊晶生长材料包含与第一半导体材料不同的第二半导体。
在各实施例中，在不同制程或相同制程中可生长源极/漏极特征1002、1008及/或1010及/或包含不同材料及/或掺杂剂或掺杂剂分布。在实施例中，源极/漏极1002、1008及/或1010的磊晶生长材料是由磷掺杂的硅。在又一实施例中，磷掺杂剂浓度可在约5x1020个与约2x1021个原子/cm3间。源极/漏极特征1002、1008及/或1010的磊晶生长材料可或者经适宜掺杂以包含砷、锑、或其他N型供体材料。
参看图1B、11A及11B，半导体制造方法100随后进行至步骤120，其中在基板上形成层间介电(Inter-layer Dielectric,ILD)层。参看图11A及11B的实例，在步骤120的实施例中，在半导体结构200A的基板202上第一区域206及第二区域208二者中形成ILD层1102。
在一些实施例中，在形成ILD层1102前亦可在基板202上形成接触蚀刻终止层(Contact Etch Stop Layer,CESL)。在一些实例中，CESL包含氮化硅层、氧化硅层、氮氧化硅层及/或在此项技术中已知的其他材料。可通过等离子增强化学气相沉积(Plasma-enhanced Chemical Vapor Deposition,PECVD)制程及/或其他适宜沉积或氧化制程形成CESL。ILD层1102的示例性材料包含，例如，正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅诸如硼磷硅玻璃(BPSG)、熔融硅石玻璃(FSG)、磷硅玻璃(PSG)、硼掺杂硅玻璃(BSG)及/或其他适宜介电材料。可通过PECVD制程或其他适宜沉积技术沉积ILD层1102。在一些实施例中，在形成ILD层1102之后，半导体结构200A可经高温预算制程以退火ILD层。ILD层1102可包含多个层。
在一些实例中，在沉积ILD层之后，可执行平坦化制程(例如，CMP)以暴露虚设栅极结构的顶面。使用图11A及11B作为实例，平坦化制程移除在虚设栅极结构602上的部分ILD层1102(及CESI层(若存在))并使半导体结构200A的顶面平坦。此外，平坦化制程可移除在虚设栅极结构602上的硬遮罩606以暴露电极层604。
参看图1B、12A及12B，半导体制造方法100随后进行至步骤122，其中形成取代栅极及源极/漏极接触。半导体制造方法100的步骤122包含移除虚设栅极结构或其部分。作为一实例，从基板202移除先前形成的虚设栅极结构602(例如，介电层612及电极层604)。移除虚设栅极结构602的介电层612及电极层604产生开口或沟槽。可随后在沟槽或开口中形成最终栅极结构(例如，包含高K介电层及金属栅电极)，如下文描述。使用选择性蚀刻制程，诸如选择性湿式蚀刻、选择性干式蚀刻、或其组合执行虚设栅极堆叠特征的移除。
在一些实施例中，步骤122继续包含形成包含高K/金属栅极堆叠的取代功能栅极结构。参看图12A及12B的实例，在一些实施例中，在第一区域206中，可在通道区域中的鳍元件306a及306b上的沟槽或开口中形成最终栅极结构1202A，使得鳍元件306a及306b成为FinFET 1208的鳍元件。在一些实施例中，在第二区域208中，可在通道区域中的鳍元件306c上的沟槽或开口中形成最终栅极结构1202B，使得鳍元件306c成为FinFET 1210的鳍元件。在一些实施例中，可在通道区域中的鳍元件306d上的沟槽或开口中形成最终栅极结构1202C，使得鳍元件306d成为FinFET 1212的鳍元件。
在各实施例中，栅极结构1202A、1202B及1202C各者可包含高K栅极介电层及金属栅电极堆叠。栅极结构1202A、1202B及1202C各者亦可包含在鳍的通道区域上形成的界面层、在界面层上形成的高K电极介电层及在高-K栅极介电层上形成的金属层。如本文使用及描述，高-K栅极介电层包含具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(～3.9)。在高K/金属栅极堆叠中使用的金属层可包含金属、金属合金。或金属硅化物。此外，形成高K/金属栅极堆叠包含形成各栅极材料的沉积及移除过量栅极材料并由此平坦化半导体结构200A的顶面的一或更多CMP制程。
在一些实施例中，栅极结构1202A、1202B及1202C的界面层可包含介电材料诸如氧化硅(SiO2)、HfSiO、或氮氧化硅(SiON)。可通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)及/或其他适宜方法形成界面层。栅极结构1202A、1202B及1202C的栅极介电层可包含高K介电层诸如氧化铪(HfO2)。或者，栅极堆叠1502的栅极介电层可包含其他介电材料，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、其组合、或其他适宜材料。可通过ALD、物理气相沉积(PVD)、CVD、氧化及/或其他适宜方法形成栅极介电层。栅极结构1202A、1202B及1202C的金属层可包含单层或者多层结构，诸如具有经选择功函数的金属层的各组合以增强元件效能(功函数金属层)、衬层、湿润层、粘合层、金属合金或金属硅化物。举例而言，栅极结构1202A、1202B及1202C的金属层可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他适宜金属材料或其组合。此外，金属层可提供N型或P型功函数，可充当晶体管(例如，FinFET)栅电极，及在至少一些实施例中，栅极结构1202A、1202B及1202C的金属层可包含多晶硅层。在各实施例中，可通过ALD、PVD、CVD、电子束蒸发、或其他适宜制程形成栅极结构1202A、1202B及1202C的金属层。此外，可针对使用不同金属层的N-FET及P-FET晶体管分别形成栅极结构1202A、1202B及1202C的金属层。在各实施例中，可执行CMP制程以从栅极结构1202A、1202B及1202C的金属层移除过量金属，并由此提供栅极结构1202A、1202B及1202C的金属层的大体上平坦顶面。
在一些实施例中，步骤122继续而包含形成源极/漏极接触。参看图12A及12B的实例，分别在源极/漏极特征1002、1008及1010上形成源极/漏极接触1204A、1204B及1204C。在一些实施例中，在第一区域206中，可在FinFET1208的源极/漏极区域中的源极/漏极特征1002上形成源极/漏极接触1204A。源极/漏极接触1204A可包含具有U型横截面的硅化特征1206A。在一些实施例中，硅化特征1206A可包含接触源极/漏极特征1002的底面及两个侧壁。在一些实施例中，底面可具有介于约20nm与约90nm间的宽度1214。
在一些实施例中，在第二区域208中，可在FinFET 1210的源极/漏极区域中的源极/漏极特征1008上形成源极/漏极接触1204B。源极/漏极接触1204B可包含接触源极/漏极特征1008的具有宽度312的底面的硅化特征1206B。在一些实施例中，可在FinFET 1212的源极/漏极区域中的源极/漏极特征1010上形成源极/漏极接触1204C。硅化特征1206C可包含接触源极/漏极特征1010且具有宽度312的底面。
如在图12A的实例中绘示，沿栅极结构的侧壁设置的隔层812插入源极/漏极接触1204A、1204B及1204C，与栅极结构1202A、1202B及1202C。可通过各制程步骤诸如图案化及蚀刻以在源极/漏极特征中形成接触开口、层沉积、硅化、以及其他适宜处理步骤分别形成包含硅化特征1206A、1206B及1206C的源极/漏极接触1204A、1204B及1204C。
在一些实施例中，硅化特征1206A、1206B及1206C可包含硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、硅化钛(TiSi)、其他适宜导电材料及/或其组合。可通过包含沉积金属层、退火金属层使得此金属层能与硅反应形成硅化物，并随后移除未反应的金属层的制程，来形成硅化特征1206。
在一些实施例中，源极/漏极接触1204A、1204B及1204C可包含各导电材料，这些导电材料包含铜、钨、钛、氮化钛、其他适宜材料及/或其组合。在各实施例中，可通过ALD、PVD、CVD、电子束蒸发、或其他适宜制程形成源极/漏极接触1204A、1204B及1204C。在各实施例中，可执行CMP制程以从源极/漏极接触1204A、1204B及1204C移除过量金属，并由此提供源极/漏极特征1204A、1204B及1204C的金属层的大体上平坦顶面。
尽管示例性图12A及12B绘示在FinFET 1208中的两个鳍元件，但在各实施例中，FinFET 1208可包含任何数量鳍元件。进一步而言，尽管示例性图12A及12B绘示分别使用鳍元件306c及306d形成两个单鳍FinFET 1210及1212，但在一些实施例中，多鳍FinFET可包含鳍元件306c及306d二者，且在一些实施例中，第一多鳍FinFET可包含鳍元件306c，及第二多鳍FinFET可包含鳍元件306d。
在一些实施例中，第一区域206是包含各逻辑元件的核心区域。在一实例中，FinFET 1208可用于在核心区域中形成逻辑元件，例如，逻辑栅极诸如NAND、NOR及/或反相器。在一些实施例中，第二区域208是包含SRAM单元的SRAM区域。在一些实施例中，FinFET1210及FinFET 1210可为相同SRAM单元的晶体管(例如，PMOS上拉晶体管，NMOS下拉晶体管及/或NMOS通过栅极晶体管)。在一些实施例中，FinFET 1210可是第一SRAM单元的晶体管(例如，PMOS上拉晶体管、NMOS下拉晶体管、或NMOS通过栅极晶体管)，且FinFET 1212可为第二SRAM单元的晶体管(例如，PMOS上拉晶体管、NMOS下拉晶体管、或NMOS通过栅极晶体管)。
现在参看图1B及图13A、13B、14A、14B、15A、15B、16A及16B，在半导体制造方法100的分支A的示例性实施例中，在第一区域206中，完全移除沿第一区域206中鳍元件的内侧壁设置的第一隔层702。在这些实施例中，源极/漏极特征的生长不由沿鳍元件306a及306b的内侧壁设置的任何内隔层横向限制。此由如在图13A、13B、14A、14B、15A、15B、16A及16B中绘示的半导体结构200B说明。除下文指出的区别外，上文关于步骤114、116、118、120、122及图9A、9B、10A、10B、11A、11B、12A及12B提供的相同描述可适用。
现在参看图13A及13B的实例，于步骤116中，在执行蚀刻制程之后，移除经布植部分804的顶部以形成沿鳍元件设置的隔层。如在图13A及13B中绘示，在一些实施例中，在执行蚀刻制程之后，第一区域206包含沿鳍元件306a及306b外侧壁设置的具有外隔层高906的外隔层900，但不包含沿鳍元件306a及306b内侧壁设置的内隔层。在一些实施例中，可设计各参数(例如，鳍元件的尺寸、第一隔层702的厚度720、倾斜角802、掺杂剂种类、离子束能量、布植制程800的布植剂量)以获得针对经布植部分804及部分806的所需蚀刻选择性，使得通过蚀刻制程完全移除部分806，同时形成具有外隔层高906的外隔层900。例如，设计成使得部分806的第一蚀刻速度与经布植部分804的第二蚀刻速度间的比例是约(高度808)/(高度716+厚度720-外隔层高906)。在特定实例中，高度808是约44nm，高度716是约54nm，厚度720是约5nm，外隔层高906是约39nm，及第一蚀刻速度与第二蚀刻速度的比是约2.2。
在一些实施例中，移除鳍元件306a、306b、306c及306d的顶部(使用相同蚀刻制程或分离蚀刻制程)。如在图13A及13B中所绘示，在第一区域206中，在隔层900间形成具有宽度318的沟槽1302，暴露鳍元件306a及306b的顶面。
现在参看图1B、14A及14B，半导体制造方法100进行至步骤118，其中在半导体结构200B的第一与第二区域中形成源极/漏极特征。现在参看图14A及14B的实例，在第一区域206中，在沟槽1302中的鳍元件306a及306b上形成源极/漏极特征1402。由外隔层900横向限制源极/漏极特征1402的生长，且不由沿鳍元件306a及306b的内侧壁设置的任何内隔层横向限制。特定言之，源极/漏极特征1402包含通过分别在鳍元件306a及306b的暴露表面上磊晶生长半导体材料形成的源极/漏极特征1402a及源极/漏极特征1402b。源极/漏极特征1402a及1402b各者的生长仅由单隔层900横向限制。换言之，仅由隔层900界定源极/漏极特征1402a及1402b各者的侧壁。在一些实施例中，源极/漏极特征1402a及1402b可包含在不垂直于STI特征402顶面的方向从鳍元件306a及306b的内侧壁延伸的侧壁1410。源极/漏极特征1402a及1402b于合并点1408合并，并随后生长为合并源极/漏极特征1402。间距1406可在合并点1408与STI特征402的顶面间延伸。在一些实施例中，间距1406是小于外隔层900的隔层外隔层高906及/或隔层904的高度。在一些实例中，高度1406是在约1nm与5nm间的范围内。在一些实施例中，在源极/漏极特征1402与STI特征402的顶面间形成空气隙1404。空气隙1404具有由在合并点1408合并的侧壁1410与STI特征402的顶面界定的大体上三角形横截面。
在各实施例中，源极/漏极特征1402、1008及/或1010的生长半导体材料可是大体上类似于上文关于图10A及10B论述的源极/漏极特征1002、1008及/或1010的半导体材料。
现在参看图1B、15A及15B，半导体制造方法100进行至步骤120，其中形成ILD层。参看图15A及15B的实例，在步骤120的实施例中，在基板202上形成ILD层1102。在一些实施例中，在形成ILD层1102之前在基板202上亦形成接触蚀刻终止层(CESL)。ILD层1102可是大体上类似于上文关于图11A及11B论述的ILD层1102。在一些实例中，在沉积ILD层1102之后，可执行平坦化制程(例如，CMP)以暴露虚设栅极结构602的顶面，例如，包含移除硬遮罩606。
现在参看图1B、16A及16B，半导体制造方法100进行至步骤122，其中形成取代栅极及源极/漏极接触。现在参看图16A及16B的实例，从基板202上移除先前形成的虚设栅极结构602。移除虚设栅极结构602产生开口或沟槽。在一些实施例中，在第一区域206中，可在通道区域中鳍元件306a及306b上的沟槽或开口中随后形成最终栅极结构1202A，使得鳍元件306a及306b成为FinFET 1602的鳍。在一些实施例中，步骤122继续包含形成源极/漏极接触。在一些实施例中，在第一区域206中，可在FinFET 1602的源极/漏极区域中源极/漏极特征1402上形成源极/漏极接触1204A。源极/漏极接触1204A可包含具有U型横截面的硅化特征1206A。
在一些实施例中，尽管示例性图16A及16B绘示在FinFET 1602中的两个鳍元件，但在各实施例中，FinFET 1602可包含任何数量鳍元件。在一些实施例中，第一区域206是包含各逻辑元件的核心区域。在一实例中，FinFET 1602可用于在核心区域中形成逻辑元件，例如，逻辑栅极诸如NAND栅极，NOR栅极及/或反相器。
现在参看图1A及1C，在半导体制造方法100的示例性实施例中，在步骤112之后，半导体制造方法100进行至分支B，其中当移除在第一区域中沿鳍元件的隔层时，覆盖第二区域而非第一区域的保护层可用于保护第二区域。在这些实施例中，不由在第一区域中沿鳍元件的侧壁形成的任何隔层横向限制在第一区域中源极/漏极特征的生长，而由在第二区域中沿鳍元件的侧壁形成的隔层横向限制在第二区域中源极/漏极特征的生长。此通过在图17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A、23B、24A及24B中绘示的半导体结构200C说明。
现在参看图1C、17A及17B，在根据半导体制造方法100的分支B的一些实施例中，在在步骤112中基板上形成第一隔层之后，半导体制造方法100进行至步骤124，此处执行蚀刻制程以形成在第一区域与第二区域中沿鳍元件的隔层元件。
参看图17A及17B的实例，在一些实施例中，对半导体结构200C执行干式蚀刻制程以移除在源极/漏极区域中第一隔层702的上表面部分(例如，覆盖虚设栅极结构603的顶面的部分第一隔层702，鳍元件306a、306b、306c及306d及在源极/漏极区域中的STI特征302)。在一些实施例中，在第一区域206中，沿鳍元件306a及306b的侧壁形成隔层1702。在一些实施例中，在第二区域中，沿鳍元件306c及306d的侧壁形成隔层1704。
在一些实施例中，在第一区域206与第二区域208二者中，可通过干蚀刻制程回蚀刻第一隔层702以暴露虚设栅极结构602的氮化层610。干式蚀刻制程可大体上不影响在虚设栅极结构602的侧壁上形成的部分第一隔层702。因此，在虚设栅极结构602的侧壁上保留的第一隔层702形成隔层812。
现在参看图1C、18A及18B，半导体制造方法100随后进行至分支B的步骤126，此处在第二区域上沉积保护层，同时第一区域保持暴露。参看图18A及18B的实例，可在第二区域208中形成保护层1802，覆盖鳍元件306c及306d。在一些实施例中，保护层1802包含光阻材料，并可通过微影制程在基板202上形成。保护层1802可包含暴露第一区域206同时保护第二区域208的开口。
现在参看图1C、19A及19B，半导体制造方法100随后进行至步骤128，此处移除在第一区域中沿鳍元件侧壁的隔层。参看图19A及19B的实例，在一些实施例中，执行蚀刻制程以移除在第一区域206中的隔层1702。在一些实施例中，蚀刻制程可大体上不影响沿虚设栅极结构812的侧壁形成的隔层812，及/或鳍元件306a及306b。在一些实施例中，蚀刻制程包含使用蚀刻剂的干式蚀刻制程，此蚀刻剂包含含氟气体、含氯气体、其他蚀刻气体、或其组合，诸如CF4、SF6、NF3、或Cl2。
同时，由于第二区域208具有其上形成的保护层1802，蚀刻制程大体上不影响第二区域208。换言之，在第二区域208中隔层1704、鳍元件306c及306d及虚设栅极结构602保持大体上相同。于此制造阶段处，第二区域208包含沿鳍元件306c及306d侧壁的隔层1704，同时第一区域206不包含沿鳍元件306a及306b侧壁的任何隔层。
现在参看图1C、20A及20B，半导体制造方法100随后进行至步骤130，此处移除在第二区域上的保护层。参看图20A及20B的实例，在一些实施例中，在移除保护层1802之后，暴露第一区域206及第二区域208二者。在一些实施例中，可通过光阻剥离或灰化制程移除保护层1802。
参看图1C、21A及21B，半导体制造方法100随后进行至步骤132，此处移除在第一及第二区域二者中暴露的鳍元件。参看图21A及21B的实例，执行蚀刻制程以移除在第一区域206及第二区域208二者中的源极/漏极区域中的STI特征402的顶面上的鳍元件306a、306b、306c及306d，同时隔层1704及812保持大体上未经蚀刻。
在一些实施例中，在第一区域206中，在移除源极/漏极区域中的鳍元件306a及306b的顶部之后，在源极/漏极区域中鳍元件306a及306b的经暴露顶面2102大体上与STI特征402的顶面共面。
在一些实施例中，在第二区域208中，在移除在源极/漏极区域中的鳍元件306c及306d的顶部之后，鳍元件306c及306d的暴露顶面2102大体上与STI特征402的顶面共面。可在由隔层1704界定的沟槽2106中暴露鳍元件306c及306d的顶面2102。在一些实施例中，干式蚀刻制程可大体上不影响在第二区域中沿鳍元件306c及306d的侧壁形成的隔层1704。例如，干式蚀刻制程可使用包含氟及/或氧的蚀刻剂。
参看图1C、22A及22B，半导体制造方法100进行至步骤134，此处在半导体结构200C的第一及第二区域中形成源极/漏极特征。现在参看图22A及22B的实例，在一些实施例中，在第一区域206中，在鳍元件306a及306b上形成源极/漏极特征2202。未由任何隔层横向限制源极/漏极特征2202的生长。特定言之，源极/漏极特征2202包含通过分别在鳍元件306a及306b的暴露表面上磊晶生长半导体材料形成的源极/漏极特征2202a及源极/漏极特征2202b。未由任何隔层横向限制源极/漏极特征2202a及2202b各者的生长。在一些实施例中，源极/漏极特征2202a及2202b可包含在不垂直于STI特征402顶面的方向从鳍元件306a及306b的内侧壁延伸的侧壁1410。在一些实施例中，源极/漏极特征2202a及2202b可包含在不垂直于STI特征402顶面的方向从鳍元件306a及306b的外壁延伸的外侧壁2204。
在一些实施例中，源极/漏极特征2202a及2202b于合并点1408合并，并随后生长为源极/漏极特征2202。间距1406在合并点1408与STI特征402的顶面间延伸。在一些实施例中，间距1406是小于隔层904的高度。在一实例中，间距1406是在介于约2nm与5nm间的范围。在一些实施例中，可形成在源极/漏极特征2202与STI特征402的顶面间的空气隙1404。空气隙1404可具有高度1406且具有由各磊晶特征2202a及2202b的侧壁2206与STI特征402的顶面界定的大体上三角形横截面。
在一些实施例中，在第二区域208中，源极/漏极特征1008及1010包含通过分别在鳍元件306c及306d上磊晶生长半导体材料形成的材料。由沿各鳍元件侧壁设置的两个隔层1704横向限制源极/漏极特征1008及1010各者的生长。在实例中，在分别在鳍元件306c及306d上填充沟槽2106之后，源极/漏极特征1008及1010突出沟槽2106之外。在一些实施例中，不合并源极/漏极特征1008及1010的突出部分。
在各实施例中，源极/漏极特征2202、1008及/或1010的生长半导体材料可大体上类似于上文关于图10A及10B论述的源极/漏极特征1002、1008及/或1010的半导体材料。
参看图1C、23A及23B，半导体制造方法100进行至步骤136，此处形成层间介电(ILD)层。步骤136可大体上类似于半导体制造方法100的步骤120。参看图23A及23B的实例，在步骤136的实施例中，在基板202上形成ILD层1102。在一些实施例中，在形成ILD层1102之前在基板202上亦形成接触蚀刻终止层(CESL)。ILD层1102可大体上类似于上文关于图11A及11B论述的ILD层1102。在一些实例中，在沉积ILD层1102之后，可执行平坦化制程(例如，CMP)以暴露虚设栅极结构602的顶面，例如，包含移除硬遮罩606。
现在参看图1C、24A及24B，半导体制造方法100进行至步骤138，此处形成取代栅极及源极/漏极接触。步骤138包含移除虚设栅极结构或其部分并由功能栅极将其取代，例如，由高k/金属栅极堆叠取代。步骤123亦可包含形成源极/漏极接触。步骤138可大体上类似于半导体制造方法100的步骤122。现在参看图24A及24B的实例，从基板202移除先前形成的虚设栅极结构602。移除虚设栅极结构602产生开口或沟槽。
在一些实施例中，在第一区域206中，可在通道区域中的鳍元件306a及306b上的沟槽或开口中随后形成最终栅极结构1202A，使得鳍元件306a及306b成为FinFET 2402的鳍。
在一些实施例中，在第二区域208中，可在通道区域中的鳍元件306c上的沟槽或开口中随后形成最终栅极结构1202B，使得鳍元件306c成为FinFET1210的鳍。在一些实施例中，可在通道区域中的鳍元件306d上的沟槽或开口中随后形成最终栅极结构1202C，使得鳍元件306d成为FinFET 1212的鳍。
在一些实施例中，步骤138继续以包含形成源极/漏极接触。在一些实施例中，在第一区域206中，可在FinFET 2402的源极/漏极区域中的源极/漏极特征2202上形成源极/漏极接触1204A。源极/漏极接触1204A可包含具有U形横截面的硅化特征1206A。在一些实施例中，硅化特征1206A可包含接触源极/漏极特征2202的具有宽度1214的底面及接触源极/漏极特征2202的两个侧壁。在一些实施例中，宽度1214可等于或大于在相邻鳍元件306a及306b的外侧壁间的宽度318。在一些实施例中，宽度1214是介于约40nm与100nm间。
在一些实施例中，在第二区域208中，可在FinFET 1210的源极/漏极区域中的源极/漏极特征1008上形成源极/漏极接触1204B。源极/漏极接触1204B可包含接触源极/漏极特征1008的具有宽度312的底面的硅化特征1206B。在一些实施例中，可在FinFET 1212的源极/漏极区域中的源极/漏极特征1010上形成源极/漏极接触1204C。硅化特征1206C可包含接触源极/漏极特征1010的具有宽度312的底面。
在一些实施例中，移除虚设栅极结构并形成栅极结构及源极/漏极接触可大体上类似于上文关于步骤122，图12A及12B的栅极结构1202A、1202B、1202C，及源极/漏极接触1204A、1204B及1204C论述的彼等。
尽管示例性图24A及24B绘示在FinFET 2402中的两个鳍元件，但在各实施例中，FinFET 2402可包含任何数量鳍元件。进一步而言，尽管示例性图24A及24B绘示两个单鳍FinFET 1210及1212分别包含鳍元件306c及306d，但在一些实施例中，多鳍FinFET可包含鳍元件306c及306d二者，且在一些实施例中，第一多鳍FinFET可包含鳍元件306c，及第二多鳍FinFET可包含鳍元件306d。
在一些实施例中，第一区域206是包含各逻辑元件的核心区域。在一实例中，FinFET 2402可用于在核心区域中形成逻辑元件，例如，逻辑栅极诸如NAND、NOR及/或反相器。在一些实施例中，第二区域208是包含SRAM单元的SRAM区域，且FinFET 1210及1212可是相同SRAM单元或不同SRAM单元的晶体管(例如，PMOS上拉晶体管、NMOS下拉晶体管及/或NMOS通过栅极晶体管)。
现在参看图1A及1D，在半导体制造方法100的示例性实施例中，在步骤112之后，半导体制造方法100进行至分支C，其中覆盖第一区域而非第二区域的保护层可用于在随后布植制程期间保护第一区域。在第一区域与第二区域上亦可形成第二隔层。在这些实施例中，不由沿鳍元件侧壁的任何隔层横向限制在第一区域中源极/漏极特征的生长，而由包含在第二区域中沿鳍元件侧壁的两个层的隔层横向限制在第二区域中源极/漏极特征的生长。此通过如在图25A、25B、26、27A、27B、28、29、30、31A、31B、32A、32B、33、34A及34B中绘示的半导体结构200D说明。
现在参看图25A及25B的实例，其中绘示在根据半导体制造方法100的示例性实施例完成步骤112之后的半导体结构200D。如在图25A及25B中绘示，在一些实施例中，半导体结构200D包含第一区域206及第二区域208。第一区域206包含两个相邻鳍元件306a及306b。第二区域208包含四个鳍元件306c、306d、306e及306f。于此制造阶段，第一隔层702位于鳍元件306a、306b、306c、306d、306e及306f上。在一些实施例中，控制相邻鳍元件间的间距(亦称为鳍间距)以产生鳍元件306a及306b的所需鳍间距308、鳍元件306c及306d的所需鳍间距310及鳍元件306e及306f的所需鳍间距2502。在实施例中，鳍间距308是介于约30纳米(nm)与约60nm间。在实施例中，鳍间距310是介于约30nm与约60nm间。在实施例中，鳍间距2502是介于约30nm与约60nm间。在实施例中，鳍间距310是大体上等于鳍间距308。在实施例中，鳍间距310是大于鳍间距308(例如，超过约20％)。在实施例中，鳍间距2502是大于鳍间距310(例如，超过约20％)。
在一些实施例中，沟槽706在鳍元件306a与306b间形成，且具有沟槽宽712。沟槽708在鳍元件306c与306d间形成，且具有沟槽宽714。沟槽2504在鳍元件306e与306f间形成，且具有沟槽宽2506。在一些实施例中，沟槽宽712、714及2506受鳍间距308、310、2504，及第一隔层702的厚度720影响。
现在参看图1D及26，半导体制造方法100进行至步骤140，此处在第一区域中形成保护层，同时暴露第二区域。参看图26的实例，保护层2602可在第一区域206中形成，覆盖鳍元件306a及306b。在一些实施例中，保护层2602包含光阻材料，并可在基板202上通过微影制程形成。保护层2602可包含暴露第二区域208同时保护第一区域206的开口。
现在参看图1D、27A及27B，半导体制造方法100进行至步骤142，执行布植制程使得第一隔层包含经布植部分。参看图27A及27B的实例，对半导体结构200D执行布植制程2700。在一些实施例中，布植制程800包含将离子(例如，碳离子)植入部分第一隔层702的离子布植制程，并在第二区域208中形成第一隔层702的经布植部分2704。在一些实施例中，经布植部分2704可包含覆盖虚设栅极结构602的顶面的部分第一隔层702，鳍元件306a、306b、306c及306d，及在第二区域208中的源极/漏极区域中的STI特征302。
在一些实施例中，布植制程2700是以倾斜角2702施加至第一隔层702的倾斜布植。在一些实施例中，控制布植制程的倾斜角2702使得在鳍元件306a、306b、306c及306d的源极/漏极区域中，布植在第二区域208中的源极/漏极区域中的全部第一隔层702(例如，包含界定沟槽708及2504的部分)。在一些实施例中，倾斜角2702可是在约10度至约45度的范围内。
在一些实施例中，布植制程2700包含两步骤：第一步骤是具有向左倾斜角2702的离子布植，使得离子束朝向沟槽708与2504的左侧壁，及第二步骤是具有向右倾斜角2702的另一离子布植，使得离子束朝向沟槽708与2504的右侧壁。
在一些实施例中，在第二区域208中第一隔层702(例如，沿虚设栅极结构602侧壁设置的部分)是大体上不受布植制程800影响。就将任何离子植入这些部分而言，出于本案的目的量及浓度是足够低以致忽略不计。
现在参看图27B，其中绘示半导体结构200D的简化俯视图，其中仅绘示鳍元件306a、306b、306c、306d、306e及306f与虚设栅极结构602。在一些实施例中，控制布植制程2700(例如，通过控制扭转角)使得未由布植制程2700布植沿虚设栅极结构602的第一隔层702的侧壁。如在图27B中绘示，在一些实施例中，此可通过在平行于虚设栅极结构602侧壁的方向施加布植制程2700达成，使得沿虚设栅极结构602侧壁的第一隔层702保持大体上相同。
在一些实施例中，控制在经布植部分2704中的掺杂剂浓度(例如，通过控制掺杂剂种类、离子束能量、布植制程2700的布植剂量)以产生经布植部分2704的所需蚀刻特征(例如，所需蚀刻速度)。在一些实施例中，经布植部分2704可包含大于第一隔层702的其他部分的掺杂剂浓度的掺杂剂浓度(例如，超过以重量计10％)。在一实例中，在经布植部分2704与第一隔层702的其他部分间的掺杂剂浓度的区别是介于约10％至约50％。在一些实例中，在随后蚀刻制程中第一隔层702的其他部分的蚀刻速度是大于经布植部分2704的蚀刻速度(例如，超过三倍)。
同时，保护层2700保护第一区域206下方的各层(包含第一隔层702)不经布植制程2700中的离子布植。换言之，当将离子植入在第二区域208中的部分第一隔层702时，由于存在保护层2602，无离子植入在第一区域206中的第一隔层702中。
现在参看图1D及28，半导体制造方法100进行至步骤144，此处移除在第一区域中的保护层。参看图28的实例，在第一区域206中，移除保护层2602以暴露在第一区域206中的第一隔层702。在一些实施例中，可通过光阻剥离或灰化制程移除保护层2602。
现在参看图1D及29，半导体制造方法100进行至步骤146，此处执行蚀刻制程以移除除经布植部分2704外的第一隔层。参看图29的实例，在步骤146的示例性实施例中，执行蚀刻制程以移除在第一区域206与第二区域208二者中除经布植部分2704外的第一隔层702。在一些实施例中，蚀刻制程包含使用蚀刻剂的干式蚀刻制程，此蚀刻剂包含含氟气体、含氯气体、其他蚀刻气体、或其组合，诸如CF4、SF6、NF3、或Cl2。在一些实施例中，控制蚀刻条件(例如，通过控制蚀刻剂及/或蚀刻时间)以完全移除在第一区域206中的第一隔层702，而在第二区域208中的源极/漏极区域中第一隔层702的经布植部分2704保持大体上未经蚀刻。在一些实施例中，选择蚀刻剂以获得针对经布植部分2704及第一隔层702的其他部分的所需蚀刻选择性。在一实例中，其中在布植制程2700期间布植碳离子，蚀刻剂可是无氧或具有小于以重量计约10％的氧浓度。
在一些实施例中，由于经布植部分2704与第一隔层702的其他部分的不同蚀刻特征，在执行蚀刻制程之后，在第一区域206中，移除第一隔层702，暴露鳍元件306a及306b、虚设栅极结构602及STI特征402。在一些实施例中，在执行蚀刻制程之后，在第二区域208中，经布植部分2704保持在源极/漏极区域中，而移除沿虚设栅极结构602侧壁设置的第一隔层702，暴露虚设栅极结构602的侧壁。
参看图30的实例，在包含虚设栅极结构的侧壁的基板202上共形形成第二隔层3002。第二隔层可是在基板202上形成的共形介电层。举例而言，第二隔层3002的隔层材料可包含介电材料诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiON膜及/或其组合。在一些实施例中，第二隔层3002可包含多层，诸如主隔层壁、衬层及类似者。在一些实施例中，第二隔层3002的隔层材料可是与第一隔层702的隔层材料相同的材料。在一些实施例中，第二隔层3002及第一隔层702的隔层材料不同。举例而言，可通过使用制程诸如，CVD制程、低压CVD(SACVD)制程、可流动CVD制程、ALD制程、PVD制程、或其他适宜制程沉积介电材料来形成第二隔层3002。在一些实施例中，第二隔层3002具有介于约5nm与约10nm间的厚度3006。
在一些实施例中，在第一区域206中，由于已经从第一区域206移除第一层702，第二隔层3002可直接接触在源极/漏极区域中的鳍元件306a及306b及/或虚设栅极结构602的侧壁。在一些实施例中，在第二区域208中，在沿虚设栅极结构602的侧壁的源极/漏极区域中第一隔层702的经布植部分2704上及在虚设栅极结构602的顶面上第一隔层702的经布植部分2704上形成第二隔层3002。
在一些实施例中，在第二区域208中，第二隔层3002完全填充在鳍元件306c与306d间的沟槽708，并在源极/漏极区域中的鳍元件306c及306d上形成大体上平坦表面3008。在一些实施例中，第二隔层3002部分填充在鳍元件306e与306f间的沟槽2504，并在鳍元件306e与306f间形成沟槽3010。
在一些实施例中，于此制造阶段，在第一区域206中，具有厚度3006的第二隔层3002位于在源极/漏极区域中的鳍元件306a及306b上。相比之下，在第二区域208中，具有大于厚度3006的厚度3014的合并的隔层3012位于在源极/漏极区域中的鳍元件306c、306d、306e及306f上，其中隔层3012包含第一隔层702及第二隔层3002的经布植部分2704。
现在参看图1D、31A及31B，半导体制造方法100进行至步骤150，此处对第一及第二区域二者执行蚀刻制程，使得第一区域不包含沿鳍元件侧壁的任何隔层，而第二区域包含沿鳍元件侧壁的隔层。
参看图31A及31B的实例，在步骤150的示例性实施例中，在半导体结构200D的第一及第二区域二者上执行蚀刻制程。由于在第一区域206中位于鳍元件306a及306b上的单一第二隔层3002与在第二区域208中位于鳍元件306c、306d、306e及306f上的合并的隔层3012的不同蚀刻特征，可通过蚀刻制程获得在第一区域206与第二区域208中的不同隔层构型。在一些实施例中，蚀刻制程包含使用蚀刻剂的干式蚀刻制程，此蚀刻剂包含含氟气体、含氯气体、其他蚀刻气体、或其组合，诸如CF4、SF6、NF3、或Cl2。
在一些实施例中，在第一区域206中，蚀刻制程移除在鳍元件306a及306b上的全部第二隔层3002及在源极/漏极区域中的STI特征402，使得第一区域206不包含沿鳍元件306a及306b侧壁的任何隔层。
在一些实施例中，在第二区域208中，蚀刻制程移除在源极/漏极区域中的合并隔层3012的顶部(例如，在鳍元件306c、306d、306e及306f上的部分，及STI特征402)以形成沿鳍元件306c、306d、306e及306f侧壁的隔层。由于相邻鳍元件306c与306d的鳍间距310可与相邻鳍元件306e与306f的鳍间距2502不同，可了解在第二区域208中针对相邻鳍元件鳍元件306c及306d及针对相邻鳍元件鳍元件306e及306f的不同隔层构型。
在一些实施例中，针对相邻鳍元件306c及306d，沿鳍元件306c与306d的内侧壁形成隔层3108(亦称为内隔层3108)，及沿鳍元件306c及306d的外侧壁形成两个隔层3110(亦称为外隔层3110)。在一些实施例中，控制此蚀刻制程(例如，通过控制蚀刻时间)以产生内隔层3108及外隔层3110的所需高度。在一些实施例中，内隔层具有在约15nm至约70nm范围内的所需高度3114。在一些实施例中，外隔层3110具有在约10nm与约40nm范围内的所需高度3116。在一些实施例中，高度3114是大于高度3116(例如，至少约30％)。在一实例中，高度3114与高度3116相比大出约5nm至约30nm范围的间距。
在一些实施例中，内隔层3108及外隔层3110各者包含合并隔层3012，其包含第一隔层702及第二隔层3002的经布植部分2704。在一些实施例中，在外隔层3110中，第二隔层3002可具有高度3118。在一些实施例中，高度3118是小于高度3116。在一些实施例中，高度3118是在约5nm至约30nm的范围内。
在一些实施例中，针对相邻鳍元件306e及306f，沿鳍元件306e及306f的内侧壁及外侧壁形成隔层3112。在一些实施例中，通过间隙3128分离沿鳍元件306e及306f的内侧壁的隔层3112。在一些实施例中，控制此蚀刻制程(例如，通过控制蚀刻时间)以产生隔层3112的所需高度。在一些实施例中，隔层3112具有大体上与高度3116相同的所需高度3110。在一些实施例中，高度3120是在约10nm至约40nm的范围内。在一些实施例中，隔层3112各者包含合并隔层3012，其包含第一隔层702及第二隔层3002的经布植部分704。在一些实施例中，在隔层3112中，第二隔层3002具有高度3122。在一些实施例中，高度3122是与高度3118大体上相同。在一些实施例中，高度3122是在约5nm至约30nm的范围内。
在一些实施例中，在第一区域206及第二区域208二者中，此蚀刻制程大体上不影响沿虚设栅极结构602侧壁设置的第二隔层3002。在一些实施例中，通过蚀刻制程移除位于顶部虚设栅极结构602上的隔层(例如，在第一区域206中的第二隔层3002、在第二区域208中的合并隔层3012)的上部，并沿虚设栅极结构602的侧壁形成隔层3106。
在一些实施例中，使用相同蚀刻制程或分离后续蚀刻制程移除在STI特征402上的鳍元件306a、306b、306c、306d、306e及306f的顶部。在移除鳍元件的顶部之后，在第一区域206中，在源极与漏极区域中暴露大体上与STI特征402的顶面共面的鳍元件306a及306b的顶面3102。在第二区域208中，在内隔层3108与外隔层3118间形成两个沟槽3124，分别暴露鳍元件306c及306d的顶面。在隔层3112间形成两个沟槽3126，分别暴露鳍元件306e及306f的顶面。
在一些实施例中，在STI特征402的顶面下方的鳍元件306a、306b、306c、306d、306e及306f未暴露，并因此在蚀刻制程期间不经蚀刻。类似地，在一些实施例中，在虚设栅极结构602下方的通道区域中未蚀刻鳍元件306a、306b、306c、306d、306e及306f。
参看图1D、32A及32B，半导体制造方法100进行至步骤152，此处在半导体结构200D的第一及第二区域中形成源极/漏极特征。参看图32A及32B的实例，在一些实施例中，在第一区域206中，在鳍元件306a及306b上形成源极/漏极特征3202。源极/漏极特征3202的生长不受任何隔层横向限制。特定言之，源极/漏极特征3202包含通过分别在鳍元件306a及306b的暴露表面上磊晶生长半导体材料形成的源极/漏极特征3202a及源极/漏极特征3202b。源极/漏极特征3202a及3202b各者的生长不受任何隔层横向限制。在一些实施例中，源极/漏极特征3202a及3202b可包含在不垂直于STI特征402顶面的方向从鳍元件306a及306b的内侧壁及外侧壁延伸的侧壁1410及2204。
在一些实施例中，源极/漏极特征3202a及3202b于合并点1408合并，并随后生长为源极/漏极特征3202。间隔1406在合并点1408及STI特征402的顶面间延伸。在一些实施例中，间距1406是小于隔层904的高度。在一些实施例中，间距1406可是在约1nm与5nm的范围内。在源极/漏极特征3202与STI特征402的顶面间可形成空气隙1404。空气隙1404具有由各磊晶特征3202a与3202b的侧壁1410及STI特征402的顶面界定的大体上三角形横截面。在一些实施例中，空气隙1404具有高度1406。
在一些实施例中，侧壁1410及2204可是面对基板202的平面。或者，在一些实施例中，在完成生长制程时，磊晶生长材料3202可具有弯曲表面。可通过使用多个磊晶生长制程以形成源极/漏极特征3202来形成此弯曲表面，其中在各沉积之后进行蚀刻制程。在示例性制程中，在磊晶生长设备中提供蚀刻剂前驱体(例如，HCl)以提供磊晶生长中的原位蚀刻制程。
在一些实施例中，在第二区域208中，两个源极/漏极特征3212及3214包含分别在鳍元件306c及306d上通过磊晶生长半导体材料形成的材料。源极/漏极特征3212及3214各者的生长可受外隔层3110及内隔层3108在两相对面上横向限制。在一些实施例中，由于外隔层3110及内隔层3108可具有不同高度，源极/漏极特征3212及3215各者可具有由具有高度3116的外隔层3110界定的第一侧壁，及由具有高度3114的内隔层3108界定的面对第一侧壁的第二侧壁。在实例中，在分别于鳍元件306c及306d上填充沟槽3124之后，源极/漏极特征3212及3214可突出沟槽3124之外。在一些实施例中，源极/漏极特征3212及3214的突出部分不合并。
在一些实施例中，在第二区域208中，两个源极/漏极特征3216及3218包含通过分别在鳍元件306e及306f上磊晶生长半导体材料形成的材料。源极/漏极特征3216及3218各者的生长可受沿各鳍元件设置的两个隔层3112在两相对面上横向限制。源极/漏极特征3216及3218各者可具有由具有高度3120的隔层3112界定的两个侧壁。在实例中，在分别于鳍元件306e及306f上填充沟槽3126之后，源极/漏极特征3216及3218可突出沟槽3126之外。在一些实施例中，源极/漏极特征3216及3218的突出部分不合并。
在各实施例中，源极/漏极特征3202、3212、3214、3216及3218的生长半导体材料可大体上类似于上文关于图10A及10B论述的源极/漏极特征1002、1008及/或1010的半导体材料。
参看图1D及33，半导体制造方法100进行至步骤154，此处形成层间介电(ILD)层。步骤154可大体上类似于半导体制造方法100的步骤120。参看图33的实例，在步骤154的实施例中，在基板202上形成ILD层1102。在一些实施例中，在形成ILD层1102之前在基板202上亦形成接触蚀刻终止层(CESL)。ILD层1102可大体上类似于上文关于图11A及11B论述的ILD层1102。在一些实例中，在沉积ILD层1102之后，可执行平坦化制程(例如，CMP)以暴露虚设栅极结构602的顶面，例如，包含移除硬遮罩606。
现在参看图1D、34A及34B，半导体制造方法100进行至步骤156，此处形成取代栅极及源极/漏极接触。步骤156包含移除虚设栅极结构或其部分并由功能栅极将其取代，例如，由高k/金属栅极堆叠取代。步骤156可大体上类似于半导体制造方法100的步骤122。现在参看图34A及34B的实例，从基板202移除先前形成的虚设栅极结构602。虚设栅极结构602的移除产生开口或沟槽。
在一些实施例中，在第一区域206中，可在通道区域中的鳍元件306a及306b上的沟槽或开口中随后形成最终栅极结构1202A，使得鳍元件306a及306b成为FinFET 3402的鳍。
在一些实施例中，在第二区域208中，可在通道区域中的鳍元件306c及306d上的沟槽或开口中随后形成最终栅极结构1202B，使得鳍元件306c及306d成为FinFET 3404的鳍。
在一些实施例中，在第二区域208中，在通道区域中的鳍元件306e上可形成最终栅极结构1202C，使得鳍元件306e成为FinFET 1210的鳍。类似地，可在通道区域中的鳍元件306f上形成最终栅极结构1202D，使得鳍元件306f成为FinFET 1212的鳍。
在一些实施例中，步骤156继续以包含形成源极/漏极接触。在一些实施例中，在第一区域206中，在FinFET 3402的源极/漏极区域中的源极/漏极特征3202上形成源极/漏极接触1204A。源极/漏极接触1204A可包含具有U型横截面的硅化特征1206A。在一些实施例中，硅化特征1206A可包含接触源极/漏极特征3202的具有宽度1214的底面，及接触源极/漏极特征3202的两个侧壁。在一些实施例中，宽度1214可等于或大于在相邻鳍元件306a及306b的侧壁间的宽度318。在一些实施例中，宽度1214是介于约40nm与100nm间。
在一些实施例中，在第二区域208中，在FinFET 3404的源极/漏极区域中的源极/漏极特征3212及3214上形成源极/漏极接触1204B。源极/漏极接触1204B可包含硅化特征1206B。硅化特征1206B的第一部分可具有接合源极/源极特征3212的L型横截面。硅化特征1206B的第二部分可具有接合源极/漏极特征3214的反L型横截面。
在一些实施例中，在第二区域208中，可在FinFET 1210的源极/漏极区域中的源极/漏极特征3216上形成源极/漏极接触1204C。源极/漏极接触1204C可包含具有接合源极/漏极特征3216的反L型横截面的硅化特征1206C。在一些实施例中，可在FinFET 1212的源极/漏极区域中的源极/漏极特征3218上形成源极/漏极接触1204D。源极/漏极接触1204D可包含具有接合源极/漏极特征3216的L型横截面的硅化特征1206D。
尽管示例性图34A及34B绘示在FinFET 3402及3404各者中的两个鳍元件，但在各实施例中，FinFET 3402及3404各者可包含任何数量鳍元件。进一步而言，尽管示例性图34A及34B绘示两个单鳍FinFET 1210及1212分别包含鳍元件306e及306f，但在一些实施例中，多鳍FinFET可包含鳍元件306e及306f二者，且在一些实施例中，第一多鳍FinFET可包含鳍元件306e，及第二多鳍FinFET可包含鳍元件306f。
在一些实施例中，第一区域206是包含各逻辑元件的核心区域。在一实例中，FinFET 3402可用于在核心区域中形成逻辑元件，例如，逻辑栅极诸如NAND栅极、NOR栅极及/或反相器。在一些实施例中，第二区域208是包含SRAM单元的SRAM区域，及FinFET 3404、1210及1212可是相同SRAM单元或不同SRAM单元的晶体管(例如，PMOS上拉晶体管、NMOS下拉晶体管及/或NMOS通过栅极晶体管)。
半导体结构200A、200B、200C及/或200D各者可经进一步处理以形成在此项技术中已知的各特征及区域。例如，随后处理可在基板202上形成接触开口、接触金属、以及各接触、孔、导线及多层互连特征(例如，金属层及层间介电层)，经配置以连接各特征来形成可包含一或更多多栅极元件的功能电路。此实例进一步而言，多层互连可包含垂直互连，诸如孔及接触，及水平互连，诸如金属线。各互连特征可采用包含铜、钨及/或硅化物的各导电材料。在一实例中，金属镶嵌及/或双重金属镶嵌制程用于形成铜相关多层互连结构。此外，可在半导体制造方法100之前、期间及之后实施额外制程步骤，及可依照半导体制造方法100的各实施例取代或消除上文描述的一些制程步骤。
本案的实施例提供优于现存技术的优点，尽管应了解其他实施例可提供不同优点，并非全部优点必须在本文论述，及就全部实施例而言不需要特定优点。通过在相同基板的不同区域中使用针对FinFET的不同鳍侧壁构型，可基于针对特定区域的元件效能及/或密度需求控制在特定区域中FinFET的源极/漏极特征的磊晶生长。在一些实例中，就相同元件的相邻鳍而言基板的第一区域包含高于内隔层的外隔层，使得允许相同元件的相邻鳍的源极/漏极特征的磊晶生长在低于外隔层高度的合并点合并。由此，可增加彼元件的磊晶源极/漏极特征的体积以获得较低电阻及较高SiGe源极/漏极应变。在一些实例中，对于相同元件的相邻鳍，基板的第一区域不包含任何内隔层，此可进一步降低合并点并增加合并的源极/漏极特征的体积。在一些实例中，基板的第一区域不包含任何外隔层，使得彼元件的源极/漏极特征的外侧壁的横向生长不受任何隔层限制，此进一步增加源极/漏极特征的体积。在一些实例中，基板的第二区域包含沿鳍的各侧壁的隔层，使得鳍的磊晶源极/漏极特征不过度突出鳍之外并与相邻鳍的磊晶源极/漏极特征合并，由此避免与相邻元件短路并确保元件密度。
因此，在实施例中，提供一种包含基板的半导体元件，此基板包含第一、第二及第三鳍元件。第一源极/漏极磊晶特征位于第一及第二鳍元件上。第一源极/漏极磊晶特征位于第一鳍元件上的第一部分及第一源极/漏极磊晶特征位于第二鳍元件上的第二部分于合并点合并。第二源极/漏极磊晶特征位于第三鳍元件上。第二源极/漏极磊晶特征的第一侧壁接合沿第三鳍元件的第一侧壁设置的第一第三鳍隔层。第二源极/漏极磊晶特征的第二侧壁接合沿第三鳍元件的第二侧壁设置的第二第三鳍隔层。合并点具有小于第一第三鳍隔层的第二高度的第一高度。
根据多个实施例，半导体元件进一步包含浅沟槽隔离(STI)特征及空气隙。STI特征位于第一及第二鳍元件之间。空气隙插入第一源极/漏极磊晶特征与STI特征之间。空气隙是至少部分由第一源极/漏极磊晶特征的第一部分的第一侧壁、第一源极/漏极磊晶特征的第二部分的第二侧壁及STI特征的顶面界定。合并点由空气隙界定。
根据多个实施例，第一源极/漏极磊晶特征的第三侧壁接合沿第一鳍元件的第二第一鳍侧壁设置的第一鳍隔层。第一源极/漏极磊晶特征的第四侧壁接合沿第二鳍元件的第二第二鳍侧壁设置的第二鳍隔层。
根据多个实施例，半导体元件进一步包含第三源极/漏极磊晶特征。第三源极/漏极磊晶特征设置于位于基板上的第四鳍元件上。第四鳍元件邻近第三鳍元件。第一及第二鳍元件之间的第一距离小于第三及第四鳍元件之间的第二距离。第三源极/漏极磊晶特征的第一侧壁接合沿第四鳍元件的第一侧壁设置的第一第四鳍隔层。第三源极/漏极磊晶特征的第二侧壁接合沿第四鳍元件的第二侧壁设置的第二第四鳍隔层。
根据多个实施例，第一第三鳍隔层及第二第三鳍隔层每一个皆包含第一隔层及第二隔层。第一隔层设置于基板上。第二隔层设置于第一隔层上。
根据多个实施例，半导体元件进一步包含第三隔层、第四隔层及第五隔层。第三隔层设置于位于基板上的第四鳍元件及第五鳍元件上。第三隔层的第一侧壁接合第四鳍元件的第一第四鳍侧壁。第三隔层的第二侧壁接合第五鳍元件的第一第五鳍侧壁。第四隔层沿第四鳍元件的第二第四鳍侧壁设置。第五隔层沿第五鳍元件的第二第五鳍侧壁设置。第三隔层的第一高度大于第四隔层的第二高度。
根据多个实施例，第三、第四及第五隔层每一个皆包含第一隔层及第二隔层。第一隔层设置于基板上。第二隔层设置于第一隔层上。
根据多个实施例，第一高度至少比第二高度还大30％。
在另一实施例中，一种半导体元件包含含有第一鳍元件及邻近第一鳍元件的第二鳍元件的基板，及位于第一与第二鳍元件间的浅沟槽隔离(STI)特征。第一源极/漏极磊晶特征位于第一及第二鳍元件上。源极/漏极磊晶特征的第一侧壁接合沿远离第二鳍元件的第一鳍元件的第一第一鳍侧壁设置的第一隔层。源极/漏极磊晶特征的第二侧壁接合沿远离第一鳍元件的第二鳍元件的第一第二鳍侧壁设置的第二隔层。空气隙插入第一源极/漏极磊晶特征与STI特征之间。空气隙具有小于第一隔层高度的高度，及是至少部分由第一源极/漏极磊晶特征的第三侧壁与第四侧壁及STI特征的顶面界定。
根据多个实施例，第一高度至少比第二高度还小30％。
根据多个实施例，半导体元件进一步包含第三隔层及第四隔层。第三隔层沿面向第二鳍元件的第一鳍元件的第二第一鳍侧壁设置。第四隔层沿面向第一鳍元件的第二鳍元件的第二第二鳍侧壁设置。第三隔层的第三高度小于空气隙的第一高度。
根据多个实施例，第三及第四隔层的第一材料具有第一掺杂剂浓度。第一及第二隔层的第二材料具有大于第一掺杂剂浓度的第二掺杂剂浓度。
根据多个实施例，第一掺杂剂浓度及第二掺杂剂浓度间的差是大于10％。
根据多个实施例，半导体元件进一步包含第二源极/漏极磊晶特征及第三源极/漏极磊晶特征。第二源极/漏极磊晶特征设置于位于基板上的第三鳍元件上。第二源极/漏极磊晶特征接合沿第三鳍元件的侧壁设置的两第三鳍隔层。第三源极/漏极磊晶特征设置于邻近第三鳍元件的第四鳍元件上。第三源极/漏极磊晶特征接合沿第三鳍元件的侧壁设置的两第三鳍隔层。第一及第二鳍元件之间的第一距离小于第三及第四鳍元件之间的第二距离。
在另一实施例中，一种半导体元件制造的方法包含提供从基板延伸的多个相邻的第一鳍。多个相邻的第一鳍包含彼此相对的至少两个相邻内第一鳍侧壁。提供从基板延伸的第二鳍。在基板上沉积第一材料的第一隔层。执行布植制程以将在第一隔层的第一部分中的第一材料转变为第二材料。在第一隔层的第二部分中的第一材料保持大体上相同。执行第一蚀刻制程以形成沿第二鳍的侧壁的两个第二鳍隔层。在这些相邻的第一鳍上沉积第一磊晶层。第一磊晶层具有多个第一表面。多个第一表面各者位于多个相邻第一鳍上。在第二鳍上生长第二磊晶层。第二磊晶层的生长受两个第二鳍隔层横向限制。第二磊晶层具有位于第二鳍上的第二表面。
根据多个实施例，第一掺杂剂浓度至少比第二掺杂剂浓度还大10％。
根据多个实施例，执行蚀刻制程还包含移除第一区域的顶部以及部分地移除第一区域的底部，以沿至少两个内第一鳍侧壁形成内第一鳍隔层。第一磊晶层的生长受两个第一鳍隔层横向限制。
根据多个实施例，内第一鳍隔层具有第一高度，其小于两个外第一鳍隔层的第二高度。
根据多个实施例，执行蚀刻制程还包含完整移除第一区域。形成第一磊晶层包含形成空气隙接合第一磊晶层及设置于多个相邻第一鳍之间的浅沟槽隔离(STI)特征。空气隙是由第一磊晶层的两侧壁及STI特征的顶面界定。
根据多个实施例，基板包含具有两个横向相对的第二鳍侧壁的第二鳍。第一隔层包含具有第一掺杂剂浓度且设置于第二鳍上的第三区域。半导体元件制造的方法进一步包含通过使用蚀刻制程沿第二鳍侧壁形成第二鳍隔层，以移除第三区域的顶部；以及在第二鳍上生长第二磊晶层。第二磊晶层的生长受两个第二鳍隔层横向限制。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (1)

1.一种半导体元件，其特征在于，包含：
一基板，包含一第一鳍元件、一第二鳍元件及一第三鳍元件；
一第一源极/漏极磊晶特征，位于该第一鳍元件及该第二鳍元件上，其中该第一源极/漏极磊晶特征位于该第一鳍元件上的一第一部分与该第一源极/漏极磊晶特征位于该第二鳍元件上的一第二部分于一合并点合并；以及
一第二源极/漏极磊晶特征，位于该第三鳍元件上，
其中该第二源极/漏极磊晶特征的一第一侧壁接合沿该第三鳍元件的一第一侧壁设置的一第一第三鳍隔层，以及
其中该第二源极/漏极磊晶特征的一第二侧壁接合沿该第三鳍元件的一第二侧壁设置的一第二第三鳍隔层；
其中该合并点具有一第一高度，小于该第一第三鳍隔层的一第二高度。
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