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CN108122832A - Finfet和形成finfet的方法 - Google Patents

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CN108122832A
CN108122832A CN201711047931.7A CN201711047931A CN108122832A CN 108122832 A CN108122832 A CN 108122832A CN 201711047931 A CN201711047931 A CN 201711047931A CN 108122832 A CN108122832 A CN 108122832A
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Abstract

一个实施例是一种方法，包括凹进位于衬底上的半导体鳍上方的栅电极以从介电层的顶面形成第一凹槽，在位于凹进的栅电极上方的第一凹槽中形成第一掩模，凹进位于半导体鳍的源极/漏极区上方第一导电接触件以从介电层的顶面形成第二凹槽，以及在位于凹进的第一导电接触件上方的第二凹槽中形成第二掩模。本发明实施例涉及FINFET和形成FINFET的方法。

Description

FINFET和形成FINFET的方法
技术领域
本发明实施例涉及FINFET和形成FINFET的方法。
背景技术
随着半导体产业已进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致诸如鳍式场效应晶体管(FinFET)的三维设计的发展。通常的FinFET制造为具有通过例如蚀刻掉衬底的硅层的部分形成的从衬底延伸的薄垂直“鳍”(或鳍结构)。在这种垂直鳍中形成FinFET的沟道。在鳍上方(例如，包裹鳍)提供栅极。通过使栅极位于沟道的两侧上允许栅极从两侧上控制沟道。然而，具有的挑战是在半导体制造中实现这种部件和工艺。
发明内容
根据本发明的一些实施例，提供了一种形成鳍式场效应晶体管的方法，包括：凹进位于衬底上的半导体鳍上方的栅电极以从介电层的顶面形成第一凹槽；在凹进的所述栅电极上方的所述第一凹槽中形成第一掩模；凹进位于所述半导体鳍的源极/漏极区上方第一导电接触件以从所述介电层的顶面形成第二凹槽；以及在位于凹进的所述第一导电接触件上方的所述第二凹槽中形成第二掩模。
根据本发明的另一些实施例，还提供了一种形成鳍式场效应晶体管的方法，包括：在衬底上形成鳍；形成围绕所述鳍的隔离区；在所述鳍上方形成伪栅极结构；在所述伪栅极结构的相对两侧上外延生长源极/漏极区；在所述隔离区上方并围绕所述伪栅极结构形成层间电介质；用有源栅极结构替换所述伪栅极结构；凹进所述有源栅极结构以形成第一凹槽；在所述第一凹槽中形成第一掩模；穿过所述层间电介质形成至所述源极/漏极区的第一导电接触件；凹进所述第一导电接触件以形成第二凹槽；以及在所述第二凹槽中形成第二掩模。
根据本发明的又一些实施例，还提供了一种鳍式场效应晶体管结构，包括：第一鳍，位于衬底上方；隔离区，围绕所述第一鳍的下表面；栅极结构，沿着所述第一鳍的侧壁并位于所述第一鳍的上表面上方；源极/漏极区，位于邻近所述栅极结构的所述第一鳍上；介电层，位于所述隔离区上方并围绕所述栅极结构；第一掩模，位于所述栅极结构上方，所述第一掩模的顶面与所述介电层的顶面齐平；第一导电接触件，穿过所述介电层以接触所述源极/漏极区；以及第二掩模，位于所述第一导电接触件上方，所述第二掩模的顶面与所述介电层的顶面齐平。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是在三维视图中的鳍式场效应晶体管(FinFET)的实例。
图2至图6、图7A-图7C、图8A-图8C、图9A-图9C、图10A-图10C、图11A-图11C、图12A-图12C、图13A-图13C、图14A-图14C、图15A-图15C、图16A-图16C、图17A-图17C、图18A-图18C、图19A-图19C和图20A-图20C是根据一些实施例的制造FinFET的中间阶段的截面图。
图21A-图21C和22A-图22C是根据一些实施例的制造FinFET的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据各个实施例，提供了鳍场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。在使用先栅极工艺形成FinFET的上下文中讨论了本文讨论的一些实施例。在其他实施例中，可以使用后栅极工艺(有时称为替换栅极工艺)。讨论实施例的一些变化。本领域的普通技术人员将容易地理解，可以作出的其他修改预期在其他实施例的范围内。尽管以特定的顺序讨论方法实施例，但是可以以任何逻辑顺序实施各个其他方法实施例，并且可以包括比本文所描述的更少或更多的步骤。
在特定地描述所示实施例之前，通常描述本发明公开的实施例的特定优势特征和各个方面。一般来说，本发明是一种半导体器件及其形成方法，以提供简单且成本效益高的工艺流程，以减少在形成至栅电极的通孔时栅电极和源极/漏极接触件之间电短路/泄漏的可能性。此外，这种简单且成本效益高的工艺流程允许缩短栅电极的布局，因为至栅电极的通孔可以更靠近用于源极/漏极接触件的通孔。特别地，诸如以下公开的那些实施例包括以下工艺流程：利用栅电极和源极/漏极接触件两者上方的掩模，以允许至栅电极和源极/漏极接触件二者的通孔自对准。栅电极和源极/漏极接触件上方的掩模确保了即使上面的通孔不对准，上面的通孔也不会将栅电极与源极/漏极接触件电短路。
图1示出在三维视图中鳍式场效应晶体管(FinFET)30的实例。FinFET30包括位于衬底32上的鳍36。衬底32包括隔离区34，并且鳍36突出于隔离区34之上并且位于相邻的隔离区34之间。栅极电介质38沿着鳍36的侧壁并且位于鳍36的顶面上方，并且栅电极40位于栅极电介质38上方。源极/漏极区42和44设置在鳍36的相对于栅极电介质38和栅电极40的相对的两侧中。图13A至图13C还示出在稍后图中使用的参考截面。截面A-A穿过FinFET 30的沟道、栅极电介质38和栅电极40。截面B/C-B/C垂直于截面A-A并且沿着鳍36的纵轴并且在例如，源极/漏极区42和44之间的电流的方向上。为了简明，后续附图是指这些参考截面。
在使用后栅极工艺形成的FinFET的上下文中讨论本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺。此外，一些实施例预期在诸如平面FET的平面器件中的使用的各个方面。
图2至图20C是根据示例性实施例的在FinFET的制造中的中间阶段的截面图。图2至图6示出图1中示出的参考截面A-A，除了多个FinFET之外。在图7A至图20C中，以“A”符号结尾的图示出为沿着类似的截面A-A；以“B”符号结尾的图示出为沿着类似的截面B/C-B/C并且在衬底上的第一区中；以及以“C”符号结尾的图示出为沿着类似的截面B/C-B/C并且在衬底上的第二区中。
图2示出衬底50。衬底50可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的诸如块状半导体、绝缘体上半导体(SOI)衬底等的半导体衬底。衬底50可以是诸如硅晶圆的晶圆。通常，SOI衬底包括形成在绝缘层上的半导体材料层。例如，绝缘层可以是埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。还可以使用诸如多层衬底或梯度衬底的其他衬底。在一些实施例中，衬底50的半导体材料可包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。
衬底50具有第一区50B和第二区50C。第一区50B(其对应于后续以“B”结尾的图)可用于形成诸如NMOS晶体管的n-型器件(诸如n-型FinFET)。第二区50C(其对应于后续以“C”结尾的图)可用于形成诸如PMOS晶体管的p-型器件(诸如p-型FinFET)。
图3和图4示出形成鳍52以及在相邻的鳍52之间形成隔离区54。在图3中，在衬底50中形成鳍52。在一些实施例中，可通过在衬底50中蚀刻沟槽而在衬底50中形成鳍52。蚀刻可以是诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。
在图4中，在相邻的鳍52之间形成绝缘材料54以形成隔离区54。绝缘材料54可以是诸如氧化硅和/或含碳氧化物的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化为诸如氧化物的另一材料)、旋涂等或它们的组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。一旦形成绝缘材料，就实施退火工艺。在示出的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。可将绝缘材料54称为隔离区54。还在图4中，诸如化学机械抛光(CMP)的平坦化工艺可以去除任何多余的绝缘材料54并且形成共面的隔离区54的顶面和鳍52的顶面。
图5示出凹进隔离区54以形成浅沟槽隔离(STI)区54。凹进隔离区54，从而使得位于第一区50B和第二区50C中的鳍56从相邻的隔离区54之间突出。此外，隔离区54的顶面可以具有如图所示的平坦的表面、凸表面、凹表面(诸如凹陷的)或它们的组合。可通过适当的蚀刻将隔离区54的顶面形成为平面、凸面和/或凹面。可使用诸如对隔离区54的材料具有选择性的可接受的蚀刻工艺来凹进隔离区54。例如，可使用采用蚀刻或应用材料SICONI工具或稀释的氢氟酸(dHF)的化学氧化物去除。
本领域的普通技术人员将容易地理解，相对于图2至图5描述的工艺仅仅是如何形成鳍56的一个实例。在一些实施例中，可在衬底50的顶面上方形成介电层；可穿过介电层蚀刻沟槽；可在沟槽中外延生长同质外延结构；并且可凹进介电层使得同质外延结构从介电层突出以形成鳍。仍在其他实施例中，异质外延结构可用于鳍。例如，可凹进图4中的半导体条52，并且可在它们的位置处外延生长不同于半导体条52的材料。
在一些其他实施例中，可在衬底50的顶面上方形成介电层；可穿过介电层蚀刻沟槽；可使用不同于衬底50的材料在沟槽中外延生长异质外延结构；并且可凹进介电层使得异质外延结构从介电层突出以形成鳍56。
在外延生长同质外延结构或异质外延结构的一些实施例中，尽管可同时使用原位和注入掺杂，但可在生长期间原位掺杂生长的材料，这可避免之前和之后的注入。此外，在NMOS区中外延生长与PMOS区中的材料不同的材料可能是有利的。在各个实施例中，鳍56可包括硅锗(SixGe1-x，其中x可在约0和100之间)、碳化硅、纯或大致纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，形成III-V族化合物半导体的可使用的材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在图5中，可在鳍56、鳍52和/或衬底50中形成适当的阱。例如，可在第一区50B中形成P阱，并且可在第二区50C中形成N阱。
可使用光刻胶或其他掩模(未示出)实现用于不同区50B和50C的不同注入步骤。例如，在第一区50B中的鳍56和隔离区54上方形成光刻胶。图案化光刻胶以暴露衬底50的第二区50C，诸如PMOS区。可通过使用旋涂技术形成光刻胶并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，可以在第二区50C中实施n型杂质注入，并且光刻胶可以用作掩模以基本防止n型杂质注入到诸如NMOS区的第一区50B中。n型杂质可以是注入到第一区中的浓度等于或小于1018cm-3(诸如在从约1017cm-3至约1018cm-3的范围内)的磷、砷等。在注入后，诸如通过可接受的灰化工艺去除光刻胶。
在注入第二区50C之后，在第二区50C中的鳍56和隔离区54上方形成光刻胶。图案化光刻胶以暴露衬底50的第一区50B，诸如NMOS区。可通过使用旋涂技术形成光刻胶并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，就可在第一区50B中实施p-型杂质注入，并且光刻胶可充当掩模以基本防止p-型杂质注入到诸如PMOS区的第二区中。p型杂质可以是注入到第一区中的浓度等于或小于1018cm-3(诸如在从约1017cm-3至约1018cm-3的范围内)的硼、BF2等。在注入后，例如通过可接受的灰化工艺去除光刻胶。
在注入第一区50B和第二区50C后，可实施退火以活化注入的p-型和n-型杂质。注入可在例如NMOS区的第一区50B中形成p-阱，并在例如PMOS区的第二区50C中形成n-阱。在一些实施例中，尽管可同时使用原位和注入掺杂，但可在生长期间原位掺杂生长的外延鳍的材料，这可避免注入。
在图6中，在鳍56上形成伪介电层58。例如，伪介电层58可为氧化硅、氮化硅或它们的组合等，并且可根据可接受的技术沉积或热生长。在伪介电层58上方形成伪栅极层60，在伪栅极层60上方形成掩模层62。可在伪介电层58上方沉积伪栅极层60，并且然后诸如通过CMP、回蚀刻工艺或它们的组合平坦化伪栅极层60。可在伪栅极层60上方沉积掩模层62。例如，伪栅极层60可由多晶硅或非晶硅制成，但是还可使用对隔离区54的蚀刻具有高蚀刻选择性的其他材料。例如，掩模层62可包括氧化硅、氮化硅等。在该实例中，单个伪栅极层60和单个掩模层62可形成为跨过第一区50B和第二区50C。在其他实施例中，可在第一区50B和第二区50C中形成单独的伪栅极层，并且可在第一区50B和第二区50C中形成单独的掩模层。
在图7A、图7B和图7C中，使用可接受的光刻和蚀刻技术图案化掩模层62以在第一区50B中形成掩模72(如图7B所示)并且在第二区50C中形成掩模78(如图7C所示)。然后，通过可接受的蚀刻技术将掩模72和78的图案转印至伪栅极层60和伪介电层58以在第一区50B中形成伪栅极70并且在第二区50C中形成伪栅极76。伪栅极70和76覆盖鳍56的相应的沟道区。伪栅极70和76的纵向方向可大致垂直于相应的外延鳍的纵向方向。
在图8A、图8B和图8C中，可在相应的伪栅极70和76和/或鳍56的暴露表面上形成栅极密封间隔件80。热氧化或沉积，以及接着的各向异性蚀刻可形成栅极密封间隔件80。
在形成栅极密封间隔件80之后，可以实施用于轻掺杂的源极/漏极(LDD)区的注入。与上述图5中讨论的注入类似，可在例如NMOS区的第一区50B上方形成诸如光刻胶的掩模，同时暴露例如PMOS区的第二区50C，并且可将p-型杂质注入到第二区50C中暴露的鳍56内。然后可以去除掩模。后续地，可以在第二区50C上方形成诸如光刻胶的掩模，同时暴露第一区50B，并且可以将n型杂质注入到第一区50B中暴露的鳍56内。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区可以具有从约1015cm-3至约1016cm-3的杂质浓度。退火可用于活化注入的杂质。
此外，在图8A、图8B和图8C中，在鳍56中形成外延的源极/漏极区82和84。在第一区50B中，在鳍56中形成外延的源极/漏极区82，从而使得每个伪栅极70设置在外延源极/漏极区82的各个相邻配对之间。在一些实施例中，外延的源极/漏极区82可延伸到鳍52中。在第二区50C中，在鳍56中形成外延的源极/漏极区84，从而使得每个伪栅极76设置在外延的源极/漏极区84的各个相邻配对之间。在一些实施例中，外延的源极/漏极区84可延伸到鳍52中。
例如NMOS区的第一区50B中的外延的源极/漏极区82可以通过以下步骤形成：掩蔽例如PMOS区的第二区50C，并且在第一区50B中共形沉积伪间隔件层，接着各向异性蚀刻以沿着第一区50B中的伪栅极70的侧壁和/或栅极密封间隔件80形成伪栅极间隔件(未示出)。然后，蚀刻第一区50B中的外延鳍的源极/漏极区以形成凹槽。在凹槽中外延生长第一区50B中的外延的源极/漏极区82。外延的源极/漏极区82可包括诸如适用于n-型FinFET的任何可接受的材料。例如，如果鳍56为硅，则外延的源极/漏极区82可包括硅、SiC、SiCP、SiP等。外延的源极/漏极区82可具有从鳍56的相应表面凸起的表面并且可具有刻面(facets)。后续地，例如，通过蚀刻去除第一区50B中的伪栅极间隔件，同样去除第二区50C上的掩模。
例如PMOS区的第二区50C中的外延的源极/漏极区84可通过以下步骤形成：掩蔽例如NMOS区的第一区50B，并且在第二区50C中共形沉积伪间隔件层，接着是各向异性蚀刻以沿着第二区50C中的伪栅极76的侧壁和/或栅极密封间隔件80形成伪栅极间隔件(未示出)。然后，蚀刻第二区50C中的外延鳍的源极/漏极区以形成凹槽。在凹槽中外延生长第二区50C中的外延的源极/漏极区84。外延的源极/漏极区84可包括诸如适用于p-型FinFET的任何可接受的材料。例如，如果鳍56为硅，则外延的源极/漏极区84可包括SiGe、SiGeB、Ge、GeSn等。外延的源极/漏极区84可具有从鳍56的相应表面凸起的表面并且可具有刻面(facets)。后续地，例如，通过蚀刻去除第二区50C中的伪栅极间隔件，同样去除第一区50B上的掩模。
在图9A、图9B和图9C中，沿着伪栅极70和76的侧壁，在栅极密封间隔件80上形成栅极间隔件86。可通过共形沉积材料以及随后地各向异性蚀刻材料形成栅极间隔件86。栅极间隔件86的材料可为氮化硅、SiCN、含碳氧化硅、它们的组合等。栅极间隔件86还可沿着掩模72和78的侧壁向上延伸。
类似于先前讨论的用于形成轻掺杂源极/漏极区的工艺，可将掺杂剂注入外延的源极/漏极区82和84和/或外延鳍以形成源极/漏极区，接着是退火。源极/漏极区可以具有在从约1019cm-3至约1021cm-3的范围内的杂质浓度。用于第一区50B(例如，NMOS区)中的源极/漏极区的n型杂质可以是先前讨论的任何n型杂质，并且用于第二区50C(例如，PMOS区)中的源极/漏极区的p型杂质可以是先前讨论的任何p型杂质。在其他实施例中，可在生长期间原位掺杂外延的源极/漏极区82和84。
在图10A、图10B和图10C中，在图9A、图9B和图9C所示的结构上方沉积ILD 88。在实施例中，ILD88是通过可流动CVD形成的可流动膜。在一些实施例中，ILD 88由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成，并且可通过诸如CVD、旋涂、等离子体增强CVD(PECVD)或它们的组合的任何合适的方法沉积。
在图11A、图11B和图11C中，可以实施诸如CMP的平坦化工艺以使ILD88的顶面与伪栅极70和76的顶面平齐。CMP还可去除伪栅极70和76上的掩模72和78。因此，通过ILD 88暴露伪栅极70和76的顶面。
在图12A、图12B和图12C中，在蚀刻步骤中去除伪栅极70和76、栅极密封间隔件80、和伪介电层58的直接位于伪栅极70和76下面的部分，从而形成凹槽90。每个凹槽90暴露相应鳍56的沟道区。每个沟道区设置在相邻对的外延的源极/漏极区82和84之间。在去除期间，当蚀刻伪栅极70和76时，伪介电层58可用作蚀刻停止层。然后，在去除伪栅极70和76之后，可去除伪介电层58和栅极密封间隔件80。
在图13A、图13B和图13C中，形成栅极介电层92和96和栅电极94和98，用于替换栅极。栅极介电层92和96共形沉积在凹槽90中，诸如在鳍56的顶面和侧壁上以及栅极间隔件86的侧壁上，以及ILD 88的顶面上。根据一些实施例，栅极介电层92和96包括氧化硅、氮化硅或它们的多层。在其他实施例中，栅极介电层92和96包括高k介电材料，并且在这些实施例中，栅极介电层92和96可具有大于约7.0的k值，并且可包括金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐以及它们的组合。栅极介电层92和96的形成方法可包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。
接下来，栅电极94和98分别沉积在栅极介电层92和96上方，并且填充凹槽90的剩余部分。栅电极94和98可以由诸如TiN、TaN、TaC、Co、Ru、Al、W、它们的组合或它们的多层的含金属材料制成。在填充栅电极94和98之后，在步骤228中，可实施诸如CMP的平坦化工艺以去除栅极介电层92和96以及栅电极94和98的材料的多余部分，该多余部分位于ILD 88的顶面上方。因此，所得的栅电极94和98以及栅极介电层92和96的材料的剩余部分形成所得的FinFET的替换栅极。
可以同时发生栅极介电层92和96的形成，从而使得栅极介电层92和96由相同的材料制成，并且可以同时发生栅电极94和98的形成，从而使得栅电极94和98由相同的材料制成。然而，在其他实施例中，可通过不同的工艺形成栅极介电层92和96，使得栅极介电层92和96可由不同材料制成，并且可通过不同的工艺形成栅电极94和98，使得栅电极94和98可由不同材料制成。当使用不同的工艺时，各个掩蔽步骤可用于掩蔽和暴露适当的区域。
在图14A、图14B和图14C中，在蚀刻步骤中凹进栅极介电层92和96以及栅电极94和98，从而形成凹槽100和102。蚀刻步骤可以包括各向异性干蚀刻。例如，蚀刻步骤可以包括使用选择性地蚀刻栅极介电层92和96以及栅电极94和98，而不蚀刻ILD88或栅极间隔件86的反应气体的干蚀刻工艺。
在图15A、图15B和图15C中，掩模104和106分别形成于凹槽100和102中并且位于栅极介电层92和96以及栅电极94和98上方。掩模104和106在后续的自对准接触蚀刻步骤期间为栅极间隔件86提供保护，以确保自对准接触件不会使栅电极94和98中的一个与源极/漏极区82和84的对应的接触件短路(short)。例如，掩模104和106可包括例如氮化硅等。掩模104和106的材料组成可确保高膜密度和非挥发性蚀刻副产物。可以通过CVD、PVD、ALD、旋涂介电工艺等或它们的组合形成掩模104和106。在形成掩模104和106之后，可以实施CMP，从而使得掩模104和106、ILD88和栅极间隔件86的顶面齐平。
在图16A、图16B和图16C中，穿过ILD 88形成开口108和110，以分别暴露源极/漏极82和84的部分。可以在相同的工艺中或在单独的工艺中同时形成开口108和110的全部。可以使用可接受的光刻和蚀刻技术形成开口108和110。
在图17A、图17B和图17C中，在开口108和110中分别形成导电接触件112和114。在开口108和110中形成诸如扩散阻挡层、粘附层等的衬垫(未示出)和导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、铝、镍、钴等。可实施诸如CMP的平坦化工艺以从ILD 88的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成接触件112和114。可实施退火工艺以分别在外延的源极/漏极区82和84和接触件112和114之间的界面处形成硅化物。接触件112被物理连接并且电连接至外延的源极/漏极区82，以及接触件114被物理连接并且电连接至外延的源极/漏极区84。
在图18A、图18B和图18C中，在蚀刻步骤中凹进导电接触件112和114，从而形成凹槽116和118。蚀刻步骤可以包括各向异性干蚀刻或各向同性蚀刻。例如，蚀刻步骤可以包括使用基于卤素的反应气体的干蚀刻工艺，该反应气体选择性地蚀刻导电接触件112和114，而不蚀刻ILD88或掩模104或106。
在图19A、图19B和图19C中，分别在凹槽116和118中并且在导电接触件112和114上方形成掩模120和122。掩模120和122在栅电极94和98之上的后续接触件的形成期间为导电接触件112和114提供保护，以确保接触件不与源极/漏极区82和84的导电接触件112和114短路。掩模120和122可以包括例如碳氧化硅(SiOC)、碳化硅(SiC)等，或它们的组合。掩模120和122的材料组成可确保高膜密度和非挥发性蚀刻副产物。可以通过诸如包括等离子体增强CVD(PECVD)的CVD或旋涂介电工艺的任何合适的方法沉积掩模120和122。在一些实施例中，PECVD工艺的等离子体源可以是远程等离子体系统。在一些实施例中，等离子体源可以是电感耦合等离子体(ICP)等。
在一些实施例中，利用含自由基的等离子体组分(例如，第一反应源的含自由基的等离子体组分)与未激发的组分(例如，第二反应源)的组合来沉积掩模120和122以形成掩模120和122，其中，第一反应源是H2、O2等或它们的组合，第二反应源包括硅氧烷源和稀释源(稀释源为He)。在一些实施例中，工艺温度在从约200℃至约500℃的范围内，该工艺期间的压力在从约1托至约10托的范围内。在一些实施例中，远程等离子体源可以使用射频或微波，其功率在从约1000瓦特至约4000瓦的范围内。在一些实施例中，第一反应源包括H2，其流量在从约500标准立方厘米每分钟(sccm)至约25000sccm的范围内，第一反应源还包括O2，其流量在从约0sccm至约20sccm的范围内，并且第二反应源(例如硅氧烷源)具有在从约1sccm至约30sccm范围内的流量。
在形成掩模120和122之后，可以实施CMP，从而使得掩模120、122、104、106、ILD88和栅极间隔件86的顶面齐平。
在图20A、图20B和图20C中，分别穿过掩模120、122、104和106形成导电接触件126、128、130和132。分别穿过掩模120和122形成用于导电接触件126和128的开口。分别穿过掩模104和106形成用于接触件130和132的开口。可以在相同的工艺中或在单独的工艺中同时形成这些开口的全部。可使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、铝、镍、钴等。可实施诸如CMP的平坦化工艺以从ILD 88和掩模的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成接触件126、128、130和132。导电接触件126物理连接且电连接至导电接触件112，导电接触件128物理连接且电连接至导电接触件114，导电接触件130物理连接且电连接至栅电极94，而导电接触件106物理连接且电连接至栅电极98。
在本实施例中，首先在栅电极上方形成掩模104和106，并且其次在源极/漏极接触件上方形成掩模120和122，但是在其他实施例中，顺序可以相反，首先形成掩模120和122。在其他实施例中，在源极/漏极接触件上方形成掩模104和106，以及在栅电极上方形成掩模120和122。
虽然未具体示出，本领域普通技术人员将容易理解，可以对图20A、图20B和图20C中的结构实施进一步的处理步骤。例如，可在ILD 88上方形成各个IMD和它们对应的金属。
图21A-图21C和22A-图22C是根据一些实施例的制造FinFET的中间阶段的截面图。图21A-图21C和图22A-图22C中的实施例类似于图2至图20C所示的实施例，除了这些实施例包括位于源极/漏极接触件112和114与掩模120和122之间的衬垫绝缘层。达到图21A-21C所示的中间结构的材料和处理步骤可以类似于先前在图1至图18C中的描述的实施例，并且因此，这里不再重复描述。关于该实施例的类似于先前描述的实施例的那些的细节，本文不再赘述。
在图21A、图21B和图21C中，在图18A、图18B和图18C所示的结构上方以及在源极/漏极接触件112和114上方的开口116和118中形成衬垫绝缘层136和138。在一些实施例中，衬垫绝缘层136和138可以是包括铝、钛、铪、锆、钽、不同金属组分或它们的组合等的金属氧化物或金属氮化物，并且可以通过ALD、CVD、或它们的组合来形成。
在一些实施例中，用于形成衬垫绝缘层136和138的ALD工艺可以包括在ALD工艺之前的等离子体工艺，该等离子体工艺包括诸如H2、NH3等或它们的组合的含氢源。等离子体的优势是清洁表面并去除天然氧化物以改进粘合行为。等离子体的压力在从约1托至约10托的范围内，等离子体的功率在从约100瓦特至约1500瓦特的范围内。
在一些实施例中，形成衬垫绝缘层136和138可以包括等离子体工艺的后处理，所述等离子体工艺包括诸如H2、NH3等，或它们的组合的H基化学物质。后处理的益处是通过去除诸如有机源的杂质来致密化膜。后处理期间的压力在从约1托至约10托的范围内，以及等离子体的功率在从约100瓦特至约1500瓦特的范围内。
在一些实施例中，ALD工艺包括第一反应源和第二反应源，第一反应源为具有在从约10sccm至约300sccm的范围内的源流量的金属源，第二反应源是具有在从约1000sccm至约10000sccm的范围内的源流量的含氮源。在这些实施例中，ALD工艺温度在从约200℃至约400℃的范围内，以及压力在从约1托至约10托的范围内。
在形成衬垫绝缘层136和138之后，可以从ILD88和掩模104和106的顶面去除多余的衬垫绝缘层136和138。
在图22A、图22B和图22C中，分别穿过掩模120、122、104和106形成导电接触件126、128、130和132。分别穿过掩模120和122以及衬垫绝缘层136和138来形成用于导电接触件126和128的开口。分别穿过掩模104和106形成用于接触件130和132的开口。可以在相同的工艺中或在单独的工艺中同时形成这些开口的全部。可使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、铝、镍、钴等。可实施诸如CMP的平坦化工艺以从ILD 88和掩模的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成接触件126、128、130和132。导电接触件126物理连接且电连接至导电接触件112，导电接触件128物理连接且电连接至导电接触件114，导电接触件130物理连接且电连接至栅电极94，而导电接触件106物理连接且电连接至栅电极98。
在本实施例中，首先在栅电极上方形成掩模104和106，并且其次在源极/漏极接触件上方形成掩模120和122，但是在其他实施例中，顺序可以相反，首先形成掩模120和122。在其他实施例中，在源极/漏极接触件上方形成掩模104和106，并且在栅电极上方形成掩模120和122。
虽然未具体示出，本领域普通技术人员将容易地理解，可以对图22A、图22B和图22C中的结构实施进一步的处理步骤。例如，可在ILD 88上方形成各个IMD和它们对应的金属。
在一些其他实施例中，可以利用替换接触件技术来形成用于FinFET的导电接触件。通过形成伪接触件，然后用导电接触件替换伪接触件来形成替换接触件。可以通过三层光刻将替换接触件图案转印至伪接触件材料来形成伪接触件，其可以包括在伪接触件材料上图案化掩模层，以及然后在掩模层上形成光刻胶顶层。在后续处理步骤中可以使用干蚀刻工艺来去除伪接触件的部分，并且可以在剩余的伪接触件周围形成层间电介质(ILD)。
通过在栅电极和源极/漏极接触件两者上方提供自对准掩模，当形成至栅电极和/或源极/漏极接触件的通孔时，栅电极和源极/漏极接触件之间的电短路/泄漏的可能性降低。此外，栅电极和源极/漏极接触件两者上方的这些自对准掩模允许栅电极的布局缩短，因为至栅电极的通孔可以更靠近源极/漏极接触件的通孔。栅电极和源极/漏极接触件上方的这些掩模确保了即使上面的通孔不对准，上面的通孔也不会将栅电极与源极/漏极接触件电短路。
一个实施例是一种方法，包括凹进位于衬底上的半导体鳍上方的栅电极以从介电层的顶面形成第一凹槽，在凹进的栅电极上方的第一凹槽中形成第一掩模，凹进位于半导体鳍的源极/漏极区上方的第一导电接触件以从介电层的顶面形成第二凹槽，以及在位于凹进的第一导电接触件上方的第二凹槽中形成第二掩模。
另一实施例是一种方法，包括在衬底上形成鳍，形成围绕鳍的隔离区，在鳍上方形成伪栅极结构，在伪栅极结构的相对侧上外延生长源极/漏极区，在隔离区上方并围绕伪栅极结构形成层间电介质，用有源栅极结构替换伪栅极结构，凹进有源栅极结构以形成第一凹槽，在第一凹槽中形成第一掩模，穿过层间电介质形成至源极/漏极区的第一导电接触件，凹进第一导电接触件以形成第二凹槽，以及在第二凹槽中形成第二掩模。
另一实施例是一种结构，其包括位于衬底上方的第一鳍，围绕第一鳍的下表面的隔离区，沿着第一鳍的侧壁并位于第一鳍的上表面上方的栅极结构，栅极结构限定第一鳍中的沟道区，位于邻近栅极结构的第一鳍上的源极/漏极区，位于隔离区上方并围绕栅极结构的介电层，位于栅极结构上方的第一掩模，第一掩模具有与介电层的顶面齐平的顶面，穿过介电层以接触源极/漏极区的第一导电接触件，以及位于第一导电接触件上方的第二掩模，第二掩模具有与介电层的顶面齐平的顶面。
根据本发明的一些实施例，提供了一种形成鳍式场效应晶体管的方法，包括：凹进位于衬底上的半导体鳍上方的栅电极以从介电层的顶面形成第一凹槽；在凹进的所述栅电极上方的所述第一凹槽中形成第一掩模；凹进位于所述半导体鳍的源极/漏极区上方第一导电接触件以从所述介电层的顶面形成第二凹槽；以及在位于凹进的所述第一导电接触件上方的所述第二凹槽中形成第二掩模。
在上述方法中，所述第一凹槽形成在所述第二凹槽之前。
在上述方法中，所述第二凹槽形成在所述第一凹槽之前。
在上述方法中，所述第一掩模的材料组成不同于所述第二掩模的材料组成。
在上述方法中，还包括：在所述第二凹槽中形成衬垫绝缘层，所述衬垫绝缘层插接在所述第一导电接触件和所述第二掩模之间。
在上述方法中，所述衬垫绝缘层是包括铝、钛、铪、锆、钽或它们的组合的金属氧化物或金属氮化物，并且其中，所述第二掩模包括氮氧化硅、碳化硅、含碳氧化硅或它们的组合。
在上述方法中，所述第一掩模包括氮化硅，并且其中，所述第二掩模包括氮氧化硅、碳化硅、含碳氧化硅或它们的组合。
在上述方法中，还包括：穿过所述第一掩模形成将连接至所述栅电极的第二导电接触件；穿过所述第二掩模形成将电连接至所述第一导电接触件的第三导电接触件。
在上述方法中，所述介电层、所述第二导电接触件和第三导电接触件的顶面齐平。
在上述方法中，还包括：在所述半导体鳍上方形成伪栅极结构；在所述伪栅极结构的侧壁上形成栅极间隔件；围绕所述栅极间隔件和所述伪栅极结构形成所述介电层；以及用有源栅极结构替换所述伪栅极结构，所述有源栅极结构包括位于所述半导体鳍上的栅极电介质和位于栅极电介质上的所述栅电极。
根据本发明的另一些实施例，还提供了一种形成鳍式场效应晶体管的方法，包括：在衬底上形成鳍；形成围绕所述鳍的隔离区；在所述鳍上方形成伪栅极结构；在所述伪栅极结构的相对两侧上外延生长源极/漏极区；在所述隔离区上方并围绕所述伪栅极结构形成层间电介质；用有源栅极结构替换所述伪栅极结构；凹进所述有源栅极结构以形成第一凹槽；在所述第一凹槽中形成第一掩模；穿过所述层间电介质形成至所述源极/漏极区的第一导电接触件；凹进所述第一导电接触件以形成第二凹槽；以及在所述第二凹槽中形成第二掩模。
在上述方法中，所述第一凹槽形成在所述第二凹槽之前。
在上述方法中，所述第二凹槽形成在所述第一凹槽之前。
在上述方法中，还包括：在所述第二凹槽中形成衬垫绝缘层，所述衬垫绝缘层插接在所述第一导电接触件和所述第二掩模之间。
在上述方法中，所述第一掩模包括氮化硅，并且其中，所述第二掩模包括氮氧化硅、碳化硅、含碳氧化硅或它们的组合。
在上述鳍式场效应晶体管结构中，所述衬垫绝缘层是包括铝、钛、铪、锆、钽或它们的组合的金属氧化物或金属氮化物。
在上述方法中，还包括：穿过所述第一掩模形成将连接至所述有源栅极结构的第二导电接触件；以及穿过所述第二掩模形成将电连接至所述第一导电接触件的第三导电接触件。
根据本发明的又一些实施例，还提供了一种鳍式场效应晶体管结构，包括：第一鳍，位于衬底上方；隔离区，围绕所述第一鳍的下表面；栅极结构，沿着所述第一鳍的侧壁并位于所述第一鳍的上表面上方；源极/漏极区，位于邻近所述栅极结构的所述第一鳍上；介电层，位于所述隔离区上方并围绕所述栅极结构；第一掩模，位于所述栅极结构上方，所述第一掩模的顶面与所述介电层的顶面齐平；第一导电接触件，穿过所述介电层以接触所述源极/漏极区；以及第二掩模，位于所述第一导电接触件上方，所述第二掩模的顶面与所述介电层的顶面齐平。
在上述鳍式场效应晶体管结构中，还包括衬垫绝缘层，所述衬垫绝缘层插接在所述第一导电接触件和所述第二掩模之间。
在上述鳍式场效应晶体管结构中，所述第一掩模的材料组成不同于所述第二掩模的材料组成。
在上述鳍式场效应晶体管结构中，所述第一掩模包括氮化硅，并且其中，所述第二掩模包括氮氧化硅、碳化硅、含碳氧化硅或它们的组合。
在上述鳍式场效应晶体管结构中，所述衬垫绝缘层是包括铝、钛、铪、锆、钽或它们的组合的金属氧化物或金属氮化物。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成鳍式场效应晶体管的方法，包括：
凹进位于衬底上的半导体鳍上方的栅电极以从介电层的顶面形成第一凹槽；
在凹进的所述栅电极上方的所述第一凹槽中形成第一掩模；
凹进位于所述半导体鳍的源极/漏极区上方第一导电接触件以从所述介电层的顶面形成第二凹槽；以及
在位于凹进的所述第一导电接触件上方的所述第二凹槽中形成第二掩模。
2.根据权利要求1所述的方法，其中，所述第一凹槽形成在所述第二凹槽之前。
3.根据权利要求1所述的方法，其中，所述第二凹槽形成在所述第一凹槽之前。
4.根据权利要求1所述的方法，其中，所述第一掩模的材料组成不同于所述第二掩模的材料组成。
5.根据权利要求1所述的方法，还包括：
在所述第二凹槽中形成衬垫绝缘层，所述衬垫绝缘层插接在所述第一导电接触件和所述第二掩模之间。
6.根据权利要求5所述的方法，其中，所述衬垫绝缘层是包括铝、钛、铪、锆、钽或它们的组合的金属氧化物或金属氮化物，并且其中，所述第二掩模包括氮氧化硅、碳化硅、含碳氧化硅或它们的组合。
7.根据权利要求1所述的方法，其中，所述第一掩模包括氮化硅，并且其中，所述第二掩模包括氮氧化硅、碳化硅、含碳氧化硅或它们的组合。
8.根据权利要求1所述的方法，还包括：
穿过所述第一掩模形成将连接至所述栅电极的第二导电接触件；
穿过所述第二掩模形成将电连接至所述第一导电接触件的第三导电接触件。
9.一种形成鳍式场效应晶体管的方法，包括：
在衬底上形成鳍；
形成围绕所述鳍的隔离区；
在所述鳍上方形成伪栅极结构；
在所述伪栅极结构的相对两侧上外延生长源极/漏极区；
在所述隔离区上方并围绕所述伪栅极结构形成层间电介质；
用有源栅极结构替换所述伪栅极结构；
凹进所述有源栅极结构以形成第一凹槽；
在所述第一凹槽中形成第一掩模；
穿过所述层间电介质形成至所述源极/漏极区的第一导电接触件；
凹进所述第一导电接触件以形成第二凹槽；以及
在所述第二凹槽中形成第二掩模。
10.一种鳍式场效应晶体管结构，包括：
第一鳍，位于衬底上方；
隔离区，围绕所述第一鳍的下表面；
栅极结构，沿着所述第一鳍的侧壁并位于所述第一鳍的上表面上方；
源极/漏极区，位于邻近所述栅极结构的所述第一鳍上；
介电层，位于所述隔离区上方并围绕所述栅极结构；
第一掩模，位于所述栅极结构上方，所述第一掩模的顶面与所述介电层的顶面齐平；
第一导电接触件，穿过所述介电层以接触所述源极/漏极区；以及
第二掩模，位于所述第一导电接触件上方，所述第二掩模的顶面与所述介电层的顶面齐平。
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