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TW201834054A - 電晶體及其形成方法 - Google Patents

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TW201834054A
TW201834054A TW106126211A TW106126211A TW201834054A TW 201834054 A TW201834054 A TW 201834054A TW 106126211 A TW106126211 A TW 106126211A TW 106126211 A TW106126211 A TW 106126211A TW 201834054 A TW201834054 A TW 201834054A
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transistor
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劉書豪
王參群
陳亮吟
黃淨惠
譚倫光
張惠政
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台灣積體電路製造股份有限公司
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Abstract

在用以形成電晶體的後閘極製程，介電層是形成在中間電晶體結構的上方，此中間電晶體結構包含通常以複晶矽形成的虛置閘極。例如圖形化複晶矽、平坦化上述結構的頂層等的各種製程，會在形成金屬閘極來取代虛置閘極時減少對閘極高度的控制能力、減少對用於鰭式場效電晶體的鰭狀物高度的控制能力等。例如在執行上述製程前將矽等植入介電層內等的增加介電層對這些製程的侵蝕的抗性的技術，會減少頂表面的移除量，而改善對所製得的結構尺寸及效能的控制能力。

Description

電晶體及其形成方法
本揭露是關於半導體製程技術，特別是關於電晶體及其形成方法。
隨著積體電路尺寸的縮減及裝置密度的增加，存在以更高密度來封裝愈來愈小的電晶體結構之需求，同時仍要維持可接受的效能的水平，即使是在要求較低的操作電壓及更低耗能之下。這樣的裝置包含例如鰭式場效電晶體等的多重閘極電晶體。目前需求以更高效率且更高可靠度來製造這樣的裝置的製程。
本揭露的一實施例是提供一種電晶體的形成方法，包含：在一基底上形成一中間半導體結構，上述中間半導體結構具有一虛置(dummy)閘結構；在上述中間半導體結構及上述虛置閘結構的上方，沉積一介電層；對上述介電層執行至少一道加工，以改善上述介電層之相對於一預定蝕刻製程的蝕刻抗性；以及使用上述預定蝕刻製程來移除上述虛置閘結構。
本揭露的另一實施例是提供一種電晶體的形成方法，包含：形成一鰭狀結構，其延伸自一基底且被一隔離層圍繞；在上述鰭狀結構的上方沉積一複晶矽層；將上述複晶矽層 圖形化而形成複數個虛置結構，上述虛置結構包含延伸於上述鰭狀結構的上方的一虛置閘結構；在上述鰭狀結構形成一源極區與一汲極區，上述源極區相鄰於上述虛置閘結構的一第一側，上述汲極區相鄰於上述虛置閘結構的一第二側；在上述鰭狀結構與上述虛置閘結構的上方，形成一層間介電質(inter-level dielectric；ILD)；移除上述虛置結構的一部分以形成複數個凹部；在上述凹部內與上述虛置閘結構及上述層間介電質的上方沉積一填充材料；將上述填充材料平坦化，以曝露上述虛置閘結構與上述層間介電層；對上述層間介電層加工以增加其對一預定蝕刻製程的抗性；執行上述預定蝕刻製程以移除上述虛置閘結構；以及形成一金屬閘結構以取代被移除的上述虛置閘結構。
本揭露的又另一實施例是提供一種電晶體，包含：一鰭狀結構，其延伸自一基底且在一第一方向沿著上述基底的一主表面延伸；一金屬閘極，在垂直於上述第一方向的一第二方向沿著上述基底的上述主表面延伸，上述金屬閘極延伸於上述鰭狀結構的一頂部表面與側壁的上方；一第一層間介電層在上述鰭狀結構的上方，上述第一層間介電層具有一開口於其中，上述金屬閘極形成於上述開口；以及一已加工的區域在上述第一層間介電層中，上述已加工的區域從上述第一層間介電層的一最上表面向上述第一層間介電層內延伸，上述已加工的區域為一氧化矽材料的一富矽-矽鍵的區域。
30‧‧‧鰭式場效電晶體
32‧‧‧基底
34‧‧‧隔離區
36‧‧‧鰭狀物
38‧‧‧閘介電質
40‧‧‧閘極
42、44‧‧‧源極/汲極區
50‧‧‧基底
50B‧‧‧第一區域
50C‧‧‧第二區域
52、56‧‧‧鰭狀物
54‧‧‧隔離區
58‧‧‧虛置介電層
60‧‧‧虛置閘極層
62‧‧‧罩幕層
70、70’、70”、70'''、76‧‧‧虛置閘極
77‧‧‧犧牲材料
72、75、78‧‧‧罩幕
79‧‧‧製程
80‧‧‧閘極密封間隔物
81‧‧‧區域
82、84‧‧‧磊晶源極/汲極區
86‧‧‧閘極間隔物
88、100‧‧‧層間介電層
89‧‧‧殘部
90‧‧‧凹部
92、96‧‧‧閘介電層
94、98‧‧‧閘極
102、104、106、108‧‧‧接觸
160~169‧‧‧步驟
170~173‧‧‧步驟
A-A、B/C-B/C‧‧‧剖面
根據以下的詳細說明並配合所附圖式做完整揭 露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖是顯示一鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)的一例之立體視圖。
第2圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第3圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第4圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第5圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第6圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第7A圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第7B圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第7C圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第8A圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第8B圖是一剖面圖，顯示關於某些實施例之具有互連結構 的鰭式場效電晶體的製造的中間階段。
第8C圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第9A圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第9B圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第9C圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第10A圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第10B圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第10C圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第11A圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第11B圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第11C圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第12A圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第12B圖是一剖面圖，顯示關於某些實施例之具有互連結 構的鰭式場效電晶體的製造的中間階段。
第12C圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第12D圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第12E圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第13A圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第13B圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第13C圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第14A圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第14B圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第14C圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第15A圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第15B圖是一剖面圖，顯示關於某些實施例之具有互連結構的鰭式場效電晶體的製造的中間階段。
第15C圖是一剖面圖，顯示關於某些實施例之具有互連結 構的鰭式場效電晶體的製造的中間階段。
第16圖是一流程圖，顯示一製程實施例的步驟。
第17圖是一流程圖，顯示另一製程實施例的步驟。
為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也 可依此相同解釋。
關於本案專利說明書全文所述「實質上的純鍺」、「實質上地避免」、「實質上地垂直」等，以「實質上的純鍺」為例，係指在設計上期望為完全不含其他元素、化合物等的雜質的純鍺，但在實際冶煉、精煉、鍍膜、沉積等的過程中卻難以完全除去上述雜質而達成數學上或理論上含100%的純鍺，而當上述雜質含量的範圍落於對應的標準或規格所訂定的允收範圍內，就視為「實質上的純鍺」。其他「實質上避免」、「實質上垂直」等的意義類似，係指在設計上期望為完全避免、完美的垂直等，但在實際作業環境中或量測設備等等的限制上卻難以達成完全避免、完美的垂直等，而當實際或測量而得的差異的範圍落於對應的標準或規格所訂定的允收範圍內，就視為「實質上避免」、「實質上垂直」等。本揭露所屬技術領域中具有通常知識者應當瞭解依據不同的性質、條件、需求等等，上述對應的標準或規格會有所不同，故下文中並未列出特定的標準或規格。
第1圖是顯示一鰭式場效電晶體30的一例之立體視圖。鰭式場效電晶體30是在一基底32上具有一鰭狀物36。基底32包含複數個隔離區34，且隔離區34從相鄰的隔離區34之間向這些隔離區34的上方突出。一閘介電質38沿著鰭狀物36的側壁且位於鰭狀物36的一頂表面的上方，而一閘極40則在閘介電質38的上方。源極/汲極區42與44是置於鰭狀物36之相對於閘介電質38與閘極40的相反側。第1圖進一步標示在後續圖式使用的參考剖面。剖面A-A橫跨鰭式場效電晶體30的一通道區、 閘介電質38及閘極40。剖面B/C-B/C垂直於剖面A-A並沿著鰭狀物36的一縱軸，並在例如源極/汲極區42與44之間的電流的方向。為了明確敘述，後續的圖式是關於這些參考剖面。
在本說明書討論的實施例是以使用一後閘極製程形成的鰭式場效電晶體為背景來討論。有些實施例會應用在例如平面場效電晶體等的平面裝置之形態。
第2至15C圖是一系列的剖面圖，顯示關於某些例示的實施例之鰭式場效電晶體的製造的中間階段。除了顯示多個鰭式場效電晶體外，第2至6圖是顯示示於第1圖的參考剖面A-A。在第7A至15C圖，圖號以「A」符號結尾的圖式是沿著相似的剖面A-A繪製；圖號以「B」符號結尾的圖式是沿著相似的剖面B/C-B/C繪製，且在一基底的一第一區域；圖號以「C」符號結尾的圖式是沿著相似的剖面B/C-B/C繪製，且在一基底的一第二區域。
第2圖是顯示一基底50。基底50可以是例如塊狀半導體(bulk semiconductor)、一絕緣層上覆半導體(Semiconductor-On-Insulator；SOI)基底等的一半導體基底，其可以是已摻雜(如摻雜有p型或n型摻雜物)或未摻雜。基底50可以是一晶圓，例如一矽晶圓。一般而言，一絕緣層上覆半導體包含形成在一絕緣層上的一層半導體材料。此絕緣層可例如為一埋入式的氧化物(buried oxide；BOX)層、一氧化矽層或類似物。將上述絕緣層備於一基底上，上述基底通常為一矽基底或一玻璃基底。亦可使用其他基底，例如一多層或漸變基底。在某些實施例中，基底50的半導體材料可包含：矽；鍺；一化合 物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或上述之組合。
基底50具有一第一區域50B與一第二區域50C。第一區域50B(對應於圖號以「B」符號結尾的後續圖式)可以是用以形成例如n型鰭式場效電晶體的例如n型金屬-氧化物-半導體電晶體的n型裝置。第二區域50C(對應於圖號以「C」符號結尾的後續圖式)可以是用以形成例如p型鰭式場效電晶體的例如p型金屬-氧化物-半導體電晶體的p型裝置。
第3與4圖顯示鰭狀物52與相鄰的鰭狀物52之間的隔離區54的形成。在第3圖中，是將鰭狀物52形成於基底50中。在某些實施例中，可藉由在基底50蝕刻出溝槽，而將鰭狀物52形成於基底50中。上述蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch；RIE)、中性粒子束蝕刻(neutral beam etch；NBE)、其同類的蝕刻製程或上述之組合。上述蝕刻可以是異向性蝕刻。
在第4圖中，在鰭狀物52之間形成一絕緣材料，以形成隔離區54。上述絕緣材料可以是例如氧化矽等的氧化物、氮化物、其同類物質或上述之組合，且可以藉由一高密度電漿化學氣相沉積法(high density plasma chemical vapor deposition；HDP-CVD)、一流動式化學氣相沉積法(flowable chemical vapor deposition；FCVD)(例如，在一遠距離電漿(remote plasma)系統進行一化學氣相沉積類的材料的沉積，並進行後續的固化以使其轉變為另一種材料，例如為氧化物)、 其同類方法或上述之組合。亦可使用藉由任何適當的製程形成的其他絕緣材料。一旦形成上述絕緣材料，可施行一退火製程。在此繪示的實施例中，上述絕緣材料為藉由一流動式化學氣相沉積製程形成的氧化矽。可將上述絕緣材料稱為隔離區54。進一步如第4圖所示，例如一化學機械研磨(chemical mechanical polish；CMP)等的一平坦化製程可移除任何多餘的絕緣材料，且將隔離區54的頂表面與鰭狀物52的頂表面形成為共平面。
第5圖顯示使隔離區54凹下，以形成淺溝槽隔離(Shallow Trench Isolation；STI)的隔離區54。使隔離區54凹下而使在第一區域50B與在第二區域50C的鰭狀物56從相鄰的隔離區54之間突出。另外，隔離區54的頂表面可具有如圖所示的一平坦表面、一凸表面、一凹表面(例如為淺碟凹陷(dishing))或上述之組合。可藉由一適當的蝕刻，將隔離區54的頂表面形成為平坦表面、凸表面及/或凹表面。可使用一可接受的蝕刻製程來使隔離區54凹下，例如選擇蝕刻隔離區54的材料的蝕刻製程。可使用利用一CERTAS®蝕刻的一化學氧化物移除，或是可使用利用例如稀釋的氫氟酸(dilute hydrofluoric；dHF)的應用材料公司的SICONI工具。
所屬技術領域中具有通常知識者將充分瞭解關於第3圖至第6圖敘述的製程僅是鰭狀物56可以如何形成的一個例子。在其他實施例中，可以在基底50的一頂表面的上方形成一介電層；可以將複數個溝槽蝕穿上述介電層；可以在上述溝槽內作磊晶成長而形成複數個同質磊晶結構(homo-epitaxial structures)；以及可以使上述介電層凹下而使上述同質磊晶結構從上述介電層突出，以形成複數個鰭狀物56。在另外的其他的實施例中，可使用異質磊晶結構作為上述鰭狀物。例如，可以使第5圖中的條狀的半導體鰭狀物52凹下，然後可以在其位置磊晶成長不同於條狀的半導體鰭狀物52的材料。在又另外的其他實施例中，可以在基底50的一頂表面的上方形成一介電層；可以將複數個溝槽蝕穿上述介電層；可以使用不同於基底50的材料，在上述溝槽內作磊晶成長而形成複數個異質磊晶結構(hetero-epitaxial structures)；以及可以使上述介電層凹下而使上述異質磊晶結構從上述介電層突出，以形成複數個鰭狀物56。在磊晶成長同質磊晶結構或異質磊晶結構的某些實施例中，所成長的材料可以在成長的過程中被當場摻雜，以免除前步驟或後續步驟的佈植，雖然當場摻雜與離子佈植的摻雜可以一起使用。還有，在一n型金屬-氧化物-半導體(NMOS)區與一p型金屬-氧化物-半導體(PMOS)區磊晶成長不同的材料，可帶來一些優點。在各種實施例中，鰭狀物56可包含矽鍺(SixGe1-x，x可為約0至1)、碳化矽、純鍺或實質上的純鍺、一III-V族化合物半導體、一II-VI族化合物半導體或同類材料。例如用以形成III-V族化合物半導體的可取得的材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP及同類材料。
在第5圖中，可在鰭狀物56、鰭狀物52及/或基底50形成適當的井區(未繪示)。例如，可以在第一區域50B形成一p型井區，可以在第二區域50C形成一n型井區。
可使用一光阻或其他罩幕(未繪示)來對不同的第一區域50B與第二區域50C進行不同的佈植步驟。例如，將一光阻形成於第一區域50B中的鰭狀物56與隔離區54的上方，將此光阻圖形化而曝露基底50的第二區域50C，例如為一p型金屬-氧化物-半導體區。藉由使用一旋轉塗布技術，可形成上述光阻，並使用可接受的微影技術而可以將上述光阻圖形化。一旦將上述光阻圖形化，則在第二區域50C執行一n型不純物的佈植，而上述光阻可作為罩幕而實質上避免將n型不純物植入例如為一n型金屬-氧化物-半導體區的第一區域50B。上述n型不純物可以是磷、砷或同類物質，植入第二區域50C的上述n型不純物的濃度到達小於或等於約1018cm-3，例如約1017cm-3至約1018cm-3的範圍。在上述佈植之後，例如藉由一可接受的灰化製程，移除上述光阻。
在第二區域50C的佈植之後，將一光阻形成於第二區域50C中的鰭狀物56與隔離區54的上方，將此光阻圖形化而曝露基底50的第一區域50B，例如為一n型金屬-氧化物-半導體區。藉由使用一旋轉塗布技術，可形成上述光阻，並使用可接受的微影技術而可以將上述光阻圖形化。一旦將上述光阻圖形化，則在第一區域50B執行一p型不純物的佈植，而上述光阻可作為罩幕而實質上避免將p型不純物植入例如為一p型金屬-氧化物-半導體區的第二區域50C。上述p型不純物可以是硼、BF2或同類物質，植入第一區域50B的上述p型不純物的濃度到達小於或等於約1018cm-3，例如約1017cm-3至約1018cm-3的範圍。在上述佈植之後，例如藉由一可接受的灰化製程，移除 上述光阻。
在第一區域50B與第二區域50C的佈植之後，可執行一退火製程，而將已被植入的上述p型不純物與n型不純物活化。上述佈植可在第一區域50B(例如上述n型金屬-氧化物-半導體區)形成一p型井，且在第二區域50C(例如上述p型金屬-氧化物-半導體區)形成一n型井。在某些實施例中，磊晶鰭狀物的成長材料可以在成長的過程中被當場摻雜，其可免除上述佈植，雖然當場摻雜與離子佈植的摻雜可以一起使用。
在第6圖中，在鰭狀物56上形成一虛置(dummy)介電層58。虛置介電層58可以是例如氧化矽、氮化矽、上述之組合或其同類材料，並可根據可接受的技術而被沉積或熱成長。在虛置介電層58的上方形成一虛置閘極層60，並在虛置閘極層60的上方形成一罩幕層62。可將虛置閘極層60沉積在虛置介電層58的上方，然後例如藉由一化學機械研磨法將虛置閘極層60平坦化。可將罩幕層62沉積在虛置閘極層60的上方。虛置閘極層60可由例如複晶矽製造，但是亦可使用在隔離區54的蝕刻具有高蝕刻選擇比而免於被蝕刻的其他材料。罩幕層62可包含例如氮化矽或其類似物質。在此例中，是形成橫跨第一區域50B與第二區域50C的一單一的虛置閘極層60與一單一的罩幕層62。在其他實施例中，可在第一區域50B與第二區域50C形成分離的虛置閘極層，並可以在第一區域50B與第二區域50C形成分離的罩幕層。
在第7A、7B與7C圖中，可使用可接受的微影及蝕刻技術將罩幕層62圖形化，以在第一區域50B形成罩幕72並在 第二區域50C形成罩幕78。然後，藉由一可接受的蝕刻技術，可將罩幕72與78的圖形轉移至虛置閘極層60與虛置介電層58，以在第一區域50B形成虛置閘極70並在第二區域50C形成虛置閘極76。虛置閘極70與76分別覆蓋鰭狀物56的通道區。虛置閘極70與76亦可具有一縱向，虛置閘極70與76的縱向實質上垂直於個別的磊晶鰭狀物的縱向。
在第8A、8B與8C圖中，可在個別的虛置閘極70與76及/或鰭狀物56的曝露的表面上，形成閘極密封間隔物80。一熱氧化或一沉積步驟再後接一異向性蝕刻步驟，可以形成閘極密封間隔物80。
在形成閘極密封間隔物80之後，可進行佈植而用於淡摻雜源極/汲極(LDD)區。於前述在第5圖討論的佈植類似，可在第一區域50B(例如上述n型金屬-氧化物-半導體區)形成例如光阻等的一罩幕，此時曝露第二區域50C(例如上述p型金屬-氧化物-半導體區)，並可將p型不純物植入第二區域50C中的被曝露的鰭狀物56。然後，可將上述罩幕移除。接下來，可在第二區域50C(例如上述p型金屬-氧化物-半導體區)形成例如光阻等的一罩幕，此時曝露第一區域50B(例如上述n型金屬-氧化物-半導體區)，並可將n型不純物植入第一區域50B中的被曝露的鰭狀物56。然後，可將上述罩幕移除。上述n型不純物可以是任一種前文討論的n型不純物，而上述p型不純物可以是任一種前文討論的p型不純物。上述淡摻雜源極/汲極區可具有約1018cm-3至約1019cm-3的不純物濃度。可使用一退火步驟，將已植入的不純物活化。
進一步在第8A、8B與8C圖中，在鰭狀物56形成磊晶源極/汲極區82與84。在第一區域50B，在鰭狀物56形成磊晶源極/汲極區82，而使每個虛置閘極70分別置於相鄰的一對磊晶源極/汲極區82之間。在某些實施例中，磊晶源極/汲極區82可向鰭狀物52內延伸。在第二區域50C，在鰭狀物56形成磊晶源極/汲極區84，而使每個虛置閘極76分別置於相鄰的一對磊晶源極/汲極區84之間。在某些實施例中，磊晶源極/汲極區84可向鰭狀物52內延伸。
在第一區域50B(例如上述n型金屬-氧化物-半導體區)的磊晶源極/汲極區82的形成，可藉由將第二區域50C(例如上述p型金屬-氧化物-半導體區)遮罩，並在第一區域50B共形地(conformally)沉積一虛置的間隔層，後接一異向性蝕刻步驟，以沿著第一區域50B中的虛置閘極70及/或閘極密封間隔物80的側壁形成虛置閘極間隔物(未繪示)。然後，將第一區域50B中的磊晶鰭狀物的源極/汲極區蝕刻，以形成凹部。在第一區域50B中的磊晶源極/汲極區82則是在上述凹部中磊晶成長而成。磊晶源極/汲極區82可包含任何可接受的材料，例如適用於n型鰭式場效電晶體的材料。例如，若鰭狀物56為矽，則磊晶源極/汲極區82可包含矽、SiC、SiCP、SiP或其同類物質。磊晶源極/汲極區82所具有的表面，可分別高於鰭狀物56的表面，且磊晶源極/汲極區82可具有刻面(facet)。接下來，例如藉由一蝕刻步驟，將第一區域50B中的上述虛置閘極間隔物移除，使其作為第二區域50C上的罩幕。
在第二區域50C(例如上述p型金屬-氧化物-半 導體區)的磊晶源極/汲極區84的形成，可藉由將第一區域50B(例如上述n型金屬-氧化物-半導體區)遮罩，並在第二區域50C共形地(conformally)沉積一虛置的間隔層，後接一異向性蝕刻步驟，以沿著第二區域50C中的虛置閘極76及/或閘極密封間隔物80的側壁形成虛置閘極間隔物(未繪示)。然後，將第二區域50C中的磊晶鰭狀物的源極/汲極區蝕刻，以形成凹部。在第二區域50C中的磊晶源極/汲極區84則是在上述凹部中磊晶成長而成。磊晶源極/汲極區84可包含任何可接受的材料，例如適用於p型鰭式場效電晶體的材料。例如，若鰭狀物56為矽，則磊晶源極/汲極區82可包含SiGe、SiGeB、Ge、GeSn或其同類物質。磊晶源極/汲極區84所具有的表面，可分別高於鰭狀物56的表面，且磊晶源極/汲極區84可具有刻面(facet)。接下來，例如藉由一蝕刻步驟，將第二區域50C中的上述虛置閘極間隔物移除，使其作為第一區域50B上的罩幕。
在第9A、9B與9C圖中，閘極間隔物86是形成在閘極密封間隔物80上，並沿著虛置閘極70與76的側壁。可藉由共形地沉積一材料，接著異向性蝕刻上述材料，形成閘極間隔物86。閘極間隔物86的材料可以是氮化矽、SiCN、上述之組合或其類似物質。
可對磊晶源極/汲極區82與84及/或磊晶鰭狀物佈植摻雜物，以形成源極/汲極區，類似前文討論的用以形成淡摻雜源極/汲極區的製程，後接一退火步驟。上述源極/汲極區可具有從約1019cm-3到約1021cm-3的範圍的不純物濃度。用於在第一區域50B(例如上述n型金屬-氧化物-半導體區)中的源 極/汲極區的n型不純物可以是任一種前文討論的n型不純物，而用於在第二區域50C(例如上述p型金屬-氧化物-半導體區)中的源極/汲極區的p型不純物可以是任一種前文討論的p型不純物。在其他實施例中，磊晶源極/汲極區82與84可在成長的過程中被當場摻雜。
在第10A、10B與10C圖中，在第9A、9B與9C圖所示的結構的上方，沉積一層間介電層88。在一實施例中，層間介電層88是藉由流動式化學氣相沉積形成的一流動式膜。在某些實施例中，層間介電層88是由一介電材料形成，此介電材料例如為磷矽玻璃(Phospho-Silicate Glass；PSG)、硼矽酸玻璃(Boro-Silicate Glass；BSG)、硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、非摻雜的矽玻璃(undoped Silicate Glass；USG)或其類似物質，並可藉由例如化學氣相沉積或電漿增益化學氣相沉積之類的任何適當的方法沉積而成。在某些實施例中，例如藉由沉積後的退火步驟，將層間介電層88固化。
在第11A、11B與11C圖中，可執行例如一化學機械研磨等的一平坦化製程，使層間介電層88的頂表面與虛置閘極70及76的頂表面齊平。上述化學機械研磨亦可移除虛置閘極70與76上的罩幕72與78。因此，經由層間介電層88而曝露虛置閘極70與76的頂表面。在其他實施例中，是在沉積層間介電層88之前，移除罩幕72與78。
第12A圖是顯示一例示的鰭狀物56與層間介電層88之沿著(在第1圖中的)標示為BC-BC軸的一頂部的細部放 大。此繪示的實施例是對應於第一區域50B中的一鰭狀物56(例如一鰭狀物，在此處即將形成一或多個n型金屬-氧化物-半導體電晶體)，但此揭露內容亦可相等地應用於形成於第二區域50C(在此處即將形成p型金屬-氧化物-半導體電晶體)的鰭狀物。此處繪示四個虛置閘極70(其中二個僅部分地顯示於第12A圖的部分視圖)。為了明確，這四個虛置閘極70分別標示為70、70’、70”及70'''。雖然第12A圖繪示來自不同觀點的結構，但考慮在第1~11圖討論的製程是用來導出繪示於第12A圖的中間結構。所屬技術領域中具有通常知識者將瞭解可以在一個鰭狀物的上方形成多個虛置閘極，有鑑於在第12A圖的裁切範圍顯示四個虛置閘極，故可在鰭狀物的上方形成少至一個且多至數十個或數百個虛置閘極。
在某些實施例中，較好為在一製程中移除一或多個虛置閘極的全部或一部分，此製程一般稱為裁切複晶矽製程(cut poly process)。此製程並不是相同於虛置閘極移除步驟的製程，將會在後文作更詳細的討論。當然，如後文所述，此製程包含將通常由複晶矽形成的虛置閘結構圖形化，以形成複數個導體，即使在上述虛置閘結構的殘部已經被移除且被以金屬閘極取代之後，這些導體仍會留在裝置上。
第12B圖是繪示在完成虛置閘極70”與70'''的移除之後的結構。如圖所示，一罩幕75是覆於虛置閘極70與70’的上方以對其提供保護，而藉由例如一溼蝕刻步驟或一乾蝕刻步驟等的一般的複晶矽蝕刻製程的使用，而移除虛置閘極70”與70'''，在上述一般的複晶矽蝕刻製程，如本技術領域所習 知，是使用一適當的化學物質，例如氫氧化四甲銨(tetramethyl ammonium hydroxide；TMAH)、HBr、HF、其他的鹵化物蝕刻劑、其同類物質及上述之組合。在某些例子中，曝露於上述蝕刻製程的層間介電層88的一些或全部亦被移除，但在本揭露的實施例中，這不是必要完成的特徵。在繪示於第12B圖的實施例中，將層間介電層88的曝露的部分回蝕，留下殘部89。在下一個步驟，如第12C圖所示，移除罩幕75，並在示於第12C圖的裝置的上方，沉積例如為氮化矽等的一犧牲材料77。此犧牲材料77填充因為移除虛置閘極70”與70'''而留下來的孔洞。要注意的是，犧牲材料77是共形於其下層結構的形貌(topography)，並因此未提供一平面的頂表面。第12D圖繪示例如一化學機械研磨步驟等的一平坦化製程之後的裝置，上述平坦化製程是對犧牲材料77施行，以將犧牲材料77與虛置閘極70與70’及層間介電層88的頂表面平坦化。要注意的是，上述平坦化製程會導致層間介電層88的頂表面的淺碟凹陷(dishing)。這是不希望見到的結果，因為這樣的淺碟凹陷會衝擊即將形成的鰭式場效電晶體中的閘極高度及/或鰭狀物高度的均勻度。
第12E圖是繪示用以在後續的製程步驟的過程進一步減少或消除層間介電層88的淺碟凹陷或腐蝕之製程。如圖所示，對層間介電層88執行一製程79，以改善對於層間介電層88要求之相對於一後續進行的蝕刻製程的蝕刻表現。例如，製程79可增加層間介電層88對於在後續步驟施行以移除虛置閘極70與70’的蝕刻製程與蝕刻劑的蝕刻抗性。在一實施例中， 製程79是一佈植製程，其中將例如矽的一元素物種(elemental species)植入層間介電層88。雖然不希望被任何特定的基礎理論所拘束，吾人相信將矽植入層間介電層88是藉由使一區域81為富矽-矽鍵而改善層間介電層88的蝕刻抗性，並相信這樣的矽-矽鍵會改善層間介電層88的蝕刻性能的特徵(對蝕刻的抗性)。吾人發現可調整溫度與佈植劑量，以在執行製程79之後改變層間介電層88的蝕刻速率。在一實施例中，以約1KeV至約80KeV的一佈植能量，將矽佈植至約1E13atoms/cm2(每平方公分原子數)至約1E17atoms/cm2的濃度。用於上述佈植製程的溫度可在約-60℃至約500℃的範圍。在一實施例中，上述溫度是在約25℃至約450℃的範圍。吾人相信在450℃附近的較高溫度，會提供矽-矽鍵的一較高的結果濃度。在1.1KeV的一佈植能量，區域81會從層間介電層88的頂表面向下延伸約35Å。使用一2.2KeV的佈植能量，區域81會向下延伸約54Å；且使用一3.8KeV的佈植能量，區域81會向下延伸約1220Å。所屬技術領域中具有通常知識者將可調整佈植參數以達成所需的蝕刻特性，上述蝕刻特性會部分地依存於將在後續執行的複晶矽蝕刻製程以及其會如何影響層間介電層88。
在其他實施例中，可使用不同的物種或不純物，以改變層間介電層88的蝕刻特性。例如可使用磷，例如亦可使用硼。其他的元素物種及物種的組合都在本揭露的技術思想的範圍內。在製程79以外或用以取代製程79之例如電漿處理、退火、固化及其類似者等的其他製程，亦在本揭露的技術思想的範圍內。
在以上顯示的實施例中，是在將犧牲材料77平坦化之後對層間介電層88加工，此平坦化會導致一些、但為可接受的水準的淺碟凹陷或腐蝕。可在沉積犧牲材料77之前就對層間介電層88進行加工，所以上述平坦化製程就會對層間介電層88造成更低程度的淺碟凹陷，此在本揭露的技術思想的範圍內。
回到在第2~11圖所示的觀點，第13A、13B與13C圖顯示在一或多個蝕刻步驟，移除虛置閘極70(包含第12E圖的虛置閘極70與70’)與76、閘極密封間隔物80以及虛置介電層58之位於虛置閘極70與76的正下方的部分，因此形成複數個凹部90。層間介電層88具有的區域81是受到由此蝕刻步驟造成的最小程度的腐蝕、蝕刻、淺碟凹陷或其他方面的衝擊。每個凹部90分別曝露鰭狀物56的通道區。每個通道區是置於磊晶源極/汲極區82與84的相鄰對之間。在上述移除的過程中，在蝕刻虛置閘極70與76時，可將虛置介電層58作為一蝕刻停止層使用。然後，可以在移除虛置閘極70與76之後，移除虛置介電層58與閘極密封間隔物80。
在第14A、14B與14C圖中，形成閘介電層92與96及閘極94與98，作為取代閘極。閘介電層92與96是共形地沉積於凹部90內，例如在鰭狀物56的頂表面與側壁上、在閘極間隔物86的側壁上以及在層間介電層88的頂表面上。關於某些實施例，閘介電層92與96包含氧化矽、氮化矽或上述的多層結構。在其他實施例中，閘介電層92與96包含一高介電常數介電材料，而且在這些實施例中，閘介電層92與96所具有的介電常數 (k值)大於約7.0，且可包含一金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb或上述之組合的矽酸鹽。閘介電層92與96的形成方法可包含分子束沉積法(Molecular-Beam Deposition；MBD)、原子層沉積法(Atomic Layer Deposition；ALD)、電漿增益化學氣相沉積及其類似者。
接下來，分別在閘介電層92與96的上方形成閘極94與98，並填充凹部90的剩下的部分。閘極94與98可由一含金屬的材料製造，例如TiN、TaN、TaC、Co、Ru、Al、上述之組合或上述之多層結構。在填充閘極94與98之後，可執行例如一化學機械研磨等的一平坦化製程，以移除閘介電層92與96的多餘的部分以及閘極94與98的材料之在層間介電層88的頂表面的上方的多餘的部分。其結果的閘極94與98及閘介電層92與96的材料的留下來的部分，因此形成所製造的鰭式場效電晶體的取代閘極。要注意的是，由於為了製程79之後的製程減少、最小化或消除了層間介電層88的淺碟凹陷或腐蝕，在整個製程，在電晶體之間並橫跨鰭狀物56的長度，層間介電層88具有相對地前後一致的高度，因此所製造的閘極94與98的高度相對地前後一致且均勻。此在閘極高度的均勻提高了裝置效能與可靠度。
閘介電層92與96的形成可以同時發生，使閘介電層92與96可以以相同的材料製造；而且閘極94與98的形成可以同時發生，使閘極94與98可以以相同的材料製造。然而，在其他實施例中，可藉由分開的製程來形成閘介電層92與96，使閘介電層92與96可以以不同的材料製造；可藉由分開的製程來形 成閘極94與98，使閘極94與98可以以不同的材料製造。可使用各種遮罩製程，以在使用分開的製程時，遮罩及曝露適當的區域。
在第15A、15B與15C圖中，在層間介電層88的上方沉積一層間介電層100。進一步如第15A、15B與15C圖所示，形成接觸102與104而使其穿透層間介電層100與層間介電層88，並形成接觸106與108而使其穿透層間介電層100。在一實施例中，層間介電層100是藉由流動式化學氣相沉積形成的一流動式膜。在某些實施例中，層間介電層100是由一介電材料形成，此介電材料例如為磷矽玻璃、硼矽酸玻璃、硼磷矽玻璃、非摻雜的矽玻璃或其類似物質，並可藉由例如化學氣相沉積或電漿增益化學氣相沉積之類的任何適當的方法沉積而成。形成用於接觸102與104的開口，使其貫穿層間介電層88與層間介電層100。形成用於接觸106與108的開口，使其貫層間介電層100。這些開口可以全部在一相同的製程或分開的製程同時形成。可使用可接受的微影與蝕刻的技術，來形成上述開口。在上述開口中，形成例如為一擴散阻障層、一黏著層或其同類者等的一襯墊層以及一導體材料。上述襯墊層可包含鈦、氮化鈦、鉭、氮化鉭或其同類的材料。上述導體材料可以是銅、一銅合金、銀、金、鎢、鋁、鎳或其同類的材料。可執行例如一化學機械研磨等的一平坦化製程，以從層間介電層100的一表面移除多餘的材料。留下來的上述襯墊層及導電材料則形成上述開口中的接觸102與104。可執行一退火製程，以在磊晶源極/汲極區82與84以及接觸102與104之間的界面，分別形成矽化 物。接觸102是物理性且電性地耦合於磊晶源極/汲極區82，接觸104是物理性且電性地耦合於磊晶源極/汲極區84，接觸106是物理性且電性地耦合於閘極94，而且接觸108是物理性且電性地耦合於閘極98。
雖然未明確地顯示，所屬技術領域中具有通常知識者將充分瞭解可以對在第15A、15B與15C圖中的結構執行進一步的製程步驟。例如，可以在層間介電層100的上方，形成各種層間介電層及其對應的金屬化結構。
第16圖為一流程圖，顯示用於一實施例的製程的步驟。從步驟160開始，形成一鰭狀結構，其延伸自一基底且被一隔離層圍繞。在步驟161中，在上述鰭狀結構的上方沉積一複晶矽層。在步驟162中，將上述複晶矽層圖形化而形成複數個虛置結構，上述虛置結構包含延伸於上述鰭狀結構的上方的一虛置閘結構。步驟163包含在上述鰭狀結構形成一源極區與一汲極區，上述源極區相鄰於上述虛置閘結構的一第一側，上述汲極區相鄰於上述虛置閘結構的一第二側。在步驟164中，在上述鰭狀結構與上述虛置閘結構的上方，形成一層間介電質(inter-level dielectric；ILD)。然後在步驟165中，移除上述虛置結構的一部分以形成複數個凹部。在每個步驟166，在上述凹部內與上述虛置閘結構及上述層間介電質的上方沉積一填充材料。步驟167包括對上述層間介電層加工以增加其對一預定蝕刻製程的抗性。在步驟168中，將上述填充材料平坦化，以曝露上述虛置閘結構與上述層間介電層；執行上述預定蝕刻製程以移除上述虛置閘結構。在每個步驟169，形成一金 屬閘結構以取代被移除的上述虛置閘結構。在繪示於第16圖的步驟之前、在接續在繪示於第16圖的步驟之後或安插在繪示於第16圖的步驟之間的其他步驟，亦落於本實施例的技術思想的範疇內。
第17圖為一流程圖，顯示另一實施例的製程。其中，在步驟170，在一基底上形成一中間半導體結構，上述中間半導體結構具有一虛置(dummy)閘結構。然後在步驟171中，在上述中間半導體結構及上述虛置閘結構的上方，沉積一介電層。在步驟172中，對上述介電層執行至少一道加工，以改善上述介電層之相對於一預定蝕刻製程的蝕刻抗性。然後在步驟173中，使用上述預定蝕刻製程來移除上述虛置閘結構。在繪示於第17圖的步驟之前、在接續在繪示於第17圖的步驟之後或安插在繪示於第17圖的步驟之間的其他步驟，亦落於本實施例的技術思想的範疇內。
上述實施例的一般形態之一是提供一種電晶體的形成方法，包含：在一基底上形成一中間半導體結構，上述中間半導體結構具有一虛置(dummy)閘結構；在上述中間半導體結構及上述虛置閘結構的上方，沉積一介電層；對上述介電層執行至少一道加工，以改善上述介電層之相對於一預定蝕刻製程的蝕刻抗性；以及使用上述預定蝕刻製程來移除上述虛置閘結構。
在上述電晶體的形成方法中，較好為：上述至少一道加工包含將一元素物種(elemental species)植入上述介電層。
在上述電晶體的形成方法中，較好為：上述元素物種包含一元素物種，其選自矽、磷、硼及上述之組合所組成之族群。
在上述電晶體的形成方法中，較好為：上述元素物種為矽，在室溫至500℃的一植入溫度下被植入。
在上述電晶體的形成方法中，較好為：上述預定蝕刻製程使用一蝕刻劑，其選自氫氧化四甲銨(tetramethyl ammonium hydroxide；TMAH)、HBr、HF、一鹵化物蝕刻劑及上述之組合所組成之族群，且上述蝕刻抗性是抵抗氫氧化四甲銨、HBr、HF、上述鹵化物蝕刻劑的一或多種的侵蝕。
在上述電晶體的形成方法中，較好為：上述至少一道加工會增加上述介電層的至少一頂部的矽-矽鍵的密度。
在上述電晶體的形成方法中，較好為：上述頂部是從上述介電層的一最上表面向上述介電層內延伸的深度為5nm至125nm。
在上述電晶體的形成方法中，較好為：更包含在藉由移除上述虛置閘結構而形成的一凹部，形成一金屬閘結構。
上述實施例的一般形態之一是提供一種電晶體的形成方法，包含：形成一鰭狀結構，其延伸自一基底且被一隔離層圍繞；在上述鰭狀結構的上方沉積一複晶矽層；將上述複晶矽層圖形化而形成複數個虛置結構，上述虛置結構包含延伸於上述鰭狀結構的上方的一虛置閘結構；在上述鰭狀結構形成一源極區與一汲極區，上述源極區相鄰於上述虛置閘結構的一 第一側，上述汲極區相鄰於上述虛置閘結構的一第二側；在上述鰭狀結構與上述虛置閘結構的上方，形成一層間介電質(inter-level dielectric；ILD)；移除上述虛置結構的一部分以形成複數個凹部；在上述凹部內與上述虛置閘結構及上述層間介電質的上方沉積一填充材料；將上述填充材料平坦化，以曝露上述虛置閘結構與上述層間介電層；對上述層間介電層加工以增加其對一預定蝕刻製程的抗性；執行上述預定蝕刻製程以移除上述虛置閘結構；以及形成一金屬閘結構以取代被移除的上述虛置閘結構。
在上述電晶體的形成方法中，較好為：對上述層間介電質加工包含將一物種植入上述層間介電質。
在上述電晶體的形成方法中，較好為：上述層間介電質包含氧化矽，上述物種包含矽。
在上述電晶體的形成方法中，較好為：對上述層間介電質加工包含增加上述層間介電質中的矽-矽鍵的密度。
在上述電晶體的形成方法中，較好為：對上述層間介電質加工包含在25℃至500℃的一溫度、1KeV至80KeV的一佈植能量、1E13至1E17atoms/cm2(每平方公分原子數)的一佈植密度之下，植入一元素物種。
在上述電晶體的形成方法中，較好為：上述元素物種包含一元素，其選自矽、磷、硼及上述之組合所組成之族群。
在上述電晶體的形成方法中，較好為：上述層間介電質包含氧化矽，上述預定蝕刻製程使用一蝕刻劑，其包含 氫氧化四甲銨、HBr、HF、一鹵化物蝕刻劑或上述之組合。
在上述電晶體的形成方法中，較好為：沉積上述填充材料包含沉積氮化矽，且將上述填充材料平坦化包含一化學機械研磨製程。
在上述電晶體的形成方法中，較好為：對上述層間介電質加工以增加其抗性包含在上述層間介電質的一頂部形成一富矽-矽鍵的氧化矽層。
上述實施例的一般形態之一是提供一種電晶體，包含：一鰭狀結構，其延伸自一基底且在一第一方向沿著上述基底的一主表面延伸；一金屬閘極，在垂直於上述第一方向的一第二方向沿著上述基底的上述主表面延伸，上述金屬閘極延伸於上述鰭狀結構的一頂部表面與側壁的上方；一第一層間介電層在上述鰭狀結構的上方，上述第一層間介電層具有一開口於其中，上述金屬閘極形成於上述開口；以及一已加工的區域在上述第一層間介電層中，上述已加工的區域從上述第一層間介電層的一最上表面向上述第一層間介電層內延伸，上述已加工的區域為一氧化矽材料的一富矽-矽鍵的區域。
在上述電晶體中，較好為：上述已加工的區域向上述第一層間介電層內延伸5nm至125nm。
在上述電晶體中，較好為：更包含一第二層間介電層，在上述第一層間介電層的頂上。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基 礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的揭露精神與範圍。在不背離本揭露的揭露精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

Claims (20)

  1. 一種電晶體的形成方法，包含：在一基底上形成一中間半導體結構，該中間半導體結構具有一虛置(dummy)閘結構；在該中間半導體結構及該虛置閘結構的上方，沉積一介電層；對該介電層執行至少一道加工，以改善該介電層之相對於一預定蝕刻製程的蝕刻抗性；以及使用該預定蝕刻製程來移除該虛置閘結構。
  2. 如申請專利範圍第1項所述之電晶體的形成方法，其中該至少一道加工包含將一元素物種(elemental species)植入該介電層。
  3. 如申請專利範圍第2項所述之電晶體的形成方法，其中該元素物種包含一元素，其選自矽、磷、硼及上述之組合所組成之族群。
  4. 如申請專利範圍第2項所述之電晶體的形成方法，其中該元素物種為矽，在室溫至500℃的一植入溫度下被植入。
  5. 如申請專利範圍第1項所述之電晶體的形成方法，其中該預定蝕刻製程使用一蝕刻劑，其選自氫氧化四甲銨(tetramethyl ammonium hydroxide；TMAH)、HBr、HF、一鹵化物蝕刻劑及上述之組合所組成之族群，且該蝕刻抗性是抵抗氫氧化四甲銨、HBr、HF、該鹵化物蝕刻劑的一或多種的侵蝕。
  6. 如申請專利範圍第1項所述之電晶體的形成方法，其中該至 少一道加工會增加該介電層的至少一頂部的矽-矽鍵的密度。
  7. 如申請專利範圍第6項所述之電晶體的形成方法，其中該頂部是從該介電層的一最上表面向該介電層內延伸的深度為5nm至125nm。
  8. 如申請專利範圍第1項所述之電晶體的形成方法，更包含在藉由移除該虛置閘結構而形成的一凹部，形成一金屬閘結構。
  9. 一種電晶體的形成方法，包含：形成一鰭狀結構，其延伸自一基底且被一隔離層圍繞；在該鰭狀結構的上方沉積一複晶矽層；將該複晶矽層圖形化而形成複數個虛置結構，該些虛置結構包含延伸於該鰭狀結構的上方的一虛置閘結構；在該鰭狀結構形成一源極區與一汲極區，該源極區相鄰於該虛置閘結構的一第一側，該汲極區相鄰於該虛置閘結構的一第二側；在該鰭狀結構與該虛置閘結構的上方，形成一層間介電質(inter-level dielectric；ILD)；移除該虛置結構的一部分以形成複數個凹部；在該些凹部內與該虛置閘結構及該層間介電質的上方沉積一填充材料；將該填充材料平坦化，以曝露該虛置閘結構與該層間介電層；對該層間介電層加工以增加其對一預定蝕刻製程的抗性； 執行該預定蝕刻製程以移除該虛置閘結構；以及形成一金屬閘結構以取代被移除的該虛置閘結構。
  10. 如申請專利範圍第9項所述之電晶體的形成方法，其中對該層間介電質加工包含將一物種植入該層間介電質。
  11. 如申請專利範圍第10項所述之電晶體的形成方法，其中該層間介電質包含氧化矽，該物種包含矽。
  12. 如申請專利範圍第9項所述之電晶體的形成方法，其中對該層間介電質加工包含增加該層間介電質中的矽-矽鍵的密度。
  13. 如申請專利範圍第9項所述之電晶體的形成方法，其中對該層間介電質加工包含在25℃至500℃的一溫度、1KeV至80KeV的一佈植能量、1E13至1E17atoms/cm 2(每平方公分原子數)的一佈植密度之下，植入一元素物種。
  14. 如申請專利範圍第13項所述之電晶體的形成方法，其中該元素物種包含一元素物種，其選自矽、磷、硼及上述之組合所組成之族群。
  15. 如申請專利範圍第9項所述之電晶體的形成方法，其中該層間介電質包含氧化矽，該預定蝕刻製程使用一蝕刻劑，其包含氫氧化四甲銨、HBr、HF、一鹵化物蝕刻劑或上述之組合。
  16. 如申請專利範圍第9項所述之電晶體的形成方法，其中沉積該填充材料包含沉積氮化矽，且將該填充材料平坦化包含一化學機械研磨製程。
  17. 如申請專利範圍第9項所述之電晶體的形成方法，其中對該 層間介電質加工以增加其抗性包含在該層間介電質的一頂部形成一富矽-矽鍵的氧化矽層。
  18. 一種電晶體，包含：一鰭狀結構，其延伸自一基底且在一第一方向沿著該基底的一主表面延伸；一金屬閘極，在垂直於該第一方向的一第二方向沿著該基底的該主表面延伸，該金屬閘極延伸於該鰭狀結構的一頂部表面與側壁的上方；一第一層間介電層在該鰭狀結構的上方，該第一層間介電層具有一開口於其中，該金屬閘極形成於該開口；以及一已加工的區域在該第一層間介電層中，該已加工的區域從該第一層間介電層的一最上表面向該第一層間介電層內延伸，該已加工的區域為一氧化矽材料的一富矽-矽鍵的區域。
  19. 如申請專利範圍第18項所述之電晶體，其中該已加工的區域向該第一層間介電層內延伸5nm至125nm。
  20. 如申請專利範圍第18項所述之電晶體，更包含一第二層間介電層，在該第一層間介電層的頂上。
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