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WO2025115361A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

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Publication number
WO2025115361A1
WO2025115361A1 PCT/JP2024/033982 JP2024033982W WO2025115361A1 WO 2025115361 A1 WO2025115361 A1 WO 2025115361A1 JP 2024033982 W JP2024033982 W JP 2024033982W WO 2025115361 A1 WO2025115361 A1 WO 2025115361A1
Authority
WO
WIPO (PCT)
Prior art keywords
nanosheet
active region
transistor
gate wiring
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/033982
Other languages
English (en)
French (fr)
Inventor
孟信 河合
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of WO2025115361A1 publication Critical patent/WO2025115361A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Definitions

  • This disclosure relates to a semiconductor integrated circuit device that includes a standard cell (hereinafter, simply referred to as a cell, as appropriate) that includes a fork sheet transistor.
  • a standard cell hereinafter, simply referred to as a cell, as appropriate
  • the standard cell method is known as a method for forming semiconductor integrated circuits on a semiconductor substrate.
  • the standard cell method is a method for designing an LSI chip by preparing basic units with specific logical functions (e.g. inverters, latches, flip-flops, full adders, etc.) as standard cells in advance, placing multiple standard cells on a semiconductor substrate, and connecting these standard cells with wiring.
  • basic units with specific logical functions e.g. inverters, latches, flip-flops, full adders, etc.
  • transistors which are the basic building blocks of LSIs, have achieved increased integration density, lower operating voltages, and faster operating speeds through the reduction of gate length (scaling). In recent years, however, excessive scaling has caused problems with off-current and the resulting dramatic increase in power consumption. To solve this problem, there has been active research into three-dimensional transistors, in which the transistor structure has been changed from the conventional planar type to a three-dimensional type. Nanosheet FETs are one type of three-dimensional transistor that has attracted attention.
  • Patent Document 1 discloses a standard cell that uses a fork sheet transistor, a type of nanosheet FET, in which the gate electrode is forked in a fork shape in order to reduce the area of a semiconductor integrated circuit device. Patent Document 1 also discloses the structure of a terminal cell, which is one of the standard cells that uses a fork sheet transistor.
  • Patent Document 2 discloses a standard cell in which back wiring is provided on the back surface directly below a transistor in order to reduce the area of the semiconductor integrated circuit device, and the source and drain of the transistor are connected to this.
  • the present disclosure aims to provide a layout for a semiconductor integrated circuit device that includes standard cells using fork sheet transistors and backside wiring.
  • a semiconductor integrated circuit device having a plurality of standard cells including a first standard cell, the first standard cell constituting a channel, source and drain of a first transistor of a first conductivity type, the channel being a first active region including a first nanosheet extending in a first direction, a second active region constituting a channel, source and drain of a second transistor of a second conductivity type different from the first conductivity type, the channel being a second nanosheet extending in the first direction, a first gate wiring extending in a second direction perpendicular to the first direction and surrounding the periphery of the first nanosheet in the second direction and in a third direction perpendicular to the first direction and the second direction, and a second gate wiring extending in the second direction and surrounding the periphery of the first nanosheet in the second direction and in the third direction.
  • the semiconductor device includes a gate wiring, a first power wiring formed on the back side of the first transistor and extending in the first direction, a second power wiring formed on the back side of the second transistor and extending in the first direction, and a first via formed in a region in the first active region where a region serving as the source of the first transistor overlaps with the first power wiring, connecting the source in the first active region to the first power wiring, the second nanosheet is disposed on a first side, which is one side of the first nanosheet in the second direction, the surface of the first nanosheet on the first side is exposed from the first gate wiring, the surface of the second nanosheet on the other side in the second direction is exposed from the second gate wiring, and the first via is disposed in the center of the first active region in the second direction in a plan view.
  • the first and second nanosheets have their surfaces facing the second direction exposed from the first and second gate wiring, respectively. This makes it possible to reduce the distance in the second direction between the first and second active regions in the first standard cell.
  • the first via that connects the first power supply wiring and the portion in the first active region that serves as the source of the first transistor is disposed in the center of the first active region in the second direction in a plan view. This makes it possible to equalize the distance from the first via to both ends in the second direction of the portion in the first active region that serves as the source of the first transistor, and therefore makes the current flowing through the first transistor equal on both sides in the second direction. This makes it possible to reduce the area and increase the speed of the semiconductor integrated circuit device.
  • a semiconductor integrated circuit device having a plurality of standard cells including a first standard cell, the first standard cell constituting the channel, source and drain of a first transistor of a first conductivity type, the channel being a first active region including a first nanosheet extending in a first direction; a second active region constituting the channel, source and drain of a second transistor of a second conductivity type different from the first conductivity type, the channel being a second nanosheet extending in the first direction; a first gate wiring extending in a second direction perpendicular to the first direction and surrounding the periphery of the first nanosheet in the second direction and in a third direction perpendicular to the first direction and the second direction; a second gate wiring extending in the second direction and surrounding the periphery of the first nanosheet in the second direction and in the third direction;
  • the first nanosheet includes a first power supply wiring formed on the back side and extending in the first direction, a second power supply wiring formed on the back side of the second
  • a semiconductor integrated circuit device having a plurality of standard cells including a first standard cell, the first standard cell constituting a channel, source and drain of a first transistor of a first conductivity type, the channel being a first active region including a first nanosheet extending in a first direction, a second active region constituting a channel, source and drain of a second transistor of a second conductivity type different from the first conductivity type, the channel being a second nanosheet extending in the first direction, a first gate wiring extending in a second direction perpendicular to the first direction and surrounding the periphery of the first nanosheet in the second direction and in a third direction perpendicular to the first direction and the second direction, and a second gate wiring extending in the second direction and surrounding the periphery of the second nanosheet in the second direction and in the third direction.
  • the semiconductor device includes a gate wiring, a first power wiring formed on the back side of the first transistor and extending in the first direction, a second power wiring formed on the back side of the second transistor and extending in the first direction, and a first via formed in a region in the first active region where a region serving as the source of the first transistor overlaps with the first power wiring, connecting the source in the first active region to the first power wiring, the second nanosheet is disposed on a first side, which is one side of the first nanosheet in the second direction, the surface of the first nanosheet on the second side, which is the other side in the second direction, is exposed from the first gate wiring, the surface of the second nanosheet on the first side is exposed from the second gate wiring, and the first via is disposed in the center of the first active region in the second direction in a plan view.
  • This disclosure makes it possible to reduce the area and increase the speed of semiconductor integrated circuit devices.
  • FIG. 1 is a plan view showing an example of the layout of a circuit block included in a semiconductor integrated circuit device according to a first embodiment
  • FIG. 2 is a plan view showing an example of a layout structure of an inverter cell according to the first embodiment.
  • FIG. 3 is a cross-sectional view of the inverter cell of FIG. 2 .
  • FIG. 3 is a circuit diagram of the inverter cell of FIG. 2 .
  • 4 shows another configuration example of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 11 is a plan view showing an example of a layout structure of an inverter cell according to a modified example of the first embodiment.
  • FIG. 13 is a plan view showing an example of the layout of a circuit block included in a semiconductor integrated circuit device according to a second embodiment.
  • FIG. 11 is a plan view showing an example of a layout structure of an inverter cell according to a second embodiment.
  • FIG. 13 is a plan view showing an example of a layout structure of standard cells included in a second semiconductor integrated circuit device.
  • FIG. 13 is a plan view showing an example of a layout structure of standard cells included in a second semiconductor integrated circuit device.
  • a semiconductor integrated circuit device includes a plurality of standard cells, and at least some of the plurality of standard cells include fork sheet transistors, which are nanosheet FETs and have a fork-shaped gate electrode.
  • a nanosheet FET is a FET that uses a thin sheet (nanosheet) through which a current flows.
  • the nanosheet is formed of silicon, for example.
  • some of the nanosheet FETs are fork sheet FETs with a fork-shaped gate electrode.
  • VDD and VVSS refer to the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean that the width, etc., is the same are considered to include the range of manufacturing variation.
  • Fig. 1 is a plan view showing an example of the layout of a circuit block included in a semiconductor integrated circuit device according to the first embodiment.
  • the block layout in Fig. 1 is configured by arranging standard cells.
  • the power supply wiring is formed in a BM0 (Backside Metal 0) wiring layer, which is a wiring layer provided on the back surface of a semiconductor chip on which transistors are formed.
  • BM0 Backside Metal 0
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction)
  • the direction perpendicular to the substrate surface is the Z direction (corresponding to the third direction).
  • the same symbols refer to the same things, and explanations may be omitted.
  • the dotted lines surrounding the cells in plan views such as FIG. 1 indicate the cell frame of the standard cell (the outer edge of the standard cell). Standard cells are placed so that the cell frame is in contact with the cell frame of the adjacent cell in the X or Y direction.
  • the multiple cells lined up in the X direction make up a cell row CR (CR1 to CR3).
  • Multiple cell rows CR (three rows in Figure 1) are then arranged in the Y direction.
  • the multiple cells include cells with logic functions such as inverters, NAND gates, and NOR gates.
  • the cell row CR includes inverter cells C1 and C4, two-input NAND cells C2 and C5, and two-input NOR cells C3 and C6, which will be described later.
  • each cell power supply wiring is formed on both ends in the Y direction in the BM0 wiring layer, and each cell receives power supply voltages VDD and VSS from the outside via this power supply wiring.
  • Each cell row CR is arranged inverted in the Y direction for every other row.
  • the power supply wiring that supplies the power supply voltage VDD power supply wiring 11 described later
  • the power supply wiring that supplies the power supply voltage VSS power supply wiring 12 described later
  • the power supply wiring that supplies the power supply voltage VSS power supply wiring 12 described later
  • Each cell is configured with an active region 2P that forms the channel, source, and drain of a P-type transistor, and an active region 2N that forms the channel, source, and drain of an N-type transistor.
  • the active regions 2P are arranged to line up in the X direction, and the active regions 2N are arranged to line up in the X direction.
  • the active regions 2P are arranged to face each other, and the active regions 2N are arranged to face each other.
  • the distance d1 in the Y direction between the active regions 2P and 2N in a cell is smaller than the distance d2 between the active regions 2P (2N) between the cell rows CR.
  • the bottom ends of the active regions 2P in the Y direction of the drawing are aligned in the X direction in each cell, and the top ends of the active regions 2N in the Y direction of the drawing are aligned in the X direction in each cell.
  • the bottom ends of the active regions 2N in the Y direction of the drawing are aligned in the X direction in each cell, and the top ends of the active regions 2P in the Y direction of the drawing are aligned in the X direction in each cell.
  • the ends of the active regions on opposing sides of the active regions 2P and 2N in the cell are aligned in the X direction so that they form a straight line.
  • FIG. 2 is a plan view showing an example of the layout structure of inverter cells C1 and C4 according to the first embodiment
  • Fig. 3 is a cross-sectional view showing an example of the layout structure of the inverter cell according to the first embodiment
  • Fig. 4 is a circuit diagram configured in the inverter cell according to the first embodiment.
  • Fig. 2(a) is a plan view of inverter cell C1
  • Fig. 2(b) is a plan view of inverter cell C4
  • Fig. 3(a) is a cross-section taken along X1-X1' in Fig. 2
  • Fig. 3(b) is a cross-section taken along Y1-Y1' in Fig. 2
  • Fig. 3(c) is a cross-section taken along Y2-Y2' in Fig. 2.
  • the dashed lines running vertically and horizontally in plan views such as FIG. 2, and the dashed lines running vertically in cross-sectional views such as FIG. 3, indicate grids used for component placement during design.
  • the grids are arranged at equal intervals in the X direction, and at equal intervals in the Y direction.
  • the grid spacing may be the same or different in the X and Y directions.
  • the grid spacing may also be different for each layer.
  • each component does not necessarily have to be placed on a grid.
  • inverter cell C1 has transistors P1 and N1, and forms an inverter circuit with input A and output Y.
  • a wiring layer, BM0 wiring layer, is formed on the back surface of the semiconductor chip on which the transistors are formed.
  • Power supply wiring 11, 12 is shared with other cells in the cell row CR including the inverter cell C1, and serves as power supply wiring extending in the X direction.
  • power supply wiring 11, 12 extending in the X direction are formed on both ends of the cell in the Y direction of the drawing.
  • Power supply wiring 11 supplies power supply voltage VDD.
  • Power supply wiring 12 supplies power supply voltage VSS.
  • An active region that constitutes the channel, source, and drain of the P-type transistor is formed in a P-type transistor region on an N-type well (NWell). Specifically, an active region 2P1 is formed in the P-type transistor region. In a plan view, the active region 2P1 overlaps with the power supply wiring 11.
  • a P-type transistor P1 is formed in the P-type transistor region.
  • the transistor P1 has a nanosheet 21 as a channel, which is made up of three overlapping sheets in a planar view and extends in the X-direction.
  • the portion that serves as the source of the transistor P1 is connected to the power supply wiring 11 via a via 61.
  • the via 61 is formed in the region where the power supply wiring 11 and the active region 2P1 overlap in a planar view.
  • An active region that constitutes the channel, source, and drain of the N-type transistor is formed in an N-type transistor region on a P-type substrate (PSub) (not shown). Specifically, an active region 2N1 is formed in the N-type transistor region. In a plan view, the active region 2N1 overlaps with the power supply wiring 12.
  • an N-type transistor N1 is formed in the N-type transistor region.
  • the transistor N1 has a channel made of a nanosheet 22 that is made up of three overlapping sheets in a planar view and extends in the X-direction.
  • the source of the transistor N1 is connected to the power supply wiring 12 via a via 62.
  • the via 62 is formed in the region where the power supply wiring 12 and the active region 2N1 overlap in a planar view.
  • the active region which is the source and drain on both sides of the nanosheet, is formed, for example, by epitaxial growth from the nanosheet.
  • Gate wiring 31, 32 extending in the Y direction are formed in the center of the cell in the X direction.
  • Nanosheet 21 overlaps gate wiring 31 in a planar view.
  • Nanosheet 22 overlaps gate wiring 32 in a planar view.
  • Gate wiring 31 corresponds to the gate of transistor P1.
  • Gate wiring 32 corresponds to the gate of transistor N1.
  • the gate wiring 31 covers the outer periphery of the nanosheet 21 in the Y direction and the Z direction so that a part of the outer periphery of the nanosheet 21 is exposed.
  • the gate wiring 32 covers the outer periphery of the nanosheet 22 in the Y direction and the Z direction so that a part of the outer periphery of the nanosheet 22 is exposed.
  • the side surface of the nanosheet 21 on the right side of the drawing is not covered by the gate wiring 31.
  • the side surface of the nanosheet 22 on the left side of the drawing is not covered by the gate wiring 32. That is, the side surface of the nanosheet 21 on the right side of the drawing is exposed from the gate wiring 31.
  • the side surface of the nanosheet 22 on the left side of the drawing is exposed from the gate wiring 32. Therefore, in FIG. 2, the surface of the nanosheet 21 on the lower side in the Y direction is exposed from the gate wiring 31, and the surface of the nanosheet 21 on the upper side in the Y direction is covered by the gate wiring 31. The surface of the nanosheet 22 on the upper side in the Y direction is exposed from the gate wiring 32, and the surface of the nanosheet 22 on the lower side in the Y direction is covered by the gate wiring 32.
  • the gate wirings 31 and 32 are connected via a bridge portion 33 extending in the Y direction.
  • dummy gate wiring 34, 35 are formed on both sides of the cell frame in the X direction. Dummy gate wiring 34 is shared with other cells arranged on the left side of the drawing. Dummy gate wiring 35 is shared with other cells arranged on the right side of the drawing.
  • a local interconnect (LI) 41 extending in the Y direction is formed.
  • the local interconnect 41 is connected to the portion of the active region 2P1 that serves as the drain of transistor P1, and to the portion of the active region 2N1 that serves as the drain of transistor N1.
  • Wires 51 and 52 extending in the X direction are formed in the M0 wiring layer, which is a metal wiring layer above the local wiring layer.
  • Wire 51 is connected to gate wiring 32 through a via.
  • Wire 52 is connected to local wiring 41 through a via.
  • Wire 51 corresponds to input A, and wire 52 corresponds to output Y.
  • inverter cell C1 has a P-type transistor P1 and an N-type transistor N1, and realizes an inverter circuit with input A and output Y.
  • the active regions 2P1 and 2N1 in the inverter cell C1 have a width of w2 in the Y direction in a plan view.
  • the surface of nanosheet 21 on the lower side in the Y direction is exposed from gate wiring 31.
  • the surface of nanosheet 22 on the upper side in the Y direction is exposed from gate wiring 32. That is, the surfaces of nanosheets 21 and 22 that face each other in the Y direction are exposed from gate wiring 31 and 32, respectively.
  • the surface of nanosheet 21 on the upper side in the Y direction in the drawing is covered by gate wiring 31.
  • the surface of nanosheet 22 on the lower side in the Y direction in the drawing is covered by gate wiring 32.
  • every other cell row CR is arranged inverted in the Y direction. That is, in cells adjacent in the Y direction, the nanosheets in the active regions facing each other in the Y direction have surfaces facing each other in the Y direction that are not exposed from the gate wiring. Therefore, the distance d2 in the Y direction between the active regions of cells adjacent in the Y direction is greater than the distance d1 in the Y direction between active regions 2P1, 2N1 in inverter cell C1.
  • the distance d3 in the Y direction between the power supply wiring 11 and 12 formed in the BM0 wiring layer is greater than the distance d1 in the Y direction between the active regions 2P1 and 2N1. That is, in a plan view, the bottom end of the power supply wiring 11 in the Y direction is disposed above the bottom end of the active region 2P1 in the Y direction. In a plan view, the top end of the power supply wiring 12 in the Y direction is disposed below the top end of the active region 2N1 in the Y direction.
  • the bottom end of the active region 2P1 and the top end of the active region 2N1 are disposed between the bottom end of the power supply wiring 11 and the top end of the power supply wiring 12 (i.e., inside the power supply wiring 11 and 12).
  • the via 61 that connects the power supply wiring 11 and the part that will be the source of the transistor P1 in the active region 2P1 is disposed in the center of the active region 2P1 in the Y direction in a plan view. Specifically, the distance from the center of the via 61 in the Y direction to the top end of the active region 2P1 and the distance from the center of the via 61 in the Y direction to the bottom end of the active region 2P1 are the same distances d4. Also, the via 62 that connects the power supply wiring 12 and the part that will be the source of the transistor N1 in the active region 2N1 are disposed in the center of the active region 2N1 in the Y direction in a plan view.
  • the distance from the center of the via 62 in the Y direction to the top end of the active region 2N1 and the distance from the center of the via 62 in the Y direction to the bottom end of the active region 2N1 are the same distances d5.
  • the distances from the via 61 to both the top and bottom ends of the part that will be the source of the transistor P1 in the active region 2P1 in the Y direction are equal.
  • the distance from the via 62 to both the top and bottom of the Y direction in the part of the active region 2N1 that serves as the source of the transistor N1 is equal. Therefore, the current flowing through the transistors P1 and N1 is equalized in the Y direction, which increases the speed of the semiconductor integrated circuit device.
  • the amount of overlap of the active region 2P1 with respect to the via 61 in the Y direction is greater than the amount of overlap of the power supply wiring 11 with respect to the via 61 in the Y direction.
  • a distance d6 from the bottom end of the via 61 in the Y direction to the bottom end of the active region 2P1 in the Y direction is greater than a distance d7 from the bottom end of the via 61 in the Y direction to the bottom end of the power supply wiring 11 in the Y direction.
  • the amount of overlap of the active region 2N1 with respect to the via 62 in the Y direction is greater than the amount of overlap of the power supply wiring 12 with respect to the via 62 in the Y direction.
  • a distance d8 from the top end of the via 62 in the Y direction to the top end of the active region 2N1 in the Y direction is greater than a distance d9 from the top end of the via 62 in the Y direction to the top end of the power supply wiring 12 in the Y direction.
  • the inverter cell C4 has a configuration similar to that of the inverter cell C1. Specifically, the inverter cell C4 has a P-type transistor P1 and an N-type transistor N1, and realizes an inverter circuit with an input A and an output Y.
  • inverter cell C4 is different from inverter cell C1 shown in FIG. 2(a) in that active regions 2P4 and 2N4, which have different widths in the Y direction, are arranged in place of active regions 2P1 and 2N1.
  • active regions 2P4 and 2N4 have a width w1 in the Y direction. w2 is smaller than w1. In other words, the drive capacity of inverter cell C4 is greater than the drive capacity of inverter cell C1.
  • the bottom end of the active region 2P4 in the Y direction is located at the same position in the Y direction as the bottom end of the active region 2P1 in the Y direction.
  • the top end of the active region 2N4 in the Y direction is located at the same position in the Y direction as the top end of the active region 2N1 in the Y direction. That is, the bottom end of the active region 2P1 of the inverter cell C1 in the Y direction and the bottom end of the active region 2P4 of the inverter cell C4 in the Y direction are aligned in the Y direction.
  • the top end of the active region 2N1 of the inverter cell C1 in the Y direction and the top end of the active region 2N4 of the inverter cell C4 in the Y direction are aligned in the Y direction.
  • the nanosheets 21 of the inverter cells C1 and C4 have their lower surfaces exposed from the gate wiring 31.
  • the nanosheets 22 of the inverter cells C1 and C4 have their upper surfaces exposed from the gate wiring 32. That is, in the inverter cells C1 and C4, the positions of the surfaces of the nanosheets exposed from the gate wiring are aligned in the Y direction.
  • the opposing nanosheets exposed from the gate wiring are formed by providing a structure made of an insulator between them.
  • the power supply wiring formed on the back surface side of the transistor may be formed using a semiconductor chip separate from the semiconductor chip on which the transistor is formed.
  • FIG. 5(a) is another configuration example of the semiconductor integrated circuit device according to the first embodiment.
  • the semiconductor integrated circuit device 100 shown in FIG. 5(a) is configured by stacking a first semiconductor chip 101 (chip A) and a second semiconductor chip 102 (chip B). Standard cells including the inverter cells described above are arranged on chip A.
  • Chip B has power wiring formed in a wiring layer provided on its surface. Chip B is attached to the back side of chip A using bumps or the like.
  • FIG. 5(b) shows a cross section of the inverter cell of FIG. 2 along line Y1-Y1' in this configuration example.
  • a power supply wiring 11 that supplies VDD and a power supply wiring 12 that supplies VSS are formed in a wiring layer provided on the surface of chip B.
  • Power supply wiring 11 is connected to active region 2P1 of chip A via via 61.
  • Power supply wiring 12 is connected to active region 2N1 of chip A via via 62.
  • This configuration example also provides the same effects as the inverter cell described above.
  • Modification 6 is a plan view showing an example of a layout structure of an inverter cell according to a modification of the first embodiment. In comparison with FIG. 2, in FIG. 6, vias 63 and 64 are arranged instead of the vias 61 and 62.
  • the vias 63 and 64 have a rectangular cross section in a plan view. Specifically, the length d11 of the vias 63 and 64 in the Y direction is longer than the length d12 of the vias 63 and 64 in the X direction.
  • the length d11 of the via 63 in the Y direction is approximately the same as the length from the top to the bottom of the active area 2P1 in the drawing.
  • the length d11 of the via 64 in the Y direction is approximately the same as the length from the top to the bottom of the active area 2P1 in the drawing.
  • FIG. 6 makes it possible to reduce the resistance of via 63, which connects power supply wiring 11 to the portion in active region 2P1 that serves as the source of transistor P1, and via 64, which connects power supply wiring 12 to the portion in active region 2N1 that serves as the source of transistor N1, thereby suppressing the drop in power supply voltage and the occurrence of electromigration.
  • via 63 is disposed in the center of active region 2P1 in the Y direction in a plan view
  • via 64 is disposed in the center of active region 2N1 in the Y direction in a plan view.
  • FIG. 7A and 7B are plan views showing examples of layout structures of cells included in the semiconductor integrated circuit device according to the first embodiment, where Fig. 7A(a) shows a two-input NAND cell C2, Fig. 7A(b) shows a two-input NAND cell C5, Fig. 7B(a) shows a two-input NOR cell C3, and Fig. 7B(b) shows a two-input NOR cell C6.
  • Fig. 8(a) is a circuit diagram of a two-input NAND cell, and Fig. 8(b) is a circuit diagram of a two-input NOR cell.
  • an active region 2P2 is formed in a P-type transistor region.
  • the active region 2P2 overlaps with the power supply wiring 11 in a plan view.
  • Transistors P11 and P12 are configured in the active region 2P2. Transistors P11 and P12 have nanosheets 23 and 24, respectively, extending in the X direction. In the active region 2P2, the sources of transistors P11 and P12 are connected to the power supply wiring 11 via vias 65. The vias 65 are formed in an area where the power supply wiring 11 and the active region 2P2 overlap in a planar view.
  • An active region 2N2 is formed in the N-type transistor region.
  • the active region 2N2 overlaps with the power supply wiring 12 in a plan view.
  • Transistors N11 and N12 are configured in the active region 2N2. Transistors N11 and N12 have nanosheets 25 and 26, respectively, extending in the X direction. In the active region 2N2, the source portion of transistor N11 is connected to power supply wiring 12 via a via 66. The via 66 is formed in a region where the power supply wiring 12 and the active region 2N2 overlap in a plan view.
  • Gate wiring 131-134 is formed extending in the Y direction. Nanosheets 23-26 overlap with gate wiring 131-134, respectively, in a planar view. Gate wiring 131-134 corresponds to the gates of transistors P11, P12, N11, and N12, respectively.
  • the gate wirings 131 and 133 are connected via a bridge portion 135 that extends in the Y direction.
  • the gate wirings 132 and 134 are connected via a bridge portion 136 that extends in the Y direction.
  • Gate wiring 131 covers the outer periphery of nanosheet 23 in the Y and Z directions so that part of the outer periphery of nanosheet 23 is exposed.
  • Gate wiring 132 covers the outer periphery of nanosheet 24 in the Y and Z directions so that part of the outer periphery of nanosheet 24 is exposed.
  • Gate wiring 133 covers the outer periphery of nanosheet 25 in the Y and Z directions so that part of the outer periphery of nanosheet 25 is exposed.
  • Gate wiring 134 covers the outer periphery of nanosheet 26 in the Y and Z directions so that part of the outer periphery of nanosheet 26 is exposed.
  • the lower surfaces of nanosheets 23 and 24 in the Y direction are exposed from gate wirings 131 and 132, respectively, and the upper surfaces in the Y direction are covered by gate wirings 131 and 132, respectively.
  • the upper surfaces of the nanosheets 25 and 26 in the Y direction are exposed from the gate wiring 133 and 134, respectively, and the lower surfaces of the nanosheets 25 and 26 in the Y direction are covered by the gate wiring 133 and 134, respectively.
  • the two-input NAND cell C2 has P-type transistors P11 and P12 and N-type transistors N11 and N12, and realizes a NAND circuit with inputs A and B and output Y.
  • the active areas 2P2 and 2N2 in the two-input NAND cell C2 have a width of w2 in the Y direction in a plan view.
  • the surfaces of nanosheets 23 and 24 on the lower side in the Y direction are exposed from gate wirings 131 and 132, respectively.
  • the surfaces of nanosheets 25 and 26 on the upper side in the Y direction are exposed from gate wirings 133 and 134, respectively. That is, the surfaces of nanosheets 23 and 25 that face each other in the Y direction are exposed from gate wirings 131 and 133, respectively.
  • the surfaces of nanosheets 24 and 26 that face each other in the Y direction are exposed from gate wirings 132 and 134, respectively.
  • nanosheets 23 and 24 in the Y direction are covered by gate wiring 131 and 132, respectively.
  • the lower sides of nanosheets 25 and 26 in the Y direction are covered by gate wiring 133 and 134, respectively.
  • every other cell row CR is arranged inverted in the Y direction. That is, in cells adjacent in the Y direction, the nanosheets in the active regions facing each other in the Y direction have surfaces facing each other in the Y direction that are not exposed from the gate wiring. Therefore, the distance d2 in the Y direction between the active regions of cells adjacent in the Y direction is greater than the distance d1 in the Y direction between the active regions 2P2 and 2N2 in the 2NAND cell C2.
  • the distance d3 in the Y direction between the power supply wiring 11 and 12 formed in the BM0 wiring layer is greater than the distance d1 in the Y direction between the active areas 2P2 and 2N2. That is, in a plan view, the bottom end of the power supply wiring 11 in the Y direction is disposed above the bottom end of the active area 2P2 in the Y direction. In a plan view, the top end of the power supply wiring 12 in the Y direction is disposed below the top end of the active area 2N2 in the Y direction.
  • the bottom end of the active area 2P2 and the top end of the active area 2N2 are disposed between the bottom end of the power supply wiring 11 and the top end of the power supply wiring 12 (i.e., inside the power supply wiring 11 and 12).
  • the via 65 that connects the power supply wiring 11 and the part that becomes the source of the transistors P11 and P12 in the active region 2P2 is disposed in the center of the active region 2P2 in the Y direction in a plan view. Specifically, the distance from the center of the via 65 in the Y direction to the top end of the active region 2P2 and the distance from the center of the via 65 in the Y direction to the bottom end of the active region 2P2 are the same distances, d4. Also, the via 66 that connects the power supply wiring 12 and the part that becomes the source of the transistor N11 in the active region 2N2 are disposed in the center of the active region 2N2 in the Y direction in a plan view.
  • the distance from the center of the via 66 in the Y direction to the top end of the active region 2N2 and the distance from the center of the via 66 in the Y direction to the bottom end of the active region 2N2 are the same distances, d5.
  • the distance from via 65 to both the top and bottom of the drawing in the Y direction of the portion that will become the source of transistors P11 and P12 in active region 2P2 is equal.
  • the distance from via 66 to both the top and bottom of the drawing in the Y direction of the portion that will become the source of transistor N11 in active region 2N2 is equal. Therefore, the current flowing through transistors P11, P12, and N11 is equalized in the vertical direction of the drawing in the Y direction, thereby increasing the speed of the semiconductor integrated circuit device.
  • the amount of overlap of the active region 2P2 with respect to the via 65 in the Y direction is greater than the amount of overlap of the power supply wiring 11 with respect to the via 65 in the Y direction.
  • the distance d6 from the bottom end of the via 65 in the Y direction to the bottom end of the active region 2P2 in the Y direction is greater than the distance d7 from the bottom end of the via 65 in the Y direction to the bottom end of the power supply wiring 11 in the Y direction.
  • the amount of overlap of the active region 2N2 with respect to the via 66 in the Y direction is greater than the amount of overlap of the power supply wiring 12 with respect to the via 66 in the Y direction.
  • the distance d8 from the top end of the via 66 in the Y direction to the top end of the active region 2N2 in the Y direction is greater than the distance d9 from the top end of the via 66 in the Y direction to the top end of the power supply wiring 12 in the Y direction.
  • the two-input NAND cell C5 has almost the same configuration as the two-input NAND cell C2. Specifically, the two-input NAND cell C5 has P-type transistors P11 and P12 and N-type transistors N11 and N12, and realizes a NAND circuit with inputs A and B and an output Y.
  • the two-input NAND cell C5 is different from the two-input NAND cell C2 shown in FIG. 7A(a) in that instead of the active areas 2P2 and 2N2, active areas 2P5 and 2N5, which have different widths in the Y direction, are arranged.
  • active areas 2P5 and 2N5 have a width w1 in the Y direction. w2 is smaller than w1. In other words, the drive capability of two-input NAND cell C5 is greater than the drive capability of two-input NAND cell C2.
  • the bottom end of active area 2P5 in the Y direction is located at the same position in the Y direction as the bottom end of active area 2P2 in the Y direction.
  • the top end of active area 2N5 in the Y direction is located at the same position in the Y direction as the top end of active area 2N2 in the Y direction. That is, the bottom end of active area 2P2 of two-input NAND cell C2 in the Y direction and the bottom end of active area 2P5 of two-input NAND cell C5 in the Y direction are aligned in the Y direction.
  • the top end of active area 2N2 of two-input NAND cell C2 in the Y direction and the top end of active area 2N5 of two-input NAND cell C5 in the Y direction are aligned in the Y direction.
  • the nanosheets 23 and 24 of two-input NAND cells C2 and C5 have their lower surfaces in the Y direction exposed from gate wiring 131 and 132, respectively.
  • the surfaces of the nanosheets 25 and 26 of the two-input NAND cells C2 and C5 on the upper side in the Y direction in the drawing are exposed from the gate wiring 133 and 134, respectively.
  • the positions of the surfaces of the nanosheets exposed from the gate wiring are aligned in the Y direction.
  • an active region 2P3 is formed in the P-type transistor region.
  • the active region 2P3 overlaps with the power supply wiring 11 in a plan view.
  • Transistors P21 and P22 are configured in the active region 2P3. Transistors P21 and P22 have nanosheets 27 and 28, respectively, extending in the X direction. In the active region 2P3, the source portion of transistor P21 is connected to the power supply wiring 11 via a via 67. The via 67 is formed in the region where the power supply wiring 11 and the active region 2P3 overlap in a plan view.
  • An active region 2N3 is formed in the N-type transistor region. In a plan view, the active region 2N3 overlaps with the power supply wiring 12.
  • Transistors N21 and N22 are configured in the active region 2N3. Transistors N21 and N22 have nanosheets 29 and 30, respectively, extending in the X direction. In the active region 2N3, the sources of transistors N21 and N22 are connected to the power supply wiring 12 via vias 68. The vias 68 are formed in a region where the power supply wiring 12 and the active region 2N3 overlap in a plan view.
  • Gate wiring 137-140 is formed extending in the Y direction. Nanosheets 27-30 overlap with gate wiring 137-140 in plan view. Gate wiring 137-140 correspond to the gates of transistors P21, P22, N21, and N22, respectively.
  • Gate wiring 137, 139 are connected via bridge portion 141 extending in the Y direction.
  • Gate wiring 138, 140 are connected via bridge portion 142 extending in the Y direction.
  • Gate wiring 137 covers the outer periphery of nanosheet 27 in the Y and Z directions so that part of the outer periphery of nanosheet 27 is exposed.
  • Gate wiring 138 covers the outer periphery of nanosheet 28 in the Y and Z directions so that part of the outer periphery of nanosheet 28 is exposed.
  • Gate wiring 139 covers the outer periphery of nanosheet 29 in the Y and Z directions so that part of the outer periphery of nanosheet 29 is exposed.
  • Gate wiring 140 covers the outer periphery of nanosheet 30 in the Y and Z directions so that part of the outer periphery of nanosheet 30 is exposed.
  • the lower surfaces of nanosheets 27 and 28 in the Y direction are exposed from gate wirings 137 and 138, respectively, and the upper surfaces in the Y direction are covered by gate wirings 137 and 138, respectively.
  • the upper surfaces of the nanosheets 29 and 30 in the Y direction are exposed from the gate wiring 139 and 140, respectively, and the lower surfaces of the nanosheets 29 and 30 in the Y direction are covered by the gate wiring 139 and 140, respectively.
  • the two-input NOR cell C3 has P-type transistors P21 and P22 and N-type transistors N21 and N22, and realizes a NOR circuit with inputs A and B and output Y.
  • the active regions 2P3 and 2N3 in the two-input NOR cell C3 have a width of w2 in the Y direction in a plan view.
  • the lower sides of nanosheets 27 and 28 in the Y direction are exposed from gate wirings 137 and 138, respectively.
  • the upper sides of nanosheets 29 and 30 in the Y direction are exposed from gate wirings 139 and 140, respectively. That is, the surfaces of nanosheets 27 and 29 that face each other in the Y direction are exposed from gate wirings 137 and 139, respectively.
  • the surfaces of nanosheets 28 and 30 that face each other in the Y direction are exposed from gate wirings 138 and 140, respectively. This makes it possible to reduce the distance d1 in the Y direction between active areas 2P3 and 2N3.
  • the surfaces of nanosheets 27 and 28 on the upper side in the Y direction in the drawing are covered by gate wiring 137 and 138, respectively.
  • the surfaces of nanosheets 29 and 30 on the lower side in the Y direction in the drawing are covered by gate wiring 139 and 140, respectively.
  • every other cell row CR is arranged inverted in the Y direction. That is, in cells adjacent in the Y direction, the nanosheets in the active regions facing each other in the Y direction have surfaces facing each other in the Y direction that are not exposed from the gate wiring. Therefore, the distance d2 in the Y direction between the active regions of cells adjacent in the Y direction is greater than the distance d1 in the Y direction between active regions 2P3 and 2N3 in 2NOR cell C3.
  • the distance d3 in the Y direction between the power supply wiring 11 and 12 formed in the BM0 wiring layer is greater than the distance d1 in the Y direction between the active areas 2P3 and 2N3. That is, in a plan view, the bottom end of the power supply wiring 11 in the Y direction is disposed above the bottom end of the active area 2P3 in the Y direction. In a plan view, the top end of the power supply wiring 12 in the Y direction is disposed below the top end of the active area 2N3 in the Y direction.
  • the bottom end of the active area 2P3 and the top end of the active area 2N3 are disposed between the bottom end of the power supply wiring 11 and the top end of the power supply wiring 12 (i.e., inside the power supply wiring 11 and 12).
  • the via 67 connecting the power supply wiring 11 and the part that will be the source of the transistor P21 in the active region 2P3 is disposed in the center of the active region 2P3 in the Y direction in a plan view. Specifically, the distance from the center of the via 67 in the Y direction to the top end of the active region 2P3 and the distance from the center of the via 67 in the Y direction to the bottom end of the active region 2P3 are the same distances, d4. Also, the via 68 connecting the power supply wiring 12 and the part that will be the source of the transistors N21 and N22 in the active region 2N3 are disposed in the center of the active region 2N3 in the Y direction in a plan view.
  • the distance from the center of the via 68 in the Y direction to the top end of the active region 2N3 and the distance from the center of the via 68 in the Y direction to the bottom end of the active region 2N3 are the same distances, d5.
  • the distance from via 67 to both the top and bottom of the Y direction of the part of active region 2P3 that serves as the source of transistor P21 is equal.
  • the distance from via 68 to both the top and bottom of the Y direction of the part of active region 2N3 that serves as the sources of transistors N21 and N22 is equal. Therefore, the current flowing through transistors P21, N21, and N22 is equalized in the Y direction, which increases the speed of the semiconductor integrated circuit device.
  • the amount of overlap of the active region 2P3 with the via 67 in the Y direction is greater than the amount of overlap of the power supply wiring 11 with the via 67 in the Y direction.
  • the distance d6 from the bottom end of the via 67 in the Y direction to the bottom end of the active region 2P3 in the Y direction is greater than the distance d7 from the bottom end of the via 67 in the Y direction to the bottom end of the power supply wiring 11 in the Y direction.
  • the amount of overlap of the active region 2N3 with the via 68 in the Y direction is greater than the amount of overlap of the power supply wiring 12 with the via 68 in the Y direction.
  • the distance d8 from the top end of the via 68 in the Y direction to the top end of the active region 2N3 in the Y direction is greater than the distance d9 from the top end of the via 68 in the Y direction to the top end of the power supply wiring 12 in the Y direction.
  • the two-input NOR cell C6 has a configuration similar to that of the two-input NOR cell C3. Specifically, the two-input NOR cell C6 has P-type transistors P21 and P22 and N-type transistors N21 and N22, and realizes a NOR circuit with inputs A and B and an output Y.
  • the two-input NOR cell C6 is different from the two-input NOR cell C3 shown in FIG. 7B(a) in that instead of the active regions 2P3 and 2N3, active regions 2P6 and 2N6, which have different widths in the Y direction, are arranged.
  • active areas 2P6 and 2N6 have a width of w1 in the Y direction. w2 is smaller than w1. In other words, the drive capability of 2-input NOR cell C6 is greater than the drive capability of 2-input NOR cell C3.
  • the bottom end of active region 2P6 in the Y direction is located at the same position in the Y direction as the bottom end of active region 2P3 in the Y direction.
  • the top end of active region 2N6 in the Y direction is located at the same position in the Y direction as the top end of active region 2N3 in the Y direction. That is, the bottom end of active region 2P3 of two-input NOR cell C3 in the Y direction and the bottom end of active region 2P6 of two-input NOR cell C6 in the Y direction are aligned in the Y direction.
  • the top end of active region 2N3 of two-input NOR cell C3 in the Y direction and the top end of active region 2N6 of two-input NOR cell C6 in the Y direction are aligned in the Y direction.
  • the nanosheets 27 and 28 of two-input NOR cells C3 and C6 have their lower surfaces in the Y direction exposed from gate wiring 137 and 138, respectively.
  • the surfaces of the nanosheets 29 and 30 of the two-input NOR cells C3 and C6 on the upper side in the Y direction in the drawing are exposed from the gate wiring 139 and 140, respectively.
  • the positions of the surfaces of the nanosheets exposed from the gate wiring are aligned in the Y direction. This allows the shape of the structure made of an insulator that is exposed from the gate wiring and provided between the opposing nanosheets to be made constant, i.e., the size and installation range in the Y direction. This makes it easier to manufacture semiconductor integrated circuit devices.
  • FIG. 9 is a plan view showing an example of the layout of a circuit block included in a semiconductor integrated circuit device according to the second embodiment.
  • the block layout in FIG. 9 is constructed by arranging standard cells.
  • the power supply wiring is also formed in the BM0 wiring layer, which is a back wiring layer provided on the back surface of the semiconductor chip on which the transistors are formed.
  • the multiple cells lined up in the X direction make up a cell column CR (CR4 to CR6).
  • Multiple cell columns CR (three columns in Figure 1) are then arranged side by side in the Y direction.
  • the multiple cells include cells with logic functions such as inverters, NAND gates, and NOR gates.
  • the cell column CR includes inverter cells C7, C10, two-input NAND cells C8, C11, and two-input NOR cells C9, C12, which will be described later.
  • each cell power supply wiring is formed on both ends in the Y direction in the BM0 wiring layer, and each cell receives power supply voltages VDD and VSS from the outside via this power supply wiring.
  • Each cell row CR is arranged inverted in the Y direction for every other row.
  • the power supply wiring that supplies the power supply voltage VDD power supply wiring 11 described later
  • the power supply wiring that supplies the power supply voltage VSS power supply wiring 12 described later
  • the power supply wiring that supplies the power supply voltage VSS power supply wiring 12 described later
  • Each cell is configured with an active region 2P that forms the channel, source, and drain of a P-type transistor, and an active region 2N that forms the channel, source, and drain of an N-type transistor.
  • the active regions 2P are arranged to line up in the X direction, and the active regions 2N are arranged to line up in the X direction.
  • the active regions 2P are arranged to face each other, and the active regions 2N are arranged to face each other.
  • the distance d21 in the Y direction between the active regions 2P and 2N in a cell is greater than the distance d22 between the active regions 2P (2N) between the cell rows CR.
  • the upper ends of the active regions 2P in the Y direction of the drawing are aligned in the X direction in each cell, and the lower ends of the active regions 2N in the Y direction of the drawing are aligned in the X direction in each cell.
  • the upper ends of the active regions 2N in the Y direction of the drawing are aligned in the X direction in each cell, and the lower ends of the active regions 2P in the Y direction of the drawing are aligned in the X direction in each cell.
  • the ends of the active regions on the opposing sides of the active regions 2P and 2N in the cells aligned in the Y direction are aligned in a straight line in the X direction.
  • FIG. 10A and 10B are plan views showing examples of the layout structure of inverter cells C7 and C10 according to the second embodiment. Specifically, FIG. 10A shows inverter cell C7, and FIG. 10B shows inverter cell C10. Note that the inverter circuits shown in FIG. 4 are configured in the inverter cells C7 and C10 in FIG. 10.
  • power supply wiring 11 and 12 extending in the X direction are formed on both ends of the cell in the Y direction in the drawing in the BM0 wiring layer.
  • Power supply wiring 11 supplies power supply voltage VDD.
  • Power supply wiring 12 supplies power supply voltage VSS.
  • An active region 2P7 is formed in the P-type transistor region. In a plan view, the active region 2P7 overlaps with the power supply wiring 11.
  • the active region 2P7 includes a transistor P1.
  • the transistor P1 has a nanosheet 221 extending in the X direction.
  • the portion that serves as the source of the transistor P1 is connected to the power supply wiring 11 through a via 261.
  • the via 261 is formed in a region where the power supply wiring 11 and the active region 2P7 overlap in a plan view.
  • An active region 2N7 is formed in the N-type transistor region. In a plan view, the active region 2N7 overlaps with the power supply wiring 12.
  • the active region 2N7 includes a transistor N1.
  • the transistor N1 has a nanosheet 222 extending in the X direction.
  • the portion that serves as the source of the transistor N1 is connected to the power supply wiring 12 via a via 262.
  • the via 262 is formed in a region where the power supply wiring 12 and the active region 2N7 overlap in a plan view.
  • a gate wiring 231 extending in the Y direction is formed in the center of the cell in the X direction.
  • the nanosheets 221 and 222 overlap the gate wiring 231 in a planar view.
  • the gate wiring 231 corresponds to the gates of the transistors P1 and N1.
  • Gate wiring 231 covers the outer peripheries of nanosheets 221, 222 in the Y and Z directions, respectively, so that part of the outer peripheries of nanosheets 221, 222 are exposed. Specifically, the upper surface of nanosheet 221 in the Y direction is exposed from gate wiring 231, and the lower surface in the Y direction is covered by gate wiring 231. The lower surface of nanosheet 222 in the Y direction is exposed from gate wiring 231, and the upper surface in the Y direction is covered by gate wiring 231.
  • Dummy gate wiring 232, 233 are formed on both sides of the cell frame in the X direction. Dummy gate wiring 232 is shared with other cells arranged on the left side of the drawing. Dummy gate wiring 233 is shared with other cells arranged on the right side of the drawing.
  • a local wiring 241 extending in the Y direction is formed.
  • the local wiring 241 is connected to the portion of the active region 2P7 that serves as the drain of transistor P1, and to the portion of the active region 2N7 that serves as the drain of transistor N1.
  • wiring 251 and 252 extending in the X direction are formed.
  • Wiring 251 is connected to gate wiring 231 through a via.
  • Wiring 252 is connected to local wiring 241 through a via.
  • Wiring 251 corresponds to input A, and wiring 252 corresponds to output Y.
  • inverter cell C7 has a P-type transistor P1 and an N-type transistor N1, and realizes an inverter circuit with input A and output Y.
  • the active regions 2P7 and 2N7 in the inverter cell C7 have a width of w2 in the Y direction in a plan view.
  • inverter cell C7 in FIG. 10(a) the surface of nanosheet 221 facing the upper side in the Y direction is exposed from gate wiring 231.
  • the surface of nanosheet 222 facing the lower side in the Y direction is exposed from gate wiring 231.
  • every other cell row CR is arranged inverted in the Y direction. That is, in cells adjacent in the Y direction, the nanosheets in the active regions facing each other in the Y direction have surfaces exposed from the gate wiring facing each other in the Y direction. This makes it possible to reduce the distance d22 between active regions facing each other in the Y direction in cells adjacent in the Y direction. This makes it possible to reduce the area of the semiconductor integrated circuit device.
  • the surface of nanosheet 221 facing downward in the Y direction is covered by gate wiring 231.
  • the surface of nanosheet 222 facing upward in the Y direction is covered by gate wiring 231. That is, in inverter cell C7, the opposing surfaces of nanosheets 221 and 222 are covered by gate wiring 231. Therefore, the distance d21 in the Y direction between active regions 2P7 and 2N7 in inverter cell C10 is greater than the distance d22 in the Y direction between active regions in cells adjacent in the Y direction.
  • the via 261 that connects the power supply wiring 11 and the part that will be the source of the transistor P1 in the active region 2P7 is disposed in the center of the active region 2P7 in the Y direction in a plan view. Specifically, the distance from the center of the via 261 in the Y direction to the top end of the active region 2P7 and the distance from the center of the via 261 in the Y direction to the bottom end of the active region 2P7 are the same distance d24. Also, the via 262 that connects the power supply wiring 12 and the part that will be the source of the transistor N1 in the active region 2N7 are disposed in the center of the active region 2N7 in the Y direction in a plan view.
  • the distance from the center of the via 262 in the Y direction to the top end of the active region 2N7 and the distance from the center of the via 262 in the Y direction to the bottom end of the active region 2N7 are the same distance d25.
  • the distance from via 261 to both the top and bottom of the Y direction of the part of active region 2P7 that serves as the source of transistor P1 on the drawing is equal.
  • the distance from via 262 to both the top and bottom of the Y direction of the part of active region 2N7 that serves as the source of transistor N1 on the drawing is equal. Therefore, the current flowing through transistors P1 and N1 is equalized in the Y direction, which increases the speed of the semiconductor integrated circuit device.
  • the inverter cell C10 has a configuration similar to that of the inverter cell C7. Specifically, the inverter cell C10 has a P-type transistor P1 and an N-type transistor N1, and realizes an inverter circuit with an input A and an output Y.
  • inverter cell C10 is different from inverter cell C7 shown in FIG. 10(a) in that active regions 2P10 and 2N10, which have different widths in the Y direction, are arranged in place of active regions 2P7 and 2N7.
  • active regions 2P10 and 2N10 have a width w1 in the Y direction. w2 is smaller than w1. In other words, the drive capacity of inverter cell C10 is greater than the drive capacity of inverter cell C7.
  • the top end of active region 2P10 in the Y direction is located at the same position in the Y direction as the top end of active region 2P7 in the Y direction.
  • the bottom end of active region 2N10 in the Y direction is located at the same position in the Y direction as the bottom end of active region 2N7 in the Y direction. That is, the top end of active region 2P7 of inverter cell C7 in the Y direction and the top end of active region 2P10 of inverter cell C10 in the Y direction are aligned in the Y direction.
  • the bottom end of active region 2N7 of inverter cell C7 in the Y direction and the bottom end of active region 2N10 of inverter cell C10 in the Y direction are aligned in the Y direction.
  • the nanosheets 221 of inverter cells C7 and C10 have their upper surfaces in the Y direction exposed from gate wiring 231.
  • the nanosheets 222 of the inverter cells C7 and C10 have their surfaces on the lower side in the Y direction exposed from the gate wiring 231. That is, in the inverter cells C7 and C10, the positions of the surfaces of the nanosheets exposed from the gate wiring are aligned in the Y direction. This allows the shape of the structure made of an insulator that is exposed from the gate wiring and provided between the opposing nanosheets to be made uniform, i.e., the size and installation range in the Y direction. This makes it easier to manufacture the semiconductor integrated circuit device.
  • FIG. 11A and 11B are plan views showing examples of layout structures of cells included in a semiconductor integrated circuit device according to the second embodiment, where FIG. 11A(a) is a two-input NAND cell C8, FIG. 11A(b) is a two-input NAND cell C11, FIG. 11B(a) is a two-input NOR cell C9, and FIG. 11B(b) is a two-input NOR cell C12.
  • an active region 2P8 is formed in the P-type transistor region.
  • the active region 2P8 overlaps with the power supply wiring 11 in a plan view.
  • Transistors P11 and P12 are configured in the active region 2P8. Transistors P11 and P12 have nanosheets 223 and 224, respectively, extending in the X direction. In the active region 2P8, the sources of transistors P11 and P12 are connected to the power supply wiring 11 via vias 265. The vias 265 are formed in a region where the power supply wiring 11 and the active region 2P8 overlap in a planar view.
  • An active region 2N8 is formed in the N-type transistor region. In a plan view, the active region 2N8 overlaps with the power supply wiring 12.
  • Transistors N11 and N12 are configured in the active region 2N8. Transistors N11 and N12 have nanosheets 225 and 226, respectively, extending in the X-direction. In the active region 2N8, the source portion of transistor N11 is connected to the power supply wiring 12 via a via 266. The via 266 is formed in a region where the power supply wiring 12 and the active region 2N8 overlap in a planar view.
  • Gate wiring 234, 235 are formed extending in the Y direction. Nanosheets 223, 225 overlap gate wiring 234 in plan view. Nanosheets 224, 226 each overlap gate wiring 235 in plan view. Gate wiring 234 corresponds to the gates of transistors P11, N11, respectively. Gate wiring 235 corresponds to the gates of transistors P12, N12, respectively.
  • Gate wiring 234 covers the outer peripheries of nanosheets 223, 225 in the Y and Z directions so that part of the outer peripheries of nanosheets 223, 225 are exposed.
  • Gate wiring 235 covers the outer peripheries of nanosheets 224, 226 in the Y and Z directions so that part of the outer peripheries of nanosheets 224, 226 are exposed.
  • the upper surfaces of nanosheets 223, 224 in the Y direction are exposed from gate wiring 234, 235, respectively, and the lower surfaces of nanosheets 223, 224 in the Y direction are covered by gate wiring 234, 235, respectively.
  • the lower surfaces of nanosheets 225, 226 in the Y direction are exposed from gate wiring 234, 235, respectively, and the upper surfaces of nanosheets 225, 226 in the Y direction are covered by gate wiring 234, 235, respectively.
  • the two-input NAND cell C8 has P-type transistors P11 and P12 and N-type transistors N11 and N12, and realizes a NAND circuit with inputs A and B and output Y.
  • the active areas 2P8 and 2N8 in the two-input NAND cell C8 have a width of w2 in the Y direction in a plan view.
  • the surfaces of nanosheets 223 and 224 on the upper side in the Y direction are exposed from gate wiring 234 and 235, respectively.
  • the surfaces of nanosheets 225 and 226 on the lower side in the Y direction are exposed from gate wiring 234 and 235, respectively. That is, in cells adjacent in the Y direction, the surfaces of nanosheets in active regions facing each other in the Y direction that are exposed from the gate wiring face each other in the Y direction. This makes it possible to reduce the distance d22 between active regions facing each other in the Y direction in cells adjacent in the Y direction. This makes it possible to reduce the area of the semiconductor integrated circuit device.
  • the nanosheets 223 and 224 are covered by gate wirings 234 and 235 at their lower sides in the Y direction.
  • the nanosheets 225 and 226 are covered by gate wirings 234 and 235 at their upper sides in the Y direction. That is, in the two-input NAND cell C8, the opposing surfaces of the nanosheets 223 and 225 are covered by gate wiring 234.
  • the opposing surfaces of the nanosheets 224 and 226 are covered by gate wiring 235. For this reason, the distance d21 in the Y direction between the active regions 2P8 and 2N8 in the two-input NAND cell C8 is greater than the distance d22 in the Y direction between the active regions of cells adjacent in the Y direction.
  • the via 265 that connects the power supply wiring 11 and the part that becomes the source of the transistors P11 and P12 in the active region 2P8 is disposed in the center of the active region 2P8 in the Y direction in a plan view. Specifically, the distance from the center of the via 265 in the Y direction to the top end of the active region 2P8 and the distance from the center of the via 265 in the Y direction to the bottom end of the active region 2P8 are the same distance d24. Also, the via 266 that connects the power supply wiring 12 and the part that becomes the source of the transistor N11 in the active region 2N8 are disposed in the center of the active region 2N8 in the Y direction in a plan view.
  • the distance from the center of the via 266 in the Y direction to the top end of the active region 2N8 and the distance from the center of the via 266 in the Y direction to the bottom end of the active region 2N8 are the same distance d25.
  • the distance from via 265 to both the top and bottom of the Y direction of the part of active region 2P8 that serves as the source of transistors P11 and P12 is equal.
  • the distance from via 266 to both the top and bottom of the Y direction of the part of active region 2N8 that serves as the source of transistor N11 is equal. Therefore, the current flowing through transistors P11, P12, and N11 is equalized in the Y direction, so the speed of the semiconductor integrated circuit device is increased.
  • the two-input NAND cell C11 has a configuration similar to that of the two-input NAND cell C8. Specifically, the two-input NAND cell C11 has P-type transistors P11 and P12 and N-type transistors N11 and N12, and realizes a NAND circuit with inputs A and B and an output Y.
  • the two-input NAND cell C11 is different from the two-input NAND cell C8 shown in FIG. 11A(a) in that instead of active areas 2P8 and 2N8, active areas 2P11 and 2N11, which have different widths in the Y direction, are arranged.
  • the active areas 2P11 and 2N11 have a width of w1 in the Y direction. w2 is smaller than w1. In other words, the drive capability of the two-input NAND cell C11 is greater than the drive capability of the two-input NAND cell C8.
  • the top end of active region 2P11 in the Y direction is located at the same position in the Y direction as the top end of active region 2P8 in the Y direction.
  • the bottom end of active region 2N11 in the Y direction is located at the same position in the Y direction as the bottom end of active region 2N8 in the Y direction. That is, the top end of active region 2P8 of two-input NAND cell C8 in the Y direction and the top end of active region 2P11 of two-input NAND cell C11 in the Y direction are aligned in the Y direction.
  • the bottom end of active region 2N8 of two-input NAND cell C8 in the Y direction and the bottom end of active region 2N11 of two-input NAND cell C11 in the Y direction are aligned in the Y direction.
  • the nanosheets 223 and 224 of two-input NAND cells C8 and C11 have their upper surfaces in the Y direction exposed from gate wiring 234 and 235, respectively.
  • the nanosheets 225 and 226 of the two-input NAND cells C8 and C11 have their surfaces on the lower side in the Y direction exposed from the gate wiring 234 and 235, respectively.
  • the positions of the surfaces of the nanosheets exposed from the gate wiring are aligned in the Y direction.
  • an active region 2P9 is formed in the P-type transistor region.
  • the active region 2P9 overlaps with the power supply wiring 11 in a plan view.
  • Transistors P21 and P22 are configured in the active region 2P9. Transistors P21 and P22 have nanosheets 227 and 228, respectively, extending in the X direction. In the active region 2P9, the source portion of transistor P21 is connected to the power supply wiring 11 via a via 267. The via 267 is formed in the region where the power supply wiring 11 and the active region 2P9 overlap in a planar view.
  • An active region 2N9 is formed in the N-type transistor region. In a plan view, the active region 2N9 overlaps with the power supply wiring 12.
  • Transistors N21 and N22 are configured in the active region 2N9. Transistors N21 and N22 have nanosheets 229 and 230, respectively, extending in the X-direction. In the active region 2N9, the sources of transistors N21 and N22 are connected to the power supply wiring 12 via vias 268. The vias 268 are formed in a region where the power supply wiring 12 and the active region 2N9 overlap in a planar view.
  • Gate wiring 236, 237 are formed extending in the Y direction. Nanosheets 227, 229 overlap gate wiring 236 in plan view. Nanosheets 228, 230 overlap gate wiring 237 in plan view. Gate wiring 236 corresponds to the gates of transistors P21, N21. Gate wiring 237 corresponds to the gates of transistors P22, N22.
  • Gate wiring 236 covers the outer peripheries of nanosheets 227, 229 in the Y and Z directions so that part of the outer peripheries of nanosheets 227, 229 are exposed.
  • Gate wiring 237 covers the outer peripheries of nanosheets 228, 230 in the Y and Z directions so that part of the outer peripheries of nanosheets 228, 230 are exposed.
  • the upper surfaces of nanosheets 227, 228 in the Y direction are exposed from gate wirings 236, 237, respectively, and the lower surfaces of nanosheets 227, 228 in the Y direction are covered by gate wirings 236, 237, respectively.
  • the lower surfaces of nanosheets 229, 230 in the Y direction are exposed from gate wirings 236, 237, respectively, and the upper surfaces of nanosheets 229, 230 in the Y direction are covered by gate wirings 236, 237, respectively.
  • the two-input NOR cell C9 has P-type transistors P21 and P22 and N-type transistors N21 and N22, and realizes a NOR circuit with inputs A and B and output Y.
  • the active regions 2P9 and 2N9 in the two-input NOR cell C9 have a width of w2 in the Y direction in a plan view.
  • the surfaces of nanosheets 227 and 228 on the upper side in the Y direction are exposed from gate wiring 236 and 237, respectively.
  • the surfaces of nanosheets 229 and 230 on the lower side in the Y direction are exposed from gate wiring 236 and 237, respectively. That is, in cells adjacent in the Y direction, the surfaces of nanosheets in active regions facing each other in the Y direction that are exposed from the gate wiring face each other in the Y direction. This makes it possible to reduce the distance d22 between active regions facing each other in the Y direction in cells adjacent in the Y direction. This makes it possible to reduce the area of the semiconductor integrated circuit device.
  • the nanosheets 227 and 228 are covered by gate wirings 236 and 237 at their lower sides in the Y direction.
  • the nanosheets 229 and 230 are covered by gate wirings 236 and 237 at their upper sides in the Y direction. That is, in the two-input NOR cell C9, the opposing surfaces of the nanosheets 227 and 229 are covered by gate wiring 236.
  • the opposing surfaces of the nanosheets 228 and 230 are covered by gate wiring 237. For this reason, the distance d21 in the Y direction between the active regions 2P9 and 2N9 in the two-input NOR cell C9 is greater than the distance d22 in the Y direction between the active regions of adjacent cells in the Y direction.
  • the via 267 that connects the power supply wiring 11 and the part that becomes the source of the transistor P21 in the active region 2P9 is disposed in the center of the active region 2P9 in the Y direction in a plan view. Specifically, the distance from the center of the via 267 in the Y direction to the top end of the active region 2P9 and the distance from the center of the via 267 in the Y direction to the bottom end of the active region 2P9 are the same distance d24. Also, the via 268 that connects the power supply wiring 12 and the part that becomes the source of the transistors N21 and N22 in the active region 2N9 are disposed in the center of the active region 2N9 in the Y direction in a plan view.
  • the distance from the center of the via 268 in the Y direction to the top end of the active region 2N9 and the distance from the center of the via 268 in the Y direction to the bottom end of the active region 2N9 are the same distance d25.
  • the distance from via 267 to both the top and bottom of the Y direction of the part of active region 2P9 that serves as the source of transistor P21 is equal.
  • the distance from via 268 to both the top and bottom of the Y direction of the part of active region 2N9 that serves as the sources of transistors N21 and N22 is equal. Therefore, the current flowing through transistors P21, N21, and N22 is equalized in the Y direction, which increases the speed of the semiconductor integrated circuit device.
  • the two-input NOR cell C12 has a configuration similar to that of the two-input NOR cell C9. Specifically, the two-input NOR cell C12 has P-type transistors P21 and P22 and N-type transistors N21 and N22, and realizes a NOR circuit with inputs A and B and an output Y.
  • the two-input NOR cell C12 is different from the two-input NOR cell C9 shown in FIG. 11B(a) in that instead of active regions 2P9 and 2N9, active regions 2P12 and 2N12, which have different widths in the Y direction, are arranged.
  • active regions 2P12 and 2N12 have a width of w1 in the Y direction. w2 is smaller than w1. In other words, the drive capability of 2-input NOR cell C12 is greater than the drive capability of 2-input NOR cell C9.
  • the top end of active region 2P12 in the Y direction is located at the same position in the Y direction as the top end of active region 2P9 in the Y direction.
  • the bottom end of active region 2N12 in the Y direction is located at the same position in the Y direction as the bottom end of active region 2N9 in the Y direction. That is, the top end of active region 2P9 of two-input NOR cell C9 in the Y direction and the top end of active region 2P12 of two-input NOR cell C12 in the Y direction are aligned in the Y direction.
  • the bottom end of active region 2N9 of two-input NOR cell C9 in the Y direction and the bottom end of active region 2N12 of two-input NOR cell C12 in the Y direction are aligned in the Y direction.
  • the nanosheets 227 and 228 of two-input NOR cells C9 and C12 have their upper surfaces in the Y direction exposed from gate wiring 236 and 237, respectively.
  • the nanosheets 229 and 230 of the two-input NOR cells C9 and C12 have their surfaces on the lower side in the Y direction exposed from the gate wiring 236 and 237, respectively.
  • the positions of the surfaces of the nanosheets exposed from the gate wiring are aligned in the Y direction. This allows the shape of the structure made of an insulator that is exposed from the gate wiring and provided between the opposing nanosheets to be consistent, i.e., the size and installation range in the Y direction. This makes it easier to manufacture semiconductor integrated circuit devices.
  • each transistor has three nanosheets, but some or all of the transistors may have one, two, or four or more nanosheets.
  • the cross-sectional shape of the nanosheet is rectangular, but this is not limited to this.
  • it may be square, circular, elliptical, etc.
  • vias 65 and 66 may be replaced with vias whose length in the Y direction is greater than their length in the X direction, such as vias 63 and 64 shown in the modified example of FIG. 6.
  • vias 63 and 64 may be used instead of vias 67 and 68.
  • vias 63 and 64 may be used instead of vias 61 and 62.
  • vias 63 and 64 may be used instead of vias 265 and 266.
  • vias 63 and 64 may be used instead of vias 267 and 268.

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

スタンダードセルは、背面配線層に形成されている電源配線（１１，１２）と、アクティブ領域（２Ｐ１）におけるトランジスタ（Ｐ１）のソースとなる領域と電源配線（１１）とが重なる領域に形成されており、アクティブ領域（２Ｐ１）におけるソースと電源配線（１１）とを接続するビア（６１）とを備える。ナノシート（２１）は、Ｙ方向における一方側の面が、ゲート配線（３１）から露出している。ナノシート（２２）は、Ｙ方向における他方側の面が、ゲート配線（３２）から露出している。ビア（６１）は、平面視において、アクティブ領域（２Ｐ１）のＹ方向における中央部に配置されている。

Description

半導体集積回路装置
　本開示は、フォークシートトランジスタを含むスタンダードセル（以下、適宜、単にセルともいう）を備えた半導体集積回路装置に関するものである。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。立体構造トランジスタの１つとしてナノシートＦＥＴが注目されている。
　特許文献１には、半導体集積回路装置の小面積化のためにナノシートＦＥＴのうち、ゲート電極をフォーク形状としたフォークシートトランジスタを用いたスタンダードセルが開示されている。特許文献１には、フォークシートトランジスタを用いたスタンダードセルのうち、終端セルの構造が開示されている。
米国特許出願公開第２０２２／０２４６６４４号明細書 米国特許出願公開第２０２２／０３７５７６１号明細書
　ところで、特許文献２には、半導体集積回路装置の小面積化のためにトランジスタ直下の背面に背面配線を設け、これにトランジスタのソースおよびドレインを接続したスタンダードセルが開示されている。
　しかしながら、フォークシートトランジスタおよび背面配線を用いたスタンダードセルに関して、具体的な検討はまだなされていない。
　本開示は、フォークシートトランジスタおよび背面配線を用いたスタンダードセルを含む半導体集積回路装置のレイアウトを提供することを目的とする。
　本開示の第１態様では、第１スタンダードセルを含む複数のスタンダードセルを備えた半導体集積回路装置であって、前記第１スタンダードセルは、第１導電型の第１トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、第１方向に延びている第１ナノシートを含む第１アクティブ領域と、前記第１導電型と異なる導電型である第２導電型の第２トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第２ナノシートを含む第２アクティブ領域と、前記第１方向と垂直をなす第２方向に延びており、前記第１ナノシートの前記第２方向、ならびに、前記第１方向および第２方向と垂直をなす第３方向における外周を囲う第１ゲート配線と、前記第２方向に延びており、前記第１ナノシートの前記第２方向および前記第３方向における外周を囲う第２ゲート配線と、前記第１トランジスタの背面側に形成されており、前記第１方向に延びている第１電源配線と、前記第２トランジスタの背面側に形成されており、前記第１方向に延びている第２電源配線と、前記第１アクティブ領域における前記第１トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第１アクティブ領域におけるソースと第１電源配線とを接続する第１ビアとを備え、前記第２ナノシートは、前記第１ナノシートの前記第２方向における一方側である第１側に配置されており、前記第１ナノシートは、前記第１側の面が、前記第１ゲート配線から露出しており、前記第２ナノシートは、前記第２方向における他方側である第２側の面が、前記第２ゲート配線から露出しており、前記第１ビアは、平面視において、前記第１アクティブ領域の前記第２方向における中央部に配置されている。
　本開示によると、第１および第２ナノシートは、第２方向に対向する側の面が第１および第２ゲート配線からそれぞれ露出している。これにより、第１スタンダードセル内における、第１および第２アクティブ領域の間の第２方向における距離を小さくすることができる。また、第１電源配線と、第１アクティブ領域における第１トランジスタのソースとなる部分とを接続する第１ビアは、平面視において、第１アクティブ領域の第２方向における中央部に配置されている。これにより、第１ビアから、第１アクティブ領域における第１トランジスタのソースとなる部分における、第２方向の両端までの距離が等しくなるため、第１トランジスタに流れる電流が第２方向の両側に対して均等化する。したがって、半導体集積回路装置の小面積化および高速化を図ることができる。
　本開示の第２態様では、第１スタンダードセルを含む複数のスタンダードセルを備えた半導体集積回路装置であって、前記第１スタンダードセルは、第１導電型の第１トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、第１方向に延びている第１ナノシートを含む第１アクティブ領域と、前記第１導電型と異なる導電型である第２導電型の第２トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第２ナノシートを含む第２アクティブ領域と、前記第１方向と垂直をなす第２方向に延びており、前記第１ナノシートの前記第２方向、ならびに、前記第１方向および第２方向と垂直をなす第３方向における外周を囲う第１ゲート配線と、前記第２方向に延びており、前記第１ナノシートの前記第２方向および前記第３方向における外周を囲う第２ゲート配線と、前記第１トランジスタの背面側に形成されており、前記第１方向に延びている第１電源配線と、前記第２トランジスタの背面側に形成されており、前記第１方向に延びている第２電源配線と、前記第１アクティブ領域における前記第１トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第１アクティブ領域におけるソースと第１電源配線とを接続する第１ビアとを備え、前記第２ナノシートは、前記第１ナノシートの前記第２方向における一方側である第１側に配置されており、前記第１ナノシートは、前記第１側の面が、前記第１ゲート配線から露出しており、前記第２ナノシートは、前記第２方向における他方側である第２側の面が、前記第２ゲート配線から露出しており、前記第１ビアに対する前記第１アクティブ領域の前記第２方向におけるオーバーラップ量は、前記第１ビアに対する前記第１電源配線の前記第２方向におけるオーバーラップ量よりも大きい。
　本開示の第３態様では、第１スタンダードセルを含む複数のスタンダードセルを備えた半導体集積回路装置であって、前記第１スタンダードセルは、第１導電型の第１トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、第１方向に延びている第１ナノシートを含む第１アクティブ領域と、前記第１導電型と異なる導電型である第２導電型の第２トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第２ナノシートを含む第２アクティブ領域と、前記第１方向と垂直をなす第２方向に延びており、前記第１ナノシートの前記第２方向、ならびに、前記第１方向および前記第２方向と垂直をなす第３方向における外周を囲う第１ゲート配線と、前記第２方向に延びており、前記第２ナノシートの前記第２方向および前記第３方向における外周を囲う第２ゲート配線と、前記第１トランジスタの背面側に形成されており、前記第１方向に延びている第１電源配線と、前記第２トランジスタの背面側に形成されており、前記第１方向に延びている第２電源配線と、前記第１アクティブ領域における前記第１トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第１アクティブ領域におけるソースと前記第１電源配線とを接続する第１ビアとを備え、前記第２ナノシートは、前記第１ナノシートの前記第２方向における一方側である第１側に配置されており、前記第１ナノシートは、前記第２方向における他方側である第２側の面が、前記第１ゲート配線から露出しており、前記第２ナノシートは、前記第１側の面が、前記第２ゲート配線から露出しており、前記第１ビアは、平面視において、前記第１アクティブ領域の前記第２方向における中央部に配置されている。
　本開示によると、半導体集積回路装置の小面積化および高速化を図ることができる。
第１実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例を示す平面図。 第１実施形態に係るインバータセルのレイアウト構造の例を示す平面図。 図２のインバータセルの断面図。 図２のインバータセルの回路図。 第１実施形態に係る半導体集積回路装置の他の構成例。 第１実施形態の変形例に係るインバータセルのレイアウト構造の例を示す平面図。 第１半導体集積回路装置が含むスタンダードセルのレイアウト構造の例を示す平面図。 第１半導体集積回路装置が含むスタンダードセルのレイアウト構造の例を示す平面図。 図７のスタンダードセルの回路図。 第２実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例を示す平面図。 第２実施形態に係るインバータセルのレイアウト構造の例を示す平面図。 第２半導体集積回路装置が含むスタンダードセルのレイアウト構造の例を示す平面図。 第２半導体集積回路装置が含むスタンダードセルのレイアウト構造の例を示す平面図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノシートＦＥＴのうち、ゲート電極をフォーク形状としたフォークシートトランジスタを備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。そして、半導体集積回路装置において、ナノシートＦＥＴの一部は、ゲート電極をフォーク形状としたフォークシートＦＥＴであるものとする。
　また、本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（第１実施形態）
　（回路ブロックの構成）
　図１は第１実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例を示す平面図である。図１のブロックレイアウトは、スタンダードセルを配置することによって構成されている。本実施形態では、電源配線は、トランジスタが形成される半導体チップの背面に設けられた配線層であるＢＭ０（Backside Metal 0）配線層に形成されている。
　なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（第３方向に相当）としている。また、以下の説明では、同じ記号を付すものは同じものを指し、説明を省略することがある。
　また、図１等の平面図においてセルを取り囲むように表示された点線は、スタンダードセルのセル枠（スタンダードセルの外縁）を示す。スタンダードセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
　図１のレイアウトでは、Ｘ方向に並ぶ複数のセルが、セル列ＣＲ（ＣＲ１～ＣＲ３）を構成している。そして、複数のセル列ＣＲ（図１では３列）が、Ｙ方向に並べて配置されている。複数のセルには、インバータ、ＮＡＮＤゲート、ＮＯＲゲート等の論理機能を有するセルが含まれる。例えば、セル列ＣＲには、後述するインバータセルＣ１，Ｃ４、２入力ＮＡＮＤセルＣ２，Ｃ５および２入力ＮＯＲセルＣ３，Ｃ６等が含まれる。
　各セルには、ＢＭ０配線層においてＹ方向両端に電源配線が形成されており、この電源配線を介して、各セルは外部から電源電圧ＶＤＤ，ＶＳＳの供給を受ける。各セル列ＣＲは、一列おきに、Ｙ方向に反転して配置されている。隣接するセル列ＣＲの境界において、電源電圧ＶＤＤを供給する電源配線（後述する電源配線１１）はＸ方向において連続しており、電源電圧ＶＳＳを供給する電源配線（後述する電源配線１２）はＸ方向において連続している。すなわち、ＢＭ０配線層では、Ｘ方向に延びる電源配線が形成されており、電源電圧ＶＤＤを供給する電源配線と電源電圧ＶＳＳを供給する電源配線とが、Ｙ方向において交互に配置されている。
　各セルには、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｐと、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｎとが構成されている。セル列ＣＲでは、各アクティブ領域２ＰがＸ方向に並ぶように配置されており、各アクティブ領域２ＮがＸ方向に並ぶように配置されている。Ｙ方向に隣接するセル列ＣＲでは、アクティブ領域２Ｐ同士が対向するように配置されており、アクティブ領域２Ｎ同士が対向するように配置されている。セル内におけるアクティブ領域２Ｐ，２Ｎ間のＹ方向における距離ｄ１は、セル列ＣＲ同士の間におけるアクティブ領域２Ｐ（２Ｎ）同士の間の距離ｄ２よりも小さい。
　また、セル列ＣＲ１，ＣＲ３では、各セルにおいて、アクティブ領域２ＰのＹ方向における図面下端がＸ方向に並んでおり、アクティブ領域２ＮのＹ方向における図面上端がＸ方向に並んでいる。セル列ＣＲ２では、各セルにおいて、アクティブ領域２ＮのＹ方向における図面下端がＸ方向に並んでおり、アクティブ領域２ＰのＹ方向における図面上端がＸ方向に並んでいる。すなわち、セル列ＣＲでは、セル内においてアクティブ領域２Ｐ，２Ｎが対向する側におけるアクティブ領域の端部がＸ方向に、一直線となるように、並んで配置されている。
　（インバータセルＣ１の構成）
　図２は第１実施形態に係るインバータセルＣ１，Ｃ４のレイアウト構造の例を示す平面図であり、図３は第１実施形態に係るインバータセルのレイアウト構造の例を示す断面図であり、図４は第１実施形態に係るインバータセルに構成されている回路図である。具体的に、図２（ａ）はインバータセルＣ１の平面図であり、図２（ｂ）はインバータセルＣ４の平面図であり、図３（ａ）は図２のＸ１－Ｘ１’の断面、図３（ｂ）は図２のＹ１－Ｙ１’の断面、図３（ｃ）は図２のＹ２－Ｙ２’の断面である。
　また、以下の説明では、図２等の平面図において縦横に走る破線、および、図３等の断面図において縦に走る破線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。
　図４に示すように、インバータセルＣ１は、トランジスタＰ１，Ｎ１を有し、入力Ａ、出力Ｙのインバータ回路が構成されている。
　図２に示すように、トランジスタが形成される半導体チップの背面には、配線層であるＢＭ０配線層が形成されている。電源配線１１，１２は、インバータセルＣ１を含むセル列ＣＲにおいて他のセルと共有されて、Ｘ方向に延びる電源配線となる。
　ＢＭ０配線層には、セルのＹ方向の図面両端において、Ｘ方向に延びる電源配線１１，１２が形成されている。電源配線１１は、電源電圧ＶＤＤを供給する。電源配線１２は、電源電圧ＶＳＳを供給する。
　Ｎ型ウェル（NWell）上のＰ型トランジスタ領域に、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域が形成されている。具体的に、Ｐ型トランジスタ領域には、アクティブ領域２Ｐ１が形成されている。アクティブ領域２Ｐ１は、平面視で、電源配線１１と重なっている。
　Ｐ型トランジスタ領域では、Ｐ型のトランジスタＰ１が形成されている。トランジスタＰ１は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｘ方向に延びるナノシート２１を有する。アクティブ領域２Ｐ１において、トランジスタＰ１のソースとなる部分は、ビア６１を介して、電源配線１１と接続されている。ビア６１は、電源配線１１とアクティブ領域２Ｐ１とが平面視で重なる領域に形成されている。
　Ｐ型基板（PSub）上（図示省略）のＮ型トランジスタ領域に、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域が形成されている。具体的に、Ｎ型トランジスタ領域には、アクティブ領域２Ｎ１が形成されている。アクティブ領域２Ｎ１は、平面視で、電源配線１２と重なっている。
　Ｎ型トランジスタ領域では、Ｎ型のトランジスタＮ１が形成されている。トランジスタＮ１は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｘ方向に延びるナノシート２２を有する。アクティブ領域２Ｎ１において、トランジスタＮ１のソースとなる部分は、ビア６２を介して、電源配線１２と接続されている。ビア６２は、電源配線１２とアクティブ領域２Ｎ１とが平面視で重なる領域に形成されている。
　なお、アクティブ領域について、ナノシートの両側にあるソースおよびドレインとなる部分は、例えば、当該ナノシートからエピタキシャル成長によって形成される。
　Ｘ方向におけるセル中央部において、Ｙ方向に延びるゲート配線３１，３２が形成される。ナノシート２１は、ゲート配線３１と平面視で重なっている。ナノシート２２は、ゲート配線３２と平面視で重なっている。ゲート配線３１は、トランジスタＰ１のゲートに対応する。ゲート配線３２は、トランジスタＮ１のゲートに対応する。
　図３（ｃ）に示すように、ゲート配線３１は、ナノシート２１の外周の一部が露出するように、ナノシート２１のＹ方向およびＺ方向における外周を覆っている。ゲート配線３２は、ナノシート２２の外周の一部が露出するように、ナノシート２２のＹ方向およびＺ方向における外周を覆っている。具体的に、ナノシート２１の図面右側の側面が、ゲート配線３１に覆われていない。ナノシート２２の図面左側の側面が、ゲート配線３２に覆われていない。すなわち、ナノシート２１の図面右側の側面が、ゲート配線３１から露出している。ナノシート２２の図面左側の側面が、ゲート配線３２から露出している。したがって、図２では、ナノシート２１は、Ｙ方向における図面下側の面がゲート配線３１から露出しており、Ｙ方向における図面上側の面がゲート配線３１に覆われている。ナノシート２２は、Ｙ方向における図面上側の面がゲート配線３２から露出しており、Ｙ方向における図面下側の面がゲート配線３２に覆われている。
　ゲート配線３１，３２は、Ｙ方向に延びるブリッジ部３３を介して、接続されている。
　図２に示すように、Ｘ方向における両側のセル枠上に、ダミーゲート配線３４，３５が形成されている。ダミーゲート配線３４は、図面左側に配置される他のセルと共有される。ダミーゲート配線３５は、図面右側に配置される他のセルと共有される。
　ローカル配線層には、Ｙ方向に延びるローカル配線（LI：Local Interconnect）４１が形成されている。ローカル配線４１は、アクティブ領域２Ｐ１におけるトランジスタＰ１のドレインとなる部分、および、アクティブ領域２Ｎ１におけるトランジスタＮ１のドレインとなる部分に接続されている。
　ローカル配線層の上層にあるメタル配線層であるＭ０配線層において、Ｘ方向に延びる配線５１，５２が形成されている。配線５１は、ゲート配線３２にビアを介して接続されている。配線５２は、ローカル配線４１にビアを介して接続されている。配線５１が入力Ａに対応しており、配線５２が出力Ｙに対応している。
　以上のように、インバータセルＣ１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を有し、入力Ａ、出力Ｙのインバータ回路を実現している。
　図２（ａ）に示すように、インバータセルＣ１におけるアクティブ領域２Ｐ１，２Ｎ１は、平面視において、Ｙ方向の幅がｗ２である。
　図２のインバータセルＣ１では、ナノシート２１は、Ｙ方向における図面下側の面がゲート配線３１から露出している。ナノシート２２は、Ｙ方向における図面上側の面がゲート配線３２から露出している。すなわち、ナノシート２１，２２は、Ｙ方向において、互いに対向する側の面がゲート配線３１，３２からそれぞれ露出している。これにより、インバータセルＣ１内における、アクティブ領域２Ｐ１，２Ｎ１の間のＹ方向における距離ｄ１を小さくすることができる。したがって、半導体集積回路装置の小面積化を図ることができる。
　また、ナノシート２１は、Ｙ方向における図面上側の面がゲート配線３１に覆われている。ナノシート２２は、Ｙ方向における図面下側の面がゲート配線３２に覆われている。また、各セル列ＣＲは、一列おきに、Ｙ方向に反転して配置されている。すなわち、Ｙ方向に隣接するセル同士では、Ｙ方向に対向するアクティブ領域のナノシートは、Ｙ方向において、互いに対向する側の面がゲート配線から露出していない。このため、Ｙ方向に隣接するセル同士における、アクティブ領域同士の間のＹ方向における距離ｄ２は、インバータセルＣ１内における、アクティブ領域２Ｐ１，２Ｎ１の間のＹ方向における距離ｄ１よりも大きくなる。
　また、ＢＭ０配線層に形成された電源配線１１，１２の間のＹ方向における距離ｄ３は、アクティブ領域２Ｐ１，２Ｎ１の間のＹ方向における距離ｄ１よりも大きい。すなわち、平面視において、電源配線１１のＹ方向における図面下端は、アクティブ領域２Ｐ１のＹ方向における図面下端よりも、図面上側に配置されている。平面視において、電源配線１２のＹ方向における図面上端は、アクティブ領域２Ｎ１のＹ方向における図面上端よりも、図面下側に配置されている。言い換えると、平面視において、アクティブ領域２Ｐ１の図面下端およびアクティブ領域２Ｎ１の図面上端は、電源配線１１の図面下端と電源配線１２の図面上端との間（すなわち、電源配線１１，１２の内側）に配置されている。
　また、電源配線１１と、アクティブ領域２Ｐ１におけるトランジスタＰ１のソースとなる部分とを接続するビア６１は、平面視において、アクティブ領域２Ｐ１のＹ方向における中央部に配置されている。具体的には、ビア６１のＹ方向における図面中央からアクティブ領域２Ｐ１の図面上端までの距離と、ビア６１のＹ方向における図面中央からアクティブ領域２Ｐ１の図面下端までの距離とは、同一の距離ｄ４である。また、電源配線１２と、アクティブ領域２Ｎ１におけるトランジスタＮ１のソースとなる部分とを接続するビア６２は、平面視において、アクティブ領域２Ｎ１のＹ方向における中央部に配置されている。具体的には、ビア６２のＹ方向における図面中央からアクティブ領域２Ｎ１の図面上端までの距離と、ビア６２のＹ方向における図面中央からアクティブ領域２Ｎ１の図面下端までの距離とは、同一の距離ｄ５である。これにより、ビア６１から、アクティブ領域２Ｐ１におけるトランジスタＰ１のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。ビア６２から、アクティブ領域２Ｎ１におけるトランジスタＮ１のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。したがって、トランジスタＰ１，Ｎ１に流れる電流がＹ方向の図面上下方向に対して均等化するため、半導体集積回路装置の高速化が図られる。
　また、平面視において、ビア６１に対するアクティブ領域２Ｐ１のＹ方向におけるオーバーラップ量は、ビア６１に対する電源配線１１のＹ方向におけるオーバーラップ量よりも大きい。具体的には、平面視において、ビア６１のＹ方向における図面下端から、アクティブ領域２Ｐ１のＹ方向における図面下端までの距離ｄ６は、ビア６１のＹ方向における図面下端から、電源配線１１のＹ方向における図面下端までの距離ｄ７よりも大きい。また、平面視において、ビア６２に対するアクティブ領域２Ｎ１のＹ方向におけるオーバーラップ量は、ビア６２に対する電源配線１２のＹ方向におけるオーバーラップ量よりも大きい。具体的には、平面視において、ビア６２のＹ方向における図面上端から、アクティブ領域２Ｎ１のＹ方向における図面上端までの距離ｄ８は、ビア６２のＹ方向における図面上端から、電源配線１２のＹ方向における図面上端までの距離ｄ９よりも大きい。
　（インバータセルＣ４の構成）
　インバータセルＣ４は、インバータセルＣ１とほぼ同様の構成である。具体的には、インバータセルＣ４は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を有し、入力Ａ、出力Ｙのインバータ回路を実現している。
　図２（ｂ）に示すように、インバータセルＣ４は、図２（ａ）に示すインバータセルＣ１と比較すると、アクティブ領域２Ｐ１，２Ｎ１に代えて、Ｙ方向の幅が異なるアクティブ領域２Ｐ４，２Ｎ４がそれぞれ配置されている。
　具体的には、アクティブ領域２Ｐ４，２Ｎ４は、Ｙ方向の幅がｗ１である。ｗ２はｗ１よりも小さい。すなわち、インバータセルＣ４のドライブ能力は、インバータセルＣ１のドライブ能力よりも大きい。
　図２に示すように、アクティブ領域２Ｐ４のＹ方向における図面下端が、アクティブ領域２Ｐ１のＹ方向における図面下端と、Ｙ方向において同じ位置に配置されている。アクティブ領域２Ｎ４のＹ方向における図面上端が、アクティブ領域２Ｎ１のＹ方向における図面上端と、Ｙ方向において同じ位置に配置されている。すなわち、インバータセルＣ１のアクティブ領域２Ｐ１のＹ方向における図面下端と、インバータセルＣ４のアクティブ領域２Ｐ４のＹ方向における図面下端とは、Ｙ方向における位置が揃っている。インバータセルＣ１のアクティブ領域２Ｎ１のＹ方向における図面上端と、インバータセルＣ４のアクティブ領域２Ｎ４のＹ方向における図面上端とは、Ｙ方向における位置が揃っている。また、インバータセルＣ１，Ｃ４のナノシート２１は、Ｙ方向における図面下側の面が、ゲート配線３１からそれぞれ露出している。インバータセルＣ１，Ｃ４のナノシート２２は、Ｙ方向における図面上側の面が、ゲート配線３２からそれぞれ露出している。すなわち、インバータセルＣ１，Ｃ４は、ゲート配線から露出したナノシートの面の位置が、Ｙ方向において揃っている。ここで、フォークシートＦＥＴでは、ゲート配線から露出して対向するナノシートは、その間に絶縁体からなる構造物を設けることによって形成される。そこで、図１の構成のように、スタンダードセルをＸ方向に並べたセル列において、ゲート配線から露出したナノシートの面の位置をＹ方向に揃えることによって、当該構造物の形状、すなわち、Ｙ方向におけるサイズと敷設範囲を一定にすることができる。これにより、半導体集積回路装置の製造が容易となる。
　（他の構成例）
　上述した、トランジスタの背面側に形成された電源配線は、トランジスタが構成される半導体チップとは別の半導体チップを用いて構成してもかまわない。
　図５（ａ）は第１実施形態に係る半導体集積回路装置の他の構成例である。図５（ａ）に示す半導体集積回路装置１００は、第１半導体チップ１０１（チップＡ）と、第２半導体チップ１０２（チップＢ）とが、積層されることによって構成されている。チップＡは、上述したインバータセルを含むスタンダードセル等が配置されている。チップＢは、表面に設けられた配線層に電源配線が形成されている。チップＢは、チップＡの背面側に、バンプ等を用いて張り合わされている。
　図５（ｂ）は本構成例における、図２のインバータセルの線Ｙ１－Ｙ１’の断面を示す。図５（ｂ）に示すように、チップＢの表面に設けられた配線層に、ＶＤＤを供給する電源配線１１と、ＶＳＳを供給する電源配線１２とが形成されている。電源配線１１は、チップＡのアクティブ領域２Ｐ１と、ビア６１を介して接続されている。電源配線１２は、チップＡのアクティブ領域２Ｎ１と、ビア６２を介して接続される。
　この構成例によっても、上述したインバータセルと同様の作用効果を得ることができる。
　（変形例）
　図６は第１実施形態の変形例に係るインバータセルのレイアウト構造の例を示す平面図である。図６は、図２と比較すると、ビア６１，６２に代えて、ビア６３，６４が配置されている。
　図６に示すように、ビア６３，６４は、平面視において、断面が長方形となっている。具体的には、ビア６３，６４は、それぞれ、Ｙ方向における長さｄ１１が、Ｘ方向における長さｄ１２よりも長い。
　また、ビア６３は、Ｙ方向における長さｄ１１が、アクティブ領域２Ｐ１の図面上端から図面下端までの長さとほぼ同じである。ビア６４は、Ｙ方向における長さｄ１１が、アクティブ領域２Ｐ１の図面上端から図面下端までの長さとほぼ同じである。
　図６の構成によれば、電源配線１１と、アクティブ領域２Ｐ１におけるトランジスタＰ１のソースとなる部分とを接続するビア６３、および、電源配線１２と、アクティブ領域２Ｎ１におけるトランジスタＮ１のソースとなる部分とを接続するビア６４の抵抗値を下げることができるため、電源電圧の降下を抑制できるとともに、エレクトロマイグレーションの発生を抑制することができる。
　なお、図６においても、ビア６３は、平面視において、アクティブ領域２Ｐ１のＹ方向における中央部に配置されており、ビア６４は、平面視において、アクティブ領域２Ｎ１のＹ方向における中央部に配置されることが好ましい。
　（スタンダードセルの他のレイアウト構造）
　図７Ａおよび図７Ｂは第１実施形態に係る半導体集積回路装置が含むセルのレイアウト構造の例を示す平面図であり、図７Ａ（ａ）は２入力ＮＡＮＤセルＣ２であり、図７Ａ（ｂ）は２入力ＮＡＮＤセルＣ５であり、図７Ｂ（ａ）は２入力ＮＯＲセルＣ３であり、図７Ｂ（ｂ）は２入力ＮＯＲセルＣ６である。図８（ａ）は２入力ＮＡＮＤセルの回路図であり、図８（ｂ）は２入力ＮＯＲセルの回路図である。
　図７Ａおよび図７Ｂのレイアウト構造に関して、上述のインバータセルに関する説明と、図８の回路図から容易に類推できるため、適宜説明を省略する。
　（２入力ＮＡＮＤセルＣ２の構成）
　図７Ａ（ａ）に示す２入力ＮＡＮＤセルＣ２では、Ｐ型トランジスタ領域には、アクティブ領域２Ｐ２が形成されている。アクティブ領域２Ｐ２は、平面視で、電源配線１１と重なっている。
　アクティブ領域２Ｐ２には、トランジスタＰ１１，Ｐ１２が構成されている。トランジスタＰ１１，Ｐ１２は、Ｘ方向に延びるナノシート２３，２４をそれぞれ有する。アクティブ領域２Ｐ２において、トランジスタＰ１１，Ｐ１２のソースとなる部分は、ビア６５を介して、電源配線１１と接続されている。ビア６５は、電源配線１１とアクティブ領域２Ｐ２とが平面視で重なる領域に形成されている。
　Ｎ型トランジスタ領域には、アクティブ領域２Ｎ２が形成されている。アクティブ領域２Ｎ２は、平面視で、電源配線１２と重なっている。
　アクティブ領域２Ｎ２には、トランジスタＮ１１，Ｎ１２が構成されている。トランジスタＮ１１，Ｎ１２は、Ｘ方向に延びるナノシート２５，２６をそれぞれ有する。アクティブ領域２Ｎ２において、トランジスタＮ１１のソースとなる部分は、ビア６６を介して、電源配線１２と接続されている。ビア６６は、電源配線１２とアクティブ領域２Ｎ２とが平面視で重なる領域に形成されている。
　Ｙ方向に延びるゲート配線１３１～１３４が形成されている。ナノシート２３～２６は、ゲート配線１３１～１３４とそれぞれ平面視で重なっている。ゲート配線１３１～１３４は、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２のゲートにそれぞれ対応する。
　ゲート配線１３１，１３３は、Ｙ方向に延びるブリッジ部１３５を介して、接続されている。ゲート配線１３２，１３４は、Ｙ方向に延びるブリッジ部１３６を介して、接続されている。
　ゲート配線１３１は、ナノシート２３の外周の一部が露出するように、ナノシート２３のＹ方向およびＺ方向における外周を覆っている。ゲート配線１３２は、ナノシート２４の外周の一部が露出するように、ナノシート２４のＹ方向およびＺ方向における外周を覆っている。ゲート配線１３３は、ナノシート２５の外周の一部が露出するように、ナノシート２５のＹ方向およびＺ方向における外周を覆っている。ゲート配線１３４は、ナノシート２６の外周の一部が露出するように、ナノシート２６のＹ方向およびＺ方向における外周を覆っている。具体的に、ナノシート２３，２４は、Ｙ方向における図面下側の面がゲート配線１３１，１３２からそれぞれ露出しており、Ｙ方向における図面上側の面がゲート配線１３１，１３２にそれぞれ覆われている。ナノシート２５，２６は、Ｙ方向における図面上側の面がゲート配線１３３，１３４からそれぞれ露出しており、Ｙ方向における図面下側の面がゲート配線１３３，１３４にそれぞれ覆われている。
　以上のように、２入力ＮＡＮＤセルＣ２は、Ｐ型トランジスタＰ１１，Ｐ１２およびＮ型トランジスタＮ１１，Ｎ１２を有し、入力Ａ，Ｂ、出力ＹのＮＡＮＤ回路を実現している。
　図７Ａ（ａ）に示すように、２入力ＮＡＮＤセルＣ２におけるアクティブ領域２Ｐ２，２Ｎ２は、平面視において、Ｙ方向の幅がｗ２である。
　図７Ａ（ａ）の２入力ＮＡＮＤセルＣ２は、ナノシート２３，２４は、Ｙ方向における図面下側の面がゲート配線１３１，１３２からそれぞれ露出している。ナノシート２５，２６は、Ｙ方向における図面上側の面がゲート配線１３３，１３４からそれぞれ露出している。すなわち、ナノシート２３，２５は、Ｙ方向において、互いに対向する側の面がゲート配線１３１，１３３からそれぞれ露出している。ナノシート２４，２６は、Ｙ方向において、互いに対向する側の面がゲート配線１３２，１３４からそれぞれ露出している。これにより、アクティブ領域２Ｐ２，２Ｎ２の間のＹ方向における距離ｄ１を小さくすることができる。したがって、半導体集積回路装置の小面積化を図ることができる。
　また、ナノシート２３，２４は、Ｙ方向における図面上側がゲート配線１３１，１３２にそれぞれ覆われている。ナノシート２５，２６は、Ｙ方向における図面下側がゲート配線１３３，１３４にそれぞれ覆われている。また、各セル列ＣＲは、一列おきに、Ｙ方向に反転して配置されている。すなわち、Ｙ方向に隣接するセル同士では、Ｙ方向に対向するアクティブ領域のナノシートは、Ｙ方向において、互いに対向する側の面がゲート配線から露出していない。このため、Ｙ方向に隣接するセル同士における、アクティブ領域同士の間のＹ方向における距離ｄ２は、２ＮＡＮＤセルＣ２内における、アクティブ領域２Ｐ２，２Ｎ２の間のＹ方向における距離ｄ１よりも大きくなる。
　また、ＢＭ０配線層に形成された電源配線１１，１２の間のＹ方向における距離ｄ３は、アクティブ領域２Ｐ２，２Ｎ２の間のＹ方向における距離ｄ１よりも大きい。すなわち、平面視において、電源配線１１のＹ方向における図面下端は、アクティブ領域２Ｐ２のＹ方向における図面下端よりも、図面上側に配置されている。平面視において、電源配線１２のＹ方向における図面上端は、アクティブ領域２Ｎ２のＹ方向における図面上端よりも、図面下側に配置されている。言い換えると、平面視において、アクティブ領域２Ｐ２の図面下端およびアクティブ領域２Ｎ２の図面上端は、電源配線１１の図面下端と電源配線１２の図面上端との間（すなわち、電源配線１１，１２の内側）に配置されている。
　また、電源配線１１と、アクティブ領域２Ｐ２におけるトランジスタＰ１１，Ｐ１２のソースとなる部分とを接続するビア６５は、平面視において、アクティブ領域２Ｐ２のＹ方向における中央部に配置されている。具体的には、ビア６５のＹ方向における図面中央からアクティブ領域２Ｐ２の図面上端までの距離と、ビア６５のＹ方向における図面中央からアクティブ領域２Ｐ２の図面下端までの距離とは、同一の距離ｄ４である。また、電源配線１２と、アクティブ領域２Ｎ２におけるトランジスタＮ１１のソースとなる部分とを接続するビア６６は、平面視において、アクティブ領域２Ｎ２のＹ方向における中央部に配置されている。具体的には、ビア６６のＹ方向における図面中央からアクティブ領域２Ｎ２の図面上端までの距離と、ビア６６のＹ方向における図面中央からアクティブ領域２Ｎ２の図面下端までの距離とは、同一の距離ｄ５である。これにより、ビア６５から、アクティブ領域２Ｐ２におけるトランジスタＰ１１，Ｐ１２のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。ビア６６から、アクティブ領域２Ｎ２におけるトランジスタＮ１１のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。したがって、トランジスタＰ１１，Ｐ１２，Ｎ１１に流れる電流がＹ方向の図面上下方向に対して均等化するため、半導体集積回路装置の高速化が図られる。
　また、平面視において、ビア６５に対するアクティブ領域２Ｐ２のＹ方向におけるオーバーラップ量は、ビア６５に対する電源配線１１のＹ方向におけるオーバーラップ量よりも大きい。具体的には、平面視において、ビア６５のＹ方向における図面下端から、アクティブ領域２Ｐ２のＹ方向における図面下端までの距離ｄ６は、ビア６５のＹ方向における図面下端から、電源配線１１のＹ方向における図面下端までの距離ｄ７よりも大きい。また、平面視において、ビア６６に対するアクティブ領域２Ｎ２のＹ方向におけるオーバーラップ量は、ビア６６に対する電源配線１２のＹ方向におけるオーバーラップ量よりも大きい。具体的には、平面視において、ビア６６のＹ方向における図面上端から、アクティブ領域２Ｎ２のＹ方向における図面上端までの距離ｄ８は、ビア６６のＹ方向における図面上端から、電源配線１２のＹ方向における図面上端までの距離ｄ９よりも大きい。
　（２入力ＮＡＮＤセルＣ５の構成）
　２入力ＮＡＮＤセルＣ５は、２入力ＮＡＮＤセルＣ２とほぼ同様の構成である。具体的には、２入力ＮＡＮＤセルＣ５は、Ｐ型トランジスタＰ１１，Ｐ１２およびＮ型トランジスタＮ１１，Ｎ１２を有し、入力Ａ，Ｂ、出力ＹのＮＡＮＤ回路を実現している。
　図７Ａ（ｂ）に示すように、２入力ＮＡＮＤセルＣ５は、図７Ａ（ａ）に示す２入力ＮＡＮＤセルＣ２と比較すると、アクティブ領域２Ｐ２，２Ｎ２に代えて、Ｙ方向の幅が異なるアクティブ領域２Ｐ５，２Ｎ５がそれぞれ配置されている。
　具体的には、アクティブ領域２Ｐ５，２Ｎ５は、Ｙ方向の幅がｗ１である。ｗ２はｗ１よりも小さい。すなわち、２入力ＮＡＮＤセルＣ５のドライブ能力は、２入力ＮＡＮＤセルＣ２のドライブ能力よりも大きい。
　図７Ａに示すように、アクティブ領域２Ｐ５のＹ方向における図面下端が、アクティブ領域２Ｐ２のＹ方向における図面下端と、Ｙ方向において同じ位置に配置されている。アクティブ領域２Ｎ５のＹ方向における図面上端が、アクティブ領域２Ｎ２のＹ方向における図面上端と、Ｙ方向において同じ位置に配置されている。すなわち、２入力ＮＡＮＤセルＣ２のアクティブ領域２Ｐ２のＹ方向における図面下端と、２入力ＮＡＮＤセルＣ５のアクティブ領域２Ｐ５のＹ方向における図面下端とは、Ｙ方向における位置が揃っている。２入力ＮＡＮＤセルＣ２のアクティブ領域２Ｎ２のＹ方向における図面上端と、２入力ＮＡＮＤセルＣ５のアクティブ領域２Ｎ５のＹ方向における図面上端とは、Ｙ方向における位置が揃っている。また、２入力ＮＡＮＤセルＣ２，Ｃ５のナノシート２３，２４は、Ｙ方向における図面下側の面が、ゲート配線１３１，１３２からそれぞれ露出している。２入力ＮＡＮＤセルＣ２，Ｃ５のナノシート２５，２６は、Ｙ方向における図面上側の面が、ゲート配線１３３，１３４からそれぞれ露出している。すなわち、２入力ＮＡＮＤセルＣ２，Ｃ５は、ゲート配線から露出したナノシートの面の位置が、Ｙ方向において揃っている。これにより、ゲート配線から露出して対向するナノシート同士の間に設けられる、絶縁体からなる構造物の形状、すなわち、Ｙ方向におけるサイズと敷設範囲を一定にすることができる。したがって、半導体集積回路装置の製造が容易となる。
　（２入力ＮＯＲセルＣ３の構成）
　図７Ｂ（ａ）に示す２入力ＮＯＲセルＣ３では、Ｐ型トランジスタ領域には、アクティブ領域２Ｐ３が形成されている。アクティブ領域２Ｐ３は、平面視で、電源配線１１と重なっている。
　アクティブ領域２Ｐ３には、トランジスタＰ２１，Ｐ２２が構成されている。トランジスタＰ２１，Ｐ２２は、Ｘ方向に延びるナノシート２７，２８をそれぞれ有する。アクティブ領域２Ｐ３において、トランジスタＰ２１のソースとなる部分は、ビア６７を介して、電源配線１１と接続されている。ビア６７は、電源配線１１とアクティブ領域２Ｐ３とが平面視で重なる領域に形成されている。
　Ｎ型トランジスタ領域には、アクティブ領域２Ｎ３が形成されている。アクティブ領域２Ｎ３は、平面視で、電源配線１２と重なっている。
　アクティブ領域２Ｎ３には、トランジスタＮ２１，Ｎ２２が構成されている。トランジスタＮ２１，Ｎ２２は、Ｘ方向に延びるナノシート２９，３０をそれぞれ有する。アクティブ領域２Ｎ３において、トランジスタＮ２１，Ｎ２２のソースとなる部分は、ビア６８を介して、電源配線１２と接続されている。ビア６８は、電源配線１２とアクティブ領域２Ｎ３とが平面視で重なる領域に形成されている。
　Ｙ方向に延びるゲート配線１３７～１４０が形成されている。ナノシート２７～３０は、ゲート配線１３７～１４０とそれぞれ平面視で重なっている。ゲート配線１３７～１４０は、トランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２のゲートにそれぞれ対応する。
　ゲート配線１３７，１３９は、Ｙ方向に延びるブリッジ部１４１を介して、接続されている。ゲート配線１３８，１４０は、Ｙ方向に延びるブリッジ部１４２を介して、接続されている。
　ゲート配線１３７は、ナノシート２７の外周の一部が露出するように、ナノシート２７のＹ方向およびＺ方向における外周を覆っている。ゲート配線１３８は、ナノシート２８の外周の一部が露出するように、ナノシート２８のＹ方向およびＺ方向における外周を覆っている。ゲート配線１３９は、ナノシート２９の外周の一部が露出するように、ナノシート２９のＹ方向およびＺ方向における外周を覆っている。ゲート配線１４０は、ナノシート３０の外周の一部が露出するように、ナノシート３０のＹ方向およびＺ方向における外周を覆っている。具体的に、ナノシート２７，２８は、Ｙ方向における図面下側の面がゲート配線１３７，１３８からそれぞれ露出しており、Ｙ方向における図面上側の面がゲート配線１３７，１３８にそれぞれ覆われている。ナノシート２９，３０は、Ｙ方向における図面上側の面がゲート配線１３９，１４０からそれぞれ露出しており、Ｙ方向における図面下側の面がゲート配線１３９，１４０にそれぞれ覆われている。
　以上のように、２入力ＮＯＲセルＣ３は、Ｐ型トランジスタＰ２１，Ｐ２２およびＮ型トランジスタＮ２１，Ｎ２２を有し、入力Ａ，Ｂ、出力ＹのＮＯＲ回路を実現している。
　図７Ｂ（ａ）に示すように、２入力ＮＯＲセルＣ３におけるアクティブ領域２Ｐ３，２Ｎ３は、平面視において、Ｙ方向の幅がｗ２である。
　図７Ｂ（ａ）の２入力ＮＯＲセルＣ３は、ナノシート２７，２８は、Ｙ方向における図面下側がゲート配線１３７，１３８からそれぞれ露出している。ナノシート２９，３０は、Ｙ方向における図面上側がゲート配線１３９，１４０からそれぞれ露出している。すなわち、ナノシート２７，２９は、Ｙ方向において、互いに対向する側の面がゲート配線１３７，１３９からそれぞれ露出している。ナノシート２８，３０は、Ｙ方向において、互いに対向する側の面がゲート配線１３８，１４０からそれぞれ露出している。これにより、アクティブ領域２Ｐ３，２Ｎ３の間のＹ方向における距離ｄ１を小さくすることができる。
　また、ナノシート２７，２８は、Ｙ方向における図面上側の面がゲート配線１３７，１３８にそれぞれ覆われている。ナノシート２９，３０は、Ｙ方向における図面下側の面がゲート配線１３９，１４０にそれぞれ覆われている。また、各セル列ＣＲは、一列おきに、Ｙ方向に反転して配置されている。すなわち、Ｙ方向に隣接するセル同士では、Ｙ方向に対向するアクティブ領域のナノシートは、Ｙ方向において、互いに対向する側の面がゲート配線から露出していない。このため、Ｙ方向に隣接するセル同士における、アクティブ領域同士の間のＹ方向における距離ｄ２は、２ＮＯＲセルＣ３内における、アクティブ領域２Ｐ３，２Ｎ３の間のＹ方向における距離ｄ１よりも大きくなる。
　また、ＢＭ０配線層に形成された電源配線１１，１２の間のＹ方向における距離ｄ３は、アクティブ領域２Ｐ３，２Ｎ３の間のＹ方向における距離ｄ１よりも大きい。すなわち、平面視において、電源配線１１のＹ方向における図面下端は、アクティブ領域２Ｐ３のＹ方向における図面下端よりも、図面上側に配置されている。平面視において、電源配線１２のＹ方向における図面上端は、アクティブ領域２Ｎ３のＹ方向における図面上端よりも、図面下側に配置されている。言い換えると、平面視において、アクティブ領域２Ｐ３の図面下端およびアクティブ領域２Ｎ３の図面上端は、電源配線１１の図面下端と電源配線１２の図面上端との間（すなわち、電源配線１１，１２の内側）に配置されている。
　また、電源配線１１と、アクティブ領域２Ｐ３におけるトランジスタＰ２１のソースとなる部分とを接続するビア６７は、平面視において、アクティブ領域２Ｐ３のＹ方向における中央部に配置されている。具体的には、ビア６７のＹ方向における図面中央からアクティブ領域２Ｐ３の図面上端までの距離と、ビア６７のＹ方向における図面中央からアクティブ領域２Ｐ３の図面下端までの距離とは、同一の距離ｄ４である。また、電源配線１２と、アクティブ領域２Ｎ３におけるトランジスタＮ２１，Ｎ２２のソースとなる部分とを接続するビア６８は、平面視において、アクティブ領域２Ｎ３のＹ方向における中央部に配置されている。具体的には、ビア６８のＹ方向における図面中央からアクティブ領域２Ｎ３の図面上端までの距離と、ビア６８のＹ方向における図面中央からアクティブ領域２Ｎ３の図面下端までの距離とは、同一の距離ｄ５である。これにより、ビア６７から、アクティブ領域２Ｐ３におけるトランジスタＰ２１のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。ビア６８から、アクティブ領域２Ｎ３におけるトランジスタＮ２１，Ｎ２２のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。したがって、トランジスタＰ２１，Ｎ２１，Ｎ２２に流れる電流がＹ方向の図面上下方向に対して均等化するため、半導体集積回路装置の高速化が図られる。
　また、平面視において、ビア６７に対するアクティブ領域２Ｐ３のＹ方向におけるオーバーラップ量は、ビア６７に対する電源配線１１のＹ方向におけるオーバーラップ量よりも大きい。具体的には、平面視において、ビア６７のＹ方向における図面下端から、アクティブ領域２Ｐ３のＹ方向における図面下端までの距離ｄ６は、ビア６７のＹ方向における図面下端から、電源配線１１のＹ方向における図面下端までの距離ｄ７よりも大きい。また、平面視において、ビア６８に対するアクティブ領域２Ｎ３のＹ方向におけるオーバーラップ量は、ビア６８に対する電源配線１２のＹ方向におけるオーバーラップ量よりも大きい。具体的には、平面視において、ビア６８のＹ方向における図面上端から、アクティブ領域２Ｎ３のＹ方向における図面上端までの距離ｄ８は、ビア６８のＹ方向における図面上端から、電源配線１２のＹ方向における図面上端までの距離ｄ９よりも大きい。
　（２入力ＮＯＲセルＣ６の構成）
　２入力ＮＯＲセルＣ６は、２入力ＮＯＲセルＣ３とほぼ同様の構成である。具体的には、２入力ＮＯＲセルＣ６は、Ｐ型トランジスタＰ２１，Ｐ２２およびＮ型トランジスタＮ２１，Ｎ２２を有し、入力Ａ，Ｂ、出力ＹのＮＯＲ回路を実現している。
　図７Ｂ（ｂ）に示すように、２入力ＮＯＲセルＣ６は、図７Ｂ（ａ）に示す２入力ＮＯＲセルＣ３と比較すると、アクティブ領域２Ｐ３，２Ｎ３に代えて、Ｙ方向の幅が異なるアクティブ領域２Ｐ６，２Ｎ６がそれぞれ配置されている。
　具体的には、アクティブ領域２Ｐ６，２Ｎ６は、Ｙ方向の幅がｗ１である。ｗ２はｗ１よりも小さい。すなわち、２入力ＮＯＲセルＣ６のドライブ能力は、２入力ＮＯＲセルＣ３のドライブ能力よりも大きい。
　図７Ｂに示すように、アクティブ領域２Ｐ６のＹ方向における図面下端が、アクティブ領域２Ｐ３のＹ方向における図面下端と、Ｙ方向において同じ位置に配置されている。アクティブ領域２Ｎ６のＹ方向における図面上端が、アクティブ領域２Ｎ３のＹ方向における図面上端と、Ｙ方向において同じ位置に配置されている。すなわち、２入力ＮＯＲセルＣ３のアクティブ領域２Ｐ３のＹ方向における図面下端と、２入力ＮＯＲセルＣ６のアクティブ領域２Ｐ６のＹ方向における図面下端とは、Ｙ方向における位置が揃っている。２入力ＮＯＲセルＣ３のアクティブ領域２Ｎ３のＹ方向における図面上端と、２入力ＮＯＲセルＣ６のアクティブ領域２Ｎ６のＹ方向における図面上端とは、Ｙ方向における位置が揃っている。また、２入力ＮＯＲセルＣ３，Ｃ６のナノシート２７，２８は、Ｙ方向における図面下側の面が、ゲート配線１３７，１３８からそれぞれ露出している。２入力ＮＯＲセルＣ３，Ｃ６のナノシート２９，３０は、Ｙ方向における図面上側の面が、ゲート配線１３９，１４０からそれぞれ露出している。すなわち、２入力ＮＯＲセルＣ３，Ｃ６は、ゲート配線から露出したナノシートの面の位置が、Ｙ方向において揃っている。これにより、ゲート配線から露出して対向するナノシート同士の間に設けられる、絶縁体からなる構造物の形状、すなわち、Ｙ方向におけるサイズと敷設範囲を一定にすることができる。したがって、半導体集積回路装置の製造が容易となる。
　（第２実施形態）
　（回路ブロックの構成）
　図９は第２実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例を示す平面図である。
　図９のブロックレイアウトは、スタンダードセルを配置することによって構成されている。本実施形態においても、電源配線は、トランジスタが形成される半導体チップの背面に設けられた背面配線層であるＢＭ０配線層に形成されている。
　図１のレイアウトでは、Ｘ方向に並ぶ複数のセルが、セル列ＣＲ（ＣＲ４～ＣＲ６）を構成している。そして、複数のセル列ＣＲ（図１では３列）が、Ｙ方向に並べて配置されている。複数のセルには、インバータ、ＮＡＮＤゲート、ＮＯＲゲート等の論理機能を有するセルが含まれる。例えば、セル列ＣＲには、後述するインバータセルＣ７，Ｃ１０、２入力ＮＡＮＤセルＣ８，Ｃ１１および２入力ＮＯＲセルＣ９，Ｃ１２等が含まれる。
　各セルには、ＢＭ０配線層においてＹ方向両端に電源配線が形成されており、この電源配線を介して、各セルは外部から電源電圧ＶＤＤ，ＶＳＳの供給を受ける。各セル列ＣＲは、一列おきに、Ｙ方向に反転して配置されている。隣接するセル列ＣＲの境界において、電源電圧ＶＤＤを供給する電源配線（後述する電源配線１１）はＸ方向において連続しており、電源電圧ＶＳＳを供給する電源配線（後述する電源配線１２）はＸ方向において連続している。すなわち、ＢＭ０配線層では、Ｘ方向に延びる電源配線が形成されており、電源電圧ＶＤＤを供給する電源配線と電源電圧ＶＳＳを供給する電源配線とが、Ｙ方向において交互に配置されている。
　各セルには、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｐと、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成するアクティブ領域２Ｎとが構成されている。セル列ＣＲでは、各アクティブ領域２ＰがＸ方向に並ぶように配置されており、各アクティブ領域２ＮがＸ方向に並ぶように配置されている。Ｙ方向に隣接するセル列ＣＲでは、アクティブ領域２Ｐ同士が対向するように配置されており、アクティブ領域２Ｎ同士が対向するように配置されている。セル内におけるアクティブ領域２Ｐ，２Ｎ間のＹ方向における距離ｄ２１は、セル列ＣＲ同士の間におけるアクティブ領域２Ｐ（２Ｎ）同士の間の距離ｄ２２よりも大きい。
　また、セル列ＣＲ４，ＣＲ６では、各セルにおいて、アクティブ領域２ＰのＹ方向における図面上端がＸ方向に並んでおり、アクティブ領域２ＮのＹ方向における図面下端がＸ方向に並んでいる。セル列ＣＲ５では、各セルにおいて、アクティブ領域２ＮのＹ方向における図面上端がＸ方向に並んでおり、アクティブ領域２ＰのＹ方向における図面下端がＸ方向に並んでいる。すなわち、セル列ＣＲでは、Ｙ方向に並んだセルにおいてアクティブ領域２Ｐ，２Ｎが対向する側におけるアクティブ領域の端部がＸ方向に、一直線となるように、並んで配置されている。
　（インバータセルＣ７の構成）
　図１０は第２実施形態に係るインバータセルＣ７，Ｃ１０のレイアウト構造の例を示す平面図である。具体的に、図１０（ａ）はインバータセルＣ７であり、図１０（ｂ）はインバータセルＣ１０である。なお、図１０のインバータセルＣ７，Ｃ１０には、それぞれ、図４のインバータ回路が構成されている。
　図１０（ａ）に示すように、ＢＭ０配線層には、セルのＹ方向の図面両端において、Ｘ方向に延びる電源配線１１，１２が形成されている。電源配線１１は、電源電圧ＶＤＤを供給する。電源配線１２は、電源電圧ＶＳＳを供給する。
　Ｐ型トランジスタ領域には、アクティブ領域２Ｐ７が形成されている。アクティブ領域２Ｐ７は、平面視で、電源配線１１と重なっている。
　アクティブ領域２Ｐ７には、トランジスタＰ１が構成されている。トランジスタＰ１は、Ｘ方向に延びるナノシート２２１を有する。アクティブ領域２Ｐ７において、トランジスタＰ１のソースとなる部分は、ビア２６１を介して、電源配線１１と接続されている。ビア２６１は、電源配線１１とアクティブ領域２Ｐ７とが平面視で重なる領域に形成されている。
　Ｎ型トランジスタ領域には、アクティブ領域２Ｎ７が形成されている。アクティブ領域２Ｎ７は、平面視で、電源配線１２と重なっている。
　アクティブ領域２Ｎ７には、トランジスタＮ１が構成されている。トランジスタＮ１は、Ｘ方向に延びるナノシート２２２を有する。アクティブ領域２Ｎ７において、トランジスタＮ１のソースとなる部分は、ビア２６２を介して、電源配線１２と接続されている。ビア２６２は、電源配線１２とアクティブ領域２Ｎ７とが平面視で重なる領域に形成されている。
　Ｘ方向におけるセル中央部において、Ｙ方向に延びるゲート配線２３１が形成される。ナノシート２２１，２２２は、ゲート配線２３１と平面視で重なっている。ゲート配線２３１は、トランジスタＰ１，Ｎ１のゲートに対応する。
　ゲート配線２３１は、ナノシート２２１，２２２の外周の一部が露出するように、ナノシート２２１，２２２のＹ方向およびＺ方向における外周をそれぞれ覆っている。具体的に、ナノシート２２１は、Ｙ方向における図面上側の面がゲート配線２３１から露出しており、Ｙ方向における図面下側の面がゲート配線２３１に覆われている。ナノシート２２２は、Ｙ方向における図面下側の面がゲート配線２３１から露出しており、Ｙ方向における図面上側の面がゲート配線２３１に覆われている。
　Ｘ方向における両側のセル枠上に、ダミーゲート配線２３２，２３３が形成されている。ダミーゲート配線２３２は、図面左側に配置される他のセルと共有される。ダミーゲート配線２３３は、図面右側に配置される他のセルと共有される。
　ローカル配線層には、Ｙ方向に延びるローカル配線２４１が形成されている。ローカル配線２４１は、アクティブ領域２Ｐ７におけるトランジスタＰ１のドレインとなる部分、および、アクティブ領域２Ｎ７におけるトランジスタＮ１のドレインとなる部分に接続されている。
　Ｍ０配線層には、Ｘ方向に延びる配線２５１，２５２が形成されている。配線２５１は、ゲート配線２３１にビアを介して接続されている。配線２５２は、ローカル配線２４１にビアを介して接続されている。配線２５１が入力Ａに対応しており、配線２５２が出力Ｙに対応している。
　以上のように、インバータセルＣ７は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を有し、入力Ａ、出力Ｙのインバータ回路を実現している。
　図１０（ａ）に示すように、インバータセルＣ７におけるアクティブ領域２Ｐ７，２Ｎ７は、平面視において、Ｙ方向の幅がｗ２である。
　図１０（ａ）のインバータセルＣ７では、ナノシート２２１は、Ｙ方向における図面上側の面がゲート配線２３１から露出している。ナノシート２２２は、Ｙ方向における図面下側の面がゲート配線２３１から露出している。また、各セル列ＣＲは、一列おきに、Ｙ方向に反転して配置されている。すなわち、Ｙ方向に隣接するセル同士では、Ｙ方向に対向するアクティブ領域のナノシートは、Ｙ方向において、ゲート配線から露出している面が互いに対向する。これにより、Ｙ方向に隣接するセル同士において、Ｙ方向に対向するアクティブ領域の距離ｄ２２を小さくすることができる。したがって、半導体集積回路装置の小面積化を図ることができる。
　また、ナノシート２２１は、Ｙ方向における図面下側の面がゲート配線２３１に覆われている。ナノシート２２２は、Ｙ方向における図面上側の面がゲート配線２３１に覆われている。すなわち、インバータセルＣ７において、ナノシート２２１，２２２は、対向する側の面が、互いにゲート配線２３１に覆われている。このため、インバータセルＣ１０内におけるアクティブ領域２Ｐ７，２Ｎ７の間のＹ方向における距離ｄ２１は、Ｙ方向に隣接するセル同士における、アクティブ領域同士の間のＹ方向における距離ｄ２２よりも大きくなる。
　また、電源配線１１と、アクティブ領域２Ｐ７におけるトランジスタＰ１のソースとなる部分とを接続するビア２６１は、平面視において、アクティブ領域２Ｐ７のＹ方向における中央部に配置されている。具体的には、ビア２６１のＹ方向における図面中央からアクティブ領域２Ｐ７の図面上端までの距離と、ビア２６１のＹ方向における図面中央からアクティブ領域２Ｐ７の図面下端までの距離とは、同一の距離ｄ２４である。また、電源配線１２と、アクティブ領域２Ｎ７におけるトランジスタＮ１のソースとなる部分とを接続するビア２６２は、平面視において、アクティブ領域２Ｎ７のＹ方向における中央部に配置されている。具体的には、ビア２６２のＹ方向における図面中央からアクティブ領域２Ｎ７の図面上端までの距離と、ビア２６２のＹ方向における図面中央からアクティブ領域２Ｎ７の図面下端までの距離とは、同一の距離ｄ２５である。これにより、ビア２６１から、アクティブ領域２Ｐ７におけるトランジスタＰ１のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。ビア２６２から、アクティブ領域２Ｎ７におけるトランジスタＮ１のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。したがって、トランジスタＰ１，Ｎ１に流れる電流がＹ方向の図面上下方向に対して均等化するため、半導体集積回路装置の高速化が図られる。
　（インバータセルＣ１０の構成）
　インバータセルＣ１０は、インバータセルＣ７とほぼ同様の構成である。具体的には、インバータセルＣ１０は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を有し、入力Ａ、出力Ｙのインバータ回路を実現している。
　図１０（ｂ）に示すように、インバータセルＣ１０は、図１０（ａ）に示すインバータセルＣ７と比較すると、アクティブ領域２Ｐ７，２Ｎ７に代えて、Ｙ方向の幅が異なるアクティブ領域２Ｐ１０，２Ｎ１０がそれぞれ配置されている。
　具体的には、アクティブ領域２Ｐ１０，２Ｎ１０は、Ｙ方向の幅がｗ１である。ｗ２はｗ１よりも小さい。すなわち、インバータセルＣ１０のドライブ能力は、インバータセルＣ７のドライブ能力よりも大きい。
　図１０に示すように、アクティブ領域２Ｐ１０のＹ方向における図面上端が、アクティブ領域２Ｐ７のＹ方向における図面上端と、Ｙ方向において同じ位置に配置されている。アクティブ領域２Ｎ１０のＹ方向における図面下端が、アクティブ領域２Ｎ７のＹ方向における図面下端と、Ｙ方向において同じ位置に配置されている。すなわち、インバータセルＣ７のアクティブ領域２Ｐ７のＹ方向における図面上端と、インバータセルＣ１０のアクティブ領域２Ｐ１０のＹ方向における図面上端とは、Ｙ方向における位置が揃っている。インバータセルＣ７のアクティブ領域２Ｎ７のＹ方向における図面下端と、インバータセルＣ１０のアクティブ領域２Ｎ１０のＹ方向における図面下端とは、Ｙ方向における位置が揃っている。また、インバータセルＣ７，Ｃ１０のナノシート２２１は、Ｙ方向における図面上側の面が、ゲート配線２３１からそれぞれ露出している。インバータセルＣ７，Ｃ１０のナノシート２２２は、Ｙ方向における図面下側の面が、ゲート配線２３１からそれぞれ露出している。すなわち、インバータセルＣ７，Ｃ１０は、ゲート配線から露出したナノシートの面の位置が、Ｙ方向において揃っている。これにより、ゲート配線から露出して対向するナノシート同士の間に設けられる、絶縁体からなる構造物の形状、すなわち、Ｙ方向におけるサイズと敷設範囲を一定にすることができる。したがって、半導体集積回路装置の製造が容易となる。
　（スタンダードセルの他のレイアウト構造）
　図１１Ａおよび図１１Ｂは第２実施形態に係る半導体集積回路装置が含むセルのレイアウト構造の例を示す平面図であり、図１１Ａ（ａ）は２入力ＮＡＮＤセルＣ８であり、図１１１Ａ（ｂ）は２入力ＮＡＮＤセルＣ１１であり、図１１Ｂ（ａ）は２入力ＮＯＲセルＣ９であり、図１１Ｂ（ｂ）は２入力ＮＯＲセルＣ１２である。
　図１１Ａおよび図１１Ｂのレイアウト構造に関して、上述のインバータセルに関する説明と、図８の回路図から容易に類推できるため、適宜説明を省略する。
　（２入力ＮＡＮＤセルＣ８の構成）
　図１１Ａ（ａ）に示す２入力ＮＡＮＤセルＣ８では、Ｐ型トランジスタ領域には、アクティブ領域２Ｐ８が形成されている。アクティブ領域２Ｐ８は、平面視で、電源配線１１と重なっている。
　アクティブ領域２Ｐ８には、トランジスタＰ１１，Ｐ１２が構成されている。トランジスタＰ１１，Ｐ１２は、Ｘ方向に延びるナノシート２２３，２２４をそれぞれ有する。アクティブ領域２Ｐ８において、トランジスタＰ１１，Ｐ１２のソースとなる部分は、ビア２６５を介して、電源配線１１と接続されている。ビア２６５は、電源配線１１とアクティブ領域２Ｐ８とが平面視で重なる領域に形成されている。
　Ｎ型トランジスタ領域には、アクティブ領域２Ｎ８が形成されている。アクティブ領域２Ｎ８は、平面視で、電源配線１２と重なっている。
　アクティブ領域２Ｎ８には、トランジスタＮ１１，Ｎ１２が構成されている。トランジスタＮ１１，Ｎ１２は、Ｘ方向に延びるナノシート２２５，２２６をそれぞれ有する。アクティブ領域２Ｎ８において、トランジスタＮ１１のソースとなる部分は、ビア２６６を介して、電源配線１２と接続されている。ビア２６６は、電源配線１２とアクティブ領域２Ｎ８とが平面視で重なる領域に形成されている。
　Ｙ方向に延びるゲート配線２３４，２３５が形成されている。ナノシート２２３，２２５は、ゲート配線２３４と平面視で重なっている。ナノシート２２４，２２６は、ゲート配線２３５とそれぞれ平面視で重なっている。ゲート配線２３４は、トランジスタＰ１１，Ｎ１１のゲートにそれぞれ対応する。ゲート配線２３５は、トランジスタＰ１２，Ｎ１２のゲートにそれぞれ対応する。
　ゲート配線２３４は、ナノシート２２３，２２５の外周の一部が露出するように、ナノシート２２３，２２５のＹ方向およびＺ方向における外周を覆っている。ゲート配線２３５は、ナノシート２２４，２２６の外周の一部が露出するように、ナノシート２２４，２２６のＹ方向およびＺ方向における外周を覆っている。具体的に、ナノシート２２３，２２４は、Ｙ方向における図面上側の面がゲート配線２３４，２３５からそれぞれ露出しており、Ｙ方向における図面下側の面がゲート配線２３４，２３５にそれぞれ覆われている。ナノシート２２５，２２６は、Ｙ方向における図面下側の面がゲート配線２３４，２３５からそれぞれ露出しており、Ｙ方向における図面上側の面がゲート配線２３４，２３５にそれぞれ覆われている。
　以上のように、２入力ＮＡＮＤセルＣ８は、Ｐ型トランジスタＰ１１，Ｐ１２およびＮ型トランジスタＮ１１，Ｎ１２を有し、入力Ａ，Ｂ、出力ＹのＮＡＮＤ回路を実現している。
　図１１Ａ（ａ）に示すように、２入力ＮＡＮＤセルＣ８におけるアクティブ領域２Ｐ８，２Ｎ８は、平面視において、Ｙ方向の幅がｗ２である。
　図１１Ａ（ａ）の２入力ＮＡＮＤセルＣ８は、ナノシート２２３，２２４は、Ｙ方向における図面上側の面がゲート配線２３４，２３５からそれぞれ露出している。ナノシート２２５，２２６は、Ｙ方向における図面下側の面がゲート配線２３４，２３５からそれぞれ露出している。すなわち、Ｙ方向に隣接するセル同士では、Ｙ方向に対向するアクティブ領域のナノシートは、Ｙ方向において、ゲート配線から露出している面が互いに対向する。これにより、Ｙ方向に隣接するセル同士において、Ｙ方向に対向するアクティブ領域の距離ｄ２２を小さくすることができる。したがって、半導体集積回路装置の小面積化を図ることができる。
　また、ナノシート２２３，２２４は、Ｙ方向における図面下側がゲート配線２３４，２３５にそれぞれ覆われている。ナノシート２２５，２２６は、Ｙ方向における図面上側がゲート配線２３４，２３５にそれぞれ覆われている。すなわち、２入力ＮＡＮＤセルＣ８において、ナノシート２２３，２２５は、対向する側の面が、互いにゲート配線２３４に覆われている。ナノシート２２４，２２６は、対向する側の面が、互いにゲート配線２３５に覆われている。このため、２入力ＮＡＮＤセルＣ８内におけるアクティブ領域２Ｐ８，２Ｎ８の間のＹ方向における距離ｄ２１は、Ｙ方向に隣接するセル同士における、アクティブ領域同士の間のＹ方向における距離ｄ２２よりも大きくなる。
　また、電源配線１１と、アクティブ領域２Ｐ８におけるトランジスタＰ１１，Ｐ１２のソースとなる部分とを接続するビア２６５は、平面視において、アクティブ領域２Ｐ８のＹ方向における中央部に配置されている。具体的には、ビア２６５のＹ方向における図面中央からアクティブ領域２Ｐ８の図面上端までの距離と、ビア２６５のＹ方向における図面中央からアクティブ領域２Ｐ８の図面下端までの距離とは、同一の距離ｄ２４である。また、電源配線１２と、アクティブ領域２Ｎ８におけるトランジスタＮ１１のソースとなる部分とを接続するビア２６６は、平面視において、アクティブ領域２Ｎ８のＹ方向における中央部に配置されている。具体的には、ビア２６６のＹ方向における図面中央からアクティブ領域２Ｎ８の図面上端までの距離と、ビア２６６のＹ方向における図面中央からアクティブ領域２Ｎ８の図面下端までの距離とは、同一の距離ｄ２５である。これにより、ビア２６５から、アクティブ領域２Ｐ８におけるトランジスタＰ１１，Ｐ１２のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。ビア２６６から、アクティブ領域２Ｎ８におけるトランジスタＮ１１のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。したがって、トランジスタＰ１１，Ｐ１２，Ｎ１１に流れる電流がＹ方向の図面上下方向に対して均等化するため、半導体集積回路装置の高速化が図られる。
　（２入力ＮＡＮＤセルＣ１１の構成）
　２入力ＮＡＮＤセルＣ１１は、２入力ＮＡＮＤセルＣ８とほぼ同様の構成である。具体的には、２入力ＮＡＮＤセルＣ１１は、Ｐ型トランジスタＰ１１，Ｐ１２およびＮ型トランジスタＮ１１，Ｎ１２を有し、入力Ａ，Ｂ、出力ＹのＮＡＮＤ回路を実現している。
　図１１Ａ（ｂ）に示すように、２入力ＮＡＮＤセルＣ１１は、図１１Ａ（ａ）に示す２入力ＮＡＮＤセルＣ８と比較すると、アクティブ領域２Ｐ８，２Ｎ８に代えて、Ｙ方向の幅が異なるアクティブ領域２Ｐ１１，２Ｎ１１がそれぞれ配置されている。
　具体的には、アクティブ領域２Ｐ１１，２Ｎ１１は、Ｙ方向の幅がｗ１である。ｗ２はｗ１よりも小さい。すなわち、２入力ＮＡＮＤセルＣ１１のドライブ能力は、２入力ＮＡＮＤセルＣ８のドライブ能力よりも大きい。
　図１１Ａに示すように、アクティブ領域２Ｐ１１のＹ方向における図面上端が、アクティブ領域２Ｐ８のＹ方向における図面上端と、Ｙ方向において同じ位置に配置されている。アクティブ領域２Ｎ１１のＹ方向における図面下端が、アクティブ領域２Ｎ８のＹ方向における図面下端と、Ｙ方向において同じ位置に配置されている。すなわち、２入力ＮＡＮＤセルＣ８のアクティブ領域２Ｐ８のＹ方向における図面上端と、２入力ＮＡＮＤセルＣ１１のアクティブ領域２Ｐ１１のＹ方向における図面上端とは、Ｙ方向における位置が揃っている。２入力ＮＡＮＤセルＣ８のアクティブ領域２Ｎ８のＹ方向における図面下端と、２入力ＮＡＮＤセルＣ１１のアクティブ領域２Ｎ１１のＹ方向における図面下端とは、Ｙ方向における位置が揃っている。また、２入力ＮＡＮＤセルＣ８，Ｃ１１のナノシート２２３，２２４は、Ｙ方向における図面上側の面が、ゲート配線２３４，２３５からそれぞれ露出している。２入力ＮＡＮＤセルＣ８，Ｃ１１のナノシート２２５，２２６は、Ｙ方向における図面下側の面が、ゲート配線２３４，２３５からそれぞれ露出している。すなわち、２入力ＮＡＮＤセルＣ８，Ｃ１１は、ゲート配線から露出したナノシートの面の位置が、Ｙ方向において揃っている。これにより、ゲート配線から露出して対向するナノシート同士の間に設けられる、絶縁体からなる構造物の形状、すなわち、Ｙ方向におけるサイズと敷設範囲を一定にすることができる。したがって、半導体集積回路装置の製造が容易となる。
　（２入力ＮＯＲセルＣ９の構成）
　図１１Ｂ（ａ）に示す２入力ＮＯＲセルＣ９では、Ｐ型トランジスタ領域には、アクティブ領域２Ｐ９が形成されている。アクティブ領域２Ｐ９は、平面視で、電源配線１１と重なっている。
　アクティブ領域２Ｐ９には、トランジスタＰ２１，Ｐ２２が構成されている。トランジスタＰ２１，Ｐ２２は、Ｘ方向に延びるナノシート２２７，２２８をそれぞれ有する。アクティブ領域２Ｐ９において、トランジスタＰ２１のソースとなる部分は、ビア２６７を介して、電源配線１１と接続されている。ビア２６７は、電源配線１１とアクティブ領域２Ｐ９とが平面視で重なる領域に形成されている。
　Ｎ型トランジスタ領域には、アクティブ領域２Ｎ９が形成されている。アクティブ領域２Ｎ９は、平面視で、電源配線１２と重なっている。
　アクティブ領域２Ｎ９には、トランジスタＮ２１，Ｎ２２が構成されている。トランジスタＮ２１，Ｎ２２は、Ｘ方向に延びるナノシート２２９，２３０をそれぞれ有する。アクティブ領域２Ｎ９において、トランジスタＮ２１，Ｎ２２のソースとなる部分は、ビア２６８を介して、電源配線１２と接続されている。ビア２６８は、電源配線１２とアクティブ領域２Ｎ９とが平面視で重なる領域に形成されている。
　Ｙ方向に延びるゲート配線２３６，２３７が形成されている。ナノシート２２７，２２９は、ゲート配線２３６と平面視で重なっている。ナノシート２２８，２３０は、ゲート配線２３７と平面視で重なっている。ゲート配線２３６は、トランジスタＰ２１，Ｎ２１のゲートに対応する。ゲート配線２３７は、トランジスタＰ２２，Ｎ２２のゲートに対応する。
　ゲート配線２３６は、ナノシート２２７，２２９の外周の一部が露出するように、ナノシート２２７，２２９のＹ方向およびＺ方向における外周を覆っている。ゲート配線２３７は、ナノシート２２８，２３０の外周の一部が露出するように、ナノシート２２８，２３０のＹ方向およびＺ方向における外周を覆っている。具体的に、ナノシート２２７，２２８は、Ｙ方向における図面上側の面がゲート配線２３６，２３７からそれぞれ露出しており、Ｙ方向における図面下側の面がゲート配線２３６，２３７にそれぞれ覆われている。ナノシート２２９，２３０は、Ｙ方向における図面下側の面がゲート配線２３６，２３７からそれぞれ露出しており、Ｙ方向における図面上側の面がゲート配線２３６，２３７にそれぞれ覆われている。
　以上のように、２入力ＮＯＲセルＣ９は、Ｐ型トランジスタＰ２１，Ｐ２２およびＮ型トランジスタＮ２１，Ｎ２２を有し、入力Ａ，Ｂ、出力ＹのＮＯＲ回路を実現している。
　図１１Ｂ（ａ）に示すように、２入力ＮＯＲセルＣ９におけるアクティブ領域２Ｐ９，２Ｎ９は、平面視において、Ｙ方向の幅がｗ２である。
　図１１Ｂ（ａ）の２入力ＮＯＲセルＣ９は、ナノシート２２７，２２８は、Ｙ方向における図面上側の面がゲート配線２３６，２３７からそれぞれ露出している。ナノシート２２９，２３０は、Ｙ方向における図面下側の面がゲート配線２３６，２３７からそれぞれ露出している。すなわち、Ｙ方向に隣接するセル同士では、Ｙ方向に対向するアクティブ領域のナノシートは、Ｙ方向において、ゲート配線から露出している面が互いに対向する。これにより、Ｙ方向に隣接するセル同士において、Ｙ方向に対向するアクティブ領域の距離ｄ２２を小さくすることができる。したがって、半導体集積回路装置の小面積化を図ることができる。
　また、ナノシート２２７，２２８は、Ｙ方向における図面下側がゲート配線２３６，２３７にそれぞれ覆われている。ナノシート２２９，２３０は、Ｙ方向における図面上側がゲート配線２３６，２３７にそれぞれ覆われている。すなわち、２入力ＮＯＲセルＣ９において、ナノシート２２７，２２９は、対向する側の面が、互いにゲート配線２３６に覆われている。ナノシート２２８，２３０は、対向する側の面が、互いにゲート配線２３７に覆われている。このため、２入力ＮＯＲセルＣ９内におけるアクティブ領域２Ｐ９，２Ｎ９の間のＹ方向における距離ｄ２１は、Ｙ方向に隣接するセル同士における、アクティブ領域同士の間のＹ方向における距離ｄ２２よりも大きくなる。
　また、電源配線１１と、アクティブ領域２Ｐ９におけるトランジスタＰ２１のソースとなる部分とを接続するビア２６７は、平面視において、アクティブ領域２Ｐ９のＹ方向における中央部に配置されている。具体的には、ビア２６７のＹ方向における図面中央からアクティブ領域２Ｐ９の図面上端までの距離と、ビア２６７のＹ方向における図面中央からアクティブ領域２Ｐ９の図面下端までの距離とは、同一の距離ｄ２４である。また、電源配線１２と、アクティブ領域２Ｎ９におけるトランジスタＮ２１，Ｎ２２のソースとなる部分とを接続するビア２６８は、平面視において、アクティブ領域２Ｎ９のＹ方向における中央部に配置されている。具体的には、ビア２６８のＹ方向における図面中央からアクティブ領域２Ｎ９の図面上端までの距離と、ビア２６８のＹ方向における図面中央からアクティブ領域２Ｎ９の図面下端までの距離とは、同一の距離ｄ２５である。これにより、ビア２６７から、アクティブ領域２Ｐ９におけるトランジスタＰ２１のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。ビア２６８から、アクティブ領域２Ｎ９におけるトランジスタＮ２１，Ｎ２２のソースとなる部分におけるＹ方向の図面上下両端までの距離が等しくなる。したがって、トランジスタＰ２１，Ｎ２１，Ｎ２２に流れる電流がＹ方向の図面上下方向に対して均等化するため、半導体集積回路装置の高速化が図られる。
　（２入力ＮＯＲセルＣ１２の構成）
　２入力ＮＯＲセルＣ１２は、２入力ＮＯＲセルＣ９とほぼ同様の構成である。具体的には、２入力ＮＯＲセルＣ１２は、Ｐ型トランジスタＰ２１，Ｐ２２およびＮ型トランジスタＮ２１，Ｎ２２を有し、入力Ａ，Ｂ、出力ＹのＮＯＲ回路を実現している。
　図１１Ｂ（ｂ）に示すように、２入力ＮＯＲセルＣ１２は、図１１Ｂ（ａ）に示す２入力ＮＯＲセルＣ９と比較すると、アクティブ領域２Ｐ９，２Ｎ９に代えて、Ｙ方向の幅が異なるアクティブ領域２Ｐ１２，２Ｎ１２がそれぞれ配置されている。
　具体的には、アクティブ領域２Ｐ１２，２Ｎ１２は、Ｙ方向の幅がｗ１である。ｗ２はｗ１よりも小さい。すなわち、２入力ＮＯＲセルＣ１２のドライブ能力は、２入力ＮＯＲセルＣ９のドライブ能力よりも大きい。
　図１１Ｂに示すように、アクティブ領域２Ｐ１２のＹ方向における図面上端が、アクティブ領域２Ｐ９のＹ方向における図面上端と、Ｙ方向において同じ位置に配置されている。アクティブ領域２Ｎ１２のＹ方向における図面下端が、アクティブ領域２Ｎ９のＹ方向における図面下端と、Ｙ方向において同じ位置に配置されている。すなわち、２入力ＮＯＲセルＣ９のアクティブ領域２Ｐ９のＹ方向における図面上端と、２入力ＮＯＲセルＣ１２のアクティブ領域２Ｐ１２のＹ方向における図面上端とは、Ｙ方向における位置が揃っている。２入力ＮＯＲセルＣ９のアクティブ領域２Ｎ９のＹ方向における図面下端と、２入力ＮＯＲセルＣ１２のアクティブ領域２Ｎ１２のＹ方向における図面下端とは、Ｙ方向における位置が揃っている。また、２入力ＮＯＲセルＣ９，Ｃ１２のナノシート２２７，２２８は、Ｙ方向における図面上側の面が、ゲート配線２３６，２３７からそれぞれ露出している。２入力ＮＯＲセルＣ９，Ｃ１２のナノシート２２９，２３０は、Ｙ方向における図面下側の面が、ゲート配線２３６，２３７からそれぞれ露出している。すなわち、２入力ＮＯＲセルＣ９，Ｃ１２は、ゲート配線から露出したナノシートの面の位置が、Ｙ方向において揃っている。これにより、ゲート配線から露出して対向するナノシート同士の間に設けられる、絶縁体からなる構造物の形状、すなわち、Ｙ方向におけるサイズと敷設範囲を一定にすることができる。したがって、半導体集積回路装置の製造が容易となる。
　なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ３枚のナノシートを備えるものとしたが、トランジスタの一部または全部は、１枚，２枚または４枚以上のナノシートを備えてもよい。
　また、上述の各実施形態および変形例では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形等であってもよい。
　また、２入力ＮＡＮＤセルＣ２，Ｃ５において、ビア６５，６６に代えて、図６の変形例に示すビア６３，６４のように、Ｙ方向における長さがＸ方向における長さより大きいビアを用いてもよい。同様に、２入力ＮＯＲセルＣ３，Ｃ６において、ビア６７，６８に代えて、ビア６３，６４を用いてもよい。また、インバータセルＣ４において、ビア６１，６２に代えて、ビア６３，６４を用いてもよい。また、２入力ＮＡＮＤセルＣ８，Ｃ１１において、ビア２６５，２６６に代えて、ビア６３，６４を用いてもよい。また、２入力ＮＯＲセルＣ９，Ｃ１２において、ビア２６７，２６８に代えて、ビア６３，６４を用いてもよい。
　本開示では、フォークシートトランジスタおよび背面配線を用いたスタンダードセルを含む半導体集積回路装置において、半導体集積回路装置の小面積化および高速化を図ることができる。
　１１，１２　電源配線
　２１～３０，２２１～２３０　ナノシート
　３１，３２，１３１～１３４，１３７～１４０，２３１～２３５　ゲート配線
　５１，５２，２５１，２５２　配線
　６１～６８，２６１～２６８　ビア
　２Ｐ，２Ｐ１～２Ｐ１２，２Ｎ，２Ｎ１～２Ｎ１２　アクティブ領域
　Ｐ１，Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，Ｎ１，Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２　トランジスタ
　Ｃ１，Ｃ４，Ｃ７，Ｃ１０　インバータセル
　Ｃ２，Ｃ５，Ｃ８，Ｃ１１　２入力ＮＡＮＤセル
　Ｃ３，Ｃ６，Ｃ９，Ｃ１２　２入力ＮＯＲセル

Claims (19)

  1. 　第１スタンダードセルを含む複数のスタンダードセルを備えた半導体集積回路装置であって、
    　前記第１スタンダードセルは、
    　　第１導電型の第１トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、第１方向に延びている第１ナノシートを含む第１アクティブ領域と、
    　　前記第１導電型と異なる導電型である第２導電型の第２トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第２ナノシートを含む第２アクティブ領域と、
    　　前記第１方向と垂直をなす第２方向に延びており、前記第１ナノシートの前記第２方向、ならびに、前記第１方向および前記第２方向と垂直をなす第３方向における外周を囲う第１ゲート配線と、
    　　前記第２方向に延びており、前記第２ナノシートの前記第２方向および前記第３方向における外周を囲う第２ゲート配線と、
    　　前記第１トランジスタの背面側に形成されており、前記第１方向に延びている第１電源配線と、
    　　前記第２トランジスタの背面側に形成されており、前記第１方向に延びている第２電源配線と、
    　　前記第１アクティブ領域における前記第１トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第１アクティブ領域におけるソースと前記第１電源配線とを接続する第１ビアとを備え、
    　前記第２ナノシートは、前記第１ナノシートの前記第２方向における一方側である第１側に配置されており、
    　前記第１ナノシートは、前記第１側の面が、前記第１ゲート配線から露出しており、
    　前記第２ナノシートは、前記第２方向における他方側である第２側の面が、前記第２ゲート配線から露出しており、
    　前記第１ビアは、平面視において、前記第１アクティブ領域の前記第２方向における中央部に配置されている、半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、
    　前記第２アクティブ領域における前記第２トランジスタのソースとなる領域と前記第２電源配線とが重なる領域に形成されており、前記第２アクティブ領域におけるソースと前記第２電源配線とを接続する第２ビアとをさらに備え、
    　前記第２ビアは、平面視において、前記第２アクティブ領域の前記第２方向における中央部に配置されている、半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記複数のスタンダードセルは、前記第１スタンダードセルの前記第２側に隣接して配置される第２スタンダードセルを含み、
    　前記第２スタンダードセルは、
    　　前記第１導電型の第３トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、第１方向に延びている第３ナノシートを含む第３アクティブ領域と、
    　　前記第２方向に延びており、前記第３ナノシートの前記第２方向および前記第３方向における外周を囲う第３ゲート配線とを備え、
    　前記第３ナノシートは、前記第２側の面が、前記第３ゲート配線から露出しており、
    　前記第２方向における、前記第１アクティブ領域と前記第３アクティブ領域との間の距離は、前記第２方向における、前記第１アクティブ領域と前記第２アクティブ領域との間の距離よりも大きい、半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　平面視において、前記第１アクティブ領域の前記第１側の端、および、前記第２アクティブ領域の前記第２側の端は、前記第１電源配線の前記第１側の端と、前記第２電源配線の前記第２側の端との間に配置されている、半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記第１ビアは、前記第２方向における長さが、前記第１方向における長さよりも長い、半導体集積回路装置。
  6. 　請求項１記載の半導体集積回路装置において、
    　前記第１アクティブ領域は、前記第１導電型である第４トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第４ナノシートを含み、
    　前記第２アクティブ領域は、前記第２導電型である第５トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第５ナノシートを含み、
    　前記第１スタンダードセルは、
    　　前記第２方向に延びており、前記第４ナノシートの前記第２方向および前記第３方向における外周を囲う第４ゲート配線と、
    　　前記第２方向に延びており、前記第５ナノシートの前記第２方向および前記第３方向における外周を囲う第５ゲート配線と、
    　前記第１電源配線は、前記第４トランジスタの背面側に形成されており、
    　前記第２電源配線は、前記第５トランジスタの背面側に形成されており、
    　前記第５ナノシートは、前記第４ナノシートの前記第１側に配置されており、
    　前記第４ナノシートは、前記第１側の面が、前記第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第２側の面が、前記第５ゲート配線から露出している、半導体集積回路装置。
  7. 　請求項１記載の半導体集積回路装置において、
    　前記複数のスタンダードセルは、前記第１スタンダードセルと前記第１方向に並んで配置された第３スタンダードセルを含み、
    　前記第３スタンダードセルは、
    　　前記第１導電型の第６トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第６ナノシートを含む第４アクティブ領域と、
    　　前記第２導電型の第７トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第７ナノシートを含む第５アクティブ領域と、
    　　前記第２方向に延びており、前記第６ナノシートの前記第２方向および前記第３方向における外周を囲う第６ゲート配線と、
    　　前記第２方向に延びており、前記第７ナノシートの前記第２方向および前記第３方向における外周を囲う第７ゲート配線とを備え、
    　前記第７ナノシートは、前記第６ナノシートの前記第１側に配置されており、
    　前記第６ナノシートは、前記第１側の面が、前記第６ゲート配線から露出しており、
    　前記第７ナノシートは、前記第２側の面が、前記第７ゲート配線から露出しており、
    　平面視において、前記第６ナノシートの前記第２方向における幅は、前記第１ナノシートの前記第２方向における幅よりも大きく、
    　平面視において、前記第１ナノシートの前記第１側の端部、および、前記第６ナノシートの前記第１側の端部は、前記第２方向において、同じ位置に配置されている、半導体集積回路装置。
  8. 　第１スタンダードセルを含む複数のスタンダードセルを備えた半導体集積回路装置であって、
    　前記第１スタンダードセルは、
    　　第１導電型の第１トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、第１方向に延びている第１ナノシートを含む第１アクティブ領域と、
    　　前記第１導電型と異なる導電型である第２導電型の第２トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第２ナノシートを含む第２アクティブ領域と、
    　　前記第１方向と垂直をなす第２方向に延びており、前記第１ナノシートの前記第２方向、ならびに、前記第１方向および前記第２方向と垂直をなす第３方向における外周を囲う第１ゲート配線と、
    　　前記第２方向に延びており、前記第１ナノシートの前記第２方向および前記第３方向における外周を囲う第２ゲート配線と、
    　　前記第１トランジスタの背面側に形成されており、前記第１方向に延びている第１電源配線と、
    　　前記第２トランジスタの背面側に形成されており、前記第１方向に延びている第２電源配線と、
    　　前記第１アクティブ領域における前記第１トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第１アクティブ領域におけるソースと前記第１電源配線とを接続する第１ビアとを備え、
    　前記第２ナノシートは、前記第１ナノシートの前記第２方向における一方側である第１側に配置されており、
    　前記第１ナノシートは、前記第１側の面が、前記第１ゲート配線から露出しており、
    　前記第２ナノシートは、前記第２方向における他方側である第２側の面が、前記第２ゲート配線から露出しており、
    　前記第１ビアに対する前記第１アクティブ領域の前記第２方向における前記第１側のオーバーラップ量は、前記第１ビアに対する前記第１電源配線の前記第２方向における前記第１側のオーバーラップ量よりも大きい、半導体集積回路装置。
  9. 　請求項８記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、
    　前記第２アクティブ領域における前記第２トランジスタのソースとなる領域と前記第２電源配線とが重なる領域に形成されており、前記第２アクティブ領域におけるソースと前記第２電源配線とを接続する第２ビアとをさらに備え、
    　前記第２ビアに対する前記第２アクティブ領域の前記第２方向における前記第２側のオーバーラップ量は、前記第２ビアに対する前記第２電源配線の前記第２方向における前記第２側のオーバーラップ量よりも大きい、半導体集積回路装置。
  10. 　請求項８記載の半導体集積回路装置において、
    　前記複数のスタンダードセルは、前記第１スタンダードセルの前記第２側に隣接して配置される第２スタンダードセルを含み、
    　前記第２スタンダードセルは、
    　　前記第１導電型の第３トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、第１方向に延びている第３ナノシートを含む第３アクティブ領域と、
    　　前記第２方向に延びており、前記第３ナノシートの前記第２方向および前記第３方向における外周を囲う第３ゲート配線とを備え、
    　前記第３ナノシートは、前記第２側の面が、前記第３ゲート配線から露出しており、
    　前記第２方向における、前記第１アクティブ領域と前記第３アクティブ領域との間の距離は、前記第２方向における、前記第１アクティブ領域と前記第２アクティブ領域との間の距離よりも大きい、半導体集積回路装置。
  11. 　請求項８記載の半導体集積回路装置において、
    　前記第１ビアは、前記第２方向における長さが、前記第１方向における長さよりも長い、半導体集積回路装置。
  12. 　請求項８記載の半導体集積回路装置において、
    　前記第１アクティブ領域は、前記第１導電型である第４トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第４ナノシートを含み、
    　前記第２アクティブ領域は、前記第２導電型である第５トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第５ナノシートを含み、
    　前記第１スタンダードセルは、
    　　前記第２方向に延びており、前記第４ナノシートの前記第２方向および前記第３方向における外周を囲う第４ゲート配線と、
    　　前記第２方向に延びており、前記第５ナノシートの前記第２方向および前記第３方向における外周を囲う第５ゲート配線と、
    　前記第１電源配線は、前記第４トランジスタの背面側に形成されており、
    　前記第２電源配線は、前記第５トランジスタの背面側に形成されており、
    　前記第５ナノシートは、前記第４ナノシートの前記第１側に配置されており、
    　前記第４ナノシートは、前記第１側の面が、前記第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第２側の面が、前記第５ゲート配線から露出している、半導体集積回路装置。
  13. 　請求項８記載の半導体集積回路装置において、
    　前記複数のスタンダードセルは、前記第１スタンダードセルと前記第１方向に並んで配置された第３スタンダードセルを含み、
    　前記第３スタンダードセルは、
    　　前記第１導電型の第６トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第６ナノシートを含む第４アクティブ領域と、
    　　前記第２導電型の第７トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第７ナノシートを含む第５アクティブ領域と、
    　　前記第２方向に延びており、前記第６ナノシートの前記第２方向および前記第３方向における外周を囲う第６ゲート配線と、
    　　前記第２方向に延びており、前記第７ナノシートの前記第２方向および前記第３方向における外周を囲う第７ゲート配線とを備え、
    　前記第７ナノシートは、前記第６ナノシートの前記第１側に配置されており、
    　前記第６ナノシートは、前記第１側の面が、前記第６ゲート配線から露出しており、
    　前記第７ナノシートは、前記第２側の面が、前記第７ゲート配線から露出しており、
    　平面視において、前記第６ナノシートの前記第２方向における幅は、前記第１ナノシートの前記第２方向における幅よりも大きく、
    　平面視において、前記第１ナノシートの前記第１側の端部、および、前記第６ナノシートの前記第１側の端部は、前記第２方向において、同じ位置に配置されている、半導体集積回路装置。
  14. 　第１スタンダードセルを含む複数のスタンダードセルを備えた半導体集積回路装置であって、
    　前記第１スタンダードセルは、
    　　第１導電型の第１トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、第１方向に延びている第１ナノシートを含む第１アクティブ領域と、
    　　前記第１導電型と異なる導電型である第２導電型の第２トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第２ナノシートを含む第２アクティブ領域と、
    　　前記第１方向と垂直をなす第２方向に延びており、前記第１ナノシートの前記第２方向、ならびに、前記第１方向および前記第２方向と垂直をなす第３方向における外周を囲う第１ゲート配線と、
    　　前記第２方向に延びており、前記第２ナノシートの前記第２方向および前記第３方向における外周を囲う第２ゲート配線と、
    　　前記第１トランジスタの背面側に形成されており、前記第１方向に延びている第１電源配線と、
    　　前記第２トランジスタの背面側に形成されており、前記第１方向に延びている第２電源配線と、
    　　前記第１アクティブ領域における前記第１トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第１アクティブ領域におけるソースと前記第１電源配線とを接続する第１ビアとを備え、
    　前記第２ナノシートは、前記第１ナノシートの前記第２方向における一方側である第１側に配置されており、
    　前記第１ナノシートは、前記第２方向における他方側である第２側の面が、前記第１ゲート配線から露出しており、
    　前記第２ナノシートは、前記第１側の面が、前記第２ゲート配線から露出しており、
    　前記第１ビアは、平面視において、前記第１アクティブ領域の前記第２方向における中央部に配置されている、半導体集積回路装置。
  15. 　請求項１４記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、
    　前記第２アクティブ領域における前記第２トランジスタのソースとなる領域と前記第２電源配線とが重なる領域に形成されており、前記第２アクティブ領域におけるソースと前記第２電源配線とを接続する第２ビアとをさらに備え、
    　前記第２ビアは、平面視において、前記第２アクティブ領域の前記第２方向における中央部に配置されている、半導体集積回路装置。
  16. 　請求項１４記載の半導体集積回路装置において、
    　前記複数のスタンダードセルは、前記第１スタンダードセルの前記第２側に隣接して配置される第２スタンダードセルを含み、
    　前記第２スタンダードセルは、
    　　前記第１導電型の第３トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、第１方向に延びている第３ナノシートを含む第３アクティブ領域と、
    　　前記第２方向に延びており、前記第３ナノシートの前記第２方向および前記第３方向における外周を囲う第３ゲート配線とを備え、
    　前記第３ナノシートは、前記第１側の面が、前記第３ゲート配線から露出しており、
    　前記第２方向における、前記第１アクティブ領域と前記第３アクティブ領域との間の距離は、前記第２方向における、前記第１アクティブ領域と前記第２アクティブ領域との間の距離よりも小さい、半導体集積回路装置。
  17. 　請求項１４記載の半導体集積回路装置において、
    　前記第１ビアは、前記第２方向における長さが、前記第１方向における長さよりも長い、半導体集積回路装置。
  18. 　請求項１４記載の半導体集積回路装置において、
    　前記第１アクティブ領域は、前記第１導電型である第４トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第４ナノシートを含み、
    　前記第２アクティブ領域は、前記第２導電型である第５トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第５ナノシートを含み、
    　前記第１スタンダードセルは、
    　　前記第２方向に延びており、前記第４ナノシートの前記第２方向および前記第３方向における外周を囲う第４ゲート配線と、
    　　前記第２方向に延びており、前記第５ナノシートの前記第２方向および前記第３方向における外周を囲う第５ゲート配線と、
    　前記第１電源配線は、前記第４トランジスタの背面側に形成されており、
    　前記第２電源配線は、前記第５トランジスタの背面側に形成されており、
    　前記第５ナノシートは、前記第４ナノシートの前記第１側に配置されており、
    　前記第４ナノシートは、前記第２側の面が、前記第４ゲート配線から露出しており、
    　前記第５ナノシートは、前記第１側の面が、前記第５ゲート配線から露出している、半導体集積回路装置。
  19. 　請求項１４記載の半導体集積回路装置において、
    　前記複数のスタンダードセルは、前記第１スタンダードセルと前記第１方向に並んで配置された第３スタンダードセルを含み、
    　前記第３スタンダードセルは、
    　　前記第１導電型の第６トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第６ナノシートを含む第４アクティブ領域と、
    　　前記第２導電型の第７トランジスタのチャネル、ソースおよびドレインを構成しており、前記チャネルとして、前記第１方向に延びている第７ナノシートを含む第５アクティブ領域と、
    　　前記第２方向に延びており、前記第６ナノシートの前記第２方向および前記第３方向における外周を囲う第６ゲート配線と、
    　　前記第２方向に延びており、前記第７ナノシートの前記第２方向および前記第３方向における外周を囲う第７ゲート配線とを備え、
    　前記第７ナノシートは、前記第６ナノシートの前記第１側に配置されており、
    　前記第６ナノシートは、前記第２側の面が、前記第６ゲート配線から露出しており、
    　前記第７ナノシートは、前記第１側の面が、前記第７ゲート配線から露出しており、
    　平面視において、前記第６ナノシートの前記第２方向における幅は、前記第１ナノシートの前記第２方向における幅よりも大きく、
    　平面視において、前記第１ナノシートの前記第２側の端部、および、前記第６ナノシートの前記第２側の端部は、前記第２方向において、同じ位置に配置されている、半導体集積回路装置。
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