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JP2008171977A5 - - Google Patents

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半導体集積回路のレイアウト構造
本発明は、半導体集積回路のレイアウトにおける基本単位を構成するスタンダードセルを用いた半導体集積回路のレイアウト構造に関し、特に、トランジスタのゲート配線ピッチを一定とすることを特徴とするスタンダードセルを用いた半導体集積回路のレイアウト構造に関する。
従来より、安価且つ高性能な半導体集積回路を実現するため、１枚のシリコンウエハ上に、できるだけ多くの半導体集積回路を搭載できるように、半導体集積回路１つあたりの面積を、動作速度を低下させること無く、できるだけ小さくする取り組みが行われてきた。
その取り組みのうち、製造プロセス技術の分野で行われてきたのが、いわゆる「微細化」である。微細化とは、ゲート配線同士の間隔であるゲート配線ピッチが非常に小さいトランジスタや、小さな直径で高密度に配置可能なＣＡビア（コンタクト又はビアホールとも呼ばれる、ドレイン拡散領域又はソース拡散領域と金属配線を接続する金属で出来た柱）を製造できるよう、製造技術の設計精度を向上する技術である。この微細化により、単位面積当たりに集積できるトランジスタの数が向上し、半導体集積回路の面積を小さくすることができるようになった。
しかし、一方で、微細化の進展は、動作速度の低下に直結する大きな２つの問題を新たにもたらすことになった。第１の問題は、ゲート長ばらつきによる半導体集積回路の動作速度の低下であり、第２の問題は、トランジスタのソース用ＣＡビアの高抵抗化による、半導体集積回路の動作速度の低下である。
先ず、第１の問題について、以下に詳しく述べる。半導体製造プロセスにおいて、シリコン基板上に回路を形成する工程では、ホトリソグラフィ技術が用いられる。ホトリソグラフィ技術は、一般的に、レジストコート→プリベーク→露光→現像→エッチング→レジスト除去、という工程から構成されており、トランジスタのゲート配線となるポリシリコン配線の形成にも用いられている。第１の問題は、このうちの露光工程で生じる。
露光工程は、ガラス板（マスク）に描画された回路パターンを、シリコンウエハ上に投影し、回路パターンをシリコンウエハ上に転写する工程である。このとき、あまりに回路パターンが細かいと、それがあたかも回折格子であるかのごとく光波に作用して、散乱光が発生するため、シリコンウエハ上に転写されたパターンの輪郭が、マスク上の回路パターンよりも、散乱された分だけ広がってしまう。この結果、回路パターンの形状誤差が大きくなるという問題が生じることになる。
この形状誤差は、マスクに描画されたパターンの幅やピッチが小さければ小さいほど、大きくなる。この影響を強く受けるのが、トランジスタのゲート長である。ゲート配線ピッチが狭い複数のトランジスタと、それが広い複数のトランジスタが、混在した半導体集積回路において、露光によるゲート長の変化を考える。このとき、マスク上では、ゲート配線ピッチの狭いトランジスタのゲート長は、ゲート配線ピッチの広いトランジスタのゲート長と、同じになるように、回路パターンは描画されているとする。このマスクを用いて、露光を行うと、シリコン基板上には、散乱光の影響で、ある量の形状誤差をもったゲート配線が形成される。
先ず、ゲート配線ピッチの狭いトランジスタのゲート長は、散乱光の影響が大きいため、シリコン基板上において、大きな形状誤差をもつ。一方、ゲート配線ピッチの大きいトランジスタのゲート長は、散乱光の影響が小さいため、シリコン基板上において、小さな形状誤差を持つ。従って、マスク上は、同一のゲート長であっても、シリコン基板上では、異なるゲート長を持つようにトランジスタが形成される。従って、トランジスタのゲート長は、ある一定量のばらつきを持つことになる。
以上のように、ゲート配線ピッチが一定でなく、ばらばらになるように配置されたトランジスタを備えた半導体集積回路をシリコン基板上に製造すると、マスク上からシリコンウエハ上に転写される段階で、各トランジスタのゲート長は、均一にならず、ある一定量のばらつきを持つことになる。
トランジスタの電流駆動能力は、ゲート長に反比例するため、ゲート長のばらつきは、トランジスタの電流駆動能力のばらつきにそのまま直結する。半導体集積回路の動作速度は、回路内の所望の容量に、所定の電荷をどれだけ速く充電できるかによって決まる。このため、半導体集積回路の動作速度は、トランジスタの電流駆動能力に比例する。従って、電流駆動能力のばらつきは、動作速度のばらつきにそのまま直結し、半導体集積回路の動作速度は、設計段階で推定していた値からばらつくため、所望の動作速度を備えた半導体集積回路が得られにくくなる。
以上のように、微細化の進んだプロセスを用いて、ゲート配線ピッチが一定でないトランジスタを備えた半導体集積回路を製造しようとすると、半導体集積回路の動作速度が低下し易くなる。以上が第１の問題である。
この第１の問題を解決するには、ゲート配線ピッチが一定となるようなトランジスタを備えた半導体集積回路を作成すれば良く、特許文献１には、ゲート配線ピッチが一定となるようにトランジスタを配置したスタンダードセルを用いた半導体集積回路のレイアウト構造が記載されている。この特許文献１の記載内容については、従来例として後述するので、ここでは省略する。
次に、第２の問題について、以下に詳しく述べる。
微細化を進めるためには、単位面積当たりの金属配線の本数を増やすため、金属配線の配線幅を細くする必要がある。配線幅の細い金属配線は、抵抗値が高くなる。抵抗値の高い金属配線は、金属配線を伝播する信号の伝播速度が低下や、発熱による断線故障を招く。これを防ぐため、微細化の進んだプロセスでは一般的に、従来のアルミに比べて比抵抗が２／３と小さい銅が採用されている。
ところが、銅は、シリコン基板と接触すると、シリコン基板内に拡散して、シリコン基板の電気特性や結晶性を劣化させる特徴がある。これを防ぐために、トランジスタの拡散領域と金属配線層を接続するＣＡビアには、低抵抗な銅ではなく、それ以外の抵抗値の高い金属（タングステンなど）を使わざるを得ない。このためＣＡビアは、銅で作られた金属配線層や、金属配線層同士を接続する他のビアと比べて、抵抗が高くなる。例えば、タングステンの場合は、銅の３．２倍の比抵抗を持つ。
更に、銅は、酸化膜内に対しても拡散する特徴を備える。このため、銅で作られた金属配線層とトランジスタの拡散領域とを分離する酸化膜が薄すぎると、拡散した銅が、酸化膜を通過し、シリコン基板まで及ぶ恐れがある。これを防ぐために、微細化の進んだプロセスでは、トランジスタの拡散領域と金属配線層の間に形成された酸化膜層を充分厚くする必要がある。
この結果、トランジスタの拡散領域と金属配線層との間の距離が離れるため、両者を接続するＣＡビアの長さも長くなる。この結果、更に抵抗値が増大する。
以上のような要因により、微細化が進んだプロセスを用いた半導体集積回路は、ＣＡビアの抵抗値が大きくなる傾向がある。
ＣＡビアは、トランジスタのソースに相当する拡散領域と、電源配線に相当する金属配線とを接続する経路に使用されている。このため、ＣＡビアの抵抗値が高いと、金属配線層から拡散領域に至るまでの経路を流れる電流によって、より大きな電圧降下が生じる。このため、電源配線の電圧よりも、より低い電圧が、トランジスタのソース端子に印加されるようになる。トランジスタの電流駆動能力は、トランジスタのソース端子の電圧に比例するため、ＣＡビアの抵抗値の増大は、半導体集積回路の動作速度の低下に直結する問題である。
以上のように、微細化の進んだ製造プロセスを用いると、ＣＡビアが高抵抗になるため、半導体集積回路の動作速度が低下し易くなる。以上が第２の問題である。
先に述べた特許文献１には、この第２の問題を解決する手段が記載されていない。このため、特許文献１に記載されている半導体集積回路のレイアウト構造は、動作速度の低下に関する課題を持っていることになる。その詳細は、以下の「発明が解決しようとする課題」にて後述するので、ここでは省略する。
次に、以上の問題のうち、第１の問題に対する４つの従来例について説明する。
以下に第１の従来例について説明する。図８は、特許文献１の図１に記載されている図面であり、スタンダードセルである。
同図において、スタンダードセル１は、Ｐ型拡散領域２と、Ｎ型拡散領域３を備えている。ゲート配線４、５、６は、スタンダードセル１の左右の辺と平行な方向に配線されており、且つ、Ｐ型拡散領域２及びＮ型拡散領域３を貫くように配線されており、その結果、ゲート配線４、５、６は、Ｐ型拡散領域２と重複する領域において、Ｐチャネル型のトランジスタＰ１、Ｐ２、Ｐ３のゲート電極として各々機能し、Ｎ型拡散領域３と重複する領域において、Ｎチャネル型トランジスタＮ１、Ｎ２及びＮ３のゲート電極として機能する。ゲート配線６、ゲート配線５、ゲート配線４の配線ピッチは、何れも同一である。
電源配線１１、１９は、各々、電源電圧ＶＤＤ及びＶＳＳを、スタンダードセル１内のトランジスタのソース端子に供給するための配線であり、各々、スタンダードセルの上辺及び下辺に沿って平行に、金属配線層で配線されている。
ＣＡビア１２は、電源配線１１から突き出された、電源配線１１と同一の金属配線層を用いて配線された電源配線１６と接続され、更に、Ｐチャネル型トランジスタＰ１、Ｐ２間に位置するＰ型拡散領域２である、ソース拡散領域３００の内部に配置され、更に、ＣＡビア１２は、ソース拡散領域３００と接続されている。
ＣＡビア１３、１４は、各々、Ｐチャネル型トランジスタＰ１の右隣及びＰチャネル型トランジスタＰ２の左隣に配置され、何れもＰ型拡散領域２と接続されている。更に、ＣＡビア１３、１４は、金属配線層で配線されているドレイン間配線１５で互いに接続されている。ドレイン間配線１５、電源配線１１、１６は何れも、同一の金属配線層で配線されている。
図９は、特許文献１の図７（ｂ）記載の図面であり、図８記載のスタンダードセルの回路図である。Ｐチャネル型トランジスタＰ１、Ｐ２は、各々、ソース端子２２、２３を備え、且つ、ドレイン端子２４、２５を備える。ドレイン端子２４、２５は、配線２６で接続されている。トランジスタＰ１、Ｐ２は、各々、図８のトランジスタＰ１、Ｐ２に相当する。ソース端子２２、２３は、何れも、図８のＣＡビア１２が接続されている。ドレイン端子２４、２５は、各々図８記載のＣＡビア１３、１４が各々接続されている。配線２６は、図８の信号配線１５に相当する。以上が第１の従来例である。
次に、第２の従来例について説明する。図１０は、特許文献１の請求項１に記載のスタンダードセルであり、インバータの論理を備えたスタンダードセルであり、ソース端子での電圧降下を防ぐため、複数のＣＡをソース拡散領域に配置したスタンダードセルである。
スタンダードセル７０は、Ｐ型拡散領域７１と、Ｎ型拡散領域７２とを備え、更に、Ｐ型拡散領域７１上に配線されたゲート配線８１〜８４は、一定間隔の配線ピッチで配線されている。ゲート配線８１〜８４のうち、Ｐ型拡散領域７１と重複する領域は、各々、Ｐチャネル型トランジスタＰ８１〜Ｐ８４のゲート電極として機能する。ゲート配線８１〜８４は、ポリシリコン配線８６によって互いに接続されている。
Ｎ型拡散領域７２上に配線されたゲート配線９１〜９４は、一定間隔の配線ピッチで配線されている。ゲート配線９１〜９４のうち、Ｎ型拡散領域７２と重複する領域は、各々、Ｎチャネル型トランジスタＮ９１〜Ｎ９４のゲート電極として機能する。ゲート配線９１〜９４は、ポリシリコン配線８６によって互いに接続されている。ソース拡散領域１０１は、ゲート配線８１の左側に位置するＰ型拡散領域７１であり、且つ、Ｐチャネル型トランジスタＰ８１のソース端子に相当する。
ソース拡散領域１０２は、ゲート配線８２と８３の間に位置するＰ型拡散領域７１であり、且つ、Ｐチャネル型トランジスタＰ８２のソース端子に相当し、且つ、Ｐチャネル型トランジスタＰ８３のソース端子に相当する。ソース拡散領域１０３は、ゲート配線８４の右側に位置するＰ型拡散領域７１であり、且つ、Ｐチャネル型トランジスタ８４のソース端子に相当する。ドレイン拡散領域１０４は、ゲート配線８１と８２の間に位置するＰ型拡散領域７１であり、且つ、Ｐチャネル型トランジスタＰ８１のドレイン端子に相当し、且つ、Ｐチャネル型トランジスタＰ８２のドレイン端子に相当する。ドレイン拡散領域１０５は、ゲート配線８３と８４の間に位置するＰ型拡散領域７１であり、且つ、Ｐチャネル型トランジスタＰ８３のドレイン端子に相当し、且つ、Ｐチャネル型トランジスタＰ８４のドレイン端子に相当する。
電源配線１０６、１０７は、各々、電源電圧ＶＤＤ及びＶＳＳを、スタンダードセル７０内のトランジスタのソース端子に供給するための配線であり、スタンダードセル７０の上辺及び下辺に沿って、平行に、金属配線で配線されており、電源配線１１０〜１１２は、電源配線１０６と垂直な方向に、金属配線で配線されている。
ドレイン配線１４０は、金属配線層で配線されている。ＣＡビア１２０〜１２３は、何れも、電源配線１１０と、ソース拡散領域１０１を接続しており、且つ、ソース拡散領域１０１の内部に配置されている。ＣＡビア１２４〜１２７は、何れも、電源配線１１１と、ソース拡散領域１０２を接続しており、且つ、ソース拡散領域１０２の内部に配置されている。ＣＡビア１２８〜１３１は、何れも、電源配線１１２と、ソース拡散領域１０３を接続しており、且つ、ソース拡散領域１０３の内部に配置されている。ＣＡビア１４１〜１４４は、何れも、ドレイン配線１４０と、ドレイン拡散領域１０４を接続しており、ドレイン拡散領域１０４の内部に配置されている。ＣＡビア１４５〜１４８は、何れも、ドレイン配線１４０と、ドレイン拡散領域１０５を接続しており、ドレイン拡散領域１０５の内部に配置されている。以上が第２の従来例である。
次に、第３の従来例について説明する。図１１は、特許文献１の請求項１に記載のスタンダードセルであり、ＯＲの論理を備えたスタンダードセルである。図１２は、前記図１１記載のスタンダードセルの回路図である。
先ず、図１２のＯＲの回路図から説明する。ＯＲ回路２０００は、ＮＯＲ回路２０１０の出力とインバータ回路２０２０の入力を直列に接続した構造を備えている。インバータ回路２０２０の出力は、ＯＲ回路２０００の出力端子ＯＵＴに接続されており、これにより、出力端子ＯＵＴは、インバータ回路２０２０で駆動されている。
次に、図１１について説明する。スタンダードセル１６０は、ＮＯＲ回路１６１とインバータ回路１６２とから構成されている。ＮＯＲ回路１６１は、図１２のＮＯＲ回路２０１０に相当する。インバータ回路１６２は、図１２のインバータ回路２０２０に相当する。Ｐチャネル型トランジスタのゲート配線１６３、１６４は、何れも一定間隔Ｓで配線されている。また、Ｎチャネル型トランジスタのゲート配線１６８、１６９は、何れも一定間隔Ｓで配線されている。以上が第３の従来例である。
特開平９−２８９２５１号公報
しかしながら、以上３つの従来事例は、各々、以下のような課題がある。
第１の従来例は、ドレイン端子間をドレイン間配線が、電源配線と同じ配線層で配線されているため、ソース拡散領域のうち、ドレイン間配線が通過した領域には、ソース端子に接続すべきＣＡビアをおくことが出来ない。このため、ソース拡散領域に配置されるＣＡビアの配置の自由度が低くなり、ＣＡビア数を変更することによるソース抵抗の調整自由度が低下し、トランジスタの動作速度を向上させる高速設計の自由度が低下するという第１の課題がある。
図８のソース拡散領域３００上には、ドレイン間配線１５が横断している。電源配線１６は、ドレイン間配線１５と同一の金属配線層で、同一のソース拡散領域３００上を縦断する方向に配線されているが、ドレイン間配線１５に接触しない程度の長さでしか配線できない。ＣＡビア１２は、電源配線１６と接触する場所にしか配置できず、且つ、ドレイン間配線１５と接触する場所には配置できない。このため、ソース拡散領域３００上の領域のうち、ドレイン間配線１５が横断している領域にはＣＡビアを追加することが出来ない。その結果、Ｐチャネル型トランジスタＰ１、Ｐ２のソース端子に接続されるＣＡビアの配置の自由度は、ドレイン間配線１５が横断している領域の分だけ制限され低下し、配置するＣＡビアの数は少なくなるため、ソース抵抗が増大し、トランジスタの速度が低下する。
次に、第２の従来例の場合、ゲート配線ピッチを大きくすると、ソース拡散領域として用いられない拡散領域も同様に広がってしまう。その結果、トランジスタのドレイン端子に接続されているドレイン拡散領域も広がるため、ドレイン拡散領域の接合容量が増加し、半導体集積回路の速度低下の要因となる。このように高速化を目的としたゲート配線ピッチの変更の効果が抑制されてしまう。その結果、半導体集積回路の動作速度を向上させる高速設計の自由度が低下するという、第２の課題がある。
接合容量とは、拡散領域に生じる、シリコン基板との間の寄生容量であり、拡散領域の面積が小さいほど小さい。一般的に、トランジスタのドレイン端子は、ソース端子とは異なり、電位が一定でなく、回路内を伝播する信号に応じて、ＶＤＤからＶＳＳまで変化する。この変化する速度が速いほど、半導体集積回路は高速動作する。電位の変化を高速にするためには、電位が生じている端子の容量を削減する必要がある。このため、ドレイン端子に相当する拡散領域の接合容量は、できるだけ小さくすることが望ましい。
ところで、既に第２の問題として述べた通り、トランジスタの動作速度を向上させるためには、ソース端子の電圧を向上させる必要がある。そのためには、ソース端子と電源配線とを接続するＣＡビアの数を増やせば良い。そのためには、トランジスタのゲート配線ピッチを広げる必要がある。図１０のゲート配線８１〜８４は、ゲート配線ピッチが一定になるように配置されている。このゲート配線ピッチは、更に、ソース拡散領域１０１〜１０３に各々、縦２個×横２個の計四個のＣＡビアを配置することができるだけの大きさである。
しかし、ゲート配線ピッチが一定であるので、ドレイン拡散領域１０４、１０５の面積もまた、ソース領域１０１〜１０３同様に大きくなってしまっている。このため、ドレイン拡散領域１０４、１０５には、ゲート配線ピッチの大きさに比例した拡散容量が発生することになる。
このように、ゲート配線ピッチが一定であると、ゲート配線ピッチが増えれば増えるほど、ドレイン拡散容量は増加する。ドレイン拡散容量の増加は、ドレイン端子の電位変化が遅くし、半導体集積回路の速度を遅くする方向に働く。これにより、ゲート配線ピッチの変更とＣＡビアの追加とに起因して、速度改善の効果が抑制されてしまう。従って、ゲート配線ピッチの変更による半導体集積回路の動作速度を向上させる高速設計の自由度が低くなってしまっていた。
第３の従来例は、ゲート配線ピッチが一定であるため、ＯＲ回路のように、出力端子をインバータで駆動する回路構造を備えた多段セルにおいて、インバータにも、それ以外の回路にも、同一のゲート配線ピッチを適用しなくてはならない。従って、インバータを高速動作させるのに適したゲート配線ピッチと、それ以外の回路を高速化するのに適したゲート配線ピッチとを、スタンダードセル内に混在させることが出来ない。このため、半導体集積回路の動作速度を向上させる高速設計の自由度が低下するという第３の課題がある。
図１１記載のインバータ１６０は、ＮＯＲ回路１６１とインバータ１６２とが、隣り合って配置されている。この結果、ゲート配線もまた隣り合うように配置されるため、トランジスタのゲート長ばらつきを避けるために、インバータ１６０とＮＯＲ回路１６１とは、何れも、同一のゲート配線ピッチを採用することになる。その結果、インバータを高速動作させるのに適したゲート配線ピッチと、それ以外の回路を高速化するのに適したゲート配線ピッチとを、スタンダードセル内に混在させることが出来ない。その結果、半導体集積回路の動作速度を向上させる高速設計の自由度が低下する。
前記第１の課題を解決するために、本発明では、ドレイン間配線を電源配線の配線層とは異なる配線層に配線することとする。
また、前記第２の課題を解決するために、本発明では、複数のゲート配線間の配線ピッチを単一ピッチとせず、２種類の配線ピッチを設定して、それ等の配線ピッチ間で配線ピッチが交互に繰り返されるように複数のトランジスタのゲート配線をレイアウトする。
更に、前記第３の課題を解決するために、本発明では、所定高さのスタンダードセルの２倍の高さに設定されたダブルハイトセルを設け、このダブルハイトセルの上半分に例えばインバータの高速化に適したゲート配線ピッチで複数のトランジスタを配置する一方、ダブルハイトセルの下半分に例えば汎用的な回路に対して設計自由度の高いゲート配線ピッチで複数のトランジスタを配置することとする。
すなわち、請求項１記載の発明は、前記第１の課題を解決するために、スタンダードセルを用いた半導体集積回路のレイアウト構造であって、前記スタンダードセルは、シリコン基板と、前記シリコン基板上に構成されると共にドレイン拡散領域、ソース拡散領域及びゲート配線を備えるトランジスタと、前記シリコン基板を覆うように前記シリコン基板の上に金属で構成された第１配線層及び前記第１配線層を覆うように前記第１配線層の上方に位置する金属で構成された第２配線層と、前記ドレイン拡散領域又はソース拡散領域と前記第１配線層とを接続するＣＡビアから少なくとも構成され、更に、前記スタンダードセルは、前記トランジスタを複数備えると共に、前記第１配線層に配置された電源配線と、ジャンパー配線とを備えており、前記複数のトランジスタは、それ等のゲート配線間の配線ピッチが一定になるように前記スタンダードセル内に配置されており、前記複数のトランジスタは、第１及び第２のトランジスタを備え、前記第１のトランジスタと前記第２のトランジスタは、各々のソース拡散領域を共有するように隣接して配置され、前記共有するソース拡散領域には、複数の第１のＣＡビアが配置されており、前記複数の第１のＣＡビアは、各々前記電源配線と接続されており、前記ジャンパー配線は、前記第２配線層に配線されており、前記第１のトランジスタのドレイン拡散領域と前記第２のトランジスタのドレイン拡散領域とは、前記ジャンパー線のみで接続されていることを特徴とする。
請求項２記載の発明は、前記請求項１記載の半導体集積回路のレイアウト構造において、前記スタンダードセルは、インバータであることを特徴とする。
請求項３記載の発明は、前記請求項２記載の半導体集積回路のレイアウト構造において、前記スタンダードセルに備える複数のトランジスタは、複数のＮチャネル型トランジスタであることを特徴とする。
請求項４記載の発明は、前記第２の課題を解決するために、電源配線、複数のトランジスタ、及び前記複数のトランジスタのドレイン拡散領域又はソース拡散領域と金属配線層とを接続するための複数のＣＡビアを有するスタンダードセルを用い、このスタンダードセルを複数個配置して第１のスタンダードセル列を構成した半導体集積回路のレイアウト構造において、前記複数のトランジスタは、前記スタンダードセルの上下の辺と平行な方向に並べられており、且つ、前記複数のトランジスタのゲート配線は、前記スタンダードセルの上下の辺と垂直な方向に各々配線されており、且つ、前記複数のゲート配線間の配線ピッチが、第１の配線ピッチと第２の配線ピッチとが交互に繰り返すように設定されており、更に、前記第１の配線ピッチは、前記第２の配線ピッチよりも狭く、前記第２の配線ピッチになるように配線された１組のゲート配線の間に挟まれて存在する少なくとも１つの拡散領域である第１のソース拡散領域は、前記電源配線と複数のＣＡビアを介して接続されており、前記複数のＣＡビアのうち、少なくとも２個の１組は、前記スタンダードセルの上下辺と平行な方向に並べて配置されていることを特徴とする。
請求項５記載の発明は、前記請求項４記載の半導体集積回路のレイアウト構造において、前記スタンダードセルは、インバータ又はバッファの機能を備えたドライバセルであり、前記ドライバセルを構成するトランジスタのソース端子に相当する拡散領域は、前記第１のソース拡散領域であることを特徴とする。
請求項６記載の発明は、前記請求項５記載の半導体集積回路のレイアウト構造において、更に、単一のゲート配線ピッチで並べられた複数のトランジスタを有する複数のスタンダードセルを複数個配置した第２のスタンダードセル列を備えたことを特徴とする。
請求項７記載の発明は、前記請求項６記載の半導体集積回路のレイアウト構造において、更に、第１及び第２の回路ブロックと、少なくとも１つのリピータブロックとを備え、前記リピータブロックは、インバータ又はバッファの機能を有する第１のスタンダードセルが配置されている前記第１のスタンダードセル列を、少なくとも１列備え、前記第１の回路ブロックから出力された信号が、前記第１のスタンダードセルに入力されるように配線されており、前記第１のスタンダードセルから出力された信号が、前記第２の回路ブロックに入力されるように配線されていることを特徴とする。
請求項８記載の発明は、前記請求項７記載の半導体集積回路のレイアウト構造において、前記第１の回路ブロックは、インバータ又はバッファの機能を備えた前記第１のスタンダードセルが配置されている前記第１のスタンダードセル列を少なくとも１列備え、前記第１の回路ブロックから出力される信号は、前記第１のスタンダードセルから出力された信号であり、且つ、前記第２の回路ブロックへと伝達されることを特徴とする。
請求項９記載の発明は、前記第３の課題を解決するために、拡散領域及びゲート配線を有する複数のトランジスタと、前記複数のトランジスタのドレイン拡散領域又はソース拡散領域と金属配線層を接続するための複数のＣＡビアとを有するスタンダードセルを用い、このスタンダードセルをこのスタンダードセルの上下辺と平行な方向に複数個並べてスタンダードセル列を構成し、このスタンダードセル列を複数列備えた半導体集積回路のレイアウト構造であって、前記複数のトランジスタのゲート配線間の配線ピッチが第１の配線ピッチＳになるように前記複数のトランジスタが一定間隔で配置されている第１のスタンダードセル列と、前記第１のスタンダードセル列と上下辺を接するように隣接して配置され、前記複数のトランジスタのゲート配線間の配線ピッチとして、第２の配線ピッチＳ１と、前記第２の配線ピッチよりも大きな第３の配線ピッチＳ０とが、交互に繰り返されるように前記複数のトランジスタが配置されている第２のスタンダードセル列と、前記第１及び第２のスタンダードセル列に跨って配置された少なくとも１つのダブルハイトセルとを備えたことを特徴とする。
請求項１０記載の発明は、前記請求項９記載の半導体集積回路のレイアウト構造において、前記第３の配線ピッチＳ０の大きさは、前記第１の配線ピッチＳよりも大きく、前記第３の配線ピッチＳ０で隣接して配置された２つのゲート配線間の拡散領域上に前記スタンダードセルの上下辺と平行な方向に並べて互いに接触することなく配置可能なＣＡビアの最大数は、前記第１の配線ピッチＳで隣接して配置された２つのゲート配線の間の拡散領域上に前記スタンダードセルの上下辺と平行な方向に並べて互いに接触することなく配置可能なＣＡビアの最大数よりも大きいことを特徴とする。
請求項１１記載の発明は、請求項９又は１０記載の半導体集積回路のレイアウト構造において、前記ダブルハイトセルは、複数の第１のトランジスタを備えており、前記複数の第１のトランジスタは、前記ダブルハイトセルが半導体集積回路内に配置されたとき、前記第２のスタンダードセル列に配置され、且つ、複数のゲート配線間の配線ピッチとして、前記第２の配線ピッチＳ１と前記第３の配線ピッチＳ０とが交互に繰り返されるように並べて配置されており、更に、半導体集積回路内の別の前記スタンダードセルへと伝播する信号を出力するための出力回路を構成していることを特徴とする。
請求項１２記載の発明は、前記請求項１１記載の半導体集積回路のレイアウト構造において、前記出力回路は、インバータであることを特徴とする。
以上により、請求項１〜３記載の発明では、前記第１の課題を解決するために、ドレイン端子間を、ドレイン間配線が電源配線と異なる配線層で配線されるようになるので、ソース拡散領域のうち、ドレイン間配線が通過した領域においても、ＣＡビアを配置することができる。従って、第１の従来例と比較して、ソース拡散領域に配置されるＣＡビアの配置の自由度が向上し、ＣＡビア数を変更することによるソース抵抗の調整自由度が向上し、トランジスタの動作速度を向上させる高速設計の自由度が向上する。
また、請求項４〜８記載の発明では、前記第２の課題を解決するために、複数のＣＡビアを横方向に並べることができるような、広い拡散領域と、それより狭い拡散領域の、２種類の拡散領域を備えたスタンダードセルを、ゲート長ばらつきを招くことなく構成できるようになるので、ソース拡散領域に上述の広い拡散領域を使用し、ドレイン拡散領域に、上述の狭い拡散領域を使用できるようになるため、ドレイン拡散領域の接合容量を増加させること無く、ソース拡散領域に複数のＣＡビアを置けるようになり、その結果、トランジスタの動作速度を、第２の従来例よりも高速にすることができるようになるため、高速化を目的としたゲート配線ピッチの変更の効果が向上し、半導体集積回路の動作速度を向上させる高速設計の自由度が向上する。
更に、請求項９〜１２記載の発明では、前記第３の課題を解決するために、スタンダードセルのうち、ダブルハイトセルについて、その内部に、配線ピッチの異なる２種類のトランジスタを含むことができるようになる。即ち、ダブルハイトセルの内部に、インバータの高速化に優れる反面、汎用的な回路に対しては高速化に不向きなゲート配線ピッチを備えたトランジスタと、そのゲート配線ピッチと比較すると、インバータの高速化に対して不向きである一方で、汎用的な回路に対しては設計自由度が高い別のゲート配線ピッチを備えたトランジスタの、２種類のトランジスタを作ることができるようになるため、出力端子をインバータで駆動する回路構造を備えた多段セルについて、インバータと、それ以外の回路で、上述の２種類のトランジスタを使い分けることで、第３の従来例よりも、半導体集積回路の動作速度を向上させるための高速設計の自由度が向上する。
以上説明したように、請求項１〜３記載の発明によれば、ソース拡散領域に配置されるＣＡビアの配置の自由度を向上できるので、ＣＡビア数を変更することによるソース抵抗の調整自由度を高めて、トランジスタの動作速度を向上させる高速設計の自由度を向上させることが可能である。
また、請求項４〜８記載の発明によれば、ドレイン拡散領域の接合容量を増加させること無く、ソース拡散領域に複数のＣＡビアを置くことができるので、トランジスタの動作速度の高速化が可能であり、よって、高速化を目的としたゲート配線ピッチの変更の効果が向上し、半導体集積回路の動作速度を向上させる高速設計の自由度を向上できる。
更に、請求項９〜１２記載の発明では、出力端子をインバータで駆動する回路構造を備えた多段セルについて、インバータと、それ以外の回路との間で、ゲート配線ピッチの異なる２種類のトランジスタを使い分けるようにしたので、半導体集積回路の動作速度の向上を図ることができると共に、そのような半導体集積回路の高速設計の自由度を向上できる。
以下、本発明の実施形態を、図面を参照しながら説明する。
（第１の実施形態）
図１は、本実施形態のスタンダードセルのレイアウト構成を示す。
同図において、スタンダードセル２００は、シリコン基板（図示せず）上に、Ｐ型拡散領域２０１と、Ｎ型拡散領域２０２とを備え、ゲート配線２０４〜２０６は、スタンダードセル２００の上下辺と垂直な方向に、配線幅Ｌ、ゲート配線ピッチＳで配線されている。ゲート配線２０４〜２０６は、Ｐ型拡散領域２０１と重複する領域において、Ｐチャネル型トランジスタＰ２０４〜Ｐ２０６のゲート電極として機能し、同様に、Ｎ型拡散領域２０２と重複する領域において、Ｎチャネル型トランジスタＮ２０４〜Ｎ２０６のゲート電極として機能する。
ソース拡散領域３０１は、隣接する２個のＰ型トランジスタ（第１及び第２のトランジスタ）Ｐ２０５、Ｐ２０６のゲート配線２０５、２０６間に挟まれた領域に位置するＰ型拡散領域２０１であって、それ等のＰ型トランジスタＰ２０５、Ｐ２０６のソース端子に接続された拡散領域である。
ドレイン領域３０２は、ゲート配線２０６の右側の領域に位置するＰ型拡散領域２０１であって、且つ、Ｐ型トランジスタＰ２０６のドレイン端子に接続された拡散領域である。ドレイン領域３０３は、ゲート配線２０５と２０４の間に挟まれた領域に位置するＰ型拡散領域２０１であり、且つ、Ｐ型トランジスタＰ２０５のドレイン端子に接続された拡散領域である。
電源配線２１１、２１２は、各々、スタンダードセル２００内のトランジスタのソース端子に、電源電圧ＶＤＤ及びＶＳＳを与えるために、各々、スタンダードセル２００の上辺及び下辺に沿って、平行に第１の金属配線層で配線されている。電源配線２１３は、電源配線２１１から、電源配線２１１と垂直な方向に、ソース拡散領域３０１に進入するように、第１の金属配線層（第１配線層）で配線されている。
ＣＡビア２２０は、２つのＣＡビアから構成され、電源配線２１３とソース拡散領域３０１とを接続し、且つ、ソース拡散領域３０１の内部に配置されている。
ＣＡビア２２１は、第１の金属配線で配線されたドレイン配線２２２とドレイン拡散領域３０２とを接続し、且つ、ドレイン拡散領域３０２の内部に配置されている。Ｖ１ビア２２３は、ドレイン間配線（ジャンパー配線）２２４とドレイン配線２２２とを接続している。ＣＡビア２３１は、第１の金属配線で配線されたドレイン配線２３２とドレイン拡散領域３０３とを接続し、且つ、ドレイン拡散領域３０３の内部に配置されている。Ｖ１ビア２３３は、ドレイン間配線２２４とドレイン配線２３２とを接続している。
更に、ドレイン間配線（ジャンパー線）２２４は、スタンダードセル２００の上下辺と平行な方向に、第１の金属配線層（第１配線層）よりも上位の配線層である第２の金属配線層（第２配線層）で配線されており、ドレイン拡散領域３０２の内部から外部へと引き出されるように配線されると共に、ドレイン拡散領域３０３の内部へと引き込まれるように配線されており、且つ、共用されたソース拡散領域３０１を貫き横断するように配線されており、ドレイン拡散領域３０３とドレイン拡散領域３０２とを接続している。
尚、図１において、入力端子及び出力端子に相当するメタル配線又はポリシリコン配線、更に、Ｎチャネル型トランジスタの構成、及び、各端子と各配線との結線については、説明の簡略化のため省略している。
以上のような実施形態により、以下のような効果が生まれる。すなわち、ドレイン拡散領域３０２、３０３同士を接続する配線であるドレイン間配線２２４は、第２の金属配線層で配線されている。一方、電源配線２１３は、その第２の金属配線層の下層の第１の金属配線層を用いている。
このため、電源配線２１３は、ドレイン間配線２２４の配線経路の影響を受けることなく、ソース拡散領域３０１内を自由に延設することができる。従って、そのようにして配線された電源配線２１３の下に配置されるＣＡビア２２０は、同様に、ドレイン間配線２２４の配線経路の影響に制約されることなく配置することができるようになる。
以上のように、ドレイン端子間を、ドレイン間配線が、電源配線と異なる配線層で配線されるので、ソース拡散領域３０１のうち、ドレイン間配線３０２が、その上を通過した領域においても、ＣＡビア２２０を置くことができる。このため、第１の従来例と比較して、ソース拡散領域３０１に配置されるＣＡビア２２０の配置の自由度が向上し、ＣＡビア数を変更することによるソース抵抗の調整自由度が向上し、トランジスタの動作速度を向上させる高速設計の自由度が向上する。
尚、図１では、配置されるＣＡビア２２０の数は２つとして描画されているが、この数は限定されない。また、このレイアウト構造が適用されるトランジスタの導電タイプについては、Ｐチャネル型に限定されず、Ｎチャネル型でも良い。
（第１の実施形態の変形例）
図２は、前記第１の実施形態の変形例を示し、半導体集積回路であるインバータに対して本願発明を適用したものである。
図２において、インバータ１は、Ｐチャネル型トランジスタ１０、２０及び３０と、Ｎチャネル型トランジスタ１００、１１０及び１２０を備えている。Ｐチャネル型トランジスタ１０、２０及び３０の各々のゲート端子１１、２１及び３１は、何れも、入力端子４に接続されている。Ｐチャネル型トランジスタ１０、２０及び３０の各々のソース端子１２、２２及び３２は、何れも、ＶＤＤ電源２に接続されている。ＶＤＤ電源２の電位は所定電位ＶＤＤである。
Ｐチャネル型トランジスタ１０、２０及び３０の各々のドレイン端子１３、２３及び３３は、何れも、出力端子５に接続されている。Ｎチャネル型トランジスタ１００、１１０及び１２０の各々のゲート端子１０１、１１１及び１２１は、何れも、入力端子４に接続されている。Ｎチャネル型トランジスタ１００、１１０及び１２０の各々のソース端子１０２、１１２及び１２２は、何れも、ＶＳＳ電源３に接続されている。ＶＳＳ電源３の電位は接地電位ＶＳＳある。Ｎチャネル型トランジスタ１００、１１０及び１２０の各々のドレイン端子１０３、１１３及び１２３は、何れも、出力端子５に接続されている。
尚、何れのトランジスタについても、基板端子は存在するが、説明の簡略化のため省略している。
図３は、前記図２に示したインバータの具体的レイアウト構成を示す。同図において、インバータを構成するスタンダードセル２００は、Ｎ型拡散領域２０１と、Ｐ型拡散領域２０２とを備え、ゲート配線２０４〜２０６は、スタンダードセル２００の上下辺と垂直な方向に、配線幅Ｌ、ゲート配線ピッチＳで配線されている。
前記ゲート配線２０４〜２０６は、Ｎ型拡散領域２０１と重複する領域において、Ｎチャネル型トランジスタＮ２０４〜Ｎ２０６のゲート電極としての機能を備え、回路としては、図２のゲート端子１０１、１１１及び１２１に各々対応する。同様に、前記ゲート配線２０４〜２０６は、Ｐ型拡散領域２０２と重複する領域において、Ｐチャネル型トランジスタＰ２０４〜Ｐ２０６のゲート電極としての機能を備え、回路としては、図２のゲート端子１１、２１、及び３１に各々対応する。ゲート配線５００は、スタンダードセル２００の上下辺と平行な方向に配線されており、且つ、Ｎ型拡散領域２０１及びＰ型拡散領域２０２に接しないように配線されており、ゲート配線２０４〜２０６と電気的に接続している。
ＣＡビア３００は、前記ゲート配線５００の上に形成され、且つ、ゲート配線５００と電気的に接続されている。メタル配線３０１は、ＣＡビア３００を介してゲート配線５００と電気的に接続されており、回路としては、図２の入力端子４に対応する。
ソース拡散領域６００は、ゲート配線２０４の右側に位置するＰ型拡散領域２０２であり、回路としては、図２のソース端子１２に相当する。ドレイン拡散領域６０１は、ゲート配線２０４及び２０５に挟み込まれた領域に位置するＰ型拡散領域２０２であり、回路としては、図２のドレイン端子１３に相当し、且つ、図２のドレイン端子２３にも相当する。ソース拡散領域６０２は、ゲート配線２０５及び２０６に挟み込まれた領域に位置するＰ型拡散領域２０２であり、回路としては、図２のソース端子２２に相当し、且つ、図２のソース端子３２にも相当する。ドレイン拡散領域６０３は、ゲート配線２０６の左側に位置するＰ型拡散領域２０２であり、回路としては、図２のドレイン端子３３に相当する。
電源配線２１２は、スタンダードセル２００の上辺に沿って、平行に第１の金属配線層で配線されており、電源電圧ＶＤＤが印加されている。回路としては、図２のＶＤＤ電源２に相当する。電源配線７００は、前記電源配線２１２と電気的に接続されており、電源配線２１２と直交するように、第１の金属配線層で、ソース拡散領域６００に進入するように配線されており、ＣＡビア７０１によって、ソース拡散領域６００と電気的に接続されている。電源配線７０２は、前記電源配線２１２と電気的に接続されており、電源配線２１２と直交するように、第１の金属配線層で、ソース拡散領域６０２に進入するように配線されており、ＣＡビア７０３によって、ソース拡散領域６０２と電気的に接続されている。
ソース拡散領域３０１は、２個のＮチャネル型トランジスタＮ２０５、Ｎ２０６のゲート配線２０５、２０６間に挟まれて、これ等２個のトランジスタで共有されるＮ型拡散領域２０１であって、回路としては、図２のソース端子１１２に相当し、且つ、ソース端子１２２にも相当する。ドレイン拡散領域３０２は、ゲート配線２０６の左側の領域に位置するＮ型拡散領域で２０１あり、回路としては、図２のドレイン端子１２３に相当する。ドレイン拡散領域３０３は、ゲート配線２０４とゲート配線２０５との間に挟まれた領域に位置するＮ型拡散領域２０１であり、回路としては、図２のドレイン端子１１３に相当し、且つ、ドレイン端子１０３にも相当する。ソース拡散領域３０４は、ゲート配線２０４の右側に位置するＮ型拡散領域２０１であり、回路としては、図２のソース端子１０２に相当する。
電源配線２１１は、スタンダードセル２００の下辺に沿って、平行に第１の金属配線層で配線されており、接地電圧ＶＳＳが印加されている。回路としては、図２のＶＳＳ電源３に相当する。電源配線７１０は、前記電源配線２１１と電気的に接続されており、電源配線２１１と直交するように、第１の金属配線層で、ソース拡散領域３０４に進入するように配線されており、ＣＡビア７１１によって、ソース拡散領域３０４と電気的に接続されている。電源配線２１３は、前記電源配線２１１から、電源配線２１１と垂直な方向に、ソース拡散領域３０１に進入するように、第１の金属配線層で配線されている。
ＣＡビア２２０は、２つのＣＡビアから構成され、電源配線２１３とソース拡散領域３０１とを接続し、且つ、ソース拡散領域３０１の内部に配置されている。
ＣＡビア２２１は、第１の金属配線で配線されたメタル配線２２２とドレイン拡散領域３０２とを接続し、且つ、ドレイン拡散領域３０２の内部に配置されている。Ｖ１ビア２２３は、ドレイン間配線（ジャンパー線）２２４とドレイン配線２２２とを接続している。ＣＡビア２３１は、第１の金属配線で配線されたドレイン配線２３２とドレイン拡散領域３０３とを接続し、且つ、ドレイン拡散領域３０３の内部に配置されている。Ｖ１ビア２３３は、ドレイン間配線２２４と、ドレイン配線２３２を接続している。
更に、ドレイン間配線２２４は、スタンダードセル２００の上下辺と平行な方向に、第１の金属配線層より上位の配線層である第２の金属配線層で配線されており、ドレイン拡散領域３０２の内部から外部へと引き出されるように配線され、ドレイン拡散領域３０３の内部へと引き込まれるように配線されており、且つ、共有ソース拡散領域３０１を貫き横断するように配線されており、ドレイン拡散領域３０３とドレイン拡散領域３０２を接続している。
メタル配線２２２は、第１の金属配線層でドレイン拡散領域３０２、ドレイン拡散領域３０３、ドレイン拡散領域６０１、ドレイン拡散領域６０３に進入するように配線され、何れも、ＣＡビアで電気的に接続されており、回路としては、図２の出力端子５に相当する。
以上のような構成により、本実施形態では、以下のような効果が生まれる。先ず、ドレイン間配線２２４を、Ｎチャネル型トランジスタに対して限定して適用することにより、スタンダードセル２００内の配線領域がＰチャネル型トランジスタ領域よりも小さいＮチャネル型トランジスタ領域において、第１の金属配線層の配線領域を広げることが可能となり、ソース領域におけるＣＡ配置の自由度が、より一層に向上する。従って、スタンダードセルの高速化に対する設計自由度がより一層に向上する。
また、本スタンダードセル２００をインバータに適用することにより、このインバータを用いて、長距離の金属配線を駆動する際に、より高速な信号伝播を実現できるようになる。従って、大規模なブロック間の信号のやり取りを高速化することが可能となり、デジタルテレビに代表されるような、一度に多量のデータを処理するプロセッサに対して、特に高い高速化の効果を発揮することが可能となる。
（第２の実施形態）
図４は、本発明の第２の実施形態のスタンダードセルを示す。図５は、前記図４記載のスタンダードセルを用いた半導体集積回路のレイアウト構造を示す。以下、図４及び図５について、詳細に説明する。
先ず、図４について説明する。同図において、スタンダードセル４００は、Ｐ型拡散領域４０１及びＮ型拡散領域４０２を備える。ゲート配線４０４〜４０９は、スタンダードセル４００の上下辺と垂直な方向に配線幅Ｌで配線されおり、且つ、Ｐチャネル型トランジスタＰ４０４〜Ｐ４０９及びＮチャネル型トランジスタＮ４０４〜Ｎ４０９のゲート配線間の配線ピッチは、第１の配線ピッチＳ０と第２の配線ピッチＳ１とを繰り返すように交互に配線されている。即ち、ゲート配線４０５とゲート配線４０６との間の配線ピッチは第１の配線ピッチＳ０であり、ゲート配線４０６とゲート配線４０７との間の配線ピッチは、第２の配線ピッチＳ１である。以下、隣接する２個のトランジスタのゲート配線間の配線ピッチは、第１の配線ピッチＳ０と第２の配線ピッチＳ１とを交互に繰り返す。ここで、ゲート配線間の第１の配線ピッチＳ０は、第２の配線ピッチＳ１よりも大きい（Ｓ０＞Ｓ１）。
ゲート配線４０４〜４０９は、Ｐ型拡散領域４０１と重複する領域において、Ｐチャネル型トランジスタＰ４０４〜Ｐ４０９のゲート電極を構成し、Ｎ型拡散領域４０２と重複する領域において、Ｎチャネル型トランジスタＮ４０４〜Ｎ４０９のゲート電極を構成している。
ソース拡散領域（第１のソース拡散領域）４２３は、ゲート配線ピッチが第１の配線ピッチＳ０の区間に位置するＰ型拡散領域４０１である。即ち、ゲート配線４０４の左側に位置する領域と、ゲート配線４０５とゲート配線４０６とに挟み込まれた領域と、ゲート配線４０７とゲート配線４０８とに挟み込まれた領域と、ゲート配線４０９の右側に位置する領域の、計４つの領域に位置するＰ型拡散領域４０１である。そして、更に、ソース拡散領域４２３は、各々、Ｐチャネル型トランジスタＰ４０４〜Ｐ４０９のソース端子に接続されている。
ドレイン拡散領域４２４は、ゲート配線ピッチがＳ１である１組のゲート配線に挟み込まれた領域に位置するＰ型拡散領域４０２である。即ち、ゲート配線４０４とゲート配線４０５との間に挟みこまれた領域と、ゲート配線４０６とゲート配線４０７とに挟み込まれた領域と、ゲート配線４０８とゲート配線４０９とに挟み込まれた領域の、計３つの領域に位置するＰ型拡散領域４０１である。そして、更に、ドレイン拡散領域４２４は、各々、Ｐチャネル型トランジスタＰ４０４〜Ｐ４０９のドレイン端子に接続されている。
ポリシリコン配線４１２は、ゲート配線４０４〜４０９を互いに接続するように、スタンダードセル４００の上下辺に平行に配線されており、且つ、Ｐチャネル型トランジスタＰ４０４〜Ｐ４０９のゲート電極を互いに接続している。
電源配線４２０及び４２１は、各々、スタンダードセル４００内のトランジスタのソース端子に、電源電圧ＶＤＤ及び接地電圧ＶＳＳを与えるために、各々、スタンダードセル４００の上辺及び下辺に沿って、平行に第１の金属配線層で配線されている。
電源配線４２２は、前記電源配線４２０と接続されており、電源配線４２０と垂直な方向に第１の金属配線層で配線されており、且つ、ソース拡散領域４２３に進入するように各々配線されている。
ＣＡビア４２５は、ソース拡散領域４２３内に、各々、縦２列及び横２列の計４つずつ配置されており、ソース拡散領域４２３と、ソース拡散領域４２３上に配線されている電源配線４２２とを各々接続している。
ドレイン配線４３０は、第１の金属配線層で配線されており、ドレイン拡散領域４２４の上を通過するように配線されており、ＣＡビア４３１は、ドレイン拡散領域４２４内に、各々、縦２列及び横一列の計２つずつ配置されており、ドレイン拡散領域４２４とドレイン配線４３０とを接続している。
尚、図４中には記載されていないが、ドレイン配線４３０は、スタンダードセル４００の出力端子が接続されており、ポリシリコン配線４１２には、入力端子が接続されている。
この構成の結果、Ｐチャネル型トランジスタＰ４０４〜Ｐ４０９は、ソース端子が何れも電源配線４２０に接続され、ドレイン端子が何れも共通にドレイン配線４３０を介して出力端子に接続され、ゲート端子は何れも共通にポリシリコン配線４１２を介して入力端子に接続されており、論理的には、インバータのＰチャネル型トランジスタに相当する回路構造を備える。
また、Ｎチャネル型トランジスタＮ４０４〜Ｎ４０９のソース端子、ドレイン端子、ゲート端子の接続関係については、Ｐチャネル型トランジスタＰ４０４〜Ｐ４０９の構造と同様の接続関係があるが、ここでは簡略化のため説明を省略する。この結果、Ｎチャネル型トランジスタＮ４０４〜Ｎ４０９は、ソース端子が何れも電源配線４２１に接続され、ドレイン端子が何れも共通にドレイン配線４３０を介して出力端子に接続され、ゲート端子が何れも共通にポリシリコン配線４１２に接続されており、論理的にはインバータのＮチャネル型トランジスタに相当する回路構造を備えている。従って、スタンダードセル４００は、インバータの論理を備える。
以上のような構成を備えることにより、以下のような効果が生じる。先ず、ゲート配線ピッチについて説明する。
先ず、Ｎチャネル型トランジスタＮ４０５のゲート電極を構成するゲート配線４０５について考える。ゲート配線４０５は、ゲート配線４０４とゲート配線ピッチＳ１で隣接している。また、ゲート配線４０５は、ゲート配線４０６とゲート配線ピッチＳ０で隣接している。従って、ゲート配線４０５は２つのゲート配線と隣接しており、そのうち、片方のゲート配線との間のゲート配線ピッチは第１の配線ピッチＳ０であり、もう片方のゲート配線との間のゲート配線ピッチは、第２の配線ピッチＳ１である。
次に、Ｎチャネル型トランジスタＮ４０６のゲート電極を構成するゲート配線４０６について考える。ゲート配線４０６は、ゲート配線４０７と第２のゲート配線ピッチＳ１で隣接している。また、ゲート配線４０６は、ゲート配線４０５と第１のゲート配線ピッチＳ０で隣接している。従って、ゲート配線４０６は、２つのゲート配線と隣接しており、そのうち、片方のゲート配線との間のゲート配線ピッチは第１のゲート配線ピッチＳ０であり、もう片方のゲート配線との間のゲート配線ピッチは、第２のゲート配線ピッチＳ１である。
以上のように、ゲート配線４０６とゲート配線４０５とは、何れも、隣接する配線とのゲート配線ピッチは第１のゲート配線ピッチＳ０及びＳ１であることが判る。その結果、回折による散乱光の影響による、シリコン基板上に転写した際に生じるゲート配線幅の誤差は、ゲート配線４０５と、ゲート配線４０６とで、同一である。
このことから、Ｐチャネル型トランジスタＰ４０５のゲート長とＰチャネル型トランジスタＰ４０６のゲート長とは、同一の誤差を持ち、よって、互いにゲート長がばらつくことはない。
この２つのゲート配線４０５、４０６を構成するゲート配線ピッチの組み合わせが、スタンダードセル４００の上下辺と平行な方向に幾度も繰り返されるように、ゲート配線が、スタンダードセル４００の内部に配線されているので、スタンダードセル４２０に備えられたＰチャネル型トランジスタのゲート長は、回折による散乱光の影響でばらつくことはない。
次に、この構成によるインバータの高速化について説明する。先ず、前記第２の従来例では、図１０で説明した通り、ゲート配線ピッチが一定であったため、ソース拡散領域１０１〜１０３と同じ大きさのドレイン拡散領域１０４〜１０５を配置していた。
一方、本実施形態の図４では、スタンダードセル４００のゲート配線ピッチが第１及び第２の配線ピッチＳ０、Ｓ１の２種類がある。そのうち、ゲート配線ピッチが第１の配線ピッチＳ０になるような領域はインバータを構成するＰチャネル型トランジスタのソース拡散領域４２５が配置され、ゲート配線ピッチが第２の配線ピッチＳ１になるような領域はインバータを構成するＰチャネル型トランジスタのドレイン拡散領域４２４が配置されている。このとき、第２のゲート配線ピッチＳ１は第１の配線ピッチＳ０より小さいので、ドレイン拡散領域４２４はソース拡散領域４２５よりも小さくできる。よって、本発明の構造を備えたインバータのドレインの拡散容量は、第２の従来例よりも小さくできる。従って、より高速動作するインバータを設計することが可能となる。
尚、図５では、インバータで説明したが、２つのインバータを直列に接続したバッファであっても、同様の効果を発揮する。
以上のように、複数のＣＡビアを横方向に並べることができるような、広い拡散領域と、それより狭い拡散領域との、２種類の拡散領域を備えたスタンダードセルを、ゲート長ばらつきを招くことなく提供できるようになるので、ソース拡散領域に上述の広い拡散領域を使用し、ドレイン拡散領域に、上述の狭い拡散領域を使用すると、ドレイン拡散領域の接合容量を増加させること無く、ソース拡散領域に複数のＣＡビアを置けるようになり、その結果、トランジスタの動作速度を、前記第２の従来例よりも高速にすることができるようになる。よって、高速化を目的としたゲート配線ピッチの変更の効果が向上し、半導体集積回路の動作速度を向上させる高速設計の自由度が向上する。以上が図４についての説明である。
次に、図５について説明する。半導体集積回路５００は、第１及び第２の回路ブロック５０１、５０３と、リピータブロック５０２とを備える。
第１の回路ブロック５０１は、第１のゲート配線ピッチＳ０と第２のゲート配線ピッチＳ１とが交互に繰り返されるようにトランジスタが配置された第１のスタンダードセル列を有する出力回路部５０５と、ゲート配線間の配線ピッチが所定配線ピッチＳになるように一定間隔で配置されたトランジスタが並ぶ第２のスタンダードセル列を複数備えた論理回路部５０４とを備える。フリップフロップ５０７は、論理回路部５０４内に配置されており、論理回路部５０４の演算結果を受け取り、インバータ５０８へと信号を出力するように配線されている。また、インバータ５０８は、図４記載のインバータと同一の構造を備えたインバータであって、出力回路部５０５に配置されており、フリップフロップ５０７から出力された信号を受け取り、後述するリピータブロック５０２内のインバータ５０９へと信号を出力するように配線されている。
リピータブロック５０２において、インバータ（インバータ機能を有するドライバセルである第１のスタンダードセル）５０９は、図４記載のインバータと同一の構造を備えたインバータであって、リピータブロック５０２内に配置されており、前記第１の回路ブロック５０１内のインバータ５０８から出力された信号を受け取り、リピータブロック５０２の出力回路として、第２の回路ブロック５０３内のフリップフロップ５１０へと信号を出力するように配線されている。
第２の回路ブロック５０３において、フリップフロップ５１０は、回路ブロック５０３内に配置されており、インバータ５０９から出力された信号を受け取るように配線されている。
以上のような構成を備えることにより、以下のような効果が生じる。先ず、回折による、光の散乱と、スタンダードセル列内に配置されたゲート配線のピッチとの関係について以下に述べる。
露光時に、あるゲート配線で生じる回折による光の散乱は、左右に隣り合うゲート配線との配線ピッチによって変化するのは、既に述べた通りである。しかし、厳密に言えば、光の散乱の原因となるのは、左右に隣り合うゲート配線のみに限定されない。
光の回折は、複数のスリットを備えた回折格子を通過するときに、各スリットを通過してきた光の波が互いに干渉し合うことであり、光が散乱する現象である。しかし、この干渉の要因となるのは、隣接するスリットを通ってきた光の波だけではない。それより遠い場所にあるスリットを通ってきた光の波も、微弱ながら影響を与える。
このことから、あるゲート配線で生じる光の散乱は、厳密には、隣接するゲート配線との配線ピッチに限定されない。光の散乱は、そのゲート配線が存在するスタンダードセル列に配置される全てのゲート配線の配置の影響を受ける。
例えば、仮に、スタンダードセル列に並ぶ複数のゲート配線の配線ピッチが一定であれば、ゲート長ばらつきもまた個別のトランジスタで一定になり、従ってばらつきは生じない。
しかし、スタンダードセルの中だけでゲート配線ピッチが一定であっても、スタンダードセル列全体でばらばらであれば、そのスタンダードセル内のトランジスタのゲート長は、スタンダードセル外のゲート配線ピッチの影響を受けて、ゲート長ばらつきを生じてしまう。
以上のように、ゲート配線ピッチは、単一のスタンダードセルの内部だけで統一するよりも、同一のスタンダードセル列全体で統一した方が、よりゲート長のばらつきを抑制できる。
従って、図４記載のスタンダードセル４００のように、複数のゲート配線ピッチが交互に繰り返されるようにトランジスタが配置されたスタンダードセルを使用する場合は、第１のゲート配線ピッチＳ０のスタンダードセルと同一の列で混在し並べて使用するよりも、混在せずに、同じゲート配線ピッチＳを備えたスタンダードセルだけで１つの列を成すように、スタンダードセル列を分けた方が、ゲート長ばらつきの抑制効果がより高くなる。
しかも、図４記載のスタンダードセルのゲート配線ピッチの構造は、ソース端子に適した広い拡散領域と、ドレイン端子に適した狭い拡散領域とが、交互に配置される構造になっているために、トランジスタの縦積みのある２入力以上の回路を配置しようとすると、広い拡散領域がドレイン端子にあてがわれたり、狭い拡散領域がソース領域としてあてがわれたりし、その結果、トランジスタの速度が低下してしまう。そのため、図４記載のゲート配線ピッチの構造を備えたスタンダードセル列は、インバータ又はバッファといった１入力の論理セルが配置される構造が望ましい。
図５に記載の半導体集積回路５００では、出力回路部５０５及び２つの回路ブロック５０１、５０３を中継するリピータブロック５０２に、図４記載のゲート配線ピッチの構造を備えたスタンダードセル列を適用している。出力回路部５０５もリピータブロック５０２も、一般的には長距離の配線を駆動することを目的としたブロックであり、高速なインバータ又はバッファを用いるのが一般的であり、しかも、回路ブロック間の信号のやり取りされる際には、１０〜１００本といった本数の信号が行き来するため、同一の機能を備えたインバータやバッファを、信号の数だけ並列に並べる必要がある。
このため、同一のスタンダードセル列に、図４記載のインバータを並べた構造を、リピータブロック５０２又は出力回路部５０５に適用することにより、高速且つゲート長ばらつきの極めて小さいトランジスタで構成されたリピータブロック又は出力回路部を提供することが可能となる。
当然のことながら、図５記載のフリップフロップ５０７、５１０及びインバータ５０８、５０９は、各々複数あっても良い。
（第３の実施形態）
図６は、本発明の第３の実施形態のスタンダードセルを示す。図７は、図６記載のスタンダードセルを用いた半導体集積回路を示す。
先ず、図６について説明する。同図において、スタンダードセル６００は、図１２記載のＯＲ論理を備えたスタンダードセルであり、左右辺の長さ６１０は、スタンダードセル列の幅の２倍に等しいダブルハイトセルである。前記ダブルハイトセル６００は、２つのスタンダードセル６０１、６０２を、縦方向に、上下の辺を接して連結した構造を備える。
前記スタンダードセル６０１は、ゲート配線ピッチが一定で１種類の第１の配線ピッチＳになるようにトランジスタが配置されたスタンダードセルであり、図１２のＮＯＲ回路２０１０に相当する。
一方、スタンダードセル６０２は、ゲート配線ピッチが、第２の配線ピッチＳ１と第３の配線ピッチＳ０とを繰り返すようにトランジスタ（第１のトランジスタ）が配置されたスタンダードセルであってインバータであって、図１２のインバータ回路２０２０に相当する。
信号配線６０３は、スタンダードセル６０１から出力された信号が、スタンダードセル６０２に入力されるように配線されている。
尚、図６において、スタンダードセル６００、６０１、６０２の入力端子及び出力端子については、何れも簡略化のため説明を省いている。以上が図６についての説明である。
次に、図７について説明する。同図において、半導体集積回路７００は、複数のスタンダードセル列を、上下の辺を接するように並べた構造を備えている。スタンダードセル列は、第１のスタンダードセル列７０１と、第２のスタンダードセル列７０２とから構成されている。
前記第１のスタンダードセル列７０１には、ゲート配線ピッチが一種類の第１の配線ピッチＳになるように配置されたトランジスタが、スタンダードセル列の延設方向に並べられている。
前記第２のスタンダードセル列７０２には、ゲート配線ピッチが、第２の配線ピッチＳ１と第３の配線ピッチＳ０とを交互に繰り返すように配置されたトランジスタがスタンダードセル列の延設方向に並べられている。
ダブルハイトセル７０３は、図６記載のスタンダードセル６００である。スタンダードセル６００に含まれているインバータ、即ちスタンダードセル６０２が第２のスタンダードセル列７０２に配置され、且つ、スタンダードセル６００に含まれているＮＯＲ回路、即ち、スタンダードセル６０１が、第１のスタンダードセル列７０１に配置されるように、配置されている。
尚、第１のスタンダードセル列７０１には、複数のスタンダードセルが配置されているが、簡略化のため説明を略している。
また、第２のスタンダードセル列７０２と、この第２のスタンダードセル列７０２に隣接した第１のスタンダードセル列７０１との２つのスタンダードセル列に跨るように配置されるスタンダードセルは、ダブルハイトセル７０３以外にも多数あるが、簡略化のため、説明を省略している。更に、スタンダードセル間の信号配線、及び電源配線については、簡略化のため説明を略している。以上が、図７についての説明である。
以上のような構成を備えることにより、以下のような効果が生じる。半導体集積回路７００は、２種類のスタンダードセル列７０１、７０２を備える。先ず、第２のスタンダードセル列７０２について述べる。
第２のスタンダードセル列７０２に配置されたトランジスタのゲート配線ピッチは、第２及び第３の配線ピッチＳ１、Ｓ０を繰り返すように配置されている。従って、図４の説明でも述べたように、ソース端子に適した広い拡散領域と、ドレイン端子に適した狭い拡散領域とが、交互に配置される構造になっているため、トランジスタの縦積みのある、２入力以上の回路を配置しようとすると、広い拡散領域がドレイン端子にあてがわれたり、狭い拡散領域がソース領域としてあてがわれたりして、トランジスタの速度が低下してしまう。このため、スタンダードセル列７０２には、インバータ又はバッファといった１入力の論理セルが配置されることが望ましい。従って、第２のスタンダードセル列７０２は、インバータの高速化に優れる反面、汎用的な回路に対しては高速化に不向きなゲート配線ピッチを備えたトランジスタを配置するためのスタンダードセル列であるといえる。
次に、第１のスタンダードセル列７０１について延べる。第１のスタンダードセル列７０１に配置されたトランジスタのゲート配線ピッチは、場所によらず一定値Ｓである。従って、スタンダードセル列７０１の各トランジスタのソース拡散領域及びドレイン拡散領域の接合容量は何れも一定である。
第２のスタンダードセル列７０２は、前記第１のスタンダードセル列７０１と比べて、インバータやバッファの高速化には不向きである。何故なら、スタンダードセル列７０２の場合、ソース拡散領域のＣＡビア数を増やそうとゲート配線ピッチを広げると、ドレイン拡散容量が増えてしまうからである。
一方、第２のスタンダードセル列７０２は、第１のスタンダードセル列７０１と比べて、インバータやバッファ以外の汎用回路に対して設計自由度が高い。何故なら、スタンダードセル列７０２の場合、どのトランジスタを選択しても、ドレイン拡散容量が一定であるのに対し、スタンダードセル列７０１の場合は、選択したトランジスタの配置場所によって、ドレイン端子の接合容量が大きい場合と小さい場合があるため、同一のトランジスタであっても、場所によっては動作速度が低下してしまうからである。
例えば、図１２のＯＲ回路のような、インバータと多入力の論理ゲートを直列に接続した多段セルでは、論理ゲートに使用されるトランジスタの電流駆動能力は、スタンダードセル内部の負荷を駆動すれば良いので、それほど大きくなくて良く、その代わり、多入力な回路構造を構成するために、トランジスタの配置の自由度は高いほうが望ましい。従って、多入力の論理ゲートを構成するトランジスタを配置するスタンダードセルは、スタンダードセル列７０１に配置された方が、縦積み構造に対する自由度が高く、望ましい。
以上のように、第１のスタンダードセル列７０１は、インバータは高速化できない一方で、汎用的な回路に対して設計自由度が高く、複合ゲートの、インバータ以外の、複雑な論理ゲートを構築するのに適しているといえる。
スタンダードセル６００は、これらのスタンダードセル列７０１、７０２を備えたダブルハイトセルであるので、多段セルを設計する際に、インバータとそれ以外の論理とを、各々のスタンダードセル列に対応して配置するように使い分けることにより、単一のゲート配線ピッチしか使用できなかった第３の従来例よりも高速なスタンダードセルを設計することができるようになる。
以上のように、上述の構成を用いることにより、ダブルハイトセル６００の内部に、インバータの高速化に優れる反面、汎用的な回路に対しては高速化に不向きなゲート配線ピッチを備えたトランジスタと、そのゲート配線ピッチと比較すると、インバータは高速化できない一方で、汎用的な回路に対しては設計自由度が高い別のゲート配線ピッチを備えたトランジスタとの、２種類を作ることができるようになるので、出力端子をインバータで駆動する回路構造を備えた多段セルについて、インバータと、それ以外の回路とで、上述の２種類のトランジスタを使い分けることにより、第３の従来例よりも、半導体集積回路の動作速度を向上させる高速設計の自由度が向上する。
以上説明したように、本発明に係る半導体集積回路のレイアウト構造では、トランジスタのソース端子と電源配線とを接続するビアの配置自由度を改善できるので、トランジスタの電流駆動能力を向上させて、トランジスタの動作速度を向上させる効果を有し、半導体集積回路の動作周波数の改善技術として有用である。
本発明の第１の実施形態のスタンダードセルを示す図である。 同実施形態の変形例のスタンダードセルを示す図である。 同スタンダードセルのレイアウト構成を示す図である。 本発明の第２の実施形態のスタンダードセルを示す図である。 同スタンダードセルを用いた半導体集積回路の一例を示す図である。 本発明の第３の実施形態のスタンダードセルを示す図である。 同スタンダードセルを用いた半導体集積回路の一例を示す図である。 特許文献１の図１記載のスタンダードセルを示す図である。 同スタンダードセルの回路構成を示す図である。 従来のインバータ論理を備えたスタンダードセルを示す図である。 従来のＯＲ論理を備えた多段セルであるスタンダードセルを示す図である。 同スタンダードセルのレイアウト構成を示す図である。
１ インバータ
２００ スタンダードセル
２０１ Ｐ型拡散領域
２０２ Ｎ型拡散領域
２０４、２０５、２０６ ゲート配線
Ｐ２０５、Ｐ２０６ Ｐチャネル型トランジスタ（第１及び第２のトランジスタ）
Ｎ２０４、Ｎ２０５、Ｎ２０６ Ｎチャネル型トランジスタ
２１１、２１２、２１３ 電源配線
２２０、２２１ ＣＡビア
２２２ ドレイン配線
２２３、２３１ ＣＡビア
２２４ ドレイン間配線（ジャンパー線）
２３２ ドレイン配線
２３３ Ｖ１ビア
３０１ ソース拡散領域（共有ソース拡散領域）
３０２ ドレイン拡散領域
３０３ ドレイン拡散領域
３４０ ＯＤ配線
４００ スタンダードセル
４０１ Ｐ型拡散領域
４０２ Ｎ型拡散領域
４０４〜４０９ ゲート配線
Ｐ４０４〜Ｐ４０９ Ｐチャネル型トランジスタ
Ｎ４０４〜Ｎ４０９ Ｎチャネル型トランジスタ
４１２ ポリシリコン配線
４２０、４２１、４２２ 電源配線
４２３ ソース拡散領域（第１のソース拡散領域）
４２４ ドレイン拡散領域
４２５ ＣＡビア
４３０ ドレイン配線
４３１ ＣＡビア
５００ 半導体集積回路
５０１ 第１の回路ブロック
５０２ リピータブロック
５０３ 第２の回路ブロック
５０４ 論理回路部
５０５ 出力回路部
５０７ フリップフロップ
５０８ インバータ
５０９ インバータ（ドライバセル、出力回路）
５１０ フリップフロップ
６００ ＯＲ論理のスタンダードセル
６０１ ＮＯＲ論理のスタンダードセル
６０２ インバータ論理のスタンダードセル
６０３ 信号配線
６１０ スタンダードセルの左右辺の長さ
７００ 半導体集積回路
７０１ 第１のスタンダードセル列
７０２ 第２のスタンダードセル列
７０３ ダブルハイトセル
２０００ ＯＲ回路
２０１０ ＮＯＲ回路
２０２０ インバータ回路

Claims (12)

  1. スタンダードセルを用いた半導体集積回路のレイアウト構造であって、
    前記スタンダードセルは、
    シリコン基板と、前記シリコン基板上に構成されると共にドレイン拡散領域、ソース拡散領域及びゲート配線を備えるトランジスタと、前記シリコン基板を覆うように前記シリコン基板の上に金属で構成された第１配線層及び前記第１配線層を覆うように前記第１配線層の上方に位置する金属で構成された第２配線層と、前記ドレイン拡散領域又はソース拡散領域と前記第１配線層とを接続するＣＡビアから少なくとも構成され、
    更に、前記スタンダードセルは、
    前記トランジスタを複数備えると共に、前記第１配線層に配置された電源配線と、ジャンパー配線とを備えており、
    前記複数のトランジスタは、それ等のゲート配線間の配線ピッチが一定になるように前記スタンダードセル内に配置されており、
    前記複数のトランジスタは、第１及び第２のトランジスタを備え、
    前記第１のトランジスタと前記第２のトランジスタは、各々のソース拡散領域を共有するように隣接して配置され、
    前記共有するソース拡散領域には、複数の第１のＣＡビアが配置されており、
    前記複数の第１のＣＡビアは、各々前記電源配線と接続されており、
    前記ジャンパー配線は、前記第２配線層に配線されており、
    前記第１のトランジスタのドレイン拡散領域と前記第２のトランジスタのドレイン拡散領域とは、前記ジャンパー線のみで接続されている
    ことを特徴とする半導体集積回路のレイアウト構造。
  2. 前記請求項１記載の半導体集積回路のレイアウト構造において、
    前記スタンダードセルは、インバータである
    ことを特徴とする半導体集積回路のレイアウト構造。
  3. 前記請求項２記載の半導体集積回路のレイアウト構造において、
    前記スタンダードセルに備える複数のトランジスタは、複数のＮチャネル型トランジスタである
    ことを特徴とする半導体集積回路のレイアウト構造。
  4. 電源配線、複数のトランジスタ、及び前記複数のトランジスタのドレイン拡散領域又はソース拡散領域と金属配線層とを接続するための複数のＣＡビアを有するスタンダードセルを用い、このスタンダードセルを複数個配置して第１のスタンダードセル列を構成した半導体集積回路のレイアウト構造において、
    前記複数のトランジスタは、前記スタンダードセルの上下の辺と平行な方向に並べられており、且つ、前記複数のトランジスタのゲート配線は、前記スタンダードセルの上下の辺と垂直な方向に各々配線されており、且つ、前記複数のゲート配線間の配線ピッチが、第１の配線ピッチと第２の配線ピッチとが交互に繰り返すように設定されており、
    更に、前記第１の配線ピッチは、前記第２の配線ピッチよりも狭く、
    前記第２の配線ピッチになるように配線された１組のゲート配線の間に挟まれて存在する少なくとも１つの拡散領域である第１のソース拡散領域は、前記電源配線と複数のＣＡビアを介して接続されており、
    前記複数のＣＡビアのうち、少なくとも２個の１組は、前記スタンダードセルの上下辺と平行な方向に並べて配置されている
    ことを特徴とする半導体集積回路のレイアウト構造。
  5. 前記請求項４記載の半導体集積回路のレイアウト構造において、
    前記スタンダードセルは、インバータ又はバッファの機能を備えたドライバセルであり、
    前記ドライバセルを構成するトランジスタのソース端子に相当する拡散領域は、前記第１のソース拡散領域である
    ことを特徴とする半導体集積回路のレイアウト構造。
  6. 前記請求項５記載の半導体集積回路のレイアウト構造において、
    更に、単一のゲート配線ピッチで並べられた複数のトランジスタを有する複数のスタンダードセルを複数個配置した第２のスタンダードセル列を備えた
    ことを特徴とする半導体集積回路のレイアウト構造。
  7. 前記請求項６記載の半導体集積回路のレイアウト構造において、
    更に、第１及び第２の回路ブロックと、少なくとも１つのリピータブロックとを備え、
    前記リピータブロックは、インバータ又はバッファの機能を有する第１のスタンダードセルが配置されている前記第１のスタンダードセル列を、少なくとも１列備え、
    前記第１の回路ブロックから出力された信号が、前記第１のスタンダードセルに入力されるように配線されており、
    前記第１のスタンダードセルから出力された信号が、前記第２の回路ブロックに入力されるように配線されている
    ことを特徴とする半導体集積回路のレイアウト構造。
  8. 前記請求項７記載の半導体集積回路のレイアウト構造において、
    前記第１の回路ブロックは、インバータ又はバッファの機能を備えた前記第１のスタンダードセルが配置されている前記第１のスタンダードセル列を少なくとも１列備え、
    前記第１の回路ブロックから出力される信号は、前記第１のスタンダードセルから出力された信号であり、且つ、前記第２の回路ブロックへと伝達される
    ことを特徴とする半導体集積回路のレイアウト構造。
  9. 拡散領域及びゲート配線を有する複数のトランジスタと、前記複数のトランジスタのドレイン拡散領域又はソース拡散領域と金属配線層を接続するための複数のＣＡビアとを有するスタンダードセルを用い、このスタンダードセルをこのスタンダードセルの上下辺と平行な方向に複数個並べてスタンダードセル列を構成し、このスタンダードセル列を複数列備えた半導体集積回路のレイアウト構造であって、
    前記複数のトランジスタのゲート配線間の配線ピッチが第１の配線ピッチＳになるように前記複数のトランジスタが一定間隔で配置されている第１のスタンダードセル列と、
    前記第１のスタンダードセル列と上下辺を接するように隣接して配置され、前記複数のトランジスタのゲート配線間の配線ピッチとして、第２の配線ピッチＳ１と、前記第２の配線ピッチよりも大きな第３の配線ピッチＳ０とが、交互に繰り返されるように前記複数のトランジスタが配置されている第２のスタンダードセル列と、
    前記第１及び第２のスタンダードセル列に跨って配置された少なくとも１つのダブルハイトセルとを備えた
    ことを特徴とする半導体集積回路のレイアウト構造。
  10. 前記請求項９記載の半導体集積回路のレイアウト構造において、
    前記第３の配線ピッチＳ０の大きさは、前記第１の配線ピッチＳよりも大きく、
    前記第３の配線ピッチＳ０で隣接して配置された２つのゲート配線間の拡散領域上に前記スタンダードセルの上下辺と平行な方向に並べて互いに接触することなく配置可能なＣＡビアの最大数は、前記第１の配線ピッチＳで隣接して配置された２つのゲート配線の間の拡散領域上に前記スタンダードセルの上下辺と平行な方向に並べて互いに接触することなく配置可能なＣＡビアの最大数よりも大きい
    ことを特徴とする半導体集積回路のレイアウト構造。
  11. 請求項９又は１０記載の半導体集積回路のレイアウト構造において、
    前記ダブルハイトセルは、複数の第１のトランジスタを備えており、
    前記複数の第１のトランジスタは、
    前記ダブルハイトセルが半導体集積回路内に配置されたとき、前記第２のスタンダードセル列に配置され、且つ、複数のゲート配線間の配線ピッチとして、前記第２の配線ピッチＳ１と前記第３の配線ピッチＳ０とが交互に繰り返されるように並べて配置されており、更に、半導体集積回路内の別の前記スタンダードセルへと伝播する信号を出力するための出力回路を構成している
    ことを特徴とする半導体集積回路のレイアウト構造。
  12. 前記請求項１１記載の半導体集積回路のレイアウト構造において、
    前記出力回路は、インバータである
    ことを特徴とする半導体集積回路のレイアウト構造。
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