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WO2025169463A1 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
WO2025169463A1
WO2025169463A1 PCT/JP2024/004541 JP2024004541W WO2025169463A1 WO 2025169463 A1 WO2025169463 A1 WO 2025169463A1 JP 2024004541 W JP2024004541 W JP 2024004541W WO 2025169463 A1 WO2025169463 A1 WO 2025169463A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
power supply
layer
wiring
bsm1
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/004541
Other languages
English (en)
French (fr)
Inventor
ウェンゼン ワン
淳 岡本
紘宜 武野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Priority to PCT/JP2024/004541 priority Critical patent/WO2025169463A1/ja
Publication of WO2025169463A1 publication Critical patent/WO2025169463A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Definitions

  • the present invention relates to a semiconductor device.
  • BS-PDN Backside Power Delivery Network
  • BS-PDN Backside Power Delivery Network
  • a via is provided that connects directly from the back surface of a semiconductor substrate to the gate electrode of a transistor on the front surface of the semiconductor substrate.
  • a power switch circuit is provided to switch the supply of power to a circuit on and off.
  • the present invention was made in consideration of the above points, and aims to appropriately position a power switch circuit when there is a via that directly connects the back surface of a semiconductor substrate to a gate electrode on the front surface of the semiconductor substrate.
  • a semiconductor device in one aspect of the present invention, includes a substrate; a first semiconductor layer and a second semiconductor layer formed on a first surface of the substrate; a first nanosheet connecting the first semiconductor layer and the second semiconductor layer; a first gate electrode covering the first nanosheet; a first transistor having the first semiconductor layer, the second semiconductor layer, the first nanosheet, and the first gate electrode; a first power supply line electrically connecting to the first semiconductor layer formed on a second surface of the substrate opposite the first surface; a second power supply line electrically connecting to the second semiconductor layer; a first signal line arranged to overlap the first gate electrode in a planar view; and a first via formed in the substrate, connecting the first gate electrode and the first signal line, and arranged to overlap the first gate electrode and the first signal line in a planar view.
  • the disclosed technology allows for appropriate placement of a power switch circuit when there is a via that directly connects the back surface of the semiconductor substrate to the gate electrode on the front surface of the semiconductor substrate.
  • FIG. 8 is a cross-sectional view showing an example of a cross section taken along line Y1-Y1' in FIGS. 5 to 7.
  • FIG. 10 is a circuit diagram illustrating an example of a standard cell block according to a first modification of the first embodiment.
  • 12 is a plan view showing an example of a circuit layout on the top side in a region where the power switch circuit and the standard cell are formed in FIG. 11 .
  • FIG. 10 is a plan view showing an example of a circuit layout on the bottom side of a region where a power switch circuit and a standard cell are formed in a second modified example of the first embodiment.
  • FIG. 14 is a plan view showing an example of a top-side circuit layout formed on the bottom-side circuit of FIG. 13 in a second modified example of the first embodiment.
  • FIG. 11 is a plan view showing an example of a circuit layout on the bottom side of a region where a power switch circuit and a standard cell are formed in a third modified example of the first embodiment.
  • FIG. 11 is a plan view showing an example of a circuit layout on the top side of a region in which a power switch circuit and a standard cell are formed according to a third modification of the first embodiment.
  • FIG. 10 is a plan view showing an example of a circuit layout of a BSM1 layer and a BSM2 layer in a region where a power switch circuit and a standard cell are formed in a semiconductor device according to a second embodiment.
  • 18 is a plan view showing an example of a circuit layout on the bottom side in a region where the power switch circuit and the standard cells of FIG.
  • (First embodiment) 1 shows an example of the layout of a semiconductor device according to the first embodiment.
  • the semiconductor device 100 shown in FIG. 1 may be a SoC (System on Chip), a standalone FPGA (Field-Programmable Gate Array), or the like.
  • the semiconductor device 100 has multiple I/O cells IOC and IOCP and an internal circuit region INTR.
  • the I/O cell IOC is an interface circuit for signals SGNL, such as input signals, output signals, or input/output signals.
  • the I/O cell IOCP is an interface circuit for power supply potential or ground potential.
  • Each I/O cell IOC, IOCP is connected to an internal circuit region INTR.
  • the internal circuit region INTR has one or more standard cell blocks SCB in which standard cells are provided.
  • the internal circuit region INTR may also be equipped with logic circuits other than standard cells, or with memory.
  • the memory may be equipped within the standard cell block SCB.
  • FIG. 2 shows an example of the cross-sectional structure of the semiconductor device 100 of FIG. 1.
  • the semiconductor device 100 has a substrate SUB, a wiring layer WL1 formed on the front surface FS side of the substrate SUB, and a wiring layer WL2 formed on the back surface BS side of the substrate SUB.
  • the front surface FS of the substrate SUB is an example of a first surface
  • the back surface BS of the substrate SUB is an example of a second surface.
  • a CFET Complementary Field Effect Transistor
  • the CFET has a source S and a drain D formed in semiconductor layers on the bottom side (BTM), which is the side closer to the substrate SUB, and on the top side (TOP), which is the side farther from the substrate SUB.
  • BTM bottom side
  • TOP top side
  • wiring and semiconductor layers arranged on the bottom BTM side may be indicated by the symbol BTM
  • wiring and semiconductor layers arranged on the top TOP side may be indicated by the symbol TOP.
  • the wiring arranged on the bottom BTM side may also be referred to as bottom wiring BTMW, and the wiring arranged on the top TOP side may also be referred to as top wiring TOPW.
  • part of the CFET structure may be referred to as an NMOS transistor or a PMOS transistor depending on the conductivity type of its semiconductor layer.
  • the semiconductor layer may be referred to as the source/drain S/D, even if it does not function as a transistor.
  • part of the CFET structure may be referred to as an NMOS transistor or a PMOS transistor depending on the conductivity type of its semiconductor layer, even if it does not function as a transistor.
  • the CFET has a nanosheet NS that interconnects the source S and drain D on the bottom BTM side and a nanosheet NS that interconnects the source S and drain D on the top TOP side.
  • the CFET has a gate insulating film (not shown) formed on each nanosheet NS and a gate electrode GT common to the top TOP and bottom BTM sides.
  • the nanosheet NS that interconnects the source S and drain D on the bottom BTM side is an example of a first nanosheet.
  • the nanosheet NS that interconnects the source S and drain D on the top TOP side is an example of a second nanosheet.
  • the wiring layer WL1 may have a wiring layer FSM1 (FSM stands for Frontside Metal) above the top side region where the wiring W3 is formed.
  • the wiring layer WL1 may have multiple wiring layers FSM.
  • the wiring layer FSM is also referred to as an FSM layer.
  • the wiring layer WL2 has wiring layers BSM1 and BSM2 (BSM stands for Backside Metal).
  • the wiring layer WL2 may have one wiring layer BSM, or three or more wiring layers BSM.
  • wiring layers BSM1 and BSM2 have wiring W1 and W2, such as power lines, ground lines, or signal lines, formed thereon, respectively.
  • the wiring W1 and W2 may be connected to each other via vias VIA.
  • the power supply line or ground line of the wiring layer BSM1 is connected to one end of a via VIA such as a TSV formed in the substrate SUB, and the other end of the via VIA is directly connected to the source S or drain D of the CFET.
  • the signal line of the wiring layer BSM1 is connected to one end of a via VIA such as a TSV, and the other end of the via VIA is directly connected to the gate electrode GT (hereinafter also referred to as gate GT) of the CFET.
  • a via VIA such as a TSV that is directly connected to the gate GT is sometimes called a DGC (Direct Gate Contact).
  • Figure 3 shows an example of a circuit arranged in the standard cell block SCB of Figure 1.
  • the standard cell block SCB has a power switch circuit PSW and a standard cell SC.
  • the standard cell SC is connected to a virtual power line VVDD and a ground line VSS, and operates by receiving a virtual power potential VVDD from the virtual power line VVDD.
  • the standard cell SC has various logic circuits.
  • the power switch circuit PSW operates while connected to the power line TVDD and the ground line VSS.
  • the power switch circuit PSW has a control circuit CNTL and a switch transistor SWT.
  • the control circuit CNTL generates a control signal PSWsig that controls the switch transistor SWT in response to an input signal (not shown).
  • the power line TVDD is an example of a first power line
  • the virtual power line VVDD is an example of a second power line.
  • the switch transistor SWT has a PMOS transistor whose source is connected to the power supply line TVDD and whose drain is connected to the virtual power supply line VVDD, and operates by receiving the potential of the control signal PSWsig from the control circuit CNTL as its gate potential. While the switch transistor SWT is on, the power supply line TVDD and the virtual power supply line VVDD are electrically connected, and the power supply potential TVDD is supplied to the standard cell SC via the virtual power supply line VVDD. While the switch transistor SWT is off, the electrical connection between the power supply line TVDD and the virtual power supply line VVDD is cut off, and the virtual power supply line VVDD is set to a floating state.
  • Figure 5 shows an example of the circuit layout of the BSM1 layer and the BSM2 layer in the region where the power switch circuit PSW and standard cell SC of Figure 3 are formed.
  • the wiring in the BSM1 layer extends in the Y direction and is spaced apart in the X direction.
  • the wiring in the BSM2 layer extends in the X direction and is spaced apart in the Y direction.
  • the Y direction is an example of the first direction
  • the X direction is an example of the second direction.
  • Figure 6 shows an example of a circuit layout on the bottom BTM side formed on the surface of the substrate SUB in the region where the power switch circuit PSW and standard cell SC of Figure 5 are formed.
  • a PMOS transistor including a P-type semiconductor layer Pdiff is formed on the bottom BTM side.
  • the symbols S and D shown in the semiconductor layer Pdiff indicate the source and drain, respectively.
  • a semiconductor layer Pdiff without the symbols S or D indicates, for example, that it is set to an open state and does not function as a transistor.
  • the source S of the PMOS transistor is an example of either the first semiconductor layer or the second semiconductor layer
  • the drain D of the PMOS transistor is an example of the other of the second semiconductor layer or the first semiconductor layer.
  • the switch transistor SWT is formed by a gate GT and multiple PMOS transistors, each including a source S and a drain D adjacent to the gate GT in the Y direction.
  • the gate GT of the switch transistor SWT (PMOS transistor) is directly connected to one end of the via VIA (DGC), and the other end of the via VIA (DGC) is directly connected to the control signal line PSWsig of the BSM1 layer.
  • the switch transistor SWT is an example of a first transistor
  • the gate GT of the switch transistor SWT is an example of a first gate electrode.
  • the source S of the switch transistor SWT (PMOS transistor) is connected to the power supply line TVDD of the BSM1 layer via the bottom wiring BTMW and via VIA (BSM1-BTM). That is, the source S of the switch transistor SWT is connected to the power supply line TVDD of the BSM1 layer, which is arranged offset in the X direction from the switch transistor SWT in a plan view.
  • the sources S of the switch transistors SWT arranged side by side in the X direction may be connected to each other by the bottom wiring BTMW.
  • Via VIA (DGC) and via VIA (BSM1-BTM) are examples of first vias.
  • the drain D of the switch transistor SWT is connected to the virtual power line VVDD of the BSM1 layer via the bottom wiring BTMW and via VIA (BSM1-BTM). That is, the drain D of the switch transistor SWT is connected to the virtual power line VVDD of the BSM1 layer, which is arranged offset in the X direction from the switch transistor SWT in a plan view.
  • the drains D of the switch transistors SWT arranged side by side in the X direction may be connected to each other by the bottom wiring BTMW.
  • a PMOS transistor including a source S, drain D, and gate GT is formed in the standard cell SC region.
  • the source S of the PMOS transistor of the standard cell SC is connected to the virtual power line VVDD of the BSM1 layer via the bottom wiring BTMW and via VIA (BSM1-BTM).
  • the source S of the PMOS transistor of the standard cell SC may also be connected to the drain D of the PMOS transistor of the power switch circuit PSW via the bottom wiring BTMW.
  • the drain D of the PMOS transistor of the standard cell SC is connected to the TOP wiring TOPW ( Figure 7) via the bottom wiring BTMW and via VIA (BTM-TOP).
  • One end of the via VIA (DGC) is directly connected to the gate GT of the PMOS transistor of the standard cell SC, and the other end of the via VIA (DGC) is directly connected to the control signal line SCsig in the BSM1 layer.
  • FIG. 7 shows an example of a circuit layout on the TOP side formed on the circuit on the bottom BTM side of FIG. 6 in the region where the power switch circuit PSW and standard cell SC of FIG. 5 are formed.
  • An NMOS transistor including an N-type semiconductor layer Ndiff is formed on the top side.
  • the symbols S and D shown in the semiconductor layer Ndiff indicate the source and drain, respectively.
  • a semiconductor layer Ndiff without the symbols S or D is set to an open state, for example, and does not function as a transistor.
  • the semiconductor layer Ndiff of an NMOS transistor formed in the region of the power switch circuit PSW is in an open state and does not function as an NMOS transistor.
  • the source S of the NMOS transistor is an example of a third semiconductor layer or a fourth semiconductor layer
  • the drain D of the NMOS transistor is an example of a fourth semiconductor layer or a third semiconductor layer.
  • An NMOS transistor including a source S, drain D, and gate GT is formed in the standard cell SC region.
  • the source S of the NMOS transistor of the standard cell SC is connected to the ground line VSS of the BSM1 layer via the top wiring TOPW and a via VIA (BSM1-TOP).
  • the drain D of the NMOS transistor of the standard cell SC is connected to the bottom wiring BTMW ( Figure 6) via the top wiring TOPW and a via VIA (BTM-TOP).
  • the gate GT of the NMOS transistor of the standard cell SC is directly connected to the via VIA (DGC), as shown in Figure 6.
  • DGC via VIA
  • the PMOS transistor and NMOS transistor of the standard cell SC function as a CMOS inverter.
  • Figure 8 shows an example of a cross section taken along line X1-X1' in Figures 5 to 7.
  • One end of the via VIA (DGC) is directly connected to the gate GT of the corresponding transistor.
  • the other end of the via VIA (DGC) is directly connected to the control signal line PSWsig in the BSM1 layer.
  • the nanosheet NS is provided so as to penetrate the gate GT.
  • the gate GT is disposed on the substrate SUB via an insulating film.
  • the wiring in the BSM1 layer is disposed below the substrate SUB via an insulating film.
  • the control signal line PSWsig in the BSM1 layer is connected to the control signal line PSWsig in the BSM2 layer via the via VIA (BSM1-BSM2).
  • the wiring and vias, etc. of the BSM1 and BSM2 layers below the substrate SUB are integrally formed using a semiconductor manufacturing process on the underside of the substrate SUB on which the power switch circuit PSW, etc. is formed.
  • the wiring and vias, etc. of the BSM1 and BSM2 layers below the substrate SUB may be formed on a substrate separate from the substrate SUB on which the power switch circuit PSW and standard cell SC are formed.
  • the wiring layer including the wiring and vias, etc. of the BSM1 and BSM2 layers formed on the separate substrate is joined to the underside of the substrate SUB.
  • Figure 9 shows an example of a cross section taken along line X2-X2' in Figures 5 to 7.
  • the P-type semiconductor layer Pdiff formed on the bottom BTM side functions as the source S or drain D (drain D in the cross section of Figure 9) of the switch transistor SWT.
  • the drain D of the switch transistor SWT (PMOS transistor) is connected to the virtual power line VVDD in the BSM1 layer via the bottom wiring BTMW and via VIA.
  • the N-type semiconductor layer Ndiff formed on the top TOP side is set to an open state.
  • the P-type semiconductor layer Pdiff formed on the bottom BTM side functions as the source S or drain D (source S in the cross section of Figure 9) of the PMOS transistor.
  • the source S of the PMOS transistor in the standard cell SC is connected to the virtual power line VVDD in the BSM1 layer via the bottom wiring BTMW and via VIA.
  • the source S of the PMOS transistor in the standard cell SC may be connected to the drain D of the switch transistor SWT via the bottom wiring BTMW.
  • the N-type semiconductor layer Ndiff formed on the top TOP side functions as the source S or drain D (source S in the cross section of Figure 9) of the NMOS transistor.
  • the source S of the NMOS transistor in the standard cell SC is connected to the ground line VSS of the BSM1 layer via the top wiring TOPW and via VIA.
  • the ground line VSS of the BSM1 layer is connected to the top wiring TOPW via a via VIA (BSM1-TOP).
  • the ground line VSS of the BSM1 layer may also be connected to the top wiring TOPW via a via VIA (BSM1-BTM), bottom wiring BTM, and via VIA (BTM-TOP), not shown, instead of via VIA (BSM1-TOP).
  • FIG. 11 shows an example of a standard cell block SCB in a first modified example of the first embodiment. Detailed descriptions of elements similar to those in FIG. 3 will be omitted.
  • the power switch circuit PSW in FIG. 11 has an NMOS transistor NM in addition to the control circuit CNTL and switch transistor SWT of FIG. 3.
  • the gate of the NMOS transistor NM is connected to the control signal PSWsig, and the source S and drain D are connected to the ground line VSS.
  • the rest of the configuration of the standard cell block SCB is the same as that in FIG. 3.
  • the potential of the source S and drain D of an NMOS transistor can be stabilized. This makes it possible to suppress fluctuations in the characteristics of the NMOS transistor due to noise, for example. It also makes it possible to suppress charge/discharge currents (leak currents) in the source and drain regions. Note that the source S and drain D of an NMOS transistor may be set to an open state while connected to each other by wiring.
  • FIG. 12 shows an example of a circuit layout on the TOP side in the region where the power switch circuit PSW and standard cell SC of FIG. 11 are formed. Detailed explanations of elements similar to those in FIG. 7 will be omitted.
  • the layout shown in FIG. 12 is similar to FIG. 7 except that the semiconductor layer Ndiff of the NMOS transistor of the CFET that is not used as the switch transistor SWT is connected to the ground line VSS and fixed to the ground potential VSS.
  • the semiconductor layers Ndiff aligned in the X direction are electrically connected to one another by top wiring TOPW extending in the X direction.
  • One or more columns of semiconductor layers Ndiff aligned in the Y direction may be connected to wiring FSMW in the FSM layer via vias VIA (TOP-FSM). This allows the semiconductor layers Ndiff aligned in the Y direction to be electrically connected to one another.
  • the configuration in which the open-state semiconductor layer Ndiff is connected to the ground line VSS, and the configuration in which the open-state semiconductor layers Ndiff aligned in the Y direction are connected to each other via the wiring FSMW of the FSM layer, may be applied to other embodiments (including modified examples).
  • FIGS. 13 and 14 show an example of a circuit layout of the area in which the power switch circuit PSW and standard cell SC are formed in the second modified example of the first embodiment.
  • FIG. 13 shows the circuit layout on the bottom BTM side
  • FIG. 14 shows the circuit layout on the top TOP side. Detailed descriptions of elements similar to those in FIGS. 6 and 7 will be omitted.
  • the N-type semiconductor layer Ndiff of the CFET NMOS transistor is formed on the bottom BTM side, and the P-type semiconductor layer Pdiff of the CFET PMOS transistor is formed on the top TOP side. Therefore, the switch transistor SWT is formed on the top TOP side.
  • the semiconductor layer Ndiff is set to an open state, but as in Figure 12, it may be connected to the ground line VSS via the bottom wiring BTMW and via VIA.
  • the drain D of the NMOS transistor of the standard cell SC is connected to the drain D of the PMOS transistor of the standard cell SC on the top TOP side via the bottom wiring BTMW and via VIA (BTM-TOP).
  • the source S (Pdiff) of the switch transistor SWT (PMOS transistor) is connected to the power supply line TVDD of the BSM1 layer via the top wiring TOPW and via VIA (BSM1-TOP).
  • the drain D (Pdiff) of the switch transistor SWT is connected to the virtual power supply line VVDD of the BSM1 layer via the top wiring TOPW and via VIA (BSM1-TOP).
  • the source S of the PMOS transistor of the standard cell SC is connected to the virtual power line VVDD of the BSM1 layer via the top wiring TOPW and via VIA (BSM1-TOP).
  • BSM1-TOP VIA
  • FIGS. 15 and 16 show an example of a circuit layout of the area where the power switch circuit PSW and standard cells SC are formed in the third modified example of the first embodiment.
  • FIG. 15 shows the circuit layout on the bottom BTM side
  • FIG. 16 shows the circuit layout on the top TOP side. Detailed descriptions of elements similar to those in FIGS. 6 and 14 will be omitted.
  • the circuit layout of the area where the standard cells SC are formed is similar to that in FIGS. 6 and 7.
  • the switch transistor SWT (PMOS transistor) of the power switch circuit PSW is formed on both the bottom BTM side and the top TOP side. Therefore, the bottom wiring BTMW of the power switch circuit PSW in Figure 15 is connected to the top wiring TOPW of the power switch circuit PSW in Figure 15 via a via VIA (BTM-TOP).
  • the via VIA (DGC) by directly connecting the via VIA (DGC) from the back surface of the semiconductor substrate SUB to the gate GT of the switch transistor SWT, it is possible to prevent the wiring layer formed on the front surface FS side of the substrate SUB from being used as gate wiring. As a result, it is possible to prevent the wiring formed on the front surface FS side of the substrate SUB from becoming dense. Therefore, when there is a via VIA (DGC) that directly connects from the back surface of the semiconductor substrate SUB to the gate GT on the front surface of the semiconductor substrate SUB, it is possible to appropriately arrange the power switch circuit PSW.
  • DGC via VIA
  • the potential of the source S and drain D of the NMOS transistor of the switch transistor SWT can be stabilized. This makes it possible to suppress fluctuations in the characteristics of the NMOS transistor due to noise, for example. It also makes it possible to suppress charge/discharge currents (leak currents) in the source and drain regions.
  • Second Embodiment 17 shows an example of a circuit layout of the BSM1 layer and the BSM2 layer in the region where the power switch circuit PSW and the standard cells SC of the semiconductor device of the second embodiment are formed. Detailed description of the same elements as those in FIG. 5 will be omitted.
  • the power switch circuit PSW and the standard cells SC shown in FIG. 17 are mounted in the standard cell block SCB of the semiconductor device 100, similar to FIG. 1.
  • the cross-sectional structure of the semiconductor device 100 in which the power switch circuit PSW and the standard cells SC of FIG. 17 are mounted is similar to FIG. 2.
  • the circuit arranged in the standard cell block SCB is similar to FIG. 3.
  • the arrangement of the various power supply lines and control signal lines PSWsig formed in the BSM1 layer and the arrangement of the various power supply lines and control signal lines PSWsig formed in the BSM2 layer differ from Figure 5. Also, in Figure 17, the wiring in the BSM1 layer arranged below the row of switch transistors SWT extending in the Y direction is separated into a power supply line TVDD and a control signal line PSWsig.
  • FIG. 18 shows an example of a circuit layout on the bottom BTM side in the region where the power switch circuit PSW and standard cell SC of FIG. 17 are formed. Detailed explanations of elements similar to those in FIG. 6 will be omitted. Note that in the second embodiment, the circuit layout on the top TOP side is similar to that of the first embodiment (FIG. 7 or FIG. 12), and therefore will not be illustrated or explained.
  • the power supply line TVDD in the BSM1 layer is arranged below the source S of the switch transistor SWT and is connected to a via VIA (BSM1-BTM) that is directly connected to the source S of the switch transistor SWT.
  • the control signal line PSWsig in the BSM1 layer is arranged below the gate of the switch transistor SWT and is connected to a via VIA (DGC) that is directly connected to the gate GT of the switch transistor SWT.
  • the source S of the switch transistor SWT of the power switch circuit PSW can be connected to the power line TVDD in the BSM1 layer without going through the bottom wiring BTMW.
  • the power resistance to the source S of the switch transistor SWT can be reduced compared to when going through the bottom wiring BTMW.
  • the virtual power line VVDD of the BSM1 layer may be arranged below the drain D of the switch transistor SWT, and a power line TVDD may be arranged instead of the virtual power line VVDD in FIG. 18.
  • the virtual power line VVDD of the BSM1 layer can be connected to the drain D of the switch transistor SWT by a via VIA (BSM1-BTM) formed below the drain D.
  • Figure 19 shows an example of a cross section taken along line Y2-Y2' in Figures 17 and 18. Detailed explanations of elements similar to those in Figure 10 will be omitted.
  • the wiring on the BSM1 layer is separated into the power supply line TVDD and the control signal line PSWsig. This allows the via VIA (BSM1-BTM) connected to the power supply line TVDD on the BSM1 layer to be directly connected to the source S (Pdiff) of the switch transistor SWT. As a result, the resistance of the power supply line TVDD connected to the source S of the switch transistor SWT can be reduced.
  • the power switch circuit PSW can be appropriately positioned when there is a via VIA (DGC) that directly connects from the back surface of the semiconductor substrate SUB to the gate GT on the front surface of the semiconductor substrate SUB.
  • DGC via VIA
  • the wiring in the BSM1 layer is spaced apart in the Y direction and extends in the X direction.
  • the wiring in the BSM2 layer is spaced apart in the X direction and extends in the Y direction.
  • the arrangement direction of the wiring in the BSM1 layer and the wiring in the BSM2 layer is reversed from that in Figure 5.
  • the CFET sources S and drains D can be directly connected to vias (BSM1-BTM) that are connected to the power supply line TVDD and virtual power supply line VVDD, respectively.
  • BSM1-BTM vias
  • VVDD virtual power supply line
  • the ground line VSS of the BSM1 layer is arranged along the X direction in the standard cell SC area and is connected to the top wiring TOPW ( Figure 22) via a via VIA (BSM1-BTM), bottom wiring BTMW, and via (BTM-TOP).
  • FIG. 22 shows an example of a circuit layout on the TOP side in the region where the power switch circuit PSW and standard cell SC of FIG. 20 are formed.
  • the circuit layout on the TOP side is the same as that of FIG. 7, and the semiconductor layer Ndiff and gate of the power switch circuit PSW are set to an open state. Note that the semiconductor layer Ndiff may be connected to the ground line VSS, as in FIG. 12.
  • Figure 23 shows an example of a cross section taken along line X3-X3' in Figures 20 to 22.
  • the cross-sectional structure in Figure 23 is the same as that in Figure 8, except that the ground line VSS connected to the source S (not shown) of the NMOS transistor NM of the standard cell SC appears as the bottom wiring BTMW.
  • Figure 24 shows an example of a cross section taken along line X4-X4' in Figures 20 to 22.
  • the semiconductor layer Pdiff which functions as the source S and drain D of the switch transistor SWT, can be directly connected to a via VIA (BSM1-BTM) connected to the virtual power line VVDD in the BSM1 layer.
  • Figure 25 shows an example of a cross section taken along line Y3-Y3' in Figures 20 to 22.
  • the wiring arrangement direction of the BSM1 layer is aligned with the extension direction of the nanosheet NS, making it easy to connect the virtual power line VVDD from the bottom of the substrate SUB to the drain D of the CFET.
  • the cross section of Figure 25 it also makes it easy to connect the power line TVDD from the bottom of the substrate SUB to the source S of the CFET.
  • the power switch circuit PSW can be appropriately positioned when there is a via VIA (DGC) that directly connects from the back surface of the semiconductor substrate SUB to the gate GT on the front surface of the semiconductor substrate SUB.
  • DGC via VIA
  • the arrangement direction of the CFET source S and drain D can be aligned with the arrangement direction of the wiring in the BSM1 layer. Therefore, the CFET source S and drain D can be directly connected to vias (BSM1-BTM) that are connected to the power supply line TVDD and virtual power supply line VVDD, respectively.
  • the power supply line TVDD and virtual power supply line VVDD can be easily connected from the bottom of the substrate SUB to not only the CFET gate GT but also the CFET source S and drain D.

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
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Abstract

半導体装置は、基板と、基板の第１の面上に形成された、第１の半導体層及び第２の半導体層と、第１のナノシートと、第１のゲート電極とを有する第１のトランジスタと、基板の第１の面とは反対側の第２の面上に形成された、第１の半導体層と電気的に接続する第１の電源線と、第２の半導体層と電気的に接続する第２の電源線と、平面視で第１のゲート電極と重なって配置された第１の信号線と、基板に形成され、第１のゲート電極と、第１の信号線とを接続する第１のビアと、を有する。これにより、半導体基板の裏面から半導体基板の表面のゲート電極へ直接接続するビアがある場合に電源スイッチ回路を適切に配置することができる。

Description

半導体装置
　本発明は、半導体装置に関する。
　半導体基板の裏面から半導体基板の表面に形成されたトランジスタ等の素子に電源を供給するＢＳ－ＰＤＮ（Backside Power Delivery Network）技術が知られている。半導体基板の裏面から半導体基板の表面のトランジスタのゲート電極に直接接続するビアを設ける技術が知られている。回路への電源の供給のオン／オフを切り替える電源スイッチ回路を設ける技術が知られている。
米国特許出願公開第２０２３／０１７８４３５号明細書 米国特許出願公開第２０２３／００６７３１１号明細書 米国特許出願公開第２０２２／０１２３０２３号明細書 米国特許出願公開第２０２２／０１８１２５８号明細書 国際公開第２０２０／０６５９１６号 国際公開第２０２０／０６６７９７号 国際公開第２０２０／２１７３９６号 国際公開第２０２０／２１７４００号 米国特許出願公開第２０２１／０３６６９０２号明細書 米国特許出願公開第２０２２／０１０２４７９号明細書 米国特許出願公開第２０２１／０２１０６００号明細書
M. Kobrinsky, "A new VLSI R&D frontier: cell-level interconnects to enable back-side power delivery networks and 3D device stacking", 2023 Symposium on VLSI Technology and Circuits Advance Program： Workshop3 （June 11, 2023）, インターネット＜ＵＲＬ：https://archive.vlsisymposium.org/23web/files/program/VLSI2023_Advanceprogram0612.pdf＞
　半導体基板の裏面から半導体基板の表面のゲート電極へ直接接続するビアがある場合において、回路への電源の供給のオン／オフを切り替える電源スイッチ回路をどのように配置するかの詳細な検討がされていない。
　本発明は、上記の点に鑑みてなされたもので、半導体基板の裏面から半導体基板の表面のゲート電極へ直接接続するビアがある場合に電源スイッチ回路を適切に配置することを目的とする。
　本発明の一態様では、半導体装置は、基板と、前記基板の第１の面上に形成された、第１の半導体層及び第２の半導体層と、前記第１の半導体層と前記第２の半導体層とを接続する第１のナノシートと、前記第１のナノシートを覆う第１のゲート電極と、前記第１の半導体層、前記第２の半導体層、前記第１のナノシート及び前記第１のゲート電極とを有する第１のトランジスタと、前記基板の前記第１の面とは反対側の第２の面上に形成された、前記第１の半導体層と電気的に接続する第１の電源線と、前記第２の半導体層と電気的に接続する第２の電源線と、平面視で前記第１のゲート電極と重なって配置された第１の信号線と、前記基板に形成され、前記第１のゲート電極と、前記第１の信号線とを接続し、前記第１のゲート電極及び前記第１の信号線と平面視で重なって配置される第１のビアと、を有する。
　開示の技術によれば、半導体基板の裏面から半導体基板の表面のゲート電極へ直接接続するビアがある場合に電源スイッチ回路を適切に配置することができる。
第１実施形態における半導体装置のレイアウトの一例を示す平面図である。 図１の半導体装置の断面構造の一例を示す断面図である。 図１のスタンダードセルブロックに配置される回路の一例を示す回路図である。 以下で説明する回路の平面図で使用する回路要素の凡例を示す図である。 図３の電源スイッチ回路及びスタンダードセルが形成される領域において、ＢＳＭ１層及びＢＳＭ２層の回路レイアウトの一例を示す平面図である。 図５の電源スイッチ回路及びスタンダードセルが形成される領域において、基板の表面に形成されるボトム側の回路レイアウトの一例を示す平面図である。 図５の電源スイッチ回路及びスタンダードセルが形成される領域において、図６のボトム側の回路上に形成されるトップ側の回路レイアウトの一例を示す平面図である。 図５から図７のＸ１－Ｘ１'線に沿う断面の一例を示す断面図である。 図５から図７のＸ２－Ｘ２'線に沿う断面の一例を示す断面図である。 図５から図７のＹ１－Ｙ１'線に沿う断面の一例を示す断面図である。 第１実施形態の第１の変形例におけるスタンダードセルブロックの一例を示す回路図である。 図１１の電源スイッチ回路及びスタンダードセルが形成される領域において、トップ側の回路レイアウトの一例を示す平面図である。 第１実施形態の第２の変形例における電源スイッチ回路及びスタンダードセルが形成される領域のボトム側の回路レイアウトの一例を示す平面図である。 第１実施形態の第２の変形例において、図１３のボトム側の回路上に形成されるトップ側の回路レイアウトの一例を示す平面図である。 第１実施形態の第３の変形例における電源スイッチ回路及びスタンダードセルが形成される領域のボトム側の回路レイアウトの一例を示す平面図である。 第１実施形態の第３の変形例における電源スイッチ回路及びスタンダードセルが形成される領域のトップ側の回路レイアウトの一例を示す平面図である。 第２実施形態の半導体装置の電源スイッチ回路及びスタンダードセルが形成される領域において、ＢＳＭ１層及びＢＳＭ２層の回路レイアウトの一例を示す平面図である。 図１７の電源スイッチ回路及びスタンダードセルが形成される領域において、ボトム側の回路レイアウトの一例を示す平面図である。 図１７及び図１８のＹ２－Ｙ２'線に沿う断面の一例を示す断面図である。 第３実施形態の半導体装置の電源スイッチ回路及びスタンダードセルが形成される領域において、ＢＳＭ１層及びＢＳＭ２層の回路レイアウトの一例を示す平面図である。 図２０の電源スイッチ回路及びスタンダードセルが形成される領域において、ボトム側の回路レイアウトの一例を示す平面図である。 図２０の電源スイッチ回路及びスタンダードセルが形成される領域において、トップ側の回路レイアウトの一例を示す平面図である。 図２０から図２２のＸ３－Ｘ３'線に沿う断面の一例を示す断面図である。 図２０から図２２のＸ４－Ｘ４'線に沿う断面の一例を示す断面図である。 図２０から図２２のＹ３－Ｙ３'線に沿う断面の一例を示す断面図である。
　以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号線又は信号端子を示す符号としても使用される。電源電位を示す符号は、電源電位が供給される電源線又は電源端子を示す符号としても使用される。
　（第１実施形態）
　図１は、第１実施形態における半導体装置のレイアウトの一例を示す。例えば、図１に示す半導体装置１００は、ＳｏＣ（System on Chip）でもよく、単体のＦＰＧＡ（Field-Programmable Gate Array）等でもよい。
　半導体装置１００は、複数のＩ／ＯセルＩＯＣ、ＩＯＣＰと内部回路領域ＩＮＴＲとを有する。Ｉ／ＯセルＩＯＣは、入力信号、出力信号又は入出力信号等の信号ＳＧＮＬ用のインタフェース回路である。Ｉ／ＯセルＩＯＣＰは、電源電位又は接地電位用のインタフェース回路である。
　各Ｉ／ＯセルＩＯＣ、ＩＯＣＰは、内部回路領域ＩＮＴＲに接続される。例えば、内部回路領域ＩＮＴＲは、スタンダードセルが設けられる１つ又は複数のスタンダードセルブロックＳＣＢを有する。なお、内部回路領域ＩＮＴＲには、スタンダードセル以外の論理回路が搭載されてもよく、メモリが搭載されてもよい。メモリは、スタンダードセルブロックＳＣＢ内に搭載されてもよい。
　図２は、図１の半導体装置１００の断面構造の一例を示す。半導体装置１００は、基板ＳＵＢと、基板ＳＵＢの表面ＦＳ側に形成された配線層ＷＬ１と、基板ＳＵＢの裏面ＢＳ側に形成された配線層ＷＬ２とを有する。基板ＳＵＢの表面ＦＳは、第１の面の一例であり、基板ＳＵＢの裏面ＢＳは、第２の面の一例である。
　基板の表面上には、ＣＦＥＴ（Complementary Field Effect Transistor）が形成される。ＣＦＥＴは、基板ＳＵＢに近い側であるボトム側（ＢＴＭ）と基板ＳＵＢから遠い側であるトップ側（ＴＯＰ）とのそれぞれの半導体層に形成されたソースＳ及びドレインＤを有する。以下では、ボトムＢＴＭ側に配置される配線及び半導体層を符号ＢＴＭで示し、トップＴＯＰ側に配置される配線及び半導体層を符号ＴＯＰで示す場合がある。
　ボトムＢＴＭ側に配置される配線をボトム配線ＢＴＭＷとも称し、トップＴＯＰ側に配置される配線をトップ配線ＴＯＰＷとも称する場合がある。また、ＣＦＥＴの構造の一部を、その半導体層の導電型に応じてＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと呼ぶことがある。トランジスタとして機能しない場合も含めて半導体層をソース・ドレインＳ／Ｄと呼ぶことがある。また、トランジスタとして機能しない場合も含めて、ＣＦＥＴの構造の一部を、その半導体層の導電型に応じてＮＭＯＳトランジスタ又はＰＭＯＳトランジスタと呼ぶことがある。
　ＣＦＥＴは、ボトムＢＴＭ側のソースＳ及びドレインＤを相互に接続するナノシートＮＳ及びトップＴＯＰ側のソースＳ及びドレインＤを相互に接続するナノシートＮＳを有する。ＣＦＥＴは、各ナノシートＮＳ上に形成されたゲート絶縁膜（図示せず）及びトップＴＯＰ側とボトムＢＴＭ側とに共通のゲート電極ＧＴを有する。ボトムＢＴＭ側のソースＳ及びドレインＤを相互に接続するナノシートＮＳは、第１のナノシートの一例である。トップＴＯＰ側のソースＳ及びドレインＤを相互に接続するナノシートＮＳは、第２のナノシートの一例である。
　配線層ＷＬ１は、トップＴＯＰ側の領域の上方に、配線Ｗ３が形成される配線層ＦＳＭ１（ＦＳＭはFrontside Metalの略）を有してもよい。なお、配線層ＷＬ１は、複数の配線層ＦＳＭを有してもよい。以下では、配線層ＦＳＭは、ＦＳＭ層とも称される。
　配線層ＷＬ２は、配線層ＢＳＭ１、ＢＳＭ２（ＢＳＭはBackside Metalの略）を有する。なお、配線層ＷＬ２は、１つの配線層ＢＳＭを有してもよく、３つ以上の配線層ＢＳＭを有してもよい。例えば、配線層ＢＳＭ１、ＢＳＭ２には、電源線、接地線又は信号線等の配線Ｗ１、Ｗ２がそれぞれ形成される。配線Ｗ１、Ｗ２は、ビアＶＩＡを介して相互に接続されてもよい。
　配線層ＢＳＭ１の電源線又は接地線は、基板ＳＵＢに形成されたＴＳＶ等のビアＶＩＡの一端に接続され、ビアＶＩＡの他端は、ＣＦＥＴのソースＳまたはドレインＤに直接接続される。配線層ＢＳＭ１の信号線は、ＴＳＶ等のビアＶＩＡの一端に接続され、ビアＶＩＡの他端は、ＣＦＥＴのゲート電極ＧＴ（以下、ゲートＧＴとも称する）に直接接続される。ゲートＧＴに直接接続されるＴＳＶ等のビアＶＩＡは、ＤＧＣ（Direct Gate Contact）とも称される場合がある。
　配線層ＢＳＭ１の配線Ｗ１は、ＴＳＶ等のビアＶＩＡを介して、基板ＳＵＢの表面に埋め込まれた埋め込み配線ＢＰＲ（Buried Power Rail）に接続されてもよい。なお、配線層ＷＬ２は、基板ＳＵＢの裏面に形成された配線層であってもよいし、基板ＳＵＢの裏面に張り合わされた別のチップに形成された配線層であってもよい。以下では、配線層ＢＳＭ１、ＢＳＭ２は、ＢＳＭ１層、ＢＳＭ２層とも称される。
　図３は、図１のスタンダードセルブロックＳＣＢに配置される回路の一例を示す。スタンダードセルブロックＳＣＢは、電源スイッチ回路ＰＳＷとスタンダードセルＳＣとを有する。スタンダードセルＳＣは、仮想電源線ＶＶＤＤ及び接地線ＶＳＳに接続され、仮想電源線ＶＶＤＤから仮想電源電位ＶＶＤＤの供給を受けて動作する。スタンダードセルＳＣは、各種ロジック回路を有する。
　電源スイッチ回路ＰＳＷは、電源線ＴＶＤＤ及び接地線ＶＳＳに接続されて動作する。電源スイッチ回路ＰＳＷは、制御回路ＣＮＴＬとスイッチトランジスタＳＷＴとを有する。例えば、制御回路ＣＮＴＬは、図示しない入力信号に応じてスイッチトランジスタＳＷＴを制御する制御信号ＰＳＷｓｉｇを生成する。電源線ＴＶＤＤは、第１の電源線の一例であり、仮想電源線ＶＶＤＤは、第２の電源線の一例である。
　スイッチトランジスタＳＷＴは、ソースが電源線ＴＶＤＤに接続され、ドレインが仮想電源線ＶＶＤＤに接続されたＰＭＯＳトランジスタを有し、制御回路ＣＮＴＬからの制御信号ＰＳＷｓｉｇの電位をゲート電位として受けて動作する。スイッチトランジスタＳＷＴがオンしている間、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとが電気的に接続され、電源電位ＴＶＤＤは、仮想電源線ＶＶＤＤを介してスタンダードセルＳＣに供給される。スイッチトランジスタＳＷＴがオフしている間、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの電気的な接続が遮断され、仮想電源線ＶＶＤＤは、フローティング状態に設定される。
　図４は、以下で説明する回路の平面図で使用する回路要素の凡例を示す。なお、凡例では各種ビアＶＩＡは実線の図形で示されるが、図５以降に示す平面図において、上側に配置される配線で隠れるビアＶＩＡは破線の図形で示される。
　図５は、図３の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域において、ＢＳＭ１層及びＢＳＭ２層の回路レイアウトの一例を示す。ＢＳＭ１層の配線は、Ｙ方向に延在し、Ｘ方向に間隔を置いて配置される。ＢＳＭ２層の配線は、Ｘ方向に延在し、Ｙ方向に間隔を置いて配置される。Ｙ方向は、第１の方向の一例であり、Ｘ方向は、第２の方向の一例である。
　ＢＳＭ１層、ＢＳＭ２層において、同種の配線（例えば、仮想電源線ＶＶＤＤ）は、ビアＶＩＡ（ＢＳＭ１－ＢＳＭ２）を介して相互に接続されてもよい。電源スイッチ回路ＰＳＷの領域には、ＢＳＭ１層、ＢＳＭ２層を使用して電源線ＴＶＤＤ、仮想電源線ＶＶＤＤ及び制御信号線ＰＳＷｓｉｇが形成される。制御信号線ＰＳＷｓｉｇは、第１の信号線の一例である。スタンダードセルＳＣの領域には、ＢＳＭ１層、ＢＳＭ２層を使用して接地線ＶＳＳ及び制御信号線ＳＣｓｉｇが形成され、ＢＳＭ２層を使用して仮想電源線ＶＶＤＤが形成される。ＢＳＭ１層の制御信号線ＰＳＷｓｉｇ、ＳＣｓｉｇは、それぞれビアＶＩＡ（ＤＧＣ）を介して図示しないＣＦＥＴのゲートＧＴに接続される。
　図６は、図５の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域において、基板ＳＵＢの表面に形成されるボトムＢＴＭ側の回路レイアウトの一例を示す。ボトムＢＴＭ側にはＰ型の半導体層Ｐｄｉｆｆを含むＰＭＯＳトランジスタが形成される。半導体層Ｐｄｉｆｆに示す符号Ｓ、Ｄは、それぞれソース、ドレインを示す。符号Ｓ、Ｄのいずれも付していない半導体層Ｐｄｉｆｆは、例えばオープン状態に設定され、トランジスタとして機能しないことを示す。ＰＭＯＳトランジスタのソースＳは、第１の半導体層又は第２の半導体層の一方の一例であり、ＰＭＯＳトランジスタのドレインＤは、第２の半導体層又は第１の半導体層の他方の一例である。
　電源スイッチ回路ＰＳＷの領域において、スイッチトランジスタＳＷＴは、ゲートＧＴと、ゲートＧＴのＹ方向に隣接するソースＳ及びドレインＤとをそれぞれ含む複数のＰＭＯＳトランジスタにより形成される。スイッチトランジスタＳＷＴ（ＰＭＯＳトランジスタ）のゲートＧＴは、ビアＶＩＡ（ＤＧＣ）の一端に直接接続され、ビアＶＩＡ（ＤＧＣ）の他端は、ＢＳＭ１層の制御信号線ＰＳＷｓｉｇに直接接続される。スイッチトランジスタＳＷＴは、第１のトランジスタの一例であり、スイッチトランジスタＳＷＴのゲートＧＴは、第１のゲート電極の一例である。
　スイッチトランジスタＳＷＴ（ＰＭＯＳトランジスタ）のソースＳは、ボトム配線ＢＴＭＷ及びビアＶＩＡ（ＢＳＭ１－ＢＴＭ）を介してＢＳＭ１層の電源線ＴＶＤＤに接続される。すなわち、スイッチトランジスタＳＷＴのソースＳは、平面視でスイッチトランジスタＳＷＴのＸ方向にずれて配置されるＢＳＭ１層の電源線ＴＶＤＤに接続される。Ｘ方向に並んで配置されるスイッチトランジスタＳＷＴのソースＳは、ボトム配線ＢＴＭＷにより相互に接続されてもよい。ビアＶＩＡ（ＤＧＣ）及びビアＶＩＡ（ＢＳＭ１－ＢＴＭ）は、第１のビアの一例である。
　スイッチトランジスタＳＷＴのドレインＤは、ボトム配線ＢＴＭＷ及びビアＶＩＡ（ＢＳＭ１－ＢＴＭ）を介してＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。すなわち、スイッチトランジスタＳＷＴのドレインＤは、平面視でスイッチトランジスタＳＷＴのＸ方向にずれて配置されるＢＳＭ１層の仮想電源ＶＶＤＤに接続される。Ｘ方向に並んで配置されるスイッチトランジスタＳＷＴのドレインＤは、ボトム配線ＢＴＭＷにより相互に接続されてもよい。
　スタンダードセルＳＣの領域には、ソースＳ、ドレインＤ及びゲートＧＴを含むＰＭＯＳトランジスタが形成される。スタンダードセルＳＣのＰＭＯＳトランジスタのソースＳは、ボトム配線ＢＴＭＷ及びビアＶＩＡ（ＢＳＭ１－ＢＴＭ）を介してＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。スタンダードセルＳＣのＰＭＯＳトランジスタのソースＳは、ボトム配線ＢＴＭＷを介して電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタのドレインＤに接続されてもよい。
　スタンダードセルＳＣのＰＭＯＳトランジスタのドレインＤは、ボトム配線ＢＴＭＷ及びビアＶＩＡ（ＢＴＭ－ＴＯＰ）を介してＴＯＰ配線ＴＯＰＷ（図７）に接続される。ビアＶＩＡ（ＤＧＣ）の一端は、スタンダードセルＳＣのＰＭＯＳトランジスタのゲートＧＴに直接接続され、ビアＶＩＡ（ＤＧＣ）の他端は、ＢＳＭ１層の制御信号線ＳＣｓｉｇに直接接続される。
　図７は、図５の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域において、図６のボトムＢＴＭ側の回路上に形成されるトップＴＯＰ側の回路レイアウトの一例を示す。トップ側にはＮ型の半導体層Ｎｄｉｆｆを含むＮＭＯＳトランジスタが形成される。半導体層Ｎｄｉｆｆに示す符号Ｓ、Ｄは、それぞれソース、ドレインを示す。符号Ｓ、Ｄのいずれも付していない半導体層Ｎｄｉｆｆは、例えばオープン状態に設定され、トランジスタとして機能しないことを示す。例えば、電源スイッチ回路ＰＳＷの領域に形成されるＮＭＯＳトランジスタの半導体層Ｎｄｉｆｆは、オープン状態であり、ＮＭＯＳトランジスタとして機能しない。ＮＭＯＳトランジスタのソースＳは、第３の半導体層又は第４の半導体層の一例であり、ＮＭＯＳトランジスタのドレインＤは、第４の半導体層又は第３の半導体層の一例である。
　スタンダードセルＳＣの領域には、ソースＳ、ドレインＤ及びゲートＧＴを含むＮＭＯＳトランジスタが形成される。スタンダードセルＳＣのＮＭＯＳトランジスタのソースＳは、トップ配線ＴＯＰＷ及びビアＶＩＡ（ＢＳＭ１－ＴＯＰ）を介してＢＳＭ１層の接地線ＶＳＳに接続される。スタンダードセルＳＣのＮＭＯＳトランジスタのドレインＤは、トップ配線ＴＯＰＷ及びビアＶＩＡ（ＢＴＭ－ＴＯＰ）を介してボトム配線ＢＴＭＷ（図６）に接続される。スタンダードセルＳＣのＮＭＯＳトランジスタのゲートＧＴは、図６に示すように、ビアＶＩＡ（ＤＧＣ）に直接接続される。例えば、スタンダードセルＳＣのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、ＣＭＯＳインバータとして機能する。
　図８は、図５から図７のＸ１－Ｘ１'線に沿う断面の一例を示す。ビアＶＩＡ（ＤＧＣ）の一端は、対応するトランジスタのゲートＧＴに直接接続される。ビアＶＩＡ（ＤＧＣ）の他端は、ＢＳＭ１層の制御信号線ＰＳＷｓｉｇに直接接続される。ナノシートＮＳは、ゲートＧＴを貫通して設けられる。ゲートＧＴは、基板ＳＵＢ上に絶縁膜を介して配置される。ＢＳＭ１層の配線は、基板ＳＵＢの下に絶縁膜を介して配置される。ＢＳＭ１層の制御信号線ＰＳＷｓｉｇは、ビアＶＩＡ（ＢＳＭ１－ＢＳＭ２）を介してＢＳＭ２層の制御信号線ＰＳＷｓｉｇに接続される。
　例えば、基板ＳＵＢの下側のＢＳＭ１層及びＢＳＭ２層の配線とビアＶＩＡ等は、半導体製造プロセスを使用して、電源スイッチ回路ＰＳＷ等が形成される基板ＳＵＢの下側に一体に形成される。なお、基板ＳＵＢの下側のＢＳＭ１層及びＢＳＭ２層の配線とビアＶＩＡ等は、電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成された基板ＳＵＢとは別の基板に形成されてもよい。この場合、別の基板に形成されたＢＳＭ１層及びＢＳＭ２層の配線とビアＶＩＡ等を含む配線層は、基板ＳＵＢの下側に接合される。
　図９は、図５から図７のＸ２－Ｘ２'線に沿う断面の一例を示す。スイッチトランジスタＳＷＴ及びスタンダードセルＳＣにおいて、ボトムＢＴＭ側に形成されるＰ型の半導体層Ｐｄｉｆｆは、スイッチトランジスタＳＷＴのソースＳ又はドレインＤ（図９の断面ではドレインＤ）として機能する。図９では、スイッチトランジスタＳＷＴ（ＰＭＯＳトランジスタ）のドレインＤは、ボトム配線ＢＴＭＷ及びビアＶＩＡを介してＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。スイッチトランジスタＳＷＴにおいて、トップＴＯＰ側に形成されるＮ型の半導体層Ｎｄｉｆｆは、オープン状態に設定される。
　スタンダードセルＳＣにおいて、ボトムＢＴＭ側に形成されるＰ型の半導体層Ｐｄｉｆｆは、ＰＭＯＳトランジスタのソースＳ又はドレインＤ（図９の断面ではソースＳ）として機能する。図９では、スタンダードセルＳＣのＰＭＯＳトランジスタのソースＳは、ボトム配線ＢＴＭＷ及びビアＶＩＡを介してＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。ここで、スタンダードセルＳＣのＰＭＯＳトランジスタのソースＳは、ボトム配線ＢＴＭＷを介してスイッチトランジスタＳＷＴのドレインＤと接続されてもよい。
　スタンダードセルＳＣにおいて、トップＴＯＰ側に形成されるＮ型の半導体層Ｎｄｉｆｆは、ＮＭＯＳトランジスタのソースＳ又はドレインＤ（図９の断面ではソースＳ）として機能する。図９では、スタンダードセルＳＣのＮＭＯＳトランジスタのソースＳは、トップ配線ＴＯＰＷ及びビアＶＩＡを介してＢＳＭ１層の接地線ＶＳＳに接続される。
　なお、図９では、ＢＳＭ１層の接地線ＶＳＳは、ビアＶＩＡ（ＢＳＭ１－ＴＯＰ）を介してトップ配線ＴＯＰＷに接続される。しかしながら、ＢＳＭ１層の接地線ＶＳＳは、ビアＶＩＡ（ＢＳＭ１－ＴＯＰ）の代わりに、図示しないビアＶＩＡ（ＢＳＭ１－ＢＴＭ）、ボトム配線ＢＴＭ及びビアＶＩＡ（ＢＴＭ－ＴＯＰ）を介してトップ配線ＴＯＰＷに接続されてもよい。
　図１０は、図５から図７のＹ１－Ｙ１'線に沿う断面の一例を示す。ボトムＢＴＭ側に形成されるＰ型の半導体層Ｐｄｉｆｆは、図９で説明したように、ＰＭＯＳトランジスタのソースＳ又はドレインＤとして機能する。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタに共通に設けられるゲートＧＴは、図８で説明したように、ビアＶＩＡ（ＤＧＣ）の一端に直接接続される。Ｙ方向に隣接するＰ型の半導体層Ｐｄｉｆｆの間には、ゲートＧＴを貫いて延在するボトムＢＴＭ側のナノシートＮＳが形成される。Ｙ方向に隣接するＮ型の半導体層Ｎｄｉｆｆの間には、ゲートＧＴを貫いて延在するトップＴＯＰ側のナノシートＮＳが形成される。
　図１１は、第１実施形態の第１の変形例におけるスタンダードセルブロックＳＣＢの一例を示す。図３と同様の要素については、詳細な説明は省略する。図１１の電源スイッチ回路ＰＳＷは、図３の制御回路ＣＮＴＬ及びスイッチトランジスタＳＷＴに加えて、ＮＭＯＳトランジスタＮＭを有する。ＮＭＯＳトランジスタＮＭは、ゲートが制御制御信号ＰＳＷｓｉｇに接続され、ソースＳ及びドレインＤが接地線ＶＳＳに接続される。スタンダードセルブロックＳＣＢのその他の構成は図３と同様である。
　ＮＭＯＳトランジスタのソースＳ及びドレインＤをオープンにせずに電位が固定の接地線ＶＳＳ等の電圧線に接続することで、ＮＭＯＳトランジスタのソースＳ及びドレインＤの電位を安定させることができる。これにより、例えば、ノイズ等によるＮＭＯＳトランジスタの特性の変動を抑制することができる。また、ソース領域及びドレイン領域の充放電電流（リーク電流）を抑制することができる。なお、ＮＭＯＳトランジスタのソースＳ及びドレインＤは、配線により相互に接続された状態でオープン状態に設定されてもよい。
　図１２は、図１１の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域において、トップＴＯＰ側の回路レイアウトの一例を示す。図７と同様の要素については、詳細な説明は省略する。図１２に示すレイアウトは、ＣＦＥＴのうちスイッチトランジスタＳＷＴとして使用されないＮＭＯＳトランジスタの半導体層Ｎｄｉｆｆが接地線ＶＳＳに接続され、接地電位ＶＳＳに固定される点を除き、図７と同様である。
　例えば、電源スイッチ回路ＰＳＷにおいてＸ方向に並ぶ半導体層Ｎｄｉｆｆは、Ｘ方向に延在するトップ配線ＴＯＰＷにより相互に電気的に接続される。Ｙ方向に並ぶ半導体層Ｎｄｉｆｆの列の１つ又は複数は、ビアＶＩＡ（ＴＯＰ－ＦＳＭ）を介してＦＳＭ層の配線ＦＳＭＷに接続されてもよい。これにより、Ｙ方向に並ぶ半導体層Ｎｄｉｆｆを相互に電気的に接続することができる。
　なお、オープン状態の半導体層Ｎｄｉｆｆを接地線ＶＳＳに接続する構成、及び、Ｙ方向に並ぶオープン状態の半導体層ＮｄｉｆｆをＦＳＭ層の配線ＦＳＭＷを介して相互に接続する構成は、他の実施形態（変形例を含む）に適用されてもよい。
　図１３及び図１４は、第１実施形態の第２の変形例における電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域の回路レイアウトの一例を示す。図１３は、ボトムＢＴＭ側の回路レイアウトを示し、図１４は、トップＴＯＰ側の回路レイアウトを示す。図６及び図７と同様の要素については、詳細な説明は省略する。
　図１３及び図１４では、ＣＦＥＴのＮＭＯＳトランジスタのＮ型の半導体層ＮｄｉｆｆがボトムＢＴＭ側に形成され、ＣＦＥＴのＰＭＯＳトランジスタのＰ型の半導体層ＰｄｉｆｆがトップＴＯＰ側に形成される。このため、スイッチトランジスタＳＷＴは、トップＴＯＰ側に形成される。
　図１３に示すボトムＢＴＭ側において、半導体層Ｎｄｉｆｆは、オープン状態に設定されているが、図１２と同様に、ボトム配線ＢＴＭＷ及びビアＶＩＡを介して接地線ＶＳＳに接続されてもよい。ボトムＢＴＭ側において、スタンダードセルＳＣのＮＭＯＳトランジスタのドレインＤは、ボトム配線ＢＴＭＷ及びビアＶＩＡ（ＢＴＭ－ＴＯＰ）を介してトップＴＯＰ側のスタンダードセルＳＣのＰＭＯＳトランジスタのドレインＤに接続される。
　図１４に示すトップＴＯＰ側において、スイッチトランジスタＳＷＴ（ＰＭＯＳトランジスタ）のソースＳ（Ｐｄｉｆｆ）は、トップ配線ＴＯＰＷ及びビアＶＩＡ（ＢＳＭ１－ＴＯＰ）を介してＢＳＭ１層の電源線ＴＶＤＤに接続される。スイッチトランジスタＳＷＴのドレインＤ（Ｐｄｉｆｆ）は、トップ配線ＴＯＰＷ及びビアＶＩＡ（ＢＳＭ１－ＴＯＰ）を介してＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。
　また、図１４に示すトップＴＯＰ側において、スタンダードセルＳＣのＰＭＯＳトランジスタのソースＳは、トップ配線ＴＯＰＷ及びビアＶＩＡ（ＢＳＭ１－ＴＯＰ）を介してＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。なお、ボトムＢＴＭ側にＮＭＯＳトランジスタを配置し、トップＴＯＰ側にＰＭＯＳトランジスタを配置する構成は、他の実施形態（変形例を含む）に適用されてもよい。
　図１５及び図１６は、第１実施形態の第３の変形例における電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域の回路レイアウトの一例を示す。図１５は、ボトムＢＴＭ側の回路レイアウトを示し、図１６は、トップＴＯＰ側の回路レイアウトを示す。図６及び図１４と同様の要素については、詳細な説明は省略する。スタンダードセルＳＣが形成される領域の回路レイアウトは、図６及び図７と同様である。
　図１５及び図１６では、電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴ（ＰＭＯＳトランジスタ）がボトムＢＴＭ側とトップＴＯＰ側の両方に形成される。このため、図１５の電源スイッチ回路ＰＳＷのボトム配線ＢＴＭＷは、ビアＶＩＡ（ＢＴＭ－ＴＯＰ）を介して図１５の電源スイッチ回路ＰＳＷのトップ配線ＴＯＰＷに接続される。
　以上、第１実施形態では、半導体基板ＳＵＢの裏面からスイッチトランジスタＳＷＴのゲートＧＴにビアＶＩＡ（ＤＧＣ）を直接接続することで、基板ＳＵＢの表面ＦＳ側に形成された配線層がゲート配線として使用されることを抑制することができる。この結果、基板ＳＵＢの表面ＦＳ側に形成された配線が密になることを抑制することがでる。したがって、半導体基板ＳＵＢの裏面から半導体基板ＳＵＢの表面のゲートＧＴへ直接接続するビアＶＩＡ（ＤＧＣ）がある場合に電源スイッチ回路ＰＳＷを適切に配置することができる。
　スイッチトランジスタＳＷＴのＮＭＯＳトランジスタのソースＳ及びドレインＤをオープンにせずに電位が固定の接地線ＶＳＳ等の電圧線に接続することで、ＮＭＯＳトランジスタのソースＳ及びドレインＤの電位を安定させることができる。これにより、例えば、ノイズ等によるＮＭＯＳトランジスタの特性の変動を抑制することができる。また、ソース領域及びドレイン領域の充放電電流（リーク電流）を抑制することができる。
　スイッチトランジスタＳＷＴをボトムＢＴＭ側とトップＴＯＰ側の両方に形成することで、スイッチトランジスタＳＷＴの配置数を増やすことができる。この結果、電源スイッチ回路ＰＳＷのレイアウト面積が同じ場合、スイッチトランジスタＳＷＴの電流供給能力を向上することができる。なお、スイッチトランジスタＳＷＴをボトムＢＴＭ側とトップＴＯＰ側の両方に形成する構成は、他の実施形態（変形例を含む）に適用されてもよい。
　（第２実施形態）
　図１７は、第２実施形態の半導体装置の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域において、ＢＳＭ１層及びＢＳＭ２層の回路レイアウトの一例を示す。図５と同様の要素については、詳細な説明は省略する。例えば、図１７に示す電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣは、図１と同様に、半導体装置１００のスタンダードセルブロックＳＣＢに搭載される。図１７の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが搭載される半導体装置１００の断面構造は、図２と同様である。スタンダードセルブロックＳＣＢに配置される回路は、図３と同様である。
　図１７は、ＢＳＭ１層に形成される各種電源線及び制御信号線ＰＳＷｓｉｇの配置と、ＢＳＭ２層に形成される各種電源線及び制御信号線ＰＳＷｓｉｇの配置が、図５と相違している。また、図１７では、Ｙ方向に延在するスイッチトランジスタＳＷＴの列の下部に配置されるＢＳＭ１層の配線が、電源線ＴＶＤＤと制御信号線ＰＳＷｓｉｇとに分離される。
　図１８は、図１７の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域において、ボトムＢＴＭ側の回路レイアウトの一例を示す。図６と同様の要素については、詳細な説明は省略する。なお、第２実施形態において、トップＴＯＰ側の回路レイアウトは、第１の実施形態（図７又は図１２）と同様であるため、図示及び説明は省略する。
　図１８では、ＢＳＭ１層の電源線ＴＶＤＤは、スイッチトランジスタＳＷＴのソースＳの下部に配置され、スイッチトランジスタＳＷＴのソースＳに直接接続されるビアＶＩＡ（ＢＳＭ１－ＢＴＭ）に接続される。ＢＳＭ１層の制御信号線ＰＳＷｓｉｇは、スイッチトランジスタＳＷＴのゲートの下部に配置され、スイッチトランジスタＳＷＴのゲートＧＴに直接接続されるビアＶＩＡ（ＤＧＣ）に接続される。
　このため、電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴのソースＳを、ボトム配線ＢＴＭＷを介することなく、ＢＳＭ１層の電源線ＴＶＤＤに接続することができる。この結果、ボトム配線ＢＴＭＷを介する場合に比べて、スイッチトランジスタＳＷＴのソースＳまでの電源抵抗を小さくすることができる。
　なお、電源スイッチ回路ＰＳＷにおいて、ＢＳＭ１層の仮想電源線ＶＶＤＤがスイッチトランジスタＳＷＴのドレインＤの下部に配置され、図１８の仮想電源線ＶＶＤＤの代わりに電源線ＴＶＤＤが配置されてもよい。この場合、ＢＳＭ１層の仮想電源線ＶＶＤＤを、ドレインＤの下部に形成されるビアＶＩＡ（ＢＳＭ１－ＢＴＭ）によりスイッチトランジスタＳＷＴのドレインＤに接続することができる。
　図１９は、図１７及び図１８のＹ２－Ｙ２'線に沿う断面の一例を示す。図１０と同様の要素については詳細な説明は省略する。図１９では、図１７で説明したように、ＢＳＭ１層の配線が、電源線ＴＶＤＤと制御信号線ＰＳＷｓｉｇとに分離される。これにより、ＢＳＭ１層の電源線ＴＶＤＤに接続されたビアＶＩＡ（ＢＳＭ１－ＢＴＭ）をスイッチトランジスタＳＷＴのソースＳ（Ｐｄｉｆｆ）に直接接続することができる。この結果、スイッチトランジスタＳＷＴのソースＳに接続される電源線ＴＶＤＤの抵抗を下げることができる。
　以上、第２実施形態においても、第１実施形態と同様に、半導体基板ＳＵＢの裏面から半導体基板ＳＵＢの表面のゲートＧＴへ直接接続するビアＶＩＡ（ＤＧＣ）がある場合に電源スイッチ回路ＰＳＷを適切に配置することができる。
　さらに、第２実施形態では、スイッチトランジスタＳＷＴ（ＰＭＯＳトランジスタ）の下部において、ナノシートＮＳの延在方向に延在するＢＳＭ１層の配線が、電源線ＴＶＤＤと制御信号線ＰＳＷｓｉｇとに分離される。そして、ＢＳＭ１層の電源線ＴＶＤＤがスイッチトランジスタＳＷＴのソースＳ（Ｐｄｉｆｆ）の下部に配置される。これにより、ＢＳＭ１層の電源線ＴＶＤＤに接続されたビアＶＩＡ（ＢＳＭ１－ＢＴＭ）をスイッチトランジスタＳＷＴのソースＳ（Ｐｄｉｆｆ）に直接接続することができる。この結果、ボトム配線ＢＴＭＷを介する場合に比べて、スイッチトランジスタＳＷＴのソースＳまでの電源抵抗を小さくすることができ、スイッチトランジスタＳＷＴのソースＳに接続される電源線ＴＶＤＤの抵抗を下げることができる。
　（第３実施形態）
　図２０は、第３実施形態の半導体装置の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域において、ＢＳＭ１層及びＢＳＭ２層の回路レイアウトの一例を示す。図５と同様の要素については、詳細な説明は省略する。例えば、図２０に示す電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣは、図１と同様に、半導体装置１００のスタンダードセルブロックＳＣＢに搭載される。図２０の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが搭載される半導体装置１００の断面構造は、図２と同様である。スタンダードセルブロックＳＣＢに配置される回路は、図３と同様である。
　図２０では、ＢＳＭ１層の配線は、Ｙ方向に間隔おいて配置され、Ｘ方向に延在する。ＢＳＭ２層の配線は、Ｘ方向に間隔を置いて配置され、Ｙ方向に延在する。すなわち、図２０では、ＢＳＭ１層の配線とＢＳＭ２層の配線との配列方向が図５と逆になっている。
　図２１は、図２０の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域において、ボトムＢＴＭ側の回路レイアウトの一例を示す。この実施形態では、ＢＳＭ１層の電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤの配列方向（Ｙ方向）は、電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣに形成されるＣＦＥＴのナノシートＮＳの延在方向（Ｙ方向）と同じに設定される。
　これにより、ＣＦＥＴのソースＳの配列方向及びＣＦＥＴのドレインＤの配列方向を、ＢＳＭ１層の配線の配列方向に合わせることができる。したがって、ＣＦＥＴのソースＳ及びドレインＤを、電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤにそれぞれ接続されるビアＶＩＡ（ＢＳＭ１－ＢＴＭ）に直接接続することができる。このように、ＢＳＭ１層の配線の配列方向をナノシートＮＳの延在方向に合わせることで、ＣＦＥＴのゲートＧＴだけでなく、ＣＦＥＴのソースＳ及びドレインＤに、基板ＳＵＢの下部から電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤを接続することが容易となる。
　ＢＳＭ１層の接地線ＶＳＳは、スタンダードセルＳＣの領域にＸ方向に沿って配置され、ビアＶＩＡ（ＢＳＭ１－ＢＴＭ）、ボトム配線ＢＴＭＷ及びビア（ＢＴＭ－ＴＯＰ）を介してトップ配線ＴＯＰＷ（図２２）に接続される。
　図２２は、図２０の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域において、トップＴＯＰ側の回路レイアウトの一例を示す。トップＴＯＰ側の回路レイアウトは、図７と同様であり、電源スイッチ回路ＰＳＷの半導体層Ｎｄｉｆｆ及びゲートは、オープン状態に設定される。なお、半導体層Ｎｄｉｆｆは、図１２と同様に接地線ＶＳＳに接続されてもよい。
　図２３は、図２０から図２２のＸ３－Ｘ３'線に沿う断面の一例を示す。図２３の断面構造は、スタンダードセルＳＣのＮＭＯＳトランジスタＮＭのソースＳ（図示せず）に接続される接地線ＶＳＳがボトム配線ＢＴＭＷとして現れていることを除き、図８と同様である。
　図２４は、図２０から図２２のＸ４－Ｘ４'線に沿う断面の一例を示す。この実施形態では、スイッチトランジスタＳＷＴのソースＳ及びドレインＤとして機能する半導体層Ｐｄｉｆｆを、ＢＳＭ１層の仮想電源線ＶＶＤＤに接続されるビアＶＩＡ（ＢＳＭ１－ＢＴＭ）に直接接続することができる。
　図２５は、図２０から図２２のＹ３－Ｙ３'線に沿う断面の一例を示す。この実施形態では、図２１で説明したように、ＢＳＭ１層の配線の配列方向がナノシートＮＳの延在方向に合わせられるため、ＣＦＥＴのドレインＤに、基板ＳＵＢの下部から仮想電源線ＶＶＤＤを接続することが容易となる。同様に、図２５の断面には現れていないが、ＣＦＥＴのソースＳに、基板ＳＵＢの下部から電源線ＴＶＤＤを接続することが容易となる。
　以上、第３実施形態においても、第１実施形態と同様に、半導体基板ＳＵＢの裏面から半導体基板ＳＵＢの表面のゲートＧＴへ直接接続するビアＶＩＡ（ＤＧＣ）がある場合に電源スイッチ回路ＰＳＷを適切に配置することができる。
　さらに、第３実施形態では、ＢＳＭ１層の電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤの配列方向をナノシートＮＳの延在方向と同じに設定することで、ＣＦＥＴのソースＳ及びドレインＤの配列方向を、ＢＳＭ１層の配線の配列方向に合わせることができる。したがって、ＣＦＥＴのソースＳ及びドレインＤを、電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤにそれぞれ接続されるビアＶＩＡ（ＢＳＭ１－ＢＴＭ）に直接接続することができる。この結果、ＣＦＥＴのゲートＧＴだけでなく、ＣＦＥＴのソースＳ及びドレインＤに、基板ＳＵＢの下部から電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤを容易に接続することができる。
　以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
　１００　半導体装置
　ＢＰＲ　埋め込み配線
　ＢＳＭ１、ＢＳＭ２　配線層
　ＢＴＭＷ　ボトム配線
　ＣＮＴＬ　制御回路
　Ｄ　ドレイン
　ＦＳＭ１　配線層
　ＦＳＭＷ　配線
　ＧＴ　ゲート
　ＩＮＴＲ　内部回路領域
　ＩＯＣ、ＩＯＣＰ　Ｉ／Ｏセル
　Ｎｄｉｆｆ　半導体層
　ＮＭ　ＮＭＯＳトランジスタ
　ＮＳ　ナノシート
　Ｐｄｉｆｆ　半導体層
　ＰＳＷ　電源スイッチ回路
　ＰＳＷｓｉｇ　制御信号線
　Ｓ　ソース
　ＳＣ　スタンダードセル
　ＳＣＢ　スタンダードセルブロック
　ＳＣｓｉｇ　制御信号線
　ＳＧＮＬ　信号
　ＳＵＢ　基板
　ＳＷＴ　スイッチトランジスタ
　ＴＯＰＷ　トップ配線
　ＴＶＤＤ　電源線
　ＶＩＡ　ビア
　ＶＳＳ　接地線
　ＶＶＤＤ　仮想電源線
　Ｗ１、Ｗ２、Ｗ３　配線
　ＷＬ１、ＷＬ２　配線層

Claims (9)

  1. 　基板と、
    　前記基板の第１の面上に形成された、第１の半導体層及び第２の半導体層と、
    　前記第１の半導体層と前記第２の半導体層とを接続する第１のナノシートと、
    　前記第１のナノシートを覆う第１のゲート電極と、
    　前記第１の半導体層、前記第２の半導体層、前記第１のナノシート及び前記第１のゲート電極を有する第１のトランジスタと、
    　前記基板の前記第１の面とは反対側の第２の面上に形成された、前記第１の半導体層と電気的に接続する第１の電源線と、前記第２の半導体層と電気的に接続する第２の電源線と、前記第１のゲート電極と重なって平面視で配置された第１の信号線と、
    　前記基板に形成され、前記第１のゲート電極と、前記第１の信号線とを接続し、前記第１のゲート電極及び前記第１の信号線と平面視で重なって配置される第１のビアと、
    　を有する半導体装置。
  2. 　前記第１の電源線及び前記第２の電源線の一方又は両方は、平面視で前記第１のトランジスタとずれて配置される
    　請求項１に記載の半導体装置。
  3. 　前記第１のトランジスタの前記第１の半導体層及び前記第２の半導体層は、第１の方向に並んで配置され、
    　前記第１のトランジスタの前記第１のナノシートは、前記第１の方向に延在し、
    　前記第１の信号線は、前記第１の方向に延在して前記第１のトランジスタと平面視で重なって配置され、
    　前記第１の電源線及び前記第２の電源線は、前記第１の方向に延在する
    　請求項２に記載の半導体装置。
  4. 　前記第１のトランジスタの前記第１の半導体層及び前記第２の半導体層は、第１の方向に並んで配置され、
    　前記第１のトランジスタの前記第１のナノシートは、前記第１の方向に延在し、
    　前記第１の信号線は、前記第１の方向に間隔を置いて配置される複数の前記第１の電源線に挟まれて前記第１の方向に並んで配置され、
    　前記第１の半導体層は、前記第１の電源線に接続される前記第１のビアと直接接続される
    　請求項１に記載の半導体装置。
  5. 　前記第１のトランジスタの前記第１の半導体層及び前記第２の半導体層は、第１の方向に並んで配置され、
    　前記第１のトランジスタの前記第１のナノシートは、前記第１の方向に延在し、
    　前記第１の信号線は、前記第１の方向に間隔を置いて配置される複数の前記第２の電源線に挟まれて前記第１の方向に並んで配置され、
    　前記第２の半導体層は、前記第２の電源線に接続される前記第１のビアと直接接続される
    　請求項１に記載の半導体装置。
  6. 　前記第１のトランジスタの前記第１の半導体層及び前記第２の半導体層は、第１の方向に並んで配置され、
    　前記第１の電源線、前記第２の電源線及び前記第１の信号線は、前記第１の方向に並んで配置され、前記第１の方向とは異なる第２の方向に延在する
    　請求項１に記載の半導体装置。
  7. 　前記第１の半導体層は、前記第１の電源線に接続される前記第１のビアと直接接続され、
    　前記第２の半導体層は、前記第２の電源線に接続される前記第１のビアと直接接続される
    　請求項６に記載の半導体装置。
  8. 　平面視で前記第１の半導体層と重なって配置された第３の半導体層と、
    　平面視で前記第２の半導体層と重なって配置された第４の半導体層と、
    　平面視で前記第１のナノシートと重なって配置された第２のナノシートと、
    　を有する請求項１ないし請求項７のいずれか１項に記載の半導体装置。
  9. 　前記第３の半導体層及び前記第４の半導体層は、フローティング状態に設定され、又は、電位が固定された電圧線に電気的に接続される
    　請求項８に記載の半導体装置。
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