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WO2019160086A1 - 半導体装置 - Google Patents

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WO2019160086A1
WO2019160086A1 PCT/JP2019/005575 JP2019005575W WO2019160086A1 WO 2019160086 A1 WO2019160086 A1 WO 2019160086A1 JP 2019005575 W JP2019005575 W JP 2019005575W WO 2019160086 A1 WO2019160086 A1 WO 2019160086A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
region
semiconductor device
layer
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2019/005575
Other languages
English (en)
French (fr)
Inventor
小杉　亮治
望月　和浩
亘平 足立
学 武井
米澤　喜幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to JP2020500582A priority Critical patent/JP7007689B2/ja
Priority to US16/970,388 priority patent/US11282919B2/en
Priority to DE112019000863.3T priority patent/DE112019000863B4/de
Publication of WO2019160086A1 publication Critical patent/WO2019160086A1/ja
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Ceased legal-status Critical Current

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    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
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    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
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    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10P50/242—

Definitions

  • the present invention relates to a semiconductor device, and can be suitably used for, for example, a semiconductor device having a super junction structure.
  • SiC silicon carbide
  • SiC silicon carbide
  • SiC is a semiconductor material that can reduce the conduction loss because the dielectric breakdown electric field strength is about 10 times larger than Si, so that the drift layer that maintains the withstand voltage can be made thin and high in concentration.
  • Patent Document 1 discloses a semiconductor device using a substrate made of a silicon carbide (SiC) single crystal.
  • the semiconductor device has a super junction structure constituted by a p-type column region made of a semiconductor layer embedded in a trench and an n-type column region made of a substrate portion between adjacent trenches. ing.
  • Patent Document 2 discloses an active region, a termination region surrounding the active region, and a plurality of first and second conductivity types that are alternately arranged in the active region and the termination region, respectively.
  • a power device including a pillar is disclosed. Further, it is disclosed that a mesa gap is disposed in the peripheral region of the termination trench (FIGS. 31 and 32).
  • Patent Document 3 discloses that when a semiconductor device is chipped, even when a striped pattern in which a cut surface of a super junction structure (super junction structure or SJ structure for short) is exposed is provided on the cut surface.
  • a semiconductor wafer and a semiconductor device that suppress the occurrence of leakage current due to the exposed SJ structure are disclosed. More specifically, in the case of an SJ structure with a stripe pattern, a V-shaped groove 17 is formed by wet etching in a cutting region 18 for cutting a semiconductor chip from a wafer, and a high concentration is formed on the side wall surface where the cut surface is exposed. An n-type surface layer 19 is formed (FIGS. 4, 8, and 9). It is described that the etching groove formed in the cutting region 18 may be a U-shaped groove having a side wall perpendicular to the substrate surface by anisotropic dry etching by RIE.
  • Patent Document 4 discloses a semiconductor chip having a super junction structure with no voids and high productivity, and a manufacturing method thereof. More specifically, a process (FIG. 4) is described in which a super junction structure extending in one direction is formed on the entire surface of the wafer by trench embedding and is cut into a plurality of chips along the dicing line DL. At this time, the upper portions of the n-type silicon layer 12 and the p-type silicon pillar 14 are partially covered on the dicing surface DS where the cross sections of the n-type silicon layer 12 and the p-type silicon pillar 14 are exposed at the terminal portion of the semiconductor chip 1. In addition, an n + -type diffusion region 20 having an impurity concentration higher than that of the n-type silicon layer 12 is formed (FIGS. 1 and 3).
  • Patent Document 5 discloses a semiconductor device that can suppress a decrease in breakdown voltage and an increase in leakage current caused by crystal defects in an impurity layer at the tip of a buried trench in a super junction structure. More specifically, when the stripe-shaped trench J4 formed in the n-type drift layer J1 is filled with the p-type region 3, a crystal defect is present at the tip of the trench J4 (region surrounded by a one-dot chain line in FIG. 7). In order to generate (FIG. 3), the process (FIG. 4) of forming the defect removal trench 13 in the front-end
  • Japanese Patent No. 6164672 Japanese translation of PCT publication 2010-541212 (WO2009 / 039441) JP 2010-28018 A JP 2010-45203 A JP 2012-19088 A
  • the present inventor is engaged in research and development of a vertical power MOSFET that employs a super junction structure and uses an SiC substrate, and is eagerly examining the improvement of its performance.
  • a semiconductor device shown in an embodiment disclosed in the present application includes a first conductivity type SiC semiconductor substrate and a first conductivity type provided on the SiC semiconductor substrate and having an impurity concentration lower than that of the SiC semiconductor substrate.
  • a first semiconductor layer including a first semiconductor pillar and a second semiconductor pillar of a second conductivity type, and a layer excluding the first semiconductor layer in the SiC epitaxial layer, the semiconductor substrate and the first semiconductor layer A second semiconductor layer of the first conductivity type located between, a device active region provided on the main surface of the first semiconductor layer, and provided on the main surface of the first semiconductor layer, A termination region surrounding the periphery of the device active region, and provided on the main surface of the first semiconductor layer, surrounding the periphery of the termination region, having a higher impurity concentration than the SiC epitaxial layer, and having a first conductivity type
  • a channel stopper region, a plurality of first chip ends provided in parallel to a second direction intersecting with the one direction, and a plurality of second chips parallel to the first direction are provided so as to demarcate a quadrilateral semiconductor chip.
  • the characteristics of the semiconductor device can be improved.
  • FIG. 1 is a perspective view schematically showing a configuration of a semiconductor device according to a first embodiment.
  • 1 is a top view schematically showing a configuration of a semiconductor device according to a first embodiment.
  • 1 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a first embodiment.
  • 1 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a first embodiment.
  • 3 is a plan view schematically showing a configuration of an exposure unit region of the semiconductor device of the first embodiment.
  • FIG. 3 is a cross-sectional view schematically showing a configuration of an exposure unit region of the semiconductor device of the first embodiment.
  • FIG. 3 is a cross-sectional view schematically showing a configuration of an exposure unit region of the semiconductor device of the first embodiment.
  • FIG. 3 is a cross-sectional view schematically showing a configuration of an exposure unit region of the semiconductor device of the first embodiment.
  • FIG. 1 It is a top view which shows a semiconductor wafer. It is a top view which shows the void of a p-type column area
  • FIG. 10 is a diagram (flow diagram) illustrating a manufacturing step of the semiconductor device of First Embodiment; 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of First Embodiment; FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of First Embodiment; FIG. 7 is a plan view showing a manufacturing step of the semiconductor device of First Embodiment; FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of First Embodiment; FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of First Embodiment; FIG. 7 is a plan view showing a manufacturing step of the semiconductor device of First Embodiment; FIG.
  • FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of First Embodiment;
  • FIG. 7 is a plan view showing a manufacturing step of the semiconductor device of First Embodiment;
  • FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of First Embodiment;
  • FIG. 7 is a plan view showing a manufacturing step of the semiconductor device of First Embodiment;
  • FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of First Embodiment;
  • FIG. 7 is a plan view showing a manufacturing step of the semiconductor device of First Embodiment;
  • FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of First Embodiment;
  • FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of First Embodiment;
  • FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of First Embodiment;
  • FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of First Embodiment;
  • FIG. FIG. 6 is a cross-sectional view schematically showing a configuration of a semiconductor device according to application example 1 of the second embodiment.
  • FIG. 10 is a diagram illustrating a measurement result of leakage current of the semiconductor device according to application example 1 of the second embodiment.
  • FIG. 10 is a cross-sectional view schematically showing a configuration of a semiconductor device of application example 2 of the second embodiment.
  • FIG. 10 is a plan view schematically showing a configuration of a semiconductor device of application example 3 of the second embodiment.
  • FIG. 10 is a cross-sectional view schematically showing a configuration of a semiconductor device of application example 4 of the second embodiment.
  • FIG. 10 is a cross-sectional view schematically showing a configuration of a semiconductor device of application example 5 of the second embodiment.
  • FIG. 10 is a cross-sectional view schematically showing a configuration of a semiconductor device of application example 6 of the second embodiment.
  • FIG. 10 is a plan view schematically showing a configuration of a semiconductor device of application example 8 of the second embodiment.
  • hatching may be omitted even in a cross-sectional view for easy understanding of the drawings. Further, even a plan view may be hatched to make the drawing easy to see.
  • each part does not correspond to the actual device, and a specific part may be displayed relatively large in order to make the drawing easy to understand.
  • FIG. 1 is a perspective view schematically showing the configuration of the semiconductor device of the present embodiment.
  • FIG. 2 is a top view schematically showing the configuration of the semiconductor device of the present embodiment, and
  • FIGS. 3 and 4 are cross-sectional views schematically showing the configuration of the semiconductor device of the present embodiment. 3 corresponds to, for example, the AA cross section of FIG. 2, and
  • FIG. 4 corresponds to, for example, the ⁇ - ⁇ cross section of FIG.
  • the semiconductor device according to the present embodiment is a vertical power device using a SiC substrate, and includes, for example, a vertical MOSFET (Metal Oxide Semiconductor Semiconductor Field Effect Transistor) as described later (see FIG. 28).
  • a vertical MOSFET Metal Oxide Semiconductor Semiconductor Field Effect Transistor
  • FIG. 1 FIG. 3, FIG. 4, etc., detailed components of the vertical power device (including the source electrode and the drain electrode) are omitted.
  • the shape of the semiconductor device (semiconductor chip) of the present embodiment in a plan view from the upper surface is a rectangular shape.
  • the semiconductor device of the present embodiment has an active region AC, a termination region TR, and a peripheral region PER.
  • the active region (device active region) AC is disposed at the center of the substantially rectangular semiconductor device
  • the termination region TR is disposed so as to surround the outside of the active region AC
  • the peripheral region PER is disposed so as to surround the termination region TR. Is arranged.
  • a channel stopper region CS is provided at the end of the peripheral region PER.
  • the channel stopper region CS is provided in a rectangular ring shape inside the peripheral region PER and along the end thereof.
  • the rectangular annular channel stopper region CS has an inner wall and an outer wall. The outer wall is located at the end of the semiconductor chip.
  • the formation region of the channel stopper region CS is indicated by “CSR”.
  • a linear p-type column region (p-type pillar, semiconductor pillar) is used in the active region AC, the termination region TR, and the peripheral region PER (except for the channel stopper formation region CSR).
  • a structure is formed in which PCs and linear n-type column regions (n-type pillars, semiconductor pillars) NC are alternately arranged periodically. That is, the linear p-type column region PC and the linear n-type column region NC extend to the inner wall (inner end) of the channel stopper region CS.
  • a structure in which the p-type column region PC and the n-type column region NC are alternately and periodically arranged is referred to as a super junction structure.
  • the super junction structure is sometimes called an SJ structure or a superjunction structure.
  • a power device vertical MOSFET
  • a depletion layer extends in the horizontal direction from the pn junction extending in the vertical direction, so that a breakdown voltage can be ensured.
  • the SJ structure shown in FIG. 3 and FIG. 4 is formed as a part of the epitaxial layer NE.
  • the epitaxial layer NE is a first semiconductor layer L1 in which the SJ structure is formed and the remainder excluding the first semiconductor layer L1. It can be defined as comprising the second semiconductor layer L2.
  • a structure in which n-type and p-type pillars are formed at a depth in the middle of the epitaxial layer NE in this way can also be called a semi-super junction structure.
  • the drift layer is unlikely to be completely depleted during the reverse recovery of the body diode, and the reverse recovery current tends to be a soft recovery waveform with a tail. For this reason, the voltage jump due to the parasitic inductance of the circuit is suppressed, and the element destruction and ringing due to the overvoltage are suppressed.
  • a channel stopper formation region CSR is provided at the end of the semiconductor device (semiconductor chip), and the p-type column region PC and the n-type column region NC extending to the inner wall of the channel stopper region CS. Is covered with a channel stopper region CS. In other words, the exposed cross sections of the side surfaces of the p-type column region PC and the n-type column region NC are covered with the channel stopper region CS.
  • the channel stopper region CS is an n-type region, and its impurity concentration (doping concentration) is at least 10 times higher than the impurity concentration of the n-type column region NC.
  • the semiconductor chip (semiconductor device) CH11 of the present embodiment is an individual piece cut out from a semiconductor wafer W to be described later with reference to FIGS. 5 and 8, and four chips provided to demarcate a quadrilateral chip. Has a tip end.
  • two first chip end portions CEP1 parallel to the Y direction (also referred to as the second direction) are formed by two scribe lines SL1 and SL2 in the Y direction.
  • the first chip end portion CEP1 includes a side surface (or first side surface) S including exposed cross sections of the p-type column region PC and the n-type column region NC, and an exposed cross section of the substrate 1S and the epitaxial layer NE.
  • the second side SS2 is roughly divided. In the present embodiment, as will be described later, it is preferable to selectively cover only the side surface S with the channel stopper region CS for convenience in device fabrication. However, in principle, the entire first chip end CEP1 is covered with the channel stopper region CS. It may be covered with.
  • the first chip end portion CEP1 in FIG. 3 also has a bottom surface B structure that forms a stepped portion. The structure of the bottom surface B is optional and can be omitted as shown in a later application example.
  • two second chip end portions CEP2 parallel to the X direction are formed by two scribe lines SLa and SLb in the X direction.
  • the second chip end portion CEP2 there is an exposed cross section of the substrate 1S, the epitaxial layer NE, and the n-type region of the n-type column region NC.
  • the second chip end CEP2 can be covered with the channel stopper region CS, but is not essential for reducing the leakage current.
  • the second tip end portion CEP2 does not have to be directly above the n-type column region NC, and may be cut at a region that cuts the p-type column region PC in parallel. That is, the leakage current caused by the second chip end CEP2 is not significant.
  • the leakage current can be reduced by covering the exposed cross sections of the p-type column region PC and the n-type column region NC with the channel stopper region CS. More specifically, by covering the side surface of the super junction structure with the channel stopper region CS, it becomes possible to separate voids generated at the ends of the p-type column region PC, which will be described later, and to reduce leakage current. The characteristics of the device can be improved.
  • FIG. 5 is a plan view schematically showing the configuration of the exposure unit region of the semiconductor device of the present embodiment
  • FIGS. 6 and 7 schematically show the configuration of the exposure unit region of the semiconductor device of the present embodiment. It is a cross section shown in.
  • FIG. 6 corresponds to the AA cross section of FIG. 5
  • FIG. 7 corresponds to the ⁇ - ⁇ cross section of FIG.
  • the plan view of FIG. 5 shows the formation region of four semiconductor chips (CH11, CH12, CH21, CH22).
  • This region SH is, for example, a one-shot exposure region (exposure unit region) in the manufacturing process of the semiconductor device.
  • FIG. 8 is a plan view showing the semiconductor wafer W.
  • FIG. The region (one-shot exposure region) SH corresponds to, for example, rectangular regions indicated by 1 to 24 in FIG.
  • the semiconductor device (semiconductor chip) of the present embodiment described with reference to FIGS. Two pieces and two pieces (2 ⁇ 2) are arranged in the Y direction, and a total of four semiconductor devices (semiconductor chips) are formed.
  • the semiconductor device (semiconductor chip) can be cut out by cutting the semiconductor wafer (W) on which such a plurality of semiconductor devices (semiconductor chips) are formed in the X direction and the Y direction.
  • the cutting lines along the X direction or the Y direction are referred to as “scribe lines (SL1 to SL3, SLa to SLc)”.
  • the p-type column region PC constituting the super junction structure described above is formed by embedding a p-type semiconductor region in the deep trench (groove) DT provided in the SiC substrate using an epitaxial growth method (so-called Trench fill method).
  • Trench fill method an epitaxial growth method
  • FIG. 11 is a photograph showing voids generated at the end of the deep trench.
  • the formation region of the void VD is indicated by “VDR”.
  • voids shown in black can be confirmed near the end of the p-type column region shown in gray. It is considered that the void VD as shown in FIGS. 9 to 11 is caused by different epitaxial growth properties depending on the location of the deep trench DT. That is, in the central portion of the deep trench DT extending in the X direction in plan view, a p-type semiconductor region is epitaxially grown from the opposite side surface and bottom surface. On the other hand, in the end portion of the deep trench DT extending in the X direction in plan view, the p-type semiconductor region is epitaxially grown from the side surface extending in the Y direction in addition to the opposite side surface and bottom surface.
  • the epitaxial growth rate is non-uniform and void VD is generated.
  • the above-described void VD is likely to occur.
  • a semiconductor device semiconductor chip
  • scribe lines SL1, SL3
  • the void VD is taken into the semiconductor device (semiconductor chip). In this case, a leak current along the void VD is generated, and the performance of the semiconductor device is deteriorated.
  • scribe lines are provided inside the void VD, and the semiconductor device (semiconductor chip) is cut out along the scribe lines (SL1, SL3).
  • the semiconductor device semiconductor chip
  • 12 and 13 are a plan view and a cross-sectional view showing the positional relationship between the voids in the p-type column region and the scribe lines (SL1, SL3).
  • FIG. 14 is a perspective view of a semiconductor device (semiconductor chip) cut out along a scribe line inside the void.
  • a semiconductor device semiconductor chip
  • the end portions of p-type column region PC and n-type column region NC (exposed surfaces of p-type column region PC and n-type column region NC in FIG. 14) are used.
  • the channel stopper region CS By covering with the channel stopper region CS, the above inconvenience can be avoided.
  • the channel stopper region CS is formed by ion implantation, whereby the p-type column region PC and the n-type column region NC are made to be the channel stopper region CS. Can be covered.
  • the semiconductor device of the present embodiment it is possible to avoid the influence of the void VD and to avoid the inconvenience due to the exposure of the p-type column region PC and the n-type column region NC.
  • FIG. 15 is a diagram (flow diagram) showing the manufacturing process of the semiconductor device of the present embodiment.
  • 16 to 29 are cross-sectional views or plan views showing the manufacturing process of the semiconductor device of the present embodiment.
  • the epi-wafer is an SiC substrate 1S in which an epitaxial layer NE made of an n-type semiconductor layer is formed on a main surface (surface, upper surface) shown in FIG.
  • the SiC substrate 1S is made of SiC into which an n-type impurity such as phosphorus (P) or nitrogen (N) is introduced.
  • a substrate having an off angle may be used.
  • the off-angle for example, a SiC substrate having a main surface whose (0001) plane is inclined by 4 ° in the ⁇ 11-20> direction can be used.
  • a 4H polytype substrate (4H—SiC) or a 6H polytype substrate (6H—SiC) can be used as a hexagonal substrate.
  • the epitaxial layer NE is made of a SiC layer, and is formed, for example, by epitaxially growing the SiC layer while introducing an n-type impurity such as phosphorus (P) or nitrogen (N).
  • the thickness (tNE) is, for example, about 33 ⁇ m, and the impurity concentration is about 3.0 ⁇ 10 16 cm ⁇ 3 .
  • the thickness (tNE) of the epitaxial layer NE is designed based on the required device breakdown voltage and the depth of the deep trench forming the super junction, but is typically about 5 to 100 ⁇ m.
  • the impurity concentration of the epitaxial layer NE depends on the column width, and is typically preferably about 1 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 .
  • a deep trench is formed.
  • a hard mask (not shown) having an opening in the formation region of the p-type column region PC of the epitaxial layer NE is formed using photolithography and etching techniques.
  • the epitaxial layer NE is etched using the hard mask as a mask. Thereby, the epitaxial layer NE in the formation region of the p-type column region PC is removed, and the deep trench DT is formed.
  • the deep trench DT has a line shape extending in the X direction (FIG. 18).
  • the length of the deep trench DT in the X direction is, for example, about 9 mm, and the width is about 2 to 3 ⁇ m.
  • the repetition period (pitch) of the deep trench DT is about 4 to 6 ⁇ m. Specifically, the width can be 2.5 ⁇ m and the pitch can be 5 ⁇ m.
  • the depth (tDT) of the deep trench DT is about 28 ⁇ m. The portion of the epitaxial layer NE between adjacent deep trenches DT becomes the n-type column region NC. Next, the hard mask (not shown) is removed.
  • back-fill epi film formation film formation of a buried p-type epitaxial layer
  • a buried p-type epitaxial layer PE is formed in the deep trench DT and on the epitaxial layer NE by an epitaxial growth method.
  • an epitaxial layer made of SiC is grown while introducing a p-type impurity such as aluminum (Al) or boron (B).
  • Al aluminum
  • B boron
  • step S4 of FIG. 15 flattening is performed.
  • the buried p-type epitaxial layer PE above the deep trench DT is removed using a CMP (Chemical Mechanical Polishing) method, an etch back method, or the like.
  • a p-type column region PC made of a buried p-type epitaxial layer (PE) is formed.
  • an epitaxial layer (super junction structure) composed of a plurality of p-type column regions PC and a plurality of n-type column regions NC is formed. Since the n-type column region NC is a remaining portion of the epitaxial layer NE, it has the same impurity concentration as the epitaxial layer NE.
  • the impurity concentration of the p-type column region PC is 1 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 depending on the SJ structure design.
  • the impurity concentration of the p-type column region PC includes the area and impurity concentration of the n-type column region NC, the area and impurity concentration of the portion where the deep trench DT is not formed in the epitaxial layer NE (second semiconductor layer L2), and the p-type column region. From these areas, they are determined to charge balance.
  • a linear p-type column region PC extending in the X direction and a linear n-type column region NC extending in the X direction. are formed in a super junction structure in which the and are alternately arranged in the Y direction periodically (FIG. 21).
  • a scribe trench is formed.
  • scribe trenches TS are formed in scribe lines SL1 to SL3 extending in the Y direction.
  • a hard mask (not shown) on the super junction structure (p-type column region PC and n-type column region NC) and having openings on the scribe lines SL1 to SL3.
  • the super junction structure is etched using the hard mask as a mask. As a result, the super junction structure in the scribe lines SL1 to SL3 is removed, and the scribe trench TS is formed.
  • the scribe trench TS has a line shape extending in the Y direction (FIG. 23).
  • SiC crystal silicon carbide crystal
  • the scribing trench TS has a side surface S and a bottom surface B, and the side surface S is tapered.
  • an RIE technique using sulfur hexafluoride (SF 6 ) gas Is used. Since the SiC crystal is difficult to process, it is necessary to control the receding etching of the mask while improving the selection ratio of the hard mask in order to form a deep trench with a taper.
  • the RIE apparatus includes an upper electrode and a lower electrode facing the upper electrode, and performs processing by installing a SiC wafer as a workpiece on an electrostatic chuck that incorporates the lower electrode. At this time, in order to improve the selection ratio, it is effective to control the temperature of the electrostatic chuck (lower electrode) on which the wafer is placed from 50 ° C. to 100 ° C. Furthermore, the back angle of the hard mask can be controlled and the taper angle can be changed by taking into account the input power of the lower electrode (highly set: 300 W or more).
  • the width (length in the X direction) of the bottom surface B before scribing in FIG. 22 is about 100 ⁇ m.
  • the width of the side surface S (length in the X direction) is about 17 ⁇ m to 30 ⁇ m.
  • the taper angle (tilt angle) of the side surface S is 45 °
  • the width (length in the X direction) of the side surface S is about 30 ⁇ m
  • the vertical depth to the bottom surface B is about 30 ⁇ m.
  • the taper angle (inclination angle) of the side surface S is 60 °
  • the width (length in the X direction) of the side surface S is about 17 ⁇ m
  • the vertical depth to the bottom surface B is about 30 ⁇ m.
  • a channel stopper region is formed by selective ion implantation.
  • channel stopper regions CS are formed by ion implantation in scribe lines SL1 to SL3 extending in the Y direction and scribe lines SLa to SLc extending in the X direction.
  • a hard mask (not shown) having openings is formed on the scribe lines SL1 to SL3 and the scribe lines SLa to SLc by using a photolithography technique and an etching technique.
  • an n-type impurity such as phosphorus (P) or nitrogen (N) is implanted to form a channel stopper region CS.
  • an n-type impurity may be implanted using a photoresist film as a mask.
  • the channel stopper region CS is formed so as to cover the side surface (exposed surface) of the super junction structure (p-type column region PC and n-type column region NC). can do.
  • the concentration of the n-type impurity in the channel stopper region CS is higher than the concentration of the n-type impurity in the epitaxial layer NE, that is, the n-type column region NC.
  • the n-type impurity concentration in the channel stopper region CS is, for example, about 1 ⁇ 10 18 cm ⁇ 3 .
  • the implantation depth of the impurity is about 1 ⁇ m from the surface in the horizontal plane.
  • the impurities are implanted under such conditions, when the taper angle of the side surface S is 45 °, the impurities are implanted from the surface of the side surface S to a depth of about 0.7 ⁇ m in the vertical direction. Further, when the taper angle of the side surface S is 60 °, impurities are implanted to a depth of about 0.5 ⁇ m in the vertical direction from the surface of the side surface S.
  • the impurity implantation depth (d2) in the direction perpendicular to the surface of the side surface S can be expressed by the following (formula 1).
  • d2 d1 ⁇ sin (90 ⁇ ) (Formula 1)
  • d1 is the injection depth of the irregular object in the horizontal plane
  • the charge amount Q1 on the side surface S can be expressed by the following (formula 2).
  • n1 is the concentration of the n-type impurity implanted into the side surface S.
  • the charge amount (Q2) can be expressed by the following (formula 3).
  • Q2 ([dielectric constant of SiC] ⁇ Ec) / (elementary electric quantity e) (Expression 3)
  • Ec dielectric breakdown electric field strength
  • the charge amount (Q2) is 1.61 ⁇ 10 13 cm ⁇ 2 .
  • ion implantation from an oblique direction is not required, and the ion implantation is performed once from the direction perpendicular to the outermost surface of the substrate to the outermost surface, the side surface S, and the bottom surface B of the substrate. Appropriate ion implantation can be performed.
  • the hard mask (not shown) for ion implantation is removed.
  • a transistor structure or the like is formed.
  • a power device (element) is formed in the active region AC arranged at the center of the substantially rectangular region defined by the channel stopper region CS.
  • a termination structure (semiconductor region) is formed in the termination region TR surrounding the active region AC.
  • the configuration of the power device is not limited, but for example, a vertical MOSFET shown in FIG. 28 is formed. Further, the configuration of the termination structure formed in the termination region TR is not limited. For example, the p-type semiconductor region JTE shown in FIG. 29 is formed. An example of the formation process of the vertical MOSFET and the p-type semiconductor region JTE will be described with reference to FIGS.
  • a channel region CH is formed by introducing a p-type impurity such as aluminum (Al) or boron (B) by selective ion implantation.
  • the selective ion implantation method is a method of selectively introducing impurities using a mask film having an opening in an impurity implantation region as a mask.
  • the p-type semiconductor region JTE is also formed in the termination region TR by introducing p-type impurities.
  • the p-type semiconductor region JTE is provided so as to surround the active region AC.
  • JTE is an abbreviation for “Junction Termination Extension” and is a kind of termination structure.
  • a source region SR is formed by introducing an n-type impurity by a selective ion implantation method. Source region SR is formed in channel region CH.
  • a gate insulating film GI is formed on the super junction structure (p-type column region PC and n-type column region NC), and a conductor film is formed on the gate insulating film GI.
  • the gate insulating film GI is made of, for example, silicon oxide and is formed by, for example, a CVD (Chemical Vapor Deposition) method. Further, it may be formed by a thermal oxidation method.
  • the gate insulating film GI is not limited to a silicon oxide film, and may be a high dielectric constant film such as a hafnium oxide film.
  • the conductor film is made of, for example, polycrystalline silicon, and is formed by, for example, a CVD method.
  • a gate electrode GE is formed by patterning the conductor film.
  • an interlayer insulating film IL is formed over the gate electrode GE.
  • the interlayer insulating film IL is made of, for example, silicon oxide, and is formed by, for example, a CVD method.
  • a contact hole is formed by removing the interlayer insulating film IL at the bottom portion above the source region SR and the channel region CH by etching.
  • a metal film is formed in the contact hole and on the interlayer insulating film IL and patterned to form the source electrode SE.
  • a metal film such as an Al film is formed using a sputtering method or the like, processed into a desired shape using photolithography and etching techniques, and the source electrode SE is formed.
  • a surface protective film (not shown) is formed so as to cover the source electrode SE, and the surface protective film is patterned to expose a part of the source electrode SE and the like, thereby forming an external connection region (pad region). Form.
  • the back surface of the SiC substrate 1S is ground to thin the SiC substrate 1S, and then a metal film to be the drain electrode DE is formed on the back surface of the SiC substrate 1S by a sputtering method or the like.
  • a metal film such as an Al film is formed using a sputtering method or the like. In this way, the vertical MOSFET and the p-type semiconductor region JTE can be formed.
  • the scribe lines (SL1 to SL3, SLa to SLc) of the wafer-like semiconductor device (semiconductor wafer W) are cut by a dicer or the like, so that each semiconductor chip region is separated into a plurality of semiconductor chips. it can.
  • the semiconductor device of this embodiment can be formed.
  • the p-type semiconductor region JTE is used as the termination structure, but an FLR (Field-Limiting-Ring) structure having a plurality of p-type semiconductor regions that annularly surround the active region AC is used as the termination structure. May be.
  • FIG. 30 is a cross-sectional view schematically showing the configuration of the semiconductor device of application example 1 of the present embodiment.
  • the epitaxial layer NE is formed as a single layer (single impurity layer).
  • the epitaxial layer is the first epitaxial layer NE1 (SJ structure epilayer).
  • a second epitaxial layer NE2 (buffer layer) having a different impurity concentration from this layer.
  • the first epitaxial layer NE1 (SJ structure epilayer) has a thickness of about 24 ⁇ m and an impurity concentration of about 1.5 ⁇ 10 16 cm ⁇ 3 .
  • the second epitaxial layer NE2 (buffer layer) has, for example, a thickness of about 40 ⁇ m and an impurity concentration of about 2 ⁇ 10 15 cm ⁇ 3 .
  • the impurity concentration of the second epitaxial layer NE2 is smaller than the impurity concentration of the first epitaxial layer NE1, and the impurity concentration of the second epitaxial layer NE2 is less than half of the impurity concentration of the first epitaxial layer NE1. More preferably. With such a configuration, the amount of excess carriers accumulated in the buffer layer during reverse recovery can be increased, and the tail current during reverse recovery can be increased, thereby making it possible to perform soft recovery.
  • the thickness of the first epitaxial layer NE1 matches the thickness of the first semiconductor layer L1
  • the thickness of the second epitaxial layer NE2 matches the thickness of the second semiconductor layer L2.
  • the depth of the deep trench DT is allowed to vary by about ⁇ 2 ⁇ m with respect to the thickness of the first epitaxial layer NE1. For this reason, the thickness of the first epitaxial layer NE1 and the thickness of the first semiconductor layer L1 do not completely match, but the n-type column region NC of the first semiconductor layer L1 is substantially formed by the first epitaxial layer NE1.
  • FIG. 31 is a graph showing current-voltage characteristics when a reverse bias is applied to the pn junction (diode TEG) in the semiconductor device of this application example.
  • (A) shows the case of the semiconductor device of this application example, that is, a device having “trench edge processing”, and
  • the thickness (tNE) of the epitaxial layer NE is 64 ⁇ m
  • the depth (tDT) of the deep trench DT is 24 ⁇ m
  • the vertical depth (tTS) of the scribe trench is 30 ⁇ m
  • the side surface The taper angle of S was 60 °.
  • the current is reduced to about 1/100 in the breakdown voltage range of 0 to about 1200 V compared to the case of the broken line of the graph (b) which is the comparative example. Yes.
  • the leakage current due to the exposed super junction structure is generated, whereas in the case of the application example (a), the leakage current is suppressed. I understand. As described above, the leakage current can be reduced by performing the end treatment of the trench.
  • FIG. 32 is a cross-sectional view schematically showing the configuration of the semiconductor device of application example 2 of the present embodiment.
  • the scribe trench TS is formed so that the side surface S is tapered.
  • the side surface of the scribe trench TS may be substantially vertical.
  • the cross-sectional shape of the scribe trench TS can be controlled by adjusting the etching conditions.
  • the channel stopper region CS is formed by oblique ion implantation.
  • the oblique ion implantation may be used even when the side surface of the scribe trench TS is tapered.
  • FIG. 33 is a plan view schematically showing the configuration of the semiconductor device of application example 3 of the present embodiment.
  • channel stopper regions CS are formed by ion implantation in scribe lines SL1 to SL3 extending in the Y direction and scribe lines SLa to SLc extending in the X direction.
  • ion implantation of the scribe lines SL1 to SL3 extending in the Y direction and the scribe lines SLa to SLc extending in the X direction may be performed separately.
  • the channel stopper region CSa is formed by ion implantation in the scribe lines SL1 to SL3 extending in the Y direction
  • the channel stopper region CSb is formed by ion implantation in the scribe lines SLa to SLc extending in the X direction. It may be formed. At this time, the channel stopper region CSb may be formed so as to surround the termination region TR (FIG. 33).
  • FIG. 34 is a cross-sectional view schematically showing the configuration of the semiconductor device of application example 4 of the present embodiment.
  • the first embodiment FIG. 3
  • the bottom surface B does not remain. It may be cut.
  • the semiconductor device formed on the semiconductor wafer (see FIGS. 5 and 8) is formed by dividing the tape-mounted semiconductor wafer into individual pieces with a diamond blade that rotates at high speed. The At this time, the semiconductor wafer corresponding to the width of the diamond blade is scraped off on the scribe line.
  • FIG. 35 is a cross-sectional view schematically showing a configuration of a semiconductor device according to Application Example 5 of the present embodiment.
  • the channel stopper region CS is formed by ion implantation.
  • the channel stopper region CS may be formed by embedding an n-type epitaxial layer in the scribe trench TS.
  • a buried n-type epitaxial layer is formed in the scribe trench TS and on the epitaxial layer NE by an epitaxial growth method.
  • an epitaxial layer made of SiC is grown while introducing n-type impurities.
  • the buried n-type epitaxial layer is removed by using a CMP method, an etch back method, or the like until the epitaxial layer (super junction structure) NE is exposed.
  • FIG. 36 is a cross-sectional view schematically showing the configuration of the semiconductor device of application example 6 of the present embodiment.
  • the channel stopper region CS is formed after the scribe trench TS is formed.
  • an epitaxial layer (super junction structure) including the inside of the scribe trench TS is formed.
  • a channel stopper region CS may be formed by ion implantation after an n-type epitaxial layer is formed on the NE as the cap layer CAP.
  • a cap layer (n-type epitaxial layer) CAP is also formed in the active region AC and the termination region TR.
  • the semiconductor regions (SR, CH, JTE) constituting the vertical MOSFET and the p-type semiconductor region JTE may be formed in the cap layer (n-type epitaxial layer) CAP.
  • FIG. 37 is a plan view schematically showing the configuration of the semiconductor device of application example 8 of the present embodiment.
  • the deep trench DT may be extended from end to end of the semiconductor wafer W.
  • the number of deep trenches DT is reduced to make the drawing easier to understand.
  • the uniformity of epitaxial growth is increased. That is, in any part of the deep trench DT, a p-type semiconductor region is epitaxially grown from the opposite side surface and bottom surface. Thereby, generation
  • the semiconductor device semiconductor chip
  • the side surface of the super junction structure described in the first embodiment is a channel.
  • the numbers of the n-type column region NC and the p-type column region PC drawn in the drawings for explaining the first and second embodiments are simplified for the convenience of description of the drawings, and are actually reduced in scale. Does not match.
  • one p-type column region PC is drawn in the width of the channel stopper formation region CSR, but this represents only a schematic image.
  • the width of the channel stopper formation region CSR in an actual device is, for example, about 100 to 200 ⁇ m.
  • a width of about 2 ⁇ m is adopted as the width of the p-type column region PC and the n-type column region NC
  • the width of one cycle is 4 ⁇ m. Therefore, the p-type column region PC and the n-type column region NC having about 25 to 50 periods exist in the channel stopper formation region CSR of the actual device.
  • the order of the processes (steps) shown in FIG. 15 may be changed, and the scribe trench formation and the ion implantation (S5, S6) may be performed during the transistor structure formation step (S7). That is, after the steps S1 to S4 are completed, the first transistor forming step is performed up to immediately before the activation annealing step after ion implantation in the transistor structure. Thereafter, scribe trench formation and ion implantation (S5, S6) are performed, and an activation annealing step of the impurity implanted into the transistor structure and the scribe trench is performed.
  • the ion implantation step in the transistor structure forming step can be performed using a flat semiconductor wafer in which a scribe trench is not yet formed, and a process such as photolithography can be advantageously performed. it can.
  • SiC epitaxial layers (NE, NE1, and NE2) serving as so-called drift layers are provided so as to be in direct contact with SiC semiconductor substrate 1S.
  • An intermediate layer composed of a single layer or a plurality of layers of SiC may be provided between the SiC epitaxial layer and the SiC epitaxial layer.
  • a buffer layer for the purpose of preventing stacking faults, a collector layer in an IGBT, a field stop layer, and the like are known. Therefore, the configuration having the SiC epitaxial layer on the SiC semiconductor substrate includes not only the configuration in which the SiC epitaxial layer is directly formed, but also the configuration having the intermediate layer as described above.
  • Appendix 1 A super having a plurality of first semiconductor pillars of a first conductivity type and a plurality of second semiconductor pillars of a second conductivity type opposite to the first conductivity type, formed in a first epitaxial layer on a substrate layer.
  • a method of manufacturing a semiconductor device having a junction structure (A) preparing a semiconductor substrate having the substrate layer and the first epitaxial layer on the substrate layer; (B) forming the plurality of first semiconductor pillars by forming a plurality of first grooves having a depth smaller than the thickness of the epitaxial layer in the first epitaxial layer; (C) forming the second semiconductor pillar by forming the embedded semiconductor film of the second conductivity type in the first groove; (D) forming a second groove that is smaller than the thickness of the epitaxial layer and deeper than the depth of the first groove in a scribe region that crosses the first and second semiconductor pillars; (E) forming a channel stopper region of the first conductivity type in the second groove portion; (F) forming a device on the super junction structure; (G) cutting the scribe region to separate the semiconductor substrate; A method for manufacturing a semiconductor device, comprising:
  • the step (e) is a method of manufacturing a semiconductor device, which is a step of ion-implanting the first conductivity type impurity into the side and bottom surfaces of the second groove.
  • the step (e) is a method of manufacturing a semiconductor device, which is a step of embedding the semiconductor region of the first conductivity type in the second groove.
  • a method for manufacturing a semiconductor device comprising a step of forming a second epitaxial layer on the first epitaxial layer including the inside of the second groove between the step (d) and the step (e).

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Abstract

半導体装置の特性を向上させる。ｐ型カラム領域ＰＣとｎ型カラム領域ＮＣとが周期的に配置されたスーパージャンクション構造体を有する半導体装置を次のように構成する。この半導体装置は、活性領域ＡＣと、活性領域ＡＣの周囲を取り囲む終端領域ＴＲと、終端領域ＴＲの周囲を取り囲むチャネルストッパ領域ＣＳとを有する。そして、四辺形の半導体チップを画定するように設けられ、Ｙ方向に平行する複数の第１チップ端部（ＳＬ１部、ＳＬ２部）において、少なくともｐ型カラム領域ＰＣとｎ型カラム領域ＮＣの側面は、ｎ型カラム領域ＮＣよりも不純物濃度が高い、ｎ型のチャネルストッパ領域ＣＳで覆われている。このように、スーパージャンクション構造体の側面をチャネルストッパ領域ＣＳで覆うことにより、ｐ型カラム領域ＰＣの端部に生じるボイドを切り離すことができ、半導体装置の特性を向上させることができる。

Description

半導体装置
　本発明は、半導体装置に関し、例えば、スーパージャンクション構造を有する半導体装置に好適に利用できるものである。
　高耐圧を必要とし、大きな電流が流れる縦型パワーデバイスの大幅な低損失化を目的として、従来のシリコン（Ｓｉ）に代わる新しい半導体材料である炭化シリコン（ＳｉＣ）を半導体として用いる半導体装置が検討されている。ＳｉＣは、絶縁破壊電界強度がＳｉに比べ約１０倍大きいため、耐圧を維持するドリフト層を薄く、且つ高濃度にすることができ、導通損失を低減できる半導体材料である。
　また、縦型パワーデバイスにおいて、耐圧を維持しつつオン抵抗を低減するために、スーパージャンクション構造の採用が検討されている。
　例えば、特許文献１には、炭化珪素（ＳｉＣ）単結晶からなる基板を用いた半導体装置が開示されている。そして、この半導体装置は、トレンチの内部に埋め込まれた半導体層からなるｐ型カラム領域と、隣り合うトレンチの間の基板の部分からなるｎ型カラム領域とによって構成されるスーパージャンクション構造を有している。
　また、特許文献２には、活性領域と、当該活性領域を囲んでいる終端領域と、当該活性領域および当該終端領域の各々にそれぞれが交互に配置された第１および第２導電型の複数のピラーと、を含む電力デバイスが開示されている。また、終端トレンチの周辺領域にメサギャップが配置されることが開示されている（図３１、図３２）。
　また、特許文献３には、半導体装置のチップ化の際に、超接合構造（スーパージャンクション構造又は略してＳＪ構造）の切断面が露出するストライプ状パターンを備える場合であっても、切断面に露出するＳＪ構造に起因する漏れ電流の発生を抑制する半導体ウエハおよび半導体装置が開示されている。より具体的は、ストライプ状パターンのＳＪ構造の場合に、ウエハから半導体チップを切り出すための切断領域１８にウェットエッチングにより、Ｖ字溝１７を形成し、その切断面が露出した側壁表面に高濃度ｎ型表面層１９を形成している（図４、図８、図９）。そして、切断領域１８に形成されるエッチング溝は、ＲＩＥによる異方性のドライエッチングにより基板表面に対して垂直な側壁を有するＵ字溝であってもよい旨が記載されている。
　また、特許文献４には、ボイドがなく、生産性が高いスーパージャンクション構造を備えた半導体チップ及びその製造方法について開示されている。より具体的には、ウエハ全面に一方向に延びるスーパージャンクション構造をトレンチ埋込により形成し、ダイシングラインＤＬに沿って複数のチップに切り分ける工程（図４）が記載されている。この時、半導体チップ１の終端部におけるｎ型シリコン層１２およびｐ型シリコンピラー１４の断面が露出するダイシング面ＤＳにおいて、ｎ型シリコン層１２及びｐ型シリコンピラー１４の上部を部分的に覆うように、ｎ型シリコン層１２よりも不純物濃度高いｎ＋型の拡散領域２０が形成されている（図１、図３）。
　また、特許文献５には、スーパージャンクション構造において、埋込トレンチの先端での不純物層の結晶欠陥を要因とする耐圧低下やリーク電流増加を抑制できる半導体装置について開示されている。より具体的には、ｎ型ドリフト層Ｊ１に形成したストライプ状のトレンチＪ４内をｐ型領域３で埋め込むときに、トレンチＪ４の先端部（図７中一点鎖線で囲んだ領域）に結晶欠陥が発生する（図３）ため、トレンチの先端部に欠陥除去トレンチ１３を形成して欠陥を除去する工程（図４）が、記載されている。この欠陥除去トレンチ１３の側壁面はイオン注入によりｎ型領域１４とされ、さらに１３の内部は絶縁部材１５で埋め込まれている（図１、図２、図５）。
特許第６１６４６７２号公報 特表２０１０－５４１２１２号公報（ＷＯ２００９／０３９４４１） 特開２０１０－２８０１８号公報 特開２０１０－４５２０３号公報 特開２０１２－１９０８８号公報
　本発明者は、スーパージャンクション構造を採用し、かつ、ＳｉＣ基板を用いた、縦型パワーＭＯＳＦＥＴの研究開発に従事しており、その性能の向上について、鋭意検討している。
　そして、ＳｉＣ基板へのスーパージャンクション構造の適用に際し、追って詳細に説明するように、カラムを構成するトレンチを埋め込む際、ボイドが発生し、このボイドにより、半導体装置の特性劣化（リーク電流）が生じることが判明した。
　そこで、上記ボイドの影響を回避した半導体装置の構成や製造工程の検討が望まれる。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　本願において開示される一実施の形態に示される半導体装置は、第１導電型のＳｉＣ半導体基板と、前記ＳｉＣ半導体基板の上に設けられ、前記ＳｉＣ半導体基板よりも不純物濃度が低い第１導電型のＳｉＣエピタキシャル層と、前記ＳｉＣエピタキシャル層内の一部として設けられ、前記ＳｉＣ半導体基板の主面においてそれぞれ第１方向に沿って延在し、交互に周期的に配置された第１導電型の第１半導体ピラーおよび第２導電型の第２半導体ピラーを含む第１半導体層と、前記ＳｉＣエピタキシャル層内で前記第１半導体層を除外した層であって、前記半導体基板と前記第１半導体層の間に位置する第１導電型の第２半導体層と、前記第１半導体層の主面上に設けられたデバイス活性領域と、前記第１半導体層の主面上に設けられ、前記デバイス活性領域の周囲を取り囲む終端領域と、前記第１半導体層の主面上に設けられ、前記終端領域の周囲を取り囲み、前記ＳｉＣエピタキシャル層よりも高い不純物濃度を持ち、第１導電型のチャネルストッパ領域と、四辺形の半導体チップを画定するように設けられ、前記１方向と交差する第２方向に平行する複数の第１チップ端部、および前記第１方向に平行する複数の第２チップ端部と、を有し、前記第１チップ端部は、前記第１半導体層から前記第２半導体層の途中までの断面の高さを持つ第１側面と、前記第２半導体層の途中から前記半導体基板の裏面に達する高さを持つ第２側面と、を有し、前記第１チップ端部において、前記第１側面の表面は、前記第１半導体ピラーおよび前記ＳｉＣエピタキシャル層よりも不純物濃度が高い第１導電型の不純物領域で覆われ、前記チャネルストッパ領域と接続されている。
　本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を模式的に示す斜視図である。 実施の形態１の半導体装置の構成を模式的に示す上面図である。 実施の形態１の半導体装置の構成を模式的に示す断面図である。 実施の形態１の半導体装置の構成を模式的に示す断面図である。 実施の形態１の半導体装置の露光単位領域の構成を模式的に示す平面図である。 実施の形態１の半導体装置の露光単位領域の構成を模式的に示す断面図である。 実施の形態１の半導体装置の露光単位領域の構成を模式的に示す断面図である。 半導体ウエハを示す平面図である。 ｐ型カラム領域のボイドを示す平面図である。 ｐ型カラム領域のボイドを示す断面図である。 ディープトレンチの端部に生じたボイドを示す写真である。 ｐ型カラム領域のボイドとスクライブラインの位置関係を示す平面図である。 ｐ型カラム領域のボイドとスクライブラインの位置関係を示す断面図である。 ボイドの内側のスクライブラインに沿って切り出した半導体装置の斜視図である。 実施の形態１の半導体装置の製造工程を示す図（フロー図）である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態２の応用例１の半導体装置の構成を模式的に示す断面図である。 実施の形態２の応用例１の半導体装置のリーク電流の測定結果を示す図である。 実施の形態２の応用例２の半導体装置の構成を模式的に示す断面図である。 実施の形態２の応用例３の半導体装置の構成を模式的に示す平面図である。 実施の形態２の応用例４の半導体装置の構成を模式的に示す断面図である。 実施の形態２の応用例５の半導体装置の構成を模式的に示す断面図である。 実施の形態２の応用例６の半導体装置の構成を模式的に示す断面図である。 実施の形態２の応用例８の半導体装置の構成を模式的に示す平面図である。
　以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
　また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
　また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かり易くするため、特定の部位を相対的に大きく表示する場合がある。
　（実施の形態１）
　［構造説明］
　図１は、本実施の形態の半導体装置の構成を模式的に示す斜視図である。図２は、本実施の形態の半導体装置の構成を模式的に示す上面図であり、図３、図４は、本実施の形態の半導体装置の構成を模式的に示す断面図である。図３は、例えば、図２のＡ－Ａ断面部に対応し、図４は、例えば、図２のβ－β断面部に対応する。
　本実施の形態の半導体装置は、ＳｉＣ基板を用いた縦型のパワーデバイスであり、後述するように、例えば、縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有する（図２８参照）。なお、図１、図３、図４等においては、縦型のパワーデバイスの詳細な構成部（ソース電極、ドレイン電極を含む）を省略して表示している。
　図１、図２に示すように、本実施の形態の半導体装置（半導体チップ）の上面からの平面視における形状は、矩形状である。そして、本実施の形態の半導体装置は、活性領域ＡＣと、終端領域ＴＲと、周辺領域ＰＥＲとを有している。活性領域（デバイス活性領域）ＡＣは、略矩形の半導体装置の中央部に配置され、終端領域ＴＲは、活性領域ＡＣの外側を囲むように配置され、周辺領域ＰＥＲは、終端領域ＴＲを囲むように配置されている。そして、周辺領域ＰＥＲの端部には、チャネルストッパ領域ＣＳが設けられている。別の言い方をすれば、周辺領域ＰＥＲの内部であって、その端部に沿って、矩形環状に、チャネルストッパ領域ＣＳが設けられている。矩形環状のチャネルストッパ領域ＣＳは、内壁と外壁を有する。外壁は、半導体チップの端部に位置する。なお、チャネルストッパ領域ＣＳの形成領域を“ＣＳＲ”で示す。
　図１～図４に示すように、活性領域ＡＣ、終端領域ＴＲおよび周辺領域ＰＥＲ（但し、チャネルストッパ形成領域ＣＳＲを除く）には、ライン状のｐ型カラム領域（ｐ型ピラー、半導体ピラー）ＰＣとライン状のｎ型カラム領域（ｎ型ピラー、半導体ピラー）ＮＣとが交互に周期的に配置された構造体が形成されている。即ち、ライン状のｐ型カラム領域ＰＣとライン状のｎ型カラム領域ＮＣとは、チャネルストッパ領域ＣＳの内壁（内端部）まで延在している。
　ｐ型カラム領域ＰＣとｎ型カラム領域ＮＣとが交互に周期的に配置された構造を、スーパージャンクション（Superjunction）構造と言う。スーパージャンクション構造は、ＳＪ構造や超接合構造と呼ばれることもある。ｐ型カラム領域ＰＣとｎ型カラム領域ＮＣとが交互に周期的に配置された構造体の活性領域ＡＣに、パワーデバイス（縦型のＭＯＳＦＥＴ）が形成される（図２８参照）。このようなスーパージャンクション構造により、縦方向に延びるｐｎ接合から、横方向に空乏層が延びるため、耐圧を確保することができる。図３、図４に示すＳＪ構造は、エピタキシャル層ＮＥの一部として形成され、エピタキシャル層ＮＥは、ＳＪ構造が形成される第１半導体層Ｌ１と、第１半導体層Ｌ１を除外した残りとしての第２半導体層Ｌ２とによって構成されると定義できる。このようにエピタキシャル層ＮＥの途中の深さにｎ型およびｐ型ピラーが形成される構造を、セミスーパージャンクション構造と呼ぶこともできる。このようなｐカラム深さがドリフト層厚さよりも浅いセミＳＪ構造においては、ボディダイオードの逆回復時にドリフト層の完全空乏化が起こりにくく、逆回復電流がテールを引くソフトリカバリ波形になり易い。このため回路の寄生インダクタンスによる電圧跳ね上がりが抑制され、過電圧による素子破壊やリンギングが抑えられる効果がある。
　ここで、本実施の形態においては、半導体装置（半導体チップ）の端部にチャネルストッパ形成領域ＣＳＲが設けられ、チャネルストッパ領域ＣＳの内壁まで延在するｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣをチャネルストッパ領域ＣＳで覆っている。別の言い方をすれば、ｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣの側面の露出断面がチャネルストッパ領域ＣＳで覆われている。チャネルストッパ領域ＣＳは、ｎ型の領域とされ、その不純物濃度（ドーピング濃度）は、ｎ型カラム領域ＮＣの不純物濃度より少なくとも１０倍以上高濃度とされる。
　本実施の形態の半導体チップ（半導体装置）ＣＨ１１は、図５、図８を参照しながら後述する半導体ウエハＷから切り出した個片であり、四辺形のチップを画定するように設けられた４つのチップ端部を持つ。図２、３に示すようにＹ方向（第２方向と呼ぶこともできる）に平行な２つの第１チップ端部ＣＥＰ１は、Ｙ方向の２つのスクライブラインＳＬ１、ＳＬ２で形成される。図３に示すとおり、この第１チップ端部ＣＥＰ１は、ｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣの露出断面を含む側面（または第１側面）Ｓと、基板１Ｓおよびエピタキシャル層ＮＥの露出断面である第２側面ＳＳ２に大別される。本実施の形態では、後述するようにデバイス作成上の便宜により側面Ｓのみを選択的にチャネルストッパ領域ＣＳで覆うことが好ましいが、原理的には第１チップ端部ＣＥＰ１全体をチャネルストッパ領域ＣＳで覆っても良い。なお、図３の第１チップ端部ＣＥＰ１は、側面Ｓおよび第２側面ＳＳ２に加えて、段差部を形成する底面Ｂの構造も有している。この底面Ｂの構造はオプションであり、後の応用例で示すとおり省略することもできる。
　一方、図２、４に示すようにＸ方向（第１方向と呼ぶこともできる）に平行な２つの第２チップ端部ＣＥＰ２は、Ｘ方向の２つのスクライブラインＳＬａ、ＳＬｂで形成される。第２チップ端部ＣＥＰ２では、基板１Ｓ、エピタキシャル層ＮＥ、およびｎ型カラム領域ＮＣのｎ型の領域の露出断面がある。この第２チップ端部ＣＥＰ２をチャネルストッパ領域ＣＳで覆うこともできるが、リーク電流の低減のためには必須ではない。また第２チップ端部ＣＥＰ２は、ｎ型カラム領域ＮＣの真上である必要は無くｐ型カラム領域ＰＣを平行に切断する領域で切っても良い。即ち、第２チップ端部ＣＥＰ２によっておこるリーク電流は顕著ではない。
　本実施の形態においては、ｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣの露出断面をチャネルストッパ領域ＣＳで覆うことにより、リーク電流を低減することができる。より具体的には、スーパージャンクション構造体の側面をチャネルストッパ領域ＣＳで覆うことにより、後述するｐ型カラム領域ＰＣの端部に生じるボイドを切り離すことが可能となり、リーク電流を低減するなど、半導体装置の特性を向上させることができる。
　図５は、本実施の形態の半導体装置の露光単位領域の構成を模式的に示す平面図であり、図６、図７は、本実施の形態の半導体装置の露光単位領域の構成を模式的に示す断面である。例えば、図６は、図５のＡ－Ａ断面部に対応し、図７は、例えば、図５のβ－β断面部に対応する。図５の平面図は、４つの半導体チップ（ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２）の形成領域を示し、この領域ＳＨは、例えば、半導体装置の製造工程におけるワンショットの露光領域（露光単位領域）に対応する。図８は、半導体ウエハＷを示す平面図である。上記領域（ワンショットの露光領域）ＳＨは、例えば、図８の１～２４で示す矩形領域に対応する。
　図５～図７に示すように、上記領域（ワンショットの露光領域）ＳＨにおいては、図１～図４を参照しながら説明した、本実施の形態の半導体装置（半導体チップ）がＸ方向に２個、Ｙ方向に２個（２×２）並べて配置され、合計４個分の半導体装置（半導体チップ）が形成されている。このような複数の半導体装置（半導体チップ）が形成された半導体ウエハ（Ｗ）を、Ｘ方向、Ｙ方向に切断することにより、半導体装置（半導体チップ）を切り出すことができる。Ｘ方向またはＹ方向に沿った切断線を“スクライブライン（ＳＬ１～ＳＬ３、ＳＬａ～ＳＬｃ）”と言う。
　［検討事項］
　次いで、上記構成の半導体装置を見出すに至った検討事項について以下に説明する。
　前述したスーパージャンクション構造体を構成するｐ型カラム領域ＰＣは、ＳｉＣ基板に設けられたディープトレンチ（溝）ＤＴ内に、エピタキシャル成長法を用いてｐ型の半導体領域を埋め込むことにより形成する（いわゆる、トレンチフィル法）。このｐ型の半導体領域の埋め込みの際、平面視においてＸ方向に延在するディープトレンチＤＴの端部において、埋め込み不良が生じ、ボイドＶＤが形成されることが判明した。図９、図１０は、ｐ型カラム領域のボイドを示す平面図および断面図である。図１１は、ディープトレンチの端部に生じたボイドを示す写真である。図９、図１０等において、ボイドＶＤの形成領域を“ＶＤＲ”で示す。
　図１１において、灰色で示されるｐ型カラム領域の端部近傍に、黒色で示されるボイドを確認することができる。図９～図１１に示すようなボイドＶＤは、ディープトレンチＤＴの場所により、エピタキシャル成長性が異なることにより生じるものと考えられる。即ち、平面視においてＸ方向に延在するディープトレンチＤＴの中央部においては、対向する側面と底面とからｐ型の半導体領域がエピタキシャル成長する。これに対し、平面視においてＸ方向に延在するディープトレンチＤＴの端部においては、対向する側面と底面とに加え、Ｙ方向に延在する側面からもｐ型の半導体領域がエピタキシャル成長する。このため、エピタキシャル成長速度の不均一が生じ、ボイドＶＤが生じるものと考えられる。特に、常圧に近い雰囲気で行われるＳｉＣのエピタキシャル成長においては、減圧雰囲気で行われるＳｉのエピタキシャル成長と異なり、上記のようなボイドＶＤが発生しやすい。
　このようなボイドＶＤを含めて半導体装置（半導体チップ）を切り出した場合（図１０参照）、即ち、Ｘ方向に延在するディープトレンチＤＴの端部のさらに外側にスクライブライン（ＳＬ１、ＳＬ３）を設け、これに沿って半導体装置（半導体チップ）を切り出した場合、半導体装置（半導体チップ）内にボイドＶＤが取り込まれてしまう。この場合、ボイドＶＤに沿ったリーク電流が生じ、半導体装置の性能が劣化してしまう。
　このようなボイドＶＤの影響を回避するため、図１２、図１３に示すように、ボイドＶＤの内側にスクライブライン（ＳＬ１、ＳＬ３）を設け、これに沿って半導体装置（半導体チップ）を切り出すことが考えられる。図１２、図１３は、ｐ型カラム領域のボイドとスクライブライン（ＳＬ１、ＳＬ３）の位置関係を示す平面図および断面図である。
　しかしながら、この場合、図１４に示すように、半導体チップの端部において、ｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣが露出してしまう。図１４は、ボイドの内側のスクライブラインに沿って切り出した半導体装置（半導体チップ）の斜視図である。このように、ｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣが露出すると、ｐｎ接合から横方向に延びる空乏層、即ち、高電界が印加されている空乏層が露出することとなる。このような構成では、半導体チップの端部においてリーク電流が生じ、デバイス動作に不都合が生じる。
　そこで、本実施の形態の半導体装置においては、前述したとおり、ｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣの端部（図１４のｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣの露出表面）をチャネルストッパ領域ＣＳで覆うことにより、上記不都合を回避することができる。
　さらに、ＳｉＣ層においては、半導体チップの端部における、ｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣの深さより深いイオン注入が困難であるため、前述したように、スクライブ領域において、スクライブ用トレンチを形成し、半導体チップの端部（側壁）にテーパ（Ｓ）を設けた後、イオン注入によりチャネルストッパ領域ＣＳを形成することにより、ｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣをチャネルストッパ領域ＣＳで覆うことができる。
　このように、本実施の形態の半導体装置によれば、ボイドＶＤの影響を回避し、ｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣが露出することによる不都合を回避することができる。
　［製法説明］
　次いで、図１５～図２７を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図１５は、本実施の形態の半導体装置の製造工程を示す図（フロー図）である。図１６～図２９は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
　まず、図１５のステップＳ１に示すように、エピウエハを準備する。エピウエハとは、図１６に示す、主面（表面、上面）上にｎ型半導体層からなるエピタキシャル層ＮＥが形成されたＳｉＣ基板１Ｓである。ＳｉＣ基板１Ｓは、リン（Ｐ）または窒素（Ｎ）などのｎ型不純物が導入されたＳｉＣよりなる。ＳｉＣ基板１Ｓとしては、オフ角を有する基板を用いてもよい。オフ角としては、例えば、（０００１）面が＜１１－２０＞方向に４°傾いた主面を有するＳｉＣ基板を用いることできる。また、ＳｉＣ基板１Ｓとしては、六方晶系の基板として、４Ｈポリタイプの基板（４Ｈ－ＳｉＣ）または６Ｈポリタイプの基板（６Ｈ－ＳｉＣ）を用いることができる。
　また、エピタキシャル層ＮＥは、ＳｉＣ層よりなり、例えば、リン（Ｐ）または窒素（Ｎ）などのｎ型不純物を導入しながらＳｉＣ層をエピタキシャル成長させることにより形成する。エピタキシャル層ＮＥにおいて、その厚み（ｔＮＥ）は例えば３３μｍ程度であり、不純物濃度は３．０×１０１６ｃｍ－３程度である。なお、エピタキシャル層ＮＥの厚み（ｔＮＥ）は、必要となるデバイス耐圧と、スーパージャンクションを形成するディープトレンチの深さとから設計するが、典型的には５～１００μｍ程度である。また、エピタキシャル層ＮＥの不純物濃度は、カラム幅に依存し、典型的には１×１０１５～１×１０１８ｃｍ－３程度とすることが好ましい。
　次いで、図１５のステップＳ２に示すように、ディープトレンチを形成する。例えば、図１７に示すように、フォトリソグラフィおよびエッチング技術を用いて、エピタキシャル層ＮＥのｐ型カラム領域ＰＣの形成領域に開口を有するハードマスク(図示せず）を形成する。次いで、図１７に示すように、上記ハードマスクをマスクとしてエピタキシャル層ＮＥをエッチングする。これにより、ｐ型カラム領域ＰＣの形成領域のエピタキシャル層ＮＥが除去され、ディープトレンチＤＴが形成される。ディープトレンチＤＴは、Ｘ方向に延在するライン状である（図１８）。ディープトレンチＤＴのＸ方向の長さは、例えば、９ｍｍ程度であり、幅は、２～３μｍ程度である。ディープトレンチＤＴの繰り返し周期（ピッチ）は４～６μｍ程度である。具体的には、幅２．５μｍ、ピッチ５μｍとすることができる。ディープトレンチＤＴの深さ（ｔＤＴ）は、２８μｍ程度である。なお、隣り合うディープトレンチＤＴの間のエピタキシャル層ＮＥの部分がｎ型カラム領域ＮＣとなる。次いで、上記ハードマスク(図示せず）を除去する。
　次いで、図１５のステップＳ３に示すように、埋戻しエピ成膜（埋め込みｐ型エピタキシャル層の成膜）を行う。例えば、図１９に示すように、エピタキシャル成長法により、ディープトレンチＤＴの内部およびエピタキシャル層ＮＥ上に、埋め込みｐ型エピタキシャル層ＰＥを形成する。例えば、アルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を導入しながらＳｉＣよりなるエピタキシャル層を成長させる。この際、図９、図１０等を参照しながら説明したボイドが生じ得る。
　次いで、図１５のステップＳ４に示すように、平坦化を行う。例えば、図２０に示すように、ディープトレンチＤＴの上部の埋め込みｐ型エピタキシャル層ＰＥを、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法やエッチバック法などを用いて除去する。これにより、埋め込みｐ型エピタキシャル層（ＰＥ）よりなるｐ型カラム領域ＰＣが形成される。また、別の言い方をすれば、複数のｐ型カラム領域ＰＣと、複数のｎ型カラム領域ＮＣとから成るエピタキシャル層（スーパージャンクション構造体）が形成される。ｎ型カラム領域ＮＣは、エピタキシャル層ＮＥの残存部分であるためエピタキシャル層ＮＥと同じ不純物濃度を持つ。ｐ型カラム領域ＰＣの不純物濃度は、ＳＪ構造設計に依存し１×１０１５～１×１０１８ｃｍ－３とされる。ｐ型カラム領域ＰＣの不純物濃度は、ｎ型カラム領域ＮＣの面積および不純物濃度、エピタキシャル層ＮＥでディープトレンチＤＴが形成されない部分（第２半導体層Ｌ２）の面積および不純物濃度、およびｐ型カラム領域の面積から、それらがチャージバランスするよう決定される。
　以上の工程により、活性領域ＡＣと、終端領域ＴＲと、周辺領域ＰＥＲとにおいて、Ｘ方向に延在するライン状のｐ型カラム領域ＰＣとＸ方向に延在するライン状のｎ型カラム領域ＮＣとがＹ方向に交互に周期的に配置されたスーパージャンクション構造体が形成される（図２１）。
　次いで、図１５のステップＳ５に示すように、スクライブ用トレンチを形成する。例えば、図２２、図２３に示すように、Ｙ方向に延在するスクライブラインＳＬ１～ＳＬ３部に、スクライブ用トレンチＴＳを形成する。例えば、フォトリソグラフィおよびエッチング技術を用いて、スーパージャンクション構造体（ｐ型カラム領域ＰＣとｎ型カラム領域ＮＣ）上であって、スクライブラインＳＬ１～ＳＬ３上に開口を有するハードマスク(図示せず）を形成する。次いで、上記ハードマスクをマスクとしてスーパージャンクション構造体をエッチングする。これにより、スクライブラインＳＬ１～ＳＬ３部のスーパージャンクション構造体が除去され、スクライブ用トレンチＴＳが形成される。スクライブ用トレンチＴＳは、Ｙ方向に延在するライン状である（図２３）。スクライブ用トレンチＴＳの深さは、スーパージャンクション構造体（ｐ型カラム領域ＰＣとｎ型カラム領域ＮＣ）の厚さ（深さ）以上である。また、このスクライブ用トレンチＴＳの垂直深さ（ｔＴＳ＝約３０μｍ）は、ディープトレンチＤＴの深さ（ｔＤＴ＝約２８μｍ）以上であり、エピタキシャル層ＮＥの厚さ（ｔＮＥ＝約３３μｍ）よりは小さく、基板１Ｓに達するまで深く掘り込む必要はない。炭化珪素結晶（ＳｉＣ結晶）は非常に硬い結晶であるためエッチングが困難であり、深い溝のエッチングを行う場合には時間がかかるため、このように基板１Ｓの手前でＲＩＥ（Reactive Ion Etching）を完了できる素子構造は、プロセススループット上の利点となる。また、スクライブ用トレンチＴＳは、側面Ｓと底面Ｂとを有し、側面Ｓはテーパ状である。このように側面Ｓがテーパ状で底面Ｂが水平となるような形状のスクライブ用トレンチＴＳを、ＳｉＣ結晶層に対して形成するためには６フッ化硫黄（ＳＦ６）ガスを用いたＲＩＥ技術を用いる。ＳｉＣ結晶は難加工性のため、テーパ付の深いトレンチを形成するためには、ハードマスクの選択比を向上させつつ、マスクの後退エッチングを制御する必要がある。ＲＩＥ装置は、上部電極とそれに対向する下部電極とを備え、この下部電極を内蔵する静電チャック上に被加工物であるＳｉＣウエハを設置して処理を行う。この時、選択比を向上させるためには、ウエハを設置する静電チャック（下部電極）を５０℃から１００℃に温度制御することが効果的である。さらに、下部電極の投入パワーとの兼ね合いにより（高めに設定：３００Ｗ以上）、ハードマスクの後退を制御し、テーパ角度を変化させることができる。
　例えば、図２２におけるスクライブ前の底面Ｂの幅（Ｘ方向の長さ）は、１００μｍ程度である。また、側面Ｓの幅（Ｘ方向の長さ）は、１７μｍ～３０μｍ程度である。例えば、側面Ｓのテーパ角（傾斜角）が、４５°の場合、側面Ｓの幅（Ｘ方向の長さ）は、３０μｍ程度となり、底面Ｂまでの垂直深さは３０μｍ程度となる。側面Ｓのテーパ角（傾斜角）が、６０°の場合、側面Ｓの幅（Ｘ方向の長さ）は、１７μｍ程度となり、底面Ｂまでの垂直深さは３０μｍ程度となる。次いで、スクライブ用トレンチＴＳ形成用の上記ハードマスク(図示せず）を除去する。
　次いで、図１５のステップＳ６に示すように、選択的なイオン注入法により、チャネルストッパ領域を形成する。例えば、図２４、図２５に示すように、Ｙ方向に延在するスクライブラインＳＬ１～ＳＬ３部およびＸ方向に延在するスクライブラインＳＬａ～ＳＬｃ部に、チャネルストッパ領域ＣＳを、イオン注入により形成する。例えば、フォトリソグラフィ技術およびエッチング技術を用いて、スクライブラインＳＬ１～ＳＬ３部およびスクライブラインＳＬａ～ＳＬｃ部上に開口部を有するハードマスク(図示せず）を形成する。次いで、このハードマスク(図示せず）をマスクとして、リン（Ｐ）または窒素（Ｎ）などのｎ型不純物を注入することにより、チャネルストッパ領域ＣＳを形成する。なお、ハードマスクに代えて、フォトレジスト膜をマスクとして、ｎ型不純物を注入してもよい。
　ここで、スクライブ用トレンチＴＳの側面Ｓがテーパ状であるため、スーパージャンクション構造体（ｐ型カラム領域ＰＣとｎ型カラム領域ＮＣ）の側面（露出表面）を覆うようにチャネルストッパ領域ＣＳを形成することができる。このチャネルストッパ領域ＣＳのｎ型不純物の濃度は、エピタキシャル層ＮＥ、即ち、ｎ型カラム領域ＮＣのｎ型不純物の濃度より高い。チャネルストッパ領域ＣＳのｎ型不純物の濃度は例えば１×１０１８ｃｍ－３程度である。不純物の注入深さは、水平面において、表面から約１μｍである。このような条件で不純物を注入した場合において、側面Ｓのテーパ角が４５°の場合には、側面Ｓの表面から垂直方向の深さが約０．７μｍ程度まで不純物が注入される。また、側面Ｓのテーパ角が６０°の場合には、側面Ｓの表面から垂直方向の深さが約０．５μｍ程度まで不純物が注入される。
　一般に、側面Ｓにおける表面から垂直方向の不純物の注入深さ（ｄ２）は、以下の（式１）で表せる。
ｄ２＝ｄ１・ｓｉｎ（９０－θ）…（式１）
ここで、ｄ１は水平面における不順物の注入深さであり、θは側面Ｓのテーパ角である。なお、θは水平面を基準（θ＝０°）としており、スクライブ用トレンチＴＳの側面が垂直の場合にはθ＝９０°となる。
　側面Ｓにおける電荷量Ｑ１は、以下の（式２）で表せる。
Ｑ１＝ｎ１・ｄ２＝ｎ１・ｄ１・ｓｉｎ（９０－θ）…（式２）
ここで、ｎ１は側面Ｓに注入したｎ型不純物の濃度である。
　一方、電荷量（Ｑ２）は、以下の（式３）で表せる。
Ｑ２＝（［ＳｉＣの誘電率]・Ｅｃ）／（電気素量ｅ）…（式３）
ＳｉＣ基板の絶縁破壊電界強度（Ｅｃ）が３ＭＶ／ｃｍの場合、電荷量（Ｑ２）は、１．６１×１０１３ｃｍ－２となる。なお［ＳｉＣの誘電率]＝８．５９×１０－１３Ｆｃｍ－１、電気素量ｅ＝１．６×１０－１９Ｃとした。
　Ｑ１がＱ２よりも大きいことは、空乏層がチップ表面に露出しないことを意味するため、側面Ｓの電荷量をＱ１＞Ｑ２となるようにスクライブ用トレンチＴＳの側面を設計すればよい。Ｑ１＞Ｑ２の関係より以下の（式４）を得ることができる。
ｎ１・ｄ１・ｓｉｎ（９０－θ）＞１．６１×１０１３ｃｍ－２…（式４）
　さらに、ｎ１＝１×１０１８ｃｍ－３、ｄ１＝１μｍとして、この（式４）をθについて解くと、以下の（式５）を得ることができる。
θ＜９０－ａｓｉｎ（０．１６１）≒８０…（式５）
即ち、上記条件では、テーパ角が約８０°以下であればスクライブ用トレンチＴＳの端部の電界上昇によるリーク電流の抑制が可能となる。
　以上のようにして斜め方向からのイオン注入（斜めインプラ）を必要とせず、基板の最表面に対して垂直方向から１回のイオン注入で、基板の最表面、側面Ｓ、底面Ｂに対して適切なイオン注入が行える。次いで、イオン注入用の上記ハードマスク(図示せず）を除去する。
　次いで、図１５のステップＳ７に示すように、トランジスタ構造体等を形成する。例えば、図２６、図２７に示すように、チャネルストッパ領域ＣＳで区画された略矩形の領域の中央部に配置された活性領域ＡＣにパワーデバイス（素子）を形成する。また、活性領域ＡＣを囲む終端領域ＴＲに終端構造体（半導体領域）を形成する。
　パワーデバイスの構成に制限はないが、例えば、図２８に示す縦型のＭＯＳＦＥＴを形成する。また、終端領域ＴＲに形成される終端構造体の構成に制限はないが、例えば、図２９に示すｐ型半導体領域ＪＴＥを形成する。縦型のＭＯＳＦＥＴおよびｐ型半導体領域ＪＴＥの形成工程の一例を図２８、図２９を参照しながら説明する。
　活性領域ＡＣにおいて、選択的なイオン注入法により、アルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を導入することによりチャネル領域ＣＨを形成する。選択的なイオン注入法とは、不純物の注入領域に開口を有するマスク膜をマスクとして、選択的に不純物を導入する方法である。この際、終端領域ＴＲにおいても、ｐ型不純物を導入することによりｐ型半導体領域ＪＴＥを形成する。ｐ型半導体領域ＪＴＥは、活性領域ＡＣを囲むように設けられている。ＪＴＥは、“Junction Termination Extension”の略であり、終端構造体の一種である。
　次いで、活性領域ＡＣにおいて、選択的なイオン注入法により、ｎ型不純物を導入することによりソース領域ＳＲを形成する。ソース領域ＳＲは、チャネル領域ＣＨ内に形成される。
　次いで、スーパージャンクション構造体（ｐ型カラム領域ＰＣとｎ型カラム領域ＮＣ）上にゲート絶縁膜ＧＩを形成し、このゲート絶縁膜ＧＩ上に導体膜を形成する。ゲート絶縁膜ＧＩは、例えば、酸化シリコンからなり、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成される。また、熱酸化法により形成してもよい。ゲート絶縁膜ＧＩは酸化シリコン膜に限らず、例えば、酸化ハフニウム膜などの高誘電率膜であってもよい。導体膜は、例えば、多結晶シリコンからなり、例えば、ＣＶＤ法により形成される。
　次いで、導体膜をパターニングすることにより、ゲート電極ＧＥを形成する。次いで、ゲート電極ＧＥ上に層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば、酸化シリコンからなり、例えば、ＣＶＤ法により形成される。
　次いで、底部がソース領域ＳＲおよびチャネル領域ＣＨ上の層間絶縁膜ＩＬをエッチングにより除去することによりコンタクトホールを形成する。
　次いで、コンタクトホール内および層間絶縁膜ＩＬ上に金属膜を形成し、パターニングすることにより、ソース電極ＳＥを形成する。例えば、Ａｌ膜などの金属膜をスパッタリング法などを用いて形成し、フォトリソグラフィおよびエッチング技術を用いて、所望の形状に加工し、ソース電極ＳＥを形成する。
　次いで、ソース電極ＳＥを覆うように表面保護膜（図示せず）を形成し、表面保護膜をパターニングして、ソース電極ＳＥ等の一部を露出させることにより、外部接続領域（パッド領域）を形成する。
　次いで、ＳｉＣ基板１Ｓの裏面を研削して、ＳｉＣ基板１Ｓを薄膜化した後、ＳｉＣ基板１Ｓの裏面に、ドレイン電極ＤＥとなる金属膜をスパッタリング法などにより形成する。例えば、Ａｌ膜などの金属膜をスパッタリング法などを用いて形成する。このようにして、縦型のＭＯＳＦＥＴおよびｐ型半導体領域ＪＴＥを形成することができる。
　次いで、ウエハ状の半導体装置（半導体ウエハＷ）のスクライブライン（ＳＬ１～ＳＬ３、ＳＬａ～ＳＬｃ）をダイサーなどにより切断することで、半導体チップ領域毎に個片化し、複数の半導体チップを得ることができる。
　以上のようにして、本実施の形態の半導体装置を形成することができる。図２９においては、終端構造体として、ｐ型半導体領域ＪＴＥを用いたが、終端構造体として、活性領域ＡＣを環状に囲むｐ型半導体領域を複数本有するＦＬＲ（Field Limiting Ring）構造体を用いてもよい。
　（実施の形態２）
　本実施の形態においては、実施の形態１の応用例について説明する。実施の形態１と同一の機能を有する部材には同一の符号を付し、その繰り返しの説明を省略する。
　（応用例１）
　図３０は、本実施の形態の応用例１の半導体装置の構成を模式的に示す断面図である。本応用例においては、実施の形態１から以下の点を変更した。実施の形態１（例えば図４）においては、エピタキシャル層ＮＥを一層（単一の不純物層）で形成したが、本応用例では、エピタキシャル層を、第１エピタキシャル層ＮＥ１（ＳＪ構造用エピ層）と、この層と不純物濃度が異なる第２エピタキシャル層ＮＥ２（バッファ層）との２層構造とした。第１エピタキシャル層ＮＥ１（ＳＪ構造用エピ層）について、例えば、その厚さは２４μｍ程度、その不純物濃度は１．５×１０１６ｃｍ－３程度である。また、第２エピタキシャル層ＮＥ２（バッファ層）について、例えば、その厚さは４０μｍ程度、その不純物濃度は２×１０１５ｃｍ－３程度である。このように、第２エピタキシャル層ＮＥ２の不純物濃度を、第１エピタキシャル層ＮＥ１の不純物濃度より小さくすることが好ましく、第２エピタキシャル層ＮＥ２の不純物濃度を、第１エピタキシャル層ＮＥ１の不純物濃度の半分以下とすることがより好ましい。かかる構成により、逆回復時にバッファ層内に蓄積される過剰キャリア量を増やし、逆回復時のテール電流をより大きくでき、これにより、よりソフトリカバリすることができる。
　本応用例においては、第１エピタキシャル層ＮＥ１の厚さと第１半導体層Ｌ１の厚さが一致し、第２エピタキシャル層ＮＥ２の厚さと第２半導体層Ｌ２の厚さは一致する。しかしながら、第１半導体層Ｌ１の厚さはディープトレンチＤＴの深さにより決定されるため、製造ばらつきにより、ばらつく。ディープトレンチＤＴの深さは第１エタキシャル層ＮＥ１の厚みに対して±２μｍ程度のばらつきが許容される。このため第１エピタキシャル層ＮＥ１の厚さと第１半導体層Ｌ１の厚さは完全には一致しないが、第１半導体層Ｌ１のｎ型カラム領域ＮＣは、第１エピタキシャル層ＮＥ１で実質的に形成される。
　図３１は、本応用例の半導体装置において、ｐｎ接合部（ダイオードＴＥＧ）に逆バイアスを印加した場合の電流―電圧特性を示すグラフである。（ａ）は、本応用例の半導体装置、即ち、“トレンチ端部処理有”のデバイスの場合を示し、（ｂ）は、比較例、即ち、スクライブ用トレンチ形成およびイオン注入工程（Ｓ５、Ｓ６）を行わずにそのままスクライブした“トレンチ端部処理無”のデバイスの場合を示す。
　（ａ）および（ｂ）のデバイスにおいて、エピタキシャル層ＮＥの厚さ（ｔＮＥ）は６４μｍ、ディープトレンチＤＴの深さ（ｔＤＴ）は２４μｍ、スクライブ用トレンチの垂直方向深さ（ｔＴＳ）は３０μｍ、側面Ｓのテーパ角は６０°とした。本応用例であるグラフ（ａ）の実線の場合においては、比較例であるグラフ（ｂ）の破線の場合より、０～約１２００Ｖの耐圧の範囲において、電流が約１／１００に減少している。比較例（ｂ）の場合には、露出したスーパージャンクション構造体に起因するリーク電流が発生しているのに対して、本応用例（ａ）の場合にはリーク電流が抑制されていることが分かる。このように、トレンチの端部処理を行うことにより、リーク電流を低減することができる。
　（応用例２）
　図３２は、本実施の形態の応用例２の半導体装置の構成を模式的に示す断面図である。実施の形態１（図６）においては、側面Ｓがテーパとなるようにスクライブ用トレンチＴＳを形成したが、図３２に示すように、スクライブ用トレンチＴＳの側面をほぼ垂直としてもよい。スクライブ用トレンチＴＳの断面形状は、エッチング条件を調整することにより制御することができる。
　このように、スクライブ用トレンチＴＳの側面Ｓがほぼ垂直となる場合には、斜めイオン注入により、チャネルストッパ領域ＣＳを形成する。なお、スクライブ用トレンチＴＳの側面がテーパの場合にも斜めイオン注入を用いてもよい。
　（応用例３）
　図３３は、本実施の形態の応用例３の半導体装置の構成を模式的に示す平面図である。実施の形態１（図２、図５）においては、Ｙ方向に延在するスクライブラインＳＬ１～ＳＬ３部およびＸ方向に延在するスクライブラインＳＬａ～ＳＬｃ部に、チャネルストッパ領域ＣＳを、イオン注入により形成したが、Ｙ方向に延在するスクライブラインＳＬ１～ＳＬ３部と、Ｘ方向に延在するスクライブラインＳＬａ～ＳＬｃ部とのイオン注入を個別に行ってもよい。
　例えば、Ｙ方向に延在するスクライブラインＳＬ１～ＳＬ３部に、イオン注入によりチャネルストッパ領域ＣＳａを形成した後、Ｘ方向に延在するスクライブラインＳＬａ～ＳＬｃ部に、イオン注入によりチャネルストッパ領域ＣＳｂを形成してもよい。この際、終端領域ＴＲを囲むように、チャネルストッパ領域ＣＳｂを形成してもよい（図３３）。
　（応用例４）
　図３４は、本実施の形態の応用例４の半導体装置の構成を模式的に示す断面図である。実施の形態１（図３）においては、スクライブ用トレンチＴＳの側面Ｓのみならず、底面Ｂも残存するように、切断されているが、図３４に示すように、底面Ｂが残存しないように、切断してもよい。
　例えば、半導体ウエハに形成された半導体装置（図５、図８参照）のチップ化は、テープマウントされた半導体ウエハを、高速回転しているダイヤモンドブレードにて、個片状態に切り分けることで実行される。この際、ダイヤモンドブレードの幅に相当する半導体ウエハは、スクライブライン上で削り取られる。
　したがって、前述の図６において、底面Ｂの全体幅を狭めて、底面Ｂの幅をダイヤモンドブレードによる削り幅と同等以下に設計した場合には、図３に示す底面Ｂは残存せず、図３４に示す形状となる。なお、後述する応用例６（図３６）は底面Ｂを実質的に０としたものであり、チップ化された半導体装置は図３４と同様の構成となる。
　（応用例５）
　図３５は、本実施の形態の応用例５の半導体装置の構成を模式的に示す断面図である。実施の形態１（図６）においては、チャネルストッパ領域ＣＳを、イオン注入により形成したが、スクライブ用トレンチＴＳに、ｎ型のエピタキシャル層を埋め込むことにより、チャネルストッパ領域ＣＳを形成してもよい（図３５）。例えば、エピタキシャル成長法により、スクライブ用トレンチＴＳの内部およびエピタキシャル層ＮＥ上に、埋め込みｎ型エピタキシャル層を形成する。例えば、ｎ型不純物を導入しながらＳｉＣよりなるエピタキシャル層を成長させる。次いで、ＣＭＰ法やエッチバック法などを用いてエピタキシャル層（スーパージャンクション構造体）ＮＥが露出するまで埋め込みｎ型エピタキシャル層を除去する。
　（応用例６）
　図３６は、本実施の形態の応用例６の半導体装置の構成を模式的に示す断面図である。実施の形態１（図６）においては、スクライブ用トレンチＴＳの形成後にチャネルストッパ領域ＣＳを形成したが、スクライブ用トレンチＴＳの形成後、スクライブ用トレンチＴＳ内を含むエピタキシャル層（スーパージャンクション構造体）ＮＥ上に、キャップ層ＣＡＰとして、ｎ型エピタキシャル層を形成した後、イオン注入によりチャネルストッパ領域ＣＳを形成してもよい。なお、この場合、活性領域ＡＣおよび終端領域ＴＲにも、キャップ層（ｎ型エピタキシャル層）ＣＡＰが形成される。例えば、縦型のＭＯＳＦＥＴおよびｐ型半導体領域ＪＴＥを構成する半導体領域（ＳＲ、ＣＨ、ＪＴＥ）は、キャップ層（ｎ型エピタキシャル層）ＣＡＰ中に形成してもよい。
　（応用例７）
　実施の形態１（図５）においては、Ｘ方向に２個、Ｙ方向に２個（２×２）の４個分の半導体装置（半導体チップ）の形成領域をワンショットの露光領域ＳＨとしたが、例えば、９個（３×３）、１６個（４×４）の半導体装置（半導体チップ）の形成領域をワンショットの露光領域としてもよい。ワンショットの露光領域を大きく（平面視（例えば図２１）におけるｐ型カラム領域ＰＣおよびｎ型カラム領域ＮＣのＸ方向の長さを長く）することで、切り落とされる（切り飛ばされる）ボイド領域（無効領域、図１１参照）の半導体ウエハ面積に対する割合が小さくなる。これにより、半導体装置（半導体チップ）の面積効率が向上する。
　（応用例８）
　図３７は、本実施の形態の応用例８の半導体装置の構成を模式的に示す平面図である。図３７に示すように、ディープトレンチＤＴを半導体ウエハＷの端から端まで延在させてもよい。なお、図３７においては、図を分かり易くするため、ディープトレンチＤＴの数を少なく表示している。
　本応用例においては、エピタキシャル成長の均一性が高まる。即ち、ディープトレンチＤＴのいずれの箇所においても、対向する側面と底面とからｐ型の半導体領域がエピタキシャル成長する。これにより、ボイドＶＤの発生を抑制することができる。
　本応用例の場合も、Ｘ方向に延在するｐ型カラム領域ＰＣを横切るように半導体装置（半導体チップ）を切断する必要があり、実施の形態１で説明したスーパージャンクション構造体の側面をチャネルストッパ領域ＣＳで覆うことにより、半導体装置の特性を向上させることができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　なお、上記実施の形態１、２を説明する図面で描かれたｎ型カラム領領域ＮＣやｐ型カラム領域ＰＣの数は、図面の記載の便宜上簡略化して記載したものであり、現実の縮尺とは一致しない。例えば、図４においてチャネルストッパ形成領域ＣＳＲの幅には、１本のｐ型カラム領域ＰＣが描かれているが、これは模式的なイメージを表すに過ぎない。実際のデバイスでのチャネルストッパ形成領域ＣＳＲの幅は、例えば１００～２００μｍ程度とされる。これに対して、ｐ型カラム領域ＰＣおよびｎ型カラム領領域ＮＣの幅として例えばそれぞれ２μｍ程度の幅を採用した場合には、１周期の幅は４μｍとなる。したがって、実際のデバイスのチャネルストッパ形成領域ＣＳＲ内には２５～５０周期程度のｐ型カラム領域ＰＣおよびｎ型カラム領領域ＮＣが存在する。
　また、図１５に示すプロセス（ステップ）の順序を入れ替えて、スクライブ用トレンチ形成およびイオン注入（Ｓ５、Ｓ６）を、トランジスタ構造形成工程（Ｓ７）の途中で行ってもよい。即ち、Ｓ１～Ｓ４の工程の終了後に、第１のトランジスタ形成工程として、トランジスタ構造におけるイオン注入後の活性化アニール工程の直前までを行う。その後、スクライブ用トレンチ形成およびイオン注入（Ｓ５、Ｓ６）を行い、トランジスタ構造およびスクライブ用トレンチに注入した不純物の活性化アニール工程を行う。このようにすることでトランジスタ構造形成工程におけるイオン注入工程を、スクライブ用トレンチが未だ形成されていない平坦な状態の半導体ウエハを用いて行うことができ、フォトリソグラフィなどのプロセスを有利に行うことができる。
　さらに、上記実施の形態１、２においては、ＳｉＣ半導体基板１Ｓ上に直接、接するように、いわゆるドリフト層となるＳｉＣエピタキシャル層（ＮＥ、ＮＥ１およびＮＥ２）が設けられているが、ＳｉＣ半導体基板１ＳとＳｉＣエピタキシャル層との間に、ＳｉＣの単層又は複数層からなる中間層を設けてもよい。中間層としては、積層欠陥の防止を目的としたバッファ層や、ＩＧＢＴにおけるコレクタ層、フィールドストップ層などが知られている。よって、ＳｉＣ半導体基板上にＳｉＣエピタキシャル層を有する構成には、直接ＳｉＣエピタキシャル層が形成された構成だけではなく、前述のような中間層を有する構成も含まれる。
（付記１）
　基板層上の第１エピタキシャル層中に形成された、第１導電型の複数の第１半導体ピラーおよび前記第１導電型と逆導電型の第２導電型の複数の第２半導体ピラーを有するスーパージャンクション構造を持つ半導体装置の製造方法であって、
　（ａ）前記基板層および前記基板層上の前記第１エピタキシャル層を有する半導体基板を準備する工程、
　（ｂ）前記第１エピタキシャル層中に、前記エピタキシャル層の厚さよりも小さな深さを持つ複数の第１溝を形成することで前記複数の第１半導体ピラーを形成する工程、
　（ｃ）前記第１溝中に、前記第２導電型の埋め込み半導体膜を形成することにより、前記第２半導体ピラーを形成する工程、
　（ｄ）前記第１および第２半導体ピラーを横切るスクライブ領域に、前記エピタキシャル層の厚さよりも小さく前記第１溝の深さよりも深い第２溝を形成する工程、
　（ｅ）第２溝部に前記第１導電型のチャネルストッパ領域を形成する工程、
　（ｆ）前記スーパージャンクション構造の上に素子を形成する工程、
　（ｇ）前記スクライブ領域を切断することにより、前記半導体基板を個片化する工程、
を有する、半導体装置の製造方法。
　（付記２）
　付記１記載の半導体装置の製造方法において、
　前記（ｇ）工程において、前記スクライブ領域の外側の前記第１溝中のボイドが切り落とされる、半導体装置の製造方法。
　（付記３）
　付記１記載の半導体装置の製造方法において、
　前記（ｅ）工程は、前記第２溝の側面および底面に前記第１導電型の不純物をイオン注入する工程である、半導体装置の製造方法。
　（付記４）
　付記１～３のいずれか一つに記載の半導体装置の製造方法において、
　前記（ｄ）工程において、ＲＩＥによりテーパ状の側面と、平坦な底面を持つ前記第２溝を形成する半導体装置の製造方法。
　（付記５）
　付記１記載の半導体装置の製造方法において、
　前記（ｅ）工程は、前記第２溝の内部に、前記第１導電型の半導体領域を埋め込む工程である、半導体装置の製造方法。
　（付記６）
　付記１記載の半導体装置の製造方法において、
　前記（ｄ）工程と、前記（ｅ）工程との間に、前記第２溝内を含む前記第１エピタキシャル層上に、第２エピタキシャル層を形成する工程を有する、半導体装置の製造方法。
１Ｓ　基板
ＡＣ　活性領域
Ｂ　底面
ＣＡＰ　キャップ層
ＣＥＰ１　第１チップ端部
ＣＥＰ２　第２チップ端部
ＣＨ　チャネル領域
ＣＨ１１　半導体チップ
ＣＨ１２　半導体チップ
ＣＨ２１　半導体チップ
ＣＨ２２　半導体チップ
ＣＳ　チャネルストッパ領域
ＣＳａ　チャネルストッパ領域
ＣＳｂ　チャネルストッパ領域
ＣＳＲ　チャネルストッパ形成領域
ＤＥ　ドレイン電極
ＤＴ　ディープトレンチ
ＧＥ　ゲート電極
ＧＩ　ゲート絶縁膜
ＩＬ　層間絶縁膜
ＪＴＥ　ｐ型半導体領域
ＮＣ　ｎ型カラム領域
ＮＥ　エピタキシャル層
ＰＣ　ｐ型カラム領域
ＰＥ　埋め込みｐ型エピタキシャル層
ＰＥＲ　周辺領域
Ｓ　側面（第１側面）
ＳＳ２　第２側面
Ｓ１～Ｓ７　ステップ
ＳＥ　ソース電極
ＳＨ　領域（ワンショットの露光領域）
ＳＬ１～ＳＬ３　スクライブライン
ＳＬａ～ＳＬｃ　スクライブライン
ＳＲ　ソース領域
ＴＲ　終端領域
ＴＳ　スクライブ用トレンチ
ＶＤ　ボイド
Ｗ　半導体ウエハ
Ｌ１　第１半導体層
Ｌ２　第２半導体層
ＮＥ１　第１エピタキシャル層（ＳＪ構造用エピ層）
ＮＥ２　第２エピタキシャル層（バッファ層）

Claims (7)

  1. 　第１導電型のＳｉＣ半導体基板と、
    　前記ＳｉＣ半導体基板の上に設けられ、前記ＳｉＣ半導体基板よりも不純物濃度が低い第１導電型のＳｉＣエピタキシャル層と、
    　前記ＳｉＣエピタキシャル層内の一部として設けられ、前記ＳｉＣ半導体基板の主面においてそれぞれ第１方向に沿って延在し、交互に周期的に配置された第１導電型の第１半導体ピラーおよび第２導電型の第２半導体ピラーを含む第１半導体層と、
    　前記ＳｉＣエピタキシャル層内で前記第１半導体層を除外した層であって、前記ＳｉＣ半導体基板と前記第１半導体層の間に位置する第１導電型の第２半導体層と、
    　前記第１半導体層の主面上に設けられたデバイス活性領域と、
    　前記第１半導体層の主面上に設けられ、前記デバイス活性領域の周囲を取り囲む終端領域と、
    　前記第１半導体層の主面上に設けられ、前記終端領域の周囲を取り囲み、前記ＳｉＣエピタキシャル層よりも高い不純物濃度を持ち、第１導電型のチャネルストッパ領域と、
    　四辺形の半導体チップを画定するように設けられ、前記１方向と交差する第２方向に平行する複数の第１チップ端部、および前記第１方向に平行する複数の第２チップ端部と、
    を有し、
    　前記第１チップ端部は、前記第１半導体層から前記第２半導体層の途中までの断面の高さを持つ第１側面と、前記第２半導体層の途中から前記半導体基板の裏面に達する高さを持つ第２側面と、を有し、
    　前記第１チップ端部において、前記第１側面の表面は、前記第１半導体ピラーおよび前記ＳｉＣエピタキシャル層よりも不純物濃度が高い第１導電型の不純物領域で覆われ、前記チャネルストッパ領域と接続されている、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記複数の第１チップ端部は、前記第１側面の下部と前記第２側面の上部を接続し前記第２半導体層内で水平面を持つ底面を、を有し
    　少なくとも前記第１側面および底面は、前記不純物領域で覆われている、半導体装置。
  3. 　請求項１又は２のいずれかに記載の半導体装置において、
    　前記第１側面は、テーパ状である、半導体装置。
  4. 　請求項１～３のいずれか一項に記載の半導体装置において、
    　前記ＳｉＣエピタキシャル層は、上部層をなす第１エピタキシャル層と、下部層をなし、前記第１エピタキシャル層よりも不純物濃度が半分以下とされた第２エピタキシャル層とを備え、
    　前記第１半導体ピラーは、前記第１エピタキシャル層で実質的に形成される、半導体装置。
  5. 　請求項３に記載の半導体装置において、
    　前記第１側面の角度は水平面を基準として８０度以下である、半導体装置。
  6. 　請求項１～４のいずれか一項に記載の半導体装置において、
    　前記チャネルストッパ領域は、前記第１半導体ピラーおよび前記第２半導体ピラーと前記第１チップ端部において接している、半導体装置。
  7. 　請求項１～６のいずれか一項に記載の半導体装置において、
    　前記デバイス活性領域にＭＯＳＦＥＴが形成されている、半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021260851A1 (ja) * 2020-06-24 2021-12-30
WO2022009549A1 (ja) * 2020-07-10 2022-01-13 住友電気工業株式会社 炭化珪素半導体装置
WO2022097386A1 (ja) * 2020-11-06 2022-05-12 住友電気工業株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
CN116544269A (zh) * 2023-07-06 2023-08-04 无锡美偌科微电子有限公司 提高终端耐压能力的电荷平衡功率半导体器件
JP2025087881A (ja) * 2020-07-10 2025-06-10 住友電気工業株式会社 炭化珪素半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12224343B2 (en) * 2021-07-13 2025-02-11 Analog Power Conversion LLC Power device with partitioned active regions
DE102021125239B4 (de) * 2021-09-29 2024-03-21 Infineon Technologies Ag Wafer, elektronische Komponente und Verfahren mit ausgekleideten und geschlossenen Trenngräben
EP4220729A1 (en) * 2022-01-26 2023-08-02 Infineon Technologies Austria AG Semiconductor device and method for producing thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010028018A (ja) * 2008-07-24 2010-02-04 Fuji Electric Device Technology Co Ltd 半導体ウエハおよび半導体装置と半導体装置の製造方法
WO2015040938A1 (ja) * 2013-09-18 2015-03-26 富士電機株式会社 半導体装置およびその製造方法
JP2018019053A (ja) * 2016-07-19 2018-02-01 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191227A (ja) * 2003-12-25 2005-07-14 Sanyo Electric Co Ltd 半導体装置
US20070228505A1 (en) * 2006-04-04 2007-10-04 Mazzola Michael S Junction barrier schottky rectifiers having epitaxially grown p+-n junctions and methods of making
JP4621708B2 (ja) * 2007-05-24 2011-01-26 株式会社東芝 半導体装置及びその製造方法
US8928077B2 (en) 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
JP2010045203A (ja) 2008-08-13 2010-02-25 Toshiba Corp 半導体チップ及びその製造方法
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8373208B2 (en) * 2009-11-30 2013-02-12 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-gate breakdown and built-in avalanche clamp diode
JP2012019088A (ja) 2010-07-08 2012-01-26 Denso Corp 縦型半導体素子を備えた半導体装置
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US9281392B2 (en) * 2014-06-27 2016-03-08 Infineon Technologies Austria Ag Charge compensation structure and manufacturing therefor
JP6264211B2 (ja) * 2014-07-10 2018-01-24 住友電気工業株式会社 半導体装置の製造方法および半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010028018A (ja) * 2008-07-24 2010-02-04 Fuji Electric Device Technology Co Ltd 半導体ウエハおよび半導体装置と半導体装置の製造方法
WO2015040938A1 (ja) * 2013-09-18 2015-03-26 富士電機株式会社 半導体装置およびその製造方法
JP2018019053A (ja) * 2016-07-19 2018-02-01 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112020007344T5 (de) 2020-06-24 2023-04-06 Mitsubishi Electric Corporation Halbleitereinheit und verfahren zur herstellung einer halbleitereinheit
WO2021260851A1 (ja) * 2020-06-24 2021-12-30 三菱電機株式会社 半導体装置およびその製造方法
US12477789B2 (en) 2020-06-24 2025-11-18 Mitsubishi Electric Corporation Semiconductor device having a plurality of pillars and method of manufacturing the semiconductor device
JPWO2021260851A1 (ja) * 2020-06-24 2021-12-30
JP7275393B2 (ja) 2020-06-24 2023-05-17 三菱電機株式会社 半導体装置およびその製造方法
CN116057712A (zh) * 2020-06-24 2023-05-02 三菱电机株式会社 半导体装置及其制造方法
JPWO2022009549A1 (ja) * 2020-07-10 2022-01-13
CN115803891A (zh) * 2020-07-10 2023-03-14 住友电气工业株式会社 碳化硅半导体装置
JP2025087881A (ja) * 2020-07-10 2025-06-10 住友電気工業株式会社 炭化珪素半導体装置
JP7694918B2 (ja) 2020-07-10 2025-06-18 住友電気工業株式会社 炭化珪素半導体装置
WO2022009549A1 (ja) * 2020-07-10 2022-01-13 住友電気工業株式会社 炭化珪素半導体装置
US12513950B2 (en) 2020-07-10 2025-12-30 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
WO2022097386A1 (ja) * 2020-11-06 2022-05-12 住友電気工業株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
CN116544269A (zh) * 2023-07-06 2023-08-04 无锡美偌科微电子有限公司 提高终端耐压能力的电荷平衡功率半导体器件
CN116544269B (zh) * 2023-07-06 2023-09-12 无锡美偌科微电子有限公司 提高终端耐压能力的电荷平衡功率半导体器件

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