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JP2007335658A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】プレーナ型の接合終端構造を有する半導体装置において、接合終端構造の耐圧を向上させること。
【解決手段】半導体装置１００は、ｎ型半導体基板層１と、ｎ型半導体基板層１の上に選択的に設けられたｎ型ドリフト領域３およびｐ型仕切り領域２と、ｎ型ドリフト領域３とｐ型仕切り領域２の上の活性部２００に選択的に設けられたｐベース／ボディ領域５と、ｐベース／ボディ領域５に電気的に接続されたソース電極６と、ｐベース／ボディ領域５を囲み、かつｐベース／ボディ領域５からチップの切断面９までの間のｐ型仕切り領域８の上に設けられた終端構造部３００と、ｎ型半導体基板層１に電気的に接続されたドレイン電極７と、を備える。
【選択図】図１−１

Description

この発明は、主として電力変換装置等に使用される半導体装置およびその製造方法に関し、特にダイオード、ＭＩＳＦＥＴまたはＩＧＢＴ等のパワー半導体装置に設けられた終端構造に特徴を有する半導体装置およびその製造方法に関する。
一般に、ダイオードやＭＩＳＦＥＴ（金属−絶縁膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のデバイスは、一枚の半導体ウェハ内に多数、形成される。そのようなデバイスでは、終端構造として、プレーナ型の接合終端構造が採用されることが多い。プレーナ型の接合終端構造は、その構造部内に電界の曲率部分を有するため、活性部内の平面状の接合に比べて電界集中による高電界部分ができやすい。
終端構造部内に高電界部分ができると、活性部よりも先に終端構造部がブレークダウンの臨界電界に到達するため、低い耐圧となってしまう。そこで、従来より、プレーナ型の接合終端構造として、フローティングガードリング構造、フィールドプレート構造またはリサーフ構造等や、それらを適宜組み合わせた構造を採用することによって、耐圧を確保している（例えば、特許文献１、特許文献２参照。）。
また、ｐ型仕切り領域とｎ型ドリフト領域を交互に複数並置した超接合型半導体装置に関して、終端構造領域の下にまでｐ型仕切り領域とｎ型ドリフト領域の超接合層を形成した装置が公知である（例えば、特許文献３、特許文献４参照。）。このような装置では、終端構造領域の下の超接合層は、ｐ型仕切り領域とｎ型ドリフト領域のチャージバランスを保つものか、またはドリフト層と同一導電型の層を付け加えフローティングガードリング構造、フィールドプレート構造またはリサーフ構造を形成した構造となっている。また、超接合層を有する活性部の外側に絶縁領域を設け、この絶縁領域で耐圧を保持するようにした超接合型半導体装置が公知である（例えば、特許文献５参照。）。
ここで、超接合型半導体装置とは、ドリフト層が、一様、かつ単一の導電型層ではなく、第１導電型の半導体領域（例えば、ｎ型のドリフト領域）と第２導電型の半導体領域（例えば、ｐ型の仕切り領域）が交互に繰り返し接合された層になっている半導体装置のことである。
特開平２−２２８６９号公報 特開２００１−１８５７２７号公報 特開２００４−３１９７３２号公報 特開２００３−１１５５８９号公報 特開２００１−２４４４６１号公報
しかしながら、従来のプレーナ型の接合終端構造は、活性部の周囲に形成され、かつその表面が、耐圧を支える主接合のある活性部の表面と同一の表面に形成されることが多い。その場合、平面状のｐｎ接合により生じる電界上昇と、終端構造部内の接合面に曲率部分があることによって電界集中が起こり、高電界部分が生じることとの相乗効果によって、活性部よりも先に終端構造部がブレークダウンの臨界電界に到達してしまい、耐圧が低くなってしまうという問題点がある。ここで、耐圧を支える主接合とは、逆方向に電圧が印加されるｐｎ接合のことである。
この発明は、上述した従来技術による問題点を解消するため、接合終端構造の耐圧を向上させた半導体装置およびその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、半導体基板の厚さ方向に電流を流す縦型の半導体装置であって、前記半導体基板の表面側に選択的に形成された第２導電型ベース領域と、半導体基板の裏面側の半導体基板層と、該半導体基板層と第２導電型ベース領域の間のドリフト層とからなる活性部領域と、前記第２導電型ベース領域に電気的に接続された第１主電極と、前記半導体基板の切断面に沿って形成される第１導電型ピラー領域と、前記活性部領域を囲み、かつ該活性部領域から第１導電型ピラー領域までの間にかけて形成される第２導電型半導体領域を有する終端構造部と、前記半導体基板の裏面側に電気的に接続された第２主電極と、を備えることを特徴とする。
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第２導電型半導体領域に更に第１導電型半導体領域を付加し、該第２導電型半導体領域の平均不純物濃度から第１導電型半導体領域の平均不純物濃度を差し引いた平均不純物濃度が２．５×１０14ｃｍ-3以下であることを特徴とする。
また、請求項３の発明にかかる半導体装置は、請求項１又は請求項２に記載の発明において、前記ドリフト層が、第１導電型のドリフト領域、又は交互に複数配置した第１導電型のドリフト領域と第２導電型の仕切り領域であることを特徴とする。
また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記第２導電型半導体領域と前記ドリフト層の接合界面が傾斜していることを特徴とする。
また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記第２導電型半導体領域と、前記半導体基板層との間に、絶縁層が設けられていることを特徴とする。
また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記第２導電型半導体領域が、前記第２導電型ベース領域に接していることを特徴とする。
また、請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記第２導電型半導体領域の表面の前記半導体基板の切断側に、第１導電型チャネルストッパ領域が設けられていることを特徴とする。
また、請求項８の発明にかかる半導体装置は、請求項７に記載の発明において、前記第１導電型ピラー領域と前記第１導電型チャネルストッパ領域が接することを特徴とする。
また、請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記第２導電型ベース領域に接し、かつ前記第２導電型半導体領域の少なくとも一部の表面を被う絶縁膜の上に伸びるフィールドプレート構造が設けられていることを特徴とする。
また、請求項１０の発明にかかる半導体装置は、請求項１に記載の発明において、素電荷をｑとし、シリコンの誘電率をεSiとし、半導体の臨界電界強度をＥcriticalとし、前記第２導電型半導体領域の厚さおよび濃度をそれぞれｔおよびＮ2とすると、
［Ｎ2＜εSi×Ｅcritical／（ｑ×ｔ）］
であることを特徴とする。
また、請求項１１の発明にかかる半導体装置は、請求項１０に記載の発明において、［Ｎ2＜０．８×εSi×Ｅcritical／（ｑ×ｔ）］
であることを特徴とする。
また、請求項１２の発明にかかる半導体装置は、請求項６に記載の発明において、前記第２導電型ベース領域の、前記第２導電型半導体領域への突出量をＷprojectionとし、前記第２導電型半導体領域の厚さをｔとすると、
Ｗprojection＞０．２×ｔ
であることを特徴とする。
また、請求項１３の発明にかかる半導体装置は、請求項１２に記載の発明において、Ｗprojection＞０．４×ｔ
であることを特徴とする。
また、請求項１４の発明にかかる半導体装置は、請求項１〜１３のいずれか一つに記載の発明において、前記縦型の半導体装置が、ダイオード、ＭＯＳＦＥＴ及びＩＧＢＴのいずれかであることを特徴とする。
また、請求項１５の発明にかかる半導体装置の製造方法は、前記半導体基板に複数のトレンチをエッチングで形成した後、前記トレンチ間に残った半導体基板領域を熱酸化し、前記熱酸化により生じた酸化膜を除去し、この酸化膜を除去した部分を少なくとも第２導電型のエピタキシャル層で満たし前記第２導電型半導体領域を形成することを特徴とする。
また、請求項１６の発明にかかる半導体装置の製造方法は、前記半導体基板に複数のトレンチをエッチングで形成した後、前記トレンチを第２導電型のエピタキシャル層で満たし、更にトレンチ間に第２導電型の不純物拡散を行い前記第２導電型半導体領域を形成することを特徴とする。
また、請求項１７の発明にかかる半導体装置の製造方法は、前記半導体基板に湿式異方性エッチングでトレンチを形成し、前記トレンチを第２導電型のエピタキシャル層で満たし、前記第２導電型半導体領域を形成することを特徴とする。
また、請求項１８の発明にかかる半導体装置の製造方法は、請求項１５〜１７のいずれか一つに記載の発明において、前記エピタキシャル層で満たした後、熱酸化と熱酸化後の半導体基板表面の研磨を行うことを特徴とする。
請求項１の発明によれば、終端構造部における第２導電型半導体領域が活性部におけるドリフト層の導電型（第１導電型）と逆になり、ベース領域の導電型（第２導電型）と同じになる。また、請求項２の発明によれば、終端構造部における第２導電型半導体領域の実効的な導電型がベース領域の導電型（第２導電型）と同じになる。従って、いずれの場合も、終端構造部の耐圧を支える主接合が第１主電極側でなくなり、終端構造部の耐圧を支える主接合と活性部の耐圧を支える主接合が同一面でなくなるので、平面接合の電界上昇が第１導電型の半導体基板層と第２導電型半導体領域で起こるようになる。
また、請求項１０、１１の発明によれば、終端構造部の下の半導体基板層から第１主面に空乏層が届く。特に、請求項１１の発明によれば、空乏層が確実に第１主面に届く。
また、請求項１５又は１６の発明にかかる半導体装置の製造方法は、厚い第２導電型半導体領域を容易に形成することができる。
本発明にかかる半導体装置によれば、プレーナ型の接合終端構造を有する半導体装置において、平面接合の電界上昇と、電界集中による高電界部分ができることの相乗効果が現れるのを防ぐことができる。それによって、プレーナ型の接合終端構造内の電界がブレークダウンを起こす電界に到達しにくくなるので、接合終端構造の耐圧を向上させるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、プレーナ型の接合終端構造を有し、かつ接合終端構造の耐圧を向上させた半導体装置が得られるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いおよび低いことを意味する。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型として説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
実施の形態１．
（半導体装置の構成）
図１−１および図１−２は、本発明の実施の形態１にかかる半導体装置の要部の構成を示す図であり、図１−１は終端構造部３００を示すための断面図であり、図１−２は活性部２００を示すための斜視図である。図１−１および図１−２に示すように、半導体装置１００は、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有するＦＥＴ）やＩＧＢＴやダイオードなどの素子が形成される活性部２００と、この活性部２００を囲む終端構造部３００を備えている。終端構造部３００は、半導体装置１００の第１主面側に配置されている。
十分に不純物濃度の高いｎ型半導体基板層１が、活性部２００の領域と終端構造部３００の領域にわたって設けられている。活性部２００の領域では、複数のｐ型仕切り領域２と複数のｎ型ドリフト領域３が交互に並置されてなる超接合層４が、ｎ型半導体基板層１に接してその上に設けられている。
例えば半導体装置１００が縦型のトレンチＭＯＳＦＥＴである場合には、選択的に形成されたｐベース領域またはｐボディ領域（以下、ｐベース／ボディ領域とする）５と、該ｐベース／ボディ領域５内に選択的に形成されたソース領域６３と、ｐベース／ボディ領域５よりも深く形成されたトレンチ６４と、トレンチ６４内に酸化膜１２よりも薄いゲート絶縁膜６５を介して形成されるゲート電極６６と、ゲート電極６６上を覆う層間絶縁膜１５と、ｐベース／ボディ領域５とソース領域６３に電気的に接続するソース電極６が、半導体装置１００の第１主面側に設けられている。図１−２の斜視図では理解を容易にするためにソース電極６を省略している。この実施の形態では、トレンチのゲート電極６６の伸びる方向と、複数のｐ型仕切り領域２と複数のｎ型ドリフト領域３が交互に並置されてなる超接合層４が伸びる方向とが直交するようになっている。このように直交させるとｐベース／ボディ領域５と超接合層４が確実に接するようになるので、前記第１主面側の各領域と超接合層４の合わせこみが容易となり、位置合わせが容易である。ｎ型半導体基板層１は、ＭＯＳＦＥＴのドレイン領域となる。ドレイン電極７は、半導体装置１００の第２主面側に設けられており、ｎ型半導体基板層１に電気的に接続する。
一方、終端構造部３００の領域では、ｐ型仕切り領域８が、ｎ型半導体基板層１に接してその上に設けられている。このｐ型仕切り領域８は、ｐベース／ボディ領域５に接している。ｐ型仕切り領域８と半導体装置１００の切断面９との間には、ｎ型チャネルストッパ領域１０とこれに接するｎ型ピラー領域１１が設けられている。ｎ型チャネルストッパ領域１０は、半導体装置１００の第１主面側に設けられている。ｎ型ピラー領域１１は、半導体装置１００の切断面９に沿って、ｎ型チャネルストッパ領域１０とｎ型半導体基板層１の間に設けられている。
活性部２００に設けられたｐベース／ボディ領域５の終端構造部３００との境界部分と、ｎ型チャネルストッパ領域１０の間の、ｐ型仕切り領域８の第１主面側は、酸化シリコンなどの酸化膜１２により被われている。この酸化膜１２の上に選択的にフィールドプレート１３，１４が設けられている。
ソース電極６は、活性部２００から終端構造部３００側へ伸び、活性部２００寄りに配置されたフィールドプレート１３に、層間絶縁膜１５に開口するコンタクトホールを介して接触している。終端構造部３００におけるフィールドプレート構造は、これらｐ型仕切り領域８を被う酸化膜１２、活性部２００寄りに配置されたフィールドプレート１３およびこれに接するソース電極６の終端部により構成されている。
また、ｎ型チャネルストッパ領域１０寄りに配置されたフィールドプレート１４には、ｎ型チャネルストッパ領域１０に接するチャネルストッパ電極１６が、層間絶縁膜１５に開口するコンタクトホールを介して接触している。終端構造部３００は、パッシベーション膜１７により被われている。なお、図１−１には、半導体装置１００の断面構成とともに、ｐ型仕切り領域８に、終端構造部３００における等電位線（７本の折れ線）が示されている。
（終端構造部下のｐ型仕切り領域に対するｐベース／ボディ領域の突出量）
本発明者らは、終端構造部３００の下のｐ型仕切り領域８とｐベース／ボディ領域５が電気的に接続されており、さらにｐベース／ボディ領域５が終端構造部３００の下のｐ型仕切り領域８に対して突出するように設計されていると、安定的に高い耐圧が得られることを見出した。図２は、ｐ型仕切り領域８の厚さ（基板横方向）を５０μｍとしたときの終端構造部３００の下のｐ型仕切り領域８に対するｐベース／ボディ領域５の突出量と耐圧の関係を示す特性図である。
図２より、ｐベース／ボディ領域５の突出量が１０μｍ（ｐ型仕切り領域８の厚さの１/５）以上、好ましくは２０μｍ（ｐ型仕切り領域８の厚さの２/５）以上であれば、安定的に高い耐圧が得られることがわかる。これを、ｐベース／ボディ領域５の突出量およびｐ型仕切り領域８の厚さをそれぞれＷprojectionおよびｔとして一般化すると、次の（１）式を満たすと安定的に高い耐圧が得られ、（２）式を満たすとより安定して高い耐圧が得られる。
Ｗprojection＞０．２×ｔ ・・・（１）
Ｗprojection＞０．４×ｔ ・・・（２）
（終端構造部下のｐ型仕切り領域の不純物濃度範囲）
また、本発明者らは、終端構造部３００の下のｐ型仕切り領域８の不純物濃度に好適な濃度範囲が存在することを見出した。図３は、ｐ型仕切り領域８の厚さを５０μｍとしたときのｐ型仕切り領域８の不純物濃度と耐圧の関係を示す特性図である。図３より、終端構造部３００の下のｐ型仕切り領域８の不純物濃度は、２．５×１０14ｃｍ-3以下、好ましくは２．０×１０14ｃｍ-3以下であれば、高い耐圧が得られることがわかる。
ここで、終端構造部３００の下のｐ型仕切り領域８の不純物濃度が２．５×１０14ｃｍ-3であるということは、おおよそ、終端構造部３００の下のｐ型仕切り領域８とｎ型半導体基板層１からなるｐｎ接合から広がる空間電荷領域がｐ型仕切り領域８の表面層に到達し得る程度の不純物濃度であるということである。終端構造部３００の下のｐ型仕切り領域８の不純物濃度が２．５×１０14ｃｍ-3よりも高い場合には、空間電荷領域がｐ型仕切り領域８の表面層に到達できないため、終端構造部３００の下のｐ型仕切り領域８とｎ型半導体基板層１からなるｐｎ接合によって耐圧が決定されることになり、耐圧が低くなってしまう。
図４は、終端構造部３００の下のｐ型仕切り領域８の不純物濃度を５．０×１０14ｃｍ-3としたときのアバランシェ降伏時のキャリア発生状況をシミュレートした結果を示す図である。図４において上段および下段は、それぞれ半導体装置１００の要部断面構成およびキャリア発生状況を示しており、同図に点線および一点鎖線で示すように、活性部２００および終端構造部３００の各領域の位置は一致させている。図４より、終端構造部３００の下のｐ型仕切り領域８とｎ型半導体基板層１からなるｐｎ接合でキャリアが発生しており、この部分でアバランシェ降伏して耐圧が決定されていることがわかる。
従って、終端構造部３００の下のｐ型仕切り領域８の好適な不純物濃度を、ｎ型半導体基板層１と終端構造部３００の下のｐ型仕切り領域８からなるｐｎ接合から広がる空間電荷領域が半導体表面層に到達するように決定するとよい。一般に、不純物濃度がＮである半導体層中に広がる空間電荷領域の厚さをｔDepとすると、半導体層の濃度Ｎは、ポアソン方程式により次の（３）式で表される。ただし、素電荷をｑとし、シリコンの誘電率をεSiとし、シリコンの臨界電界強度をＥcriticalとする。
Ｎ＝εSi×Ｅcritical／（ｑ×ｔDep） ・・・（３）
従って、終端構造部３００の下のｐ型仕切り領域８の不純物濃度および厚さをそれぞれＮ2およびｔとすると、次の（４）式を満たすとよい。（４）式を満たすことにより、空乏層が終端構造部３００の下のｎ型半導体基板層１から半導体装置１００の第１主面に届く。また、好ましくは、次の（５）式を満たすと、空乏層が半導体装置１００の第１主面に確実に届くのでよい。
Ｎ2＜εSi×Ｅcritical／（ｑ×ｔ） ・・・（４）
Ｎ2＜０．８×εSi×Ｅcritical／（ｑ×ｔ） ・・・（５）
（ｎ型ピラー領域の不純物濃度）
ｎ型ピラー領域１１の不純物濃度がｎ型ドリフト領域３の不純物濃度と同じかまたはほぼ同じであるとよい。そうすれば、半導体装置１００を製造する際に、ｎ型ピラー領域１１とｎ型ドリフト領域３を同時に作製することができる。それによって、それらを別々に作製するよりも工程数が少なくて済むので、製造コストが低減され、安価な半導体装置が得られる。
（半導体装置の製造方法）
次に、半導体装置１００の製造方法について説明する。ここでは、一例として、耐圧６００Ｖの超接合型ＭＯＳＦＥＴの製造方法について、その終端構造部３００を中心に説明する。図５〜図１２は、製造段階の半導体装置１００の要部断面図である。
ｎ型半導体基板層１の上に、活性部２００となる領域ではｐ型仕切り領域２とｎ型ドリフト領域３の超接合層４、終端構造部３００の形成領域ではｐ型仕切り領域８、および半導体装置１００の切断面９となる領域ではｎ型ピラー領域１１が、それぞれ例えば５０μｍの厚さに形成された半導体基板を形成する。超接合層４のｐ型仕切り領域２とｎ型ドリフト領域３は、それぞれ例えば６μｍピッチで交互に配置されている。
超接合層４のｐ型仕切り領域２およびｎ型ドリフト領域３は、それぞれボロン等のｐ型不純物およびリン等のｎ型不純物を含む。超接合層４では、ｐ型仕切り領域２およびｎ型ドリフト領域３の各不純物濃度の平均濃度は、例えば約３×１０15ｃｍ-3程度である。終端構造部３００の形成領域のｐ型仕切り領域８は、例えば１．０×１０14ｃｍ-3程度のボロン等のｐ型不純物を含む。ｎ型ピラー領域１１は、超接合層４のｎ型ドリフト領域３と同程度のリン等のｎ型不純物を含む。
このような半導体基板を簡便に形成する方法の一つとして、図５〜図９に示す方法がある。まず、高不純物濃度のｎ型Ｓｉ半導体基板１８の上に、不純物として例えば１．０×１０14ｃｍ-3程度のボロンを含むｐ型半導体層１９を例えば６〜１０μｍ程度の厚さに成長させる（図５）。次いで、フォトレジストをマスク２０にして超接合層４のｐ型仕切り領域２となる箇所に所定濃度の例えばボロン（Ｂ）をイオン注入する（図６）。図６において、符号２１で示す領域は、ボロン等のｐ型不純物の注入領域である。
また、別のフォトレジストをマスク２２にして超接合層４のｎ型ドリフト領域３とｎ型ピラー領域１１となる箇所に所定濃度の例えばリン（Ｐ）をイオン注入する（図７）。図７において、符号２３で示す領域は、リン等のｎ型不純物の注入領域である。なお、図７の工程を先に行ってから図６の工程を行ってもよい。この図６の工程と図７の工程を交互にそれぞれ５〜８回程度繰り返す（図８）。
その後、例えば１１５０℃で１０時間程度の熱処理を行うことによって、上述したようなｎ型半導体基板層１上に、超接合層４のｐ型仕切り領域２およびｎ型ドリフト領域３と、ｐ型仕切り領域８と、ｎ型ピラー領域１１を有する超接合基板２４ができあがる（図９）。この超接合基板２４では、図６および図７の工程において不純物が注入されなかった領域が、終端構造部３００の下のｐ型仕切り領域８となる。このようにしてできた超接合基板２４を用いる。
図１０に示すように、超接合基板２４の超接合層４の側の主面（第１主面）に例えば厚さ０．８μｍ程度の酸化膜１２を形成する。そして、フォトリソグラフィおよびエッチング工程によって、その酸化膜１２の、終端構造部３００以外の部分を取り除く。次いで、図には現れていないが、ゲート酸化膜を例えば１００ｎｍ程度の厚さに形成し、その上にポリシリコンを成長させる。そして、気相拡散法またはイオン注入法により、そのポリシリコン中に十分な濃度の不純物を導入し、フォトリソグラフィおよびエッチング工程によって所定の形状のゲート電極を形成する。このとき、終端構造部３００では、１段目のフィールドプレート１３，１４が形成される。
次いで、超接合基板２４の第１主面側から、例えば１×１０14ｃｍ-2程度のドーズ量でボロンのイオン注入を行い、熱処理を行う。また、超接合基板２４の第１主面側から、フォトレジストをマスクとして例えば１×１０15ｃｍ-2程度のドーズ量でボロンのイオン注入を行う。さらに、超接合基板２４の第１主面側から、フォトレジストをマスクとして例えば５×１０15ｃｍ-2程度のドーズ量で砒素のイオン注入を行い、熱処理を行う。
これらのイオン注入工程と熱処理工程によって、図１０には現れていないが、活性部２００にｐベース領域、ｐボディ領域およびソース領域が形成される。このとき、終端構造部３００では、ｐベース／ボディ領域５とｎ型チャネルストッパ領域１０が形成される（図１０）。次いで、超接合基板２４の第１主面側に、例えばリンやボロン等を含む酸化シリコンの膜を約１．１μｍの厚さに生成し、所定のフォトリソグラフィおよびエッチング工程によって、その酸化シリコンの膜にコンタクトホールを形成する。そして、例えば９００℃程度でリフローを行い、層間絶縁膜１５を形成する（図１１）。
次いで、超接合基板２４の第１主面側に、例えばシリコンを１％含有するアルミニウム膜を約３μｍの厚さに成膜し、フォトリソグラフィおよびエッチング工程によって、そのアルミニウム膜からソース電極６とチャネルストッパ電極１６を形成する（図１２）。次いで、超接合基板２４の第１主面側に、例えばポリイミド膜を１０μｍ程度の厚さに成膜し、フォトリソグラフィおよびエッチング工程によって、そのポリイミド膜からパッシベーション膜１７を形成する。
次いで、超接合基板２４の第２主面側、すなわちｎ型半導体基板層１の側にチタン、ニッケルおよび金を順次成膜し、ドレイン電極７を形成する。このようにして、図１−１および図１−２に示すような超接合型ＭＯＳＦＥＴの活性部２００と、多段フィールドプレート構造およびチャネルストッパ構造を有する終端構造部３００が完成する。最後に、ダイサーによって、同一ウェハ内で隣り合うチャネルストッパ電極１６の間の、半導体装置１００が形成されていない領域で個々のチップに切り分けることによって、個々の超接合型ＭＯＳＦＥＴが完成する。なお、この製造方法で形成されたＭＯＳＦＥＴは、縦型のプレーナＭＯＳＦＥＴである。
（従来例との比較）
実施の形態１の半導体装置と従来構成の超接合型半導体装置（従来例Ａとする）について、耐圧を調べた結果を図１３に示す。また、アバランシェ降伏時の電位分布、電界分布およびインパクトイオン化率をシミュレーションによって比較した結果をそれぞれ図１４、図１５および図１６に示す。さらに、図１７に、実施の形態１の半導体装置と従来例Ａについて、アバランシェ降伏時の活性部寄りのフィールドプレート端および酸化膜段差部における電界強度の深さ方向の分布を示す。
なお、図１８に示すように、従来例Ａの半導体装置１０００は、終端構造部３００とその下のｎ型半導体基板層１の間の半導体領域１００８の導電型をｎ型にした以外は、実施の形態１の半導体装置１００と同じ構造のものである。図１３より、実施の形態１の半導体装置１００の耐圧は、従来例Ａよりも高いアバランシェ降伏電圧を示すことがわかる。また、図１４より、実施の形態１の半導体装置１００および従来例Ａのいずれでも、電位面がフィールドプレート端で曲率を有しており、それら曲率の部分の電界が高くなっていることが予想される。
図１５より、実施の形態１の半導体装置１００のフィールドプレート端の電界強度は、従来例Ａのフィールドプレート端の電界強度と同様に高くなっていることがわかる。しかしながら、図１７より、実施の形態１の半導体装置１００の方が従来例Ａよりも、フィールドプレート端の電界強度が低いことがわかる。
これは、実施の形態１の半導体装置１００では、電圧を支える主接合面がｎ型半導体基板層１と終端構造部３００の下のｐ型仕切り領域８の界面にあり、ｐベース／ボディ領域５が形成されている第１主面に向かって電界強度が低下している。それに対して、従来例Ａでは、終端構造部３００の下の半導体領域１００８がｎ型であるため、電圧を支える主接合面がｎ型半導体領域１００８の表面層、すなわちｐベース／ボディ領域５の形成面にある。従って、従来例Ａでは、平面接合の電界上昇と、電界集中による高電界部分ができることの相乗効果が現れてしまう。
図１６より、従来例Ａでは、２段目フィールドプレート端でのインパクトイオン化率が高くなっており、この部分で耐圧が決定されていることがわかる。それに対して、実施の形態１の半導体装置１００では、活性部２００においてインパクトイオン化率が高くなっており、活性部２００のｐｎ主接合の設計耐圧を確保できることがわかる。
実施の形態１によれば、終端構造部３００の主接合（逆バイアスされるｐｎ接合）は、超接合基板２４のｐベース領域側ではなく、ｎ型半導体基板層１と終端構造部３００の下のｐ型仕切り領域８からなるｐｎ接合になる。つまり、平面状の接合の電界上昇が現れる部位が、ｎ型半導体基板層１と終端構造部３００の下のｐ型仕切り領域８の界面となる。従って、超接合基板２４のｐベース領域側に電界集中による高電界部分が生じても、従来のような相乗効果が現れないので、活性部２００のｐｎ主接合の設計耐圧を確保することができる。
実施の形態２．
（半導体装置の断面構成）
図１９は、本発明の実施の形態２にかかる半導体装置の要部の構成を示す断面図である。図１９に示すように、実施の形態２の半導体装置１１０が実施の形態１と異なるのは、終端構造部３００とｎ型半導体基板層１の間の半導体領域がｐ型仕切り領域２５とｎ型ドリフト領域２６からなる超接合層２７になっていることである。そして、この終端構造部３００の下の超接合層２７は、平均濃度ＮAveが例えば１．０×１０14ｃｍ-3程度のｐ型になっている。その他の構成は、実施の形態１と同じであるので、重複する説明を省略する。この場合も、平均濃度ＮAveが２．５×１０14ｃｍ-3以下、好ましくは２．０×１０14ｃｍ-3以下のｐ型になっていれば、高い耐圧が得られる。
（終端構造部下の超接合層の平均不純物濃度範囲）
平均濃度ＮAveは、終端構造部３００とその下のｎ型半導体基板層１とに挟まれる超接合層２７の体積をＶEdgeとし、この超接合層２７中のｎ型不純物およびｐ型不純物の総量をそれぞれＮ1およびＮ2（ただし、｜Ｎ2｜≧｜Ｎ1｜）とすると、次の（６）式で表される。
ＮAve＝（｜Ｎ2｜−｜Ｎ1｜）／ＶEdge ・・・（６）
従って、実施の形態２では、終端構造部３００とその下のｎ型半導体基板層１とに挟まれる超接合層２７におけるｐ型仕切り領域２５の厚さをｔとすると、（４）式および（５）式は、それぞれ次の（７）式および（８）式のように書き換えられる。
ＮAve＜εSi×Ｅcritical／（ｑ×ｔ） ・・・（７）
ＮAve＜０．８×εSi×Ｅcritical／（ｑ×ｔ） ・・・（８）
上記（７）式を満たすことにより、空乏層が終端構造部３００の下のｎ型半導体基板層１から半導体装置１１０の第１主面に届く。また、上記（８）式を満たすと、空乏層が半導体装置１１０の第１主面に確実に届く。
（半導体装置の平面構成）
図２０〜図２２は、本発明の実施の形態２にかかる半導体装置の要部の構成を示す平面図である。これらの図は、ｐベース／ボディ領域５、ｎ型チャネルストッパ領域１０、および超接合層２７のｐ型仕切り領域２５とｎ型ドリフト領域２６の各表面よりも上の構成を省略し、これらの領域の表面を示している。
実施の形態２の半導体装置１１０では、図２０に示すように、終端構造部３００において、すべてのｐ型仕切り領域２５またはｎ型ドリフト領域２６が一方向にのみ伸びるストライプ状に形成されていてもよい。また、図２１に示すように、終端構造部３００において、ｐ型仕切り領域２５またはｎ型ドリフト領域２６の伸びる方向が矩形状のチップの隣り合う辺で９０°異なっていてもよい。さらに、図２２に示すように、終端構造部３００において、ｐ型仕切り領域２５またはｎ型ドリフト領域２６の表面形状が円形状、すなわちｐ型仕切り領域２５またはｎ型ドリフト領域２６が円柱状に形成されていてもよい。
（半導体装置の製造方法）
次に、半導体装置１１０の製造方法について説明する。ここでは、一例として、耐圧６００Ｖの超接合型ＭＯＳＦＥＴの製造方法について、その終端構造部３００を中心に説明する。図２３〜図２７は、製造段階の半導体装置１１０の要部断面図である。
ｎ型半導体基板層１の上に、活性部２００となる領域ではｐ型仕切り領域２とｎ型ドリフト領域３の超接合層４、終端構造部３００の形成領域ではｐ型仕切り領域２５とｎ型ドリフト領域２６の超接合層２７、および半導体装置１１０の切断面９となる領域ではｎ型ピラー領域１１がそれぞれ形成された半導体基板を形成する。
このような半導体基板を簡便に形成する方法の一つとして、図２３〜図２７に示す方法がある。まず、不純物として例えば２．０×１０18ｃｍ-3程度のアンチモンを含むｎ型Ｓｉ半導体基板２８の上に、例えば１５Ωｃｍ程度のｎ型半導体層２９を例えば６〜１０μｍ程度の厚さに成長させる（図２３）。次いで、ｎ型半導体層２９の全面に例えばリンを１０13ｃｍ-2オーダーのドーズ量でイオン注入する（図２４）。図２４において、符号３０で示す領域は、リン等のｎ型不純物の注入領域である。
次いで、リン等の注入面にフォトレジストを塗布し、そのフォトレジストの所定の箇所を開口させてマスク３１とする。その際、終端構造部３００の形成領域では、ｐベース／ボディ領域５が形成される箇所よりもマスク３１の開口幅が広くなるように加工しておく。活性部２００となる領域では、このマスク３１の開口幅に対応してチャージバランスが取れるように所定濃度のボロン等のｐ型不純物をイオン注入する。
上述したように、終端構造部３００の形成領域では、マスク３１の開口幅が広いので、終端構造部３００の形成領域に注入されるボロン等の量がリン等の量よりも多くなる（図２５）。図２５において、符号３２で示す領域は、ボロン等のｐ型不純物の注入領域である。この図２４の工程と図２５の工程を交互にそれぞれ５〜８回程度繰り返す（図２６）。
その後、例えば１１５０℃で１０時間程度の熱処理を行うことによって、上述したようなｎ型半導体基板層１上に、超接合層４，２７のｐ型仕切り領域２，２５およびｎ型ドリフト領域３，２６と、ｎ型ピラー領域１１を有する超接合基板３３ができあがる（図２７）。この超接合基板３３を用い、実施の形態１と同様にして、ゲート酸化膜、ゲート電極、フィールドプレート１３，１４、ｐベース／ボディ領域５、ソース領域、ｎ型チャネルストッパ領域１０、層間絶縁膜１５、ソース電極６およびチャネルストッパ電極１６を形成し（図１０〜図１２参照）、さらにパッシベーション膜１７およびドレイン電極７を形成する。
このようにして、図１９に示すような超接合型ＭＯＳＦＥＴの活性部２００と、多段フィールドプレート構造およびチャネルストッパ構造を有する終端構造部３００が完成する。最後に、ダイサーによって、同一ウェハ内で隣り合うチャネルストッパ電極１６の間の、半導体装置１１０が形成されていない領域で個々のチップに切り分けることによって、個々の超接合型ＭＯＳＦＥＴが完成する。
実施の形態２によれば、終端構造部３００における電界分布が実施の形態１とほぼ同様になる。従って、超接合基板３３のｐベース領域側に電界集中による高電界部分が生じても、従来のような相乗効果が現れないので、活性部２００のｐｎ主接合の設計耐圧を確保することができる。
実施の形態３．
（半導体装置の構成）
図２８は、本発明の実施の形態３にかかる半導体装置の要部の構成を示す断面図である。図２８に示すように、実施の形態３の半導体装置１２０が実施の形態１と異なるのは、活性部２００においてｐベース／ボディ領域５に接するｎ型ドリフト領域３がｐ型仕切り領域によって複数に分割されていないことである。活性部２００のｎ型ドリフト領域３の濃度は、例えば２．５×１０14ｃｍ-3程度である。終端構造部３００の下のｐ型仕切り領域８の濃度は、例えば１．０×１０14ｃｍ-3程度である。その他の構成は、実施の形態１と同じであるので、重複する説明を省略する。
（半導体装置の製造方法）
次に、半導体装置１２０の製造方法について説明する。ここでは、一例として、耐圧６００ＶのＭＯＳＦＥＴの製造方法について、その終端構造部３００を中心に説明する。図２９〜図３４は、製造段階の半導体装置１２０の要部断面図である。
ｎ型半導体基板層１の上に、活性部２００となる領域ではｎ型ドリフト領域３、終端構造部３００の形成領域ではｐ型仕切り領域８、および半導体装置１２０の切断面９となる領域ではｎ型ピラー領域１１がそれぞれ形成された半導体基板を形成する。このような半導体基板を簡便に形成する方法の一つとして、図２９〜図３４に示す方法がある。
まず、不純物として例えば２．０×１０18ｃｍ-3程度のアンチモンを含むｎ型Ｓｉ半導体基板２８の上に、不純物として例えば２．５×１０14ｃｍ-3程度のリンを含むｎ型半導体層３４を例えば５０μｍ程度の厚さにエピタキシャル成長させる（図２９）。次いで、そのｎ型半導体層３４の、終端構造部３００の形成領域に該当する部分に、幅が例えば１５０μｍで、深さが５０μｍ程度のトレンチ３５を形成する（図３０）。
トレンチ３５を形成するにあたっては、熱酸化を行ってｎ型半導体層３４の表面に酸化膜を成長させ、この酸化膜の、終端構造部３００の形成領域を開口させたマスク３６を用い、ＲＩＥ（反応性イオンエッチング）によりドライエッチングを行う。その際、トレンチエッチング前のマスク３６の厚さを例えば約２．４μｍにしておけば、マスク３６は、トレンチエッチングによってエッチングされ、トレンチエッチング終了時に例えば約０．４μｍの厚さで残る。
トレンチエッチングには、例えばＩＣＰ（誘導結合プラズマ）方式のプラズマエッチャーを用いる。エッチング条件は、例えば、ＨＢｒガス、ＳＦ6ガスおよびＯ2ガスの流量をそれぞれ４０ｓｃｃｍ、１２０ｓｃｃｍおよび１２０ｓｃｃｍとし、プラズマソースパワーを１２００Ｗとし、バイアスパワーを１４０Ｗとし、圧力を３．３Ｐａとし、エッチング時間を１５分とする。
ここでは、ＩＣＰ方式のＲＩＥエッチングを例にしたが、これに限らず、所望の幅および深さのトレンチ３５を形成することができれば、例えばＥＣＲ（電子サイクロトロン共鳴）方式のプラズマエッチャーや、ボッシュ式トレンチエッチャーなどを用いてもよい。また、トレンチ３５がｎ型Ｓｉ半導体基板２８とｎ型半導体層３４の界面よりも例えば１０μｍ程度まで浅くてもよいし、あるいは深くてもよい。
次いで、トレンチ３５内にｐ型不純物として例えば１．０×１０14ｃｍ-3程度のボロンを含むｐ型半導体層３７をエピタキシャル成長させる（図３１）。その際、例えば約１０００℃の常圧雰囲気中でＴＣＳ（トリクロロシラン）を原料に用いてｐ型半導体層３７を成長させてもよいし、減圧雰囲気中でＤＣＳ（ジクロロシラン）を原料に用いてｐ型半導体層３７を成長させてもよい。その場合のエピタキシャル成長レートは、例えば０．３〜３μｍ／ｍｉｎである。
次いで、ｐ型半導体層３７の、マスク３６の表面よりも盛り上がった部分を、例えばＣＭＰ（化学的機械研磨）により削り取る（図３２）。その際、マスク３６とした酸化膜がストッパとなるように、シリコン／酸化シリコンの選択比が十分に大きいスラリーを用いる。例えば、（株）フジミインコーポレーテッド製の高純度コロイダルシリカスラリーｐｌａｎｅｒｌｉｔｅ−６１０３を用いる。そして、代表的な研磨条件として、トップリング圧力を３００〜６００ｈＰａとし、テーブル回転数を５０〜１００ｒｐｍとする。この条件でのシリコン／酸化シリコンの選択比は約１００倍である。なお、ＣＭＰ等を行う前に熱酸化を行ってもよい。
次いで、熱酸化を行う。この熱酸化では、ｐ型半導体層３７の酸化レートがマスク３６とした酸化膜の酸化レートよりも速いので、ｐ型半導体層３７およびマスク３６とした酸化膜の全面にわたって均一な酸化膜３８が形成される（図３３）。この酸化膜３８の厚さは、例えば８００ｎｍ程度でよい。
次いで、ＨＦウェット洗浄によるエッチングによって酸化膜３８を除去する。図３３の熱酸化工程を行わずにＨＦエッチングを行って、トレンチエッチングの際にマスク３６とした酸化膜を除去してもよいが、その場合には、ｎ型半導体層３４の表面とｐ型半導体層３７の表面の間に、マスク３６の厚さ（例えば、０．４μｍ）に相当する段差が生じる。図３３の熱酸化工程を行うことによって、酸化膜３８を除去した後に段差のない平坦な表面が得られる。
このようにして、ｎ型半導体基板層１上にｎ型ドリフト領域３、ｎ型ピラー領域１１およびｐ型仕切り領域８を有するエピタキシャル基板３９ができあがる（図３４）。このエピタキシャル基板３９を用い、実施の形態１と同様にして、ゲート酸化膜、ゲート電極、フィールドプレート１３，１４、ｐベース／ボディ領域５、ソース領域、ｎ型チャネルストッパ領域１０、層間絶縁膜１５、ソース電極６およびチャネルストッパ電極１６を形成し（図１０〜図１２参照）、さらにパッシベーション膜１７およびドレイン電極７を形成する。
このようにして、図２８に示すようなＭＯＳＦＥＴの活性部２００と、多段フィールドプレート構造およびチャネルストッパ構造を有する終端構造部３００が完成する。最後に、ダイサーによって、同一ウェハ内で隣り合うチャネルストッパ電極１６の間の、半導体装置１２０が形成されていない領域で個々のチップに切り分けることによって、個々のＭＯＳＦＥＴが完成する。
（終端構造部下のｐ型仕切り領域の平面形状）
図３５は、終端構造部下のｐ型仕切り領域の平面形状を示す平面図であり、図３６は、そのｐ型仕切り領域の角になる部分を拡大した図である。図３５に示すように、終端構造部３００の下のｐ型仕切り領域８は、活性部２００の周囲を囲むように配置される。このｐ型仕切り領域８の角になる部分の幅が直線部分の幅と同じであると、終端構造部３００での電界集中が起こりにくくなり、理想的である。従って、終端構造部３００の下のｐ型仕切り領域８の幅は、角の部分も直線部分も同じであるとよい。
しかし、上述した製造プロセスのように、トレンチ３５内にｐ型仕切り領域８となるｐ型半導体層３７をエピタキシャル成長させる場合、トレンチ側壁の面方位が（１００）であるときに最も成長レートが高くなり、それ以外の面方位では成長レートが低くなる。従って、図３５に示すｐ型仕切り領域８の直線部分のトレンチ側壁の面方位を（１００）に設定してエピタキシャル成長を行うと、ｐ型仕切り領域８の角になる部分のトレンチ側壁の面方位は（１００）ではないので、その角になる部分でのエピタキシャル成長レートが低くなってしまう。
そのため、トレンチ３５内をｐ型半導体層３７で完全に埋めるまでに時間がかかってしまうことがある。そこで、図３６に示すように、ｐ型仕切り領域８の角になる部分のトレンチ形状を、円弧状ではなく、階段状とする。ｐ型仕切り領域８の角になる部分のトレンチ形状を階段状にすると、円弧状である場合に比べて、ｐ型半導体層３７のエピタキシャル成長レートが高くなる。つまり、短時間でトレンチ３５をｐ型半導体層３７で埋めることができるので、スループットが向上し、生産性がよくなる。
（従来例との比較）
実施の形態３の半導体装置と従来構成の半導体装置（従来例Ｂとする）について、耐圧を調べた結果を図３７に示す。また、アバランシェ降伏時の電位分布、電界分布およびインパクトイオン化率をシミュレーションによって比較した結果をそれぞれ図３８、図３９および図４０に示す。なお、図４１に示すように、従来例Ｂの半導体装置２０００は、終端構造部３００とその下のｎ型半導体基板層１の間の半導体領域２００８の導電型をｎ型にした以外は、実施の形態３の半導体装置１２０と同じ構造のものである。
図３７より、実施の形態３の半導体装置１２０の耐圧は、従来例Ｂよりも高いアバランシェ降伏電圧を示すことがわかる。また、図３８より、実施の形態３の半導体装置１２０および従来例Ｂのいずれでも、電位面がフィールドプレート端で曲率を有しており、それら曲率の部分の電界が高くなっていることが予想される。しかし、図３９より、実施の形態３の半導体装置１２０のフィールドプレート端の電界強度は、従来例Ｂのフィールドプレート端の電界強度よりも低いことがわかる。
これは、実施の形態３の半導体装置１２０では、電圧を支える主接合面がｎ型半導体基板層１と終端構造部３００の下のｐ型仕切り領域８の界面にあり、ｐベース／ボディ領域５が形成されている第１主面に向かって電界強度が低下している。それに対して、従来例Ｂでは、終端構造部３００の下の半導体領域２００８がｎ型であるため、電圧を支える主接合面がｎ型半導体領域２００８の表面層、すなわちｐベース／ボディ領域５の形成面にある。従って、従来例Ｂでは、平面接合の電界上昇と、電界集中による高電界部分ができることの相乗効果が現れてしまう。
図４０より、従来例Ｂでは、２段目フィールドプレート端でのインパクトイオン化率が高くなっており、この部分で耐圧が決定されていることがわかる。それに対して、実施の形態３の半導体装置１２０では、活性部２００においてインパクトイオン化率が高くなっており、活性部２００のｐｎ主接合の設計耐圧を確保できることがわかる。
実施の形態３によれば、終端構造部３００における電界分布が実施の形態１とほぼ同様になる。従って、エピタキシャル基板３９のｐベース領域側に電界集中による高電界部分が生じても、従来のような相乗効果が現れないので、活性部２００のｐｎ主接合の設計耐圧を確保することができる。
実施の形態４．
（半導体装置の構成）
図４２は、本発明の実施の形態４にかかる半導体装置の要部の構成を示す断面図である。図４２に示すように、実施の形態４は実施の形態３の変形例である。実施の形態４の半導体装置１３０が実施の形態３と異なるのは、ｎ型半導体基板層１と終端構造部３００の下のｐ型仕切り領域８との間に数百〜千数百ｎｍ程度の厚さの絶縁層である酸化シリコンよりなる酸化膜層４０が設けられていることである。その他の構成は、実施の形態３と同じであるので、重複する説明を省略する。
（半導体装置の製造方法）
次に、半導体装置１３０の製造方法について説明する。ここでは、一例として、耐圧６００ＶのＭＯＳＦＥＴの製造方法について、その終端構造部３００を中心に説明する。図４３〜図４８は、製造段階の半導体装置１３０の要部断面図である。
ｎ型半導体基板層１の上に、活性部２００となる領域ではｎ型ドリフト領域３、終端構造部３００の形成領域ではｐ型仕切り領域８、および半導体装置１３０の切断面９となる領域ではｎ型ピラー領域１１がそれぞれ形成された半導体基板を形成する。このような半導体基板を簡便に形成する方法の一つとして、図４３〜図４８に示す方法がある。
まず、不純物として例えば２．０×１０18ｃｍ-3程度のアンチモンを含むｎ型Ｓｉ半導体基板２８と、不純物として例えば１．０×１０14ｃｍ-3程度のボロンを含むｐ型半導体層４１の間に、数百ｎｍ程度の厚さの酸化膜層４０が挟まれたＳＯＩ基板４２を用意する（図４３）。その際、ｐ型半導体層４１の厚さを所望のｎ型ドリフト領域３の厚さにすることが望ましい。
次いで、熱酸化を行って、ｐ型半導体層４１の表面に所定の厚さの酸化膜を成長させる。そして、その酸化膜の、活性部２００およびｎ型ピラー領域１１に該当する部分を開口してマスク４３とし、周知のトレンチエッチング技術によりｐ型半導体層４１にトレンチ４４を形成する（図４４）。その際、トレンチエッチング技術として、異方性ドライエッチングや、｛１１１｝面ＳＯＩ基板４２の異方性湿式エッチングを行うことによって、トレンチ４４の側壁の角度は、ｎ型Ｓｉ半導体基板２８の主面に対して９０°またはほぼ９０°になる。
次いで、トレンチ４４の底に残る酸化膜層４０を除去する（図４５）。ｐ型半導体層４１の、トレンチエッチング後に残った部分と、ｎ型Ｓｉ半導体基板２８の間には、酸化膜層４０が残る。次いで、トレンチ４４内に不純物として例えば２．５×１０14ｃｍ-3程度のリンを含むｎ型半導体層４５をエピタキシャル成長させる（図４６）。
次いで、マスク４３とした酸化膜をストッパとして、ｎ型半導体層４５の、マスク４３の表面よりも盛り上がった部分を、例えばＣＭＰにより削り取る（図４７）。なお、ＣＭＰ等を行う前に熱酸化を行ってもよい。次いで、熱酸化を行い、ｎ型半導体層４５およびマスク４３とした酸化膜の全面にわたって例えば８００ｎｍ程度の均一な厚さの酸化膜を形成する。この酸化膜を除去することによって、段差のない平坦な表面が得られる。
このようにして、ｎ型半導体基板層１上にｎ型ドリフト領域３、ｎ型ピラー領域１１、酸化膜層４０およびｐ型仕切り領域８を有する部分ＳＯＩ基板４６ができあがる（図４８）。この部分ＳＯＩ基板４６を用い、実施の形態１と同様にして、ゲート酸化膜、ゲート電極、フィールドプレート１３，１４、ｐベース／ボディ領域５、ソース領域、ｎ型チャネルストッパ領域１０、層間絶縁膜１５、ソース電極６およびチャネルストッパ電極１６を形成し（図１０〜図１２参照）、さらにパッシベーション膜１７およびドレイン電極７を形成する。
このようにして、図４２に示すようなＭＯＳＦＥＴの活性部２００と、多段フィールドプレート構造およびチャネルストッパ構造を有する終端構造部３００が完成する。最後に、ダイサーによって、同一ウェハ内で隣り合うチャネルストッパ電極１６の間の、半導体装置１３０が形成されていない領域で個々のチップに切り分けることによって、個々のＭＯＳＦＥＴが完成する。
実施の形態４によれば、終端構造部３００における電界分布が実施の形態１とほぼ同様になる。従って、部分ＳＯＩ基板４６のｐベース領域側に電界集中による高電界部分が生じても、従来のような相乗効果が現れないので、活性部２００のｐｎ主接合の設計耐圧を確保することができる。また、ｎ型ドリフト領域３の厚さの精度が実施の形態３よりも高い。なお、酸化膜層４０に代えて、ｎ型半導体基板層１と終端構造部３００の下のｐ型仕切り領域８との間に、ｎ型半導体基板層１よりも濃度の低いｎ型低濃度層を設けてもよい。
実施の形態５．
（半導体装置の構成）
図４９は、本発明の実施の形態５にかかる半導体装置の要部の構成を示す断面図である。図４９に示すように、実施の形態５は実施の形態４の変形例である。実施の形態５の半導体装置１４０が実施の形態４と異なるのは、終端構造部３００の下のｐ型仕切り領域８がフィールドプレート構造が設けられた側からｎ型半導体基板層１の側へ向かって広がっていることである。
活性部２００のｎ型ドリフト領域３およびｎ型ピラー領域１１と、終端構造部３００の下のｐ型仕切り領域８との境界面は、ｎ型半導体基板層１の主面に対して５５°またはほぼ５５°の角度をなして傾いている。この境界部分では、ｎ型ドリフト領域３およびｎ型ピラー領域１１がｐ型仕切り領域８の上になっている。その他の構成は、実施の形態４と同じであるので、重複する説明を省略する。
（半導体装置の製造方法）
半導体装置１４０の製造方法は、実施の形態４と同じである。ただし、実施の形態４の図４４に示すトレンチ形成工程において、トレンチ４４を、その側壁がｎ型Ｓｉ半導体基板２８の主面に対して５５°またはほぼ５５°の角度で傾くように形成する。そのためには、｛１１１｝面ＳＯＩ基板４２の異方性湿式エッチングを行うようにすればよく、異方性湿式エッチングを行った場合、５４．７°の角度となる。実施の形態５によれば、実施の形態４と同様の効果が得られる。
実施の形態６．
（半導体装置の構成）
図５０は、本発明の実施の形態６にかかる半導体装置の要部の構成を示す断面図である。図５０に示すように、実施の形態６は実施の形態３の変形例である。実施の形態６の半導体装置１５０が実施の形態３と異なるのは、終端構造部３００の下の半導体層が、ｐ型仕切り領域８と、活性部２００から伸びるｎ型ドリフト領域３およびｎ型ピラー領域１１とで形成されていることである。
ｎ型ドリフト領域３およびｎ型ピラー領域１１とｐ型仕切り領域８との境界面は、終端構造部３００の下に位置し、ｐ型仕切り領域８、ｎ型ドリフト領域３およびｐベース／ボディ領域５などの半導体層の主面に対して５５°またはほぼ５５°の角度をなして傾いている。この境界部分では、ｐ型仕切り領域８がｎ型ドリフト領域３およびｎ型ピラー領域１１の上になっている。また、ｐ型仕切り領域８は、ｎ型半導体基板層１に達している。その他の構成は、実施の形態３と同じであるので、重複する説明を省略する。
（半導体装置の製造方法）
次に、半導体装置１５０の製造方法について説明する。ここでは、一例として、耐圧６００ＶのＭＯＳＦＥＴの製造方法について、その終端構造部３００を中心に説明する。図５１〜図５５は、製造段階の半導体装置１５０の要部断面図である。
ｎ型半導体基板層１の上に、ｎ型ドリフト領域３、ｐ型仕切り領域８およびｎ型ピラー領域１１が上述した断面形状をなすように形成された半導体基板を形成する。このような半導体基板を簡便に形成する方法の一つとして、図５１〜図５５に示す方法がある。
まず、不純物として例えば２．０×１０18ｃｍ-3程度のアンチモンを含むｎ型Ｓｉ半導体基板２８の上に、不純物として例えば２．５×１０14ｃｍ-3程度のリンを含むｎ型半導体層３４を成長させる（図２９参照）。実施の形態６では、ｎ型Ｓｉ半導体基板２８として、面方位が｛１００｝である基板を用いる。
次いで、熱酸化を行って、ｎ型半導体層３４の表面に所定の厚さの酸化膜を成長させ、その酸化膜の、終端構造部３００に該当する部分を開口してマスク４７とする。そして、ＴＭＡＨ（水酸化テトラメチルアンモニウム）等を用いて、｛１１１｝面が露出するように湿式異方性エッチングを行い、ｎ型半導体層３４に断面形状がＶ字状の溝（以下、Ｖ溝とする）４８を形成する（図５１）。Ｖ溝４８は基板面に対して５４．７°（約５５°）である。Ｖ溝４８の底はｎ型Ｓｉ半導体基板２８に達していてもよいし、達していなくてもよい。ここで、ＴＭＡＨ水溶液はマイクロピラミットの形成を避けつつ、エッチングレートを確保するために、濃度１０ｗｔ％の液を用い、エッチングは８０℃で行った。この時のエッチングレートは０．５μｍ／ｍｉｎであった。ＴＭＡＨ水溶液によるエッチングでは（１００）、（１１０）面に比べて（１１１）面のエッチングレートが１／１００程度であり、自然に（１１１）面が形成され、（１１１）面が形成された時点でエッチングがほとんど進まなくなる。そのため、再現性のよいＶ溝の形成が可能となった。酸化膜の開口幅を１００μｍとするとＶ溝の深さは約７０μｍとなった。また、シリコン半導体基板と熱酸化による酸化膜とのエッチングレートの比が１００００であり、Ｖ溝形成時においては、数ｎｍ程度しかエッチングされない。よって、酸化膜厚としては、ＲＩＥでの異方性エッチングによって溝を形成する場合に比べ薄くすることができ、１００ｎｍの厚さでよい。
次いで、Ｖ溝４８内にｐ型不純物として例えば１．０×１０14ｃｍ-3程度のボロンを含むｐ型半導体層４９をエピタキシャル成長させる（図５２）。エピタキシャル成長はトリクロロシラン又はジクロロシランをシリコン原料とし、ドーパントガスとしてジボラン（Ｂ2Ｈ6）を用い、更に同時に塩化水素（ＨＣｌ）を供給することで酸化膜上へのポリシリコンの成長を抑制しＶ溝部のみにエピタキシャル成長させた。このことにより、良質なＶ溝の埋め込みが可能になると共に、後のＣＭＰによる半導体基板表面の平坦化が容易になった。成長温度は９５０℃〜１１００℃がエピタキシャル成長レート０．３〜３μｍ／ｍｉｎを確保でき望ましい。Ｖ溝への埋め込みのため、埋め込みの際にボイドの形成が起こらないことも利点である。垂直な溝であると、トレンチ開口部分が埋め込みの途中で閉じてしまってボイドの発生が起こり特性・プロセス上好ましくないことがある。次いで、マスク４７とした酸化膜をストッパとして、ｐ型半導体層４９の、マスク４７の表面よりも盛り上がった部分を、例えばＣＭＰにより削り取る（図５３）。研磨の方法は、ＣＭＰを用い、酸化膜がストッパとなるようシリコンと酸化膜のエッチング選択比が十分大きいスラリを用いるのが有効であった。例えば、（株）フジミインコーポレーテッド製の高純度コロイダルシリカスラリPlanerlite-6103を用い、研磨条件トップリング圧力＝３００〜６００ｈPa、テーブル回転数５０〜１００ｒ／ｍｉｎとした。この条件でのシリコン／酸化膜の選択比は約１００倍であった。なお、ＣＭＰ等を行う前に熱酸化を行ってもよい。次いで、熱酸化を行い、ｐ型半導体層４９およびマスク４７とした酸化膜の全面にわたって例えば８００ｎｍ程度の均一な厚さの酸化膜を形成する。この酸化膜を除去することによって、段差のない平坦な表面が得られる。
このようにして、ｎ型半導体基板層１上にｎ型ドリフト領域３、ｎ型ピラー領域１１およびｐ型仕切り領域８を有するエピタキシャル基板５０ができあがる（図５５）。このエピタキシャル基板５０を用い、実施の形態１と同様にして、ゲート酸化膜、ゲート電極、フィールドプレート１３，１４、ｐベース／ボディ領域５、ソース領域、ｎ型チャネルストッパ領域１０、層間絶縁膜１５、ソース電極６およびチャネルストッパ電極１６を形成し（図１０〜図１２参照）、さらにパッシベーション膜１７およびドレイン電極７を形成する。
このようにして、図５０に示すようなＭＯＳＦＥＴの活性部２００と、多段フィールドプレート構造およびチャネルストッパ構造を有する終端構造部３００が完成する。最後に、ダイサーによって、同一ウェハ内で隣り合うチャネルストッパ電極１６の間の、半導体装置１５０が形成されていない領域で個々のチップに切り分けることによって、個々のＭＯＳＦＥＴが完成する。
実施の形態６によれば、実施の形態３と同様の効果が得られる。なお、ｐ型仕切り領域８は、ｎ型半導体基板層１に達していてもよいし、達していなくてもよい。さらには、ｐ型仕切り領域８とｎ型ドリフト領域３との境界面が、ｐ型仕切り領域８、ｎ型ドリフト領域３およびｐベース／ボディ領域５などの半導体層の主面に対して９０°またはほぼ９０°の角度をなしていてもよい。
（実施の形態３〜６を適用したダイオードと従来例との比較）
実施の形態３〜６において活性部２００にＭＯＳＦＥＴの代わりにダイオードを形成したものと、図４１に示す従来例Ｂを適用したダイオードとを比較した結果について説明する。耐圧を調べた結果を図５６に示す。図５６より、実施の形態３〜６を適用したダイオードの耐圧は、いずれも従来例Ｂを適用したダイオードよりも高い耐圧を示すことがわかる。
また、アバランシェ降伏時のキャリア発生状況をシミュレートした結果を図５７に示す。図５７においては、上から順に従来例Ｂ、実施の形態３、実施の形態４、実施の形態５および実施の形態６をそれぞれ適用したダイオードの結果である。図５７より、従来例Ｂを適用したダイオードでは、終端構造部３００の下の半導体領域２００８（フィールドプレート端部）において多くのキャリアが発生していることがわかる。このことから、終端構造部３００でアバランシェ降伏しているといえる。
それに対して、実施の形態３〜６を適用したダイオードでは、いずれもｐベース／ボディ領域５の下の活性部２００において多くのキャリアが発生していることがわかる。このことから、活性部２００でアバランシェ降伏しているといえる。従って、実施の形態３〜６によれば、活性部２００のｐｎ主接合の設計耐圧を確保した半導体装置が得られることがわかる。
実施の形態７．
実施の形態７は、実施の形態３のエピタキシャル基板３９を別の方法で製造するものである。図５８〜図６０は、実施の形態７による製造段階のエピタキシャル基板３９の要部断面図である。まず、実施の形態３と同様にして、ｎ型Ｓｉ半導体基板２８の上に例えば５０μｍの厚さのｎ型半導体層３４をエピタキシャル成長させる（図２９参照）。
次いで、実施の形態３と同様にして、終端構造部３００の形成領域において、幅が例えば１５０μｍとなる領域に、例えば２μｍの幅のトレンチ５１を例えば１μｍのトレンチ間距離で５０本形成する。この場合、トレンチのピッチは３μｍとなる。トレンチ５１の深さは、例えば５０μｍである（図５８）。このように幅の狭いトレンチ５１を複数形成することによって、幅の広いトレンチを形成する場合に生じやすいトレンチエッチング時の反応生成物の発生量を抑えることができる。
従って、ブラックシリコンと呼ばれる柱状の突起物の生成を抑えることができるので、コストが安く、かつエッチング欠陥が生じないトレンチエッチングプロセスを実現できる。一般に、ブラックシリコンが発生すると、デバイスの特性が劣化する。ブラックシリコンの発生を防ぐためには、トレンチエッチング装置のチャンバー内を頻繁にクリーニングする必要があり、コストの増大を招く。
トレンチ５１の形成後、熱酸化を行う。上述したように、トレンチ間に残るｎ型半導体層３４よりなるシリコン柱の幅が１μｍであるので、厚さ１μｍの熱酸化を行うことによって、シリコン柱は完全に酸化シリコンとなる。それによって、トレンチ５１が酸化シリコンで埋まり、終端構造部３００の形成領域に例えば幅が１５０μｍで、深さが５０μｍの酸化物領域５２ができる（図５９）。
次いで、酸化物領域５２を除く領域の上にレジスト膜などを被せてその下の酸化膜を保護し、その状態でＨＦによるウェットエッチングを行い、酸化物領域５２を除去する。このようにして、終端構造部３００の形成領域に、図３０のトレンチ３５と同様の凹部５３ができる（図６０）。これ以降は、図３１〜図３４のプロセスに従うことによって、図３４に示すエピタキシャル基板３９が得られる。
実施の形態８．
実施の形態８は、実施の形態３のエピタキシャル基板３９を別の方法で製造するものである。図６１〜図６４は、実施の形態８による製造段階のエピタキシャル基板３９の要部断面図である。まず、実施の形態３と同様にして、ｎ型Ｓｉ半導体基板２８の上に例えば５０μｍの厚さのｎ型半導体層３４をエピタキシャル成長させる（図２９参照）。ｎ型半導体層３４の平均不純物濃度は、例えば２．５×１０14ｃｍ-3程度である。
次いで、実施の形態３と同様にして、終端構造部３００の形成領域において、幅が例えば１５０μｍとなる領域に、例えば５μｍの幅のトレンチ５４を例えば５μｍのトレンチ間距離で１５本形成する。この場合、トレンチ５４のピッチは１０μｍとなる。トレンチ５４の深さは、例えば５０μｍである（図６１）。次いで、実施の形態３と同様にして、トレンチ５４内にｐ型不純物として例えば３．５×１０14ｃｍ-3程度のボロンを含むｐ型半導体層５５をエピタキシャル成長させる（図６２）。
次いで、実施の形態３と同様にして、トレンチエッチングの際にマスク３６とした酸化膜をストッパとして、ｐ型半導体層５５の、マスク３６の表面よりも盛り上がった部分を、例えばＣＭＰにより削り取る（図６３）。なお、ＣＭＰ等を行う前に熱酸化を行ってもよい。次いで、例えば１１５０°で３時間の熱処理を行って、ｐ型半導体層５５に含まれるｐ型不純物（ここでは、ボロン）を拡散させる。
この拡散条件で熱処理を行うことにより、ｐ型不純物の拡散距離が約３μｍになり、ｐ型半導体層５５に含まれていたｐ型不純物が、トレンチ間に残っていたｎ型半導体層３４よりなるシリコン柱の中に拡散する。そして、終端構造部３００の形成領域に例えば幅が１５０μｍで、深さが５０μｍのｐ型仕切り領域８が形成される。ｐ型仕切り領域８の平均不純物濃度は、例えば１．０×１０14ｃｍ-3程度になる。
この熱処理によって、トレンチ５４内に埋め込まれたｐ型半導体層５５の表面に例えば約０．４μｍの厚さの酸化膜５６が成長する（図６４）。次いで、ＨＦによるウェットエッチングを行い、トレンチエッチングの際にマスク３６とした酸化膜と拡散熱処理によって生じた酸化膜５６を除去する。このようにして、図３４に示すエピタキシャル基板３９が得られる。
なお、ｎ型半導体層３４とｐ型半導体層５５の不純物濃度は、上記値に限らない。上述した製造プロセスによって作製されたエピタキシャル基板３９を用いてＭＯＳＦＥＴデバイスを作製したときに、その最終段階において、終端構造部３００の下のｐ型仕切り領域８の不純物濃度が１．０×１０14ｃｍ-3程度になればよい。
また、上述した製造プロセスでは、図６４の工程でｐ型不純物の拡散を行うとしたが、この工程を省略し、上述した製造プロセスによって作製されたエピタキシャル基板３９を用いてＭＯＳＦＥＴデバイスを作製する際の熱処理工程でｐ型半導体層５５中のｐ型不純物の拡散を行うようにしてもよい。つまり、エピタキシャル基板３９を作製する段階からＭＯＳＦＥＴデバイスが完成する段階までの全過程を通したサーマルバジェットを合わせて、最終的に所望のｐ型仕切り領域８が形成されていればよい。
図６１の工程で形成されるトレンチ５４の平面形状について説明する。図６５に示すパターンは、終端構造部３００の角部において、隣り合うトレンチ５４を平行なまま円弧状に９０°湾曲させたものである。ただし、このパターンでは、実施の形態３において説明したように、トレンチ側面の面方位が、エピタキシャル成長レートの低い面方位になり、トレンチ５４内をｐ型半導体層５５で完全に埋めるまでに時間がかかってしまうことがある。これを回避するには、図６６または図６７に示すパターンにするのがよい。なお、上述した製造プロセスの説明においてトレンチ５４を例えば１５本形成するとしたが、図６５〜図６７では、図が繁雑になるのを避けるため、１５本全部を示さずに、一部を省略している。
図６６に示すパターンは、すべてのトレンチ５４の長手方向を同一の方向とし、終端構造部３００の角部において、隣り合うトレンチ５４の終端の位置を少しずつずらすことによって、複数のトレンチ５４を束ねたトレンチ全体の形成領域を円弧状に９０°湾曲させたものである。図６７に示すパターンは、すべてのトレンチ５４の長手方向を、半導体装置の切断面９（同図に一点鎖線で示す）に対して９０°の角度をなす方向とし、終端構造部３００の角部のトレンチ５４については、その長手方向を隣り合う切断面９のいずれか一方の切断面９に対して９０°の角度をなす方向としたものである。
図６６または図６７に示すパターンであれば、すべてのトレンチ側壁がエピタキシャル成長レートの高い面方位になるので、短時間ですべてのトレンチ５４をｐ型半導体層５５で埋めることができる。また、図６７に示すパターンでは、高温熱処理を行うことが困難である場合に、終端構造部３００の下にｎ型ドリフト領域となるｎ型半導体層３４が残ってしまっても、電界集中が起こり難い理想的な終端構造が得られる。
なお、図６１の工程で、例えば７μｍの幅のトレンチ５４を例えば５μｍのトレンチ間距離で形成し、トレンチ間に残るｎ型半導体層３４の平均不純物濃度と、図６２の工程でトレンチ５４を埋めるｐ型半導体層５５の平均不純物濃度を同じになるようにしてもよい。このようにしても、上述した製造プロセスの場合と同様に、電界集中が起こり難い理想的な終端構造を作製することができる。
実施の形態９．
実施の形態９は、実施の形態３のエピタキシャル基板３９を別の方法で製造するものである。図６８〜図７３は、実施の形態９による製造段階のエピタキシャル基板３９の要部断面図である。まず、不純物として例えば２．０×１０18ｃｍ-3程度のアンチモンを含むｎ型Ｓｉ半導体基板２８の上に、不純物として例えば１．０×１０14ｃｍ-3程度のボロンを含むｐ型半導体層５７を例えば５０μｍ程度の厚さにエピタキシャル成長させる（図６８）。
次いで、実施の形態３と同様にして、ｐ型半導体層５７の、活性部２００となる領域と、チップの切断面９となる箇所に接する部分にトレンチ５８，５９を形成する（図６９）。活性部２００となる領域のトレンチ５８については、その幅および奥行きが例えば３ｍｍであり、深さが例えば５０μｍ程度である。チップの切断面９となる箇所に接する部分のトレンチ５９については、その幅が例えば２０μｍ以上であり、深さは例えば５０μｍ程度である。
トレンチエッチングを行う際には、例えば酸化膜をマスク６０として用いる。なお、トレンチ５８，５９がｎ型Ｓｉ半導体基板２８とｐ型半導体層５７の界面よりも例えば１０μｍ程度まで浅くてもよいし、あるいは深くてもよい。
次いで、実施の形態３と同様にして、トレンチ５８，５９内にｎ型不純物として例えば２．５×１０14ｃｍ-3程度のリンまたは砒素を含むｎ型半導体層６１をエピタキシャル成長させる（図７０）。次いで、実施の形態３と同様にして、トレンチエッチングの際にマスク６０とした酸化膜をストッパとして、ｎ型半導体層６１の、マスク６０の表面よりも盛り上がった部分を、例えばＣＭＰにより削り取る（図７１）。なお、ＣＭＰ等を行う前に熱酸化を行ってもよい。
次いで、実施の形態３と同様にして、熱酸化を行い、ｎ型半導体層６１およびマスク６０とした酸化膜の全面にわたって均一な厚さの酸化膜６２を形成する（図７２）。そして、実施の形態３と同様にして、この酸化膜６２を除去することによって、段差のない平坦な表面が得られる。このようにして、ｎ型半導体基板層１上にｎ型ドリフト領域３、ｎ型ピラー領域１１およびｐ型仕切り領域８を有するエピタキシャル基板３９ができあがる（図７３、図３４）。
図７４は、終端構造部下の半導体（ｐ型仕切り領域およびｎ型ピラー領域）の平面形状を示す平面図である。図７４に示すように、終端構造部３００の下のｐ型仕切り領域８は、活性部２００の回りを囲むように配置される。このｐ型仕切り領域８の角になる部分が直線部分と同じ例えば１５０μｍの幅であると、電界集中が起こりにくい理想的な終端構造が得られる。なお、ｎ型ピラー領域１１の幅が２０μｍ以上であれば、空乏層を止めるストッパとして有効であるが、ｎ型ピラー領域１１の幅をさらに広くしてチップの切断面９、すなわちスクライブラインまで達するようにしてもよい。
また、実施の形態７において、実施の形態９と同様に、ｎ型Ｓｉ半導体基板上にｐ型半導体層をエピタキシャル成長させ、そのｐ型のエピタキシャル成長層に幅の狭いトレンチを複数形成し、熱酸化によって酸化物領域を形成し、その酸化物領域を除去してできた凹部にｎ型半導体をエピタキシャル成長させることによって、ｎ型ドリフト領域とｎ型ピラー領域を形成するようにしてもよい。さらに、実施の形態８において、実施の形態９と同様に、ｎ型Ｓｉ半導体基板上にｐ型半導体層をエピタキシャル成長させ、そのｐ型のエピタキシャル成長層に幅の狭いトレンチを複数形成し、エピタキシャル成長を行ってトレンチをｎ型半導体で埋め、ｎ型不純物を熱拡散させることによって、ｎ型ドリフト領域とｎ型ピラー領域を形成するようにしてもよい。
以上において本発明は、上述した各実施の形態１〜９に限らず、種々変更可能である。例えば、上述した実施の形態１〜９では、活性部２００をｎ型半導体層で構成したものと、複数のｎ型ドリフト領域とｐ型仕切り領域とからなる超接合層で構成したものについて説明したが、これらに限らず、終端構造部３００の下の仕切り領域の導電型が活性部２００のドリフト領域の導電型と異なっていれば、いかなる組み合わせにおいても同様の効果が得られる。また、終端構造を、多段フィールドプレート構造に代えて、従来からあるフィールドリミッティングリング構造や、フィールドリミッティングリング構造とフィールドプレート構造を併用したものや、リサーフ構造としても、同様の効果が得られる。
さらに、ＭＯＳＦＥＴに限らず、ＩＧＢＴやダイオードが形成されていてもよい。また、各実施の形態１〜９中に記載した寸法、濃度、温度、圧力、時間、回転数などは一例であり、本発明はそれらの値に限定されるものではない。また、本発明は、第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置およびその製造方法は、電力変換装置用の半導体装置に有用である。
本発明の実施の形態１にかかる半導体装置の構成を示す要部構成図である。 本発明の実施の形態１にかかる半導体装置の構成を示す要部構成図である。 終端構造部下のｐ型仕切り領域へのｐベース／ボディ領域の突出量と耐圧の関係を示す特性図である。 終端構造部下のｐ型仕切り領域の不純物濃度と耐圧の関係を示す特性図である。 アバランシェ降伏時のキャリア発生状況のシミュレーション結果を示す図である。 図１の半導体装置の製造段階における要部断面図である。 図１の半導体装置の製造段階における要部断面図である。 図１の半導体装置の製造段階における要部断面図である。 図１の半導体装置の製造段階における要部断面図である。 図１の半導体装置の製造段階における要部断面図である。 図１の半導体装置の製造段階における要部断面図である。 図１の半導体装置の製造段階における要部断面図である。 図１の半導体装置の製造段階における要部断面図である。 耐圧のシミュレーション結果を示す図である。 アバランシェ降伏時の電位分布のシミュレーション結果を示す図である。 アバランシェ降伏時の電界分布のシミュレーション結果を示す図である。 アバランシェ降伏時のインパクトイオン化率のシミュレーション結果を示す図である。 アバランシェ降伏時のフィールドプレート構造における電界強度の深さ方向の分布を示す特性図である。 図１３〜図１７において比較に用いた従来例の構成を示す要部断面図である。 本発明の実施の形態２にかかる半導体装置の構成を示す要部断面図である。 本発明の実施の形態２にかかる半導体装置の構成を示す要部平面図である。 本発明の実施の形態２にかかる半導体装置の構成を示す要部平面図である。 本発明の実施の形態２にかかる半導体装置の構成を示す要部平面図である。 図１９の半導体装置の製造段階における要部断面図である。 図１９の半導体装置の製造段階における要部断面図である。 図１９の半導体装置の製造段階における要部断面図である。 図１９の半導体装置の製造段階における要部断面図である。 図１９の半導体装置の製造段階における要部断面図である。 本発明の実施の形態３にかかる半導体装置の構成を示す要部断面図である。 図２８の半導体装置の製造段階における要部断面図である。 図２８の半導体装置の製造段階における要部断面図である。 図２８の半導体装置の製造段階における要部断面図である。 図２８の半導体装置の製造段階における要部断面図である。 図２８の半導体装置の製造段階における要部断面図である。 図２８の半導体装置の製造段階における要部断面図である。 終端構造部下のｐ型仕切り領域の平面形状を示す平面図である。 終端構造部の角部におけるｐ型仕切り領域の平面形状を拡大して示す平面図である。 耐圧のシミュレーション結果を示す図である。 アバランシェ降伏時の電位分布のシミュレーション結果を示す図である。 アバランシェ降伏時の電界分布のシミュレーション結果を示す図である。 アバランシェ降伏時のインパクトイオン化率のシミュレーション結果を示す図である。 図３７〜図４０において比較に用いた従来例の構成を示す要部断面図である。 本発明の実施の形態４にかかる半導体装置の構成を示す要部断面図である。 図４２の半導体装置の製造段階における要部断面図である。 図４２の半導体装置の製造段階における要部断面図である。 図４２の半導体装置の製造段階における要部断面図である。 図４２の半導体装置の製造段階における要部断面図である。 図４２の半導体装置の製造段階における要部断面図である。 図４２の半導体装置の製造段階における要部断面図である。 本発明の実施の形態５にかかる半導体装置の構成を示す要部断面図である。 本発明の実施の形態６にかかる半導体装置の構成を示す要部断面図である。 図５０の半導体装置の製造段階における要部断面図である。 図５０の半導体装置の製造段階における要部断面図である。 図５０の半導体装置の製造段階における要部断面図である。 図５０の半導体装置の製造段階における要部断面図である。 図５０の半導体装置の製造段階における要部断面図である。 耐圧のシミュレーション結果を示す図である。 アバランシェ降伏時のキャリア発生状況のシミュレーション結果を示す図である。 本発明の実施の形態７にかかる半導体装置の製造方法を説明するための要部断面図である。 本発明の実施の形態７にかかる半導体装置の製造方法を説明するための要部断面図である。 本発明の実施の形態７にかかる半導体装置の製造方法を説明するための要部断面図である。 本発明の実施の形態８にかかる半導体装置の製造方法を説明するための要部断面図である。 本発明の実施の形態８にかかる半導体装置の製造方法を説明するための要部断面図である。 本発明の実施の形態８にかかる半導体装置の製造方法を説明するための要部断面図である。 本発明の実施の形態８にかかる半導体装置の製造方法を説明するための要部断面図である。 終端構造部の角部におけるトレンチの平面形状を拡大して示す平面図である。 終端構造部の角部におけるトレンチの平面形状を拡大して示す平面図である。 終端構造部の角部におけるトレンチの平面形状を拡大して示す平面図である。 本発明の実施の形態９にかかる半導体装置の製造方法を説明するための要部断面図である。 本発明の実施の形態９にかかる半導体装置の製造方法を説明するための要部断面図である。 本発明の実施の形態９にかかる半導体装置の製造方法を説明するための要部断面図である。 本発明の実施の形態９にかかる半導体装置の製造方法を説明するための要部断面図である。 本発明の実施の形態９にかかる半導体装置の製造方法を説明するための要部断面図である。 本発明の実施の形態９にかかる半導体装置の製造方法を説明するための要部断面図である。 終端構造部下の半導体の平面形状を示す平面図である。
符号の説明
１ 半導体基板層
２，８，２５ 第２導電型半導体領域
３，２６ 第１導電型半導体領域
５ 第２導電型ベース領域
６ 第１主電極
７ 第２主電極
９ チップの切断面
１０ 第１導電型チャネルストッパ領域
１１ 第１導電型ピラー領域
１２ 絶縁膜
１３，１４ フィールドプレート構造
１６ チャネルストッパ電極
２８ 第１導電型半導体基板
３４，６１ 第１導電型半導体
３５，５１，５４，５８，５９ トレンチ
３７，５５，５７ 第２導電型半導体
４０ 絶縁層
５２ 酸化物
５３ 凹部
１００，１１０，１２０，１３０，１４０，１５０ 半導体装置
２００ 活性部領域
３００ 終端構造部領域

Claims (18)

  1. 半導体基板の厚さ方向に電流を流す縦型の半導体装置であって、
    前記半導体基板の表面側に選択的に形成された第２導電型ベース領域と、半導体基板の裏面側の半導体基板層と、該半導体基板層と第２導電型ベース領域の間のドリフト層とからなる活性部領域と、
    前記第２導電型ベース領域に電気的に接続された第１主電極と、
    前記半導体基板の切断面に沿って形成される第１導電型ピラー領域と、
    前記活性部領域を囲み、かつ該活性部領域から第１導電型ピラー領域までの間にかけて形成される第２導電型半導体領域を有する終端構造部と、
    前記半導体基板の裏面側に電気的に接続された第２主電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第２導電型半導体領域に更に第１導電型半導体領域を付加し、該第２導電型半導体領域の平均不純物濃度から第１導電型半導体領域の平均不純物濃度を差し引いた平均不純物濃度が２．５×１０14ｃｍ-3以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ドリフト層が、第１導電型のドリフト領域、又は交互に複数配置した第１導電型のドリフト領域と第２導電型の仕切り領域であることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記第２導電型半導体領域と前記ドリフト層の接合界面が傾斜していることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第２導電型半導体領域と、前記半導体基板層との間に、絶縁層が設けられていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第２導電型半導体領域が、前記第２導電型ベース領域に接していることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第２導電型半導体領域の表面の前記半導体基板の切断側に、第１導電型チャネルストッパ領域が設けられていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第１導電型ピラー領域と前記第１導電型チャネルストッパ領域が接することを特徴とする請求項７に記載の半導体装置。
  9. 前記第２導電型ベース領域に接し、かつ前記第２導電型半導体領域の少なくとも一部の表面を被う絶縁膜の上に伸びるフィールドプレート構造が設けられていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 素電荷をｑとし、シリコンの誘電率をεSiとし、半導体の臨界電界強度をＥcriticalとし、前記第２導電型半導体領域の厚さおよび濃度をそれぞれｔおよびＮ2とすると、
    ［Ｎ2＜εSi×Ｅcritical／（ｑ×ｔ）］
    であることを特徴とする請求項１に記載の半導体装置。
  11. ［Ｎ2＜０．８×εSi×Ｅcritical／（ｑ×ｔ）］
    であることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第２導電型ベース領域の、前記第２導電型半導体領域への突出量をＷprojectionとし、前記第２導電型半導体領域の厚さをｔとすると、
    Ｗprojection＞０．２×ｔ
    であることを特徴とする請求項６に記載の半導体装置。
  13. Ｗprojection＞０．４×ｔ
    であることを特徴とする請求項１２に記載の半導体装置。
  14. 前記縦型の半導体装置が、ダイオード、ＭＯＳＦＥＴ及びＩＧＢＴのいずれかであることを特徴とする請求項１〜１３のいずれか一つに記載の半導体装置。
  15. 前記半導体基板に複数のトレンチをエッチングで形成した後、前記トレンチ間に残った半導体基板領域を熱酸化し、前記熱酸化により生じた酸化膜を除去し、この酸化膜を除去した部分を少なくとも第２導電型のエピタキシャル層で満たし前記第２導電型半導体領域を形成することを特徴とする半導体装置の製造方法。
  16. 前記半導体基板に複数のトレンチをエッチングで形成した後、前記トレンチを第２導電型のエピタキシャル層で満たし、更にトレンチ間に第２導電型の不純物拡散を行い前記第２導電型半導体領域を形成することを特徴とする半導体装置の製造方法。
  17. 前記半導体基板に湿式異方性エッチングでトレンチを形成し、前記トレンチを第２導電型のエピタキシャル層で満たし、前記第２導電型半導体領域を形成することを特徴とする半導体装置の製造方法。
  18. 前記エピタキシャル層で満たした後、熱酸化と熱酸化後の半導体基板表面の研磨を行うことを特徴とする請求項１５〜１７のいずれか一つに記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011000755A (ja) * 2009-06-17 2011-01-06 Canon Inc シリコン基板の加工方法及び液体吐出ヘッド用基板の製造方法
US9577087B2 (en) 2009-07-31 2017-02-21 Fui Electric Co., Ltd. Semiconductor apparatus
JP2019029458A (ja) * 2017-07-27 2019-02-21 トヨタ自動車株式会社 半導体装置の製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5298488B2 (ja) 2007-09-28 2013-09-25 富士電機株式会社 半導体装置
US8239176B2 (en) * 2008-02-13 2012-08-07 Feng Ma Simulation methods and systems for carriers having multiplications
US9230810B2 (en) * 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
JP5543758B2 (ja) 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
TWI407568B (zh) 2010-11-22 2013-09-01 Sinopower Semiconductor Inc 半導體元件
JP5719167B2 (ja) * 2010-12-28 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置
US8829640B2 (en) * 2011-03-29 2014-09-09 Alpha And Omega Semiconductor Incorporated Configuration and method to generate saddle junction electric field in edge termination
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
JP2016162861A (ja) * 2015-02-27 2016-09-05 株式会社東芝 半導体装置
DE102018115637A1 (de) * 2018-06-28 2020-01-02 Infineon Technologies Ag Leistungshalbleiterbauelement
US10957759B2 (en) * 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
CN112117330B (zh) * 2020-09-21 2024-05-07 南京华瑞微集成电路有限公司 一种改善深槽超结mosfet耐压的器件结构及其工艺方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273355A (ja) * 2002-03-18 2003-09-26 Toshiba Corp 半導体素子およびその製造方法
JP2005136064A (ja) * 2003-10-29 2005-05-26 Fuji Electric Holdings Co Ltd 半導体装置
JP2005136099A (ja) * 2003-10-29 2005-05-26 Fuji Electric Device Technology Co Ltd 半導体装置
JP2006073987A (ja) * 2004-08-04 2006-03-16 Fuji Electric Device Technology Co Ltd 半導体素子

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4904609A (en) 1988-05-06 1990-02-27 General Electric Company Method of making symmetrical blocking high voltage breakdown semiconductor device
US4999684A (en) 1988-05-06 1991-03-12 General Electric Company Symmetrical blocking high voltage breakdown semiconducotr device
JPH10270686A (ja) 1997-03-27 1998-10-09 Matsushita Electron Corp 絶縁ゲート型バイポーラトランジスタ
JP3951522B2 (ja) 1998-11-11 2007-08-01 富士電機デバイステクノロジー株式会社 超接合半導体素子
JP3940518B2 (ja) 1999-03-10 2007-07-04 株式会社東芝 高耐圧半導体素子
JP4696337B2 (ja) 1999-10-15 2011-06-08 富士電機システムズ株式会社 半導体装置
JP2001244461A (ja) 2000-02-28 2001-09-07 Toyota Central Res & Dev Lab Inc 縦型半導体装置
JP4764987B2 (ja) 2000-09-05 2011-09-07 富士電機株式会社 超接合半導体素子
JP3899231B2 (ja) 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
JP3731520B2 (ja) * 2001-10-03 2006-01-05 富士電機デバイステクノロジー株式会社 半導体装置及びその製造方法
JP3973395B2 (ja) 2001-10-16 2007-09-12 株式会社豊田中央研究所 半導体装置とその製造方法
JP4126915B2 (ja) * 2002-01-30 2008-07-30 富士電機デバイステクノロジー株式会社 半導体装置
JP2004200441A (ja) 2002-12-19 2004-07-15 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP3721172B2 (ja) 2003-04-16 2005-11-30 株式会社東芝 半導体装置
JP4904673B2 (ja) * 2004-02-09 2012-03-28 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273355A (ja) * 2002-03-18 2003-09-26 Toshiba Corp 半導体素子およびその製造方法
JP2005136064A (ja) * 2003-10-29 2005-05-26 Fuji Electric Holdings Co Ltd 半導体装置
JP2005136099A (ja) * 2003-10-29 2005-05-26 Fuji Electric Device Technology Co Ltd 半導体装置
JP2006073987A (ja) * 2004-08-04 2006-03-16 Fuji Electric Device Technology Co Ltd 半導体素子

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011000755A (ja) * 2009-06-17 2011-01-06 Canon Inc シリコン基板の加工方法及び液体吐出ヘッド用基板の製造方法
US9577087B2 (en) 2009-07-31 2017-02-21 Fui Electric Co., Ltd. Semiconductor apparatus
JP2019029458A (ja) * 2017-07-27 2019-02-21 トヨタ自動車株式会社 半導体装置の製造方法
JP7017035B2 (ja) 2017-07-27 2022-02-08 株式会社デンソー 半導体装置の製造方法

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