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JP6264211B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Description

本発明は、半導体装置の製造方法および半導体装置に関する。
近年、半導体装置の構成材料として、炭化珪素（ＳｉＣ）をはじめとするワイドバンドギャップ半導体が注目されている。ワイドバンドギャップ半導体を使用することにより、シリコン（Ｓｉ）を使用する場合よりも高耐圧、低消費電力であり、高速動作が可能な半導体装置の実現が期待できるからである。
一般にワイドバンドギャップ半導体は、そのバンドギャップの広さ故に原子間の結合力が強く、硬度が極めて高い。そのためウエハをダイシングしてチップ化する際にクラック、チッピングが発生しやすく、これが歩留まり低下の要因となっている。従来こうしたクラック等を防止するために、種々の方法が提案されている〔たとえば特開２００８−６０６０６号公報（特許文献１）を参照〕。
特開２００８−６０６０６号公報
特許文献１では、従来のＳｉ基板のダイシングにおいてクラックを防止する方法が提案されている。特許文献１では回路形成領域（素子領域）とダイシング領域（ダイシングライン）との間において、パッシベーション膜に開口部を形成している。特許文献１によれば、これによりダイシング時の加工応力が、回路形成領域上のパッシベーション膜まで伝播し難くなり、回路形成領域でのクラックの発生を防止できるとされている。
しかしながら、Ｓｉ基板よりも硬度の高いワイドバンドギャップ半導体基板（たとえばＳｉＣ基板）の場合には、パッシベーション膜のみならず半導体層でもクラックが発生し得る。半導体層でクラックが発生すると、クラックが素子領域を抉るように進展し、素子領域が損傷することもある。さらにダイシングラインで半導体層にクラックが生じ、半導体層の一部に欠け（チッピング）が生じると、その破片が飛散して素子領域を損傷することもある。
上記の課題に鑑みて、素子領域に損傷を与えるクラック、チッピングの発生を抑制することを目的とする。
本発明の一態様に係る半導体装置の製造方法は、ワイドバンドギャップ半導体を含み、素子領域と、平面視において素子領域の外周を取り囲む外周領域とを含む半導体層を準備する工程と、外周領域に、素子領域の外周を取り囲む段差部を形成する工程と、段差部に沿って金属層を形成する工程と、を備える。半導体層の厚さ方向に平行な断面において、この段差部は素子領域の主表面よりも下方に後退する側壁を有しており、金属層は側壁の少なくとも一部を覆うように延びている。さらに半導体装置の製造方法は、素子領域から見て、段差部よりも外側で、素子領域毎に半導体層を分割する工程を備える。
本発明の一態様に係る半導体装置は、ワイドバンドギャップ半導体を含み、素子領域と、平面視において素子領域の外周を取り囲む外周領域とを含む半導体層と、外周領域に形成され、素子領域の外周を取り囲む段差部と、段差部に沿って形成された金属層と、を備える。半導体層の厚さ方向に平行な断面において、この段差部は素子領域の主表面よりも下方に後退する側壁を有しており、金属層は側壁の少なくとも一部を覆うように延びている。
上記によれば、素子領域に損傷を与えるクラック、チッピングの発生を抑制することができる。
本発明の第１の実施形態に係る半導体層準備工程を図解する模式的な平面図である。 図１のＩＩ−ＩＩ線における模式的な部分断面図である。 本発明の第１の実施形態に係る段差部形成工程を図解する模式的な部分断面図である。 本発明の第１の実施形態に係る第１の絶縁膜形成工程を図解する模式的な部分断面図である。 本発明の第１の実施形態に係る金属層形成工程を図解する模式的な部分断面図である。 本発明の第１の実施形態に係る第２の絶縁膜形成工程を図解する模式的な部分断面図である。 本発明の第１の実施形態に係る分割工程を図解する模式的な部分断面図である。 本発明の第１の実施形態の変形例を図解する模式的な部分断面図である。 本発明の第１の実施形態の概略を示すフローチャートである。 本発明の第２の実施形態に係る半導体装置の構成の一例を示す模式的な平面図である。 図１０のＸＩ−ＸＩ線における模式的な部分断面図である。 本発明の第２の実施形態の変形例を図解する模式的な部分断面図である。 本発明の第３の実施形態を図解する模式的な部分断面図である。 本発明の第３の実施形態の概略を示すフローチャートである。 本発明の第４の実施形態に係る半導体装置の構成の一例を示す模式的な平面図である。 図１５のＸＶＩ−ＸＶＩ線における模式的な部分断面図である。
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。以下の説明において「素子領域ＤＲ」とは、半導体層１０の断面（たとえば図２を参照）においてフィールドストップ領域２が形成された部分までを示し、「外周領域ＯＲ」とはフィールドストップ領域２の外側を示すものとする。また「平面視」とは、半導体層１０の主表面ＭＳ側から見た視野（たとえば図１等を参照）を示すものとする。
本発明の一態様に係る半導体装置の製造方法は、
〔１〕ワイドバンドギャップ半導体を含み、素子領域ＤＲと、平面視において素子領域ＤＲの外周を取り囲む外周領域ＯＲとを含む半導体層１０を準備する工程（Ｓ１０１）と、外周領域ＯＲに、素子領域ＤＲの外周を取り囲む段差部ＳＴを形成する工程（Ｓ１０２）と、段差部ＳＴに沿って金属層３０を形成する工程（Ｓ１０４）と、を備える。半導体層１０の厚さ方向に平行な断面において、段差部ＳＴは素子領域ＤＲの主表面ＭＳよりも下方に後退する側壁ＳＷを有し、金属層３０は側壁ＳＷの少なくとも一部を覆うように延びている。さらに半導体装置の製造方法は、素子領域ＤＲから見て、段差部ＳＴよりも外側で、素子領域ＤＲ毎に半導体層１０を分割する工程（Ｓ１０６）を備える。
上記の製造方法では半導体層１０において、素子領域ＤＲと、ダイシング時にダイシングブレード８０と半導体層１０とが接触する部分との間に段差部ＳＴを形成している。これにより、いわゆる「切欠き効果」によって、ダイシング時の加工応力は段差部ＳＴに集中しやすくなっている。つまり上記の製造方法では、ダイシング時にクラック、チッピングが発生しやすい部分をあえて設けることにより、その他の部分（たとえば素子領域ＤＲ）でのクラック、チッピングの発生を抑制している。
さらに上記の製造方法では、段差部ＳＴの側壁ＳＷの少なくとも一部を覆うように、半導体層１０よりも軟質な金属層３０を形成している。これにより段差部ＳＴ周辺での塑性変形を柔らかい金属層３０が吸収、緩和するため、クラックの発生およびその進展を抑制することができる。さらに、たとえ段差部ＳＴでチッピングが生じたとしても、段差部ＳＴの側壁ＳＷ上に被さる金属層３０によって、素子領域ＤＲ側への破片の飛散が阻まれることとなる。したがって上記の製造方法によれば、素子領域ＤＲに損傷を与えるクラック、チッピングの発生を抑制することができる。
〔２〕上記の製造方法は、半導体層１０上に第１の絶縁膜２１を形成する工程（Ｓ１０３）をさらに備え、金属層３０を形成する工程（Ｓ１０４）において、金属層３０は、第１の絶縁膜２１の端面ＥＦを覆うように形成されることが好ましい。
半導体層１０上に第１の絶縁膜２１を形成することにより、素子領域ＤＲを機械的、化学的に保護することができる。しかしダイシングによって第１の絶縁膜２１が切断され、その端面ＥＦが露出すると、端面ＥＦを通じて素子領域ＤＲ内に水分が侵入し、素子領域ＤＲの絶縁性が損なわれるおそれがある。そこで端面ＥＦを覆うように金属層３０を形成しておくことにより、端面ＥＦからの水分の侵入を遮断し、半導体装置の信頼性を高めることができる。
〔３〕上記の製造方法において、分割する工程（Ｓ１０６）は、ダイシングブレード８０によって半導体層１０を分割する工程を含み、段差部ＳＴは、素子領域ＤＲの外周を取り囲みダイシングブレード８０によるダイシング幅Ｗ２より広いダイシングラインＷ１を構成する溝であることが好ましい。
ダイシングライン自体を溝、すなわち段差部ＳＴとしておくことにより、半導体層１０のうち切断すべき部分の厚さが薄くなり、クラック、チッピングの発生頻度を低下させることができる。
〔４〕上記の製造方法において、金属層３０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）および銅（Ｃｕ）のうち少なくともいずれかを含むことが好ましい。
これらの金属は適度な硬度（柔らかさ）を有すると共に、緻密で水蒸気バリア性に優れる金属層を構成することができるからである。
〔５〕上記の製造方法において、段差部ＳＴは、側壁ＳＷに連なる底部ＢＴをさらに有し、金属層３０は、底部ＢＴの少なくとも一部を覆うように形成されることが好ましい。
金属層３０が底部ＢＴの少なくとも一部を覆うことにより、チッピングによる破片の飛散、あるいは水分の侵入をより確実に抑制することができる。
〔６〕上記の製造方法において、ワイドバンドギャップ半導体は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）またはダイヤモンドを含むことが好ましい。
上記〔１〕の製造方法によれば、硬度が極めて高いこれらのワイドバンドギャップ半導体を含む半導体層のダイシングにおいても、クラック、チッピングによる素子領域ＤＲの損傷を抑制することができる。
〔７〕上記の製造方法において、第１の絶縁膜２１は、二酸化珪素（ＳｉＯ2）を含むことが好ましい。
ＳｉＯ2は耐湿性が若干低く、水分を透過させるおそれがある。そのためＳｉＯ2を第１の絶縁膜２１に使用すると、これを通して素子領域ＤＲに水分が侵入しやすくなり、半導体装置の絶縁性が損なわれる可能性がある。しかし上記〔２〕の態様によれば、第１の絶縁膜２１を通した水分の侵入を遮断することができるため、第１の絶縁膜２１としてＳｉＯ2を使用することができる。
〔８〕上記の製造方法は、第１の絶縁膜２１上に第２の絶縁膜２２を形成する工程（Ｓ１０５）をさらに備え、第２の絶縁膜２２は、窒化珪素（ＳｉＮ）および酸窒化珪素（ＳｉＯＮ）のうち少なくともいずれかを含むことが好ましい。
絶縁膜を２層構造とすることにより、素子領域ＤＲを確実に保護することができる。さらに上層（第２の絶縁膜２２）を耐湿性に優れるＳｉＮおよびＳｉＯＮから構成することにより、水分が素子領域ＤＲへ侵入することを抑制することができる。
〔９〕上記の製造方法において、第２の絶縁膜２２は、金属層３０の上面に延在するように形成されることが好ましい。
チッピングによる破片の飛散、ならびに水分の侵入をより確実に抑制するためである。
〔１０〕上記の製造方法において、段差部は複数形成されることが好ましい。素子領域ＤＲをクラック、チッピングから確実に保護するためである。
〔１１〕上記の製造方法において、第１の絶縁膜２１の端面ＥＦが、段差部ＳＴよりも素子領域ＤＲ側に位置するように形成されることが好ましい。水分が素子領域ＤＲに侵入し難くするためである。
本発明の一態様は半導体装置にも係り、当該半導体装置は、
〔１２〕ワイドバンドギャップ半導体を含み、素子領域ＤＲと、平面視において素子領域ＤＲの外周を取り囲む外周領域ＯＲとを含む半導体層１０と、外周領域ＯＲに形成され、素子領域ＤＲの外周を取り囲む段差部ＳＴと、段差部ＳＴに沿って形成された金属層３０と、を備える。半導体層１０の厚さ方向に平行な断面において、段差部ＳＴは素子領域ＤＲの主表面ＭＳよりも下方に後退する側壁ＳＷを有し、金属層３０は側壁ＳＷの少なくとも一部を覆うように延びている。
上記の半導体装置は、外周領域ＯＲに段差部ＳＴおよび金属層３０を備えている。よって上記〔１〕で説明したように、この半導体装置をウエハからダイシングによって分割する際には、クラック、チッピングによる素子領域ＤＲの損傷を抑制することができる。そのためこの半導体装置は信頼性が高く、なおかつ歩留まり良く製造することができる。
〔１３〕上記の半導体装置は、半導体層１０上に形成された第１の絶縁膜２１をさらに備え、金属層３０は、第１の絶縁膜２１の端面ＥＦを覆っていることが好ましい。
水分が侵入しやすい部位である端面ＥＦを金属層３０で覆うことにより、半導体装置の耐湿性を高めることができる。
〔１４〕上記の半導体装置では、側壁ＳＷを含む内周面が、外周領域ＯＲの外周端面ＯＥに連なることが好ましい。
こうした構成は、段差部ＳＴをダイシングラインとして利用して、半導体層１０を分割することにより得られる。この構成では、クラックの進展およびチッピングの抑制のために形成される段差部ＳＴをダイシングラインとして利用していることから、ダイシングラインの他に、別途段差部を設ける必要がなく、スペースを有効に利用することができる。またダイシング時に切断すべき部分の厚さが薄くなることから、クラック、チッピングの発生頻度をいっそう低減することができる。
〔１５〕上記の半導体装置において、金属層３０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）および銅（Ｃｕ）のうち少なくともいずれかを含むことが好ましい。これらの金属を含む金属層は、緻密で水蒸気バリア性に優れるからである。
〔１６〕上記の半導体装置において、段差部ＳＴは、側壁ＳＷに連なる底部ＢＴをさらに有し、金属層３０は、底部ＢＴの少なくとも一部を覆うことが好ましい。半導体装置の耐湿性をいっそう高めることができるからである。
〔１７〕上記の半導体装置において、ワイドバンドギャップ半導体は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）またはダイヤモンドを含むことが好ましい。
これらのワイドバンドギャップ半導体は非常に硬く、チッピングしやすいことから、歩留まり良く信頼性の高い半導体装置を製造することは困難であった。しかし上記〔１２〕の半導体装置は、これらのワイドバンドギャップ半導体を使用しつつ、歩留まり良く製造することができ、かつ信頼性の高い半導体装置となり得る。
〔１８〕上記の半導体装置は、第１の絶縁膜２１上に形成された第２の絶縁膜２２をさらに備えることが好ましい。
絶縁膜を２層構造とすることにより、素子領域ＤＲを確実に保護し、さらに半導体装置の耐湿性を向上させることができる。
〔１９〕上記の半導体装置において、第１の絶縁膜２１は、二酸化珪素（ＳｉＯ2）を含むことが好ましい。
上記〔１３〕によれば、第１の絶縁膜２１を通じた水分の侵入を遮断することができるため、耐湿性が若干低いＳｉＯ2も第１の絶縁膜２１として使用することができる。
〔２０〕上記の半導体装置において、第２の絶縁膜２２は、窒化珪素（ＳｉＮ）および酸窒化珪素（ＳｉＯＮ）のうち少なくともいずれかを含むことが好ましい。
ＳｉＮおよびＳｉＯＮは耐湿性に優れることから、第２の絶縁膜２２にこれらの材料を使用することにより、半導体装置の耐湿性を向上させることができる。
〔２１〕上記の半導体装置では、第１の絶縁膜２１の端面ＥＦが、段差部ＳＴよりも素子領域ＤＲ側に位置することが好ましい。
第１の絶縁膜２１の端面ＥＦを外周領域ＯＲの外周端面ＯＥ（すなわち半導体装置の外周端面）から遠ざけることにより、半導体装置の耐湿性を向上させることができる。
〔２２〕上記の半導体装置において、第２の絶縁膜２２は、金属層３０の上面に延在することが好ましい。
これによりチッピングによる破片の飛散、ならびに水分の侵入をより確実に抑制することができる。
〔２３〕上記の半導体装置は、段差部を複数備えることが好ましい。素子領域ＤＲをクラック、チッピングから確実に保護するためである。
[本発明の実施形態の詳細]
以下、本発明の一実施形態（以下「本実施形態」とも記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。結晶学上の指数が負であることは、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。また以下では、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例にとって説明するが、本実施形態はこれに限られず、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等にも適用することができる。
＜第１の実施形態（半導体装置の製造方法）＞
図９は本実施形態の製造方法の概略を示すフローチャートである。図９を参照して当該製造方法は、半導体層準備工程（Ｓ１０１）、段差部形成工程（Ｓ１０２）、第１の絶縁膜形成工程（Ｓ１０３）、金属層形成工程（Ｓ１０４）、第２の絶縁膜形成工程（Ｓ１０５）および分割工程（Ｓ１０６）を備えている。
ここで段差部形成工程（Ｓ１０２）および第１の絶縁膜形成工程（Ｓ１０３）の実行順序は、図９の順序に制限されない。すなわち第１の絶縁膜形成工程（Ｓ１０３）の後に、段差部形成工程（Ｓ１０２）を実行しても構わない。以下、各工程について説明する。
〔半導体層準備工程（Ｓ１０１）〕
半導体層準備工程（Ｓ１０１）では、ワイドバンドギャップ半導体を含み、素子領域ＤＲと、平面視において素子領域ＤＲの外周を取り囲む外周領域ＯＲとを含む半導体層１０が準備される。
図１は半導体層準備工程（Ｓ１０１）を図解する模式的な平面図である。図１を参照して、この工程では、半導体層１０（この時点ではウエハ）内に、素子領域ＤＲと、平面視（図１）において素子領域ＤＲの外周を取り囲む外周領域ＯＲとが形成される。この工程では、実際に素子領域ＤＲの作り込み（不純物領域、電極等の形成）を行ってもよいし、素子領域ＤＲとなるべき部分と外周領域ＯＲとを決定するだけでもよい。ここで素子領域ＤＲの作り込みは、後述する段差部形成工程（Ｓ１０２）の後でも構わない。
図２は図１のＩＩ−ＩＩ線における模式的な部分断面図である。図２を参照して半導体層１０は、単結晶基板１１と、その上にエピタキシャル成長させられたエピタキシャル層１２とを含む。本実施形態において単結晶基板１１およびエピタキシャル層１２は、ワイドバンドギャップ半導体から構成される。
ここで本明細書において「ワイドバンドギャップ半導体」とは、概ね２．０ｅＶ以上のバンドギャップを持つ半導体を示すものとする。こうしたバンドギャップを持つ半導体としては、たとえば４Ｈ−ＳｉＣ（バンドギャップ：３．３ｅＶ程度）、ＧａＮ（バンドギャップ：３．４ｅＶ程度）、ＡｌＮ（バンドギャップ：６．２ｅＶ程度）、ダイヤモンド（バンドギャップ：５．５ｅＶ程度）等を挙げることができる。ここで「４Ｈ−ＳｉＣ」は、４Ｈ型の結晶多形を有するＳｉＣ単結晶を示している。
単結晶基板１１は、たとえば単結晶インゴットをスライスすることにより準備される。たとえばワイヤーソー等を用いて、単結晶インゴットを所定の厚さにスライスすればよい。目的とする半導体装置が電力用半導体装置（パワーデバイス）である場合、単結晶基板１１は４Ｈ−ＳｉＣ基板であることが好ましい。半導体装置のオン抵抗を低減することができるからである。またこのとき、単結晶基板１１は｛０００１｝面に対して１°以上８°以下のオフ角度を有することが望ましい。エピタキシャル成長時に基底面転位等の発生を抑えるためである。
４Ｈ−ＳｉＣを例にとれば、エピタキシャル層１２は、たとえばシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを原料ガスとするＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、単結晶基板１１上に成長させることができる。このときエピタキシャル層１２に、たとえば窒素（Ｎ）もしくはリン（Ｐ）等の不純物をドーピングしてもよい。
この後リソグラフィ等によってパターニングされたマスクの上から、イオン注入を行うことによって、後述する不純物領域、ならびにこれを取り囲むガードリング領域３およびフィールドストップ領域２等が形成される。前述の通り本明細書では、半導体層１０のうちフィールドストップ領域２あるいはフィールドストップ領域２となるべき部分までを素子領域ＤＲとし、その外側を外周領域ＯＲとする。
〔段差部形成工程（Ｓ１０２）〕
段差部形成工程（Ｓ１０２）では、外周領域ＯＲに、素子領域ＤＲの外周を取り囲む段差部ＳＴが形成される。
図３は段差部形成工程（Ｓ１０２）を図解する模式的な部分断面図である。図３を参照して段差部ＳＴは、半導体層１０の厚さ方向において、半導体層１０の主表面ＭＳから下方に後退する側壁ＳＷを有するように形成される。ここで「下方」とは、半導体層１０の厚さ方向において主表面ＭＳから、主表面ＭＳの反対側に位置する面へと向かう方向を示している。さらに段差部ＳＴは、側壁ＳＷと連なり、エピタキシャル層１２内に位置する底部ＢＴを有するようにも形成されている。段差部ＳＴは、たとえば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等によって、半導体層１０の一部を除去することにより形成することができる。
段差部ＳＴは、そのままダイシングラインとして利用することもできる。すなわち段差部ＳＴは、ダイシングブレード８０によるダイシング幅Ｗ２より広いダイシングラインＷ１を構成する溝であってもよい（図７参照）。その際、ダイシング幅Ｗ２（ダイシングブレードの幅）を５０〜８０μｍ程度とすると、段差部ＳＴの幅（ダイシングラインＷ１の幅）は、たとえば１００〜１４５μｍ程度であり、好ましくは１００〜１３５μｍ程度であり、より好ましくは１００〜１２５μｍ程度である。もちろん主表面ＭＳ上にダイシングラインを設定し、これとは別に段差部を形成してもよく、そうした態様も本実施形態に包含されるものとする。
段差部ＳＴの断面形状は図３の形状に限定されない。たとえば、側壁ＳＷは傾斜面であってもよいし、底部ＢＴは主表面ＭＳと平行面でなくてもよい。言い換えれば、段差部ＳＴの断面形状は、たとえばＶ字状であってもよいし、あるいはＵ字状等であってもよい。
段差部ＳＴの深さＤは、好ましくは０．１μｍ以上１０μｍ以下程度である。深さＤが０．１μｍよりも浅いと素子領域ＤＲの損傷を十分に抑制できない場合があり、１０μｍを超えると生産性が低下する場合もあるからである。かかる観点から深さＤは、より好ましくは０．２μｍ以上１μｍ以下程度であり、特に好ましくは０．２μｍ以上０．５μｍ以下程度である。
〔第１の絶縁膜形成工程（Ｓ１０３）〕
第１の絶縁膜形成工程（Ｓ１０３）では、半導体層１０上に第１の絶縁膜２１が形成される。
図４は第１の絶縁膜形成工程（Ｓ１０３）を図解する模式的な部分断面図である。図４を参照して第１の絶縁膜２１は、素子領域ＤＲの表面を覆うように形成される。第１の絶縁膜２１により素子領域ＤＲの表面を保護することができる。第１の絶縁膜２１は、たとえばＳｉＯ2膜である。ＳｉＯ2膜は、たとえばＣＶＤ法等によって形成することができる。
ここで第１の絶縁膜２１の端面ＥＦは、できるだけ空気に触れない態様とすることが望ましい。端面ＥＦが空気と接触していると、端面ＥＦを通して素子領域ＤＲに水分が浸透していき、素子領域ＤＲの絶縁性が損なわれるおそれがあるからである。こうした不具合を防止するためには、たとえば第１の絶縁膜２１の端面ＥＦが段差部ＳＴよりも素子領域ＤＲ側に位置するように、第１の絶縁膜２１を形成すればよい。この状態で第１の絶縁膜２１を覆うように、金属層３０あるいは耐湿性に優れるＳｉＮ膜（後述する第２の絶縁膜２２）を形成しておけば、ダイシング時に端面ＥＦが露出することがなくなり、素子領域ＤＲを水分から保護することができる。
〔金属層形成工程（Ｓ１０４）〕
金属層形成工程（Ｓ１０４）では、平面視において段差部ＳＴに沿って金属層３０が形成される。すなわち金属層３０も平面視において素子領域ＤＲを取り囲むように形成される。
図５は金属層形成工程（Ｓ１０４）を図解する模式的な部分断面図である。図５を参照して金属層３０は、第１の絶縁膜２１から露出した主表面ＭＳの一部と、段差部ＳＴの側壁ＳＷの少なくとも一部とを覆うように形成される。これにより段差部ＳＴでチッピングが生じても、その上に被さる金属層３０によって破片の飛散を阻むことができる。よって金属層３０は、より好ましくは側壁ＳＷの全てを覆うように形成される。
金属層３０は、たとえばスパッタリング法によって形成することができる。金属層３０は、Ａｌ、ＴｉおよびＣｕのうち少なくともいずれかを含むことが好ましい。これらを含む金属層３０は半導体層１０よりも柔らかいため、周囲の塑性変形を吸収、緩和することができる。金属層３０は単層であってもよいし複層であってもよい。たとえば金属層３０は、Ａｌ層の単層であってもよいし、Ａｌ層とＣｕ層等とが積層されたものであってもよい。さらに金属層３０はＡｌとＣｕ等との合金から構成されていてもよい。いずれもの場合もクラック、チッピングの抑制に効果的であるからである。
さらに金属層３０は、段差部ＳＴの側壁ＳＷと共に、第１の絶縁膜２１の端面ＥＦを覆うように形成されることが好ましい。緻密で水蒸気バリア性に優れる金属層３０が第１の絶縁膜２１の端面ＥＦを覆うことにより、素子領域ＤＲを水分から保護することができる。金属層３０は、より好ましくは第１の絶縁膜２１の上面に延在するように形成される。より確実に水分の侵入経路を遮断するためである。
ただし金属層３０は、フィールドストップ領域２の直上まで延びていないことが望ましい。金属層３０がフィールドストップ領域２の直上に被さると電界に変化が生じるおそれがあるからである。
金属層３０の厚さは、たとえば１μｍ以上１０μｍ以下である。チッピング抑制機能および水蒸気バリア機能を考慮すると、金属層３０の厚さは２μｍ以上８μｍ以下が好ましく、３μｍ以上７μｍ以下が特に好ましい。
図５を参照して金属層３０は、段差部ＳＴの底部ＢＴの一部を覆うように形成されてもよい。これにより、破片の飛散および素子領域ＤＲへの水分の侵入をより確実に抑制することができる。ただし金属層３０は、後述する分割工程（Ｓ１０６）においてダイシングブレード８０と接触しない態様とすることが望ましい。金属層３０とダイシングブレード８０とが接触すると、刃先に金属が溶着し、ダイシングブレードの寿命が低下する、あるいは分割された端面が平滑にならない等の不具合が想定されるからである。こうした観点から、金属層３０の段差部ＳＴへの被せ幅Ｗ３（図７参照）は、１μｍ以上２０μｍ以下が好ましく、３μｍ以上１８μｍがより好ましく、５μｍ以上１５μｍ以下が特に好ましい。
〔第２の絶縁膜形成工程（Ｓ１０５）〕
第２の絶縁膜形成工程（Ｓ１０５）では、第１の絶縁膜２１上に第２の絶縁膜２２が形成される。
図６は第２の絶縁膜形成工程（Ｓ１０５）を図解する模式的な部分断面図である。図６を参照して第２の絶縁膜２２は、第１の絶縁膜２１の上面、金属層３０の上面および段差部ＳＴの底部ＢＴを覆うように形成される。これによりダイシング後（分割後）において、半導体装置の外周を確実に保護することができる。
第２の絶縁膜２２は、耐湿性に優れる素材から構成されることが望ましい。水蒸気バリア性を示す金属層３０の上を、さらに耐湿性に優れる第２の絶縁膜２２で覆うことにより、水分を確実に遮断することができる。そうした素材としては、たとえばＳｉＮ、ＳｉＯＮ等を例示することができる。ＳｉＮ膜、ＳｉＯＮ膜は、たとえばＣＶＤ法等によって形成することができる。
その後、裏面（主表面ＭＳの反対側に位置する面）側において、裏面電極を形成してもよい。たとえば裏面を研削した後、裏面上にオーミック電極５１とダイボンド電極５０とがこの順に積層される。これらの電極は、たとえばスパッタリング法等によって形成することができる。単結晶基板１１が４Ｈ−ＳｉＣ基板である場合、オーミック電極５１は、たとえばＮｉＳｉ合金であり、ダイボンド電極５０は、たとえばＴｉＮｉＡｕ合金である。
〔分割工程（Ｓ１０６）〕
分割工程（Ｓ１０６）では、素子領域ＤＲから見て、段差部ＳＴよりも外側で、素子領域ＤＲ毎に半導体層１０が分割される。
図７は分割工程（Ｓ１０６）を図解する模式的な部分断面図である。図７を参照して本実施形態では、段差部ＳＴの角部（主表面ＭＳと側壁ＳＷとが交差する部分）がダイシングラインＷ１の端部に相当しており、ダイシングラインＷ１の中央においてダイシングブレード８０が、第２の絶縁膜２２、半導体層１０および裏面電極を切断する。これにより半導体層１０が素子領域ＤＲ毎に分割される。ダイシングブレード８０には、たとえば刃先にダイヤモンド砥粒を含むブレード（ダイヤモンドブレード）を使用することができる。この際、前述のようにダイシングブレード８０は金属層３０と接触しない位置に挿入されることが望ましい。
本実施形態では、ダイシングブレード８０からの加工応力は、切欠き効果によって段差部ＳＴに集中するため、素子領域ＤＲ内に及ぶ応力の発生は抑制されている。すなわち素子領域ＤＲに損傷を与えるクラックの発生が抑制されている。さらに段差部ＳＴ周辺での塑性変形は柔らかい金属層３０によって吸収、緩和されることから、発生した微小クラックの進展を阻止することができる。なおかつチッピングによる破片の飛散も金属層３０によって阻止することができる。したがって本実施形態では、クラック、チッピングによる素子領域ＤＲの損傷を抑制しながら、ダイシングを行うことができる。
〔変形例〕
次に第１の実施形態の変形例について説明する。この変形例は、複数の段差部を形成するものである。図８はこの変形例を図解する模式的な部分断面図である。
図８を参照して、この変形例ではダイシングラインを構成する溝を第１の段差部ＳＴ１として、その内側（素子領域ＤＲ側）に第２の段差部ＳＴ２、第３の段差部ＳＴ３をさらに形成する。ここで各段差部は、平面視において素子領域ＤＲを取り囲むように形成される。さらに各段差部の側壁ＳＷ１〜ＳＷ３の少なくとも一部を覆うように金属層３０を形成する。このように複数の段差部を設けることにより、素子領域ＤＲに至るクラックの発生、あるいは大きなチッピング（破片）の発生をより確実に抑制することができる。ここで段差部の個数は特に制限されず、半導体装置の仕様に応じ適宜変更することができる。ただし素子領域ＤＲのスペースあるいはウエハからの取り数の確保等を考慮すると、その上限数は１０個程度が好ましい。
前述した段差部ＳＴの断面形状と同様に、第２の段差部ＳＴ２、第３の段差部ＳＴ３についてもその断面形状は特に制限されず、Ｖ字状あるいはＵ字状等とすることもできる。またダイシングラインを構成しない第２の段差部ＳＴ２および第３の段差部ＳＴ３については、側壁および底部の全てが金属層３０に覆われていてもよい。さらにこの構成において、ダイシングラインを構成する溝である第１の段差部ＳＴ１は必須ではない。
ダイシングラインを構成しない段差部（第２の段差部ＳＴ２、第３の段差部ＳＴ３）の幅（溝の幅Ｗ４）は、たとえば２μｍ以上１０μｍ以下程度である。また隣接する各段差部同士の間隔Ｗ５は、たとえば２μｍ以上１０μｍ以下であり、好ましくは３μｍ以上７μｍ以下であり、特に好ましくは４μｍ以上６μｍ以下である。上記のように溝の幅、間隔を規定することにより、クラック等の発生頻度をいっそう低減することができるからである。
＜第２の実施形態（半導体装置）＞
図１０は本実施形態の半導体装置の構成の一例を示す模式的な平面図であり、図１１は図１０のＸＩ−ＸＩ線における模式的な部分断面図である。図１０および図１１を参照して、半導体装置１０１は、ワイドバンドギャップ半導体を含み、素子領域ＤＲと、平面視（図１０）において素子領域ＤＲの外周を取り囲む外周領域ＯＲとを含む半導体層１０を備える。外周領域ＯＲには、素子領域ＤＲの外周を取り囲む段差部ＳＴと、段差部ＳＴに沿って形成された金属層３０とが形成されている。
半導体層１０の厚さ方向に平行な断面（図１１）において、段差部ＳＴは素子領域ＤＲの主表面ＭＳよりも下方に後退する側壁ＳＷを有しており、金属層３０は側壁ＳＷの少なくとも一部を覆うように延びている。
半導体装置１０１は、第１の実施形態として説明した製造方法によって製造することができる。よって半導体装置１０１は、クラック、チッピングによる素子領域ＤＲの損傷を抑制しながら製造することができる。そのため半導体装置１０１は信頼性が高く、かつ歩留まり良く製造することができる。
ここで図１１を参照して半導体装置１０１では、段差部ＳＴの内周面（側壁ＳＷおよび底部ＢＴ）が外周領域ＯＲの外周端面ＯＥに連なっている。これは段差部ＳＴが元々はダイシングラインを構成する溝であったことを示している。つまり半導体装置１０１は、段差部ＳＴをダイシングラインとして利用して、半導体層１０のうち厚さの薄い部分を切断することにより分割されている。したがって半導体装置１０１ではダイシングの際にクラック、チッピングの発生頻度が低減されており、信頼性が高められているといえる。
再び図１１を参照して、半導体層１０は単結晶基板１１とエピタキシャル層１２とを含んでいる。ここでエピタキシャル層１２は電子のドリフト層として機能している。エピタキシャル層１２のうち素子領域ＤＲに含まれる部分には、各種ドーピング領域（フィールドストップ領域２、ガードリング領域３、ＪＴＥ領域４、ボディ領域１３、ソース領域１４、Ｐ+領域１５）が形成されている。ここでガードリング領域３は複数のガードリング部３ａ〜３ｅから構成されている。
半導体層１０の主表面ＭＳ上には、第１の絶縁膜２１が形成されており、第１の絶縁膜２１は素子領域ＤＲから外周領域ＯＲまで延びている。第１の絶縁膜２１は素子領域ＤＲ内において開口部を有しており、当該開口部にはソース電極１６が形成されている。ソース電極１６にはパッド電極５３が接続されている。
第１の絶縁膜２１はソース電極１６よりも内周側ではゲート絶縁膜として機能している。ゲート絶縁膜上には、ゲート電極５２が形成されている。層間絶縁膜２３はゲート電極５２を覆うように形成されており、ゲート電極５２とソース電極１６およびパッド電極５３との間を絶縁している。
他方、裏面側（半導体層１０の主表面ＭＳの反対側に位置する面側）には、オーミック電極５１とダイボンド電極５０とがこの順序で積層され、ドレイン電極を構成している。以上の如く半導体装置１０１は縦型ＭＯＳＦＥＴ構造を有しており、ワイドバンドギャップ半導体の性質に基づき、高耐圧、低消費電力であり、高速動作が可能な半導体装置である。
ここで本実施形態ではワイドバンドギャップ半導体に、たとえばＳｉＣ、ＧａＮ、ＡｌＮまたはダイヤモンド等を採用することができる。段差部ＳＴおよび金属層３０によって半導体層１０の硬さに由来する不具合を防止することができるからである。
半導体装置１０１において第１の絶縁膜２１は、たとえばＳｉＯ2膜である。ＳｉＯ2膜は耐湿性が若干低く、水分を透過させるおそれがある。そこで半導体装置１０１では、第１の絶縁膜２１の端面ＥＦが、段差部ＳＴよりも素子領域ＤＲ側に位置するように配置されている。端面ＥＦを外周領域ＯＲの外周端面ＯＥから遠ざけることにより、水分が侵入し難い構造となるからである。
さらに半導体装置１０１では、金属層３０が第１の絶縁膜２１の端面ＥＦを覆うように形成されている。このように緻密で水蒸気バリア性に優れる金属層３０が端面ＥＦを覆うことにより、端面ＥＦからの水分の侵入を確実に遮断することができる。
金属層３０はＡｌ、ＴｉおよびＣｕのうち少なくともいずれかを含むことが好ましい。これらの金属は水蒸気バリア性に優れているからである。金属層３０は単層であってもよいし複層であってもよい。たとえば金属層３０は、Ａｌ層の単層であってもよいし、Ａｌ層とＣｕ層等とが積層されたものであってもよい。さらに金属層３０はＡｌとＣｕ等との合金から構成されていてもよい。いずれの場合も水分を遮断することができるからである。
また金属層３０は、パッド電極５３およびこれに接続される金属配線（図示せず）を構成する金属元素を含むことが望ましい。こうした態様とすることで、金属層３０をパッド電極５３等と同時に形成することができるようになり、プロセスを簡略化することができる。
金属層３０は、段差部ＳＴの底部ＢＴの一部を覆っていてもよい。より確実に水分を遮断するためである。
半導体装置１０１は、第１の絶縁膜２１上に形成された第２の絶縁膜２２をさらに備えている。第２の絶縁膜２２により、第１の絶縁膜２１の上面からの水分の侵入を抑制することができる。第２の絶縁膜２２は、たとえばＳｉＮ膜、ＳｉＯＮ膜等である。これらの素材は耐湿性に優れているからである。
第２の絶縁膜２２は、金属層３０の上面にまで延在することが好ましい。第１の絶縁膜２１の端面ＥＦからの水分の侵入をより確実に抑制することができるからである。同様の観点から、第２の絶縁膜２２は外周領域ＯＲの外周端面ＯＥに連なっていることが望ましい。
〔変形例〕
次に第２の実施形態の変形例について説明する。この変形例に係る半導体装置１０２は、複数の段差部を備えるものである。図１２は変形例に係る半導体装置１０２の構成の一例を示す模式的な部分断面図である。
図１２を参照して、半導体装置１０２は第１の段差部ＳＴ１の内側（素子領域ＤＲ側）に第２の段差部ＳＴ２、第３の段差部ＳＴ３を備えている。各段差部は、いずれも素子領域ＤＲの外周を取り囲むように形成されており、金属層３０は、各段差部の側壁ＳＷ１〜ＳＷ３を覆うように形成されている。ただし金属層３０は、複数の段差部の側壁のうち少なくとも一部を覆っていればよく、たとえば側壁ＳＷ３のみを覆うように形成されていてもよい。その場合、側壁ＳＷ１および側壁ＳＷ２は第２の絶縁膜２２によって覆われていることが好ましい。
半導体装置１０２では段差部が複数形成されていることから、その製造過程において前述した半導体装置１０１よりもクラック、チッピングの発生が抑えられている。したがって半導体装置１０２は信頼性がいっそう高められた半導体装置である。
＜第３の実施形態（半導体装置の製造方法）＞
図１４は本実施形態に係る製造方法の概略を示すフローチャートである。図１４を参照して当該製造方法は、半導体層準備工程（Ｓ２０１）、段差形成工程（Ｓ２０２）、第１の絶縁膜形成工程（Ｓ２０３）、第２の絶縁膜形成工程（Ｓ２０４）および分割工程（Ｓ２０５）を備えている。第３の実施形態は、金属層３０を形成しない点において前述した第１の実施形態およびその変形例と異なっている。その他については実質的に第１の実施形態およびその変形例と同様であるので、これらと重複する説明は省略する。
図１３は第３の実施形態を図解する模式的な部分断面図である。図１３を参照してこの製造方法では、ワイドバンドギャップ半導体を含み、素子領域ＤＲと、平面視において素子領域ＤＲの外周を取り囲む外周領域ＯＲとを含む半導体層１０を準備した後（Ｓ２０１）、半導体層１０の厚さ方向に平行な断面において、主表面ＭＳより下方に後退する側壁ＳＷ１〜ＳＷ３を有する段差部ＳＴを外周領域ＯＲに形成し（Ｓ２０２）、さらに素子領域ＤＲから見て、段差部ＳＴよりも外側でダイシングブレード８０によって素子領域ＤＲ毎に半導体層１０を分割する（Ｓ２０５）。
上記の製造方法では、外周領域ＯＲに段差部ＳＴを形成することにより、切欠き効果によって、ダイシング時の加工応力が段差部ＳＴに集中しやすくなっている。このようにクラック、チッピングが発生しやすい部分をあえて設けることにより、素子領域ＤＲに損傷を与えるクラック、チッピングの発生を抑制することができる。よってこの製造方法では、Ｓｉよりも硬度の高いワイドバンドギャップ半導体（たとえば、ＳｉＣ、ＧａＮ、ＡｌＮまたはダイヤモンド等）を採用することができる。
図１３を参照してこの製造方法では、外周領域ＯＲに、第１の段差部ＳＴ１、第２の段差部ＳＴ２および第３の段差部ＳＴ３というように、段差部を複数形成している。このうち第１の段差部ＳＴ１は、素子領域ＤＲの外周を取り囲みダイシングブレード８０によるダイシング幅Ｗ２より広いダイシングラインＷ１を構成する溝である。このように段差部をダイシングラインＷ１として利用することにより、切断すべき半導体層１０の厚さが薄くなることから、クラック、チッピングの発生頻度を低下させることができる。また段差部を複数形成することにより、素子領域ＤＲに損傷を与えるクラック、チッピングの発生をより確実に抑制することができる。
上記の製造方法は、半導体層１０上に第１の絶縁膜２１を形成する工程（Ｓ２０３）を備えている。このとき第１の絶縁膜２１は、その端面ＥＦが第１の段差部ＳＴ１よりも素子領域ＤＲ側に位置するように形成されることが好ましい。ここで第１の絶縁膜２１は、たとえばＳｉＯ2膜等である。ＳｉＯ2膜は水分を透過しやすいが、上記のように第１の絶縁膜２１の端面ＥＦを切断面〔外周領域ＯＲの外周端面ＯＥ（図１６参照）〕から遠ざけておくことにより、端面ＥＦを通した水分の侵入を抑制することができる。
上記の製造方法は、第１の絶縁膜２１上に第２の絶縁膜２２を形成する工程（Ｓ２０４）を備えている。このとき第２の絶縁膜２２は、第１の絶縁膜２１の端面ＥＦを覆うように形成されることが好ましい。第１の絶縁膜２１の端面ＥＦからの水分の侵入を抑制するためである。第２の絶縁膜２２は耐湿性に優れる素材から構成されることが望ましい。そうした素材としては、たとえばＳｉＮおよびＳｉＯＮ等がある。
図１３を参照して第２の絶縁膜２２は第１の段差部ＳＴ１の側壁ＳＷ１およびこれに連なる底部ＢＴ１の少なくとも一部を覆うように形成されることが好ましい。チッピングによる破片の飛散を抑制することができるからである。ここで第２の段差部ＳＴ２ならびに第３の段差部ＳＴ３の側壁および底部も、第２の絶縁膜２２で覆うとさらに好ましい。
＜第４の実施形態（半導体装置）＞
図１５は本実施形態の半導体装置の構成の一例を示す模式的な平面図であり、図１６は図１５のＸＶＩ−ＸＶＩ線における模式的な部分断面図である。第４の実施形態に係る半導体装置２０１は、第３の実施形態として説明した製造方法によって製造することができる。また第４の実施形態は、金属層３０を形成しない点において前述した第２の実施形態およびその変形例と異なっている。その他については実質的に第２の実施形態およびその変形例と同様であるので、これらと重複する説明は省略する。
図１５および図１６を参照して半導体装置２０１は、ワイドバンドギャップ半導体を含み、素子領域ＤＲと、平面視において素子領域ＤＲの外周を取り囲む外周領域ＯＲとを含む半導体層１０と、外周領域ＯＲに形成され、素子領域ＤＲの外周を取り囲む段差部ＳＴと、を備えている。半導体層１０の厚さ方向に平行な断面において、段差部ＳＴは素子領域ＤＲの主表面ＭＳよりも下方に後退する側壁ＳＷ１〜ＳＷ３を有している。
半導体装置２０１は、外周領域ＯＲに、主表面ＭＳよりも下方に後退する側壁ＳＷ１〜ＳＷ３を有する段差部ＳＴを備えている。このため半導体装置２０１は、クラック、チッピングの発生を抑制しながら、ウエハから分割することができる。したがって半導体装置２０１は信頼性が高く、かつ歩留まり良く製造することができる。
また半導体装置２０１では、たとえばＳｉＣ、ＧａＮ、ＡｌＮまたはダイヤモンドといったワイドバンドギャップ半導体が使用されている。よって半導体装置２０１は、高耐圧、低消費電力であり、高速動作が可能な半導体装置である。
図１６を参照して半導体装置２０１は、外周領域ＯＲに、第１の段差部ＳＴ１、第２の段差部ＳＴ２、第３の段差部ＳＴ３というように、複数の段差部を備えている。これにより素子領域ＤＲに損傷を与えるクラック等の発生頻度をいっそう低減することができる。
半導体装置２０１では、第１の段差部ＳＴ１の側壁ＳＷ１を含む内周面が、外周領域ＯＲの外周端面ＯＥに連なっている。これは第１の段差部ＳＴ１が元々はダイシングラインを構成する溝であったことを示している。したがってダイシングによって切断された半導体層１０の厚さがその他の部分に比べて薄いことから、ダイシングの際にクラック、チッピングの発生頻度がいっそう低減されている。
半導体装置２０１は、半導体層１０上に第１の絶縁膜２１を備えており、その端面ＥＦは段差部ＳＴよりも素子領域ＤＲ側に位置している。ここで第１の絶縁膜２１は、たとえばＳｉＯ2膜等である。ＳｉＯ2膜は水分を透過しやすいが、上記のように第１の絶縁膜２１の端面ＥＦを切断面（外周領域ＯＲの外周端面ＯＥ）から遠ざけておくことにより、端面ＥＦを通した水分の侵入を抑制することができる。
半導体装置２０１は、第１の絶縁膜２１上に第２の絶縁膜２２を備えており、第２の絶縁膜２２は第１の絶縁膜２１の端面ＥＦを覆っている。これにより第１の絶縁膜２１の端面ＥＦからの水分の侵入を抑制することができる。第２の絶縁膜２２は耐湿性に優れる素材から構成されることが望ましい。そうした素材としては、たとえばＳｉＮおよびＳｉＯＮ等がある。
第２の絶縁膜２２は段差部ＳＴの底部ＢＴ１〜ＢＴ３の少なくとも一部を覆っていることが好ましい。チッピングによる破片の飛散を抑制し、さらに半導体装置２０１の耐湿性を向上させることができるからである。
＜付記＞
ここで第３の実施形態に開示された本発明の実施態様を以下の〔付記１〕〜〔付記９〕に列記して説明する。
〔付記１〕
ワイドバンドギャップ半導体を含み、素子領域と、平面視において前記素子領域の外周を取り囲む外周領域とを含む半導体層を準備する工程と、前記外周領域に、前記素子領域の前記外周を取り囲む段差部を形成する工程と、を備え、前記半導体層の厚さ方向に平行な断面において、前記段差部は前記素子領域の主表面よりも下方に後退する側壁を有し、さらに前記素子領域から見て、前記段差部よりも外側で、前記素子領域毎に前記半導体層を分割する工程を備える、半導体装置の製造方法。
上記〔付記１〕では、外周領域ＯＲに段差部ＳＴを形成することにより、切欠き効果によって、ダイシング時の加工応力が段差部ＳＴに集中しやすくなっている。このようにクラック、チッピングが発生しやすい部分をあえて設けることにより、素子領域ＤＲに損傷を与えるクラック、チッピングの発生を抑制することができる。
〔付記２〕
前記半導体層上に第１の絶縁膜を形成する工程をさらに備え、前記第１の絶縁膜の端面が、前記段差部よりも前記素子領域側に位置するように形成される、上記〔付記１〕に記載の半導体装置の製造方法。
第１の絶縁膜２１の端面ＥＦを切断面（外周領域ＯＲの外周端面ＯＥ）から遠ざけておくことにより、端面ＥＦを通した水分の侵入を抑制することができる。
〔付記３〕
前記分割する工程は、ダイシングブレードによって前記半導体層を分割する工程を含み、前記段差部は、前記外周を取り囲み前記ダイシングブレードによるダイシング幅より広いダイシングラインを構成する溝である、上記〔付記１〕または〔付記２〕に記載の半導体装置の製造方法。
段差部ＳＴをダイシングラインＷ１として利用することにより、切断すべき半導体層１０の厚さが薄くなることから、クラック、チッピングの発生頻度を低下させることができる。
〔付記４〕
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム、窒化アルミニウムまたはダイヤモンドを含む、上記〔付記１〕〜〔付記３〕のいずれか１つに記載の半導体装置の製造方法。
上記〔付記１〕の製造方法によれば、硬度が高いこれらのワイドバンドギャップ半導体を含む半導体層であっても、クラック、チッピングの発生を抑制しながら、分割することができる。
〔付記５〕
前記第１の絶縁膜上に第２の絶縁膜を形成する工程をさらに備え、前記第２の絶縁膜は前記第１の絶縁膜の端面を覆うように形成される、上記〔付記２〕に記載の半導体装置の製造方法。
上記〔付記５〕によれば、第１の絶縁膜２１の端面ＥＦからの水分の侵入を抑制することができる。
〔付記６〕
前記段差部は、前記側壁に連なる底部をさらに有し、前記第２の絶縁膜は、前記底部の少なくとも一部を覆うように形成される、上記〔付記５〕に記載の半導体装置の製造方法。
上記〔付記６〕によれば、チッピングによる破片の飛散を抑制することができる。
〔付記７〕
前記第１の絶縁膜は、二酸化珪素を含む、上記〔付記２〕、〔付記５〕および〔付記６〕のいずれか１つに記載の半導体装置の製造方法。
上記〔付記２〕等によれば端面ＥＦからの水分の侵入を抑制できるため、水分を透過しやすいＳｉＯ2を採用することもできる。
〔付記８〕
前記第２の絶縁膜は、窒化珪素および酸窒化珪素のうち少なくともいずれかを含む、上記〔付記５〕〜〔付記７〕のいずれか１つに記載の半導体装置の製造方法。
ＳｉＮおよびＳｉＯＮは耐湿性に優れることから、上記〔付記８〕によれば、より確実に水分の侵入を遮断することができる。
〔付記９〕
前記段差部は複数形成される、上記〔付記１〕〜〔付記８〕のいずれか１つに記載の半導体装置の製造方法。
上記〔付記９〕によれば、素子領域ＤＲをクラック、チッピングから確実に保護することができる。
次に第４の実施形態に開示された本発明の実施態様を以下の〔付記１０〕〜〔付記１８〕に列記して説明する。
〔付記１０〕
ワイドバンドギャップ半導体を含み、素子領域と、平面視において前記素子領域の外周を取り囲む外周領域とを含む半導体層と、前記外周領域に形成され、前記素子領域の前記外周を取り囲む段差部と、を備え、前記半導体層の厚さ方向に平行な断面において、前記段差部は前記素子領域の主表面よりも下方に後退する側壁を有する、半導体装置。
上記〔付記１０〕の半導体装置は、素子領域ＤＲの外周を取り囲む段差部ＳＴを備える。これによりダイシングの際にクラック、チッピングの発生を抑制しながら製造できることから、信頼性の高い半導体装置となり得る。
〔付記１１〕
前記半導体層上に第１の絶縁膜をさらに備え、前記第１の絶縁膜の端面が、前記段差部よりも前記素子領域側に位置する、上記〔付記１０〕に記載の半導体装置。
上記〔付記１１〕のように第１の絶縁膜２１の端面ＥＦを切断面（外周領域ＯＲの外周端面ＯＥ）から遠ざけておくことにより、端面ＥＦを通した水分の侵入を抑制することができる。
〔付記１２〕
前記側壁を含む内周面が、前記外周領域の外周端面に連なる、上記〔付記１０〕または〔付記１１〕に記載の半導体装置。
上記〔付記１２〕の態様は、段差部ＳＴが元々はダイシングラインＷ１を構成する溝であった場合に現れる。この態様では、ダイシングによって切断された半導体層１０の厚さがその他の部分に比べて薄いことから、クラック、チッピングの発生頻度がいっそう低減されている。
〔付記１３〕
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム、窒化アルミニウムまたはダイヤモンドを含む、上記〔付記１０〕〜〔付記１２〕のいずれか１つに記載の半導体装置。
上記〔付記１３〕の半導体装置は、これらのワイドバンドギャップ半導体の性質に基づき、高耐圧、低消費電力であり、高速動作が可能な半導体装置となり得る。
〔付記１４〕
前記第１の絶縁膜上に形成された第２の絶縁膜をさらに備え、前記第２の絶縁膜は前記第１の絶縁膜の端面を覆う、上記〔付記１１〕に記載の半導体装置。
絶縁膜を２層構造とし、さらに第２の絶縁膜２２が第１の絶縁膜２１の端面ＥＦを覆うことにより、素子領域ＤＲへの水分の侵入を抑制することができる。
〔付記１５〕
前記段差部は、前記側壁に連なる底部をさらに有し、前記第２の絶縁膜は、前記底部の少なくとも一部を覆う、上記〔付記１４〕に記載の半導体装置。
上記〔付記１５〕によれば、チッピングによる破片の飛散を抑え、かつ素子領域ＤＲへの水分の侵入を遮断することができる。
〔付記１６〕
前記第１の絶縁膜は、二酸化珪素を含む、上記〔付記１１〕、〔付記１４〕および〔付記１５〕のいずれか１つに記載の半導体装置。
上記〔付記１１〕等の態様によれば、第１の絶縁膜２１を通じた水分の侵入を抑制することができるため、第１の絶縁膜にＳｉＯ2を採用することもできる。
〔付記１７〕
前記第２の絶縁膜は、窒化珪素および酸窒化珪素のうち少なくともいずれかを含む、上記〔付記１４〕〜〔付記１６〕のいずれか１つに記載の半導体装置。
ＳｉＮ、ＳｉＯＮは耐湿性に優れるため、第２の絶縁膜２２がこれらを含むことにより、素子領域ＤＲへの水分の侵入をより確実に抑制することができる。
〔付記１８〕
前記段差部を複数備える、上記〔付記１０〕〜〔付記１７〕のいずれか１つに記載の半導体装置。
上記〔付記１８〕によれば、素子領域ＤＲに損傷を与えるクラック等の発生頻度をいっそう低減することができる。
以上のように本発明の一実施形態について説明を行なったが、上述した各実施形態の構成を適宜組み合わせることも当初から予定している。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
２ フィールドストップ領域
３ ガードリング領域
３ａ，３ｂ，３ｃ，３ｄ，３ｅ ガードリング部
４ ＪＴＥ領域
１０ 半導体層
１１ 単結晶基板
１２ エピタキシャル層
１３ ボディ領域
１４ ソース領域
１５ Ｐ+領域
１６ ソース電極
２１ 第１の絶縁膜
２２ 第２の絶縁膜
２３ 層間絶縁膜
３０ 金属層
５０ ダイボンド電極
５１ オーミック電極
５２ ゲート電極
５３ パッド電極
８０ ダイシングブレード
１０１，１０２，２０１ 半導体装置
ＤＲ 素子領域
ＯＲ 外周領域
ＭＳ 主表面
ＥＦ 端面
ＯＥ 外周端面
ＳＴ 段差部
ＳＴ１ 第１の段差部
ＳＴ２ 第２の段差部
ＳＴ３ 第３の段差部
ＳＷ，ＳＷ１，ＳＷ２，ＳＷ３ 側壁
ＢＴ，ＢＴ１，ＢＴ２，ＢＴ３ 底部
Ｗ１ ダイシングライン
Ｗ２ ダイシング幅
Ｗ３，Ｗ４ 幅
Ｗ５ 間隔
Ｔ 厚さ
Ｄ 深さ

Claims (23)

  1. ワイドバンドギャップ半導体を含み、素子領域と、平面視において前記素子領域の外周を取り囲む外周領域とを含む半導体層を準備する工程と、
    前記外周領域に、前記素子領域の前記外周を取り囲む段差部を形成する工程と、
    前記段差部に沿って金属層を形成する工程と、を備え、
    前記半導体層の厚さ方向に平行な断面において、前記段差部は前記素子領域の主表面よりも下方に後退する側壁を有し、前記金属層は前記側壁の少なくとも一部を覆うように延び、さらに、
    前記素子領域から見て、前記段差部よりも外側で、前記素子領域毎に前記半導体層を分割する工程を備える、半導体装置の製造方法。
  2. 前記半導体層上に第１の絶縁膜を形成する工程をさらに備え、
    前記金属層を形成する工程において、前記金属層は、前記第１の絶縁膜の端面を覆うように形成される、請求項１に記載の半導体装置の製造方法。
  3. 前記分割する工程は、ダイシングブレードによって前記半導体層を分割する工程を含み、
    前記段差部は、前記外周を取り囲み前記ダイシングブレードによるダイシング幅より広いダイシングラインを構成する溝である、請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記金属層は、アルミニウム、チタンおよび銅のうち少なくともいずれかを含む、請求項１〜請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記段差部は、前記側壁に連なる底部をさらに有し、
    前記金属層は、前記底部の少なくとも一部を覆うように形成される、請求項１〜請求項４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム、窒化アルミニウムまたはダイヤモンドを含む、請求項１〜請求項５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第１の絶縁膜は、二酸化珪素を含む、請求項２に記載の半導体装置の製造方法。
  8. 前記第１の絶縁膜上に第２の絶縁膜を形成する工程をさらに備え、
    前記第２の絶縁膜は、窒化珪素および酸窒化珪素のうち少なくともいずれかを含む、請求項２または請求項７に記載の半導体装置の製造方法。
  9. 前記第２の絶縁膜は、前記金属層の上面に延在するように形成される、請求項８に記載の半導体装置の製造方法。
  10. 前記段差部は複数形成される、請求項１〜請求項９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記第１の絶縁膜の前記端面が、前記段差部よりも前記素子領域側に位置するように形成される、請求項２ならびに請求項７〜請求項９のいずれか１項に記載の半導体装置の製造方法。
  12. ワイドバンドギャップ半導体を含み、素子領域と、平面視において前記素子領域の外周を取り囲む外周領域とを含む半導体層と、
    前記外周領域に形成され、前記素子領域の前記外周を取り囲む段差部と、
    前記段差部に沿って形成された金属層と、を備え、
    前記半導体層の厚さ方向に平行な断面において、前記段差部は前記素子領域の主表面よりも下方に後退する側壁を有し、前記金属層は前記側壁の少なくとも一部を覆うように延びる、半導体装置。
  13. 前記半導体層上に形成された第１の絶縁膜をさらに備え、
    前記金属層は、前記第１の絶縁膜の端面を覆っている、請求項１２に記載の半導体装置。
  14. 前記側壁を含む内周面が、前記外周領域の外周端面に連なる、請求項１２または請求項１３に記載の半導体装置。
  15. 前記金属層は、アルミニウム、チタンおよび銅のうち少なくともいずれかを含む、請求項１２〜請求項１４のいずれか１項に記載の半導体装置。
  16. 前記段差部は、前記側壁に連なる底部をさらに有し、
    前記金属層は、前記底部の少なくとも一部を覆う、請求項１２〜請求項１５のいずれか１項に記載の半導体装置。
  17. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム、窒化アルミニウムまたはダイヤモンドを含む、請求項１２〜請求項１６のいずれか１項に記載の半導体装置。
  18. 前記第１の絶縁膜上に形成された第２の絶縁膜をさらに備える、請求項１３に記載の半導体装置。
  19. 前記第１の絶縁膜は、二酸化珪素を含む、請求項１３または請求項１８に記載の半導体装置。
  20. 前記第２の絶縁膜は、窒化珪素および酸窒化珪素のうち少なくともいずれかを含む、請求項１８に記載の半導体装置。
  21. 前記第１の絶縁膜の前記端面が、前記段差部よりも前記素子領域側に位置する、請求項１３ならびに請求項１８〜請求項２０のいずれか１項に記載の半導体装置。
  22. 前記第２の絶縁膜は、前記金属層の上面に延在する、請求項１８または請求項２０に記載の半導体装置。
  23. 前記段差部を複数備える、請求項１２〜請求項２２のいずれか１項に記載の半導体装置。
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