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TWI781541B - 柱狀半導體裝置的製造方法 - Google Patents

柱狀半導體裝置的製造方法 Download PDF

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TWI781541B
TWI781541B TW110107306A TW110107306A TWI781541B TW I781541 B TWI781541 B TW I781541B TW 110107306 A TW110107306 A TW 110107306A TW 110107306 A TW110107306 A TW 110107306A TW I781541 B TWI781541 B TW I781541B
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Abstract

形成Si柱7a上的第一遮罩材料層、及環繞Si柱7a之頂部側面的第一材料層。並且，於第一材料層的外周部形成第二材料層。接著，以第二材料層作為遮罩，來蝕刻第一遮罩材料層與第一材料層。並且，在環繞Si柱7a而形成的凹部內形成薄的SiGe層、P+層23a、SiO2層24a。並且，形成將露出之薄的SiGe層之側面氧化而得的SiO2層26a。接著，以SiO2層24a、26a作為遮罩，來蝕刻閘極導體層的TiN層、W層而形成TiN層29a、W層30a。藉此，俯視觀看時，Si柱7a、低二極體接面電阻P+層23a、閘極配線導體層的TiN層29a、及W層30a係成為自行對準關係，而沿著垂直方向，使P+層23a與TiN層29a隔著HfO2層28、SiO2層26a而自行對準地形成。

Description

柱狀半導體裝置的製造方法
本發明係關於一種柱狀半導體裝置的製造方法，特別是關於具有SGT(Surrounding Gate Transistor，環繞式閘極電晶體)的柱狀半導體裝置的製造方法。
近年來，殷切期盼具有SGT的半導體裝置之更進一步的高集積化與高性能化。
平面型MOS(Metal Oxide semiconductor，金屬氧化物半導體)電晶體中，P、N通道MOS電晶體的通道係形成於沿著源極、汲極間的半導體基板之表面的水平方向。相對於此，SGT的通道係相對於半導體基板表面形成於垂直方向(例如，參照專利文獻1、非專利文獻1)。
圖5係顯示N通道SGT的示意構造圖。在P型或i型(intrinsic type；本質型)之Si柱115(以下將矽半導體柱稱為「Si柱」)之上下的位置，形成有以一方作為源極來發揮功能時，以另一方作為汲極來發揮功能的N+區域116a、116b。作為源極、汲極之N+區域116a、116b之間的Si柱115係成為通道區域117。閘極絕緣層118係形成為環繞於此通道區域117，而 閘極導體層119係形成為環繞於閘極絕緣層118。SGT中，作為源極、汲極之N+區域116a、116b、通道區域117、閘極絕緣層118、及閘極導體層119係形成為單一的Si柱115。因此，俯視觀察時，SGT之表面的佔有面積係相當於平面型MOS電晶體之單一源極或汲極之N+區域的佔有面積。因此，相較於具有平面型MOS電晶體的電路晶片，以具有SGT的電路晶片可更進一步實現晶片尺寸的縮小化。
圖6係顯示使用SGT的CMOS變換器(inverter)電路的剖面圖(例如參照專利文獻2圖38(b))。此CMOS變換器電路中，於絶緣層基板120上形成有i層121(「i層」係表示本質型Si層)，且於此i層121上形成有作為P通道SGT的Si柱SP1及作為N通道SGT的Si柱SP2。P通道SGT的汲極P+區域122係形成為與i層121同層且俯視觀察時形成為環繞於Si柱SP1的下部。此外，N通道SGT的汲極N+區域123係形成為與i層121同層且俯視觀察時形成為環繞於Si柱SP2的下部。P通道SGT的源極P+區域124係形成在Si柱SP1的頂部，且N通道SGT的源極N+區域125係形成在Si柱SP2的頂部。閘極絕緣層126a、126b係形成為環繞於Si柱SP1、SP2，且延伸至汲極P+區域122及汲極N+區域123的上表面上，而P通道SGT的閘極導體層127a及N通道SGT的閘極導體層127b係形成為環繞於閘極絕緣層126a、126b。作為絕緣層的側壁氮化膜128a、128b係形成為環繞於此等閘極導體層127a、127b。與此同樣地，作為絕緣層的側壁氮化膜128c、128d係形成為分別環繞於Si柱SP1、SP2的頂部的P+區域、N+區域。P通道SGT的汲極P+區域122與N通道SGT的汲極N+區域123係經由矽化層129b而連接。P通道SGT的源極P+ 區域124上形成有矽化層129a，且N通道SGT的源極N+區域125上形成有矽化層129c。而且，於閘極導體層127a、127b的頂部形成有矽化層129d、129e。位於汲極P+區域122、源極P+區域124之間的Si柱SP1的i層130a係作為P通道SGT的通道而發揮功能，且位於汲極N+區域123、源極N+區域125之間的Si柱SP2的i層130b係作為N通道SGT的通道而發揮功能。SiO2層131係形成為覆蓋絶緣層基板120、i層121及Si柱SP1、SP2。而且，貫穿此SiO2層131的接觸孔132a、132b、132c係形成於Si柱SP1、SP2上、P通道SGT的汲極P+區域122上、以及N通道SGT的汲極N+區域123上。形成在SiO2層131上的電源配線金屬層Vd係經由接觸孔132a而與P通道SGT的源極P+區域124及矽化層129a連接。形成在SiO2層131上的輸出配線金屬層Vo係經由接觸孔132b而與P通道SGT的汲極P+區域122、N通道SGT的汲極N+區域123及矽化層129b連接。又，形成在SiO2層131上的接地配線金屬層Vs係經由接觸孔132c而與N通道SGT的源極N+區域125及矽化層129c連接。
P通道SGT的閘極導體層127a與N通道SGT的閘極導體層127b係在彼此連接的狀態下，連接於輸入配線金屬層(圖示省略)。此CMOS變換器電路中，P通道SGT及N通道SGT係各自形成於Si柱SP1、SP2內。因此，可縮小從垂直方向俯視觀察時的電路面積。結果，相較於具有習知例之平面型MOS電晶體的CMOS變換器電路，可更進一步實現電路的縮小化。藉由採用SGT，可謀求大幅的電路的縮小化。並且，可期盼採用此等SGT的電路的縮小化、高性能化。
(先前技術文獻)
(專利文獻)
專利文獻1：日本專利公開公報特開平2-188966號
專利文獻2：美國專利公開公報第2010/0264484號說明書
(非專利文獻)
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：C.Y.Ting, V.J.Vivalda, and H.G.Schaefer:“Study of planarized sputter-deposited SiO2”J.Vac.Sci.Technol, 15(3), May/Jun (1978)
非專利文獻3：V.Probst, H.Schaber, A.Mitwalsky. and H.Kabza: "WSi2 and CoSi2 as diffusion sources for shallow-junction formation in silicon", J. Appl. Phys. Vol.70(2), No.15, pp.708-719(1991)
非專利文獻4：Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979)
本發明的目的在於提供一種具有SGT的半導體裝置的製造方法，以謀求電路之高密度化與高性能化。
本發明之第一態樣的柱狀半導體裝置的製造方法係具有：
在基板上形成其頂部上具有第一材料層的第一半導體柱的步驟；
形成在俯視觀看時環繞前述第一材料層、及前述第一半導體柱之頂部的側面的第二材料層的步驟；
在前述第二材料層的外周部形成第三材料層的步驟；
去除前述第一材料層及前述第二材料層，而形成環繞前述第一半導體柱的頂部的第一凹部的步驟；
在前述第一凹部內，形成單層或複數層的第一半導體層的步驟，前述第一半導體層係與前述第一凹部之側面接觸，並且其上表面位置位於前述第一凹部的上表面位置的下方；
在前述第一半導體層上，形成其上表面位置成為前述第三材料層的上表面位置的第四材料層的步驟；
去除前述第三材料層的步驟；
氧化露出的前述第一半導體層之表層，以形成第一氧化層的步驟；以及
以前述第四材料層及前述第一氧化層作為遮罩，來蝕刻環繞前述第一半導體柱之由單層或複數層所構成的導體層，而形成第一閘極導體層的步驟；其中，
前述第一半導體層係成為源極或汲極，且在前述半導體柱與前述第一閘極導體層之間具有第一閘極絕緣層。
前述第一半導體層的至少表層以氧化速度大於前述第一半導體柱之材料為較佳。
前述第一半導體層可自外側起由第二半導體層及第三半導體 層所構成；
前述第二半導體層可為氧化速度大於前述第一半導體柱之材料；
至少前述第三半導體層可含有施體或受體雜質。
前述柱狀半導體裝置的製造方法更可具有：
形成環繞前述第一半導體柱的虛設閘極材料層的步驟；
在前述虛設閘極材料層之上或於上部形成前述第二材料層、前述第三材料層的步驟；
去除前述第一材料層、前述第二材料層而形成前述第一凹部，並且在形成前述第一半導體層、前述第四材料層之後，去除前述虛設閘極材料層的步驟；
在露出的前述第一半導體層的表層形成前述第一氧化層，且同時地在露出的前述第一半導體柱的表層形成第二氧化層的步驟；
形成環繞前述第一半導體柱的前述第一閘極絕緣層及前述導體層的步驟；以及
以前述第四材料層及前述第一氧化層作為遮罩，來蝕刻環繞前述第一半導體柱的前述導體層，而形成前述第一閘極導體層的步驟。
前述柱狀半導體裝置的製造方法更可具有：
在形成前述第二材料層之前，在前述虛設閘極材料層之上形成第一絕緣層的步驟；以及
以前述第四材料層及前述第一氧化層作為遮罩，來蝕刻環繞前述第一半導體柱的前述第一絕緣層及前述導體層，而形成前述第一閘極導體層的步驟。
前述柱狀半導體裝置的製造方法更可具有：
使前述第一材料層及前述第一半導體柱之頂部露出，以環繞其下部的半導體柱側面的方式形成前述第一閘極絕緣層及前述導體層的步驟；
在前述導體層上形成第二絕緣層的步驟；以及
在前述第二絕緣層上形成前述第二材料層的步驟。
且可具有：在形成前述第二絕緣層之後，形成前述第一半導體層及前述第四材料層的步驟；
氧化前述第一半導體層之側面，以形成第三氧化層的步驟；以及
以前述第一材料層及前述第三材料層作為遮罩，來蝕刻前述第二絕緣層及前述導體層，而形成前述第一閘極導體層的步驟。
前述柱狀半導體裝置的製造方法更可具有：
在前述第四材料層之上形成俯視觀看時至少一部分重疊於前述第四材料層的第一遮罩材料層的步驟；以及
以前述第一氧化層、前述第四材料層及前述第一遮罩材料層作為遮罩，來蝕刻前述導體層，而形成前述第一閘極導體層的步驟。
前述柱狀半導體裝置的製造方法更可具有：
以與前述第一半導體柱鄰接之方式形成第二半導體柱的步驟；
藉由與形成前述第一凹部相同之步驟而以環繞前述第二半導體層之頂部的方式形成第二凹部的步驟；
在前述第二凹部內，藉由與形成前述第一半導體層相同之步驟而以覆蓋前述第二半導體層頂部之方式形成第四半導體層，以及在前述第四半導體層上形成其上表面位置成為前述第四材料層之上表面位置的第五材料層的步驟；
當氧化前述第一半導體層而形成前述第一氧化層時，同時地氧化前述第四半導體層而形成第三氧化層的步驟；以及
以前述第一氧化層、前述第四材料層、前述第五材料層、前述第三氧化層作為遮罩，來蝕刻前述導體層，而形成前述第一閘極導體層的步驟。
且更可具有：在前述第四材料層及前述第五材料層之上，形成俯視觀看時至少一部分重疊於前述第四材料層及前述第五材料層的第二遮罩材料層的步驟；以及
以前述第一氧化層、前述第四材料層、前述第三氧化層、前述第五材料層及前述第二遮罩材料層作為遮罩，來蝕刻前述導體層，而形成前述第一閘極導體層的步驟。
根據本發明可提供一種可謀求電路之高密度化和高性能化之具有SGT的半導體裝置的製造方法。
1,1a:P層基板(P型Si基板)
2,2a:N層
3a,3aa,23a,48a,48aa,51a:P+層
3b,3bb,23b,48b,48bb,51b:N+層
4:P層
5a,5b,5A,5B,11a,11b,15,18a,18b,24a,24b,26a,26b,27a,27b,34,35,44a,44b,45,49a,49b,51a,51b,51aa,51bb,53a,53b,131:SiO2層
6a,6b,32,32a,43,43a:SiN層
7a,7b,SP1,SP2,115:Si柱
10:Si柱台
16:多晶Si層
17,45:AlO層
19:阻劑層
20a,20aa,20bb:凹部
22a,22b,22aa,22bb,47a,47b,47aa,47bb:SiGe層
28,40:HfO2層
29,29a,41,41a:TiN層
30,30a,42,42a:W層
31a,31b:突起W層
33,33a:遮罩材料層
36a,36b,36c,36d,132a,132b,132c:接觸孔
116a,116b:N+區域
117:通道區域
118:閘極絕緣層
119:閘極導體層
120:絶緣層基板
121,130a,130b:i層
122:汲極P+區域
123:汲極N+區域
124:源極P+區域
125:源極N+區域
126a,126b:閘極絕緣層
127a,127b:閘極導體層
128a,128b,128c,128d:側壁氮化膜
129a,129b,129d,129e,129c:矽化層
Vin:輸入配線金屬層
Vout:輸出配線金屬層
Vdd:電源配線金屬層
Vss:接地配線金屬層
Vd:電源配線金屬層
Vo:輸出配線金屬層
Vs:接地配線金屬層
圖1A為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1B為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1C為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1D為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1E為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1F為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1G為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1H為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1I為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1J為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1K為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1L為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1M為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1N為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1O為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1P為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1Q為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖1R為用以說明第一實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖2A為用以說明第二實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖2B為用以說明第二實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖2C為用以說明第二實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖2D為用以說明第二實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖2E為用以說明第二實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖3A為用以說明第三實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖3B為用以說明第三實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖3C為用以說明第三實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖4為用以說明第四實施型態之具有SGT的柱狀半導體裝置的製造方法的CMOS變換器電路的俯視圖及剖面圖。
圖5為用以說明習知的SGT的示意構造圖。
圖6為具有習知SGT的CMOS變換器電路的剖面圖。
以下，參照圖式說明本發明的實施型態之具有SGT的半導體裝置的製造方法。
(第一實施型態)
圖1A至圖1R係顯示本發明的第一實施型態之具有SGT的CMOS變換器電路的製造方法。(a)為俯視圖，(b)為顯示沿著(a)的X-X’線的剖面圖，(c)為顯示沿著(a)的Y-Y’線的剖面圖。
如圖1A所示，於P型Si基板1(申請專利範圍中之基板的一例)上形成N層2。並且，於N層2上形成P+層3a、N+層3b。並且，於P+層3a、N+層3b之上形成P層4。並且，於P層4上形成俯視觀察時為圓形且彼此重疊的SiO2層5a、SiN層6a、SiO2層5A(SiO2層5a、SiN層6a、SiO2層5A的三層為申請專利範圍中之第一材料層的一例)、及SiO2層5b、SiN層6b、SiO2層5B。在此，P+層3a、N+層3b可不為Si層，而可由例如SiGe、SiC等不同於Si的半導體層來形成。此外，SiO2層5a、SiN層6a、SiO2層5A、及SiO2層5b、SiN層6b、SiO2層5B係在後續步驟中，用來作為蝕刻遮罩或用來作為CMP(Chemical Mechanical Polishing：化學機械性研磨)步驟中之終止層。因此，若SiO2層5a、SiN層6a、SiO2層5A、及SiO2層5b、SiN層6b、SiO2層5B的材料層可發揮作為蝕刻遮罩、終止層之功能，則不僅是SiO2層、SiN層，而亦可由其他材料所構成之單層或複數層的材料層。
接著，如圖1B所示，以SiO2層5a、SiN層6a、SiO2層5A、及SiO2層5b、SiN層6b、SiO2層5B作為遮罩來蝕刻P層4，而形成Si柱7a(申請專利範圍中之第一半導體柱的一例)、7b(申請專利範圍中之第二半導體柱的一例)。在此，此蝕刻亦可達P+層3a、N+層3b的表層。
接著，如圖1C所示，在Si柱7a、7b之下形成Si柱台10，該Si柱台10係於俯視觀察時環繞於Si柱7a、7b，且由彼此連接的P層基板1的頂部、N層2a、P+層3aa、N+層3bb所構成。此步驟中，例如使用SiO2層的CMP(Chemical Mechanical Polish；化學機械性研磨)蝕刻，藉此去除SiO2層5A、5B。
接著，如圖1D所示，在Si柱台10及Si柱7a、7b的底部的外周部形成SiO2層15。並且，形成環繞於Si柱7a、7b之薄的SiO2層11a、11b。然後，形成覆蓋整體的聚多晶Si膜(未圖示)。並且，藉由CMP進行蝕刻至表面位置成為SiN層6a、6b的表面位置。並且，藉由RIE(Reactive Ion Etching；反應離子蝕刻)法，蝕刻多晶Si層至表面位置成為Si柱7a、7b的頂部，而形成多晶Si層16(申請專利範圍中之虛設閘極材料層的一例)。並且，去除Si柱7a、7b之露出的SiO2層11a、11b。在此，薄的SiO2層亦可藉由ALD(Atomic Layered Deposition；原子層沈積)法等其他的方法來形成。另外，多晶Si層16係在後續的步驟中去除，並於此去除部分形成閘極導體層。為達成此目的之多晶Si層16係用來作為虛設閘極材料層。另外，多晶Si層16係亦可使用例如非結晶Si等可作為虛設閘極材料層的其他的材料層。
接著，形成覆蓋整體的SiO2層(未圖示)。並且，藉由RIE法對此SiO2層進行蝕刻，而如圖1E所示，形成環繞於Si柱7a的頂部與SiO2層5a、SiN層6a之側面的SiO2層18a(申請專利範圍中之第二材料層的一例)、以及環繞於Si柱7b的頂部與SiO2層5b、SiN層6b之側面的SiO2層18b。藉此，SiO2層18a、18b係藉由自行對準(self-aligned)而形成於Si柱7a、7b。此自行對準係指俯視觀察時的Si柱7a、7b與SiO2層18a、18b的位置關係可形成為不產生微影法中的遮罩對合偏移者。在此，SiO2層18a、18b係俯視觀察時環繞於Si柱7a、7b頂部，且形成為大致相等寬度。亦即，SiO2層18a、18b可藉由RIE法進行之蝕刻至保留相等寬度狀。此外，SiO2層18a、18b的形成方法若為自行對準於Si柱7a、7b頂部而 形成的方法，則亦可為其他的方法。例如，SiO2層18a、18b亦可由下起形成SiO2層、SiN層，再藉由RIE法僅使上部SiN層以相等寬度殘留在SiO2層5a、5b、SiN層6a、6b的側面，將殘留的SiN層作為遮罩來蝕刻下部的SiO2層，而形成等同於SiO2層18a、18b的SiO2層。
接著，形成覆蓋整體的氧化鋁(AlO)層(未圖示)。並且，如圖1F所示，藉由CMP法進行研磨至上表面位置成為SiN層6a、6b的上表面位置，而形成AlO層17(申請專利範圍中之第三材料層的一例)。並且，藉由微影法在SiO2層18b、SiN層6b上形成阻劑層19。以AlO層17、SiN層6a、6b、阻劑層19作為遮罩來蝕刻SiO2層18a、18b，形成凹部20a。凹部20a的形狀係與SiO2層18a的形狀相同，故凹部20a係與Si柱7a自行對準地形成。在此，若可與SiN層6a、6b作為遮罩來選擇性地蝕刻SiO2層18a、18b，則AlO層17亦可使用其他的材料層。此外，阻劑層19可由單層或複數層之無機或有機的材料層所構成。
然後，去除SiN層6a、SiO2層5a，而如圖1G所示，形成使Si柱7a的頂部露出的凹部20aa(申請專利範圍中之第一凹部的一例)。凹部20aa係與Si柱7a自行對準地形成。在此，SiN層6a、SiO2層5a的去除亦可在AlO層17的形成後，首先去除SiN層6a，之後，與SiO2層18a一起去除SiO2層5a。若為可使Si柱7a的頂部整體露出的方法，則亦可用其他的方式去除SiN層6a、SiO2層18a、5a。
接著，藉由磊晶結晶成長法，使薄的矽鍺(SiGe)層(未圖示)及含有受體雜質之Si所構成的P+層(未圖示)整體地堆積。並且，藉由CMP法進行研磨至上表面位置成為AlO層17的上表面位置，而如圖1H所示， 在凹部20aa內形成SiGe層22a及P+層23a(SiGe層22a與P+層23a的組合為申請專利範圍中之第一半導體層的一例，或者，SiGe層22a為申請專利範圍中之第二半導體層的一例，P+層23a為申請專利範圍中之第三半導體層)。在此，SiGe層22a係使用ALD法等可有效控制而形成結晶性良好的薄膜之方法為較佳。另外，SiGe層可含有受體雜質，亦可不含有受體雜質。由於SiGe層22a、P+層23a係形成於與Si柱自行對準地形成的凹部20aa內，故自行對準於Si柱7a而形成。
接著，在蝕刻SiGe層22a、P+層23a的表層之後，整體地堆積SiO2層(未圖示)。並且，如圖1I所示，藉由CMP法進行研磨至上表面位置成為AlO層17的上表面位置，而形成SiO2層24a(申請專利範圍中之第四材料層的一例)。並且，藉由與形成凹部20aa相同的方法，形成凹部20bb(申請專利範圍中之第二凹部的一例)。在此，SiO2層24a例如可為SiN層，或可為由其他單層或複數層所構成的材料層。
接著，如圖1J所示，藉由與形成SiGe層22a、P+層23a、SiO2層24a相同的方法，於凹部20bb內，形成覆蓋Si柱7b的頂部的SiGe層22b、N+層23b(SiGe層22b與N+層23b的組合為申請專利範圍中之第四半導體層的一例)、及SiO2層24b(申請專利範圍中之第五材料層的一例)。
接著，如圖1K所示，去除AlO層17、多晶Si層16、SiO2層11a、11b。藉由使SiO2層24a、24b的膜厚形成為大於SiO2層11a、11b的膜厚，可使SiO2層24a、24b殘留於SiGe層22a、22b、P+層23a、N+層23b之上。藉此，SiGe層22a、22b、P+層23a、N+層23b係與Si柱7a、7b自行對準地形成。
接著，如圖1L所示，使露出的Si柱7a、7b的側面及露出的SiGe層22a、22b氧化而形成SiO2層26a(申請專利範圍中之第一氧化層的一例)、26b(申請專利範圍中之第三氧化層的一例)、27a(申請專利範圍中之第二氧化層的一例)、27b。由於SiGe的氧化速度大於Si的氧化速度，故SiO2層26a、26b的膜厚係大於SiO2層27a、27b的膜厚。在此，圖1L中係顯示露出部的SiGe層22a、22b皆氧化而形成SiO2層26a、26b，惟可殘留與P+層23a、N+層23b接觸的部分。
接著，如圖1M所示，蝕刻去除SiO2層27a、27b的整體及SiO2層26a、26b的表層。SiO2層26a、26b的表層雖經蝕刻，但仍覆蓋P+層23a、N+層23b而殘留。
接著，藉由ALD法堆積成為閘極絕緣層的HfO2層(未圖示)、成為閘極導體層的TiN層(未圖示)、及W層(未圖示)而覆蓋整體。並且，如圖1N所示，藉由CMP法，研磨W層、TiN層、HfO2層至上表面位置成為SiO2層24a、24b的上表面位置，而形成HfO2層28、TiN層29、W層30(TiN層29、W層30為申請專利範圍中之導體層的一例)。在此，在堆積HfO2層28之前，於Si柱7a、7b的側面形成薄的氧化膜為較佳。
接著，如圖1O所示，藉由RIE法，將W層30蝕刻至上表面位置低於連接於Si柱7a、7b之SiO2層26a、26b的底面位置。在此蝕刻中，重疊於P+層23a、N+層23b之側面的HfO2層28、TiN層29、及SiO2層24a、24b係成為蝕刻遮罩。藉此，對俯視觀察時位於P+層23a、N+層23b之外周的TiN層29之更外側的W層30進行蝕刻。在此，亦可藉由該RIE蝕刻來蝕刻露出的TiN層29、HfO2層28的側面。
接著，如圖1P所示，將露出的TiN層29、HfO2層28蝕刻而去除。藉由此蝕刻而形成俯視觀察時位於SiO2層26a、26b的外周部的突起W層31a、31b。
接著，藉由RIE法，以SiO2層24a、24b、26a、26b作為遮罩來蝕刻W層30。藉此，去除突起W層31a、31b。並且，如圖1Q所示，進一步將W層30、TiN層29蝕刻至W層的上表面位置成為較SiO2層26a、26b下方為止。接著，整體地堆積SiN層(未圖示)。並且，藉由CMP法進行研磨至上表面位置成為SiO2層24a、24b的上表面位置。並且，形成俯視觀察時與SiO2層24a、24b一部分重疊的遮罩材料層33(申請專利範圍中之第一遮罩材料層、第二遮罩材料層的一例)。並且，以遮罩材料層33、SiO2層24a、24b、26a、26b作為遮罩來蝕刻TiN層29、W層30，而形成以相等寬度環繞於Si柱7a、7b的外周且連接於Si柱7a、7b之外周部之間之作為閘極導體層的TiN層29a、W層30a。
接著，如圖1R所示，整體地堆積SiO2層(未圖示)。並且，藉由CMP法進行研磨至上表面位置成為SiN層32的上表面位置，形成SiO2層34。並且，整體地堆積SiO2層35。再於P+層23a上形成接觸孔36a，在N+層23b上形成接觸孔36b，在閘極配線W層30a上形成接觸孔36c，且在P+層3aa與N+層3bb的交界上形成接觸孔36d。接著形成經由接觸孔36a而與P+層23a連接的電源配線金屬層Vdd、經由接觸孔36b而與N+層23b連接的接地配線金屬層Vss、經由接觸孔36c而與閘極配線W層30a連接的輸入配線金屬層Vin、以及經由接觸孔36d而與P+層3aa及 N+層3bb連接的輸出配線金屬層Vout。藉此，在P層基板1a上形成CMOS變換器電路。
在此，薄的SiGe層22aa、22bb的膜厚、受體或施體雜質濃度係設定為不會使P+層23a與Si柱7a之接面二極體(junction diode)及N+層23b與Si柱7b之接面二極體的接面電阻造成問題者。若為滿足不會使該等接面電阻造成問題的條件且氧化速度大於Si柱7a、7b的材料，則SiGe層22aa、22bb亦可使用其他的半導體材料層。此外，SiGe層22aa與SiGe層22bb亦可為各自不同的半導體材料層。半導體柱的Si柱7a、7b之單方或雙方由Si以外的半導體材料形成時，若為滿足不會使接面電阻造成問題的條件且氧化速度大於柱7a、7b的材料，則SiGe層22aa、22bb亦可採用其他的半導體材料層。
此外，本實施型態的說明中，在去除形成虛設閘極材料層的多晶Si層16之後，形成作為閘極導體層之蝕刻遮罩的SiO2層26a、26b。相對於此，亦可不形成多晶Si層16，而在形成閘極絕緣層的HfO2層、閘極導體層的TiN層、W層之後，形成作為閘極導體層之蝕刻遮罩的SiO2層26a、26b，並且，以SiO2層26a、26b作為遮罩來蝕刻閘極導體層的TiN層、W層。此時，SiO2層26a、26b係形成於P+層23a、N+層23b的側面。
此外，圖1E中係直接於多晶Si層16上形成SiO2層18a、18b。相對於此，亦可於多晶Si層16上形成SiN層之後，再形成SiO2層18a、18b。並且，在去除圖1K所示之多晶Si層16的步驟中，使SiN層與SiGe層22a、22b的底部連接而殘留。藉由之後的氧化，僅在SiGe層22a、22b露出的側面形成SiO2層。此SiO2層係成為對於TiN層29、W層 30進行蝕刻時之蝕刻遮罩。並且，此殘留的SiN層係發揮防止P+層23a、N+層23b與TiN層29a、W層30a之電性短路的絕緣層的作用。此SiN層亦可為其他的絶緣材料層。
此外，圖1R中，在面向P+層23a、N+層23b之Si柱7a、7b的頂部未形成含有受體或施體雜質的雜質層。相對於此，亦可例如藉由至最終步驟為止的熱製程，使P+層23a、N+層23b的受體或施體雜質擴散至Si柱7a、7b的頂部而形成雜質層。此Si柱7a、7b頂部的雜質層的形成亦可使SiGe層22a、22b含有受體或施體雜質來進行。
此外，圖1Q中係以SiO2層24a、26a、24b、26b作為遮罩來蝕刻W層30，惟亦可將TiN層29的外周形成為俯視觀察時較SiO2層26a、26b的外周更位於外側，而蝕刻TiN層29、W層30。此外，TiN層29、W層30之單方或雙方亦可由複數個其他的導體材料層來形成。
此外，圖1R中，SiO2層24a、24b係直接殘留在P+層23a、N+層23b上，而在其上形成接觸孔36a、36b，惟亦可去除SiO2層24a、24b並在此嵌入金屬、合金等導體層之後，形成接觸孔36a、36b。此時，接觸孔的底部可為此金屬、合金等導體層的上表面。
此外，在圖1L中，於Si柱7a、7b的側面形成SiO2層27a、27b，而在圖1M中去除該等SiO2層27a、27b。相對於此，亦可不去除該等SiO2層27a、27b而接續地形成HfO2層28、TiN層29、W層30。
本實施型態係具有下列特徵。
1．P+層23a與Si柱7a係自行對準地形成。同樣地，N+層23b與Si柱7b係自行對準地形成。並且，P+層23a、N+層23b係形成於與Si柱7a、 7b自行對準地形成的凹部20a、20bb的內部，故Si柱7a、7b間的距離可縮短至圖1E中之SiO2層18a、與SiO2層18b不接觸為止。藉此，可形成使用了高密度之SGT的電路。並且，P+層23a、N+層23b係覆蓋Si柱7a、7b的頂部的整體而形成。藉此，可擴大P+層23a、N+層23b與Si柱7a、7b的接觸面積。藉此，可實現使用了密度高且二極體接面電阻小之SGT的電路。
2．如圖1Q所示，成為閘極配線導體層的W層30a、TiN層29a係以SiO2層24a、26a、24b、26b、及遮罩材料層33作為蝕刻遮罩而形成。遮罩材料層33係採用微影法而形成。遮罩材料層33之下方的W層30a係用以連接位於SiO2層26a之下方的W層30a與位於SiO2層26b之下方的W層30a者。因此，俯視觀察時，遮罩材料層33至少一部分與SiO2層24a、24b重疊即可。因此，在用以形成遮罩材料層33的微影步驟中的遮罩對合的偏移不會對SGT電路的高密度化造成妨礙。並且，SiO2層26a、26b之下方的成為閘極配線導體層的W層30a、TiN層29a係與SiO2層26a、26b自行對準地形成。SiO2層26a、26b之下方的W層30a、TiN層29a亦與P+層24a、24b、Si柱7a、7b自行對準地形成。藉此，實現高密度的SGT電路。
3．本實施型態中，係以使用兩個Si柱7a、7b的CMOS變換器電路為例進行了說明。在形成一個Si柱7a的SGT中，成為閘極配線導體層的TiN層29a、W層30a係與P+層23自行對準地形成。並且，形成二極體接面電阻較小的P+層23a。因此，本發明係還可適用於使用形成一個乃至複 數個Si柱的SGT的電路。藉此，可謀求使用SGT的各種電路的高密度化、高性能化。
(第二實施型態)
圖2A至圖2C係顯示本發明的第二實施型態之具有SGT的CMOS變換器電路的製造方法。(a)為俯視圖，(b)為顯示沿著(a)的X-X’線的剖面圖，(c)為顯示沿著(a)的Y-Y’線的剖面圖。
本實施型態中進行與圖1A至1C所示之步驟相同的步驟。並且，如圖2A所示，在Si柱7a、7b的外周部形成SiO2層15至其上表面位置高於P+層3aa、N+層3bb的上表面位置。並且，整體地堆積HfO2層(未圖示)、TiN層(未圖示)、W層(未圖示)。接著，藉由CMP法進行研磨至HfO2層、TiN層、W層的上表面位置成為SiN層6a、6b的上表面位置。接著，藉由RIE法，將HfO2層、TiN層、W層蝕刻至上表面位置位於Si柱7a、7b的上部，而形成HfO2層40、TiN層41、W層42。在此，在堆積HfO2層之前，於Si柱7a、7b的側面形成薄的SiO2層為佳。
接著，如圖2B所示，在Si柱7a、7b的外周部的HfO2層40、TiN層41、W層42上形成SiN層43。並且，藉由與圖1E，圖1F所示之相同的方法，在Si柱7a、7b的頂部、SiO2層5a、5b、SiN層6a、6b的側面，以自行對準方式，形成SiO2層44a、44b，且於其外周部形成AlO層45。
接著，進行與圖1G~圖1J所示之步驟相同的步驟。藉此，如圖2C所示，形成覆蓋Si柱7a之頂部的SiGe層47a、P+層48a、及SiO2 層49a。同樣地，形成覆蓋Si柱7b之頂部的SiGe層47b、N+層48b、及SiO2層49b。
接著，如圖2D所示，去除AlO層45。並且，將露出的P+層48a、N+層48b的側面氧化而形成SiO2層51a、51b。藉此，俯視觀看時，SiO2層51a(申請專利範圍中之第三氧化層的一例)、51b之內側的SiGe層47a、47b未被氧化而殘留，因而成為SiGe層47aa、47bb覆蓋Si柱7a、7b的頂部而殘留於周邊部。
接著，形成俯視觀看時位在SiO2層51a、51b的外周部的SiN層(未圖示)。並且，藉由與圖1Q所說明之步驟相同的步驟，如圖2E所示，形成遮罩材料層33a以及該遮罩材料層33a之下方的SiN層32a。接著，以遮罩材料層33a、SiO2層49a、49b、51a、51b作為遮罩來蝕刻SiN層43、W層42、及TiN層41，而形成SiN層43a、W層42a、及TiN層41a。
接著，進行與圖1R所示之步驟相同的步驟，藉此與第一實施型態同樣地，在P層基板1a上形成使用了SGT的CMOS變換器電路。
本實施型態係具有下列特徵。
1．第一實施型態中，如圖1D所示方式，形成作為虛設閘極材料層的多晶Si層16，之後，如圖1K所示方式，去除此多晶Si層16，並且如圖1N所示，形成成為閘極導體層的TiN層30、W層30。成為閘極導體層的TiN層30、W層30係在作為蝕刻遮罩的SiO2層26a、26b形成之後才形成。並且，與去除Si柱7a、7b側面的SiO2層27a、27b同時蝕刻SiO2層26a、26b。因此，第一實施型態中，必須使SiO2層26a、26b的厚度在此蝕刻後還保留厚度以具有蝕刻遮罩的作用。相對於此，本實施型態中，不 進行虛設閘極材料層的形成。藉此，本實施型態相較於第一實施型態可謀求減少步驟數。
2．本實施型態中未具有如第一實施型態中之蝕刻Si柱7a、7b之側面的SiO2層27a、27b的步驟。藉此，SiO2層51a、51b的膜厚可形成為較薄。藉此，相較於第一實施型態，可縮短鄰接之Si柱7a、7b間的距離。藉此，謀求SGT電路的高集積化。
3．第一實施型態中，如圖1R所示，垂直方向中之SGT之源極的P+層23a與閘極導體層的TiN層29a的距離係SiO2層26a、與HfO2層28的厚度。SiO2層26a係具有作為蝕刻遮罩的作用，HfO2層28係具有作為閘極絕緣層的作用。相對於此，本實施型態中，如圖2E所示，垂直方向中之SGT之源極的P+層48a與閘極導體層的TiN層41a的距離可僅由SiN層43a的厚度獨立地決定(若SiGe層47aa含有受體雜質則可P+層化。或者，若以熱擴散使P+層48a的受體雜質擴散至SiGe層則可P+層化)。如上所述，本實施型態中，相較於第一實施型態，更容易決定P+層48a、閘極TiN層41a間的距離。
(第三實施型態)
圖3A至圖3C係顯示本發明之第三實施型態之具有SGT的CMOS變換器電路的製造方法。(a)為俯視圖，(b)為顯示沿著(a)的X-X’線的剖面圖，(c)為顯示沿著(a)的Y-Y’線的剖面圖。
除了未形成SiGe層47a、47b之外，進行與圖2A至圖2C同樣的步驟。藉此，如圖3A所示，形成覆蓋Si柱7a、7b之頂部的P+層48aa、 N+層48bb。P+層48aa、N+層48bb係與前述實施型態同樣地，自行對準於Si柱7a、7b而形成。
接著，如圖3B所示，將P+層48aa、N+層48bb的側面氧化而形成SiO2層51aa、51bb。
接著，進行與圖2E所示之步驟相同的步驟。藉此，如圖3C所示，形成與P+層48aa、N+層48bb自行對準的TiN層41a、W層42a。
接著，進行與圖1R所示之步驟相同的步驟，藉此與第一實施型態、第二實施型態同樣地，在P層基板1a上形成使用了SGT的CMOS變換器電路。
本實施型態係具有下列特徵。
第一實施型態中，如圖1K所示方式，在P+層23a、N+層23b的外側，形成氧化速度大於Si柱7a、7b之側面的氧化速度之SiGe層22a、22b。這是由於如圖1L，圖1M所示，即使去除Si柱7a、7b之側面的SiO2層27a、27b後，必須使SiO2層26a、26b殘留在P+層23a、N+層23b的外側。相對於此，本實施例中，不同時將Si柱7a、7b的側面氧化，而可僅將P+層48aa、N+層48bb之露出的側面氧化，形成SiO2層51aa、51bb。因此，P+層48aa、N+層48bb若為可氧化的半導體材料層即可。藉此，不必如第二實施型態般地形成薄的SiGe層47a、47b。藉此，可謀求步驟數的減少。
(第四實施型態)
圖4係顯示本發明之第四實施型態之具有SGT的CMOS變換器電路之製造方法。(a)為俯視圖，(b)為顯示沿著(a)的X-X’線的剖面圖，(c)為顯示沿著(a)的Y-Y’線的剖面圖。
第一實施型態中的P+層採用由Si所形成的半導體材料，N+層採用由SiGe所形成的半導體層時，如圖4所示，在N+層51b的外側不會形成第一實施型態中所使用的SiGe層22b。
在此，亦可在N+層51b的形成中改變SiGe之對積的初始階段的Si與Ge的組成比，以相對於Si柱7b的氧化速度，在之後的步驟中，於N+層51b的外側形成所希望的氧化層。N+層51b為使用由至少兩個元素所形成的化合物半導體材料的情形時，此亦相同。
本實施型態係具有下列特徵。
本實施例中，N+層51b係由氧化速度大於Si柱7a、7b之側面的氧化速度的SiGe材料所形成，故不需要第一實施型態所示之追加的SiGe層22b。藉此，相較於第一實施型態，可謀求步驟數的減少。在此，就P+層51a而言，若P+層51a為氧化速度大於Si柱7a、7b之側面的半導體材料層，則不必形成如SiGe層的半導體材料層。
另外，上述各實施型態中係採用由矽所形成的Si柱，惟本發明的技術思想亦可適用於一部分或整體採用矽以外之半導體材料的SGT。
此外，第一實施型態係針對分別於Si柱7a、7b形成一個SGT的情形進行說明，惟本發明亦可適用於一個半導體柱形成複數個SGT的電路形成。此亦可適用於本發明的其他實施型態。
此外，上述各實施型態中，亦可採用具有絕緣基板的絕緣層覆矽(Silicon on Insulator；SOI)基板來取代P層基板1。此時，N層2存不存在皆可。
此外，上述各實施型態中係以俯視觀察時Si柱7a、7b的形狀為圓形的情形進行了說明，惟亦可為橢圓形、方形自不待言。
此外，第一實施型態中，採用TiN層29a、及與其連接的W層30a來作為閘極導體層，惟閘極導體層的材料亦可為其他的金屬層、合金層、低電阻的半導體等導體材料層。此外，閘極導體層亦可由單層或複數層的導體層來形成。本發明之其他的實施型態中，此亦相同。
此外，第一實施型態中的蝕刻遮罩材料層33亦可用微影用的阻劑層，或者單層或複數層的有機材料層或無機材料來形成。本發明之其他的實施型態中，此亦相同。
此外，第一實施型態中，使用HfO2層28來作為絕緣層，惟不限於HfO2而亦可使用單層或複數層之其他的絕緣材料。本發明之其他的實施型態中，此亦相同。
此外，第一實施型態中係以Si柱7a、7b側面相對於P層基板1平面呈垂直之圓柱的情形進行了說明，惟若可實現各實施型態所示的構造者，亦可為圓錐形、樽桶形等。本發明之其他的實施型態中，此亦相同。
此外，SGT係具有於半導體柱的外周形成閘極絕緣層且在此閘極絕緣層的外周形成閘極導體層的構造。此閘極導體層與閘極絕緣層之 間具有電性浮游的導體層的快閃記憶體元件亦為SGT的一型態，而可適用本發明的技術思想。
此外，上述各實施型態中係於半導體柱僅形成SGT的情形進行了說明，惟本發明的技術思想亦可適用於組合SGT及SGT以外的元件的半導體裝置的製造方法，SGT以外的元件係例如光電二極體、MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)、PCM(Phase Change Memory，相變記憶體)、ReRAM(Resistance-change Random Access Memory，電阻變化隨機存取記憶體)等。
此外，上述各實施型態係利用上下之源極與汲極的雜質區域為具有相同極性的雜質原子之SGT進行了說明，惟具有不同極性的雜質原子的通道型SGT亦可適用本發明。同樣地，源極與汲極之單方或雙方為由肖特基二極體所形成的SGT亦可適用本發明。
另外，本發明係在不脫離本發明之廣義的精神與範圍下，可進行各式各樣的實施型態及變化。此外，上述實施型態係用以說明本發明之一實施例，並非用以限定本發明的範圍。上述實施例及變化例可任意地組合。而且，即便是因應需要而去除上述實施型態之構成要件的一部分，也包含在本發明之技術思想的範圍內。
(產業上可利用性)
本發明之具有SGT的半導體裝置的製造方法係有助於實現高密度、高性能的具有SGT的柱狀半導體裝置。
1a:P層基板(P型Si基板)
2a:N層
3aa,23a:P+層
3bb,23b:N+層
7a,7b:Si柱
15,24a,24b,26a,26b,34,35:SiO2層
22aa,22bb:SiGe層
28:HfO2層
29a:TiN層
30a:W層
32:SiN層
33:遮罩材料層
36a,36b,36c,36d:接觸孔
Vdd:電源配線金屬層
Vin:輸入配線金屬層
Vout:輸出配線金屬層
Vss:接地配線金屬層

Claims (10)

  1. 一種柱狀半導體裝置的製造方法，係具有：
    在基板上形成其頂部上具有第一材料層的第一半導體柱的步驟；
    形成在俯視觀看時環繞前述第一材料層、及前述第一半導體柱之頂部的側面的第二材料層的步驟；
    在前述第二材料層的外周部形成第三材料層的步驟；
    去除前述第一材料層及前述第二材料層，而形成環繞前述第一半導體柱的頂部的第一凹部的步驟；
    在前述第一凹部內，形成單層或複數層的第一半導體層的步驟，前述第一半導體層係與前述第一凹部之側面接觸，並且其上表面位置位於前述第一凹部的上表面位置的下方；
    在前述第一半導體層上，形成其上表面位置成為前述第三材料層的上表面位置的第四材料層的步驟；
    去除前述第三材料層的步驟；
    氧化露出的前述第一半導體層之表層，以形成第一氧化層的步驟；以及
    以前述第四材料層及前述第一氧化層作為遮罩，來蝕刻環繞前述第一半導體柱之由單層或複數層所構成的導體層，而形成第一閘極導體層的步驟；其中，
    前述第一半導體層係成為源極或汲極，且在前述半導體柱與前述第一閘極導體層之間具有第一閘極絕緣層。
  2. 如請求項1所述之柱狀半導體裝置的製造方法，其中，前述第一半導體層的至少表層為氧化速度大於前述第一半導體柱之材料。
  3. 如請求項1所述之柱狀半導體裝置的製造方法，其中，
    前述第一半導體層係自外側起由第二半導體層及第三半導體層所構成；
    前述第二半導體層為氧化速度大於前述第一半導體柱之材料；
    至少前述第三半導體層係含有施體或受體雜質。
  4. 如請求項1所述之柱狀半導體裝置的製造方法，係具有：
    形成環繞前述第一半導體柱的虛設閘極材料層的步驟；
    在前述虛設閘極材料層之上或於上部形成前述第二材料層、前述第三材料層的步驟；
    去除前述第一材料層、前述第二材料層而形成前述第一凹部，並且在形成前述第一半導體層、前述第四材料層之後，去除前述虛設閘極材料層的步驟；
    在露出的前述第一半導體層的表層形成前述第一氧化層，且同時地在露出的前述第一半導體柱的表層形成第二氧化層的步驟；
    形成環繞前述第一半導體柱的前述第一閘極絕緣層及前述導體層的步驟；以及
    以前述第四材料層及前述第一氧化層作為遮罩，來蝕刻環繞前述第一半導體柱的前述導體層，而形成前述第一閘極導體層的步驟。
  5. 如請求項4所述之柱狀半導體裝置的製造方法，係具有：
    在形成前述第二材料層之前，在前述虛設閘極材料層之上形成第一絕緣層的步驟；以及
    以前述第四材料層及前述第一氧化層作為遮罩，來蝕刻環繞前述第一半導體柱的前述第一絕緣層及前述導體層，而形成前述第一閘極導體層的步驟。
  6. 如請求項1所述之柱狀半導體裝置的製造方法，係具有：
    使前述第一材料層及前述第一半導體柱之頂部露出，以環繞其下部的半導體柱側面的方式形成前述第一閘極絕緣層及前述導體層的步驟；
    在前述導體層上形成第二絕緣層的步驟；以及
    在前述第二絕緣層上形成前述第二材料層的步驟。
  7. 如請求項6所述之柱狀半導體裝置的製造方法，係具有：
    在形成前述第二絕緣層之後，形成前述第一半導體層及前述第四材料層的步驟；
    氧化前述第一半導體層之側面，以形成第三氧化層的步驟；以及
    以前述第一材料層及前述第三材料層作為遮罩，來蝕刻前述第二絕緣層及前述導體層，而形成前述第一閘極導體層的步驟。
  8. 如請求項1所述之柱狀半導體裝置的製造方法，係具有：
    在前述第四材料層之上形成俯視觀看時至少一部分重疊於前述第四材料層的第一遮罩材料層的步驟；以及
    以前述第一氧化層、前述第四材料層及前述第一遮罩材料層作為遮罩，來蝕刻前述導體層，而形成前述第一閘極導體層的步驟。
  9. 如請求項1所述之柱狀半導體裝置的製造方法，係具有：
    以與前述第一半導體柱鄰接之方式形成第二半導體柱的步驟；
    藉由與形成前述第一凹部相同之步驟而以環繞前述第二半導體層之頂部的方式形成第二凹部的步驟；
    在前述第二凹部內，藉由與形成前述第一半導體層相同之步驟而以覆蓋前述第二半導體層頂部之方式形成第四半導體層，以及在前述第四半導體層上形成其上表面位置成為前述第四材料層之上表面位置的第五材料層的步驟；
    當氧化前述第一半導體層而形成前述第一氧化層時，同時地氧化前述第四半導體層而形成第三氧化層的步驟；以及
    以前述第一氧化層、前述第四材料層、前述第五材料層、前述第三氧化層作為遮罩，來蝕刻前述導體層，而形成前述第一閘極導體層的步驟。
  10. 如請求項9所述之柱狀半導體裝置的製造方法，係具有：
    在前述第四材料層及前述第五材料層之上，形成俯視觀看時至少一部分重疊於前述第四材料層及前述第五材料層的第二遮罩材料層的步驟；以及
    以前述第一氧化層、前述第四材料層、前述第三氧化層、前述第五材料層及前述第二遮罩材料層作為遮罩，來蝕刻前述導體層，而形成前述第一閘極導體層的步驟。
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