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WO2015049772A1 - 記憶装置、及び、記憶装置の製造方法 - Google Patents

記憶装置、及び、記憶装置の製造方法 Download PDF

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WO2015049772A1
WO2015049772A1 PCT/JP2013/077001 JP2013077001W WO2015049772A1 WO 2015049772 A1 WO2015049772 A1 WO 2015049772A1 JP 2013077001 W JP2013077001 W JP 2013077001W WO 2015049772 A1 WO2015049772 A1 WO 2015049772A1
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WO
WIPO (PCT)
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columnar
gate
semiconductor layer
layer
insulating film
Prior art date
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Ceased
Application number
PCT/JP2013/077001
Other languages
English (en)
French (fr)
Inventor
富士雄 舛岡
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Priority to PCT/JP2013/077001 priority Critical patent/WO2015049772A1/ja
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    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
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    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
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    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Definitions

  • the present invention relates to a storage device and a method for manufacturing the storage device.
  • phase change memories have been developed (see, for example, Patent Document 1).
  • the phase change memory stores information by recording the change in resistance of the information storage element of the memory cell.
  • chalcogenide glass Ge 2 Sb 2 in contact with the heater.
  • Te 5 chalcogenide glass melts at high temperature (high current) and cools at high speed (stops current), it becomes amorphous (reset operation), while it melts at relatively low temperature (low current) and slows down. And crystallize (set [Set] operation).
  • a reset current flows as much as 200 ⁇ A.
  • a bipolar transistor or a diode selection element can be used (see, for example, Patent Document 1).
  • the diode Since the diode is a two-terminal element, when one source line is selected to select a memory cell, the current of all the memory cells connected to that one source line flows to one source line. become. Therefore, the IR drop that is a voltage drop of the IR (current, resistance) product in the source line becomes large.
  • a bipolar transistor is a three-terminal element, but since a current flows through the gate, it is difficult to connect many transistors to the word line.
  • the reset current and the read current can be reduced.
  • the heater element is formed on the side wall of the gate of the planar transistor, and the GST film is formed on the gate, thereby reducing the cross-sectional area in the direction in which current flows in the GST film and the heater element.
  • This method requires a cell string in which a plurality of cells made of planar transistors are connected in series (see, for example, Patent Document 1).
  • SGT Surrounding Gate Transistor
  • a source, a gate, and a drain are arranged in a direction perpendicular to a substrate and a gate electrode surrounds a columnar semiconductor layer
  • SGT can flow a larger amount of current than a double gate transistor per unit gate width (see, for example, Patent Document 2).
  • the SGT has a structure in which the gate electrode surrounds the columnar semiconductor layer, the gate width per unit area can be increased, so that a larger amount of current can flow.
  • the present invention has been made in view of the above-described problems, and provides a memory device capable of reducing the cross-sectional area in the direction in which the current of the film whose resistance changes and the lower electrode flows, and a method for manufacturing the same. For the purpose.
  • the storage device provides: A film with variable resistance formed around the top of the columnar insulator layer; And a lower electrode connected to the film whose resistance changes, which is formed around the lower part of the columnar insulator layer.
  • the columnar insulator layer is made of a nitride film,
  • the lower electrode is formed below the columnar insulator layer, It is preferable.
  • the semiconductor device includes a fin-like semiconductor layer formed on a semiconductor substrate; A first insulating film formed around the fin-like semiconductor layer; The first columnar semiconductor layer formed on the fin-like semiconductor layer; The gate electrode, and the gate insulating film formed around and under the gate electrode and the gate wiring, The gate electrode and the gate wiring are made of metal, The gate wiring extends in a direction orthogonal to the fin-like semiconductor layer, The second diffusion layer is formed in the fin-like semiconductor layer. It is preferable.
  • the second diffusion layer is formed on the semiconductor substrate.
  • the semiconductor device includes the fin-like semiconductor layer formed on the semiconductor substrate; The first insulating film formed around the fin-like semiconductor layer; A second columnar semiconductor layer formed on the fin-like semiconductor layer; A contact electrode made of metal and formed around the second columnar semiconductor layer; The contact wiring made of metal, extending in a direction perpendicular to the fin-like semiconductor layer connected to the contact electrode; The fin-like semiconductor layer and the second diffusion layer formed below the second columnar semiconductor layer; The contact electrode is connected to the second diffusion layer; It is preferable.
  • the line width outside the gate electrode is equal to the line width of the gate wiring
  • the line width of the first columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is equal to the line width of the fin-shaped semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer. It is preferable.
  • the semiconductor device preferably includes the gate insulating film formed between the second columnar semiconductor layer and the contact electrode.
  • the line width of the second columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is preferably equal to the line width of the fin-shaped semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer.
  • the semiconductor device includes the gate insulating film formed around the contact electrode and the contact wiring.
  • the line width outside the contact electrode is equal to the line width of the contact wiring.
  • the semiconductor device has the first columnar semiconductor layer formed on a semiconductor substrate, The gate insulating film formed around and under the bottom of the gate electrode and the gate wiring, and The gate electrode and the gate wiring are made of metal, The second diffusion layer is formed on the semiconductor substrate; It is preferable.
  • the semiconductor device has a contact wiring extending in parallel with the gate wiring connected to the second diffusion layer.
  • the semiconductor device includes a second columnar semiconductor layer formed on the semiconductor substrate; A contact electrode made of metal and formed around the second columnar semiconductor layer; Contact wiring connected to the contact electrode; The second diffusion layer formed under the second columnar semiconductor layer, and The contact electrode is connected to the second diffusion layer; It is preferable.
  • the line width outside the gate electrode is preferably equal to the line width of the gate wiring.
  • the semiconductor device includes the gate insulating film formed between the second columnar semiconductor layer and the contact electrode. It is preferable.
  • the semiconductor device includes the gate insulating film formed around the contact electrode and the contact wiring.
  • the line width outside the contact electrode is equal to the line width of the contact wiring.
  • a method for manufacturing a storage device includes: A second interlayer insulating film is deposited on the semiconductor substrate to form a contact hole, and a second metal layer and a nitride film are deposited, By removing the second metal layer and the nitride film on the second interlayer insulating film, a columnar insulator layer, a bottom portion of the columnar insulator layer, and the columnar insulation are formed inside the contact hole.
  • a fin-like semiconductor layer extending in one direction on a semiconductor substrate, and forming a first insulating film around the fin-like semiconductor layer; After the first step, a second insulating film is formed around the fin-like semiconductor layer, Depositing and planarizing a first polysilicon on the second insulating film; A second resist for forming the gate wiring, the first columnar semiconductor layer, the second columnar semiconductor layer, and the contact wiring is formed so as to extend in a direction orthogonal to the direction in which the fin-shaped semiconductor layer extends. And The first dummy derived from the first columnar semiconductor layer and the first polysilicon by etching the first polysilicon, the second insulating film, and the fin-like semiconductor layer.
  • a second step of forming a gate, the second columnar semiconductor layer, and a second dummy gate derived from the first polysilicon After the second step, a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate, Second polysilicon is deposited and etched around the fourth insulating film, and the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second columnar shape are etched.
  • a second diffusion layer is formed in an upper portion of the fin-shaped semiconductor layer, a lower portion of the first columnar semiconductor layer, and a lower portion of the second columnar semiconductor layer, and the third dummy gate and the fourth
  • a fifth insulating film is formed around the dummy gate and etched to remain in a side wall shape, thereby forming a side wall derived from the fifth insulating film, on the second diffusion layer.
  • a fourth step of forming a compound layer comprising a metal and a semiconductor After the fourth step, a first interlayer insulating film is deposited and planarized, and the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are formed. Each upper part is exposed, the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are removed, and the second insulating film and the fourth insulating film are removed. And a gate insulating film is formed around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film, and the second columnar semiconductor is formed.
  • a fifth step of forming a gate electrode and a gate wire around the layers to form the contact electrode and the contact wires around the second columnar semiconductor layer The manufacturing process is included as a sixth process performed after the fifth process. It is preferable.
  • a third insulating film is formed on the first polysilicon.
  • a third resist is formed. It is preferable that an upper portion of the first columnar semiconductor layer is exposed by forming and etching back, and a first diffusion layer is formed on the upper portion of the first columnar semiconductor layer.
  • the present invention it is possible to provide a memory device and a method for manufacturing the same that can reduce the cross-sectional area of the film in which resistance changes and the current flowing through the lower electrode.
  • (A) is a plan view of a semiconductor device according to an embodiment of the present invention, (b) is a sectional view taken along line XX ′ of (a), and (c) is a YY line of (a). It is sectional drawing in a line.
  • (A) is a plan view of a semiconductor device according to an embodiment of the present invention, (b) is a sectional view taken along line XX ′ of (a), and (c) is a YY line of (a). It is sectional drawing in a line.
  • (A) is a plan view of a semiconductor device according to an embodiment of the present invention
  • (b) is a sectional view taken along line XX ′ of (a)
  • (c) is a YY line of (a). It is sectional drawing in a line.
  • (A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention,
  • (b) is sectional drawing in the XX 'line
  • (c) is It is sectional drawing in the YY 'line of (a).
  • (A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line
  • (A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line
  • (A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line
  • (A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line
  • (A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line
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  • (A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line
  • FIG. 1 shows a structure of a semiconductor device according to an embodiment of the present invention.
  • the memory cells of the present embodiment are arranged in one row and one column, one row and three columns, two rows and one column, and two rows and three columns, respectively, in a 3 ⁇ 2 matrix cell array.
  • Contact devices having contact electrodes and contact wirings for connecting source lines to each other are arranged in one row and two columns and two rows and two columns, respectively, in a 3 ⁇ 2 matrix cell array.
  • the memory cells located in two rows and one column include a fin-like silicon layer 104 formed so as to extend in the left-right direction on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like silicon layer 104, The line width of the first columnar silicon layer 129 formed on the fin-like silicon layer 104 and the first columnar silicon layer 129 in the direction perpendicular to the fin-like silicon layer 104 is perpendicular to the fin-like silicon layer 104. Equal to the line width of the fin-like silicon layer 104 in the direction.
  • the memory cells located in two rows and one column are further formed around the first columnar silicon layer 129, the gate insulating film 162 formed around the first columnar silicon layer 129, and the gate insulating film 162.
  • the gate wiring 168 b extends in a direction orthogonal to the fin-like silicon layer 104.
  • the line width outside the gate electrode 168a is equal to the line width of the gate wiring 168b.
  • the memory cells located in two rows and one column are further formed in the first diffusion layer 302 formed above the first columnar silicon layer 129 and in the fin-shaped silicon layer 104 below the first columnar silicon layer 129.
  • the second diffusion layer 143 a formed, the columnar nitride film layer 180 made of a nitride film formed above the first diffusion layer 302, and the resistance formed around the top of the columnar nitride film layer 180 are changed.
  • a lower electrode 184 formed around the lower portion of the columnar nitride film layer 180 and connected to the film 189 having a variable resistance.
  • a lower electrode 184 is formed below the columnar nitride film layer 180.
  • the film 189 whose resistance is changed is preferably made of a phase change film such as chalcogenide glass (GST: Ge 2 Sb 2 Te 5 ).
  • the lower electrode 184 that is a heater element is preferably made of, for example, titanium nitride.
  • the memory cells located in two rows and three columns include a fin-like silicon layer 104 formed so as to extend in the left-right direction on the semiconductor substrate 101, and a first insulating film 106 formed around the fin-like silicon layer 104. And a first columnar silicon layer 131 formed on the fin-like silicon layer 104.
  • the line width of the first columnar silicon layer 131 in the direction perpendicular to the fin-like silicon layer 104 is equal to the line width of the fin-like silicon layer 104 in the direction perpendicular to the fin-like silicon layer 104.
  • the memory cells located in two rows and three columns further include a gate insulating film 163 formed around the first columnar silicon layer 131, and a gate electrode 170a made of metal formed around the gate insulating film 163. And a gate wiring 170b made of metal connected to the gate electrode 170a.
  • the gate insulating film 163 is formed around and under the gate electrode 170a and the gate wiring 170b.
  • the gate wiring 170b extends in a direction orthogonal to the fin-like silicon layer 104, and the line width outside the gate electrode 170a is equal to the line width of the gate wiring 170b.
  • the memory cells located in two rows and three columns are further provided with a first diffusion layer 304 formed above the first columnar silicon layer 131 and a fin-shaped silicon layer 104 below the first columnar silicon layer 131.
  • the formed second diffusion layer 143a, the columnar nitride film layer 181 made of a nitride film formed on the first diffusion layer 304, and the resistance formed on the periphery of the columnar nitride film layer 181 are changed.
  • a lower electrode 185 formed around the lower portion of the columnar nitride film layer 181 and connected to the film 190 having a variable resistance.
  • a lower electrode 185 is further formed below the columnar nitride film layer 181.
  • the film 189 whose resistance changes and the film 190 whose resistance changes are connected by a bit line 201.
  • the memory cells located in one row and one column include a fin-like silicon layer 105 formed on the semiconductor substrate 101 so as to extend in the left-right direction, a first insulating film 106 formed around the fin-like silicon layer 105, and a fin And a first columnar silicon layer 132 formed on the silicon layer 105.
  • the line width of the first columnar silicon layer 132 in the direction perpendicular to the fin-like silicon layer 105 is equal to the line width of the fin-like silicon layer 105 in the direction perpendicular to the fin-like silicon layer 105.
  • the memory cells located in one row and one column further include a gate insulating film 162 formed around the first columnar silicon layer 132, a gate electrode 168a made of metal formed around the gate insulating film 162, and a gate.
  • the gate wiring 168b extends in a direction orthogonal to the fin-like silicon layer 105, and the line width outside the gate electrode 168a is equal to the line width of the gate wiring 168b.
  • the memory cells located in one row and one column are further formed under the first columnar silicon layer 132 in the fin-like silicon layer 105 and the first diffusion layer 305 formed on the first columnar silicon layer 132.
  • a lower electrode 186 is further formed below the columnar nitride film layer 182.
  • the memory cells located in one row and three columns include a fin-like silicon layer 105 formed on the semiconductor substrate 101 so as to extend in the left-right direction, a first insulating film 106 formed around the fin-like silicon layer 105, And a first columnar silicon layer 134 formed on the fin-shaped silicon layer 105.
  • the line width of the first columnar silicon layer 134 in the direction perpendicular to the fin-like silicon layer 105 is equal to the line width of the fin-like silicon layer 105 in the direction perpendicular to the fin-like silicon layer 105.
  • the memory cells located in one row and three columns are further formed around the first columnar silicon layer 134, the gate insulating film 163 formed around the first columnar silicon layer 134, and the gate insulating film 163.
  • the gate wiring 170 b extends in a direction orthogonal to the fin-like silicon layer 105.
  • the line width outside the gate electrode 170a is equal to the line width of the gate wiring 170b.
  • the memory cells located in one row and three columns are further formed on the first columnar silicon layer 134 below the first columnar silicon layer 134 and the first diffusion layer 307 formed on the first columnar silicon layer 134.
  • a film 192 and a lower electrode 187 formed around the lower portion of the columnar nitride film layer 183 and connected to the film 192 having a variable resistance.
  • a lower electrode 187 is further formed below the columnar nitride film layer 183.
  • the film 191 whose resistance is changed and the film 192 whose resistance is changed are connected by a bit line 202.
  • a memory device is composed of lower electrodes 184, 185, 186, and 187 formed around the lower portion and connected to the films 189, 190, 191, and 192 having variable resistance.
  • the semiconductor device of this embodiment includes columnar nitride film layers 180, 181, 182, and 183 and films 189, 190, and 191 that are formed around the columnar nitride film layers 180, 181, 182, and 183 and have variable resistance.
  • the cross-sectional area in the direction in which each current flows between the phase change film made of the films 189, 190, 191 and 192 whose resistance changes and the heater element made of the lower electrodes 184, 185, 186 and 187 is reduced. can do.
  • the columnar nitride film layers 180, 181, 182, and 183 are nitride films, the cooling of the phase change film composed of the films 189, 190, 191, and 192 whose resistance changes can be accelerated.
  • the lower electrodes 184, 185, 186, and 187 are further formed below the columnar nitride film layers 180, 181, 182, and 183, so that the contact resistance between the lower electrodes 184, 185, 186, and 187 and the cell transistors is formed. Can be reduced.
  • SGT can pass a larger amount of current per unit gate width than a double gate transistor. Furthermore, since the SGT has a structure in which the gate electrode surrounds the columnar semiconductor layer, the gate width per unit area can be increased, so that a larger amount of current can flow. Therefore, since a large reset current can be passed, the phase change film made of the films 189, 190, 191 and 192 whose resistance changes can be melted at a high temperature (high current). Also, since the SGT sub-threshold swing can realize an ideal value, the off-current can be reduced, so that the phase change film composed of the films 189, 190, 191 and 192 whose resistance is changed is cooled at high speed (current). Can stop).
  • the gate electrodes 168a and 170a and the gate wirings 168b and 170b are made of metal, so that the cooling when heated can be accelerated.
  • the semiconductor device of this embodiment includes the gate electrodes 168a and 170a, and the gate insulating films 162 and 163 formed around and under the gate electrodes 168a and 170a and the gate wirings 168b and 170b, so that the heat treatment process is performed. Since the gate electrodes 168a and 170a, which are metal gates, are formed by the gate last forming the metal gate at the end of the step, both the metal gate process and the high temperature process can be achieved.
  • the semiconductor device of this embodiment includes gate electrodes 168a and 170a, and gate insulating films 162 and 163 formed around and under the gate electrodes 168a and 170a and the gate wirings 168b and 170b.
  • the gate electrodes 168a and 170a and the gate wirings 168b and 170b are made of metal, and the gate wirings 168b and 170b extend in a direction orthogonal to the fin-like silicon layers 104 and 105.
  • the second diffusion layers 143a and 143b are formed in the fin-like silicon layers 104 and 105, and the line width outside the gate electrodes 168a and 170a is equal to the line width of the gate wirings 168b and 170b.
  • the line widths of the first columnar silicon layers 129, 131, 132, and 134 are equal to the line widths of the fin-like silicon layers 104 and 105.
  • the fin-like silicon layers 104 and 105, the first columnar silicon layers 129, 131, 132, and 134, the gate electrodes 168a and 170a, and the gate wirings 168b and 170b are Since it is formed by self-alignment using two masks, the number of steps required for manufacturing a semiconductor device can be reduced.
  • the contact device located in two rows and two columns includes a fin-like silicon layer 104 formed so as to extend in the left-right direction on the semiconductor substrate 101, and a first insulating film 106 formed around the fin-like silicon layer 104. And the second columnar silicon layer 130 formed on the fin-like silicon layer 104.
  • the line width of the second columnar silicon layer 130 in the direction perpendicular to the fin-like silicon layer 104 is equal to the line width of the fin-like silicon layer 104 in the direction perpendicular to the fin-like silicon layer 104.
  • the contact device located in two rows and two columns further includes a metal contact electrode 169a formed around the second columnar silicon layer 130, and between the second columnar silicon layer 130 and the contact electrode 169a.
  • a metal contact electrode 169a formed around the second columnar silicon layer 130, and between the second columnar silicon layer 130 and the contact electrode 169a.
  • the contact wiring 169b made of metal and extending in the direction perpendicular to the fin-like silicon layer 104, connected to the contact electrode 169a, and the contact electrode 169a and the contact wiring 169b
  • the formed gate insulating film 164 and the second diffusion layer 143a formed in the fin-like silicon layer 104 below the second columnar silicon layer 130 are included.
  • the line width outside the contact electrode 169a is equal to the line width of the contact wiring 169b.
  • the contact electrode 169a is connected to the second diffusion layer 143a.
  • a contact device located in one row and two columns includes a fin-like silicon layer 105 formed on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like silicon layer 105, and the fin-like silicon layer 105. And a second columnar silicon layer 133 formed on the substrate.
  • the line width of the second columnar silicon layer 133 in the direction perpendicular to the fin-like silicon layer 105 is equal to the line width of the fin-like silicon layer 105 in the direction perpendicular to the fin-like silicon layer 105.
  • the contact device located in one row and two columns is further formed between the contact electrode 169a made of metal and the second columnar silicon layer 133 and the contact electrode 169a formed around the second columnar silicon layer 133.
  • the contact wiring 169b made of metal and connected to the contact electrode 169a and extending in the direction perpendicular to the fin-like silicon layer 105, and the contact electrode 169a and the contact wiring 169b.
  • the second diffusion layer 143 b formed below the second columnar silicon layer 133 in the fin-like silicon layer 105.
  • the line width outside the contact electrode 169a is equal to the line width of the contact wiring 169b.
  • the contact electrode 169a is connected to the second diffusion layer 143b.
  • the contact wiring 169b extending in parallel with the gate wirings 168b and 170b connected to the second diffusion layers 143a and 143b is provided.
  • the second diffusion layers 143a and 143b are connected to each other, and the resistance of the source line can be lowered.
  • a large reset current can flow through the source line.
  • Such contact wirings 169b extending in parallel with the gate wirings 168b and 170b include, for example, the memory cells 2, 4, 8, 16, 32, and 64 arranged in a line along the direction in which the bit lines 187 and 188 extend. It is preferable to arrange one for each of the numbers.
  • the structure formed by the second columnar silicon layers 130 and 133 and the contact electrode 169a and the contact wiring 169b formed around the second columnar silicon layers 130 and 133 is a contact electrode. Except that 169a is electrically connected to the second diffusion layers 143a and 143b, it has the same structure as the transistor structure of the memory cell located in one row and one column. Further, all source lines including the second diffusion layers 143a and 143b extending in parallel with the gate wirings 168b and 170b are connected to the contact wiring 169b. Thereby, the number of processes required for manufacturing the semiconductor device can be reduced.
  • the second diffusion layer 143 c is formed to a deeper position of the semiconductor substrate 101 and is formed in the fin-like silicon layers 104 and 105 than the second diffusion layers 143 a and 143 b shown in FIG. 1.
  • the structure is similar to that of the second diffusion layers 143a and 143b shown in FIG. With such a structure, the source resistance can be further reduced.
  • the semiconductor device 3 does not include the fin-like silicon layer 105 shown in FIG. 2 and the first insulating film 106 formed around the fin-like silicon layer 105, and the second diffusion layer is directly formed on the semiconductor substrate 101.
  • the semiconductor device having a structure in which 143d is formed is shown. With such a structure, the source resistance can be further reduced.
  • the semiconductor substrate 101 is a silicon substrate, but may be a substrate made of other materials as long as it is a semiconductor.
  • first resists 102 and 103 for forming fin-like silicon layers 104 and 105 extending in the left-right direction are formed on a silicon substrate 101.
  • the silicon substrate 101 is etched to form the fin-like silicon layers 104 and 105.
  • the fin-like silicon layers 104 and 105 are formed using a resist as a mask, but a hard mask such as an oxide film or a nitride film may be used instead of the resist.
  • a first insulating film 106 is deposited around the fin-like silicon layers 104 and 105.
  • an oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) can be used.
  • the first insulating film 106 is etched back to expose the upper portions of the fin-like silicon layers 104 and 105.
  • the first step of this embodiment in which the fin-like silicon layers 104 and 105 are formed on the semiconductor substrate 101 and the first insulating film 106 is formed around the fin-like silicon layers 104 and 105 is shown. .
  • the second step of the embodiment of the present invention will be described.
  • the second insulating films 107 and 108 are formed around the fin-like silicon layers 104 and 105, and the first polysilicon 109 is formed on the second insulating films 107 and 108.
  • second resists 111 and 112 for forming gate wirings 168b and 170b, first columnar silicon layers 129, 131, 132, and 134, second columnar silicon layers 130 and 133, and contact wirings 169b, 113 is formed so as to extend in a direction orthogonal to the direction in which the fin-like silicon layers 104 and 105 extend.
  • the first polysilicon 109, the second insulating films 107 and 108, and the fin-like silicon layers 104 and 105 are etched, thereby 1 columnar silicon layers 129, 131, 132, 134, first dummy gates 117, 119 derived from the first polysilicon 109, second columnar silicon layers 130, 133, and the first polysilicon 109 And a second dummy gate 118 derived from the above.
  • second insulating films 107 and 108 are formed around the fin-like silicon layers 104 and 105 extending in the left-right direction on the semiconductor substrate 101.
  • the second insulating films 107 and 108 are preferably oxide films.
  • a first polysilicon 109 is deposited on the second insulating films 107 and 108 and planarized.
  • a third insulating film 110 is formed on the first polysilicon 109.
  • the third insulating film 110 is preferably a nitride film.
  • the gate wirings 168b, 170b, the first columnar silicon layers 129, 131, 132, 134, the second columnar silicon layers 130, 133, and the contact wiring 169b for forming the first wirings are formed.
  • Two resists 111, 112, and 113 are formed so as to extend in a direction orthogonal to the direction in which the fin-like silicon layers 104 and 105 extend.
  • the third insulating film 110 is separated into a plurality of portions, and third insulating films 114, 115, and 116 are formed on the first dummy gates 117 and 119 and the second dummy gate 118.
  • the second insulating films 107 and 108 are separated into a plurality of portions, and second insulating films 123, 124, 125, 126, 127, and 128 are formed.
  • the third insulating films 114, 115, and 116 function as a hard mask.
  • the second resists 114, 115, and 116 are removed.
  • the second insulating films 107 and 108 are formed around the fin-like silicon layers 104 and 105, and the first polysilicon 109 is deposited on the second insulating films 107 and 108. Flatten with.
  • second resists 111 and 112 for forming gate wirings 168b and 170b, first columnar silicon layers 129, 131, 132, and 134, second columnar silicon layers 130 and 133, and contact wirings 169b, 113 is formed so as to extend in a direction orthogonal to the direction in which the fin-like silicon layers 104 and 105 extend.
  • the first polysilicon 109, the second insulating films 107 and 108, and the fin-like silicon layers 104 and 105 are etched, thereby 1 columnar silicon layers 129, 131, 132, 134, first dummy gates 117, 119 derived from the first polysilicon 109, second columnar silicon layers 130, 133, and the first polysilicon 109
  • the second step of forming the second dummy gate 118 derived from the above is shown.
  • the third step of the embodiment of the present invention will be described.
  • the first columnar silicon layers 129, 131, 132, 134, the second columnar silicon layers 130, 133, the first dummy gates 117, 119, and the second dummy gate A fourth insulating film 135 is formed around 118.
  • the second polysilicon 136 is deposited and etched around the fourth insulating film 135, and the first dummy gates 117 and 119, the first columnar silicon layers 129, 131, 132 and 134, The third dummy gates 137 and 139 and the fourth dummy gate 138 are formed by remaining on the side walls of the second dummy gate 118 and the second columnar silicon layers 130 and 133.
  • the first columnar silicon layers 129, 131, 132, 134, the second columnar silicon layers 130, 133, the first dummy gates 117, 119, and the second dummy gate 118 are formed.
  • a fourth insulating film 135 is formed around the periphery.
  • the fourth insulating film 135 is preferably an oxide film.
  • a third resist 301 is formed and etched back to expose the upper portions of the first columnar silicon layers 129, 131, 132, and 134. At this time, the upper portions of the second columnar silicon layers 130 and 133 may be exposed.
  • first diffusion layers 302, 304, 305, 307 are introduced to form first diffusion layers 302, 304, 305, 307 on top of the first columnar silicon layers 129, 131, 132, 134.
  • the first diffusion layers 303 and 306 may be formed on the second columnar silicon layers 130 and 133.
  • the introduced impurity is an n-type diffusion layer, it is preferable to introduce arsenic or phosphorus.
  • the impurity to be introduced is a p-type diffusion layer, it is preferable to introduce boron.
  • the third resist 301 is removed.
  • a second polysilicon 136 is deposited around the fourth insulating film 135.
  • the second polysilicon 136 is etched to make the second polysilicon 136 the first dummy gates 117, 119 and the first columnar silicon layers 129, 131, 132. , 134, the second dummy gate 118, and the second columnar silicon layers 130, 133 are left on the sidewalls, thereby forming third dummy gates 137, 139 and a fourth dummy gate 138.
  • the fourth insulating film 135 may be separated into a plurality of portions, and the fourth insulating films 140, 141, 142 may be formed.
  • the first columnar silicon layers 129, 131, 132, and 134, the second columnar silicon layers 130 and 133, the first dummy gates 117 and 119, and the second dummy gate 118 are formed.
  • a fourth insulating film 135 is formed around the periphery.
  • a second polysilicon 136 is deposited and etched around the fourth insulating film 135, and the second polysilicon 136 is removed from the first dummy gates 117 and 119 and the first columnar silicon layer 129.
  • a third step of forming the gate 138 is shown.
  • the fourth step of the embodiment of the present invention will be described.
  • second diffusion layers 143a and 143b are formed.
  • a fifth insulating film 144 is formed around the third dummy gates 137 and 139 and the fourth dummy gate 138 and etched to remain in a sidewall shape, and the fifth insulating film 144 is left.
  • Side walls 145, 146, and 147 derived from the above are formed.
  • compound layers 148, 149, 150, 151, 152, 153, 154, and 155 made of a metal and a semiconductor are formed on the second diffusion layers 143a and 143b.
  • the second diffusion layer 143a is formed below the first columnar silicon layers 129, 131, 132, and 134 and below the second columnar silicon layers 130 and 133. , 143b.
  • the impurity to be introduced forms an n-type diffusion layer, it is preferable to introduce arsenic or phosphorus.
  • the impurity to be introduced forms a p-type diffusion layer, it is preferable to introduce boron.
  • Such a diffusion layer may be formed after forming sidewalls 145, 146, and 147 derived from a fifth insulating film 144 described later.
  • a fifth insulating film 144 is formed around the third dummy gates 137 and 139 and the fourth dummy gate 138.
  • the fifth insulating film 144 is preferably a nitride film.
  • the fifth insulating film 144 is etched to remain in a sidewall shape.
  • sidewalls 145, 146, and 147 are formed from the fifth insulating film 144.
  • compound layers 148, 149, 150, 151, 152, 153, 154, and 155 made of metal and semiconductor are formed on the second diffusion layers 143a and 143b.
  • compound layers 156, 158, and 157 made of metal and semiconductor are also formed on the upper portions of the third dummy gates 137 and 139 and the upper portion of the fourth dummy gate 138, respectively.
  • the second diffusion layer 143a the upper part of the fin-like silicon layers 104 and 105, the lower part of the first columnar silicon layers 129, 131, 132, and 134, and the lower part of the second columnar silicon layers 130 and 133, 143b is formed.
  • a fifth insulating film 144 is formed around the third dummy gates 137 and 139 and the fourth dummy gate 138 and etched to remain in a sidewall shape, so that the fifth insulating film
  • the fourth step is shown in which sidewalls 145, 146, and 147 derived from 144 are formed, and compound layers 156, 158, and 157 made of metal and semiconductor are formed on the second diffusion layers 143a and 143b.
  • the fifth step of the embodiment of the present invention will be described.
  • the first interlayer insulating film 159 is deposited and planarized, and the first dummy gates 117 and 119, the second dummy gate 118, and the third dummy gates 137 and 139 are formed.
  • the fourth dummy gate 138 are exposed, and the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gates 137 and 139, and the fourth dummy gate 138 are removed. To do.
  • the second insulating films 123, 124, 125, 126, 127, 128 and the fourth insulating films 140, 141, 142 are removed, and the gate insulating film 160 is replaced with the first columnar silicon layers 129, 131, It is formed around 132 and 134, around the second columnar silicon layers 130 and 133, and inside the fifth insulating film 144.
  • a fourth resist 161 for removing the gate insulating film 160 around the bottom of the second columnar silicon layers 130 and 133 is formed, and the gate insulating film around the bottom of the second columnar silicon layers 130 and 133 is formed.
  • gate electrodes 168a and 170a and gate wirings 168b and 170b are formed around the first columnar silicon layers 129, 131, 132, and 134. Thereafter, contact electrodes 169 a and contact wirings 169 b are formed around the second columnar silicon layers 130 and 133.
  • a first interlayer insulating film 159 is deposited.
  • a contact stopper film may be used.
  • the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gates 137 and 139, and the fourth dummy gates are performed.
  • the upper portions of the dummy gates 138 are exposed.
  • the compound layers 156, 158, and 157 made of metal and semiconductor, which are present above the third dummy gates 137 and 139 and the fourth dummy gate 138, are removed.
  • the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gates 137 and 139, and the fourth dummy gate 138 are removed.
  • the second insulating films 123, 124, 125, 126, 127, 128 and the fourth insulating films 140, 141, 142 are removed.
  • the gate insulating film 160 is formed around the first columnar silicon layers 129, 131, 132, and 134, around the second columnar silicon layers 130 and 133, and the fifth insulating film.
  • 144 is formed inside the sidewalls 145, 146, 147 derived from 144.
  • a fourth resist 161 for removing the gate insulating film 160 around the bottoms of the second columnar silicon layers 130 and 133 is formed.
  • the gate insulating film 160 around the bottom of the second columnar silicon layers 130 and 133 is removed.
  • the gate insulating film 160 is separated into a plurality of portions, and gate insulating films 162, 163, 164, 165, 166 are formed.
  • the gate insulating films 164, 165, and 166 may be removed by isotropic etching.
  • a metal layer 167 is deposited.
  • the metal layers 167 are etched back to form gate electrodes 168a, 170a and gate wirings 168b, 170b around the first columnar silicon layers 129, 131, 132, 134. Then, the contact electrode 169a and the contact wiring 169b are formed around the second columnar silicon layers 130 and 133.
  • the first interlayer insulating film 159 is deposited and planarized, and the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gates 137 and 139, and The upper portions of the fourth dummy gates 138 are exposed, and the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gates 137 and 139, and the fourth dummy gate 138 are removed.
  • the second insulating films 123, 124, 125, 126, 127, 128 and the fourth insulating films 140, 141, 142 are removed, and the gate insulating film 160 is replaced with the first columnar silicon layers 129, 131, 132 and 134, around the second columnar silicon layers 130 and 133, and inside the sidewalls 145, 146 and 147 derived from the fifth insulating film 144.
  • a fourth resist 161 for removing the gate insulating film 160 around the bottom of the second columnar silicon layers 130 and 133 is formed, and the gate insulating film around the bottom of the second columnar silicon layers 130 and 133 is formed.
  • a second interlayer insulating film 171 is deposited to form contact holes 174, 175, 176, 177.
  • the second metal layer 178 and the nitride film 179 are deposited, and the second metal layer 178 and the nitride film 179 on the second interlayer insulating film 171 are removed, whereby the contact holes 174 and 175 are obtained.
  • the upper portions of the lower electrodes 184, 185, 186, and 187 surrounding the exposed columnar nitride film layers 180, 181, 182, and 183 are removed.
  • a film 188 having a variable resistance is deposited so as to surround the columnar nitride film layers 180, 181, 182, and 183 and to be connected to the lower electrodes 184, 185, 186, and 187.
  • the film 188 whose resistance is changed is etched, so that the film is left in a sidewall shape above the columnar nitride film layers 180, 181, 182, and 183.
  • a second interlayer insulating film 171 is deposited.
  • a fifth resist 172 for forming contact holes is formed.
  • contact holes 174, 175, 176, 177 are formed.
  • the second metal layer 178 is deposited.
  • the second metal layer 178 is preferably titanium nitride.
  • a nitride film 179 is deposited.
  • the nitride film 179 is etched back, and the nitride film 179 on the second interlayer insulating film 171 is removed. At this time, columnar nitride film layers 180, 181, 182 and 183 are formed.
  • the second metal 178 on the second interlayer insulating film 171 is removed.
  • lower electrodes 184, 185, 186, 187 surrounding the bottoms of the columnar nitride film layers 180, 181, 182, 183 and the periphery of the columnar nitride film layers 180, 181, 182, 183 are formed.
  • the second interlayer insulating film 171 is etched back to expose the upper portions of the lower electrodes 184, 185, 186, 187 surrounding the columnar nitride film layers 180, 181, 182, 183.
  • the second interlayer insulating film 171 is etched back to expose the upper portions of the lower electrodes 184, 185, 186, 187 surrounding the columnar nitride film layers 180, 181, 182, 183. Let If the upper portions of the lower electrodes 184, 185, 186, and 187 are already exposed after the step shown in FIG. 43, the step shown in FIG. 44 is unnecessary.
  • the film 188 whose resistance is changed is preferably made of a phase change film such as chalcogenide glass (GST: Ge 2 Sb 2 Te 5 ).
  • the film 188 with variable resistance is etched to remain in the form of sidewalls on top of the columnar nitride film layers 180, 181, 182, and 183.
  • the film 188 whose resistance is changed is separated into a plurality of portions, and films 189, 190, 191 and 192 whose resistance is changed are formed.
  • the film 188 whose resistance is changed may remain on the upper sidewalls of the lower electrodes 184, 185, 186 and 187 as films 193, 194, 195 and 196 whose resistance is changed.
  • the second interlayer insulating film 171 is deposited, and contact holes 174, 175, 176, 177 are formed.
  • the second metal layer 178 and the nitride film 179 are deposited, and the second metal layer 178 and the nitride film 179 on the second interlayer insulating film 171 are removed, whereby the contact holes 174 and 175 are obtained.
  • Lower electrodes 184, 185, 186, and 187 are formed.
  • the second interlayer insulating film 171 is etched back to expose the upper portions of the lower electrodes 184, 185, 186, 187 surrounding the columnar nitride film layers 180, 181, 182, 183.
  • the upper portions of the lower electrodes 184, 185, 186, and 187 surrounding the exposed columnar nitride film layers 180, 181, 182, and 183 are removed.
  • a film 188 having a variable resistance is deposited so as to surround the columnar nitride film layers 180, 181, 182, and 183 and to be connected to the lower electrodes 184, 185, 186, and 187.
  • a sixth step is shown in which the film 188 with variable resistance is etched to remain in a sidewall shape on the columnar nitride film layers 180, 181, 182, and 183.
  • the above-described structure is formed by one mask for forming the contact holes 174, 175, 176, and 177, so that the number of steps required for manufacturing the semiconductor device can be reduced.
  • a third interlayer insulating film 197 is deposited and planarized to expose the upper portions of the films 189, 190, 191, and 192 whose resistance changes.
  • a metal layer 198 is deposited.
  • sixth resists 199 and 200 for forming bit lines are formed.
  • bit lines 201 and 202 are formed by etching the metal layer 198.
  • the memory device includes films 189, 190, 191, and 192 that change around the first pillar-shaped silicon layers 129, 131, 132, and 134, the columnar nitride film layer 180, The lower electrodes 184, 185, 186, and 187 connected to the films 189, 190, 191, and 192 that change the resistance and are formed around the lower portions of the lower layers 181, 182, and 183 are included.
  • the cross-sectional area in the direction in which each current flows between the phase change film composed of the films 189, 190, 191 and 192 whose resistance changes and the heater element composed of the lower electrodes 184, 185, 186 and 187 is reduced. Can do.
  • the columnar nitride film layers 180, 181, 182, and 183 are made of a nitride film, so that the phase change film made of the films 189, 190, 191, and 192 whose resistance changes Cooling can be accelerated.
  • the lower electrodes 184, 185, 186, and 187 are further provided below the columnar nitride film layers 180, 181, 182, and 183, thereby reducing the contact resistance between the lower electrodes 184, 185, 186, and 187 and the cell transistors. be able to.
  • the SGT can pass a larger amount of current than the double gate transistor per unit gate width. Furthermore, since the SGT has a structure in which the gate electrode surrounds the columnar semiconductor layer, the gate width per unit area can be increased, so that a larger amount of current can flow. Therefore, since a large reset current can be passed, the phase change film made of the films 189, 190, 191 and 192 whose resistance changes can be melted at a high temperature (high current). Also, since the SGT sub-threshold swing can realize an ideal value, the off-current can be reduced, so that the phase change film composed of the films 189, 190, 191 and 192 whose resistance is changed is cooled at high speed (current). Can stop).
  • the gate electrodes 168a and 170a and the gate wirings 168b and 170b are metal, cooling when heated can be accelerated.
  • the gate electrodes 168a and 170a and the gate insulating films 162 and 163 formed around and under the gate electrodes 168a and 170a and the gate wirings 168b and 170b, a metal gate is formed at the end of the heat treatment step. Since the gate electrodes 168a and 170a, which are metal gates, are formed by the gate last, both the metal gate process and the high temperature process can be achieved.
  • the semiconductor device includes the fin-like silicon layers 104 and 105 formed on the semiconductor substrate 101, the first insulating film 106 formed around the fin-like silicon layers 104 and 105, and the fins.
  • gate electrodes 168a and 170a and gate insulating films 162 and 163 formed around and under the gate electrodes 168a and 170a and the gate wirings 168b and 170b are provided.
  • the gate electrodes 168a and 170a and the gate wirings 168b and 170b are metal, and the gate wirings 168b and 170b extend in a direction orthogonal to the fin-like silicon layers 104 and 105.
  • the second diffusion layers 143a and 143b are formed in the fin-like silicon layers 104 and 105, and the line width outside the gate electrodes 168a and 170a is equal to the line width of the gate wirings 168b and 170b.
  • the line widths of the first columnar silicon layers 129, 131, 132, and 134 are equal to the line widths of the fin-like silicon layers 104 and 105.
  • the fin-like silicon layers 104 and 105, the first columnar silicon layers 129, 131, 132, and 134, the gate electrodes 168a and 170a, and the gate wirings 168b and 170b are Since it is formed by self-alignment using two masks, the number of steps required for manufacturing a semiconductor device can be reduced.
  • the resistance of the source line is lowered by having the contact wiring 169b extending in parallel with the gate wirings 168b and 170b connected to the second diffusion layers 143a and 143b. Can do. As a result, a large reset current can flow through the source line.
  • Such contact wirings 169b extending in parallel with the gate wirings 168b and 170b include, for example, the memory cells 2, 4, 8, 16, 32, and 64 arranged in a line along the direction in which the bit lines 187 and 188 extend. It is preferable to arrange one for each of the numbers.
  • the second columnar silicon layers 130 and 133, and the contact electrodes 169a and the contact wirings 169b formed around the second columnar silicon layers 130 and 133 are formed.
  • the structure is the same as the transistor structure of the memory cells located in one row and one column except that the contact electrode 169a is electrically connected to the second diffusion layers 143a and 143b. Further, all source lines including the second diffusion layers 143a and 143b extending in parallel with the gate wirings 168b and 170b are connected to the contact wiring 169b. Thereby, the number of processes required for manufacturing the semiconductor device can be reduced.
  • Second columnar silicon layer 131 First columnar silicon layer 132. First columnar silicon layer 133. Second columnar silicon layer 134. First columnar silicon layer 135. Fourth insulating film 136. Second polysilicon 137. Third dummy gate 138. Fourth dummy gate 139. Third dummy gate 140. Fourth insulating film 141. Fourth insulating film 142. Fourth insulating film 143a. Second diffusion layer 143b. Second diffusion layer 143c. Second diffusion layer 143d. Second diffusion layer 144. Fifth insulating film 145. Side wall 146. Sidewall 147. Sidewall 148. Compound made of metal and semiconductor 149. Compound made of metal and semiconductor 150. Compound made of metal and semiconductor 151. Compound made of metal and semiconductor 152.

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Abstract

　記憶装置は、柱状絶縁体層（１８０、１８１、１８２、１８３）の上部周囲に形成された、抵抗が変化する膜（１８９、１９０、１９１、１９２）と、柱状絶縁体層（１８０、１８１、１８２、１８３）の下部周囲に形成された、抵抗が変化する膜（１８９、１９０、１９１、１９２）と接続される下部電極（１８４、１８５、１８６、１８７）と、を有する。

Description

記憶装置、及び、記憶装置の製造方法
　本発明は記憶装置、及び、記憶装置の製造方法に関する。
　近年、相変化メモリが開発されている（例えば、特許文献１を参照）。相変化メモリは、メモリセルの情報記憶素子の抵抗の変化を記録することにより、情報を記憶する。
　相変化メモリは、セルトランジスタをオンすることによってビット線とソース線との間に電流を流すと、高抵抗素子のヒーターで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解させることで、状態を遷移させるメカニズムを利用している。カルコゲナイドガラスは、高温（高電流）で融解するとともに高速で冷却する（電流を停止する）とアモルファス状態（リセット［Ｒｅｓｅｔ］動作）になる一方、比較的低い高温（低電流）で融解するとともに低速で冷却する（電流を徐々に減らす）と結晶化する（セット［Ｓｅｔ］動作）。これにより読み出し時、ビット線―ソース線間に大量の電流が流れる場合（低抵抗＝結晶状態）と、少量の電流が流れる場合（高抵抗＝アモルファス）とで、２値情報（「０」、「１」）の判断がなされる（例えば、特許文献１を参照）。
　この場合、例えばリセット電流が２００μＡと非常に多く流れる。このように、大量のリセット電流をセルトランジスタに流すためには、メモリセルサイズを相当に大きくする必要がある。このように大量の電流を流すためには、バイポーラトランジスタやダイオードの選択素子を用いることができる（例えば、特許文献１を参照）。
　ダイオードは二端子素子であるため、メモリセルを選択するために一本のソース線を選択すると、その一本のソース線に接続された全てのメモリセルの電流が一本のソース線に流れるようになる。したがって、ソース線におけるＩＲ（電流、抵抗）積の電圧降下であるＩＲドロップが大きくなってしまう。
　一方、バイポーラトランジスタは三端子素子であるが、ゲートに電流が流れるので、ワード線に多くのトランジスタを接続することが難しい。
　ＧＳＴ膜、ヒーター素子において電流が流れる方向の断面積を小さくすると、リセット電流、リード（Ｒｅａｄ）電流を小さくすることができる。従来例では、平面トランジスタのゲートの側壁にヒーター素子を形成し、ゲートの上部にＧＳＴ膜を形成することで、ＧＳＴ膜、ヒーター素子において電流が流れる方向の断面積を小さくしてきた。この方法では、平面トランジスタからなるセルを複数直列に接続するセルストリングが必要となる（例えば、特許文献１を参照）。
　基板に対して垂直方向にソース、ゲート、ドレインが配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている。ＳＧＴは、単位ゲート幅当たり、ダブルゲートトランジスタよりも大量の電流を流すことができる（例えば、特許文献２を参照）。さらに、ＳＧＴは、ゲート電極が柱状半導体層を取り囲む構造を有していることから、単位面積当たりのゲート幅を大きくすることができるので、さらに大量の電流を流すことができる。
　また、相変化メモリにおいては、リセット電流が大きいため、ソース線の抵抗を下げることが必要となる。
特開２０１２－２０４４０４号公報 特開２００４－３５６３１４号公報
　本発明は、上述した問題点に鑑みてなされたものであり、抵抗が変化する膜及び下部電極の電流が流れる方向の断面積を小さくすることができる記憶装置、及び、その製造方法を提供することを目的とする。
　本発明の第１の観点に係る記憶装置は、
　柱状絶縁体層の上部周囲に形成された、抵抗が変化する膜と、
　前記柱状絶縁体層の下部周囲に形成された、前記抵抗が変化する膜と接続される下部電極と、を有する、ことを特徴とする。
　前記柱状絶縁体層は窒化膜からなり、
　前記下部電極は、前記柱状絶縁体層の下方に形成されている、
　ことが好ましい。
　第１の柱状半導体層と、
　前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
　前記ゲート電極に接続されたゲート配線と、
　前記第１の柱状半導体層の上部に形成された第１の拡散層と、
　前記第１の柱状半導体層の下部に形成された前記第２の拡散層と、を有する半導体装置が構成され、
　前記記憶装置は、前記半導体装置の前記第１の拡散層上に形成されている、
　ことが好ましい。
　前記半導体装置は、半導体基板上に形成されたフィン状半導体層と、
　前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
　前記フィン状半導体層上に形成された前記第１の柱状半導体層と、
　前記ゲート電極と、前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記ゲート絶縁膜と、を有し、
　前記ゲート電極及び前記ゲート配線は金属からなり、
　前記ゲート配線は、前記フィン状半導体層に直交する方向に延在しており、
　前記第２の拡散層は、前記フィン状半導体層に形成されている、
　ことが好ましい。
　前記第２の拡散層は、前記半導体基板に形成されている、ことが好ましい。
　前記第２の拡散層に接続されている前記ゲート配線に平行に延びるコンタクト配線を有する、ことが好ましい。
　前記半導体装置は、前記半導体基板上に形成された前記フィン状半導体層と、
　前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
　前記フィン状半導体層上に形成された第２の柱状半導体層と、
　前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
　前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する、金属からなる前記コンタクト配線と、
　前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、を有しており、
　前記コンタクト電極は前記第２の拡散層と接続されている、
　ことが好ましい。
　前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しく、
　前記フィン状半導体層に直交する方向での前記第１の柱状半導体層の線幅は前記フィン状半導体層に直交する方向での前記フィン状半導体層の線幅と等しい、
　ことが好ましい。
　前記半導体装置は、前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有する、ことが好ましい。
　前記フィン状半導体層に直交する方向での前記第２の柱状半導体層の線幅は前記フィン状半導体層に直交する方向での前記フィン状半導体層の線幅と等しい、ことが好ましい。
　前記半導体装置は、前記コンタクト電極及び前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有する、ことが好ましい。
　前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことが好ましい。
　前記半導体装置は、半導体基板上に形成された前記第１の柱状半導体層を有し、
　前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記ゲート絶縁膜と、を有し、
　前記ゲート電極及び前記ゲート配線は金属からなり、
　前記第２の拡散層は、前記半導体基板に形成されている、
　ことが好ましい。
　前記半導体装置は、前記第２の拡散層に接続されている前記ゲート配線に平行に延びるコンタクト配線を有する、ことが好ましい。
　前記半導体装置は、前記半導体基板上に形成された第２の柱状半導体層と、
　前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
　前記コンタクト電極に接続されたコンタクト配線と、
　前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、を有しており、
　前記コンタクト電極は、前記第２の拡散層と接続されている、
　ことが好ましい。
　前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しい、ことが好ましい。
　前記半導体装置は、前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有する、
　ことが好ましい。
　前記半導体装置は、前記コンタクト電極及び前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有する、ことが好ましい。
　前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことが好ましい。
　また、本発明の第２の観点に係る記憶装置の製造方法は、
　半導体基板上に、第２の層間絶縁膜を堆積し、コンタクト孔を形成するとともに、第２の金属層と窒化膜とを堆積し、
　前記第２の層間絶縁膜上の前記第２の金属層と窒化膜とを除去することで、前記コンタクト孔の内部に、柱状絶縁体層と、前記柱状絶縁体層の底部と、前記柱状絶縁体層の周囲とを取り囲む下部電極を形成し、
　前記第２の層間絶縁膜をエッチバックすることで、前記柱状絶縁体層を取り囲む前記下部電極の上部を露出し、
　露出した前記柱状絶縁体層を取り囲む前記下部電極の上部を除去し、
　前記柱状絶縁体層を取り囲むように、かつ、前記下部電極に接続するように、抵抗が変化する膜を堆積し、
　前記抵抗が変化する膜をエッチングすることで、前記柱状絶縁体層の上部にサイドウォール状に残存させる製造工程を有する、
　ことを特徴とする。
　半導体基板上に、一方向に延びるフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
　前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、
　前記第２の絶縁膜上に第１のポリシリコンを堆積するとともに平坦化し、
　ゲート配線、第１の柱状半導体層、第２の柱状半導体層、及びコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層が延びる方向に直交する方向に延在するように形成し、
　前記第１のポリシリコンと、前記第２の絶縁膜と、前記フィン状半導体層とをエッチングすることで、前記第１の柱状半導体層と、前記第１のポリシリコンに由来する第１のダミーゲートと、前記第２の柱状半導体層と、前記第１のポリシリコンに由来する第２のダミーゲートと、を形成する第２工程と、
　前記第２工程の後、前記第１の柱状半導体層、前記第２の柱状半導体層、前記第１のダミーゲート、及び前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積するとともにエッチングし、前記第１のダミーゲートと、前記第１の柱状半導体層と、前記第２のダミーゲートと、前記第２の柱状半導体層とのそれぞれの側壁に残存させ、第３のダミーゲートと、第４のダミーゲートと、を形成する第３工程と、
　前記フィン状半導体層の上部と、前記第１の柱状半導体層の下部と、前記第２の柱状半導体層の下部とに第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成するとともにエッチングすることでサイドウォール状に残存させ、前記第５の絶縁膜に由来するサイドウォールを形成し、前記第２の拡散層上に、金属と半導体とからなる化合物層を形成する第４工程と、
　前記第４の工程の後、第１の層間絶縁膜を堆積するとともに平坦化し、前記第１のダミーゲート、前記第２のダミーゲート、前記第３のダミーゲート、及び前記第４のダミーゲートのそれぞれの上部を露出させ、前記第１のダミーゲート、前記第２のダミーゲート、第３のダミーゲート、及び第４のダミーゲートを除去し、前記第２の絶縁膜と、前記第４の絶縁膜とを除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と、前記第５の絶縁膜の内側とに形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去し、金属層を堆積するとともにエッチバックを行うことで、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、
　前記第５工程の後に行う第６工程として前記製造工程を有する、
　ことが好ましい。
　前記第２の絶縁膜上に第１のポリシリコンを堆積するとともに平坦化した後、前記第１のポリシリコン上に第３の絶縁膜を形成する、ことが好ましい。
　前記第１の柱状半導体層と、前記第１のダミーゲートと、前記第２の柱状半導体層と、前記第２のダミーゲートの周囲に第４の絶縁膜を形成した後、第３のレジストを形成するとともにエッチバックを行うことで、前記第１の柱状半導体層の上部を露出させ、前記第１の柱状半導体層の上部に第１の拡散層を形成する、ことが好ましい。
　本発明によれば、抵抗が変化する膜及び下部電極の電流が流れる方向の断面積を小さくすることができる記憶装置及びその製造方法を提供することができる。
（ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　図１に、本発明の実施形態に係る半導体装置の構造を示す。
　図１に示されるように、本実施形態のメモリセルは、３×２のマトリクス状のセル配列において、一行一列、一行三列、二行一列、及び二行三列にそれぞれ配置されている。ソース線を相互に接続するためのコンタクト電極及びコンタクト配線を有するコンタクト装置は、３×２のマトリクス状のセル配列において、一行二列と二行二列とにそれぞれ配置されている。
　二行一列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０４と、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４上に形成された第１の柱状シリコン層１２９と、フィン状シリコン層１０４に直交する方向での第１の柱状シリコン層１２９の線幅は、フィン状シリコン層１０４に直交する方向でのフィン状シリコン層１０４の線幅と等しい。
　二行一列に位置するメモリセルは、さらに、第１の柱状シリコン層１２９と、第１の柱状シリコン層１２９の周囲に形成されたゲート絶縁膜１６２と、ゲート絶縁膜１６２の周囲に形成された、金属からなるゲート電極１６８ａと、ゲート電極１６８ａに接続された、金属からなるゲート配線１６８ｂと、ゲート電極１６８ａ及びゲート配線１６８ｂの周囲及び底下に形成されたゲート絶縁膜１６２とを有する。ゲート配線１６８ｂはフィン状シリコン層１０４に直交する方向に延在している。また、ゲート電極１６８ａの外側の線幅は、ゲート配線１６８ｂの線幅と等しい。
　二行一列に位置するメモリセルは、さらに、第１の柱状シリコン層１２９の上部に形成された第１の拡散層３０２と、フィン状シリコン層１０４において第１の柱状シリコン層１２９の下部に形成された第２の拡散層１４３ａと、第１の拡散層３０２の上方に形成された、窒化膜からなる柱状窒化膜層１８０と、柱状窒化膜層１８０の上部周囲に形成された、抵抗が変化する膜１８９と、柱状窒化膜層１８０の下部周囲に形成された、抵抗が変化する膜１８９と接続される下部電極１８４とを有する。また、柱状窒化膜層１８０の下方に下部電極１８４が形成されている。
　抵抗が変化する膜１８９は、例えば、カルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）等の相変化膜からなることが好ましい。また、ヒーター素子である下部電極１８４は、例えば、窒化チタンからなることが好ましい。
　二行三列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０４と、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４上に形成された第１の柱状シリコン層１３１とを有する。フィン状シリコン層１０４に直交する方向での第１の柱状シリコン層１３１の線幅は、フィン状シリコン層１０４に直交する方向でのフィン状シリコン層１０４の線幅と等しい。
　二行三列に位置するメモリセルは、さらに、第１の柱状シリコン層１３１の周囲に形成されたゲート絶縁膜１６３と、ゲート絶縁膜１６３の周囲に形成された、金属からなるゲート電極１７０ａと、ゲート電極１７０ａに接続された、金属からなるゲート配線１７０ｂとを有する。ゲート絶縁膜１６３は、ゲート電極１７０ａ及びゲート配線１７０ｂの周囲及び底下に形成されている。ゲート配線１７０ｂはフィン状シリコン層１０４に直交する方向に延在しており、ゲート電極１７０ａの外側の線幅は、ゲート配線１７０ｂの線幅と等しい。
　二行三列に位置するメモリセルは、さらに、第１の柱状シリコン層１３１の上部に形成された第１の拡散層３０４と、フィン状シリコン層１０４において第１の柱状シリコン層１３１の下部に形成された第２の拡散層１４３ａと、第１の拡散層３０４上に形成された、窒化膜からなる柱状窒化膜層１８１と、柱状窒化膜層１８１の上部周囲に形成された、抵抗が変化する膜１９０と、柱状窒化膜層１８１の下部周囲に形成された、抵抗が変化する膜１９０と接続される下部電極１８５とを有する。また、柱状窒化膜層１８１の下方にさらに下部電極１８５が形成されている。
　抵抗が変化する膜１８９と、抵抗が変化する膜１９０とは、ビット線２０１により接続されている。
　一行一列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０５上に形成された第１の柱状シリコン層１３２とを有する。フィン状シリコン層１０５に直交する方向での第１の柱状シリコン層１３２の線幅はフィン状シリコン層１０５に直交する方向でのフィン状シリコン層１０５の線幅と等しい。
　一行一列に位置するメモリセルは、さらに、第１の柱状シリコン層１３２の周囲に形成されたゲート絶縁膜１６２と、ゲート絶縁膜１６２の周囲に形成された、金属からなるゲート電極１６８ａと、ゲート電極１６８ａに接続された、金属からなるゲート配線１６８ｂと、ゲート電極１６８ａ及びゲート配線１６８ｂの周囲及び底下に形成されたゲート絶縁膜１６２とを有する。ゲート配線１６８ｂはフィン状シリコン層１０５に直交する方向に延在しており、ゲート電極１６８ａの外側の線幅は、ゲート配線１６８ｂの線幅と等しい。
　一行一列に位置するメモリセルは、さらに、第１の柱状シリコン層１３２の上部に形成された第１の拡散層３０５と、フィン状シリコン層１０５において第１の柱状シリコン層１３２の下部に形成された第２の拡散層１４３ｂと、第１の拡散層３０５上に形成された、窒化膜からなる柱状窒化膜層１８２と、柱状窒化膜層１８２の上部周囲に形成された、抵抗が変化する膜１９１と、柱状窒化膜層１８２の下部周囲に形成された、抵抗が変化する膜１９１と接続される下部電極１８６とを有する。また、柱状窒化膜層１８２の下方にさらに下部電極１８６が形成されている。
　一行三列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０５上に形成された第１の柱状シリコン層１３４とを有する。フィン状シリコン層１０５に直交する方向での第１の柱状シリコン層１３４の線幅は、フィン状シリコン層１０５に直交する方向でのフィン状シリコン層１０５の線幅と等しい。
　一行三列に位置するメモリセルは、さらに、第１の柱状シリコン層１３４と、第１の柱状シリコン層１３４の周囲に形成されたゲート絶縁膜１６３と、ゲート絶縁膜１６３の周囲に形成された、金属からなるゲート電極１７０ａと、ゲート電極１７０ａに接続された、金属からなるゲート配線１７０ｂと、ゲート電極１７０ａ及びゲート配線１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６３とを有する。ゲート配線１７０ｂは、フィン状シリコン層１０５に直交する方向に延在している。ゲート電極１７０ａの外側の線幅は、ゲート配線１７０ｂの線幅と等しい。
　一行三列に位置するメモリセルは、さらに、第１の柱状シリコン層１３４の上部に形成された第１の拡散層３０７と、フィン状シリコン層１０５において第１の柱状シリコン層１３４の下部に形成された第２の拡散層１４３ｂと、第１の拡散層３０７上に形成された、窒化膜からなる柱状窒化膜層１８３と、柱状窒化膜層１８３の上部周囲に形成された、抵抗が変化する膜１９２と、柱状窒化膜層１８３の下部周囲に形成された、抵抗が変化する膜１９２と接続される下部電極１８７とを有する。また、柱状窒化膜層１８３の下方にさらに下部電極１８７が形成されている。
　抵抗が変化する膜１９１と、抵抗が変化する膜１９２とは、ビット線２０２により接続されている。
　本実施形態では、柱状窒化膜層１８０、１８１、１８２、１８３の上部周囲に形成された、抵抗が変化する膜１８９、１９０、１９１、１９２と、柱状窒化膜層１８０、１８１、１８２、１８３の下部周囲に形成された、抵抗が変化する膜１８９、１９０、１９１、１９２と接続される下部電極１８４、１８５、１８６、１８７と、から記憶装置が構成されている。
　本実施形態の半導体装置は、柱状窒化膜層１８０、１８１、１８２、１８３と、柱状窒化膜層１８０、１８１、１８２、１８３の上部周囲に形成された、抵抗が変化する膜１８９、１９０、１９１、１９２と、柱状窒化膜層１８０、１８１、１８２、１８３の下部周囲に形成された、抵抗が変化する膜１８９、１９０、１９１、１９２と接続される下部電極１８４、１８５、１８６、１８７とを有することにより、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜と、下部電極１８４、１８５、１８６、１８７からなるヒーター素子とのそれぞれの電流が流れる方向での断面積を小さくすることができる。
　また、柱状窒化膜層１８０、１８１、１８２、１８３が窒化膜であることにより、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜の冷却を早めることができる。また、柱状窒化膜層１８０、１８１、１８２、１８３の下方にさらに下部電極１８４、１８５、１８６、１８７が形成されていることにより、下部電極１８４、１８５、１８６、１８７とセルトランジスタとの接触抵抗を低減することができる。
　ＳＧＴは、単位ゲート幅当たり、ダブルゲートトランジスタよりも大量の電流を流すことができる。さらに、ＳＧＴは、ゲート電極が柱状半導体層を取り囲む構造であるから、単位面積当たりのゲート幅を大きくすることができることから、さらに大量の電流を流すことができる。したがって、大きなリセット電流を流すことができるため、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜を高温（高電流）で融解することができる。また、ＳＧＴのサブスレッショルドスイングは、理想値を実現できるため、オフ電流を小さくすることができるので、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜を高速で冷却する（電流を停止する）ことができる。
　本実施形態の半導体装置では、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂは金属からなるので、加熱された場合の冷却を早めることができる。また、本実施形態の半導体装置は、ゲート電極１６８ａ、１７０ａと、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６２、１６３とを有することで、熱処理工程の最後に金属ゲートを形成するゲートラストによって、金属ゲートであるゲート電極１６８ａ、１７０ａが形成されるので、金属ゲートプロセスと高温プロセスを両立させることができる。
　また、本実施形態の半導体装置は、ゲート電極１６８ａ、１７０ａと、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６２、１６３と、を有している。また、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂは金属であって、ゲート配線１６８ｂ、１７０ｂはフィン状シリコン層１０４、１０５に直交する方向に延在している。また、第２の拡散層１４３ａ、１４３ｂはフィン状シリコン層１０４、１０５に形成され、ゲート電極１６８ａ、１７０ａの外側の線幅はゲート配線１６８ｂ、１７０ｂの線幅と等しい。さらに、第１の柱状シリコン層１２９、１３１、１３２、１３４の線幅は、フィン状シリコン層１０４、１０５の線幅と等しい。以上により、本実施形態の半導体装置では、フィン状シリコン層１０４、１０５と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａと、ゲート配線１６８ｂ、１７０ｂとが、二枚のマスクを用いた自己整合で形成されるので、半導体装置の製造に要する工程数を削減することができる。
　二行二列に位置するコンタクト装置は、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０４と、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４上に形成された第２の柱状シリコン層１３０とを有する。フィン状シリコン層１０４に直交する方向での第２の柱状シリコン層１３０の線幅はフィン状シリコン層１０４に直交する方向でのフィン状シリコン層１０４の線幅と等しい。
　二行二列に位置するコンタクト装置は、さらに、第２の柱状シリコン層１３０の周囲に形成された、金属からなるコンタクト電極１６９ａと、第２の柱状シリコン層１３０とコンタクト電極１６９ａとの間に形成されたゲート絶縁膜１６５と、コンタクト電極１６９ａに接続された、フィン状シリコン層１０４に直交する方向に延在する、金属からなるコンタクト配線１６９ｂと、コンタクト電極１６９ａとコンタクト配線１６９ｂとの周囲に形成されたゲート絶縁膜１６４と、フィン状シリコン層１０４において第２の柱状シリコン層１３０の下部に形成された第２の拡散層１４３ａとを有する。コンタクト電極１６９ａの外側の線幅は、コンタクト配線１６９ｂの線幅と等しい。コンタクト電極１６９ａは第２の拡散層１４３ａと接続されている。
　一行二列に位置するコンタクト装置は、半導体基板１０１上に形成されたフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０５上に形成された第２の柱状シリコン層１３３とを有する。フィン状シリコン層１０５に直交する方向での第２の柱状シリコン層１３３の線幅は、フィン状シリコン層１０５に直交する方向でのフィン状シリコン層１０５の線幅と等しい。
　一行二列に位置するコンタクト装置は、さらに、第２の柱状シリコン層１３３の周囲に形成された、金属からなるコンタクト電極１６９ａと、第２の柱状シリコン層１３３とコンタクト電極１６９ａとの間に形成されたゲート絶縁膜１６６と、コンタクト電極１６９ａに接続された、フィン状シリコン層１０５に直交する方向に延在する、金属からなるコンタクト配線１６９ｂと、コンタクト電極１６９ａとコンタクト配線１６９ｂとの周囲に形成されたゲート絶縁膜１６４と、フィン状シリコン層１０５において第２の柱状シリコン層１３３の下部に形成された第２の拡散層１４３ｂとを有する。コンタクト電極１６９ａの外側の線幅は、コンタクト配線１６９ｂの線幅と等しい。コンタクト電極１６９ａは第２の拡散層１４３ｂと接続されている。
　本実施形態では、第２の拡散層１４３ａ、１４３ｂに接続されているゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂを有する。これにより、第２の拡散層１４３ａ、１４３ｂが相互に接続され、ソース線の抵抗を下げることができる。この結果、ソース線に大きなリセット電流を流すことができる。このようなゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂは、例えば、ビット線１８７、１８８が延びる方向に沿って一列に配置されたメモリセル２、４、８、１６、３２、及び６４個のいずれかの個数毎に一本ずつ配置することが好ましい。
　また、本実施形態では、第２の柱状シリコン層１３０、１３３と、第２の柱状シリコン層１３０、１３３の周囲に形成されるコンタクト電極１６９ａ及びコンタクト配線１６９ｂとから形成される構造は、コンタクト電極１６９ａが第２の拡散層１４３ａ、１４３ｂと電気的に接続される点以外は、一行一列等に位置するメモリセルのトランジスタ構造と同じ構造である。また、ゲート配線１６８ｂ、１７０ｂに平行に延びる、第２の拡散層１４３ａ、１４３ｂからなる全てのソース線は、コンタクト配線１６９ｂに接続される。これにより、半導体装置の製造に要する工程数を削減することができる。
　図２は、図１に示す第２の拡散層１４３ａ、１４３ｂと比較して、第２の拡散層１４３ｃが半導体基板１０１のさらに深い位置まで形成されるとともにフィン状シリコン層１０４、１０５に形成されており、図１に示す第２の拡散層１４３ａ、１４３ｂと同様な接続を行った構造である。このような構造とすることでソース抵抗をさらに低減することができる。
　図３は、図２に示すフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６とが存在せず、半導体基板１０１に直接的に第２の拡散層１４３ｄが形成された構造の半導体装置を示す。このような構造とすることで、ソース抵抗をさらに低減することができる。
　以下に、図４～図５１を参照しながら、本発明の実施形態に係る半導体装置を形成するための製造工程について説明する。
　以下、半導体基板１０１上にフィン状シリコン層１０４、１０５を形成し、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を形成する第１工程について説明する。本実施形態では、半導体基板１０１はシリコン基板としたが、半導体であればその他の材料からなる基板であってもよい。
　まず、図４に示すように、シリコン基板１０１上に左右方向に延びるフィン状シリコン層１０４、１０５を形成するための第１のレジスト１０２、１０３を形成する。
　次に、図５に示すように、シリコン基板１０１をエッチングすることで、フィン状シリコン層１０４、１０５を形成する。ここでは、レジストをマスクとしてフィン状シリコン層１０４、１０５を形成したが、レジストに代えて酸化膜や窒化膜といったハードマスクを用いてもよい。
　次に、図６に示すように、第１のレジスト１０２、１０３を除去する。
　次に、図７に示すように、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜１０６には、高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いることができる。
　次に、図８に示すように、第１の絶縁膜１０６をエッチバックすることで、フィン状シリコン層１０４、１０５の上部を露出させる。
　以上により、半導体基板１０１上にフィン状シリコン層１０４、１０５を形成し、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を形成する、本実施形態の第１工程が示された。
　以下、本発明の実施形態の第２工程について説明する。第２工程では、第１工程の後、フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成し、第２の絶縁膜１０７、１０８上に第１のポリシリコン１０９を堆積するとともに平坦化する。続いて、ゲート配線１６８ｂ、１７０ｂ、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、及びコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、フィン状シリコン層１０４、１０５が延びる方向に直交する方向に延在するように形成する。続いて、第２のレジスト１１１、１１２、１１３をマスクとして用い、第１のポリシリコン１０９と、第２の絶縁膜１０７、１０８と、フィン状シリコン層１０４、１０５とをエッチングすることで、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第１のポリシリコン１０９に由来する第１のダミーゲート１１７、１１９と、第２の柱状シリコン層１３０、１３３と、第１のポリシリコン１０９に由来する第２のダミーゲート１１８と、を形成する。
　まず、図９に示すように、半導体基板１０１上で左右方向に延びるフィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜であることが好ましい。
　次に、図１０に示すように、第２の絶縁膜１０７、１０８上に第１のポリシリコン１０９を堆積するとともに平坦化する。
　次に、図１１に示すように、第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜であることが好ましい。
　次に、図１２に示すように、ゲート配線１６８ｂ、１７０ｂ、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、及びコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、フィン状シリコン層１０４、１０５が延びる方向に直交する方向に延在するように形成する。
　次に、図１３に示すように、第２のレジスト１１１、１１２、１１３をマスクとして用い、第３の絶縁膜１１０と、第１のポリシリコン１０９と、第２の絶縁膜１０７、１０８と、フィン状シリコン層１０４、１０５とをエッチングすることにより、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第１のポリシリコン１０９に由来する第１のダミーゲート１１７、１１９と、第２の柱状シリコン層１３０、１３３と、第１のポリシリコン１０９に由来する第２のダミーゲート１１８とを形成する。ここでは、第３の絶縁膜１１０が複数の部位に分離され、第１のダミーゲート１１７、１１９と、第２のダミーゲート１１８との上に第３の絶縁膜１１４、１１５、１１６が形成される。また、第２の絶縁膜１０７、１０８は複数の部位に分離され、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８が形成される。このとき、第２のレジスト１１１、１１２、１１３がエッチング中に除去された場合には、第３の絶縁膜１１４、１１５、１１６がハードマスクとして機能する。一方、第２のレジスト１１１、１１２、１１３がエッチング中に除去されなかった場合には、第３の絶縁膜１１４、１１５、１１６をマスクとして使用する必要はない。
　次に、図１４に示すように、第２のレジスト１１４、１１５、１１６を除去する。
　以上により、第１工程の後、フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成し、第２の絶縁膜１０７、１０８上に第１のポリシリコン１０９を堆積するとともに平坦化する。続いて、ゲート配線１６８ｂ、１７０ｂ、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、及びコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、フィン状シリコン層１０４、１０５が延びる方向に直交する方向に延在するように形成する。続いて、第２のレジスト１１１、１１２、１１３をマスクとして用い、第１のポリシリコン１０９と、第２の絶縁膜１０７、１０８と、フィン状シリコン層１０４、１０５とをエッチングすることで、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第１のポリシリコン１０９に由来する第１のダミーゲート１１７、１１９と、第２の柱状シリコン層１３０、１３３と、第１のポリシリコン１０９に由来する第２のダミーゲート１１８とを形成する第２工程が示された。
　以下、本発明の実施形態の第３工程について説明する。第３工程では、第２工程の後、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、第１のダミーゲート１１７、１１９、及び第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。続いて、第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積するとともにエッチングし、第１のダミーゲート１１７、１１９と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第２のダミーゲート１１８と、第２の柱状シリコン層１３０、１３３とのそれぞれの側壁に残存させることで、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８とを形成する。
　まず、図１５に示すように、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、第１のダミーゲート１１７、１１９、及び第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。第４の絶縁膜１３５は、酸化膜であることが好ましい。続いて、第３のレジスト３０１を形成するとともにエッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部を露出させる。このとき、第２の柱状シリコン層１３０、１３３の上部を露出させてもよい。
　次に、図１６に示すように、不純物を導入し、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部に第１の拡散層３０２、３０４、３０５、３０７を形成する。また、第２の柱状シリコン層１３０、１３３の上部に第１の拡散層３０３、３０６を形成してもよい。導入される不純物がｎ型拡散層のときは、ヒ素やリンを導入することが好ましい。一方、導入される不純物がｐ型拡散層のときは、ボロンを導入することが好ましい。
　次に、図１７に示すように、第３のレジスト３０１を除去する。
　次に、図１８に示すように、第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積する。
　次に、図１９に示すように、第２のポリシリコン１３６をエッチングをすることで、第２のポリシリコン１３６を第１のダミーゲート１１７、１１９、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２のダミーゲート１１８、及び第２の柱状シリコン層１３０、１３３の側壁に残存させることで、第３のダミーゲート１３７、１３９と第４のダミーゲート１３８とを形成する。このとき、第４の絶縁膜１３５が複数の部位に分離され、第４の絶縁膜１４０、１４１、１４２が形成されてもよい。
　以上により、第２工程の後、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、第１のダミーゲート１１７、１１９、及び第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。続いて、第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積するとともにエッチングし、第２のポリシリコン１３６を、第１のダミーゲート１１７、１１９と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第２のダミーゲート１１８と、第２の柱状シリコン層１３０、１３３とのそれぞれの側壁に残存させることで、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８とを形成する第３工程が示された。
　以下、本発明の実施形態の第４工程について説明する。第４工程では、第３工程の後、フィン状シリコン層１０４、１０５の上部と、第１の柱状シリコン層１２９、１３１、１３２、１３４の下部と、第２の柱状シリコン層１３０、１３３の下部とに第２の拡散層１４３ａ、１４３ｂを形成する。続いて、第３のダミーゲート１３７、１３９と第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成するとともにエッチングすることでサイドウォール状に残存させ、第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７を形成する。さらに第２の拡散層１４３ａ、１４３ｂ上に、金属と半導体とからなる化合物層１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する。
　まず、図２０に示すように、不純物を導入し、第１の柱状シリコン層１２９、１３１、１３２、１３４の下部と第２の柱状シリコン層１３０、１３３の下部とに、第２の拡散層１４３ａ、１４３ｂを形成する。ここで、導入する不純物がｎ型拡散層を形成するときは、ヒ素やリンを導入することが好ましい。一方、導入する不純物がｐ型拡散層を形成するときは、ボロンを導入することが好ましい。このような拡散層の形成は、後述する第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７を形成した後に行ってもよい。
　次に、図２１に示すように、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成する。第５の絶縁膜１４４は、窒化膜であることが好ましい。
　次に、図２２に示すように、第５の絶縁膜１４４をエッチングすることで、サイドウォール状に残存させる。これにより、第５の絶縁膜１４４からサイドウォール１４５、１４６、１４７を形成する。
　次に、図２３に示すように、第２の拡散層１４３ａ、１４３ｂ上に、金属と半導体とからなる化合物層１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する。このとき、第３のダミーゲート１３７、１３９の上部と、第４のダミーゲート１３８の上部とにも、金属と半導体とからなる化合物層１５６、１５８、１５７が形成される。
　以上により、フィン状シリコン層１０４、１０５の上部と第１の柱状シリコン層１２９、１３１、１３２、１３４の下部と、第２の柱状シリコン層１３０、１３３の下部とに第２の拡散層１４３ａ、１４３ｂを形成する。続いて、第３のダミーゲート１３７、１３９と第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成するとともにエッチングすることで、サイドウォール状に残存させ、第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７を形成し、第２の拡散層１４３ａ、１４３ｂ上に、金属と半導体とからなる化合物層１５６、１５８、１５７を形成する第４工程が示された。
　以下、本発明の実施形態の第５工程について説明する。第５工程では、第４の工程の後、第１の層間絶縁膜１５９を堆積するとともに平坦化し、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８のそれぞれの上部を露出させ、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８を除去する。続いて、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と第４の絶縁膜１４０、１４１、１４２とを除去し、ゲート絶縁膜１６０を第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、第２の柱状シリコン層１３０、１３３の周囲と、第５の絶縁膜１４４の内側とに形成する。続いて、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第４のレジスト１６１を形成し、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去し、金属層１６７を堆積するとともにエッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成する。その後、第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する。
　まず、図２４に示すように、第１の層間絶縁膜１５９を堆積する。ここでは、コンタクトストッパ膜を用いてもよい。
　次に、図２５に示すように、化学機械研磨（ＣＭＰ）を行うことで、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８のそれぞれの上部を露出させる。このとき、第３のダミーゲート１３７、１３９の上部及び第４のダミーゲート１３８の上部に存在する、金属と半導体とからなる化合物層１５６、１５８、１５７を除去する。
　次に、図２６に示すように、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８を除去する。
　次に、図２７に示すように、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と、第４の絶縁膜１４０、１４１、１４２とを除去する。
　次に、図２８に示すように、ゲート絶縁膜１６０を第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、第２の柱状シリコン層１３０、１３３の周囲と、第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７の内側に形成する。
　次に、図２９に示すように、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第４のレジスト１６１を形成する。
　次に、図３０に示すように、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去する。ゲート絶縁膜１６０は複数の部位に分離され、ゲート絶縁膜１６２、１６３、１６４、１６５、１６６が形成される。また、等方性エッチングによって、ゲート絶縁膜１６４、１６５、１６６を除去してもよい。
　次に、図３１に示すように、第４のレジスト１６１を除去する。
　次に、図３２に示すように、金属層１６７を堆積する。
　次に、図３３に示すように、金属層１６７のエッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成し、第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する。
　以上により、第４の工程の後、第１の層間絶縁膜１５９を堆積するとともに平坦化し、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８のそれぞれの上部を露出させ、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８を除去する。続いて、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と第４の絶縁膜１４０、１４１、１４２とを除去し、ゲート絶縁膜１６０を第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、第２の柱状シリコン層１３０、１３３の周囲と、第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７の内側に形成する。続いて、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第４のレジスト１６１を形成し、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去し、金属層１６７を堆積するとともにエッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成する。その後、第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する第５工程が示された。
　以下、本発明の実施形態の第６工程について説明する。第６工程では、第５工程の後、第２の層間絶縁膜１７１を堆積し、コンタクト孔１７４、１７５、１７６、１７７を形成する。続いて、第２の金属層１７８と窒化膜１７９とを堆積するとともに、第２の層間絶縁膜１７１上の第２の金属層１７８と窒化膜１７９とを除去することで、コンタクト孔１７４、１７５、１７６、１７７の内部に、柱状窒化膜層１８０、１８１、１８２、１８３と、柱状窒化膜層１８０、１８１、１８２、１８３の底部と、柱状窒化膜層１８０、１８１、１８２、１８３の周囲とを取り囲む下部電極１８４、１８５、１８６、１８７を形成する。続いて、第２の層間絶縁膜１７１をエッチバックすることで、柱状窒化膜層１８０、１８１、１８２、１８３を取り囲む下部電極１８４、１８５、１８６、１８７の上部を露出させる。続いて、露出した柱状窒化膜層１８０、１８１、１８２、１８３を取り囲む下部電極１８４、１８５、１８６、１８７の上部を除去する。続いて、柱状窒化膜層１８０、１８１、１８２、１８３を取り囲むように、かつ、下部電極１８４、１８５、１８６、１８７に接続されるように、抵抗が変化する膜１８８を堆積する。続いて、抵抗が変化する膜１８８をエッチングすることで、柱状窒化膜層１８０、１８１、１８２、１８３の上部にサイドウォール状に残存させる。
　まず、図３４に示すように、第２の層間絶縁膜１７１を堆積する。
　次に、図３５に示すように、コンタクト孔を形成するための第５のレジスト１７２を形成する。
　次に、図３６に示すように、コンタクト孔１７４、１７５、１７６、１７７を形成する。
　次に、図３７に示すように、第５のレジスト１７２を剥離する。
　次に、図３８に示すように、第２の金属層１７８を堆積する。第２の金属層１７８は、窒化チタンが好ましい。
　次に、図３９に示すように、窒化膜１７９を堆積する。
　次に、図４０に示すように、窒化膜１７９をエッチバックし、第２の層間絶縁膜１７１上の窒化膜１７９を除去する。このとき、柱状窒化膜層１８０、１８１、１８２、１８３が形成される。
　次に、図４１に示すように、第２の層間絶縁膜１７１上の第２の金属１７８を除去する。これにより、柱状窒化膜層１８０、１８１、１８２、１８３の底部と、柱状窒化膜層１８０、１８１、１８２、１８３の周囲とを取り囲む下部電極１８４、１８５、１８６、１８７が形成される。
　次に、図４２に示すように、第２の層間絶縁膜１７１をエッチバックすることで、柱状窒化膜層１８０、１８１、１８２、１８３を取り囲む下部電極１８４、１８５、１８６、１８７の上部を露出させる。
　次に、図４３に示すように、露出した柱状窒化膜層１８０、１８１、１８２、１８３を取り囲む下部電極１８４、１８５、１８６、１８７の上部を除去する。
　次に、図４４に示すように、第２の層間絶縁膜１７１をエッチバックすることで、柱状窒化膜層１８０、１８１、１８２、１８３を取り囲む下部電極１８４、１８５、１８６、１８７の上部を露出させる。なお、図４３に示す工程の後、下部電極１８４、１８５、１８６、１８７の上部が既に露出していれば、図４４に示す工程は不要である。
　次に、図４５に示すように、柱状窒化膜層１８０、１８１、１８２、１８３を取り囲むように、かつ、下部電極１８４、１８５、１８６、１８７に接続されるように、抵抗が変化する膜１８８を堆積する。抵抗が変化する膜１８８は、カルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）等の相変化膜からなることが好ましい。
　次に、図４６に示すように、抵抗が変化する膜１８８をエッチングすることで、柱状窒化膜層１８０、１８１、１８２、１８３の上部にサイドウォール状に残存させる。抵抗が変化する膜１８８は複数の部位に分離され、抵抗が変化する膜１８９、１９０、１９１、１９２が形成される。ここでは、抵抗が変化する膜１８８は、下部電極１８４、１８５、１８６、１８７の上部側壁に、抵抗が変化する膜１９３、１９４、１９５、１９６として残存してもよい。
　以上により、第２の層間絶縁膜１７１を堆積し、コンタクト孔１７４、１７５、１７６、１７７を形成する。続いて、第２の金属層１７８と窒化膜１７９とを堆積するとともに、第２の層間絶縁膜１７１上の第２の金属層１７８と窒化膜１７９とを除去することで、コンタクト孔１７４、１７５、１７６、１７７の内部に、柱状窒化膜層１８０、１８１、１８２、１８３と、柱状窒化膜層１８０、１８１、１８２、１８３の底部と、柱状窒化膜層１８０、１８１、１８２、１８３の周囲とを取り囲む下部電極１８４、１８５、１８６、１８７を形成する。続いて、第２の層間絶縁膜１７１をエッチバックすることで、柱状窒化膜層１８０、１８１、１８２、１８３を取り囲む下部電極１８４、１８５、１８６、１８７の上部を露出させる。続いて、露出した柱状窒化膜層１８０、１８１、１８２、１８３を取り囲む下部電極１８４、１８５、１８６、１８７の上部を除去する。続いて、柱状窒化膜層１８０、１８１、１８２、１８３を取り囲むように、かつ、下部電極１８４、１８５、１８６、１８７に接続されるように、抵抗が変化する膜１８８を堆積する。続いて、抵抗が変化する膜１８８をエッチングすることで、柱状窒化膜層１８０、１８１、１８２、１８３の上部にサイドウォール状に残存させる第６工程が示された。第６工程では、コンタクト孔１７４、１７５、１７６、１７７を形成するための一つのマスクで、上記した構造が形成されるため、半導体装置の製造に要する工程数を削減することができる。
　続いて、図４７に示すように、第３の層間絶縁膜１９７を堆積するとともに平坦化し、抵抗が変化する膜１８９、１９０、１９１、１９２の上部を露出させる。
　次に、図４８に示すように、金属層１９８を堆積する。
　次に、図４９に示すように、ビット線を形成するための第６のレジスト１９９、２００を形成する。
　次に、図５０に示すように、金属層１９８をエッチングすることで、ビット線２０１、２０２を形成する。
　最後に、図５１に示すように、第６のレジスト１９９、２００を剥離する。
　以上により、本発明の実施形態に係る半導体装置を形成するための製造工程が示された。
　上記実施形態に係る記憶装置は、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部周囲に形成された、抵抗が変化する膜１８９、１９０、１９１、１９２と、柱状窒化膜層１８０、１８１、１８２、１８３の下部周囲に形成された、抵抗が変化する膜１８９、１９０、１９１、１９２と接続される下部電極１８４、１８５、１８６、１８７とを有する。これにより、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜と、下部電極１８４、１８５、１８６、１８７からなるヒーター素子とのそれぞれの電流が流れる方向の断面積を小さくすることができる。
　また、上記実施形態に係る記憶装置によれば、柱状窒化膜層１８０、１８１、１８２、１８３が窒化膜からなることにより、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜の冷却を早めることができる。また、柱状窒化膜層１８０、１８１、１８２、１８３の下方にさらに下部電極１８４、１８５、１８６、１８７を有することにより、下部電極１８４、１８５、１８６、１８７とセルトランジスタとの接触抵抗を低減することができる。
　また、ＳＧＴは、単位ゲート幅当たり、ダブルゲートトランジスタよりも大量の電流を流すことができる。さらに、ＳＧＴは、ゲート電極が柱状半導体層を取り囲む構造であるから、単位面積当たりのゲート幅を大きくすることができることから、さらに大量の電流を流すことができる。したがって、大きなリセット電流を流すことができるため、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜を高温（高電流）で融解することができる。また、ＳＧＴのサブスレッショルドスイングは、理想値を実現できるため、オフ電流を小さくすることができるので、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜を高速で冷却する（電流を停止する）ことができる。
　また、上記実施形態に係る半導体装置によれば、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂは金属であるので、加熱された場合の冷却を早めることができる。また、ゲート電極１６８ａ、１７０ａと、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６２、１６３とを有することにより、熱処理工程の最後に金属ゲートを形成するゲートラストによって、金属ゲートであるゲート電極１６８ａ、１７０ａが形成されるので、金属ゲートプロセスと高温プロセスを両立させることができる。
　また、上記実施形態に係る半導体装置は、半導体基板１０１上に形成されたフィン状シリコン層１０４、１０５と、フィン状シリコン層１０４、１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４、１０５上に形成された第１の柱状シリコン層１２９、１３１、１３２、１３４とを有する。また、ゲート電極１６８ａ、１７０ａと、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６２、１６３とを有する。ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂは金属であって、ゲート配線１６８ｂ、１７０ｂはフィン状シリコン層１０４、１０５に直交する方向に延在している。また、第２の拡散層１４３ａ、１４３ｂはフィン状シリコン層１０４、１０５に形成され、ゲート電極１６８ａ、１７０ａの外側の線幅は、ゲート配線１６８ｂ、１７０ｂの線幅と等しい。さらに、第１の柱状シリコン層１２９、１３１、１３２、１３４の線幅は、フィン状シリコン層１０４、１０５の線幅と等しい。以上により、上記実施形態の半導体装置では、フィン状シリコン層１０４、１０５と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａと、ゲート配線１６８ｂ、１７０ｂとが、二枚のマスクを用いた自己整合で形成されるので、半導体装置の製造に要する工程数を削減することができる。
　また、上記実施形態に係る半導体装置によれば、第２の拡散層１４３ａ、１４３ｂに接続されているゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂを有することにより、ソース線の抵抗を下げることができる。この結果、ソース線に大きなリセット電流を流すことができる。このようなゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂは、例えば、ビット線１８７、１８８が延びる方向に沿って一列に配置されたメモリセル２、４、８、１６、３２、及び６４個のいずれかの個数毎に一本ずつ配置することが好ましい。
　また、上記実施形態に係る半導体装置によれば、第２の柱状シリコン層１３０、１３３と、第２の柱状シリコン層１３０、１３３の周囲に形成されるコンタクト電極１６９ａ及びコンタクト配線１６９ｂとから形成される構造は、コンタクト電極１６９ａが第２の拡散層１４３ａ、１４３ｂと電気的に接続される点以外は、一行一列等に位置するメモリセルのトランジスタ構造と同じ構造である。また、ゲート配線１６８ｂ、１７０ｂに平行に延びる、第２の拡散層１４３ａ、１４３ｂからなる全てのソース線は、コンタクト配線１６９ｂに接続される。これにより、半導体装置の製造に要する工程数を削減することができる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ＋型を含む。）とｎ型（ｎ＋型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．フィン状シリコン層
１０５．フィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０８．第２の絶縁膜
１０９．第１のポリシリコン
１１０．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第２のレジスト
１１４．第３の絶縁膜
１１５．第３の絶縁膜
１１６．第３の絶縁膜
１１７．第１のダミーゲート
１１８．第２のダミーゲート
１１９．第１のダミーゲート
１２３．第２の絶縁膜
１２４．第２の絶縁膜
１２５．第２の絶縁膜
１２６．第２の絶縁膜
１２７．第２の絶縁膜
１２８．第２の絶縁膜
１２９．第１の柱状シリコン層
１３０．第２の柱状シリコン層
１３１．第１の柱状シリコン層
１３２．第１の柱状シリコン層
１３３．第２の柱状シリコン層
１３４．第１の柱状シリコン層
１３５．第４の絶縁膜
１３６．第２のポリシリコン
１３７．第３のダミーゲート
１３８．第４のダミーゲート
１３９．第３のダミーゲート
１４０．第４の絶縁膜
１４１．第４の絶縁膜
１４２．第４の絶縁膜
１４３ａ．第２の拡散層
１４３ｂ．第２の拡散層
１４３ｃ．第２の拡散層
１４３ｄ．第２の拡散層
１４４．第５の絶縁膜
１４５．サイドウォール
１４６．サイドウォール
１４７．サイドウォール
１４８．金属と半導体とからなる化合物
１４９．金属と半導体とからなる化合物
１５０．金属と半導体とからなる化合物
１５１．金属と半導体とからなる化合物
１５２．金属と半導体とからなる化合物
１５３．金属と半導体とからなる化合物
１５４．金属と半導体とからなる化合物
１５５．金属と半導体とからなる化合物
１５６．金属と半導体とからなる化合物
１５７．金属と半導体とからなる化合物
１５８．金属と半導体とからなる化合物
１５９．第１の層間絶縁膜
１６０．ゲート絶縁膜
１６１．第４のレジスト
１６２．ゲート絶縁膜
１６３．ゲート絶縁膜
１６４．ゲート絶縁膜
１６５．ゲート絶縁膜
１６６．ゲート絶縁膜
１６７．金属層
１６８ａ．ゲート電極
１６８ｂ．ゲート配線
１６９ａ．コンタクト電極
１６９ｂ．コンタクト配線
１７０ａ．ゲート電極
１７０ｂ．ゲート配線
１７１．第２の層間絶縁膜
１７２．第５のレジスト
１７４．コンタクト孔
１７５．コンタクト孔
１７６．コンタクト孔
１７７．コンタクト孔
１７８．金属層
１７９．窒化膜
１８０．柱状窒化膜層
１８１．柱状窒化膜層
１８２．柱状窒化膜層
１８３．柱状窒化膜層
１８４．下部電極
１８５．下部電極
１８６．下部電極
１８７．下部電極
１８８．抵抗が変化する膜
１８９．抵抗が変化する膜
１９０．抵抗が変化する膜
１９１．抵抗が変化する膜
１９２．抵抗が変化する膜
１９３．抵抗が変化する膜
１９４．抵抗が変化する膜
１９５．抵抗が変化する膜
１９６．抵抗が変化する膜
１９７．第３の層間絶縁膜
１９８．金属層
１９９．第６のレジスト
２００．第６のレジスト
２０１．ビット線
２０２．ビット線
３０１．第３のレジスト
３０２．第１の拡散層
３０３．第１の拡散層
３０４．第１の拡散層
３０５．第１の拡散層
３０６．第１の拡散層
３０７．第１の拡散層

Claims (23)

  1. 　柱状絶縁体層の上部周囲に形成された、抵抗が変化する膜と、
    　前記柱状絶縁体層の下部周囲に形成された、前記抵抗が変化する膜と接続される下部電極と、を有する、
    　ことを特徴とする記憶装置。
  2. 　前記柱状絶縁体層は窒化膜からなり、
    　前記下部電極は、前記柱状絶縁体層の下方に形成されている、
    　ことを特徴とする請求項１に記載の記憶装置。
  3. 　第１の柱状半導体層と、
    　前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
    　前記ゲート電極に接続されたゲート配線と、
    　前記第１の柱状半導体層の上部に形成された第１の拡散層と、
    　前記第１の柱状半導体層の下部に形成された前記第２の拡散層と、を有する半導体装置が構成され、
    　前記記憶装置は、前記半導体装置の前記第１の拡散層上に形成されている、
    　ことを特徴とする請求項２に記載の記憶装置。
  4. 　前記半導体装置は、半導体基板上に形成されたフィン状半導体層と、
    　前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    　前記フィン状半導体層上に形成された前記第１の柱状半導体層と、
    　前記ゲート電極と、前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記ゲート絶縁膜と、を有し、
    　前記ゲート電極及び前記ゲート配線は金属からなり、
    　前記ゲート配線は、前記フィン状半導体層に直交する方向に延在しており、
    　前記第２の拡散層は、前記フィン状半導体層に形成されている、
    　ことを特徴とする請求項３に記載の記憶装置。
  5. 　前記第２の拡散層は、前記半導体基板に形成されている、ことを特徴とする請求項４に記載の記憶装置。
  6. 　前記第２の拡散層に接続されている前記ゲート配線に平行に延びるコンタクト配線を有する、ことを特徴とする請求項４又は５に記載の記憶装置。
  7. 　前記半導体装置は、前記半導体基板上に形成された前記フィン状半導体層と、
    　前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
    　前記フィン状半導体層上に形成された第２の柱状半導体層と、
    　前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
    　前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する、金属からなる前記コンタクト配線と、
    　前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、を有しており、
    　前記コンタクト電極は前記第２の拡散層と接続されている、
    　ことを特徴とする請求項６に記載の記憶装置。
  8. 　前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しく、
    　前記フィン状半導体層に直交する方向での前記第１の柱状半導体層の線幅は前記フィン状半導体層に直交する方向での前記フィン状半導体層の線幅と等しい、
    　ことを特徴とする請求項４乃至７のいずれか一項に記載の記憶装置。
  9. 　前記半導体装置は、前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有する、ことを特徴とする請求項７に記載の半導体装置。
  10. 　前記フィン状半導体層に直交する方向での前記第２の柱状半導体層の線幅は前記フィン状半導体層に直交する方向での前記フィン状半導体層の線幅と等しい、ことを特徴とする請求項７に記載の記憶装置。
  11. 　前記半導体装置は、前記コンタクト電極及び前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有する、ことを特徴とする請求項９に記載の記憶装置。
  12. 　前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことを特徴とする請求項７に記載の記憶装置。
  13. 　前記半導体装置は、半導体基板上に形成された前記第１の柱状半導体層を有し、
    　前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記ゲート絶縁膜と、を有し、
    　前記ゲート電極及び前記ゲート配線は金属からなり、
    　前記第２の拡散層は、前記半導体基板に形成されている、
    　ことを特徴とする請求項３に記載の記憶装置。
  14. 　前記半導体装置は、前記第２の拡散層に接続されている前記ゲート配線に平行に延びるコンタクト配線を有する、ことを特徴とする請求項１３に記載の記憶装置。
  15. 　前記半導体装置は、前記半導体基板上に形成された第２の柱状半導体層と、
    　前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
    　前記コンタクト電極に接続されたコンタクト配線と、
    　前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、を有しており、
    　前記コンタクト電極は、前記第２の拡散層と接続されている、
    　ことを特徴とする請求項１３又は１４に記載の記憶装置。
  16. 　前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しい、ことを特徴とする請求項１３乃至１５のいずれか１項に記載の記憶装置。
  17. 　前記半導体装置は、前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有する、ことを特徴とする請求項１５に記載の記憶装置。
  18. 　前記半導体装置は、前記コンタクト電極及び前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有する、ことを特徴とする請求項１７に記載の記憶装置。
  19. 　前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことを特徴とする請求項１５に記載の記憶装置。
  20. 　半導体基板上に、第２の層間絶縁膜を堆積し、コンタクト孔を形成するとともに、第２の金属層と窒化膜とを堆積し、
    　前記第２の層間絶縁膜上の前記第２の金属層と窒化膜とを除去することで、前記コンタクト孔の内部に、柱状絶縁体層と、前記柱状絶縁体層の底部と、前記柱状絶縁体層の周囲とを取り囲む下部電極を形成し、
    　前記第２の層間絶縁膜をエッチバックすることで、前記柱状絶縁体層を取り囲む前記下部電極の上部を露出し、
    　露出した前記柱状絶縁体層を取り囲む前記下部電極の上部を除去し、
    　前記柱状絶縁体層を取り囲むように、かつ、前記下部電極に接続するように、抵抗が変化する膜を堆積し、
    　前記抵抗が変化する膜をエッチングすることで、前記柱状絶縁体層の上部にサイドウォール状に残存させる製造工程を有する、
    　ことを特徴とする記憶装置の製造方法。
  21. 　半導体基板上に、一方向に延びるフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    　前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、
    　前記第２の絶縁膜上に第１のポリシリコンを堆積するとともに平坦化し、
    　ゲート配線、第１の柱状半導体層、第２の柱状半導体層、及びコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層が延びる方向に直交する方向に延在するように形成し、
    　前記第１のポリシリコンと、前記第２の絶縁膜と、前記フィン状半導体層とをエッチングすることで、前記第１の柱状半導体層と、前記第１のポリシリコンに由来する第１のダミーゲートと、前記第２の柱状半導体層と、前記第１のポリシリコンに由来する第２のダミーゲートと、を形成する第２工程と、
    　前記第２工程の後、前記第１の柱状半導体層、前記第２の柱状半導体層、前記第１のダミーゲート、及び前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積するとともにエッチングし、前記第１のダミーゲートと、前記第１の柱状半導体層と、前記第２のダミーゲートと、前記第２の柱状半導体層とのそれぞれの側壁に残存させ、第３のダミーゲートと、第４のダミーゲートと、を形成する第３工程と、
    　前記フィン状半導体層の上部と、前記第１の柱状半導体層の下部と、前記第２の柱状半導体層の下部とに第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成するとともにエッチングすることでサイドウォール状に残存させ、前記第５の絶縁膜に由来するサイドウォールを形成し、前記第２の拡散層上に、金属と半導体とからなる化合物層を形成する第４工程と、
    　前記第４の工程の後、第１の層間絶縁膜を堆積するとともに平坦化し、前記第１のダミーゲート、前記第２のダミーゲート、前記第３のダミーゲート、及び前記第４のダミーゲートのそれぞれの上部を露出させ、前記第１のダミーゲート、前記第２のダミーゲート、第３のダミーゲート、及び第４のダミーゲートを除去し、前記第２の絶縁膜と、前記第４の絶縁膜とを除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と、前記第５の絶縁膜の内側とに形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去し、金属層を堆積するとともにエッチバックを行うことで、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、
    　前記第５工程の後に行う第６工程として前記製造工程を有する、
    　ことを特徴とする請求項２０に記載の記憶装置の製造方法。
  22. 　前記第２の絶縁膜上に第１のポリシリコンを堆積するとともに平坦化した後、前記第１のポリシリコン上に第３の絶縁膜を形成する、ことを特徴とする請求項２１に記載の記憶装置の製造方法。
  23. 　前記第１の柱状半導体層と、前記第１のダミーゲートと、前記第２の柱状半導体層と、前記第２のダミーゲートの周囲に第４の絶縁膜を形成した後、第３のレジストを形成するとともにエッチバックを行うことで、前記第１の柱状半導体層の上部を露出させ、前記第１の柱状半導体層の上部に第１の拡散層を形成する、ことを特徴とする請求項２１に記載の記憶装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
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CN112599559A (zh) * 2019-09-17 2021-04-02 铠侠股份有限公司 半导体存储装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219325A (ja) * 2009-03-17 2010-09-30 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP2012186424A (ja) * 2011-03-08 2012-09-27 Elpida Memory Inc 半導体装置の製造方法
JP2013016718A (ja) * 2011-07-06 2013-01-24 Elpida Memory Inc 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219325A (ja) * 2009-03-17 2010-09-30 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP2012186424A (ja) * 2011-03-08 2012-09-27 Elpida Memory Inc 半導体装置の製造方法
JP2013016718A (ja) * 2011-07-06 2013-01-24 Elpida Memory Inc 半導体装置および半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112599558A (zh) * 2019-09-17 2021-04-02 铠侠股份有限公司 半导体存储装置
CN112599559A (zh) * 2019-09-17 2021-04-02 铠侠股份有限公司 半导体存储装置
CN112599558B (zh) * 2019-09-17 2024-03-19 铠侠股份有限公司 半导体存储装置

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