JP5869091B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関する。

近年、相変化メモリが開発されている（例えば、特許文献１を参照）。相変化メモリは、メモリセルの情報記憶素子の抵抗の変化を記録することにより、情報を記憶する。

相変化メモリは、セルトランジスタをオンすることによってビット線とソース線との間に電流を流すと、高抵抗素子のヒーターで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ_２Ｓｂ_２Ｔｅ_５）を融解させることで、状態を遷移させるメカニズムを利用している。カルコゲナイドガラスは、高温（高電流）で融解するとともに高速で冷却する（電流を停止する）とアモルファス状態（リセット［Ｒｅｓｅｔ］動作）になる。一方、比較的低い高温（低電流）で融解するとともに低速で冷却する（電流を徐々に減らす）と結晶化する（セット［Ｓｅｔ］動作）。これにより読み出し時、ビット線―ソース線間に大量の電流が流れる場合（低抵抗＝結晶状態）場合と、少量の電流が流れる場合（高抵抗＝アモルファス）とで、２値情報（「０」、「１」）の判断がなされる（例えば、特許文献１を参照）。

この場合、例えばリセット電流が２００μＡと非常に多く流れる。このように、大量のリセット電流をセルトランジスタに流すためには、メモリセルサイズを相当に大きくする必要がある。このように大量の電流を流すためには、バイポーラトランジスタやダイオードの選択素子を用いることができる（例えば、特許文献１を参照）。

ダイオードは二端子素子であるため、メモリセルを選択するために一本のソース線を選択すると、そのソース線に接続された全てのメモリセルの電流が一本のソース線に流れるようになる。したがって、ソース線の抵抗におけるＩＲ（電流、抵抗）積の電圧降下であるＩＲドロップが大きくなってしまう。

一方、バイポーラトランジスタは三端子素子であるが、ゲートに電流が流れるので、ワード線に多くのトランジスタを接続することが難しい。

基板に対して垂直方向にソース、ゲート、ドレインが配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている。ＳＧＴは、単位ゲート幅当たり、ダブルゲートトランジスタよりも大量の大きな電流を流すことができる（例えば、特許文献２を参照）。さらに、ＳＧＴは、ゲート電極が柱状半導体層を取り囲む構造を有していることから、単位面積当たりのゲート幅を大きくすることができるので、さらに大量の電流を流すことができる。

また、相変化メモリにおいては、リセット電流が大きいため、ソース線の抵抗を下げることが必要となる。

また、従来例のＭＯＳトランジスタにおいては、メタルゲートプロセスと高温プロセスとを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが用いられている(例えば、非特許文献１を参照)。このプロセスでは、ポリシリコンでゲートを作成した後、層間絶縁膜を堆積する。続いて、化学機械研磨によってポリシリコンゲートを露出させ、ポリシリコンゲートをエッチングした後に、メタルを堆積している。このようにＳＧＴにおいてもメタルゲートプロセスと高温プロセスとを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いることが必要となる。

メタルゲートラストプロセスでは、ポリシリコンゲートを形成した後、イオン注入により拡散層を形成する。ＳＧＴでは、柱状シリコン層の上部がポリシリコンゲートで覆われるため、何らかの工夫が必要となる。

シリコンの密度は約５×１０^２２個／ｃｍ^３であるため、シリコン柱が細くなると、シリコン柱内に不純物を存在させることが難しくなってくる。

従来例のＳＧＴでは、チャネル濃度を１０^１７ｃｍ^−３以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献３を参照）。

平面型のＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンから形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献４を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また、特許文献４では、多結晶シリコンサイドウォールとソース・ドレインとが層間絶縁膜によって絶縁されていることが図示されている。

特開２０１２−２０４４０４号公報 特開２００４−３５６３１４号公報 特開２００４−３５６３１４号公報 特開平１１−２９７９８４号公報

IEDM2007 K.Mistry et.al, pp 247-250

本発明は、上述した問題点に鑑みてなされたものであり、選択トランジスタに大量の電流を流すことが可能であり、かつ、抵抗が変化する記憶素子を有するメモリの構造を提供することを目的とする。

本発明の第１の観点に係る半導体装置は、
第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された、金属からなるゲート電極と、
前記ゲート電極に接続された、金属からなるゲート配線と、
前記第１の柱状半導体層の上部周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された、第１の金属材料からなる側壁状の第１のコンタクトと、
前記第１の柱状半導体層の下部に形成された第２の拡散層と、
抵抗が変化する記憶素子と、を有し、
前記第１の柱状半導体層１個に対して前記抵抗が変化する記憶素子は１個配置されるのであって、
前記第１のコンタクトの上部と前記第１の柱状半導体層の上部とは電気的に接続され、
前記第１の柱状半導体層の上部と前記抵抗が変化する記憶素子とは電気的に接続されている、
ことを特徴とする。

前記第１のコンタクトを構成する第１の金属材料の仕事関数は、４．０〜４．２ｅＶである、ことが好ましい。

前記第１のコンタクトを構成する第１の金属材料の仕事関数は、５．０〜５．２ｅＶである、ことが好ましい。

半導体基板上に一方向に延びるように形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された前記第１の柱状半導体層と、
前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記第１のゲート絶縁膜と、をさらに有し、
前記フィン状半導体層と金属からなる前記ゲート電極との間には前記第１のゲート絶縁膜が形成されるのであって、
前記ゲート配線は、前記フィン状半導体層に直交する方向に延在しており、
前記第２の拡散層は前記フィン状半導体層に形成されている、
ことが好ましい。

前記第２の拡散層は、前記フィン状半導体層に加えて、さらに前記半導体基板にも形成されている、ことが好ましい。

前記第２の拡散層に電気的に接続されている前記ゲート配線に平行に延びるコンタクト配線をさらに有する、ことが好ましい。

前記半導体基板上に形成された前記フィン状半導体層と、
前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
前記フィン状半導体層上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する、金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、をさらに有し、
前記コンタクト電極は前記第２の拡散層と接続されている、
ことが好ましい。

前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しく、
前記フィン状半導体層に直交する方向での前記第１の柱状半導体層の線幅は、前記フィン状半導体層に直交する方向での前記フィン状半導体層の線幅と等しい、
ことが好ましい。

前記第１のゲート絶縁膜には、前記第２の柱状半導体層と前記コンタクト電極との間に形成されているものが存在する、ことが好ましい。

前記フィン状半導体層に直交する方向に延びる前記第２の柱状半導体層の線幅は、前記フィン状半導体層が延びる方向に直交する方向での当該フィン状半導体層の線幅と等しい、ことが好ましい。

前記第１のゲート絶縁膜には、前記コンタクト電極と前記コンタクト配線の周囲に形成されているものが存在する、ことが好ましい。

前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことが好ましい。

半導体基板上に形成された前記第１の柱状半導体層と、
前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記第１のゲート絶縁膜と、をさらに有し、
前記第２の拡散層は、前記半導体基板に形成されている、
ことが好ましい。

前記第２の拡散層に電気的に接続されている前記ゲート配線に平行に延びるコンタクト配線をさらに有する、ことが好ましい。

前記半導体基板上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
前記コンタクト電極に接続されたコンタクト配線と、
前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、をさらに有し、
前記コンタクト電極は、前記第２の拡散層と接続されている、
ことが好ましい。

前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しい、ことが好ましい。

前記第１のゲート絶縁膜には、前記第２の柱状半導体層と前記コンタクト電極との間に形成されているものが存在する、ことが好ましい。

前記第１のゲート絶縁膜には、前記コンタクト電極と前記コンタクト配線の周囲に形成されているものが存在する、ことが好ましい。

前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことが好ましい。

本発明によれば、選択トランジスタに大量の電流を流すことが可能であり、かつ、抵抗が変化する記憶素子を有するメモリの構造を提供することができる。

（ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。

図１に、本発明の実施形態に係る半導体装置の構造を示す。
図１に示されるように、本実施形態のメモリセルは、３×２のマトリクス状のセル配列において、一行一列、一行三列、二行一列、及び二行三列にそれぞれ配置されている。ソース線を相互に接続するためのコンタクト電極及びコンタクト配線を有するコンタクト装置は、３×２のマトリクス状のセル配列において、一行二列及び二行二列にそれぞれ配置されている。

二行一列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０４と、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４上に形成された第１の柱状シリコン層１２９と、第１の柱状シリコン層１２９の周囲に形成されたゲート絶縁膜１６２と、ゲート絶縁膜１６２の周囲に形成された、金属からなるゲート電極１６８ａと、ゲート電極１６８ａに接続された、金属からなるゲート配線１６８ｂとを有する。ゲート配線１６８ｂは、フィン状シリコン層１０４に直交する方向に延在している。

二行一列に位置するメモリセルは、さらに、ゲート電極１６８ａと、ゲート電極１６８ａ及びゲート配線１６８ｂの周囲及び底下に形成されたゲート絶縁膜１６２と、第１の柱状シリコン層１２９の上部周囲に形成されたゲート絶縁膜１７３と、ゲート絶縁膜１７３の周囲に形成された、第１の金属材料からなる第１のコンタクト１７９ａと、第１のコンタクト１７９ａの上部と第１の柱状シリコン層１２９の上部とを接続する、第２の金属材料からなる第２のコンタクト１８３ａと、第１の柱状シリコン層１２９の下部に形成された第２の拡散層１４３ａと、第２のコンタクト１８３ａ上に形成された、抵抗が変化する記憶素子２０１ａとを有する。ここで、第２の拡散層１４３ａはフィン状シリコン層１０４に形成されている。抵抗が変化する記憶素子２０１ａと第２のコンタクト１８３ａとの間には、高抵抗素子のヒーター１９９ａが形成されている。

抵抗が変化する記憶素子２０１ａは、例えば、カルコゲナイドガラス（ＧＳＴ：Ｇｅ_２Ｓｂ_２Ｔｅ_５）等の相変化膜からなることが好ましい。また、ヒーター１９９ａは、例えば、窒化チタンからなることが好ましい。

二行三列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０４と、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４上に形成された第１の柱状シリコン層１３１と、第１の柱状シリコン層１３１の周囲に形成されたゲート絶縁膜１６３と、ゲート絶縁膜１６３の周囲に形成された、金属からなるゲート電極１７０ａと、ゲート電極１７０ａに接続された、金属からなるゲート配線１７０ｂとを有する。ゲート配線１７０ｂはフィン状シリコン層１０４に直交する方向に延在している。

二行三列に位置するメモリセルは、さらに、ゲート電極１７０ａと、ゲート配線１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６３と、第１の柱状シリコン層１３１の上部周囲に形成されたゲート絶縁膜１７４と、ゲート絶縁膜１７４の周囲に形成された、第１の金属材料からなる第１のコンタクト１８１ａと、第１のコンタクト１８１ａの上部と第１の柱状シリコン層１３１の上部とを接続する、第２の金属材料からなる第２のコンタクト１８５ａと、第１の柱状シリコン層１３１の下部に形成された第２の拡散層１４３ａと、第２のコンタクト１８５ａ上に形成された、抵抗が変化する記憶素子２０２ａとを有する。ここで、第２の拡散層１４３ａはフィン状シリコン層１０４に形成されている。抵抗が変化する記憶素子２０２ａと第２のコンタクト１８５ａとの間には、高抵抗素子のヒーター２００ａが形成されている。

抵抗が変化する記憶素子２０１ａは、ビット線２０７によって、抵抗が変化する記憶素子２０２ａと接続されている。

一行一列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０５上に形成された第１の柱状シリコン層１３２と、第１の柱状シリコン層１３２の周囲に形成されたゲート絶縁膜１６２と、ゲート絶縁膜１６２の周囲に形成された、金属からなるゲート電極１６８ａと、ゲート電極１６８ａに接続された、金属からなるゲート配線１６８ｂとを有する。ゲート配線１６８ｂは、フィン状シリコン層１０５に直交する方向に延在している。

一行一列に位置するメモリセルは、さらに、ゲート電極１６８ａと、ゲート配線１６８ｂの周囲及び底下に形成されたゲート絶縁膜１６２と、第１の柱状シリコン層１３２の上部周囲に形成されたゲート絶縁膜１７３と、ゲート絶縁膜１７３の周囲に形成された、第１の金属材料からなる第１のコンタクト１７９ｂと、第１のコンタクト１７ｂａの上部と第１の柱状シリコン層１３２の上部とを接続する、第２の金属材料からなる第２のコンタクト１８３ｂと、第１の柱状シリコン層１３２の下部に形成された第２の拡散層１４３ｂと、第２のコンタクト１８３ｂ上に形成された、抵抗が変化する記憶素子２０１ｂとを有する。ここで、第２の拡散層１４３ｂはフィン状シリコン層１０５に形成されている。抵抗が変化する記憶素子２０１ｂと第２のコンタクト１８３ｂとの間には、高抵抗素子のヒーター１９９ｂが形成されている。

一行三列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０５上に形成された第１の柱状シリコン層１３４と、第１の柱状シリコン層１３４の周囲に形成されたゲート絶縁膜１６３と、ゲート絶縁膜１６３の周囲に形成された、金属からなるゲート電極１７０ａと、ゲート電極１７０ａに接続された、金属からなるゲート配線１７０ｂとを有する。ゲート配線１７０ｂはフィン状シリコン層１０５に直交する方向に延在している。

一行三列に位置するメモリセルは、さらに、ゲート電極１７０ａと、ゲート配線１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６３と、第１の柱状シリコン層１３４の上部周囲に形成されたゲート絶縁膜１７４と、ゲート絶縁膜１７４の周囲に形成された、第１の金属材料からなる第１のコンタクト１８１ｂと、第１のコンタクト１８１ｂの上部と第１の柱状シリコン層１３４の上部とを接続する、第２の金属材料からなる第２のコンタクト１８５ｂと、第１の柱状シリコン層１３４の下部に形成された第２の拡散層１４３ｂと、第２のコンタクト１８５ｂ上に形成された、抵抗が変化する記憶素子２０２ｂとを有する。ここで、第２の拡散層１４３ｂはフィン状シリコン層１０５に形成されている。抵抗が変化する記憶素子２０２ｂと第２のコンタクト１８５ｂとの間には、高抵抗素子のヒーター２００ｂが形成されている。

抵抗が変化する記憶素子２０１ｂは、ビット線２０８によって、抵抗が変化する記憶素子２０２ｂと接続されている。

ＳＧＴは、単位ゲート幅当たり、ダブルゲートトランジスタよりも大量の電流を流すことができる。さらに、ＳＧＴは、ゲート電極が柱状半導体層を取り囲む構造を有していることから、単位面積当たりのゲート幅を大きくすることができるので、さらに大量の電流を流すことができる。これにより、ＳＧＴは、大きなリセット電流を流すことができるため、抵抗が変化する記憶素子２０１ａ、２０１ｂ等の相変化膜を高温（高電流）で融解することができる。また、ＳＧＴのサブスレッショルドスイング（弱反転領域で動作するMOSFETのドレインソース間電流が一桁変化するのに必要なゲート電圧）は、理想値を実現できることから、オフ電流を小さくすることができるので、抵抗が変化する記憶素子２０１ａ、２０１ｂ等の相変化膜を高速で冷却する（電流を停止する）ことができる。

また、ゲート電極１６８ａ、１７０ａは、金属からなり、ゲート配線１６８ｂ、１７０ｂは、金属からなり、さらに、ゲート絶縁膜１７３、１７４の周囲に形成された、第１の金属材料からなる第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂと、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂの上部と第１の柱状シリコン層１２９、１３１、１３２、１３４の上部とを接続する、第２の金属材料からなる第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂも金属からなる。このように多くの金属が使用されているので、その放熱効果によって、大きなリセット電流により加熱された部位の冷却を早めることができる。また、本実施形態の半導体装置は、ゲート電極１６８ａ、１７０ａと、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６２、１６３とを有することで、熱処理工程の最後に金属ゲートを形成するゲートラストによって金属ゲートであるゲート電極１６８ａ、１７０ａが形成されるので、金属ゲートプロセスと高温プロセスとを両立させることができる。

ゲート絶縁膜１６２、１６３は、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂの周囲及び底下に形成されている。ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂは金属からなる。ゲート配線１６８ｂ、１７０ｂは、フィン状シリコン層１０４、１０５に直交する方向に延在している。第２の拡散層１４３ａ、１４３ｂはフィン状シリコン層１０４、１０５に形成されている。ゲート電極１６８ａ、１７０ａの外側の線幅は、ゲート配線１６８ｂ、１７０ｂの線幅と等しく、かつ、第１の柱状シリコン層１２９、１３１、１３２、１３４の線幅は、フィン状シリコン層１０４、１０５の線幅と等しいことにより、本実施形態の半導体装置では、フィン状シリコン層１０４、１０５と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａと、ゲート配線１６８ｂ、１７０ｂとが、二枚のマスクを用いた自己整合により形成される。これにより、本実施形態によれば、半導体装置の製造に要する工程数を削減することができる。

二行二列目に位置するコンタクト装置は、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０４と、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４上に形成された第２の柱状シリコン層１３０とを有する。フィン状シリコン層１０４に直交する方向での第２の柱状シリコン層１３０の線幅は、フィン状シリコン層１０４に直交する方向でのフィン状シリコン層１０４の線幅と等しい。

二行二列目に位置するコンタクト装置は、さらに、第２の柱状シリコン層１３０の周囲に形成された、金属からなるコンタクト電極１６９ａと、第２の柱状シリコン層１３０とコンタクト電極１６９ａとの間に形成されたゲート絶縁膜１６５と、コンタクト電極１６９ａに接続されたフィン状シリコン層１０４に直交する方向に延在する、金属からなるコンタクト配線１６９ｂと、コンタクト電極１６９ａとコンタクト配線１６９ｂの周囲に形成されたゲート絶縁膜１６４とを有する。コンタクト電極１６９ａの外側の線幅は、コンタクト配線１６９ｂの線幅と等しい。フィン状シリコン層１０４と第２の柱状シリコン層１３０の下部に第２の拡散層１４３ａが形成されている。コンタクト電極１６９ａは第２の拡散層１４３ａと電気的に接続されている。

二行二列目に位置するコンタクト装置は、さらに、第２の柱状シリコン層１３０の上部周囲に形成されたゲート絶縁膜１７５と、ゲート絶縁膜１７５の周囲に形成された、第１の金属材料からなる第３のコンタクト１８０ａと、第３のコンタクト１８０ａの上部と第２の柱状シリコン層１３０の上部とを接続する、第２の金属材料からなる第４のコンタクト１８４ａとを有する。第３のコンタクト１８０ａはコンタクト電極１６９ａと電気的に接続されている。

以上により、第２の拡散層１４３ａとコンタクト電極１６９ａとコンタクト配線１６９ｂと第３のコンタクト１８０ａと第４のコンタクト１８４ａとが互いに電気的に接続されている。

一行二列目に位置するコンタクト装置は、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０５上に形成された第２の柱状シリコン層１３３とを有する。フィン状シリコン層１０５に直交する方向での第２の柱状シリコン層１３３の線幅は、フィン状シリコン層１０５に直交する方向でのフィン状シリコン層１０５の線幅と等しい。

一行二列目に位置するコンタクト装置は、さらに、第２の柱状シリコン層１３３の周囲に形成された、金属からなるコンタクト電極１６９ａと、第２の柱状シリコン層１３３とコンタクト電極１６９ａとの間に形成されたゲート絶縁膜１６６と、コンタクト電極１６９ａに接続されたフィン状シリコン層１０５に直交する方向に延在する、金属からなるコンタクト配線１６９ｂと、コンタクト電極１６９ａ及びコンタクト配線１６９ｂの周囲に形成されたゲート絶縁膜１６４と、フィン状シリコン層１０５及び第２の柱状シリコン層１３３の下部に形成された第２の拡散層１４３ｂとを有する。コンタクト電極１６９ａの外側の線幅は、コンタクト配線１６９ｂの線幅と等しい。コンタクト電極１６９ａは第２の拡散層１４３ｂと電気的に接続されている。

一行二列目に位置するコンタクト装置は、さらに、第２の柱状シリコン層１３３の上部周囲に形成されたゲート絶縁膜１７６と、ゲート絶縁膜１７６の周囲に形成された、第１の金属材料からなる第３のコンタクト１８０ｂと、第３のコンタクト１８０ｂの上部と第２の柱状シリコン層１３３の上部とを接続する、第２の金属材料からなる第４のコンタクト１８４ｂとを有する。第３のコンタクト１８０ｂはコンタクト電極１６９ａと電気的に接続されている。

以上により、第２の拡散層１４３ｂとコンタクト電極１６９ａとコンタクト配線１６９ｂと第３のコンタクト１８０ｂと第４のコンタクト１８４ｂとが互いに電気的に接続されている。

本実施形態の半導体装置は、第２の拡散層１４３ａ、１４３ｂに接続されるゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂを有する。これにより、第２の拡散層１４３ａ、１４３ｂが相互に接続され、ソース線の抵抗を下げることができる。この結果、ソース線に大きなリセット電流を流すことができる。このようなゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂは、例えば、ビット線２０７、２０８が延びる方向に沿って一列に配置されたメモリセル２、４、８、１６、３２、及び６４個のいずれかの個数毎に一本ずつ配置することが好ましい。

本実施形態では、第２の柱状シリコン層１３０、１３３と、第２の柱状シリコン層１３０、１３３の周囲に形成されるコンタクト電極１６９ａとコンタクト配線１６９ｂとから形成される構造は、コンタクト電極１６９ａが第２の拡散層１４３ａ、１４３ｂと接続される点以外は、一行一列等に位置するメモリセルのトランジスタ構造と同じ構造である。また、ゲート配線１６８ｂ、１７０ｂと平行に延びる、第２の拡散層１４３ａ、１４３ｂからなる全てのソース線は、コンタクト配線１６９ｂに接続される。これにより、半導体装置の製造に要する工程数が削減される。

図２は、図１に示す第２の拡散層１４３ａ、１４３ｂと比較して、第２の拡散層１４３ｃが半導体基板１０１のさらに深い位置まで形成されるとともにフィン状シリコン層１０４、１０５に形成されており、図１に示す第２の拡散層１４３ａ、１４３ｂと同様な接続を行った構造の半導体装置を示す。このような構造とすることで、ソース抵抗をさらに低減することができる。

図３は、図２に示すフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６とが存在せず、半導体基板１０１に直接的に第２の拡散層１４３ｄが形成された構造の半導体装置を示す。このような構造とすることで、ソース抵抗をさらに低減することができる。

以下に、図４〜図５３を参照しながら、本発明の実施形態に係る半導体装置を形成するための製造工程について説明する。

まず、半導体基板１０１上にフィン状シリコン層１０４、１０５を形成し、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を形成する、本実施形態の第１工程について説明する。本実施形態では、半導体基板１０１はシリコン基板としたが、半導体であればその他の材料からなる基板であってもよい。

まず、図４に示すように、シリコン基板１０１上に左右方向に延びるフィン状シリコン層１０４、１０５を形成するための第１のレジスト１０２、１０３を形成する。

次に、図５に示すように、シリコン基板１０１をエッチングすることで、フィン状シリコン層１０４、１０５を形成する。ここでは、レジストをマスクとしてフィン状シリコン層１０４、１０５を形成したが、レジストに代えて酸化膜や窒化膜といったハードマスクを用いてもよい。

次に、図６に示すように、第１のレジスト１０２、１０３を除去する。

次に、図７に示すように、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜１０６には、高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いることができる。

次に、図８に示すように、第１の絶縁膜１０６をエッチバックすることで、フィン状シリコン層１０４、１０５の上部を露出させる。

以上により、半導体基板１０１上にフィン状シリコン層１０４、１０５を形成し、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を形成する、本実施形態の第１工程が示された。

以下、本発明の実施形態の第２工程について説明する。第２工程では、第１工程の後、フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成し、第２の絶縁膜１０７、１０８上に第１のポリシリコン１０９を堆積するとともに平坦化する。続いて、ゲート配線１６８ｂ、１７０ｂ、第１の柱状シリコン層１２９、１３１、１３２、１３４、コンタクト配線１６９ｂ、及び第２の柱状シリコン層１３０、１３３を形成するための第２のレジスト１１１、１１２、１１３を、フィン状シリコン層１０４、１０５が延びる方向に直交する方向に延在するように形成する。続いて、第１のポリシリコン１０９と、第２の絶縁膜１０７、１０８と、フィン状シリコン層１０４、１０５とをエッチングすることで、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第１のポリシリコン１０９に由来する第１のダミーゲート１１７、１１９と、第２の柱状シリコン層１３０、１３３と、第１のポリシリコン１０９に由来する第２のダミーゲート１１８と、を形成する。

まず、図９に示すように、半導体基板１０１上で左右方向に延びるフィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜であることが好ましい。

次に、図１０に示すように、第２の絶縁膜１０７、１０８上に第１のポリシリコン１０９を堆積するとともに平坦化する。

次に、図１１に示すように、第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。

次に、図１２に示すように、ゲート配線１６８ｂ、１７０ｂ、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、及びコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、フィン状シリコン層１０４、１０５が延びる方向に直交する方向に延在するように形成する。

次に、図１３に示すように、第２のレジスト１１１、１１２、１１３をマスクとして用い、第３の絶縁膜１１０と、第１のポリシリコン１０９と、第２の絶縁膜１０７、１０８と、フィン状シリコン層１０４、１０５とをエッチングすることにより、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第１のポリシリコン１０９に由来する第１のダミーゲート１１７、１１９と、第２の柱状シリコン層１３０、１３３と、第１のポリシリコン１０９に由来する第２のダミーゲート１１８とを形成する。ここでは、第３の絶縁膜１１０は複数の部位に分離され、第１のダミーゲート１１７、１１９と、第２のダミーゲート１１８との上に第３の絶縁膜１１４、１１５、１１６が形成される。また、第２の絶縁膜１０７、１０８は複数の部位に分離され、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８が形成される。このとき、第２のレジスト１１１、１１２、１１３がエッチングを行っている間に除去された場合には、第３の絶縁膜１１４、１１５、１１６がハードマスクとして機能する。一方、第２のレジスト１１１、１１２、１１３がエッチングを行っている間に除去されなかった場合には、第３の絶縁膜１１４、１１５、１１６をマスクとして使用する必要はない。

次に、図１４に示すように、第２のレジスト１１１、１１２、１１３を除去する。

以上により、第１工程の後、フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成し、第２の絶縁膜１０７、１０８上に第１のポリシリコン１０９を堆積するとともに平坦化する。続いて、ゲート配線１６８ｂ、１７０ｂ、第１の柱状シリコン層１２９、１３１、１３２、１３４、コンタクト配線１６９ｂ、及び第２のシリコン層１３０、１３３、を形成するための第２のレジスト１１１、１１２、１１３を、フィン状シリコン層１０４、１０５が延びる方向に直交する方向に延在するように形成する。続いて、第１のポリシリコン１０９と、第２の絶縁膜１０７、１０８と、フィン状シリコン層１０４、１０５とエッチングすることで、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第１のポリシリコン１０９に由来する第１のダミーゲート１１７、１１９と、第２の柱状シリコン層１３０、１３３と、第１のポリシリコン１０９に由来する第２のダミーゲート１１８とを形成する第２工程が示された。

以下、本発明の実施形態の第３工程について説明する。第３工程では、第２工程の後、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、第１のダミーゲート１１７、１１９、及び第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。続いて、第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積するとともにエッチングし、第２のポリシリコン１３６を、第１のダミーゲート１１７、１１９と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第２のダミーゲート１１８と、第２の柱状シリコン層１３０、１３３とのそれぞれの側壁に残存させることで、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８とを形成する。

次に、図１５に示すように、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、第１のダミーゲート１１７、１１９、及び第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。続いて、第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積する。

次に、図１６に示すように、第２のポリシリコン１３６をエッチングすることで、第２のポリシリコン１３６を、第１のダミーゲート１１７、１１９と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第２のダミーゲート１１８と、第２の柱状シリコン層１３０、１３３とのそれぞれの側壁に残存させる。これにより、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８とが形成される。このとき、第４の絶縁膜１３５は複数の部位に分離され、第４の絶縁膜１４０、１４１、１４２が形成されてもよい。

以上により、第２工程の後、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、第１のダミーゲート１１７、１１９と、及び第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。続いて、第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積するとともにエッチングし、第２のポリシリコン１３６を、第１のダミーゲート１１７、１１９と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第２のダミーゲート１１８と、第２の柱状シリコン層１３０、１３３とのそれぞれの側壁に残存させることで、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８とを形成する第３工程が示された。

以下、本発明の実施形態の第４工程について説明する。第４工程では、第３工程の後、フィン状シリコン層１０４、１０５の上部と、第１の柱状シリコン層１２９、１３１、１３２、１３４の下部と、第２の柱状シリコン層１３０、１３３の下部とに第２の拡散層１４３ａ、１４３ｂを形成する。続いて、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成するとともにエッチングすることでサイドウォール状に残存させ、第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７を形成する。さらに第２の拡散層１４３ａ、１４３ｂ上に、金属と半導体とからなる化合物層１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する。

まず、図１７に示すように、不純物を導入し、第１の柱状シリコン層１２９、１３１、１３２、１３４の下部と第２の柱状シリコン層１３０、１３３の下部とに、第２の拡散層１４３ａ、１４３ｂを形成する。ここで、導入する不純物がｎ型拡散層を形成するときは、砒素やリンを導入することが好ましい。一方、導入する不純物がｐ型拡散層を形成するときは、ボロンを導入することが好ましい。このような拡散層の形成は、後述する第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７を形成した後に行ってもよい。

次に、図１８に示すように、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成する。第５の絶縁膜１４４は、窒化膜であることが好ましい。

次に、図１９に示すように、第５の絶縁膜１４４をエッチングすることで、サイドウォール状に残存させる。これにより、第５の絶縁膜１４４からサイドウォール１４５、１４６、１４７を形成する。

次に、図２０に示すように、第２の拡散層１４３ａ、１４３ｂ上に、金属と半導体とからなる化合物層１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する。このとき、第３のダミーゲート１３７、１３９の上部と、第４のダミーゲート１３８の上部とにも、金属と半導体とからなる化合物層１５６、１５８、１５７が形成される。

以上により、フィン状シリコン層１２９、１３１、１３２、１３４の上部と、第１の柱状シリコン層１２９、１３１、１３２、１３４の下部と、第２の柱状シリコン層１３０、１３３の下部とに第２の拡散層１４３ａ、１４３ｂを形成する。続いて、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成するとともにエッチングすることで、サイドウォール状に残存させ、第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７を形成する。さらに第２の拡散層１４３ａ、１４３ｂ上に、金属と半導体とからなる化合物層１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する第４工程が示された。

以下、本発明の実施形態の第５工程について説明する。第５工程では、第４の工程の後、第１の層間絶縁膜１５９を堆積するとともに化学機械研磨を行うことで、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８のそれぞれの上部を露出させ、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８を除去する。続いて、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と第４の絶縁膜１４０、１４１、１４２とを除去し、ゲート絶縁膜１６０を第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、第２の柱状シリコン層１３０、１３３の周囲と、第５の絶縁膜１４４の内側とに形成する。続いて、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第３のレジスト１６１を形成し、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去し、金属層１６７を堆積する。続いて、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部と、第２の柱状シリコン層１３０、１３３の上部とを露出させ、エッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成する。その後、第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する。

まず、図２１に示すように、第１の層間絶縁膜１５９を堆積する。ここでは、コンタクトストッパ膜を用いてもよい。

次に、図２２に示すように、化学機械研磨（ＣＭＰ）を行うことで、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８とそれぞれの上部を露出させる。このとき、第３のダミーゲート１３７、１３９の上部及び第４のダミーゲート１３８の上部に存在する、金属と半導体とからなる化合物層１５６、１５８、１５７を除去する。

次に、図２３に示すように、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８を除去する。

次に、図２４に示すように、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と、第４の絶縁膜１４０、１４１、１４２とを除去する。

次に、図２５に示すように、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、第２の柱状シリコン層１３０、１３３の周囲と、第５の絶縁膜１４５、１４６、１４７の内側とに、ゲート絶縁膜１６０を形成する。

次に、図２６に示すように、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第３のレジスト１６１を形成する。

次に、図２７に示すように、第３のレジスト１６１をマスクとして用い、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去する。このとき、第１のゲート絶縁膜１６０は複数の部位に分離され、ゲート絶縁膜１６２、１６３、１６４、１６５、１６６が形成される。なお、ゲート絶縁膜１６４、１６５、１６６は、等方性エッチングによって除去してもよい。

次に、図２８に示すように、第３のレジスト１６１を除去する。

次に、図２９に示すように、金属層１６７を堆積する。

次に、図３０に示すように、金属層１６７のエッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成し、第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する。

以上により、第４の工程の後、第１の層間絶縁膜１５９を堆積するとともに化学機械研磨を行うことで、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８のそれぞれの上部を露出させ、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８を除去する。続いて、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と第４の絶縁膜１４０、１４１、１４２とを除去し、ゲート絶縁膜１６０を第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、第２の柱状シリコン層１３０、１３３の周囲と、第５の絶縁膜１４４の内側とに形成する。続いて、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第３のレジスト１６１を形成し、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去し、金属層１６７を堆積する。続いて、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部と、第２の柱状シリコン層１３０、１３３の上部とを露出させ、エッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成する。その後、第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する第５工程が示された。

以下、本発明の実施形態の第６工程について説明する。第６工程では、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、ゲート電極１６８ａ、１７０ａとゲート配線１６８ｂ、１７０ｂとの上、及び、第２の柱状シリコン層１３０、１３３の周囲と、コンタクト電極１６９ａと、コンタクト配線１６９ｂとの上にゲート絶縁膜１２３、１２４、１２５、１２６、１２７、１２８を堆積する。続いて、金属層１７８を堆積するとともにエッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部と、第２の柱状シリコン層１３０、１３３の上部とを露出させる。続いて、第１の柱状シリコン層１２９、１３１、１３２、１３４上のゲート絶縁膜１２３、１２４、１２５、１２６、１２７、１２８を除去する。続いて、金属層１８２を堆積し、金属層１８２及び金属層１７８の一部をエッチングすることで、金属層１７８と金属層１８２とから、それぞれ、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部側壁を取り囲む第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂと、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂの上部と第１の柱状シリコン層１２９、１３１、１３２、１３４の上部とを接続する第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂと、を形成する。第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂは、金属層１７８を構成する第１の金属材料からなり、第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂは、金属層１８２を構成する第２の金属材料からなる。

まず、図３１に示すように、露出したゲート絶縁膜１６２、１６３、１６４、１６５、１６６を除去する。

次に、図３２に示すように、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂ上と、第２の柱状シリコン層１３０、１３３の周囲と、コンタクト電極１６９ａ及びコンタクト配線１６９ｂ上に、ゲート絶縁膜１７１を堆積する。

次に、図３３に示すように、コンタクト電極１６９ａ及びコンタクト配線１６９ｂ上の少なくとも一部に存在するゲート絶縁膜１７１を除去するための第４のレジスト１７２を形成する。

次に、図３４に示すように、コンタクト電極１６９ａ及びコンタクト配線１６９ｂ上の少なくとも一部に存在するゲート絶縁膜１７１を除去する。ここで、ゲート絶縁膜１７１は複数の部位に分離され、ゲート絶縁膜１７３、１７４、１７５、１７６、１７７が形成される。なお、ゲート絶縁膜１７５、１７６、１７７は、等方性エッチングによって除去してもよい。

以上によれば、コンタクトを形成するために、ゲート絶縁膜１６０の膜厚分とゲート絶縁膜１７１の膜厚分とだけエッチングすれば足りるようになり、深いコンタクト孔を形成する工程が不要となる。

次に、図３５に示すように、第４のレジスト１７２を除去する。

次に、図３６に示すように、金属層１７８を堆積する。構成されるトランジスタがｎ型のときは、金属層１７８を構成する第１の金属材料の仕事関数は、４．０〜４．２ｅＶであることが好ましい。この場合の第１の金属材料としては、例えば、タンタルとチタンとからなる化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）などが挙げられる。一方、構成されるトランジスタがｐ型のときは、金属層１７８を構成する第１の金属材料の仕事関数は、５．０〜５．２ｅＶであることが好ましい。この場合の第１の金属材料としては、例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）などが挙げられる。

次に、図３７に示すように、金属層１７８をエッチバックすることで、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部と、第２の柱状シリコン層１３０、１３３の上部とを露出させる。このとき、金属層１７８から金属線１７９、１８０、１８１が形成される

次に、図３８に示すように、露出した第１の柱状シリコン層１２９、１３１、１３２、１３４上のゲート絶縁膜１７３、１７４を除去する。

次に、図３９に示すように、金属層１８２を堆積する。金属層１８２は金属層１７８と同種の金属材料からなるものでもよく、特にその種類は限定されない。

次に、図４０に示すように、金属層１８２をエッチバックすることで、金属線１８３、１８４、１８５を形成する。

次に、図４１に示すように、金属線１７９、１８０、１８１及び金属線１８３、１８４、１８５が延びる方向に直交する第５のレジスト１８６、１８７を形成する。

次に、図４２に示すように、金属線１７９、１８０、１８１及び金属線１８３、１８４、１８５をエッチングすることで、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂ、第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂ、第３のコンタクト１８０ａ、１８０ｂ、及び第４のコンタクト１８４ａ、１８４ｂを形成する。

次に、図４３に示すように、第５のレジスト１８６、１８７を除去する。

以上により、第５の工程の後、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、ゲート電極１６８ａ、１７０ａとゲート配線１６８ｂ、１７０ｂとの上、及び、第２の柱状シリコン層１３０、１３３の周囲と、コンタクト電極１６９ａと、コンタクト配線１６９ｂとの上にゲート絶縁膜１２３、１２４、１２５、１２６、１２７、１２８を堆積する。続いて、金属層１７８を堆積するとともにエッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部と、第２の柱状シリコン層１３０、１３３の上部とを露出させる。続いて、第１の柱状シリコン層１２９、１３１、１３２、１３４上のゲート絶縁膜１２３、１２４、１２５、１２６、１２７、１２８を除去する。続いて、金属層１８２を堆積し、金属層１８２及び金属層１７８の一部をエッチングすることで、金属層１７８と金属層１８２とから、それぞれ、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部側壁を取り囲む第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂと、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂの上部と第１の柱状シリコン層１２９、１３１、１３２、１３４の上部とを接続する第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂと、を形成する第６工程が示された。

以下、第６工程の後、第２の層間絶縁膜１９４を堆積するとともに平坦化し、第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂの上部を露出させ、第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂの上部に、抵抗が変化する記憶素子２０１ａ、２０１ｂ、２０２ａ、２０２ｂを形成する第７工程について説明する。

まず、図４４に示すように、第２の層間絶縁膜１９４を堆積するとともに平坦化し、第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂの上部を露出させる。このとき、第４のコンタクト１８４ａ、１８４ｂの上部が露出されてもよい。

次に、図４５に示すように、金属層１９５と、抵抗が変化する膜１９６とを堆積する。

次に、図４６に示すように、ビット線に直交する方向に沿って、第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂの上部が、金属層１９５に接続されるように第６のレジスト１９７、１９８を形成する。

次に、図４７に示すように、金属層１９５と、抵抗が変化する膜１９６とをエッチングする。金属層１９５は、抵抗が変化する膜１９６と分離され、それぞれ、金属線１９９、２００と、抵抗が変化する膜の配線２０１、２０２となる。

次に、図４８に示すように、第６のレジスト１９７、１９８を除去する。

次に、図４９に示すように、第３の層間絶縁膜２０３を堆積するとともにエッチバックすることで、抵抗が変化する膜の配線２０１、２０２の上部を露出させる。

次に、図５０に示すように、金属層２０４を堆積する。

次に、図５１に示すように、ビット線を形成するための第７のレジスト２０５、２０６を形成する。第７のレジスト２０５、２０６は、金属線１９９、２００と、抵抗が変化する膜の配線２０１、２０２とに直交する方向に延在するように形成されることが好ましい。

次に、図５２に示すように、金属層２０４と、金属線１９９、２００と、抵抗が変化する膜の配線２０１、２０２とをエッチングすることで、ビット線２０７、２０８を形成する。このとき、金属線１９９、２００、及び、抵抗が変化する膜の配線２０１、２０２が分離され、高抵抗素子のヒーター１９９ａ、１９９ｂ、２００ａ、２００ｂと、抵抗が変化する記憶素子２０１ａ、２０１ｂ、２０２ａ、２０２ｂと、が形成される。

次に、図５３に示すように、第７のレジスト２０５、２０６を除去する。

以上により、第６工程の後、第２の層間絶縁膜１９４を堆積するとともに平坦化し、第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂの上部を露出させ、第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂの上部に、抵抗が変化する記憶素子２０１ａ、２０１ｂ、２０２ａ、２０２ｂを形成する第７工程が示された。

以上により、本発明の実施形態に係る半導体装置を形成するための製造工程が示された。本実施形態によれば、全ての半導体装置の構造が、直線状のレジストを用いて形成されるため、微細加工が容易となる。

ＳＧＴは、単位ゲート幅当たり、ダブルゲートトランジスタよりも大量の電流を流すことができる。さらに、ＳＧＴは、ゲート電極が柱状半導体層を取り囲む構造であるから、単位面積当たりのゲート線幅を大きくすることができ、さらに大量の電流を流すことができる。したがって、大きなリセット電流を流すことができ、抵抗が変化する記憶素子２０１ａ、２０１ｂ、２０２ａ、２０２ｂ等の相変化膜を高温（高電流）で融解することができる。また、ＳＧＴのサブスレッショルドスイングは、理想値を実現できるため、オフ電流を小さくすることができるので、相変化膜を高速で冷却する（電流を停止する）ことができる。

上記実施形態に係る半導体装置によれば、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部周囲に形成されたゲート絶縁膜１９４と、ゲート絶縁膜１９４の周囲に形成された、金属層１７８に由来する第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂと、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂの上部と第１の柱状シリコン層１２９、１３１、１３２、１３４の上部とを接続する、金属層１８２に由来する第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂとにより、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部を、金属と半導体との仕事関数差を利用してｎ型半導体層又はｐ型半導体層として機能させることが可能なＳＧＴとすることができる。これにより、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部に、拡散層を形成する工程が不要となる。

また、ゲート電極１６８ａ及びゲート配線１６８ｂは金属からなり、ゲート絶縁膜１７３の周囲に形成された、金属からなる第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂと、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂの上部と第１の柱状シリコン層１２９、１３１、１３２、１３４の上部とを接続する第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂ等、多くの金属が使用されているので、その放熱効果によって、大きなリセット電流により加熱された部位の冷却を早めることができる。また、ゲート電極１６８ａと、ゲート電極１６８ａ及びゲート配線１６８ｂの周囲及び底下に形成されたゲート絶縁膜１６２とを有することにより、熱処理工程の最後に金属ゲートを形成するゲートラストによって金属ゲートであるゲート電極１６８ａ、１７０ａが形成されるので、金属ゲートプロセスと高温プロセスとを両立させることができる。

また、上記実施形態に係る半導体装置によれば、半導体基板１０１上に形成されたフィン状シリコン層１０４、１０５と、フィン状シリコン層１０４、１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４、１０５上に形成された第１の柱状シリコン層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａとゲート配線１６８ｂ、１７０ｂの周囲と底下に形成されたゲート絶縁膜１６２、１６３とを有する。ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂは金属からなる。ゲート配線１６８ｂ、１７０ｂはフィン状シリコン層１０４、１０５に直交する方向に延在している。第２の拡散層１４３ａ、１４３ｂはフィン状シリコン層１０４、１０５に形成されている。ゲート電極１６８ａ、１７０ａの外側の線幅は、ゲート配線１６８ｂ、１７０ｂの線幅と等しく、かつ、第１の柱状シリコン層１２９、１３１、１３２、１３４の線幅は、フィン状シリコン層１０４、１０５の線幅と等しいことにより、本実施形態の半導体装置では、フィン状シリコン層１０４、１０５と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａと、ゲート配線１６８ｂ、１７０ｂとが、二枚のマスクを用いた自己整合により形成される。これにより、本実施形態によれば、半導体装置の製造に要する工程数を削減することができる。

また、上記実施形態に係る半導体装置は、第２の拡散層１４３ａ、１４３ｂに接続されるゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂを有する。これにより、第２の拡散層１４３ａ、１４３ｂが相互に接続され、ソース線の抵抗を下げることができる。この結果、ソース線に大きなリセット電流を流すことができる。このようなゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂは、例えば、ビット線２０７、２０８が延びる方向に沿って一列に配置されたメモリセル２、４、８、１６、３２、及び６４個のいずれかの個数毎に一本ずつ配置することが好ましい。

また、上記実施形態に係る半導体装置によれば、第２の柱状シリコン層１３０、１３３と、第２の柱状シリコン層１３０、１３３の周囲に形成されるコンタクト電極１６９ａとコンタクト配線１６９ｂとから形成される構造は、コンタクト電極１６９ａが第２の拡散層１４３ａ、１４３ｂと接続される点以外は、一行一列等に位置するメモリセルのトランジスタ構造と同じ構造である。また、ゲート配線１６８ｂ、１７０ｂと平行に延びる、第２の拡散層１４３ａ、１４３ｂからなる全てのソース線は、コンタクト配線１６９ｂに接続される。これにより、半導体装置の製造に要する工程数が削減される。

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。

例えば、上記実施例において、ｐ型（ｐ^＋型を含む。）とｎ型（ｎ^＋型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。

［付記１］
第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された、金属からなるゲート電極と、
前記ゲート電極に接続された、金属からなるゲート配線と、
前記第１の柱状半導体層の上部周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された、第１の金属材料からなる第１のコンタクトと、
前記第１のコンタクトの上部と前記第１の柱状半導体層の上部とを接続する、第２の金属材料からなる第２のコンタクトと、
前記第１の柱状半導体層の下部に形成された第２の拡散層と、
前記第２のコンタクト上に形成された、抵抗が変化する記憶素子と、を有する、
ことを特徴とする半導体装置。
［付記２］
前記第１のコンタクトを構成する第１の金属材料の仕事関数は、４．０〜４．２ｅＶである、ことを特徴とする付記１に記載の半導体装置。
［付記３］
前記第１のコンタクトを構成する第１の金属材料の仕事関数は、５．０〜５．２ｅＶである、ことを特徴とする付記１に記載の半導体装置。
［付記４］
半導体基板上に一方向に延びるように形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された前記第１の柱状半導体層と、
前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記第１のゲート絶縁膜と、をさらに有し、
前記ゲート配線は、前記フィン状半導体層に直交する方向に延在しており、
前記第２の拡散層は前記フィン状半導体層に形成されている、
ことを特徴とする付記１に記載の半導体装置。
［付記５］
前記第２の拡散層は、前記フィン状半導体層に加えて、さらに前記半導体基板にも形成されている、ことを特徴とする付記４に記載の半導体装置。
［付記６］
前記第２の拡散層に電気的に接続されている前記ゲート配線に平行に延びるコンタクト配線をさらに有する、ことを特徴とする付記４又は５に記載の半導体装置。
［付記７］
前記半導体基板上に形成された前記フィン状半導体層と、
前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
前記フィン状半導体層上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する、金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、をさらに有し、
前記コンタクト電極は前記第２の拡散層と接続されている、
ことを特徴とする付記６に記載の半導体装置。
［付記８］
前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しく、
前記フィン状半導体層に直交する方向での前記第１の柱状半導体層の線幅は、前記フィン状半導体層に直交する方向での前記フィン状半導体層の線幅と等しい、
ことを特徴とする付記４乃至７のいずれか一項に記載の半導体装置。
［付記９］
前記第１のゲート絶縁膜には、前記第２の柱状半導体層と前記コンタクト電極との間に形成されているものが存在する、ことを特徴とする付記７に記載の半導体装置。
［付記１０］
前記フィン状半導体層に直交する方向に延びる前記第２の柱状半導体層の線幅は、前記フィン状半導体層が延びる方向に直交する方向での当該フィン状半導体層の線幅と等しい、ことを特徴とする付記７に記載の半導体装置。
［付記１１］
前記第１のゲート絶縁膜には、前記コンタクト電極と前記コンタクト配線の周囲に形成されているものが存在する、ことを特徴とする付記９に記載の半導体装置。
［付記１２］
前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことを特徴とする付記７に記載の半導体装置。
［付記１３］
半導体基板上に形成された前記第１の柱状半導体層と、
前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記第１のゲート絶縁膜と、をさらに有し、
前記第２の拡散層は、前記半導体基板に形成されている、ことを特徴とする付記１に記載の半導体装置。
［付記１４］
前記第２の拡散層に電気的に接続されている前記ゲート配線に平行に延びるコンタクト配線をさらに有する、ことを特徴とする付記１３に記載の半導体装置。
［付記１５］
前記半導体基板上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
前記コンタクト電極に接続されたコンタクト配線と、
前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、をさらに有し、
前記コンタクト電極は、前記第２の拡散層と接続されている、
ことを特徴とする付記１３又は１４に記載の半導体装置。
［付記１６］
前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しい、ことを特徴とする付記１２乃至１５のいずれか一項に記載の半導体装置。
［付記１７］
前記第１のゲート絶縁膜には、前記第２の柱状半導体層と前記コンタクト電極との間に形成されているものが存在する、ことを特徴とする付記１５に記載の半導体装置。
［付記１８］
前記第１のゲート絶縁膜には、前記コンタクト電極と前記コンタクト配線の周囲に形成されているものが存在する、ことを特徴とする付記１７に記載の半導体装置。
［付記１９］
前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことを特徴とする付記１５に記載の半導体装置。
［付記２０］
半導体基板上に一方向に延びるフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、第１の柱状半導体層と、第１のポリシリコンに由来する第１のダミーゲートと、第２の柱状半導体層と、前記第１のポリシリコンに由来する第２のダミーゲートと、を形成する第２工程と、
前記第２工程の後、前記第１のダミーゲートと、前記第１の柱状半導体層と、前記第２のダミーゲートと、前記第２の柱状半導体層との側壁に、第３のダミーゲートと、第４のダミーゲートとを形成する第３工程と、
前記第３工程の後、前記フィン状半導体層の上部と、前記第１の柱状半導体層の下部と、前記第２の柱状半導体層の下部とに、第２の拡散層を形成する第４工程と、
前記第４工程の後、第１の層間絶縁膜を堆積するとともに化学機械研磨を行うことで、前記第１のダミーゲート、前記第２のダミーゲート、前記第３のダミーゲート、及び前記第４のダミーゲートのそれぞれの上部を露出させ、前記第１のダミーゲート、前記第２のダミーゲート、前記第３のダミーゲート、及び前記第４のダミーゲートを除去し、第１のゲート絶縁膜を、前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲とに形成し、前記第２の柱状半導体層の底部周辺の第１のゲート絶縁膜を除去し、第１の金属層を堆積するとともにエッチバックを行うことで、前記第１の柱状半導体層の上部と、前記第２の柱状半導体層の上部とを露出させ、前記第１の柱状半導体層の周囲に、ゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、
前記第５工程の後、前記第１の柱状半導体層の周囲と、前記ゲート電極と前記ゲート配線との上、及び、前記第２の柱状半導体層の周囲と、前記コンタクト電極と前記コンタクト配線との上に第２のゲート絶縁膜を堆積し、第２の金属層を堆積するとともにエッチバックを行うことで、前記第１の柱状半導体層の上部と、前記第２の柱状半導体層の上部とを露出させ、前記第１の柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属層を堆積し、前記第３の金属層及び前記第２の金属層の一部をエッチングすることで、前記第３の金属層と、前記第２の金属層とから、それぞれ、前記第１の柱状半導体層の上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記第１の柱状半導体層の上部とを接続する第２のコンタクトと、を形成する第６工程と、
前記第６工程の後、第２の層間絶縁膜を堆積するとともに平坦化し、前記第２のコンタクトの上部を露出させ、
前記第２のコンタクトの上部に、抵抗が変化する記憶素子を形成する第７工程を有する、
ことを特徴とする半導体装置の製造方法。
［付記２１］
前記第２工程において、
前記フィン状半導体層の周囲に第２の絶縁膜を形成し、
前記第２の絶縁膜上に前記第１のポリシリコンを堆積するとともに平坦化し、
前記ゲート配線、前記第１の柱状半導体層、前記コンタクト配線、及び前記第２の柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層が延びる方向に直交する方向に形成し、
前記第２のレジストをマスクとして用い、前記第１のポリシリコンと、前記第２の絶縁膜と、前記フィン状半導体層とをエッチングすることにより、前記第１の柱状半導体層と、前記第１のポリシリコンに由来する前記第１のダミーゲートと、前記第２の柱状半導体層と、前記第１のポリシリコンに由来する前記第２のダミーゲートと、を形成する、
ことを特徴とする付記２０に記載の半導体装置の製造方法。
［付記２２］
前記第２の絶縁膜上に前記第１のポリシリコンを堆積するとともに平坦化した後、前記第１のポリシリコン上に第３の絶縁膜を形成する、ことを特徴とする付記２１に記載の半導体装置の製造方法。
［付記２３］
前記第３工程として、前記第１の柱状半導体層、前記第２の柱状半導体層、前記第１のダミーゲート、及び前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積するとともにエッチングし、前記第１のダミーゲートと、前記第１の柱状半導体層と、前記第２のダミーゲートと、前記第２の柱状半導体層とのそれぞれの側壁に残存させることで、前記第３のダミーゲートと、前記第４のダミーゲートとを形成する第３工程を有する、
ことを特徴とする付記２１に記載の半導体装置の製造方法。
［付記２４］
前記第４工程として、前記フィン状半導体層の上部と、前記第１の柱状半導体層の下部と、前記第２の柱状半導体層の下部とに、前記第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成するとともにエッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜に由来するサイドウォールを形成し、前記第２の拡散層上に、金属と半導体とからなる化合物層を形成する第４工程を有する、
ことを特徴とする付記２３に記載の半導体装置の製造方法。
［付記２５］
前記第５工程として、前記第１の層間絶縁膜を堆積するとともに化学機械研磨を行うことで、前記第１のダミーゲート、前記第２のダミーゲート、前記第３のダミーゲート、及び前記第４のダミーゲートとのそれぞれの上部を露出させ、前記第１のダミーゲート、前記第２のダミーゲート、前記第３のダミーゲート、及び前記第４のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜とを除去し、第１のゲート絶縁膜を前記第１の柱状半導体層の周囲と、前記第２の柱状半導体層の周囲と、前記第５の絶縁膜の内側とに形成し、前記第２の柱状半導体層の底部周辺の第１のゲート絶縁膜を除去するための第３のレジストを形成し、前記第２の柱状半導体層の底部周辺の前記第１のゲート絶縁膜を除去し、前記第１の金属層を堆積し、前記第１の柱状半導体層の上部と、前記第２の柱状半導体層の上部とを露出させ、エッチバックを行うことで、前記第１の柱状半導体層の周囲に、前記ゲート電極及び前記ゲート配線を形成し、前記第２の柱状半導体層の周囲に前記コンタクト電極及び前記コンタクト配線を形成する第５工程を有する、
ことを特徴とする付記２４に記載の半導体装置の製造方法。

１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．フィン状シリコン層
１０５．フィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０８．第２の絶縁膜
１０９．第１のポリシリコン
１１０．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第２のレジスト
１１４．第３の絶縁膜
１１５．第３の絶縁膜
１１６．第３の絶縁膜
１１７．第１のダミーゲート
１１８．第２のダミーゲート
１１９．第１のダミーゲート
１２３．第２の絶縁膜
１２４．第２の絶縁膜
１２５．第２の絶縁膜
１２６．第２の絶縁膜
１２７．第２の絶縁膜
１２８．第２の絶縁膜
１２９．第１の柱状シリコン層
１３０．第２の柱状シリコン層
１３１．第１の柱状シリコン層
１３２．第１の柱状シリコン層
１３３．第２の柱状シリコン層
１３４．第１の柱状シリコン層
１３５．第４の絶縁膜
１３６．第２のポリシリコン
１３７．第３のダミーゲート
１３８．第４のダミーゲート
１３９．第３のダミーゲート
１４０．第４の絶縁膜
１４１．第４の絶縁膜
１４２．第４の絶縁膜
１４３ａ．第２の拡散層
１４３ｂ．第２の拡散層
１４３ｃ．第２の拡散層
１４３ｄ．第２の拡散層
１４４．第５の絶縁膜
１４５．サイドウォール
１４６．サイドウォール
１４７．サイドウォール
１４８．金属と半導体とからなる化合物層
１４９．金属と半導体とからなる化合物層
１５０．金属と半導体とからなる化合物層
１５１．金属と半導体とからなる化合物層
１５２．金属と半導体とからなる化合物層
１５３．金属と半導体とからなる化合物層
１５４．金属と半導体とからなる化合物層
１５５．金属と半導体とからなる化合物層
１５６．金属と半導体とからなる化合物層
１５７．金属と半導体とからなる化合物層
１５８．金属と半導体とからなる化合物層
１５９．第１の層間絶縁膜
１６０．ゲート絶縁膜
１６１．第３のレジスト
１６２．ゲート絶縁膜
１６３．ゲート絶縁膜
１６４．ゲート絶縁膜
１６５．ゲート絶縁膜
１６６．ゲート絶縁膜
１６７．金属層
１６８ａ．ゲート電極
１６８ｂ．ゲート配線
１６９ａ．コンタクト電極
１６９ｂ．コンタクト配線
１７０ａ．ゲート電極
１７０ｂ．ゲート配線
１７１．ゲート絶縁膜
１７２．第４のレジスト
１７３．ゲート絶縁膜
１７４．ゲート絶縁膜
１７５．ゲート絶縁膜
１７６．ゲート絶縁膜
１７７．ゲート絶縁膜
１７８．金属層
１７９．金属線
１７９ａ．第１のコンタクト
１７９ｂ．第１のコンタクト
１８０．金属線
１８０ａ．第３のコンタクト
１８０ｂ．第３のコンタクト
１８１．金属線
１８１ａ．第１のコンタクト
１８１ｂ．第１のコンタクト
１８２．金属層
１８３．金属線
１８３ａ．第２のコンタクト
１８３ｂ．第２のコンタクト
１８４．金属線
１８４ａ．第４のコンタクト
１８４ｂ．第４のコンタクト
１８５．金属線
１８５ａ．第２のコンタクト
１８５ｂ．第２のコンタクト
１８６．第５のレジスト
１８７．第５のレジスト
１９４．第２の層間絶縁膜
１９５．金属層
１９６．抵抗が変化する膜
１９７．第６のレジスト
１９８．第６のレジスト
１９９．金属線
１９９ａ．高抵抗素子のヒーター
１９９ｂ．高抵抗素子のヒーター
２００．金属線
２００ａ．高抵抗素子のヒーター
２００ｂ．高抵抗素子のヒーター
２０１．抵抗が変化する膜の配線
２０１ａ．抵抗が変化する記憶素子
２０１ｂ．抵抗が変化する記憶素子
２０２．抵抗が変化する膜の配線
２０２ａ．抵抗が変化する記憶素子
２０２ｂ．抵抗が変化する記憶素子
２０３．第３の層間絶縁膜
２０４．金属層
２０５．第７のレジスト
２０６．第７のレジスト
２０７．ビット線
２０８．ビット線

Claims (19)

1. 第１の柱状半導体層と、
   前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜の周囲に形成された、金属からなるゲート電極と、
   前記ゲート電極に接続された、金属からなるゲート配線と、
   前記第１の柱状半導体層の上部周囲に形成された第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜の周囲に形成された、第１の金属材料からなる側壁状の第１のコンタクトと、
   前記第１の柱状半導体層の下部に形成された第２の拡散層と、
   抵抗が変化する記憶素子と、を有し、
   前記第１の柱状半導体層１個に対して前記抵抗が変化する記憶素子は１個配置されるのであって、
   前記第１のコンタクトの上部と前記第１の柱状半導体層の上部とは電気的に接続され、
   前記第１の柱状半導体層の上部と前記抵抗が変化する記憶素子とは電気的に接続されている、
   ことを特徴とする半導体装置。
2. 前記第１のコンタクトを構成する第１の金属材料の仕事関数は、４．０〜４．２ｅＶである、ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１のコンタクトを構成する第１の金属材料の仕事関数は、５．０〜５．２ｅＶである、ことを特徴とする請求項１に記載の半導体装置。
4. 半導体基板上に一方向に延びるように形成されたフィン状半導体層と、
   前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
   前記フィン状半導体層上に形成された前記第１の柱状半導体層と、
   前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記第１のゲート絶縁膜と、をさらに有し、
   前記フィン状半導体層と金属からなる前記ゲート電極との間には前記第１のゲート絶縁膜が形成されるのであって、
   前記ゲート配線は、前記フィン状半導体層に直交する方向に延在しており、
   前記第２の拡散層は前記フィン状半導体層に形成されている、
   ことを特徴とする請求項１に記載の半導体装置。
5. 前記第２の拡散層は、前記フィン状半導体層に加えて、さらに前記半導体基板にも形成されている、ことを特徴とする請求項４に記載の半導体装置。
6. 前記第２の拡散層に電気的に接続されている前記ゲート配線に平行に延びるコンタクト配線をさらに有する、ことを特徴とする請求項４又は５に記載の半導体装置。
7. 前記半導体基板上に形成された前記フィン状半導体層と、
   前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
   前記フィン状半導体層上に形成された第２の柱状半導体層と、
   前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
   前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する、金属からなる前記コンタクト配線と、
   前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、をさらに有し、
   前記コンタクト電極は前記第２の拡散層と接続されている、
   ことを特徴とする請求項６に記載の半導体装置。
8. 前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しく、
   前記フィン状半導体層に直交する方向での前記第１の柱状半導体層の線幅は、前記フィン状半導体層に直交する方向での前記フィン状半導体層の線幅と等しい、
   ことを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置。
9. 前記第１のゲート絶縁膜には、前記第２の柱状半導体層と前記コンタクト電極との間に形成されているものが存在する、ことを特徴とする請求項７に記載の半導体装置。
10. 前記フィン状半導体層に直交する方向に延びる前記第２の柱状半導体層の線幅は、前記フィン状半導体層が延びる方向に直交する方向での当該フィン状半導体層の線幅と等しい、ことを特徴とする請求項７に記載の半導体装置。
11. 前記第１のゲート絶縁膜には、前記コンタクト電極と前記コンタクト配線の周囲に形成されているものが存在する、ことを特徴とする請求項９に記載の半導体装置。
12. 前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことを特徴とする請求項７に記載の半導体装置。
13. 半導体基板上に形成された前記第１の柱状半導体層と、
    前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記第１のゲート絶縁膜と、をさらに有し、
    前記第２の拡散層は、前記半導体基板に形成されている、ことを特徴とする請求項１に記載の半導体装置。
14. 前記第２の拡散層に電気的に接続されている前記ゲート配線に平行に延びるコンタクト配線をさらに有する、ことを特徴とする請求項１３に記載の半導体装置。
15. 前記半導体基板上に形成された第２の柱状半導体層と、
    前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
    前記コンタクト電極に接続されたコンタクト配線と、
    前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、をさらに有し、
    前記コンタクト電極は、前記第２の拡散層と接続されている、
    ことを特徴とする請求項１３又は１４に記載の半導体装置。
16. 前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しい、ことを特徴とする請求項１２乃至１５のいずれか一項に記載の半導体装置。
17. 前記第１のゲート絶縁膜には、前記第２の柱状半導体層と前記コンタクト電極との間に形成されているものが存在する、ことを特徴とする請求項１５に記載の半導体装置。
18. 前記第１のゲート絶縁膜には、前記コンタクト電極と前記コンタクト配線の周囲に形成されているものが存在する、ことを特徴とする請求項１７に記載の半導体装置。
19. 前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことを特徴とする請求項１５に記載の半導体装置。

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