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WO2015083287A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Publication number
WO2015083287A1
WO2015083287A1 PCT/JP2013/082838 JP2013082838W WO2015083287A1 WO 2015083287 A1 WO2015083287 A1 WO 2015083287A1 JP 2013082838 W JP2013082838 W JP 2013082838W WO 2015083287 A1 WO2015083287 A1 WO 2015083287A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
semiconductor layer
insulating film
fin
columnar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2013/082838
Other languages
English (en)
French (fr)
Inventor
舛岡　富士雄
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Priority to PCT/JP2013/082838 priority Critical patent/WO2015083287A1/ja
Publication of WO2015083287A1 publication Critical patent/WO2015083287A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/693—Vertical IGFETs having charge trapping gate insulators

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • a polysilicon film and a silicon oxide film are alternately formed, a memory plug hole for forming a columnar semiconductor of a memory transistor is formed, an amorphous silicon film is deposited in the memory plug hole, and a columnar amorphous silicon layer is formed. ing. Thereafter, the layer of the select gate transistor is separated by a photoetching process (see, for example, Patent Document 1).
  • a polysilicon film and a silicon oxide film are alternately formed, a memory plug hole for forming a columnar semiconductor of a memory transistor is formed, an amorphous silicon film is deposited in the memory plug hole, and a columnar amorphous silicon layer is formed. Then, in order to separate the selection gate transistor layers by a photo-etching process so that the selection gate surrounds the columnar amorphous silicon layer, the photoresist for separation of the selection gate transistor layers is columnar amorphous. It is necessary to cover the silicon layer, a mask alignment margin is required, and the area per one columnar amorphous silicon layer increases.
  • Non-Patent Document 1 a metal gate last process for creating a metal gate after the high temperature process is used.
  • an interlayer insulating film is deposited, then the polysilicon gate is exposed by chemical mechanical polishing, and after etching the polysilicon gate, a metal is deposited. Therefore, also in SGT, in order to make a metal gate process and a high temperature process compatible, it is necessary to use the metal gate last process which produces a metal gate after a high temperature process.
  • the semiconductor device of the present invention includes a fin-shaped semiconductor layer formed on a semiconductor substrate, a first insulating film formed around the fin-shaped semiconductor layer, and a first formed on the fin-shaped semiconductor layer.
  • the first control gate extends in a direction perpendicular to the fin-like semiconductor layer, and is formed around the first columnar semiconductor layer, and is positioned above the first gate insulating film.
  • the second control gate formed around the gate insulating film and the second control gate extend in a direction perpendicular to the fin-like semiconductor layer, and are formed around the second columnar semiconductor layer.
  • the selection gate extends in a direction orthogonal to the fin-shaped semiconductor layer, and a source wiring extending in a direction orthogonal to the fin-shaped semiconductor layer connected to the upper portion of the second columnar semiconductor layer, It is characterized by having.
  • the first gate insulating film includes a nitride film as a charge storage layer.
  • two or more first control gates are arranged in a direction perpendicular to the substrate.
  • two or more of the second control gates are arranged in a direction perpendicular to the substrate.
  • the width of the first columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is the same as the width of the fin-shaped semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer, and the first control The first gate insulating film formed on the periphery and bottom of the gate.
  • the width of the second columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is the same as the width of the fin-shaped semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer, and the second control And a third gate insulating film formed on the periphery and bottom of the gate.
  • the first columnar semiconductor layer has a first diffusion layer formed between the first columnar semiconductor layer and the second columnar semiconductor layer, and is disposed above the first columnar semiconductor layer. It has the 2nd diffusion layer formed, and the 3rd diffusion layer formed in the upper part of the 2nd columnar semiconductor layer, It is characterized by the above-mentioned.
  • a method for manufacturing a semiconductor device comprising: a first step of forming a fin-like semiconductor layer on a semiconductor substrate; and forming a first insulating film around the fin-like semiconductor layer; Thereafter, a second insulating film is formed around the fin-like semiconductor layer, a first polysilicon is deposited on the second insulating film and planarized, and a control gate, a selection gate, and a first columnar semiconductor are formed.
  • a second resist for forming a layer, a second columnar semiconductor layer, and a contact wiring is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the first polysilicon and the second
  • a first columnar semiconductor layer, a first dummy gate made of the first polysilicon, a second columnar semiconductor layer, and a second made of the first polysilicon are etched.
  • a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate.
  • a sixth step of removing the insulating film including the first columnar shape after the sixth step An insulating film serving as a second gate insulating film and a fourth gate insulating film is deposited around the semiconductor layer, on the first control gate, and around the second columnar semiconductor layer and on the second control gate. Then, a gate conductor is deposited and etched back to form a first selection gate around the first columnar semiconductor layer, and a second selection gate around the second columnar semiconductor layer. It has 7th process, It is characterized by the above-mentioned.
  • the sixth step is characterized in that it is repeated twice or more.
  • the method further includes depositing a first polysilicon on the second insulating film and planarizing the first polysilicon, and then forming a third insulating film on the first polysilicon.
  • a third resist is formed. Etchback is performed to expose the upper portion of the first columnar semiconductor layer and the upper portion of the second columnar semiconductor layer, and to form a second diffusion layer on the upper portion of the first columnar semiconductor layer. A third diffusion layer is formed on the semiconductor layer.
  • a structure and a manufacturing method of a semiconductor device in which a misalignment between a selection gate and a columnar semiconductor layer can be eliminated and a columnar semiconductor layer is formed on a fin-shaped semiconductor layer formed on a substrate. Can be provided.
  • the fin-like semiconductor layer, the columnar semiconductor layer, the control gate, and the selection gate need to be processed separately, the fin-like semiconductor layer, the columnar semiconductor layer, the control gate, and the selection gate can be formed by two masks in a self-alignment manner.
  • the misalignment between the selection gate and the columnar semiconductor layer can be eliminated. Furthermore, misalignment between the control gate and the columnar semiconductor layer can be eliminated. Accordingly, the area per columnar semiconductor layer can be reduced.
  • the columnar semiconductor layer is formed over the fin-shaped semiconductor layer formed over the substrate, the columnar semiconductor layer is a single crystal, and it is possible to avoid the decrease in charge mobility due to grain boundaries. It is possible to avoid the reading speed from being lowered due to the grain boundary.
  • the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are formed of polysilicon, and after the interlayer insulating film is deposited, the first dummy gate is formed by chemical mechanical polishing. Since the gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are exposed, the polysilicon gate is etched, and a conventional metal gate last manufacturing method of depositing metal can be used. An SGT type flash memory using metal as a control gate and a selection gate can be easily formed.
  • control gate can be insulated from the columnar semiconductor layer and the fin-shaped semiconductor layer by the gate insulating film formed around and at the bottom of the control gate.
  • the gate can be insulated from the columnar semiconductor layer and the control gate by the gate insulating film formed around and at the bottom of the selection gate.
  • a memory string is formed by the first columnar semiconductor layer, the fin-shaped semiconductor layer, and the second columnar semiconductor layer. can do.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
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  • the structure of the semiconductor device is shown in FIG.
  • the structure of this semiconductor device includes a fin-like silicon layer 104 formed on a silicon substrate 101 and a first insulating film formed around the fin-like silicon layer 104. 106.
  • a first columnar silicon layer 113 formed on the fin-like silicon layer 104 and a first charge accumulation layer formed around the first columnar silicon layer 113.
  • the first control gate 128 a extends in a direction perpendicular to the fin-like silicon layer 104 and is formed around the first columnar silicon layer 113.
  • the first select gate 132a extends in a direction orthogonal to the fin-like silicon layer 104.
  • the first control gate 130 a extends in a direction perpendicular to the fin-like silicon layer 104.
  • Two or more first control gates 128a and 130a are arranged in a direction perpendicular to the substrate.
  • a second columnar silicon layer 114 formed on the fin-like silicon layer 104 and a charge storage layer formed around the second columnar silicon layer 114 are included.
  • the second control gate 128 b extends in a direction orthogonal to the fin-like silicon layer 104 and is formed around the second columnar silicon layer 114.
  • the second select gate 132b extends in a direction perpendicular to the fin-like silicon layer 104.
  • the first bit line 134 a extending in a direction parallel to the fin-like silicon layer 104 connected to the upper part of the first columnar silicon layer 113 is provided.
  • bit line 145a connected to the first bit line 134a via a contact 142 and extending in a direction parallel to the first bit line 134a.
  • the second control gate 130 b extends in a direction perpendicular to the fin-like silicon layer 104.
  • Two or more second control gates 128b and 130b are arranged in a direction perpendicular to the substrate.
  • the first columnar silicon layer 113 includes a first diffusion layer 124 formed between the first columnar silicon layer 113 and the second columnar silicon layer 114 on the fin-shaped silicon layer 104.
  • the first and second columnar silicon layers 113 and 114 are formed on the fin-shaped silicon layer 104 formed on the substrate, the first and second columnar silicon layers 113 and 114 are single crystals, It is possible to avoid a decrease in charge mobility due to the grain boundary, and it is possible to avoid a decrease in reading speed due to the grain boundary.
  • the first gate insulating film 127a and the third gate insulating film 127b preferably include a nitride film as a charge storage layer.
  • a stacked structure of an oxide film, a nitride film, and an oxide film may be used.
  • first and second control gates 128a and 128b are formed by the first and third gate insulating films 127a and 127b formed around and at the bottom of the first and second control gates 128a and 128b.
  • the columnar silicon layers 113 and 114 and the fin-like silicon layer 104 can be insulated.
  • first and second selection gates 132a and 132b are formed by the first and second selection gates 132a and 132b by the second and fourth gate insulating films 131a and 131b formed on the periphery and the bottom of the first and second selection gates 132a and 132b.
  • the second columnar semiconductor layers 113 and 114 and the first and second control gates 130a and 130b can be insulated.
  • the width of the first columnar silicon layer 113 in the direction perpendicular to the fin-like silicon layer 104 is perpendicular to the fin-like silicon layer 104 of the fin-like silicon layer 104 by the method for manufacturing a semiconductor device of the present invention described later.
  • the width of the second columnar silicon layer 114 in the direction perpendicular to the fin-like silicon layer 104 is the same as the width in the direction, and the width of the fin-like silicon layer 104 in the direction perpendicular to the fin-like silicon layer 104. Will be the same.
  • a fin-like silicon layer 105 formed on a silicon substrate 101 and a first insulating film 106 formed around the fin-like silicon layer 105 are provided.
  • a first columnar silicon layer 115 formed on the fin-like silicon layer 105 and a charge storage layer formed around the first columnar silicon layer 115 are included.
  • An insulating film 131a and a first selection gate 132a formed around the second gate insulating film 131a are provided.
  • the first control gate 128 a extends in a direction perpendicular to the fin-like silicon layer 105 and is formed around the first columnar silicon layer 115.
  • the first select gate 132a extends in a direction perpendicular to the fin-like silicon layer 105.
  • the first control gate 130 a extends in a direction perpendicular to the fin-like silicon layer 105.
  • Two or more first control gates 128a and 130a are arranged in a direction perpendicular to the substrate.
  • a second columnar silicon layer 116 formed on the fin-like silicon layer 105 and a charge storage layer formed around the second columnar silicon layer 116 are included.
  • the second control gate 128 b extends in a direction perpendicular to the fin-like silicon layer 105 and is formed around the second columnar silicon layer 116.
  • the second select gate 132b extends in a direction perpendicular to the fin-like silicon layer 105.
  • the first bit line 134c extending in a direction parallel to the fin-like silicon layer 105 connected to the upper portion of the first columnar silicon layer 115 is provided.
  • a second bit line 145b extending in a direction parallel to the first bit line 134c is connected to the first bit line 134c via a contact 143 (see FIG. 46A).
  • the second control gate 130 b extends in a direction perpendicular to the fin-like silicon layer 105.
  • Two or more second control gates 128b and 130b are arranged in a direction perpendicular to the substrate.
  • a first diffusion layer 125 (see FIG. 19A) formed between the first columnar silicon layer 115 and the second columnar silicon layer 116 on the fin-shaped silicon layer 105;
  • a second diffusion layer 121 (see FIG. 24A) formed on the first columnar silicon layer 115 and a third diffusion layer 122 formed on the second columnar silicon layer 116. And having.
  • a first step of forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer is shown.
  • a silicon substrate is used, but any semiconductor may be used.
  • first resists 102 and 103 for forming a fin-like silicon layer are formed on a silicon substrate 101.
  • the silicon substrate 101 is etched to form fin-like silicon layers 104 and 105.
  • the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.
  • the first resists 102 and 103 are removed.
  • a first insulating film 106 is deposited around the fin-like silicon layers 104 and 105.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) may be used as the first insulating film.
  • the first insulating film 106 is etched back to expose the upper portions of the fin-like silicon layers 104 and 105.
  • the first step of forming the fin-like semiconductor layer on the semiconductor substrate and forming the first insulating film around the fin-like semiconductor layer is shown.
  • a second insulating film is formed around the fin-like semiconductor layer, and first polysilicon is deposited and planarized on the second insulating film, and a control gate and A second resist for forming a select gate, a first columnar semiconductor layer, a second columnar semiconductor layer, and a contact wiring is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and By etching the polysilicon, the second insulating film, and the fin-like semiconductor layer, a first columnar semiconductor layer, a first dummy gate made of the first polysilicon, a second columnar semiconductor layer, and the 2 shows a second step of forming a second dummy gate made of first polysilicon.
  • second insulating films 107 and 108 are formed around the fin-like silicon layers 104 and 105.
  • the second insulating films 107 and 108 are preferably oxide films.
  • a first polysilicon 109 is deposited on the second insulating films 107 and 108 and planarized.
  • a third insulating film 110 is formed on the first polysilicon 109.
  • the third insulating film 110 is preferably a nitride film.
  • Second resists 111 and 112 for forming the layers 114 and 116 are formed in a direction perpendicular to the direction of the fin-like silicon layers 104 and 105.
  • the third insulating film 110 As shown in FIG. 11, by etching the third insulating film 110, the first polysilicon 109, the second insulating films 107 and 108, and the fin-like silicon layers 104 and 105, a first Columnar silicon layers 113 and 115, a first dummy gate 109a made of the first polysilicon, a second columnar silicon layer 114 and 116, and a second dummy gate 109b made of the first polysilicon are formed.
  • the third insulating film 110 is separated and becomes third insulating films 110a and 110b.
  • the second insulating films 107 and 108 are separated to form second insulating films 107a, 107b, 108a, and 108b.
  • the third insulating films 110a and 110b function as a hard mask.
  • the third insulating film may not be used.
  • the second resists 111 and 112 are removed.
  • the second insulating film is formed around the fin-like semiconductor layer, and the first polysilicon is deposited and planarized on the second insulating film.
  • a second resist for forming a select gate, a first columnar semiconductor layer, a second columnar semiconductor layer, and a contact wiring is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and By etching the polysilicon, the second insulating film, and the fin-like semiconductor layer, a first columnar semiconductor layer, a first dummy gate made of the first polysilicon, a second columnar semiconductor layer, and the A second step of forming a second dummy gate from the first polysilicon is shown.
  • a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate.
  • a second polysilicon is deposited around the fourth insulating film and etched, whereby the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second dummy gate are etched.
  • a third step of forming the third dummy gate and the fourth dummy gate by remaining on the side wall of the columnar semiconductor layer is shown.
  • a fourth columnar silicon layer 113, 115, a second columnar silicon layer 114, 116, a first dummy gate 109a, and a second dummy gate 109b are surrounded by a fourth layer.
  • An insulating film 117 is formed.
  • a third resist 118 is formed and etched back to expose the upper portions of the first columnar silicon layers 113 and 115 and the upper portions of the second columnar silicon layers 114 and 116.
  • impurities such as arsenic, phosphorus, and boron are implanted to form second diffusion layers 119 and 121 (see FIG. 24A) on the first columnar silicon layers 113 and 115, Third diffusion layers 120 and 122 are formed on the second columnar silicon layers 114 and 116.
  • the third resist 118 is removed.
  • the second polysilicon 123 is deposited around the fourth insulating film 117.
  • the second polysilicon 123 As shown in FIG. 18, by etching the second polysilicon 123, the first dummy gate 109a, the first columnar silicon layers 113 and 115, the second dummy gate 109b, and the second dummy gate 109a are etched.
  • a third dummy gate 123a and a fourth dummy gate 123b are formed by remaining on the side walls of the columnar silicon layers 114 and 116.
  • the fourth insulating film 117 may be separated to form fourth insulating films 117a and 117b.
  • a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate.
  • a second polysilicon is deposited around the fourth insulating film and etched, whereby the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second dummy gate are etched.
  • the third step of forming the third dummy gate and the fourth dummy gate by remaining on the side wall of the columnar semiconductor layer is shown.
  • a fourth step is shown in which a first diffusion layer is formed on the fin-like semiconductor layer and a fifth insulating film is formed around the third dummy gate and the fourth dummy gate. .
  • first diffusion layers 124 and 125 are introduced to form first diffusion layers 124 and 125 on the fin-like semiconductor layers 104 and 105.
  • an n-type diffusion layer it is preferable to introduce arsenic or phosphorus.
  • a p-type diffusion layer it is preferable to introduce boron.
  • the diffusion layer may be formed after forming a sidewall made of a fifth insulating film described later.
  • a fifth insulating film 225 is formed around the third dummy gate 123a and the fourth dummy gate 123b.
  • the fifth insulating film 225 is preferably a nitride film. After that, the fifth insulating film 225 is etched and left in a sidewall shape to form a sidewall made of the fifth insulating film, and a metal and semiconductor compound layer is formed on the first diffusion layers 124 and 125. May be formed.
  • the fourth step of forming the first diffusion layer on the fin-like semiconductor layer and forming the fifth insulating film around the third dummy gate and the fourth dummy gate is shown. It was done.
  • an interlayer insulating film is deposited and planarized, and the upper portions of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are formed. Exposed, removing the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate, and removing the second insulating film and the fourth insulating film. The 5th process is shown.
  • an interlayer insulating film 126 is deposited.
  • a contact stopper film may be used.
  • chemical mechanical polishing is performed to expose the upper portions of the first dummy gate 109a, the second dummy gate 109b, the third dummy gate 123a, and the fourth dummy gate 123b.
  • the first dummy gate 109a, the second dummy gate 109b, the third dummy gate 123a, and the fourth dummy gate 123b are removed.
  • the second insulating films 107a, 107b, 108a, 108b and the fourth insulating films 117a, 117b are removed.
  • an interlayer insulating film is deposited and planarized, and the upper portions of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are formed. Exposed, removing the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate, and removing the second insulating film and the fourth insulating film.
  • the fifth step is shown.
  • an insulating film including a charge storage layer serving as a first gate insulating film and a third gate insulating film is formed around the first columnar semiconductor layer and the second columnar semiconductor layer.
  • a gate conductive film is deposited and etched back, a first control gate is formed around the first columnar semiconductor layer, and the second control film is formed.
  • a sixth step of forming a second control gate around the columnar semiconductor layer and removing the exposed insulating film including the charge storage layer serving as the first gate insulating film and the third insulating film is shown.
  • an insulating film 127 including a charge storage layer to be a first gate insulating film 127a and a third gate insulating film 127b is formed around the first columnar silicon layers 113 and 115 and the second gate insulating film 127b. It is formed around the columnar silicon layers 114 and 116 and inside the fifth insulating film 225.
  • the insulating film 127 including the charge storage layer preferably includes a nitride film. Alternatively, a stacked structure of an oxide film, a nitride film, and an oxide film may be employed.
  • the gate conductive film 128 is deposited.
  • the gate conductive film 128 is preferably a metal.
  • the gate conductive film 128 is etched back to form a first control gate 128a around the first columnar silicon layers 113 and 115, and the second columnar silicon layers 114 and 116 are formed.
  • a second control gate 128b is formed around the periphery.
  • the insulating film 127 including the charge storage layer that becomes the exposed first gate insulating film 127a and third gate insulating film 127b is removed.
  • the insulating film 127 is separated to become a first gate insulating film 127a and a third gate insulating film 127b.
  • the insulating film including the charge storage layer which becomes the first gate insulating film and the third gate insulating film is formed around the first columnar semiconductor layer and the second columnar semiconductor layer.
  • a gate conductive film is deposited and etched back, a first control gate is formed around the first columnar semiconductor layer, and the second control film is formed.
  • a sixth step is shown in which a second control gate is formed around the columnar semiconductor layer, and the exposed insulating film including the charge storage layer serving as the first gate insulating film and the third insulating film is removed. It was.
  • the sixth step is repeated to show a step in which two or more first control gates are formed in the vertical direction on the substrate and two or more second control gates are formed in the vertical direction on the substrate.
  • the insulating film 129 including the charge storage layer to be the first gate insulating film 129a and the third gate insulating film 129b is formed on the first control gate 128a and the second control gate 128b. These are formed around the first columnar silicon layers 113 and 115, around the second columnar silicon layers 114 and 116, and inside the fifth insulating film 225.
  • the insulating film 129 including the charge storage layer preferably includes a nitride film. Alternatively, a stacked structure of an oxide film, a nitride film, and an oxide film may be employed.
  • a gate conductive film 130 is deposited.
  • the gate conductive film 130 is preferably a metal.
  • the gate conductive film 130 is etched back to form a first control gate 130a around the first columnar silicon layers 113 and 115, and the second columnar silicon layers 114 and 116 are formed.
  • a second control gate 130b is formed around the periphery of the substrate.
  • the exposed insulating film 129 including the charge storage layer to be the first gate insulating film 129a and the third gate insulating film 129b is removed.
  • the insulating film 129 is separated to become a first gate insulating film 129a and a third gate insulating film 129b.
  • the sixth step is repeated, and a step in which two or more first control gates are formed in the vertical direction on the substrate and two or more second control gates are formed in the vertical direction on the substrate is shown. .
  • the sixth step may be repeated four times.
  • a second gate insulation is formed around the first columnar semiconductor layer and on the first control gate, and around the second columnar semiconductor layer and on the second control gate.
  • the second gates are provided around the first columnar silicon layers 113 and 115 and on the first control gate 130a, and around the second columnar silicon layers 114 and 116 and on the second control gate 130b.
  • An insulating film 131 to be the insulating film 131a and the fourth gate insulating film 131b is deposited.
  • a gate conductive film 132 is deposited.
  • the gate conductive film 132 is preferably a metal.
  • etch back is performed to form the first selection gate 132a around the first columnar silicon layers 113 and 115, and the second selection around the second columnar silicon layers 114 and 116.
  • a gate 132b is formed.
  • the second gate insulation is formed around the first columnar semiconductor layer and on the first control gate, and around the second columnar semiconductor layer and on the second control gate.
  • a second interlayer insulating film 133 is deposited.
  • planarization is performed to expose the upper portions of the first columnar silicon layers 113 and 115 and the upper portions of the second columnar silicon layers 114 and 116.
  • fourth resists 135, 136, and 137 for the first bit lines 134a and 134c and the source wiring 134b are formed.
  • the metal 134 is etched to form first bit lines 134a and 134c and a source wiring 134b.
  • the fourth resists 135, 136, and 137 are removed.
  • a third interlayer insulating film 138 is formed.
  • a fifth resist 139 for forming a contact is formed.
  • the third interlayer insulating film 138 is etched to form contact holes 140 and 141.
  • the fifth resist 139 is removed.
  • a metal 145 is deposited. At this time, the contact holes 140 and 141 are filled with metal, and contacts 142 and 143 are formed.
  • sixth resists 146 and 147 for forming the second bit lines 145a and 145b are formed.
  • the metal 145 is etched to form second bit lines 145a and 145b.
  • the fifth resist 139 is removed.

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Abstract

　選択ゲートと、柱状半導体層との合わせずれをなくすことができ、基板上に形成されたフィン状半導体層上に柱状半導体層が形成される半導体装置の構造及び製造方法を提供することを課題とする。半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１の制御ゲートと、前記第１の制御ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第１の柱状半導体層の周囲に形成され、前記第１のゲート絶縁膜より上の位置に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第１の選択ゲートと、前記第１の選択ゲートは前記フィン状半導体層に直交する方向に延在するのであって、を有することを特徴とする半導体装置により、上記課題を解決する。

Description

半導体装置及び半導体装置の製造方法
　本発明は半導体装置及び半導体装置の製造方法に関する。
　近年、メモリの集積度を高めるために、メモリセルを三次元的に配置した半導体記憶装置が提案されている（例えば、特許文献１、特許文献２を参照）。
　ポリシリコン膜と酸化珪素膜を交互に形成し、メモリトランジスタの柱状の半導体を形成するためのメモリプラグホールを形成し、メモリプラグホールにアモルファスシリコン膜を堆積し、柱状のアモルファスシリコン層を形成している。その後、フォトエッチング工程により、選択ゲートトランジスタの層を分離している（例えば、特許文献１を参照）。
　また、選択ゲートトランジスタの層及びワード線が分離されていることが示されている（例えば、特許文献２を参照）。
　ポリシリコン膜と酸化珪素膜を交互に形成し、メモリトランジスタの柱状の半導体を形成するためのメモリプラグホールを形成し、メモリプラグホールにアモルファスシリコン膜を堆積し、柱状のアモルファスシリコン層を形成し、その後、フォトエッチング工程により、選択ゲートトランジスタの層を分離し、選択ゲートが柱状のアモルファスシリコン層を取り囲む構造にするためには、選択ゲートトランジスタの層の分離のためのフォトレジストは、柱状アモルファスシリコン層を覆う必要があり、マスク合わせ余裕が必要となり、一本の柱状のアモルファスシリコン層当たりの面積が増大する。
　また、アモルファスシリコンもしくは多結晶シリコンが柱状シリコン層に用いられると、結晶粒界により、電荷の移動度が低下し、読み出し速度が低下する。
　また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
特開２００７－２６６１４３号公報 特開２０１３－４６９０号公報
IEDM2007 K. Mistry et.al, pp 247-250
　そこで、選択ゲートと、柱状半導体層との合わせずれをなくすことができ、基板上に形成されたフィン状半導体層上に柱状半導体層が形成される半導体装置の構造及び製造方法を提供することを目的とする。
　本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１の制御ゲートと、前記第１の制御ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第１の柱状半導体層の周囲に形成され、前記第１のゲート絶縁膜より上の位置に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第１の選択ゲートと、前記第１の選択ゲートは前記フィン状半導体層に直交する方向に延在するのであって、を有することを特徴とする。
　また、前記フィン状半導体層上に形成された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第２の制御ゲートと、前記第２の制御ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第２の柱状半導体層の周囲に形成され、前記第３のゲート絶縁膜より上の位置に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第２の選択ゲートと、前記第２の選択ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第２の柱状半導体層上部に接続された前記フィン状半導体層に直交する方向に延在するソース配線と、を有することを特徴とする。
　また、前記第１のゲート絶縁膜は、電荷蓄積層として窒化膜を含むことを特徴とする。
　また、前記第１の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする。
　また、前記第２の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする。
　また、前記第１の柱状半導体層の前記フィン状半導体層に直交する方向の幅は前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであって、前記第１の制御ゲートの周囲と底部に形成された前記第１のゲート絶縁膜と、を有することを特徴とする。
　また、前記第２の柱状半導体層の前記フィン状半導体層に直交する方向の幅は前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであって、前記第２の制御ゲートの周囲と底部に形成された前記第３のゲート絶縁膜と、を有することを特徴とする。
　また、前記フィン状半導体層上部の前記第１の柱状半導体層と前記第２の柱状半導体層との間に形成された第１の拡散層を有し、前記第１の柱状半導体層の上部に形成された第２の拡散層と、前記第２の柱状半導体層の上部に形成された第３の拡散層と、を有することを特徴とする。
　また、前記第１の選択ゲートの周囲と底部に形成された前記第２のゲート絶縁膜と、
を有することを特徴とする。
　また、前記第２の選択ゲートの周囲と底部に形成された前記第４のゲート絶縁膜と、
を有することを特徴とする。
　また、本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、制御ゲートと選択ゲートと第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、前記フィン状半導体層上部に第１の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成する第４工程と、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去する第５工程と、前記第５工程の後、第１のゲート絶縁膜と第３のゲート絶縁膜となる電荷蓄積層を含む絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、ゲート導電膜を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の制御ゲートを形成し、前記第２の柱状半導体層の周囲に第２の制御ゲートを形成し、露出した前記第１のゲート絶縁膜と前記第３の絶縁膜となる前記電荷蓄積層を含む絶縁膜を除去する第６工程と、前記第６工程の後、前記第１の柱状半導体層周囲と前記第１の制御ゲート上と、前記第２の柱状半導体層周囲と前記第２の制御ゲート上に第２のゲート絶縁膜と第４のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の選択ゲートを形成し、前記第２の柱状半導体層の周囲に第２の選択ゲートを形成する第７工程を有することを特徴とする。
　また、前記第６工程が二回以上繰り返されることを特徴とする。
　また、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。
　また、前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第２の拡散層を形成し、前記第２の柱状半導体層上部に第３の拡散層を形成することを特徴とする。
　本発明によれば、選択ゲートと、柱状半導体層との合わせずれをなくすことができ、基板上に形成されたフィン状半導体層上に柱状半導体層が形成される半導体装置の構造及び製造方法を提供することができる。
　制御ゲート端部及び選択ゲート端部は別途加工をする必要があるが、２個のマスクで、自己整合で、フィン状半導体層、柱状半導体層、制御ゲート、選択ゲートを形成することができる。
　選択ゲートと、柱状半導体層との合わせずれをなくすことができる。さらに、制御ゲートと、柱状半導体層との合わせずれをなくすことができる。従って、柱状半導体層当たりの面積を縮小することができる。
　また、基板上に形成されたフィン状半導体層上に柱状半導体層が形成されるため、柱状半導体層は、単結晶であり、電荷の移動度が粒界により低下することを回避することができ、粒界により読み出し速度が低下することを回避することができる。
　また、ポリシリコンで第１のダミーゲートと第２のダミーゲートと第３のダミーゲートと第４のダミーゲートとを作成し、その後、層間絶縁膜を堆積後、化学機械研磨により第１のダミーゲートと第２のダミーゲートと第３のダミーゲートと第４のダミーゲートとを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、金属を制御ゲートと選択ゲートに用いたＳＧＴ型フラッシュメモリを容易に形成できる。
　また、制御ゲートの周囲と底部に形成されたゲート絶縁膜により、制御ゲートは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。
　また、選択ゲートの周囲と底部に形成されたゲート絶縁膜により、選択ゲートは、柱状半導体層と制御ゲートとから絶縁をすることができる。
　また、フィン状半導体層の周囲に形成された第１の絶縁膜により素子分離がなされるため、第１の柱状半導体層とフィン状半導体層と第２の柱状半導体層とで、メモリストリングスを形成することができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　以下に半導体装置の構造を図１に示す。
　図１（ｂ）（ｃ）には、この半導体装置の構造が、シリコン基板１０１上に形成されたフィン状シリコン層１０４と、前記フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６とを有することを示している。
　図１（ｂ）を参照すると、前記フィン状シリコン層１０４上に形成された第１の柱状シリコン層１１３と、前記第１の柱状シリコン層１１３の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２７ａと、前記第１のゲート絶縁膜１２７ａの周囲に形成された第１の制御ゲート１２８ａと、前記第１のゲート絶縁膜１２７ａより上の位置に形成された第２のゲート絶縁膜１３１ａと、前記第２のゲート絶縁膜１３１ａの周囲に形成された第１の選択ゲート１３２ａと、を有する。前記第１の制御ゲート１２８ａは前記フィン状シリコン層１０４に直交する方向に延在し、前記第１の柱状シリコン層１１３の周囲に形成される。前記第１の選択ゲート１３２ａは前記フィン状シリコン層１０４に直交する方向に延在する。
　また、第１のゲート絶縁膜１２７ａと第１の制御ゲート１２８ａより上の位置に、前記第１の柱状シリコン層１１３の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２９ａと、前記第１のゲート絶縁膜１２９ａの周囲に形成された第１の制御ゲート１３０ａと、を有する。前記第１の制御ゲート１３０ａは前記フィン状シリコン層１０４に直交する方向に延在する。前記第１の制御ゲート１２８ａ、１３０ａは、前記基板に垂直方向に２つ以上配置されている。
　図１（ｃ）に示すように、前記フィン状シリコン層１０４上に形成された第２の柱状シリコン層１１４と、前記第２の柱状シリコン層１１４の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２７ｂと、前記第３のゲート絶縁膜１２７ｂの周囲に形成された第２の制御ゲート１２８ｂと、前記第３のゲート絶縁膜１２７ｂより上の位置に形成された第４のゲート絶縁膜１３１ｂと、前記第４のゲート絶縁膜１３１ｂの周囲に形成された第２の選択ゲート１３２ｂと、前記第２の柱状シリコン層１１４上部に接続された前記フィン状シリコン層１０４に直交する方向に延在するソース配線１３４ｂと、を有する。ここで、前記第２の制御ゲート１２８ｂは前記フィン状シリコン層１０４に直交する方向に延在し、前記第２の柱状シリコン層１１４の周囲に形成される。前記第２の選択ゲート１３２ｂは前記フィン状シリコン層１０４に直交する方向に延在する。
　また、第１の柱状シリコン層１１３上部に接続されたフィン状シリコン層１０４に平行な方向に延在する第１のビット線１３４ａを有する。
　また、第１のビット線１３４ａにコンタクト１４２を介して接続された、第１のビット線１３４ａに平行な方向に延在する第２のビット線１４５ａを有する。
　また、第３のゲート絶縁膜１２７ｂと第２の制御ゲート１２８ｂより上の位置に、前記第２の柱状シリコン層１１４の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２９ｂと、前記第３のゲート絶縁膜１２９ｂの周囲に形成された第２の制御ゲート１３０ｂと、を有する。前記第２の制御ゲート１３０ｂは前記フィン状シリコン層１０４に直交する方向に延在する。前記第２の制御ゲート１２８ｂ、１３０ｂは、前記基板に垂直方向に２つ以上配置されている。
　前記フィン状シリコン層１０４上部の前記第１の柱状シリコン層１１３と前記第２の柱状シリコン層１１４との間に形成された第１の拡散層１２４を有し、前記第１の柱状シリコン層１１３の上部に形成された第２の拡散層１１９と、前記第２の柱状シリコン層１１４の上部に形成された第３の拡散層１２０と、を有する。
　基板上に形成されたフィン状シリコン層１０４上に第１と第２の柱状シリコン層１１３、１１４が形成されるため、第１と第２の柱状シリコン層１１３、１１４は、単結晶であり、電荷の移動度が粒界により低下することを回避することができ、粒界により読み出し速度が低下することを回避することができる。
　また、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６により素子分離がなされるため、第１の柱状シリコン層１１３とフィン状シリコン層１０４と第２の柱状シリコン層１１４とで、メモリストリングスを形成することができる。
　また、第１のゲート絶縁膜１２７ａ、第３のゲート絶縁膜１２７ｂは、電荷蓄積層として窒化膜を含むことが好ましい。酸化膜、窒化膜、酸化膜の積層構造としてもよい。
　また、第１と第２の制御ゲート１２８ａ、１２８ｂの周囲と底部に形成された第１と第３のゲート絶縁膜１２７ａ、１２７ｂにより、第１の制御ゲート１２８ａ、１２８ｂは、第１と第２の柱状シリコン層１１３、１１４とフィン状シリコン層１０４とから絶縁をすることができる。
　また、第１と第２の選択ゲート１３２ａ、１３２ｂの周囲と底部に形成された第２と第４のゲート絶縁膜１３１ａ、１３１ｂにより、第１と第２の選択ゲート１３２ａ、１３２ｂは、第１と第２の柱状半導体層１１３、１１４と第１と第２の制御ゲート１３０ａ、１３０ｂとから絶縁をすることができる。
　後述の本発明の半導体装置の製造方法により、前記第１の柱状シリコン層１１３の前記フィン状シリコン層１０４に直交する方向の幅は前記フィン状シリコン層１０４の前記フィン状シリコン層１０４に直交する方向の幅と同じであって、前記第２の柱状シリコン層１１４の前記フィン状シリコン層１０４に直交する方向の幅は前記フィン状シリコン層１０４の前記フィン状シリコン層に直交する方向の幅１０４と同じとなる。
　図１（ａ）に示すように、シリコン基板１０１上に形成されたフィン状シリコン層１０５と、前記フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６とを有する。
　図１（ｂ）に示すように、前記フィン状シリコン層１０５上に形成された第１の柱状シリコン層１１５と、前記第１の柱状シリコン層１１５の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２７ａと、前記第１のゲート絶縁膜１２７ａの周囲に形成された第１の制御ゲート１２８ａと、前記第１のゲート絶縁膜１２７ａより上の位置に形成された第２のゲート絶縁膜１３１ａと、前記第２のゲート絶縁膜１３１ａの周囲に形成された第１の選択ゲート１３２ａと、を有する。前記第１の制御ゲート１２８ａは前記フィン状シリコン層１０５に直交する方向に延在し、前記第１の柱状シリコン層１１５の周囲に形成される。前記第１の選択ゲート１３２ａは前記フィン状シリコン層１０５に直交する方向に延在する。
　また、第１のゲート絶縁膜１２７ａと第１の制御ゲート１２８ａより上の位置に、前記第１の柱状シリコン層１１５の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２９ａと、前記第１のゲート絶縁膜１２９ａの周囲に形成された第１の制御ゲート１３０ａと、を有する。前記第１の制御ゲート１３０ａは前記フィン状シリコン層１０５に直交する方向に延在する。前記第１の制御ゲート１２８ａ、１３０ａは、前記基板に垂直方向に２つ以上配置されている。
　図１（ｃ）に示すように、前記フィン状シリコン層１０５上に形成された第２の柱状シリコン層１１６と、前記第２の柱状シリコン層１１６の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２７ｂと、前記第３のゲート絶縁膜１２７ｂの周囲に形成された第２の制御ゲート１２８ｂと、前記第３のゲート絶縁膜１２７ｂより上の位置に形成された第４のゲート絶縁膜１３１ｂと、前記第４のゲート絶縁膜１３１ｂの周囲に形成された第２の選択ゲート１３２ｂと、前記第２の柱状シリコン層１１６上部に接続された前記フィン状シリコン層１０５に直交する方向に延在するソース配線１３４ｂと、を有する。前記第２の制御ゲート１２８ｂは前記フィン状シリコン層１０５に直交する方向に延在し、前記第２の柱状シリコン層１１６の周囲に形成される。前記第２の選択ゲート１３２ｂは前記フィン状シリコン層１０５に直交する方向に延在する。
　また、第１の柱状シリコン層１１５上部に接続されたフィン状シリコン層１０５に平行な方向に延在する第１のビット線１３４ｃを有する。
　また、第１のビット線１３４ｃにコンタクト１４３（図４６（ａ）参照）を介して接続された、第１のビット線１３４ｃに平行な方向に延在する第２のビット線１４５ｂを有する。
　また、第３のゲート絶縁膜１２７ｂと第２の制御ゲート１２８ｂより上の位置に、前記第２の柱状シリコン層１１６の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２９ｂと、前記第３のゲート絶縁膜１２９ｂの周囲に形成された第２の制御ゲート１３０ｂと、を有する。前記第２の制御ゲート１３０ｂは前記フィン状シリコン層１０５に直交する方向に延在する。前記第２の制御ゲート１２８ｂ、１３０ｂは、前記基板に垂直方向に２つ以上配置されている。
　前記フィン状シリコン層１０５上部の前記第１の柱状シリコン層１１５と前記第２の柱状シリコン層１１６との間に形成された第１の拡散層１２５（図１９（ａ）参照）を有し、前記第１の柱状シリコン層１１５の上部に形成された第２の拡散層１２１（図２４（ａ）参照）と、前記第２の柱状シリコン層１１６の上部に形成された第３の拡散層１２２と、を有する。
　以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図２～図４９を参照して説明する。
　まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。
　図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。
　図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
　図４に示すように、第１のレジスト１０２、１０３を除去する。
　図５に示すように、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
　図６に示すように、第１の絶縁膜１０６をエッチバックし、フィン状シリコン層１０４、１０５の上部を露出する。
　以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
　　次に、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、制御ゲートと選択ゲートと第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
　図７に示すように、前記フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。
　図８に示すように、前記第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。
　図９に示すように、前記第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。
　図１０に示すように、第１と第２の制御ゲート１２８ａ、１２８ｂ、１３０ａ、１３０ｂと第１と第２の選択ゲート１３２ａ、１３２ｂと第１の柱状シリコン層１１３、１１５と第２の柱状半導体層１１４、１１６を形成するための第２のレジスト１１１、１１２を、前記フィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。
　図１１に示すように、前記第３の絶縁膜１１０と前記第１のポリシリコン１０９と前記第２の絶縁膜１０７、１０８と前記フィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１１３、１１５と前記第１のポリシリコンによる第１のダミーゲート１０９ａと第２の柱状シリコン層１１４、１１６と前記第１のポリシリコンによる第２のダミーゲート１０９ｂを形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１０ａ、１１０ｂとなる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂとなる。このとき、第２のレジスト１１１、１１２がエッチング中に除去された場合、第３の絶縁膜１１０ａ、１１０ｂがハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
　図１２に示すように、第２のレジスト１１１、１１２を除去する。
　以上により、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、制御ゲートと選択ゲートと第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
　次に、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
　図１３に示すように、前記第１の柱状シリコン層１１３、１１５と前記第２の柱状シリコン層１１４、１１６と前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂの周囲に第４の絶縁膜１１７を形成する。
　図１４に示すように、第３のレジスト１１８を形成し、エッチバックを行い、第１の柱状シリコン層１１３、１１５上部と第２の柱状シリコン層１１４、１１６上部を露出する。
　図１５に示すように、砒素やリン、ボロンといった不純物の注入を行い、第１の柱状シリコン層１１３、１１５上部に第２の拡散層１１９、１２１（図２４（ａ）参照）を形成し、第２の柱状シリコン層１１４、１１６上部に第３の拡散層１２０、１２２を形成する。
　図１６に示すように、第３のレジスト１１８を除去する。
　図１７に示すように、第４の絶縁膜１１７の周囲に第２のポリシリコン１２３を堆積する。
　図１８に示すように、第２のポリシリコン１２３をエッチングすることにより、前記第１のダミーゲート１０９ａと前記第１の柱状シリコン層１１３、１１５と前記第２のダミーゲート１０９ｂと前記第２の柱状シリコン層１１４、１１６の側壁に残存させ、第３のダミーゲート１２３ａと第４のダミーゲート１２３ｂを形成する。このとき、第４の絶縁膜１１７は分離され、第４の絶縁膜１１７ａ、１１７ｂとなってもよい。
　以上により、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
　次に、前記フィン状半導体層上部に第１の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成する第４工程を示す。
　図１９に示すように、不純物を導入し、前記フィン状半導体層１０４、１０５上部に第１の拡散層１２４、１２５を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
　図２０に示すように、前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとの周囲に、第５の絶縁膜２２５を形成する。第５の絶縁膜２２５は、窒化膜が好ましい。この後、第５の絶縁膜２２５をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、第１の拡散層１２４、１２５上に金属と半導体の化合物層を形成してもよい。
　以上により、前記フィン状半導体層上部に第１の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成する第４工程が示された。
　次に、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去する第５工程を示す。
　図２１に示すように、層間絶縁膜１２６を堆積する。コンタクトストッパ膜を用いてもよい。
　図２２に示すように、化学機械研磨し、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとの上部を露出する。
　図２３に示すように、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとを除去する。
　図２４に示すように、前記第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂと前記第４の絶縁膜１１７ａ、１１７ｂを除去する。
　以上により、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去する第５工程が示された。
　次に、前記第５工程の後、第１のゲート絶縁膜と第３のゲート絶縁膜となる電荷蓄積層を含む絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、ゲート導電膜を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の制御ゲートを形成し、前記第２の柱状半導体層の周囲に第２の制御ゲートを形成し、露出した前記第１のゲート絶縁膜と前記第３の絶縁膜となる前記電荷蓄積層を含む絶縁膜を除去する第６工程を示す。
　図２５に示すように、第１のゲート絶縁膜１２７ａと第３のゲート絶縁膜１２７ｂとなる電荷蓄積層を含む絶縁膜１２７を前記第１の柱状シリコン層１１３、１１５の周囲と前記第２の柱状シリコン層１１４、１１６の周囲と前記第５の絶縁膜２２５の内側に形成する。電荷蓄積層を含む絶縁膜１２７は、窒化膜を含むことが好ましい。また、酸化膜、窒化膜、酸化膜の積層構造としてもよい。
　図２６に示すように、ゲート導電膜１２８を堆積する。ゲート導電膜１２８は、金属であることが好ましい。
　図２７に示すように、ゲート導電膜１２８のエッチバックを行い、前記第１の柱状シリコン層１１３、１１５の周囲に第１の制御ゲート１２８ａを形成し、前記第２の柱状シリコン層１１４、１１６の周囲に第２の制御ゲート１２８ｂを形成する。
　図２８に示すように、露出した第１のゲート絶縁膜１２７ａと第３のゲート絶縁膜１２７ｂとなる電荷蓄積層を含む絶縁膜１２７を除去する。絶縁膜１２７は分離され、第１のゲート絶縁膜１２７ａと第３のゲート絶縁膜１２７ｂとなる。
　以上により、前記第５工程の後、第１のゲート絶縁膜と第３のゲート絶縁膜となる電荷蓄積層を含む絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、ゲート導電膜を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の制御ゲートを形成し、前記第２の柱状半導体層の周囲に第２の制御ゲートを形成し、露出した前記第１のゲート絶縁膜と前記第３の絶縁膜となる前記電荷蓄積層を含む絶縁膜を除去する第６工程が示された。
　次に、第６工程を繰り返し、第１の制御ゲートが、基板に垂直方向に２つ以上形成され、第２の制御ゲートが、基板に垂直方向に２つ以上形成される工程を示す。
　図２９に示すように、第１のゲート絶縁膜１２９ａと第３のゲート絶縁膜１２９ｂとなる電荷蓄積層を含む絶縁膜１２９を、第１の制御ゲート１２８ａ、第２の制御ゲート１２８ｂの上と、前記第１の柱状シリコン層１１３、１１５の周囲と前記第２の柱状シリコン層１１４、１１６の周囲と前記第５の絶縁膜２２５の内側に形成する。電荷蓄積層を含む絶縁膜１２９は、窒化膜を含むことが好ましい。また、酸化膜、窒化膜、酸化膜の積層構造としてもよい。
　図３０に示すように、ゲート導電膜１３０を堆積する。ゲート導電膜１３０は、金属であることが好ましい。
　図３１に示すように、ゲート導電膜１３０のエッチバックを行い、前記第１の柱状シリコン層１１３、１１５の周囲に第１の制御ゲート１３０ａを形成し、前記第２の柱状シリコン層１１４、１１６の周囲に第２の制御ゲート１３０ｂを形成する。
　図３２に示すように、露出した第１のゲート絶縁膜１２９ａと第３のゲート絶縁膜１２９ｂとなる電荷蓄積層を含む絶縁膜１２９を除去する。絶縁膜１２９は分離され、第１のゲート絶縁膜１２９ａと第３のゲート絶縁膜１２９ｂとなる。
　以上により、第６工程を繰り返し、第１の制御ゲートが、基板に垂直方向に２つ以上形成され、第２の制御ゲートが、基板に垂直方向に２つ以上形成される工程が示された。第１と第２の制御ゲートを基板に垂直方向に４つ以上形成するには、第６工程を４回繰り返せばよい。
　次に、前記第６工程の後、前記第１の柱状半導体層周囲と前記第１の制御ゲート上と、前記第２の柱状半導体層周囲と前記第２の制御ゲート上に第２のゲート絶縁膜と第４のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の選択ゲートを形成し、前記第２の柱状半導体層の周囲に第２の選択ゲートを形成する第７工程を示す。
　図３３に示すように、第１の柱状シリコン層１１３、１１５周囲と第１の制御ゲート１３０ａ上と、第２の柱状シリコン層１１４、１１６周囲と第２の制御ゲート１３０ｂ上に第２のゲート絶縁膜１３１ａと第４のゲート絶縁膜１３１ｂとなる絶縁膜１３１を堆積する。
　図３４に示すように、ゲート導電膜１３２を堆積する。ゲート導電膜１３２は、金属であることが好ましい。
　図３５に示すように、エッチバックを行い、第１の柱状シリコン層１１３、１１５の周囲に第１の選択ゲート１３２ａを形成し、第２の柱状シリコン層１１４、１１６の周囲に第２の選択ゲート１３２ｂを形成する。
　以上により、前記第６工程の後、前記第１の柱状半導体層周囲と前記第１の制御ゲート上と、前記第２の柱状半導体層周囲と前記第２の制御ゲート上に第２のゲート絶縁膜と第４のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の選択ゲートを形成し、前記第２の柱状半導体層の周囲に第２の選択ゲートを形成する第７工程が示された。
　次に、配線層を形成する工程を示す。
　図３６に示すように、第２の層間絶縁膜１３３を堆積する。
　図３７に示すように、平坦化を行い、第１の柱状シリコン層１１３、１１５上部と、第２の柱状シリコン層１１４、１１６上部を露出する。
　図３８に示すように、金属１３４を堆積する。
　図３９に示すように、第１のビット線１３４ａ、１３４ｃ、ソース配線１３４ｂのための第４のレジスト１３５、１３６、１３７を形成する。
　図４０に示すように、金属１３４をエッチングし、第１のビット線１３４ａ、１３４ｃ、ソース配線１３４ｂを形成する。
　図４１に示すように、第４のレジスト１３５、１３６、１３７を除去する。
　図４２に示すように、第３の層間絶縁膜１３８を形成する。
　図４３に示すように、コンタクトを形成するための第５のレジスト１３９を形成する。
　図４４に示すように、第３の層間絶縁膜１３８をエッチングし、コンタクト孔１４０、１４１を形成する。
　図４５に示すように、第５のレジスト１３９を除去する。
　図４６に示すように、金属１４５を堆積する。このとき、コンタクト孔１４０、１４１に金属が埋め込まれ、コンタクト１４２、１４３が形成される。
　図４７に示すように、第２のビット線１４５ａ、１４５ｂを形成するための第６のレジスト１４６、１４７を形成する。
　図４８に示すように、金属１４５をエッチングし、第２のビット線１４５ａ、１４５ｂを形成する。
　図４９に示すように、第５のレジスト１３９を除去する。
　以上により、配線層を形成する工程が示された。
　以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．フィン状シリコン層
１０５．フィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０７ａ．第２の絶縁膜
１０７ｂ．第２の絶縁膜
１０８．第２の絶縁膜
１０８ａ．第２の絶縁膜
１０８ｂ．第２の絶縁膜
１０９．第１のポリシリコン
１０９ａ．第１のダミーゲート
１０９ｂ．第２のダミーゲート
１１０．第３の絶縁膜
１１０ａ．第３の絶縁膜
１１０ｂ．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第１の柱状シリコン層
１１４．第２の柱状シリコン層
１１５．第１の柱状シリコン層
１１６．第２の柱状シリコン層
１１７．第４の絶縁膜
１１７ａ．第４の絶縁膜
１１７ｂ．第４の絶縁膜
１１８．第３のレジスト
１１９．第２の拡散層
１２０．第３の拡散層
１２１．第２の拡散層
１２２．第３の拡散層
１２３．第２のポリシリコン
１２３ａ．第３のダミーゲート
１２３ｂ．第４のダミーゲート
１２４．第１の拡散層
１２５．第１の拡散層
１２６．層間絶縁膜
１２７．絶縁膜
１２７ａ．第１のゲート絶縁膜
１２７ｂ．第３のゲート絶縁膜
１２８．ゲート導電膜
１２８ａ．第１の制御ゲート
１２８ｂ．第２の制御ゲート
１２９．絶縁膜
１２９ａ．第１のゲート絶縁膜
１２９ｂ．第３のゲート絶縁膜
１３０．ゲート導電膜
１３０ａ．第１の制御ゲート
１３０ｂ．第２の制御ゲート
１３１．絶縁膜
１３１ａ．第２のゲート絶縁膜
１３１ｂ．第４のゲート絶縁膜
１３２．ゲート導電膜
１３２ａ．第１の選択ゲート
１３２ｂ．第２の選択ゲート
１３３．第２の層間絶縁膜
１３４．金属
１３４ａ．第１のビット線
１３４ｂ．ソース配線
１３４ｃ．第１のビット線
１３５．第４のレジスト
１３６．第４のレジスト
１３７．第４のレジスト
１３８．第３の層間絶縁膜
１３９．第５のレジスト
１４０．コンタクト孔
１４１．コンタクト孔
１４２．コンタクト
１４３．コンタクト
１４５．金属
１４５ａ．第２のビット線
１４５ｂ．第２のビット線
１４６．第６のレジスト
１４７．第６のレジスト
２２５．第５の絶縁膜

Claims (14)

  1. 　半導体基板上に形成されたフィン状半導体層と、
    　前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    　前記フィン状半導体層上に形成された第１の柱状半導体層と、
    　前記第１の柱状半導体層の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜の周囲に形成された第１の制御ゲートと、ここで、前記第１の制御ゲートは前記フィン状半導体層に直交する方向に延在し、
    　前記第１の柱状半導体層の周囲に形成され、前記第１のゲート絶縁膜より上の位置に形成された第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜の周囲に形成された第１の選択ゲートと、ここで、前記第１の選択ゲートは前記フィン状半導体層に直交する方向に延在し、
    　を有することを特徴とする半導体装置。
  2. 　前記フィン状半導体層上に形成された第２の柱状半導体層と、
    　前記第２の柱状半導体層の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜と、
    　前記第３のゲート絶縁膜の周囲に形成された第２の制御ゲートと、ここで、前記第２の制御ゲートは前記フィン状半導体層に直交する方向に延在し、
    　前記第２の柱状半導体層の周囲に形成され、前記第３のゲート絶縁膜より上の位置に形成された第４のゲート絶縁膜と、
    　前記第４のゲート絶縁膜の周囲に形成された第２の選択ゲートと、ここで、前記第２の選択ゲートは前記フィン状半導体層に直交する方向に延在し、
    　前記第２の柱状半導体層上部に接続された前記フィン状半導体層に直交する方向に延在するソース配線と、
    　を有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１のゲート絶縁膜は、電荷蓄積層として窒化膜を含むことを特徴とする請求項１または２に記載の半導体装置。
  4. 　前記第１の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第２の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする請求項２に記載の半導体装置。
  6. 　前記第１の柱状半導体層の前記フィン状半導体層に直交する方向の幅は、前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであって、
    　前記第１の制御ゲートの周囲と底部に形成された前記第１のゲート絶縁膜と、
    を有することを特徴とする請求項１または２に記載の半導体装置。
  7. 　前記第２の柱状半導体層の前記フィン状半導体層に直交する方向の幅は、前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであって、
    　前記第２の制御ゲートの周囲と底部に形成された前記第３のゲート絶縁膜と、
    　を有することを特徴とする請求項２に記載の半導体装置。
  8. 　前記フィン状半導体層上部の前記第１の柱状半導体層と前記第２の柱状半導体層との間に形成された第１の拡散層を有し、
    　前記第１の柱状半導体層の上部に形成された第２の拡散層と、前記第２の柱状半導体層の上部に形成された第３の拡散層と、
    　を有することを特徴とする請求項２に記載の半導体装置。
  9. 　前記第１の選択ゲートの周囲と底部に形成された前記第２のゲート絶縁膜と、
    を有することを特徴とする請求項１または２に記載の半導体装置。
  10. 　前記第２の選択ゲートの周囲と底部に形成された前記第４のゲート絶縁膜と、
    を有することを特徴とする請求項２に記載の半導体装置。
  11. 　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    　前記第１工程の後、
    　前記フィン状半導体層の周囲に第２の絶縁膜を形成し、
    　前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、
    　制御ゲートと選択ゲートと第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、
    　前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
    　前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
    　前記フィン状半導体層上部に第１の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成する第４工程と、
    　前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去する第５工程と、
    　前記第５工程の後、
    　第１のゲート絶縁膜と第３のゲート絶縁膜となる電荷蓄積層を含む絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、ゲート導電膜を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の制御ゲートを形成し、前記第２の柱状半導体層の周囲に第２の制御ゲートを形成し、露出した前記第１のゲート絶縁膜と前記第３の絶縁膜となる前記電荷蓄積層を含む絶縁膜を除去する第６工程と、
    　前記第６工程の後、
    　前記第１の柱状半導体層周囲と前記第１の制御ゲート上と、前記第２の柱状半導体層周囲と前記第２の制御ゲート上に第２のゲート絶縁膜と第４のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の選択ゲートを形成し、前記第２の柱状半導体層の周囲に第２の選択ゲートを形成する第７工程を有することを特徴とする半導体装置の製造方法。
  12. 　前記第６工程が二回以上繰り返されることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 　前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
  14. 　前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第２の拡散層を形成し、前記第２の柱状半導体層上部に第３の拡散層を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12317475B2 (en) 2021-04-15 2025-05-27 Unisantis Electronics Singapore Pte. Ltd. Semiconductor element memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021274A (ja) * 2011-07-14 2013-01-31 Toshiba Corp 半導体装置
WO2013069102A1 (ja) * 2011-11-09 2013-05-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
WO2013080378A1 (ja) * 2011-12-02 2013-06-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法と半導体装置
WO2013171908A1 (ja) * 2012-05-18 2013-11-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021274A (ja) * 2011-07-14 2013-01-31 Toshiba Corp 半導体装置
WO2013069102A1 (ja) * 2011-11-09 2013-05-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
WO2013080378A1 (ja) * 2011-12-02 2013-06-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法と半導体装置
WO2013171908A1 (ja) * 2012-05-18 2013-11-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12317475B2 (en) 2021-04-15 2025-05-27 Unisantis Electronics Singapore Pte. Ltd. Semiconductor element memory device

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