WO2014061231A1

WO2014061231A1 - ゲートドライバ集積回路およびそれを用いた画像表示装置

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Abstract

　画像表示装置（１０）の表示画面（２２２）は、ＥＬ素子（Ｄ２０）と、ゲート信号線（２２）と接続されたトランジスタ（Ｑ２２）と、ゲート信号線（２３）と接続されたトランジスタ（Ｑ２３）と、駆動用トランジスタ（Ｑ２０）とを有する画素回路（１２）がマトリックス状に配置されている。第１のゲート駆動回路（１４）のゲート信号線駆動部（３２Ｂ）は、ゲート信号線（２２）に制御電圧を印加し、第１のゲート駆動回路（１４）のゲート信号線駆動部（３２Ａ）は、ゲート信号線（２３）に制御電圧を印加する。第２のゲート駆動回路（１５）のゲート信号線駆動部（３２Ｂ）は、ゲート信号線（２２）に制御電圧を印加する。ゲート信号線（２２）には、オン電圧、第１のオフ電圧、および第２のオフ電圧が順次印加される。ゲート信号線（２３）には、オン電圧および第１のオフ電圧が順次印加される。

Description

ゲートドライバ集積回路およびそれを用いた画像表示装置

　本開示は、電流発光素子を用いたアクティブマトリクス型の画像表示装置および画像表示装置に用いるゲートドライバ集積回路（ゲートドライブＩＣ）に関する。

　近年、ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を有する画素回路を行列状に配置した画像表示パネル、およびそれを用いた画像表示装置が商品化されている。ＥＬ素子は、アノード電極およびカソード電極間に形成された発光層に電流を流すことにより発光する。

　画素回路のそれぞれには複数のトランジスタが形成されている。また、画像表示パネルには、画素回路のそれぞれのトランジスタを制御するための複数種類のゲート信号線が形成されている。これらのゲート信号線には負荷容量の大きいものや比較的負荷容量の小さいものがある。またそれぞれのゲート信号線に印加する制御信号に要求されるスルーレートも異なる。例えば、画像信号電圧を画素回路に供給するゲート信号線は高速のスルーレートが要求されるが、ＥＬ素子に流す電流を制御するゲート信号線は比較的遅いスルーレートでも十分である。

　負荷容量の大きなゲート信号線を高速のスルーレートで駆動する方法として、例えば特許文献１には、スイッチング素子を制御する走査期間の駆動波形に、スイッチング素子を高速にてオンまたはオフにするための駆動波形部と、これに続いて、スイッチング素子をオンまたはオフ状態に保持するための保持波形部とを有する駆動波形が開示されている。また、特許文献２には、１本のゲート信号線の両端から同一の駆動波形を印加する、いわゆる両側駆動を行う画像表示装置が開示されている。

特開２００１－２６４７３１号公報特開２０１２－０６８５９２号公報

　本開示は、高速で駆動すべきゲート信号線および両側駆動すべきゲート信号線の数にかかわらず、また、ゲート信号線の配列にかかわらず使用できる汎用性の高いゲートドライバ集積回路（ゲートドライブＩＣ）を有する画像表示装置を提供する。

　本開示の一態様に係る画像表示装置は、発光素子と第１のスイッチ用トランジスタと、第２のスイッチ用トランジスタと、前記発光素子に電流を供給する駆動用トランジスタとを有する画素が、マトリックス状に配置された表示画面と、画素の行ごとに配置され、第１のスイッチ用トランジスタと接続された第１のゲート信号線と、画素の行ごとに配置され、第２のスイッチ用トランジスタと接続された第２のゲート信号線と、画素の列ごとに配置されたソース信号線と、前記第１のゲート信号線および前記第２のゲート信号線に、制御電圧を印加するゲートドライバ回路と、前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、前記ゲートドライバ回路は、オン電圧、第１のオフ電圧、および第２のオフ電圧の、３つの電圧のいずれかである第１の制御電圧を、前記第１のゲート信号線に出力し、オン電圧および第１のオフ電圧の、２つの電圧のいずれかである第２の制御電圧を、前記第２のゲート信号線に出力することを特徴とするものである。

　また、本開示の一態様の係るゲートドライバ集積回路（ゲートドライブＩＣ）は、シフトレジスタ回路および出力回路を有する複数のゲート信号線駆動回路と、オン電圧が入力されるオン電圧入力端子と、第１のオフ電圧が入力される第１のオフ電圧入力端子と、第２のオフ電圧が入力される第２のオフ電圧入力端子と、動作モード設定端子とを具備し、前記ゲートドライバ集積回路は、前記オン電圧と前記第１のオフ電圧とからなる走査信号を出力する第１の動作モードと、前記オン電圧と前記第１のオフ電圧と前記第２のオフ電圧とからなる走査信号を出力する第２の動作モードとを有し、前記動作モード設定端子に印加した信号により、前記第１の動作モードまたは前記第２の動作モードを選択することを特徴とするものである。主として、本開示の一態様に係るゲートドライバ集積回路は、本発明の画像表示装置において、ゲート信号線の駆動ＩＣとして用いられる。

　本開示に係る画像表示装置によれば、高速で駆動すべきゲート信号線および両側駆動すべきゲート信号線の数にかかわらず、また、ゲート信号線の配列にかかわらず使用できる汎用性の高いゲートドライバ集積回路を有する画像表示装置を提供することが可能となる。

図１は、実施の形態１に係る画像表示装置の構成を示す模式図である。図２は、実施の形態１に係る画像表示装置の画素回路の回路図である。図３は、実施の形態１に係るゲート駆動回路と画素回路との接続状態を表す説明図である。図４は、画像表示パネル、ゲート駆動回路およびソース駆動回路などの配置関係を表す図である。図５は、実施の形態１に係る画素回路の書込期間における動作を説明するための図である。図６は、実施の形態１に係る画素回路の表示期間における動作を説明するための図である。図７は、実施の形態１に係る画像表示装置の動作を示すタイミングチャートである。図８は、実施の形態１に係る画像表示装置の画像信号電圧、書込制御信号および表示制御信号のタイミングチャートである。図９は、ゲート電圧３値駆動の第１の例を表すゲート信号線のタイミングチャートである。図１０は、実施の形態１に係るゲートドライバＩＣの回路構成図である。図１１は、ゲート電圧３値駆動の第２の例を表すゲート信号線のタイミングチャートである。図１２は、実施の形態１の第１の変形例に係る画像表示装置の画素回路の回路図である。図１３は、ゲート電圧２値駆動の例を表すゲート信号線のタイミングチャートである。図１４は、ゲート電圧３値駆動の第３の例を表すゲート信号線のタイミングチャートである。図１５は、ゲート電圧３値駆動の第４の例を表すゲート信号線のタイミングチャートである。図１６は、実施の形態１に係る画像表示装置の書込制御信号の詳細を示す駆動波形図である。図１７は、実施の形態の第２の変形例に係る画像表示装置の構成を示す模式図である。図１８は、実施の形態１の第２の変形例に係るゲート駆動回路と画素回路との接続状態を表す説明図である。図１９は、実施の形態１の第２の変形例に係る画像表示パネル、ゲート駆動回路およびソース駆動回路などの配置関係を表す図である。図２０は、実施の形態１に係る画像表示装置のゲートドライバ集積回路の回路図である。図２１は、実施の形態１に係る画像表示装置のトランジスタ制御部の回路図である。図２２は、実施の形態１に係る画像表示装置のトランジスタ制御部の動作を示すタイミングチャートである。図２３は、実施の形態１の第３の変形例に係る画像表示装置のトランジスタ制御部の回路図である。図２４は、選択回路により選択される電圧の第１の例を示す図である。図２５は、１つのシフトレジスタ回路で構成されたトランジスタ制御部の回路図である。図２６は、実施の形態１に係る画像表示装置の書込制御信号の詳細を示す駆動波形図である。図２７は、選択回路により選択される電圧の第２の例を示す図である。図２８は、実施の形態１に係る切り替え回路の説明図である。図２９は、実施の形態１に係るゲートドライバ回路の構成の例を示す図である。図３０は、実施の形態１に係るゲート信号線駆動部のオン電圧の可変制御を説明する図である。図３１は、可変制御されたゲート信号線駆動部のオン電圧の波形図である。図３２は、実施の形態１の第１の変形例に係る画像表示装置の書込制御信号を示す駆動波形図である。図３３は、実施の形態１の第１の変形例に係る画像表示装置の画像信号電圧、書込制御信号および表示制御信号を示すタイミングチャートである。図３４は、実施の形態１に係る第１のゲート駆動回路の動作を示すタイミングチャートである。図３５は、実施の形態１の第１の変形例に係る第１のゲート駆動回路の動作を示すタイミングチャートである。図３６は、実施の形態１に係る第２のゲート駆動回路の動作を示すタイミングチャートの第１例である。図３７は、実施の形態１の第１の変形例に係る第２のゲート駆動回路の動作を示すタイミングチャートの第１例である。図３８は、実施の形態１に係る第２のゲート駆動回路の動作を示すタイミングチャートの第２例である。図３９は、実施の形態１の第１の変形例に係る第２のゲート駆動回路の動作を示すタイミングチャートの第２例である。図４０は、実施の形態１の第２の変形例に係る画像表示装置の画素回路の回路図である。図４１は、実施の形態１の第２の変形例に係るゲート駆動回路の構成の一例を示す図である。図４２は、実施の形態１の第２の変形例に係るゲート駆動回路の構成の他の例を示す図である。図４３は、実施の形態１の第２の変形例に係る画像表示装置の他のゲートドライバ集積回路の回路図である。図４４は、実施の形態２に係る画像表示装置の画素回路の回路図である。図４５は、実施の形態２に係る画像表示装置の画素回路の動作を説明するためのタイミングチャートである。図４６は、実施の形態２に係る画像表示装置のゲートドライバ集積回路の回路図である。図４７は、実施の形態２に係る画像表示装置のゲート駆動回路の構成図である。図４８は、実施の形態２に係る画像表示装置の第２のゲート駆動回路の動作を示すタイミングチャートである。図４９は、実施の形態に係る画像表示装置を用いたディスプレイの概観図である。図５０は、実施の形態に係る画像表示装置を用いたカメラの概観図である。図５１は、実施の形態に係る画像表示装置を用いたコンピュータの概観図である。

　（本開示の基礎となった知見）
　以下、本開示を説明する前に、本開示の基礎となった知見について説明する。

　前述したように、画像表示パネルには、画素回路に含まれるトランジスタのそれぞれに対してゲート信号線が形成されており、１画素回路あたりに含まれるトランジスタの数が増えるとゲート信号線の種類も増加する。また、１種類あたりのゲート信号線の数は垂直方向の画素回路の数に等しく、たとえば、ＸＧＡ仕様の画像表示パネルであれば７６８本、ＳＸＧＡ仕様の画像表示パネルであれば１０２４本である。したがって、例えば、画素回路に、４種類のゲート信号線が形成されたＳＸＧＡ仕様の画像表示パネルであれば、ゲート信号線の総数は、１０２４×４＝４０９６本である。

　画像表示装置には、これら多数のゲート信号線を駆動するためのゲート駆動回路が設けられている。そしてゲート駆動回路は、ゲートドライバ集積回路として集積化され、画像表示パネルから引き出されたゲート信号線の端子の付近に実装されている。

　なお、ゲートドライバ集積回路（ゲートドライブＩＣ）は、半導体チップからなり、本開示の一態様におけるパネルに実装して使用する。しかし、ゲートドライバ集積回路（ゲートドライブＩＣ）は、半導体チップに限定されるものではない。たとえば、ゲートドライバＩＣは、ＴＡＯＳ、低温ポリシリコン、高温ポリシリコン技術で、画素回路などを形成するプロセスと同時に、表示パネル基板に直接、形成してもよい。つまり、ゲートドライバＩＣとは、半導体チップに限定されるものではなく、ゲートドライバ回路を意味する。また、ソースドライバＩＣについても同様であり、ソースドライバＩＣとは、半導体チップに限定されるものではなく、ソースドライバ回路を意味する。

　しかしながら、高速で駆動すべきゲート信号線と高速で駆動しなくてもよいゲート信号線とが混在し、さらに両側駆動を行うゲート信号線と両側駆動を行わない（片側駆動を行う）ゲート信号線とが混在する場合には、一般に、画像表示パネルの一方から引き出されたゲート信号線の端子の数およびその配列と、他方から引き出されたゲート信号線の端子の数およびその配列とは異なる。加えて画像表示装置の仕様等が異なると、画素回路仕様が異なり、１画素回路あたりに含まれるトランジスタの数も異なるので、駆動すべきゲート信号線の数も異なる。画素回路を構成するトランジスタも、高速動作が必要なトランジスタと低速動作で十分なものが混在する。したがって、高速で駆動すべきゲート信号線および両側駆動すべきゲート信号線の数も異なる。そして画像表示パネルから引き出されたゲート信号線の端子の数および配列に応じて、さらには画像表示装置の仕様等に応じて専用のゲートドライバ集積回路を作成すると、多大な費用が発生し、また多大な時間が必要になるといった課題がある。

　そこで、本発明者らは、高速で駆動すべきゲート信号線および両側駆動すべきゲート信号線の数にかかわらず、また、ゲート信号線の配列にかかわらず使用できる汎用性の高いゲートドライバ集積回路を有する画像表示装置を創作するに至った。

　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

　なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。

　以下、本発明の実施の形態における画像表示装置について、図面を用いて説明する。画像表示装置は、画素回路を行列状に複数配置した画像表示パネルと、画像表示パネルを駆動する駆動回路とを備える。

　ここでは、駆動用トランジスタを用いてＥＬ素子を発光させるアクティブマトリクス型の画素回路を複数配置したＥＬ素子を画像表示パネルとして用い、その画像表示パネルを駆動する駆動回路とを備えた画像表示装置について説明する。

　（実施の形態１）
　図１は、実施の形態１に係る画像表示装置１０の構成を示す模式図である。本実施の形態に係る画像表示装置１０は、画像表示パネル１１と、それを駆動する駆動回路とを備えている。駆動回路は、ソース駆動回路１６と、第１のゲート駆動回路１４と、第２のゲート駆動回路１５と、電源回路（図示せず）とを備えている。

　画像表示パネル１１は、画素回路１２（ｉ、ｊ）がｎ行ｍ列の行列状に複数配置されている（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。図１において列方向に配置された画素回路１２（１、ｊ）～１２（ｎ、ｊ）で構成される画素回路列ごとに、独立にソース信号線２１（ｊ）が接続されている。また、行方向に配置された画素回路１２（ｉ、１）～１２（ｉ、ｍ）で構成される画素回路行ごとに、独立に第１のゲート信号線２２（ｉ）と第２のゲート信号線２３（ｉ）とが接続されている。以下、第１のゲート信号線２２（ｉ）を単にゲート信号線２２（ｉ）、第２のゲート信号線２３（ｉ）を単にゲート信号線２３（ｉ）と呼称する。

　ソース信号線２１（ｊ）のそれぞれは、図１において画像表示パネル１１の上辺から引き出されてソース駆動回路１６に接続されている。

　ゲート信号線２２（ｉ）および２３（ｉ）は、画像表示パネル１１の両側から引き出されて、一方は第１のゲート駆動回路１４に接続され、他方は第２のゲート駆動回路１５に接続されている。したがって、ゲート信号線２２（ｉ）および２３（ｉ）は両側駆動される。

　このように、本実施の形態における画像表示パネル１１は、行方向に配置された画素回路１２（ｉ、１）～１２（ｉ、ｍ）に共通にゲート信号線２２（ｉ）とゲート信号線２３（ｉ）とが接続されている。

　ソース駆動回路１６は、ソース信号線２１（ｊ）のそれぞれに、独立に画像信号電圧Ｖｓｇ（ｊ）を供給する。

　第１のゲート駆動回路１４は、ゲート信号線２２（ｉ）のそれぞれに第１の制御信号である書込制御信号ＣＮＴ２２（ｉ）を供給し、ゲート信号線２３（ｉ）のそれぞれに第２の制御信号である表示制御信号ＣＮＴ２３（ｉ）を供給する。また、第２のゲート駆動回路１５も、第１のゲート駆動回路１４と同様に、ゲート信号線２２（ｉ）のそれぞれにＣＮＴ２２（ｉ）を供給し、ゲート信号線２３（ｉ）のそれぞれにＣＮＴ２３（ｉ）を供給する。

　ここで、第２のゲート駆動回路１５が供給する書込制御信号ＣＮＴ２２（ｉ）およびＣＮＴ２３（ｉ）は、それぞれ、第１のゲート駆動回路１４が供給する書込制御信号ＣＮＴ２２（ｉ）およびＣＮＴ２３（ｉ）と同一の電圧波形を有する信号である。

　このように、本実施の形態においては、ゲート信号線２２（ｉ）および２３（ｉ）は、両側駆動を行うゲート信号線としている。

　なお、以下では、第１の制御信号である書込制御信号ＣＮＴ２２（ｉ）を、単に書込制御信号ＣＮＴ２２（ｉ）、第２の制御信号である表示制御信号ＣＮＴ２３（ｉ）を、単に表示制御信号ＣＮＴ２３（ｉ）と呼称する。

　電源回路は、全ての画素回路１２（１、１）～１２（ｎ、ｍ）に共通に接続された高圧側の電源線に電圧Ｖｄｄ（アノード電圧Ｖｄｄ）を供給し、低圧側の電源線に電圧Ｖｓｓ（カソード電圧Ｖｓｓ）を供給する。これら電圧Ｖｄｄおよび電圧Ｖｓｓの電源は、後述するＥＬ素子を発光させるための電源である。本実施の形態においては、高圧側の電圧Ｖｄｄ＝１０（Ｖ）、低圧側の電圧Ｖｓｓ＝－１０（Ｖ）である。しかし、これらの数値は画素回路の仕様や各素子の特性に応じて最適に設定することが望ましい。

　次に画素回路１２（ｉ、ｊ）について説明する。

　図２は、実施の形態１に係る画像表示装置１０の画素回路１２（ｉ、ｊ）の回路図である。本実施の形態における画素回路１２（ｉ、ｊ）は、電流発光素子であるＥＬ素子Ｄ２０と、駆動用トランジスタＱ２０と、コンデンサＣ２０と、スイッチとして動作するトランジスタＱ２２およびトランジスタＱ２３とを備えている。

　駆動用トランジスタＱ２０は、画像信号電圧Ｖｓｇ（ｊ）に応じた電流をＥＬ素子Ｄ２０に流す。コンデンサＣ２０は、画像信号電圧Ｖｓｇ（ｊ）を保持する。トランジスタＱ２２は、画像信号電圧Ｖｓｇ（ｊ）をコンデンサＣ２０に書込むためのスイッチである。トランジスタＱ２３は、ＥＬ素子Ｄ２０に電流を供給して発光させるためのスイッチである。トランジスタＱ２３をオン（動作状態）させることにより、駆動用トランジスタＱ２０からの電流をＥＬ素子Ｄ２０に供給する。トランジスタＱ２３をオフ（非動作状態）させることにより、駆動用トランジスタＱ２０からの電流は遮断され、ＥＬ素子Ｄ２０の発光は停止する。

　画素回路１２（ｉ、ｊ）の高圧側のアノード電源線２８には電源回路から電圧Ｖｄｄが供給され、低圧側のカソード電源線２９には電源回路から電圧Ｖｓｓが供給される。そして、駆動用トランジスタＱ２０のソースはアノード電源線２８に接続され、駆動用トランジスタＱ２０のドレインはトランジスタＱ２３のソースに接続され、トランジスタＱ２３のドレインはＥＬ素子Ｄ２０のアノードに接続され、ＥＬ素子Ｄ２０のカソードはカソード電源線２９に接続されている。

　トランジスタＱ２２は、ソース信号線２１（ｉ）に印加された映像信号を、画素１２（ｉ、ｊ）に印加する機能を有する第１のスイッチ用トランジスタである。駆動用トランジスタＱ２０のゲートとソースとの間にはコンデンサＣ２０が接続されている。トランジスタＱ２２のドレイン（またはソース）は駆動用トランジスタＱ２０のゲートに接続され、トランジスタＱ２２のソース（またはドレイン）は画像信号電圧Ｖｓｇ（ｊ）を伝達するソース信号線２１（ｊ）に接続され、トランジスタＱ２２のゲートはゲート信号線２２（ｉ）に接続されている。上記構成により、トランジスタＱ２２が導通することにより、駆動用トランジスタＱ２０のゲートには、画像信号電圧Ｖｓｇ（ｊ）が供給される。

　トランジスタＱ２３は、上述したように駆動用トランジスタＱ２０のドレインとＥＬ素子Ｄ２０のアノードとの間に接続された第２のスイッチ用トランジスタである。トランジスタＱ２３のゲートはゲート信号線２３（ｉ）に接続されている。上記構成により、トランジスタＱ２３が導通することにより、駆動用トランジスタＱ２０で制御される電流がＥＬ素子Ｄ２０に供給される。

　このように本実施の形態における画像表示パネル（画像表示パネル１１）は、列方向に配置された画素回路１２（１、ｊ）～１２（ｎ、ｊ）で構成される画素回路列ごとに独立に画像信号電圧Ｖｓｇ（ｊ）を供給するソース信号線２１（ｊ）を有する。

　また、行方向に配置された画素回路１２（ｉ、１）～１２（ｉ、ｍ）で構成される画素回路行ごとに独立に、かつ画素回路行の両側から書込制御信号ＣＮＴ２２（ｉ）を供給するゲート信号線２２（ｉ）と、画素回路行ごとに独立に、かつ画素回路行の両側から表示制御信号ＣＮＴ２３（ｉ）を供給するゲート信号線２３（ｉ）とを有する。

　なお、本実施の形態においては、駆動用トランジスタＱ２０、トランジスタＱ２２およびＱ２３は、全てＰチャンネル薄膜トランジスタであるとして説明したが、本発明はこれに限定されるものではない。たとえば、Ｎチャンネルの薄膜トランジスタを用いて、画素回路を構成してもよい。

　図３は、ゲート駆動回路と画素回路との接続状態を表す説明図である。ゲート駆動回路は、２つのゲート信号線駆動部を有する。第１のゲート信号線駆動部は、ゲート信号線２２を駆動し、第２のゲート信号線駆動部は、ゲート信号線２３を駆動する。

　本開示のゲートドライバ回路は、画素回路１２を構成するゲート信号線数が、ｍ（ｍは２以上の整数）本としたとき、ｍ個以上のゲート信号線駆動部を有するように構成される。ゲート信号線駆動部３２Ａは、シフトレジスタ部３６Ａと電圧出力部３８Ａとを有する。ゲート信号線駆動部３２Ｂは、シフトレジスタ部３６Ｂと電圧出力部３８Ｂとを有する。

　第１のゲート駆動回路１４のゲート信号線駆動部３２Ａと、第２のゲート駆動回路１５のゲート信号線駆動部３２Ａとは、ゲート信号線２３（ｉ）を駆動する。第１のゲート駆動回路１４のゲート信号線駆動部３２Ｂと、第２のゲート駆動回路１５のゲート信号線駆動部３２Ｂとは、ゲート信号線２２（ｉ）を駆動する。

　なお、ゲートドライバ回路は、走査方向を反転する機能を有している。たとえば、第１のゲート駆動回路１４と、第２のゲート駆動回路１５とは、内部のシフトレジスタ回路の走査方向が反転に設定されている。また、ゲートドライバ回路は、シフトレジスタの反転のために、走査方向を指定する端子を有している。

　図４は、画像表示パネル、ゲート駆動回路およびソース駆動回路などの配置関係を表す図である。

　ゲートドライバＩＣ３０、ソースドライバＩＣ２２６は、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）２２１に実装されている。画像表示パネル１１から発生する光によるハレーションを防止するため、ＣＯＦ２２１の表面、裏面に光吸収塗料、材料を塗布あるいは形成し、また、シートを貼り付けて、光を吸収するように構成している。また、ＣＯＦに実装されたドライバＩＣの表面には、放熱板が配置または形成され、ゲートドライバＩＣ３０およびソースドライバＩＣ２２６からの放熱を行っている。また、画像表示パネル１１の裏面に放熱用のシャーシ（図示せず）が配置され、ドライバＩＣが発生する熱をシャーシに逃がしている。上記シャーシとドライバＩＣまたはＣＯＦとは、粘着剤などを用いて密着させている。

　ゲートドライバＩＣ３０を実装したＣＯＦ２２１は、画像表示パネル１１およびゲートプリント基板２２４に電気的に接続されている。接続は、ＡＣＦ(Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）樹脂で接続される。ソースドライバＩＣ２２６を実装したＣＯＦ２２１は、画像表示パネル１１およびソースプリント基板２２３に電気的に接続されている。なお、ソース駆動回路１６（もしくはソースドライバＩＣ）、第１のゲート駆動回路１４および第２のゲート駆動回路１５（もしくはゲートドライバＩＣ）は、出力側に、回路（ＩＣ）とソース信号線またはゲート信号線とを切り離すスイッチを具備している。ソース駆動回路１６（ＩＣ）の上記スイッチをオフすることにより、ソース駆動回路１６（ＩＣ）とソース信号線との間を、ハイインピーダンス状態にすることができる。上記スイッチは、ソース駆動回路１６（ＩＣ）が設けられた端子に印加されるロジック信号により制御することができる。また、第１のゲート駆動回路１４および第２のゲート駆動回路１５（ＩＣ）の上記スイッチをオフすることにより、第１のゲート駆動回路１４および第２のゲート駆動回路１５（ＩＣ）とゲート信号線との間を、ハイインピーダンス状態にすることができる。上記スイッチは、第１のゲート駆動回路１４および第２のゲート駆動回路１５（ＩＣ）が設けられた端子に印加されるロジック信号により制御することができる。

　以上の事項は、他の実施例にも適用できることは言うまでもない。

　次に画素回路１２（ｉ、ｊ）の動作について説明する。画素回路１２（ｉ、ｊ）のそれぞれは、１フィールド期間を、書込期間Ｔｗと表示期間Ｔｄと含む複数の期間に分割し、書込期間Ｔｗでは画素回路１２（ｉ、ｊ）で表示すべき画像信号電圧Ｖｓｇ（ｊ）の書込み動作を行い、表示期間Ｔｄでは書込んだ画像信号電圧Ｖｓｇ（ｊ）に基づきＥＬ素子Ｄ２０を発光させる。

　（書込期間Ｔｗ）
　図５は、実施の形態１に係る画像表示装置１０の画素回路１２（ｉ、ｊ）の書込期間Ｔｗにおける動作を説明するための図である。なお、図５には、図１のトランジスタＱ２２およびＱ２３をそれぞれスイッチの記号で示している。また、電流の流れない経路については点線で示している。

　書込み動作を行うには、書込制御信号ＣＮＴ２２（ｉ）をオン電圧レベル（Ｖ２２ｏｎ）にしてトランジスタＱ２２をオン状態とする。すると、駆動用トランジスタＱ２０のゲート端子に画像信号電圧Ｖｓｇ（ｊ）が印加され、コンデンサＣ２０の端子間は電圧（Ｖｄｄ－Ｖｓｇ（ｊ））に充電される。書込み動作の終了後、書込制御信号ＣＮＴ２２（ｉ）をオフ電圧レベル（Ｖ２２ｏｆｆ）にしてトランジスタＱ２２をオフ状態とする。

　本実施の形態においては、トランジスタＱ２２をオン状態からオフ状態に切換える書込制御信号ＣＮＴ２２（ｉ）の立ち上がりに、振幅が電圧（Ｖ２２ｏｎ－Ｖ２２ｏｆｆ）の絶対値を超えるように、オーバードライブ電圧Ｖ２２ｏｖｄを所定の時間印加する。そしてその後、電圧Ｖ２２ｏｆｆを印加して、トランジスタＱ２２をオフ状態に保持する。

　この間、表示制御信号ＣＮＴ２３（ｉ）をオフ電圧レベル（Ｖ２３ｏｆｆ）にしてトランジスタＱ２３をオフ状態とする。これにより、ＥＬ素子Ｄ２０に電流が流れないのでＥＬ素子Ｄ２０は発光しない。

　なお、詳細は後述するが、ソース信号線２１（ｊ）を用いて、列方向に配置されたｎ個の画素回路１２（１、ｊ）～１２（ｎ、ｊ）で１フィールド期間内に書込み動作を順次行わなければならない。そのため、１つの画素回路１２（ｉ、ｊ）に割り当てられる書込期間Ｔｗの時間はわずかであり、たとえば、本実施の形態においては、３．５μｓである。

　（表示期間Ｔｄ）
　図６は、実施の形態１に係る画像表示装置１０の画素回路１２（ｉ、ｊ）の表示期間Ｔｄにおける動作を説明するための図である。

　書込制御信号ＣＮＴ２２（ｉ）を電圧Ｖ２２ｏｖｄまたは電圧Ｖ２２ｏｆｆにしてトランジスタＱ２２をオフ状態としたまま、表示制御信号ＣＮＴ２３（ｉ）をオン電圧レベル（Ｖ２３ｏｎ）にしてトランジスタＱ２３をオン状態とする。すると、駆動用トランジスタＱ２０のドレイン電圧が上昇して、ゲート・ソース間の電圧（Ｖｄｄ－Ｖｓｇ（ｊ））に応じた電流がＥＬ素子Ｄ２０に流れる。こうして表示期間Ｔｄでは、書込期間Ｔｗで書込んだ画像信号電圧Ｖｓｇ（ｊ）に応じた輝度でＥＬ素子Ｄ２０が発光する。

　なお、表示期間Ｔｄを長く設定することによりＥＬ素子Ｄ２０の発光期間が長くなるので、画像表示装置１０の輝度を向上させることができる。本実施の形態においては、書込期間Ｔｗを除く１フィールド期間のほとんどの期間を表示期間Ｔｄとしている。　次に、本実施の形態における画像表示装置１０の動作について説明する。

　図７は、実施の形態１に係る画像表示装置１０の動作を示すタイミングチャートである。なお、以下では、行方向に配置されたｉ行目の画素回路１２（ｉ、１）～１２（ｉ、ｍ）の構成する画素行を、ラインｉと略記する。

　本実施の形態においては、ライン１の画素回路１２（１、１）～１２（１、ｍ）の書込期間Ｔｗ１を１フィールド期間の最初に設定し、書込期間Ｔｗ１終了後、次の書込期間Ｔｗ１までの所定の期間をライン１の画素回路１２（１、１）～１２（１、ｍ）の表示期間Ｔｄ１に設定している。

　また、ライン２の画素回路１２（２、１）～１２（２、ｍ）の書込期間Ｔｗ２を書込期間Ｔｗ１の終了直後に設定し、書込期間Ｔｗ２終了後、次の書込期間Ｔｗ２までの所定の期間をライン２の画素回路１２（２、１）～１２（２、ｍ）の表示期間Ｔｄ２に設定している。

　以下、同様に、ラインｉの画素回路１２（ｉ、１）～１２（ｉ、ｍ）の書込期間Ｔｗｉを書込期間Ｔｗ（ｉ－１）の終了直後に設定し、書込期間Ｔｗｉ終了後、次の書込期間Ｔｗｉまでの所定の期間をラインｉの画素回路１２（ｉ、１）～１２（ｉ、ｍ）の表示期間Ｔｄｉに設定している。

　このように書込期間Ｔｗ１～Ｔｗｎを設定することにより、ライン１の画素回路１２（１、１）～１２（１、ｍ）からラインｎの画素回路１２（ｎ、１）～１２（ｎ、ｍ）に至るまで書込み動作を順次行う。また、このように表示期間Ｔｄ１～Ｔｄｎを設定することにより、画素回路のそれぞれにおいて、書込期間Ｔｗを除くほとんどの時間で表示動作を行う。

　図８は、実施の形態１に係る画像表示装置１０の、画像信号電圧Ｖｓｇ（１）～Ｖｓｇ（ｍ）、書込制御信号ＣＮＴ２２（１）～ＣＮＴ２２（ｎ）、表示制御信号ＣＮＴ２３（１）～ＣＮＴ２３（ｎ）のタイミングチャートである。

　なお、図８には、画像信号電圧Ｖｓｇ（１）～Ｖｓｇ（ｍ）のうち、画像信号電圧Ｖｓｇ（ｊ）のみを示している。また本実施の形態におけるトランジスタＱ２２およびＱ２３は全てＰチャンネルトランジスタであるため、各トランジスタをオフ状態とするゲート電圧はオン状態とするゲート電圧よりも高い。

　ライン１の書込期間Ｔｗ１では、ソース駆動回路１６は、ソース信号線２１（１）～２１（ｍ）に１ライン目の画素回路１２（１、１）～１２（１、ｍ）で表示すべき画像信号電圧Ｖｓｇ（１）～Ｖｓｇ（ｍ）をそれぞれ供給する。そして、ゲート駆動回路は、ライン１の書込制御信号ＣＮＴ２２（１）を電圧Ｖ２２ｏｎにしてライン１の画素回路１２（１、１）～１２（１、ｍ）で書込み動作を行う。その後、ゲート駆動回路は、ライン１の書込制御信号ＣＮＴ２２（１）にオーバードライブ電圧Ｖ２２ｏｖｄを所定の時間印加する。その後、ゲート駆動回路は、書込制御信号ＣＮＴ２２（１）を電圧Ｖ２２ｏｆｆに戻す。

　ライン２の書込期間Ｔｗ２では、ソース駆動回路１６は、ソース信号線２１（１）～２１（ｍ）に２ライン目の画素回路１２（２、１）～１２（２、ｍ）で表示すべき画像信号電圧Ｖｓｇ（１）～Ｖｓｇ（ｍ）をそれぞれ供給する。そして、ゲート駆動回路は、ライン２の書込制御信号ＣＮＴ２２（２）を電圧Ｖ２２ｏｎにしてライン２の画素回路１２（２、１）～１２（２、ｍ）で書込み動作を行う。その後、ゲート駆動回路は、ライン２の書込制御信号ＣＮＴ２２（２）にオーバードライブ電圧Ｖ２２ｏｖｄを所定の時間印加する。その後、ゲート駆動回路は、書込制御信号ＣＮＴ２２（２）を電圧Ｖ２２ｏｆｆに戻す。

　以下、同様に、ラインｉの書込期間Ｔｗｉでは、ソース駆動回路１６は、ソース信号線２１（１）～２１（ｍ）にｉライン目の画素回路１２（ｉ、１）～１２（ｉ、ｍ）で表示すべき画像信号電圧Ｖｓｇ（１）～Ｖｓｇ（ｍ）をそれぞれ供給する。そして、ゲート駆動回路は、ラインｉの書込制御信号ＣＮＴ２２（ｉ）を電圧Ｖ２２ｏｎにしてラインｉの画素回路１２（ｉ、１）～１２（ｉ、ｍ）で書込み動作を行う。その後、ゲート駆動回路は、ラインｉの書込制御信号ＣＮＴ２２（ｉ）にオーバードライブ電圧Ｖ２２ｏｖｄを所定の時間印加する。その後、ゲート駆動回路は、書込制御信号ＣＮＴ２２（ｉ）を電圧Ｖ２２ｏｆｆに戻す。

　上記駆動タイミングにより、ゲート駆動回路は、書込制御信号ＣＮＴ２２（１）～ＣＮＴ２２（ｎ）のそれぞれにパルス状の電圧Ｖ２２ｏｎを互いに重ならないように順次印加して、ライン１～ｎの画素回路で書込み動作を順次行う。

　また、上記駆動タイミングのように、オーバードライブ電圧（Ｖｏｖｄ）を含む３値の電圧（Ｖｏｎ、Ｖｏｆｆ、Ｖｏｖｄ）を印加してゲート信号線を駆動する方法を、以下「ゲート電圧３値駆動」と呼称する。　ライン１の表示期間Ｔｄ１では、ライン１の表示制御信号ＣＮＴ２３（１）を電圧Ｖ２３ｏｎにしてライン１の画素回路１２（１、１）～１２（１、ｍ）で表示動作を行う。そして、ゲート駆動回路は、表示期間Ｔｄ１の最後に表示制御信号ＣＮＴ２３（１）を電圧Ｖ２３ｏｆｆにして表示動作を終了する。

　ライン２の表示期間Ｔｄ２では、ゲート駆動回路は、ライン２の表示制御信号ＣＮＴ２３（２）を電圧Ｖ２３ｏｎにしてライン２の画素回路１２（２、１）～１２（２、ｍ）で表示動作を行う。そして表示期間Ｔｄ２の最後に、ゲート駆動回路は、表示制御信号ＣＮＴ２３（２）を電圧Ｖ２３ｏｆｆにして表示動作を終了する。

　同様に、ラインｉの表示期間Ｔｄｉでは、ゲート駆動回路は、ラインｉの表示制御信号ＣＮＴ２３（ｉ）を電圧Ｖ２３ｏｎにしてラインｉの画素回路１２（ｉ、１）～１２（ｉ、ｍ）で表示動作を行う。そして、ゲート駆動回路は、表示期間Ｔｄｉの最後に表示制御信号ＣＮＴ２３（ｉ）を電圧Ｖ２３ｏｆｆにして表示動作を終了する。

　上記駆動タイミングにより、ゲート駆動回路は、表示制御信号ＣＮＴ２３（１）～ＣＮＴ２３（ｎ）のそれぞれに、書込期間Ｔｗを除く１フィールド期間のほとんどの時間で電圧Ｖ２３ｏｎを印加して、ライン１～ｎの画素回路で表示動作を順次行う。

　そしてこのように、オーバードライブ電圧（Ｖｏｖｄ）を含まない２値の電圧（Ｖｏｎ、Ｖｏｆｆ）を印加してゲート信号線を駆動する方法を、以下「ゲート電圧２値駆動」と呼称する。

　なお、書込期間Ｔｗについては、上述したように、１ラインあたりに割り当てられる書込期間Ｔｗの時間はわずかであり、本実施の形態においては３．５μｓに設定されている。そしてこの短い書込期間Ｔｗ内に書込み動作を行うためには、それぞれの画素回路１２（ｉ、ｊ）のトランジスタＱ２２を高速でオン・オフさせる必要がある。しかしながら、画像表示パネル１１の表示画面が大きくなると、ゲート信号線２２（ｉ）それぞれのインピーダンスが大きくなり、また、付随する付加容量も大きくなる。

　そのため、たとえば、画像表示パネル１１の左側に配置された第１のゲート駆動回路１４のみからゲート信号線２２（ｉ）に書込制御信号ＣＮＴ２２（ｉ）を供給したと仮定すると、供給側、すなわち左側に配置された画素回路のトランジスタＱ２２のゲート端子には第１のゲート駆動回路１４の出力波形にほぼ等しい電圧波形が印加される。したがって、トランジスタＱ２２を高速でオン・オフさせることができる。しかし、供給側から離れるにつれてゲート信号線２２（ｉ）の電圧波形が鈍るので、右側に配置された画素回路のトランジスタＱ２２を高速でオン・オフさせることができなくなる。このため、表示画面の右側に行くほど、クロストークや輝度の傾斜および表示むら等が発生し画像表示品質を低下させることになる。

　しかしながら、本実施の形態においては、書込制御信号ＣＮＴ２２（ｉ）を供給するゲート信号線２２（ｉ）に対して両側駆動を行っている。すなわち、画像表示パネル１１の左側に配置された第１のゲート駆動回路１４および右側に配置された第２のゲート駆動回路１５の両側からゲート信号線２２（ｉ）に書込制御信号ＣＮＴ２２（ｉ）を供給している。そのため電圧波形の鈍りを大幅に抑えることができ、表示画面全体の画素回路１２（ｉ、ｊ）のトランジスタＱ２２を高速でオン・オフさせることができるので、品質の高い画像を表示することができる。

　加えて、本実施の形態においては、トランジスタＱ２２をオン状態からオフ状態に切換える書込制御信号ＣＮＴ２２（ｉ）の立下りに、振幅が電圧（Ｖ２２ｏｎ－Ｖ２２ｏｆｆ）の絶対値を超えるように、オーバードライブ電圧Ｖ２２ｏｖｄを所定の時間印加している。

　図９は、ゲート電圧３値駆動の第１の例を表すゲート信号線のタイミングチャートである。Ｖｏｎ電圧の印加位置は、クロックＣｋＡの立ち上りに同期して、順次、シフトされる。また、図１０は、実施の形態１に係るゲートドライバＩＣの回路構成図である。図１０の選択端子（ＳｅｌＡ）が、「ハイ」レベルにされる。これにより、ゲート信号線駆動部３２Ａがゲート電圧３値駆動に設定される。なお、ＳｅｌＢ端子を「ハイ」レベルにすることにより、ゲート信号線駆動部３２Ｂがゲート電圧３値駆動に設定される。

　なお、「ハイ」は”Ｈ”、「ロー」は”Ｌ”と表現あるいは図示する場合がある。

　図１０に示されるように、Ｓｅｌ端子は、ＣＯＦ１９１、あるいは、ゲートドライバＩＣ３０内で、抵抗Ｒなどにより、プルダウン設定にされている。つまり、Ｓｅｌ端子は、デフォルトで「ロー」設定、つまり、ゲート電圧２値駆動に設定されている。

　また、Ｖｏｆｆ電圧は、ゲート信号線駆動部３２ａおよび３２ｂで共通の電圧を印加できるように構成されている。また、Ｖｏｆｆ電圧は、ＣＯＦ１９１あるいはゲートドライバＩＣ３０の外部電源により設定できるように構成されている。

　また、Ｖｏｖｄ電圧は、ゲート信号線駆動部３２ａおよび３２ｂで共通の電圧を印加できるように構成されている。また、Ｖｏｖｄ電圧は、ＣＯＦ１９１あるいはゲートドライバＩＣ３０の外部電源により設定できるように構成されている（後述する図２８および図２９などを参照）。

　Ｖｏｎ電圧は、ゲート信号線駆動部３２ａおよび３２ｂで、独立の電圧を印加できるように構成されている（ＶｏｎＡ、ＶｏｎＢ端子）。また、Ｖｏｎ電圧は、ＣＯＦ１９１あるいはゲートドライバＩＣ３０の外部電源により設定できるように構成されている（後述する図３０および図３１などを参照）。たとえば、後述する図４４のトランジスタＱ１２３のＶｏｎ電圧は、他のトランジスタのＶｏｎ電圧よりも高くする（トランジスタがｎチャンネルの場合）。トランジスタＱ１２３のオン電圧を高くすることにより、トランジスタＱ１２３のオン抵抗を低減でき、Ｖｄｄ電圧を低下することができ、パネル電力を減少することができるからである。

　なお、図１０の構成では、ゲート信号線駆動部は、３２ａ、３２ｂの２系統であるが、本発明は、これに限定するものではない。画素回路１２のゲート信号線が２本（たとえば、図２）の場合は、ゲート信号線駆動部は、２系統のゲートドライバＩＣ３０を採用する。画素回路１２のゲート信号線が４本（図示せず）の場合は、ゲート信号線駆動部は、４系統のゲートドライバＩＣ３０を採用する。つまり、画素かいろ１２のゲート信号線数をｍ（ｍは１以上の整数）の場合は、ゲート信号線駆動部は、ｍ系統のゲートドライバＩＣあるいはゲートドライバ集積回路３０を採用する。

　本実施の形態では、図９において、オン電圧Ｖｏｎを印加する期間は１Ｈ期間（１画素行選択期間）であり、オーバードライブ電圧Ｖｏｖｄを印加する期間も１Ｈ期間（１画素行選択期間）である。他の期間は、オフ電圧Ｖｏｆｆがゲート信号線２２に印加される。

　図１１は、ゲート電圧３値駆動の第２の例を表すゲート信号線のタイミングチャートである。図９のタイミングチャートは、トランジスタがｐチャンネルの場合であるのに対して、図１１のタイミングチャートは、トランジスタがｎチャンネルの場合である。たとえば、画素回路１２は、図１２などの場合が例示される。図１２は、実施の形態１の第１の変形例に係る画像表示装置の画素回路の回路図である。図１１に示された駆動シーケンスについては、図９に示された駆動シーケンスと同一あるいは類似であるので説明を省略する。

　図１３は、ゲート電圧２値駆動の例を表すゲート信号線のタイミングチャートである。ゲート電圧２値駆動の場合、図１０のＳｅｌ端子（ＳｅｌＡ）が、「ロー」レベルとなる。ただし、図１０に示されるように、Ｓｅｌ端子は、ＣＯＦ１９１あるいは、ゲートドライバＩＣ３０内で、抵抗Ｒなどにより、プルダウン設定にされている。つまり、Ｓｅｌ端子は、デフォルトで「ロー」設定である。したがって、Ｓｅｌ端子は、オープン状態（開放状態）であっても、ゲート電圧２値駆動が選択される。

　また、Ｖｏｆｆ電圧は、ゲート信号線駆動部３２ａ及び３２ｂで共通の電圧を印加できるように構成されている。また、Ｖｏｆｆ電圧は、ＣＯＦ１９１あるいはゲートドライバＩＣ３０の外部電源により設定できるように、構成されている。

　また、Ｖｏｖｄ電圧は、ゲート信号線駆動部３２ａ及び３２ｂで共通の電圧を印加している。しかし、ゲート電圧２値駆動であるから、Ｖｏｖｄ電圧は駆動には使用しない。しかし、ゲートドライバＩＣ３０の設計上、ＩＣ耐圧または構成制約から、Ｖｏｖｄ電圧が印加される。

　なお、トランジスタがｎチャンネルの場合、Ｖｏｖｄ電圧はＶｏｆｆ電圧以下の電圧となるように設定される。トランジスタがｐチャンネルの場合、Ｖｏｖｄ電圧はＶｏｆｆ電圧以上の電圧となるように設定される。

　Ｖｏｎ電圧は、ゲート信号線駆動部３２ａ及び３２ｂで、独立の電圧を印加できるように構成されている（ＶｏｎＡ、ＶｏｎＢ端子）。また、Ｖｏｎ電圧は、ＣＯＦ１９１あるいはゲートドライバＩＣ３０の外部電源により設定できるように、構成されている（後述する図３０、図３１などを参照）。図１３のタイミングチャートは、トランジスタがｎチャンネルで、ゲート電圧２値駆動のものである。トランジスタがｐチャンネルの場合は、図１３のタイミングチャートにおける電圧信号波形が反転する。

　図１４は、ゲート電圧３値駆動の第３の例を表すゲート信号線のタイミングチャートである。同図のタイミングチャートは、トランジスタがｎチャンネルで、Ｖｏｎ電圧を２Ｈ期間印加した場合のものである。Ｖｏｖｄ電圧は、Ｖｏｎ電圧の印加期間に依存せず、１Ｈ期間としている。

　このように、トランジスタをオン状態からオフ状態に切換える際に、トランジスタのゲート電極にオーバードライブ電圧Ｖｏｖｄを印加することで、ゲート・ソース間容量あるいはゲート・ドレイン間容量の電荷を短時間で放電することができ、トランジスタを速やかにオフ状態に設定することができる。これにより、画像信号電圧の変動や画素回路間のクロストークを抑制でき、輝度の傾斜や表示むら等をさらに抑えることができる。

　オーバードライブ電圧Ｖｏｖｄを１Ｈ期間印加した後に、電圧Ｖｏｆｆに戻す理由は、トランジスタのゲート電極に過大なオーバードライブ電圧Ｖｏｖｄを長時間印加し続けることによるトランジスタの特性の変化を防止するためである。

　なお、ゲート電圧３値駆動は、図２、図１２のトランジスタＱ２２および後述する図４４のＱ１２２などの映像信号を画素回路に印加するトランジスタが接続されたゲート信号線に実施される。また、後述する図４４のトランジスタＱ１２５など、駆動用トランジスタＱ１２０のゲート端子に電圧を印加するトランジスタのゲート信号線に実施される。

　図１５は、ゲート電圧３値駆動の第４の例を表すゲート信号線のタイミングチャートである。同図のタイミングチャートは、トランジスタがｎチャンネルで、Ｖｏｎ電圧を３Ｈ期間印加したものである。Ｖｏｖｄ電圧は、Ｖｏｎ電圧の印加期間に依存せず、１Ｈ期間としている。Ｖｏｎ電圧を印加する期間を長くすることにより、ソース信号線２１の負荷容量が大きくても、また、スイッチ用のトランジスタＱ１２（図２）の駆動能力が低くとも、画素回路１２に、十分に映像信号電圧を書き込むことができる。

　なお、図１１、図１３、図１４及び図１５のタイミングチャートにおいて、ゲート信号線駆動部の回路構成は、後述する図２３及び図２５を適用している。

　また、図１１、図１３、図１４、図１５は、トランジスタがｎチャンネルの場合の実施例である。トランジスタがｐチャンネルの場合は、電圧振幅の極性を反転させればよいことは言うまでもない。

　このように、トランジスタをオン状態からオフ状態に切換える際に、トランジスタのゲート電極にオーバードライブ電圧Ｖｏｖｄを印加することで、ゲート・ソース間容量あるいはゲート・ドレイン間容量の電荷を短時間で放電することができ、トランジスタを速やかにオフ状態に設定することができる。また、Ｖｏｎ電圧印加を複数のＨ期間とすることにより、画素回路に映像信号電圧を良好に印加することができる。

　なお、上述した３値駆動に、後述する図２１などのゲート信号線駆動部を適用できることも言うまでもない。ただし、クロックＣｋ、Ｄｉｎ、Ｏｕｔ出力の関係は、後述する図２１の回路構成などに適合させる必要があることは言うまでもない。

　図１６は、実施の形態１に係る画像表示装置１０の書込制御信号ＣＮＴ２２（ｉ）の詳細を示す駆動波形図である。

　本実施の形態においては、電圧Ｖ２２ｏｎ＝－１０Ｖ、電圧Ｖ２２ｏｆｆ＝１０Ｖ、電圧Ｖ２２ｏｖｄ＝２０Ｖである。そして、このときのトランジスタＱ２２のターンオフ時間はおよそ１．５μｓである。また、このとき、仮にゲート電圧２値駆動を行った場合のトランジスタＱ２２のターンオフ時間はおよそ４．２μｓである。

　このように、トランジスタＱ２２をオン状態からオフ状態に切換える際に、ゲートにオーバードライブ電圧Ｖ２２ｏｖｄを印加することで、ゲート・ソース間容量あるいはゲート・ドレイン間容量の電荷を短時間で放電することができ、トランジスタＱ２２を速やかにオフ状態に設定することができる。これにより、画像信号電圧の変動や画素回路間のクロストークを抑制でき、輝度の傾斜や表示むら等をさらに抑えることができる。

　なお、オーバードライブ電圧Ｖ２２ｏｖｄを所定の時間印加した後に、書込制御信号ＣＮＴ２２（ｉ）を電圧Ｖ２２ｏｆｆに戻す理由は、トランジスタＱ２２のゲートに過大なオーバードライブ電圧Ｖ２２ｏｖｄを長時間印加し続けることによるトランジスタＱ２２の特性の変化を防止するためである。

　また、電圧Ｖ２２ｏｎが印加されている時間は、１水平走査期間（１Ｈ：１画素行の選択期間）に限定されるものではない。図１６に示されるように、ｎ（ｎは、１以上の整数）Ｈ期間としてもよい。ｎ値を２以上とすることにより、ゲート信号線２２（ｉ）の負荷容量が大きくても、各画素行に十分に画像信号電圧を印加できる。

　また、ａの期間は、１Ｈ以下とする。トランジスタＱ２２のゲートに過大なオーバードライブ電圧Ｖ２２ｏｖｄを長時間印加し続けることによるトランジスタＱ２２の特性の変化を防止するためである。

　一方、表示期間Ｔｄについては、表示制御信号ＣＮＴ２３（ｉ）はゲート電圧２値駆動を行っている。したがって、ゲート信号線２３に印加される電圧は、Ｖｏｎ　－＞　Ｖｏｆｆであり、その変化は比較的遅い。しかしながら、表示制御信号ＣＮＴ２３（ｉ）の電圧波形の鈍りは画素回路の表示動作の開始および終了をわずかに遅らせるだけであるので、画像表示品質が低下することはない。

　また同様の理由で、表示制御信号ＣＮＴ２３（ｉ）はゲート電圧３値駆動を行う必要性がない。

　次に、第１のゲート駆動回路１４および第２のゲート駆動回路１５の詳細について説明する。図８に示されるように、書込制御信号ＣＮＴ２２（１）～ＣＮＴ２２（ｎ）は、電圧Ｖ２２ｏｎと電圧Ｖ２２ｏｖｄと電圧Ｖ２２ｏｆｆとを有する電圧波形であって、書込制御信号ＣＮＴ２２（１）を順次シフトすることにより書込制御信号ＣＮＴ２２（２）～ＣＮＴ２２（ｎ）を生成することができる。

　また、表示制御信号ＣＮＴ２３（１）～ＣＮＴ２３（ｎ）は、電圧Ｖ２３ｏｎと電圧Ｖ２３ｏｆｆとを有する電圧波形であって、表示制御信号ＣＮＴ２３（１）を順次シフトすることにより表示制御信号ＣＮＴ２３（２）～ＣＮＴ２３（ｎ）を生成することができる。

　そのため、第１のゲート駆動回路１４および第２のゲート駆動回路１５は、画像表示パネル１１に含まれる画素回路行の数と少なくとも同じ数の長さを有し、デジタル信号をクロック入力毎にシフトして出力するシフトレジスタ部と、シフトレジスタ部の出力のそれぞれを所定の電圧と振幅とを有する制御信号に変換するとともに制御信号の立ち上がりおよび立下りの少なくとも一方に振幅を越えるオーバードライブ電圧を所定の時間印加できる電圧出力部とを、複数用いて構成することができる。なお、本明細書において、「シフトレジスタ部の長さ」とは、「シフトレジスタ部が有するシフトレジスタの段数」と換言することも可能である。

　ゲート信号線２２（ｉ）には、電圧Ｖ２２ｏｎと電圧Ｖ２２ｏｖｄと電圧Ｖ２２ｏｆｆとの３つの電圧から１つを選択してオーバードライブ電圧を所定の時間印加した書込制御信号ＣＮＴ２２（ｉ）を供給し、ゲート信号線２３（ｉ）には電圧Ｖ２３ｏｎと電圧Ｖ２３ｏｆｆとの２つの電圧から１つを選択してオーバードライブ電圧を印加しない表示制御信号ＣＮＴ２３（ｉ）を供給する。

　図１および図２は、ゲート信号線２２（ｉ）および２３（ｉ）の両側駆動を実施する実施例である。しかし、ゲート信号線２３（ｉ）は、トランジスタＱ２３をオン・オフ制御する信号を印加する信号線である。したがって、トランジスタＱ２３は、高スルーレート動作の必要がない。したがって、ゲート信号線２３（ｉ）は、片側駆動でもよい。以下、ゲート信号線２３（ｉ）が片側駆動された画像表示装置の構成について説明する。

　図１７は、実施の形態の第２の変形例に係る画像表示装置の構成を示す模式図である。

　ゲート信号線２２（ｉ）のそれぞれは、図１７において画像表示パネル１１の左辺から引き出されて第１のゲート駆動回路１４に接続されるとともに、画像表示パネル１１の右辺からも引き出されて第２のゲート駆動回路１５に接続されている。一方、ゲート信号線２３（ｉ）のそれぞれは、図１７において画像表示パネル１１の左辺から引き出されて第１のゲート駆動回路１４に接続されている。

　ゲート信号線２２（ｉ）は画像表示パネル１１の両側から引き出されて、一方は、第１のゲート駆動回路１４に接続され、他方は第２のゲート駆動回路１５に接続されている。したがって、ゲート信号線２２（ｉ）は、両側駆動される。ゲート信号線２３（ｉ）は、片側駆動される。

　図１８は、実施の形態１の第２の変形例に係るゲート駆動回路と画素回路との接続状態を表す説明図である。同図は、図３と同様に、ゲート駆動回路と画素回路１２との接続状態を示した説明図である。ゲート駆動回路は、２つのゲート信号線駆動部を有する。第１のゲート駆動回路１４および第２のゲート駆動回路１５は、ゲート信号線２２を駆動し、第１のゲート駆動回路１４は、さらに、ゲート信号線２３も駆動する。

　第１のゲート駆動回路１４のゲート信号線駆動部３２Ａと、第２のゲート駆動回路１５のゲート信号線駆動部３２Ａとは、ゲート信号線２３（ｉ）を駆動する。第１のゲート駆動回路１４のゲート信号線駆動部３２Ｂは、ゲート信号線２２（ｉ）を駆動する。

　ゲート信号線２３（ｉ）は、トランジスタＱ２３をオン・オフ制御する信号を印加する信号線である。したがって、トランジスタＱ２３は、高スルーレート動作の必要がない。したがって、ゲート信号線２３（ｉ）は、片側駆動でもよい。

　左側に配置された第１のゲート駆動回路１４は、画像表示パネル１１に形成されたすべてのゲート信号線を駆動するのに対して、右側に配置された第２のゲート駆動回路１５は、画像表示パネル１１に配置されたゲート信号線の半分を駆動する。したがって、右側に配置された第２のゲート駆動回路１５は、左側に配置された第１のゲート駆動回路１４の個数と比較して、１／２個で良い。以上のことから、図１８に示された画像表示装置は、図１に示された画像表示装置と比較して、低コスト化を実現できる。

　図１９は、第２の変形例に係る画像表示パネル、ゲート駆動回路およびソース駆動回路などの配置関係を表す図である。具体的には、図１９は、ゲート信号線２２（ｉ）を両側駆動にし、ゲート信号線２３（ｉ）を片側駆動にした場合の画像表示パネルの模式図である。ゲート信号線の接続状態、ゲートドライバＩＣの左右の個数など以外は、図４の実施例と同様であるので説明を省略する。

　本実施の形態においては、ゲート駆動回路を、シフトレジスタ部と電圧出力部とを組み合わせた回路を複数の出力毎にまとめ、１つのモノシリックＩＣとして集積している。以下、このＩＣをゲートドライバ集積回路またはゲートドライバＩＣと呼称する。またシフトレジスタ部と電圧出力部とを組み合わせた回路をゲート信号線駆動部と呼称する。

　なお、以下では説明のために、画像表示パネル１１の行方向の画素数をｎ＝１２８と仮定する。また、１つのゲートドライバ集積回路は６４画素分の出力を有するゲート信号線駆動部が２回路分集積されていると仮定する。しかし、本開示は、画像表示パネル１１の行方向の画素数、およびゲート駆動回路のゲート信号線駆動部の数とその出力数を上記に限定するものではない。

　図２０は、実施の形態１に係る画像表示装置のゲートドライバ集積回路３０の回路図である。ゲートドライバ集積回路３０は、２つのゲート信号線駆動部３２Ａ及び３２Ｂを有する。ゲート信号線駆動部３２Ａは、シフトレジスタ部３６Ａと電圧出力部３８Ａとを有する。

　シフトレジスタ部３６Ａは、６４個のＤフリップフロップ４２と、Ｄフリップフロップ４２の出力のそれぞれに設けられた６４個のアンドゲート４４とを有する。

　Ｄフリップフロップ４２のクロック端子のそれぞれはゲートドライバ集積回路３０のクロック入力端子ＣｋＡに接続されている。６４個のＤフリップフロップ４２はカスケード接続され、先頭のＤフリップフロップ４２のデータ端子はゲートドライバ集積回路３０のデータ入力端子ＤｉｎＡに接続され、最後尾のＤフリップフロップ４２の出力端子はゲートドライバ集積回路３０のデータ出力端子ＤｏｕｔＡに接続されている。アンドゲート４４それぞれの入力端子の一方は、対応するＤフリップフロップ４２の出力端子に接続され、他方はゲートドライバ集積回路３０のイネーブル入力端子ＥｎｅＡに接続されている。

　シフトレジスタ部３６Ａは、データ入力端子ＤｉｎＡに入力されたデジタル信号をクロック毎に順次シフトして、それぞれのＤフリップフロップ４２の出力端子から出力する。このとき、イネーブル入力端子ＥｎｅＡがハイレベルであれば、Ｄフリップフロップ４２の出力を、対応するアンドゲート４４のそれぞれから出力する。また、イネーブル入力端子ＥｎｅＡがローレベルであれば、Ｄフリップフロップ４２の出力にかかわらず、すべてのアンドゲート４４からローレベルを出力する。

　電圧出力部３８Ａは、６４個のトランジスタ制御部４６と、６４個のトランジスタ４７と、６４個のトランジスタ４８と、６４個のトランジスタ４９とを有する。トランジスタ制御部４６は、対応するアンドゲート４４の出力に基づき、トランジスタ４７および４８をオン・オフ制御するための信号を作成し、それらをトランジスタ４７及び４８のそれぞれに適合する電圧にレベルシフトする。本実施の形態においては、トランジスタ４７はＰチャンネルトランジスタであり、トランジスタ４８はＮチャンネルトランジスタである。

　図２１は、実施の形態１に係る画像表示装置１０のトランジスタ制御部４６の回路図であり、図２２は、同トランジスタ制御部４６の動作を示すタイミングチャートである。トランジスタ制御部４６のそれぞれは、遅延部５１と、論理ゲート５２と、論理ゲート５３と、レベルシフト部５７～５９とを有する。

　遅延部５１は、例えばＤフリップフロップ等で構成され、所定のクロック（図示せず）に基づき、対応するアンドゲート４４の出力を所定の時間だけ遅延する。論理ゲート５２は、対応するアンドゲート４４の出力と遅延部５１の出力とがともにローレベルであれば、ハイレベルを出力する。論理ゲート５３は、対応するアンドゲート４４の出力がローレベルであり遅延部５１の出力がハイレベルであれば、ハイレベルを出力する。

　レベルシフト部５７は、対応するアンドゲート４４の出力をトランジスタ４７に適合する電圧にレベルシフトし、レベルシフト部５８は論理ゲート５２の出力をトランジスタ４８に適合する電圧にレベルシフトし、レベルシフト部５９は論理ゲート５３の出力をトランジスタ４９に適合する電圧にレベルシフトする。なお、本実施の形態においては、トランジスタ４７はＰチャンネルトランジスタであるので、レベルシフト部５７はインバータタイプのレベルシフタである。

　トランジスタ４７はスイッチとして動作させるトランジスタであり、一方の端子はゲートドライバ集積回路３０の電源端子ＶｏｎＡに接続され、他方の端子はゲートドライバ集積回路３０の出力端子ＯｕｔＡｉ（１≦ｉ≦６４）に接続されている。トランジスタ４８もスイッチとして動作させるトランジスタであり、一方の端子はゲートドライバ集積回路３０の電源端子ＶｏｆｆＡに接続され、他方の端子はゲートドライバ集積回路３０の出力端子ＯｕｔＡｉに接続されている。また、トランジスタ４９もスイッチとして動作させるトランジスタであり、一方の端子はゲートドライバ集積回路３０の電源端子ＶｏｖｄＡに接続され、他方の端子はゲートドライバ集積回路３０の出力端子ＯｕｔＡｉに接続されている。

　そして、トランジスタ４７をオン状態にし、トランジスタ４８およびトランジスタ４９をオフ状態にすることで、電源端子ＶｏｎＡの電圧を選択して出力する。また、トランジスタ４８をオン状態にし、トランジスタ４７およびトランジスタ４９をオフ状態にすることで、電源端子ＶｏｆｆＡの電圧を選択して出力する。また、トランジスタ４９をオン状態にし、トランジスタ４７およびトランジスタ４８をオフ状態にすることで、電源端子ＶｏｖｄＡの電圧を選択して出力する。

　そのため、電源端子ＶｏｖｄＡの電圧を電圧Ｖ２２ｏｖｄに設定することで、ゲート電圧３値駆動を行うことができる。すなわち、書込制御信号ＣＮＴ２２（ｉ）の立ち上がり、または立下りに電圧（Ｖ２２ｏｎ－Ｖ２２ｏｆｆ）の振幅を超えるオーバードライブ電圧Ｖ２２ｏｖｄを所定の時間印加することができる。

　一方、電源端子ＶｏｖｄＡの電圧を電源端子ＶｏｆｆＡの電圧と等しく設定することで、ゲート電圧２値駆動を行うことができる。すなわち、オーバードライブ電圧を印加しない制御信号を発生させることができる。または、遅延部５１をリセットして出力をローレベルに固定することによってもゲート電圧２値駆動を行うことができる。もちろん専用の制御端子を設けて、ゲート電圧３値駆動とゲート電圧２値駆動とを切り替えてもよい。

　ゲート信号線駆動部３２Ｂは、ゲート信号線駆動部３２Ａと同じ構成であるので、詳細な説明は省略する。ただし、ゲート信号線駆動部３２Ｂはクロック入力端子ＣｋＢとデータ入力端子ＤｉｎＢとデータ出力端子ＤｏｕｔＢとイネーブル入力端子ＥｎｅＢと電源端子ＶｏｎＢと電源端子ＶｏｆｆＢと電源端子ＶｏｖｄＢと出力端子ＯｕｔＢ１～ＯｕｔＢ６４とを有し、それぞれゲート信号線駆動部３２Ａのクロック入力端子ＣｋＡとデータ入力端子ＤｉｎＡとデータ出力端子ＤｏｕｔＡとイネーブル入力端子ＥｎｅＡと電源端子ＶｏｎＡと電源端子ＶｏｆｆＡと電源端子ＶｏｖｄＡと出力端子ＯｕｔＡ１～ＯｕｔＡ６４とに対応する。

　このように、本実施の形態におけるゲートドライバ集積回路３０は、独立したクロック入力端子ＣｋＡおよびＣｋＢと、イネーブル入力端子ＥｎｅＡおよびＥｎｅＢと、データ入力端子ＤｉｎＡおよびＤｉｎＢとを有し、かつ画像表示パネルに含まれる画素回路行の数の半分以下の長さのシフトレジスタ部と、シフトレジスタ部の出力のそれぞれを所定の電圧と振幅を有する制御信号に変換するとともに制御信号の立ち上がりおよび立下りの少なくとも一方に振幅を越えるオーバードライブ電圧を所定の時間印加できる電圧出力部と、をそれぞれ複数ずつ集積されている。このゲートドライバ集積回路を複数用いて、第１のゲート駆動回路１４と第２のゲート駆動回路１５とを構成している。

　なお、図２１に示されたトランジスタ制御部４６は、遅延部５１を用いてＶｏｖｄ電圧を発生させる構成であった。しかし、本開示のゲート電圧３値駆動を実現する回路方式は、図２１に限定されるものではない。たとえば、図２３の実施例が例示される。

　図２３は、実施の形態１の第３の変形例に係る画像表示装置のトランジスタ制御部の回路図である。シフトレジスタ部は、シフトレジスタ回路３６ａとシフトレジスタ回路３６ｂとで構成される。シフトレジスタ回路３６ａおよび３６ｂには、同一のクロックＣｌｋが入力される。シフトレジスタ３６ａには、オーバーロード電圧Ｖｏｖｄを印加する画素行位置を示すデータＶｏｖｄ－Ｄｉｎが入力される。シフトレジスタ３６ｂには、オン電圧Ｖｏｎを印加する画素行位置を示すデータＶｏｎ－Ｄｉｎが入力される。他の構成については、図１、図２、図４、図１８、図２０および図２１などを用いて説明を行っているので説明を省略する。

　シフトレジスタ３６ａを構成するＤフリップフロップ４２の出力をａとし、シフトレジスタ３６ｂを構成するＤフリップフロップ４２の出力をｂとしたとき、選択回路４５は、図２４に示す動作を行う。図２４は、選択回路４５により選択される電圧を示す図である。

　なお、選択回路４５は、２－３デコーダを構成するロジック回路である。入力ａ、ｂにより３つの出力を変化させ、当該出力に接続されたトランジスタ（４７、４８、４９）などをオン・オフ制御する。トランジスタ（４６、４７、４８）のオン・オフ制御により、Ｖｏｎ電圧、Ｖｏｆｆ電圧、Ｖｏｖｄ電圧のうち、１つが選択され、ＯｕｔＡ端子からゲート信号線２２（２３）に電圧が出力される。図２４に示されるように、入力ａ、ｂに対応して電圧が選択される。

　一例として、入力ａ＝０（ローレベル）、入力ｂ＝０（ローレベル）の場合は、オフ電圧ＶｏｆｆがＯｕｔＡ端子から出力される。入力ａ＝０（ローレベル）、入力ｂ＝１（ハイレベル）の場合は、オフ電圧ＶｏｖｄがＯｕｔＡ端子から出力される。入力ａ＝１（ハイレベル）、入力ｂ＝０（ローレベル）の場合は、オン電圧ＶｏｎがＯｕｔＡ端子から出力される。入力ａ＝１（ハイレベル）、入力ｂ＝１（ハイレベル）の場合は、オン電圧ＶｏｎがＯｕｔＡ端子から出力される。

　図２３に示された構成により、遅延部５１を用いず、ゲート電圧３値駆動を実施できる。また、Ｖｏｖｄ電圧は、１Ｈ（１画素行選択期間）単位でクロックＣｌｋに同期して設定することができる。また、Ｖｏｖｄ－Ｄｉｎ、Ｖｏｎ－Ｄｉｎ端子に入力するデータにより、Ｖｏｎ電圧、Ｖｏｆｆ電圧を１Ｈ単位（１クロック単位）で設定することができる。たとえば、Ｖｏｎ電圧をｎＨ（ｎは１以上の整数）に容易に設定することができる。

　図２５は、１つのシフトレジスタ回路で構成されたトランジスタ制御部の回路図である。同図に示されるように、シフトレジスタ部は、１つのシフトレジスタ回路３６で構成される。シフトレジスタ回路３６には、クロックＣｌｋが入力される。シフトレジスタ回路３６には、オン電圧Ｖｏｖｄを印加する画素行位置を示すデータＶｏｎ－Ｄｉｎが入力される。他の構成については、図１、図２、図４、図１８、図２０および図２１などを用いて説明を行っているので説明を省略する。

　図２６は、実施の形態１に係る画像表示装置の書込制御信号の詳細を示す駆動波形図である。図２６の（ｂ）に示されるように、ゲート電圧３値駆動では、Ｏｕｔ端子に、Ｖｏｎ電圧を印加した後は、Ｖｏｖｄ電圧が印加され、さらに、次の１Ｈ期間後は、Ｖｏｆｆ電圧が印加される。つまり、ゲート電圧３値駆動では、Ｖｏｎ電圧から、Ｖｏｆｆ電圧に遷移するときは、必ず、Ｖｏｖｄ電圧が印加される。

　シフトレジスタ３６を構成するＤフリップフロップ４２の１つの出力をｉとし、次のＤフリップフロップの出力を（ｉ＋１）とした時、選択回路４５は、図２７で示された動作を行う。図２７は、選択回路４５により選択される電圧の第２の例を示す図である。同図に示されるように、入力ｉ、（ｉ＋１）に対応して電圧が選択される。

　なお、選択回路４５は、入力をｉ、（ｉ＋１）とする、２－３デコーダを構成するロジック回路である。入力ｉ、（ｉ＋１）により３つの出力を変化させ、当該出力に接続されたトランジスタ（４７、４８、４９）などをオン・オフ制御する。トランジスタ（４６、４７、４８）のオン・オフ制御により、Ｖｏｎ電圧、Ｖｏｆｆ電圧、Ｖｏｖｄ電圧のうち、１つが選択され、ＯｕｔＡ端子からゲート信号線２２（２３）に電圧が出力される。

　一例として、入力ｉ＝０（ローレベル）、入力（ｉ＋１）＝０（ローレベル）の場合は、オフ電圧ＶｏｆｆがＯｕｔＡ端子から出力される。入力ｉ＝０（ローレベル）、入力（ｉ＋１）＝１（ハイレベル）の場合は、オフ電圧ＶｏｖｄがＯｕｔＡ端子から出力される。入力ｉ＝１（ハイレベル）、入力（ｉ＋１）＝０（ローレベル）の場合は、オン電圧ＶｏｎがＯｕｔＡ端子から出力される。入力ｉ＝１（ハイレベル）、入力（ｉ＋１）＝１（ハイレベル）の場合は、オン電圧ＶｏｎがＯｕｔＡ端子から出力される。

　図２５に示された構成により、遅延部５１を用いず、ゲート電圧３値駆動を実施できる。また、Ｖｏｖｄ電圧は、１Ｈ（１画素行選択期間）単位でクロックＣｌｋに同期して設定することができる。また、Ｖｏｎ－Ｄｉｎ端子に入力するデータにより、Ｖｏｎ電圧、Ｖｏｆｆ電圧を１Ｈ単位（１クロック単位）で、設定することができる。たとえば、Ｖｏｎ電圧をｎＨ（ｎは１以上の整数）に容易に設定することができる。図２５の構成では、１つのシフトレジスタ回路３６で、ゲート電圧３値駆動を実現できる。

　図２８は、実施の形態１に係る切り替え回路の説明図である。切り替え回路３６１ａおよび３６ｂは、Ｖｏｆｆ電圧、Ｖｏｖｄ電圧、Ｖｏｎ電圧のうち、１つの電圧を選択し、ゲート信号線２２に出力する機能を有する。同図に示されたように、切り替え回路３６１ａ及び３６１ｂのａ端子にＶｏｖｄ電圧が印加され、ｂ端子にＶｏｆｆ電圧が印加され、ｃ端子にＶｏｎ電圧が印加されている。ｄ端子（２ビット）に印加されたロジック信号により、Ｖｏｖｄ、Ｖｏｆｆ、Ｖｏｎ電圧のいずれかが選択される。ｄ端子のロジック信号は、シフトレジスタ３６に保持されたデータに基づく。

　切り替え回路３６１ａ及び３６１ｂが、Ｖｏｎ電圧―＞Ｖｏｖｄ電圧―＞Ｖｏｆｆ電圧と、出力を切り替えることにより、ゲート電圧３値駆動が実現される。一方、切り替え回路３６１ａ及び３６１ｂが、Ｖｏｎ電圧―＞Ｖｏｆｆ電圧と、出力を切り替えることにより、ゲート電圧２値駆動が実現される。

　図２９は、実施の形態１に係るゲートドライバ回路の構成の例を示す図である。同図に示されるように、ドライバ入力端子２４３ａから、Ｖｏｎ２電圧またはＶｏｎ１電圧が印加される。ドライバ入力端子２４３ａから印加された電圧は、ＣＯＦ１９１に形成されたＣＯＦ配線２４１ａにより、出力回路３８に伝達される。

　出力回路３８のマイナス電源（－電源）端子には、切り替え回路３６１が接続されている。一方、出力回路３８のプラス電源（＋電源）端子には、オン電圧が印加される。

　ドライバ入力端子２４３ａに印加するオン電圧を変更することにより、Ｏｕｔ端子から出力されるオン電圧（Ｖｏｎ電圧）を変更できる。また、切り替え回路３６１には、オーバーロード電圧Ｖｏｖｄ、オフ電圧Ｖｏｆｆ電圧が入力され、切り替え回路３６１の制御端子Ｃ１のロジック信号により、オーバーロード電圧Ｖｏｖｄ、またはオフ電圧Ｖｏｆｆ電圧が選択されて、出力回路３８のマイナス電源（－電源）端子に印加されている。

　以上の構成により、Ｏｕｔ端子から、Ｖｏｎ電圧、Ｖｏｆｆ電圧、Ｖｏｖｄ電圧のいずれかが出力され、ゲート電圧３値駆動、またはゲート電圧２値駆動が実施される。

　図３０は、実施の形態１に係るゲート信号線駆動部のオン電圧の可変制御を説明する図であり、図３１は、可変制御されたゲート信号線駆動部のオン電圧の波形図である。具体的には、図３１の波形図は、ゲート電圧２値駆動を例示している。図３０に示されるように、ゲート信号線駆動部３２ａのオン電圧ＶｏｎＡは、ＣＯＦ外部の電圧回路Ｅ１で設定される。電圧回路Ｅ１は、スイッチング電源回路、レギュレータ回路などが該当する。電圧回路Ｅ１は、ゲート信号線駆動部３２ａのＶｏｎ電圧を出力する。

　ゲート信号線駆動部３２ｂのオン電圧ＶｏｎＢは、ＣＯＦ外部の電圧回路Ｅ２で設定される。電圧回路Ｅ２は、スイッチング電源回路、レギュレータ回路などが該当する。電圧回路Ｅ２は、ゲート信号線駆動部３２ｂのＶｏｎ電圧を出力する。Ｖｏｎ端子は、少なくも、ゲートドライバＩＣ３０に２カ所以上形成あるいは配置されている。

　図３１に示されるように、Ｖｏｎ電圧の大きさを設定することにより、ゲート信号線２２に印加する電圧振幅を可変することができる。図３１の上段の図は、オン電圧がＶｏｎ１としており、下段の図は、オン電圧がＶｏｎ２としている。Ｖｏｎ１＜Ｖｏｎ２となる。これらの電圧設定は、ゲート信号線駆動部３２ａ及び３２ｂで行うことができる。なお、Ｖｏｎ電圧の印加時間は、ｎＨ（ｎは１以上の整数）とし、ｎはコントローラ（図示せず）により可変できるように構成されている。

　なお、Ｖｏｎ電圧と同様に、ＶｏｆｆおよびＶｏｖｄ電圧も電圧Ｖｏｎも、ゲート信号線駆動部３２ａ及び３２ｂで可変または調整あるいは設定できるように構成されている。また、これらの構成は、図３０および図３１と同様であるので、説明を省略する。

　図２６は、トランジスタＱがｐチャンネル（ｐ極性）のゲート信号線２２に印加される電圧波形である。図２６の（ａ）は、ゲート電圧２値駆動の電圧波形である。図２６の（ｂ）は、ゲート電圧３値駆動の電圧波形である。

　ゲート電圧２値駆動とゲート電圧３値駆動とは、図１０の選択信号線（ＳｅｌＡ端子、ＳｅｌＢ端子）に印加するロジック電圧で決定する。

　図２６の（ａ）に示されるように、ゲート電圧２値駆動では、Ｖｏｎ電圧からＶｏｆｆ電圧に変化する期間がｔ１と長時間を必要とする。ｔ１が長いと、この期間に画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生する。

　図２６の（ｂ）に示すゲート電圧３値駆動を実施すると、図示するように、Ｖｏｎ電圧からＶｏｆｆ電圧に変化する期間がｔ２と非常に短時間となる。したがって、画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生することがない。

　ゲート電圧３値駆動では、Ｖｏｎ電圧の印加期間後、１Ｈ期間の間あるいは１Ｈより短い期間の間、Ｖｏｖｄ電圧が印加される。なお、図２３、図２５の構成では、Ｖｏｖｄ電圧は、１Ｈ期間または１Ｈ期間以上である。１Ｈ期間とは、１水平走査期間あるいは１画素行の選択期間である。

　Ｖｏｖｄ電圧の印加期間後、選択した画素行に対応するゲート信号線２２（ｉ）にＶｏｆｆ電圧が印加され、ゲート信号線２２（ｉ）は、次のフレーム期間にＶｏｎ電圧が印加されるまで期間、Ｖｏｆｆ電圧に保持される。

　Ｓｅｌ端子に印加されるロジック電圧が”Ｌ”の場合は、ゲート電圧２値駆動モードに設定される。Ｓｅｌ端子に印加されるロジック電圧が”Ｈ”の場合は、ゲート電圧３値駆動モードに設定される。

　なお、Ｖｏｖｄ電圧を印加する期間は、１Ｈ期間あるいは１Ｈ期間より短い期間に設定することが好ましい。Ｖｏｎ期間は、少なくとも１Ｈ期間とし、１Ｈ期間のｎ倍（ｎは１以上の整数）とし、ｎの値は可変できるように構成する。

　図３２は、実施の形態１の第１の変形例に係る画像表示装置の書込制御信号を示す駆動波形図である。具体的には、同図は、トランジスタＱが、ｎチャンネル（ｎ極性）の場合のゲート電圧２値駆動（図３２の（ａ））、ゲート電圧３値駆動（図３２の（ｂ））の波形図である。図２のｐチャンネルトランジスタの画素構成に対応する画素回路は、たとえば、図１２である。図１２は、画素回路をｎチャンネルトランジスタで構成した実施例である。

　図３２に示されるように、トランジスタＱがｎチャンネルの場合と、図２６に示されるように、トランジスタＱがｐチャンネルの場合では、電圧波形の極性が反転する。

　図１２では、ゲート信号線２２に印加される電圧波形は、図２とは逆極性となる。たとえば、図１２の画素構成では、図８のタイミングチャートに対しては、図３３が対応する。図３３は、実施の形態１の第１の変形例に係る画像表示装置の画像信号電圧、書込制御信号および表示制御信号を示すタイミングチャートである。

　ここで、図３４は、実施の形態１に係る第１のゲート駆動回路の動作を示すタイミングチャートである。図３５は、実施の形態１の第１の変形例に係る第１のゲート駆動回路の動作を示すタイミングチャートである。つまり、図３４は、トランジスタＱがｐチャンネルの場合の第１のゲート駆動回路１４のタイミングチャートであり、図３５は、トランジスタＱがｎチャンネルの場合の第１のゲート駆動回路１４のタイミングチャートである。

　また、図３６は、実施の形態１に係る第２のゲート駆動回路の動作を示すタイミングチャートの第１例である。図３７は、実施の形態１の第１の変形例に係る第２のゲート駆動回路の動作を示すタイミングチャートの第１例である。つまり、図３６は、トランジスタＱがｐチャンネルの場合の第２のゲート駆動回路１５のタイミングチャートであり、図３５は、トランジスタＱがｎチャンネルの場合の第２のゲート駆動回路１５のタイミングチャートである。ここで、図１２の画素構成では、図３６のタイミングチャートに対しては、図３７が対応する。

　また、図３８は、実施の形態１に係る第２のゲート駆動回路の動作を示すタイミングチャートの第２例である。図３９は、実施の形態１の第１の変形例に係る第２のゲート駆動回路の動作を示すタイミングチャートの第２例である。つまり、図３８は、トランジスタＱがｐチャンネルの場合の第２のゲート駆動回路１５のタイミングチャートであり、図３９は、トランジスタＱがｎチャンネルの場合の第２のゲート駆動回路１５のタイミングチャートである。ここで、図１２の画素構成では、図３８のタイミングチャートに対しては、図３９が対応する。

　本開示の画素回路を構成するトランジスタＱは、ｐチャンネルおよびｎチャンネルのいずれでもよい。ゲート電圧２値電圧駆動およびゲート電圧３値電圧駆動では、トランジスタＱの極性に適応させたゲート電圧がゲート信号線に印加する。

　以上のように、本発明のゲートドライバ回路あるいはゲートドライバＩＣは、トランジスタの極性（ｐチャンネル、または、ｎチャンネル）に対応して、ゲート信号線２２に印加する電圧信号を変更できる。

　３値電圧駆動では、映像信号電圧が印加されるトランジスタＱ２２のゲート端子が接続されたゲート信号線２２（ｉ）に、ゲート電圧が印加される。つまり、ゲート電圧３値電圧駆動は、両側駆動が必要なゲート信号線に実施される。ゲート電圧２値駆動では、トランジスタＱ２３のゲート端子が接続されたゲート信号線２２（ｉ）に、ゲート電圧が印加される。つまり、ゲート電圧２値駆動は、高スルーレートが必要でなく、片側駆動を行うゲート信号線に実施される。

　前述したように、図１０は、ゲートドライバＩＣ３０を、ＣＯＦ１９１に実装した状態を模式的に図示した説明図である。

　ゲート信号線駆動部３２ａには、シフトレジスタ（図示せず）にデータを入力するデータ入力端子（ＤｉｎＡ）、シフトレジスタ（図示せず）の出力をイネーブル（ゲート信号線にオン電圧を出力する）、あるいはディセーブル（ゲート信号線にオフ電圧を出力する）にするイネーブル入力端子（ＥｎｅＡ）、シフトレジスタ（図示せず）内のデータをシフトするクロックを入力するクロック入力端子（ＣｌｋＡ）が接続または配置されている。

　ゲート信号線駆動部３２ｂには、シフトレジスタ（図示せず）にデータを入力するデータ入力端子（ＤｉｎＢ）、シフトレジスタ（図示せず）の出力をイネーブル（ゲート信号線にオン電圧を出力する）、あるいはディセーブル（ゲート信号線にオフ電圧を出力する）にするイネーブル入力端子（ＥｎｅＢ）、シフトレジスタ（図示せず）内のデータをシフトするクロックを入力するクロック入力端子（ＣｌｋＢ）が接続または配置されている。

　フレキシブル基板（ＣＯＦ）１９１には、ＣＯＦ配線２４１ａ～２４１ｅが形成され、各端子は、ＣＯＦ配線２４１ａ～２４１ｅを介して、ドライバ入力端子２４３ａ及び２４３ｂからゲートドライバＩＣ３０に信号あるいは電圧が印加される。

　ゲートドライバＩＣ３０からの出力は、ドライバ出力端子２４６、ＣＯＦ配線２４１ｅを介して出力端子２４５と接続されている。出力端子２４５には、ゲート信号線２２が接続される。

　図１０に示されるように、ドライバＩＣのチップの長辺側の左右に各１か所以上のドライバ入力端子２４３ａまたは２４３ｂが設けられる。上記構成により、電圧の電位降下の影響を受けにくくなり、また、１つのドライバ入力端子（２４３ａ、２４３ｂ）が接続不良となっても、ドライバＩＣの動作に影響を与えない。

　図１０に示されるように、ＳＥＬ端子、Ｖｏｆｆ端子は、Ｖｏｎ入力端子（ＶｏｎＡ、ＶｏｎＢ）とドライバ出力端子２４６との間に配置されている。ＤｉｎＡ、ＥｎｅＡ、ＣｌｋＡ、ＤｉｎＢ、ＥｎｅＢ、ＣｌｋＢなどの制御信号は、ゲートドライバＩＣ３０の２カ所以上に形成または配置されている。好ましくは、上記２カ所は、ゲートドライバＩＣの短辺の中央線に対して、線対称になる位置に配置されることが好ましい。

　ＤｉｎＡ、ＥｎｅＡ、ＣｌｋＡ、ＤｉｎＢ、ＥｎｅＢ、ＣｌｋＢなどの制御信号の入力段には、シュミット回路あるいはヒステリシス回路などの入力段回路を形成している。また、ゲート信号線駆動部３２で、入力信号がラッチされるように構成されている。

　たとえば、ＣｌｋＢにおいて、接続端子２４４ａに入力されたクロックは、ＣＯＦ配線２４１ａを介して、ドライバ入力端子２４３ａに印加される。ドライバ入力端子２４３ａに印加されたクロック信号は、ゲート信号線駆動部３２ｂのシュミット回路でノイズ成分を除去され、ラッチ回路（図示せず）でラッチされる。ラッチされたクロックデータは、ゲート信号線駆動部３２ａの内部に形成された配線（図示せず）を介して、ドライバ入力端子２４３ｂに出力される。ドライバ入力端子２４３ｂから出力されたクロックデータＣｌｋＢは、ＣＯＦ配線２４１ｃを介して接続端子２４４ｂから出力される。

　なお、ドライバ入力端子２４３ａとドライバ入力端子２４３ｂとの間にＣＯＦ配線（図示せず）を形成してもよい。ＣＯＦ配線により、安定して制御データを伝送することができる。

　オン電圧Ｖｏｎ（ＶｏｎＡ、ＶｏｎＢ）の入力端子も複数端子が配置または形成されている。

　図１０に示された構成では、ゲートドライバＩＣ３０には、ゲート信号線駆動部３２ａ、ゲート信号線駆動部３２ｂが形成または配置されている。ゲート信号線駆動部３２ａおよび３２ｂには、選択端子（ＳＥＬＡ、ＳＥＬＢ）が接続され、２つのオフ電圧入力端子（Ｖｏｆｆ、Ｖｏｖｄ）、１つのオン電圧入力端子（ゲート信号線駆動部３２ａはＶｏｎＡ、ゲート信号線駆動部３２ｂはＶｏｎＢ）が接続されている。

　ＳＥＬ端子（ＳＥＬＡ、ＳＥＬＢ）は、プルダウンされている。ＳＥＬ端子は、ゲート電圧３値駆動とゲート電圧２値駆動を切り替えるロジック端子である。

　ゲートドライバＩＣ３０のドライバ出力端子２４６からゲート信号線２２に印加するオン電圧およびオフ電圧が出力される。ドライバ出力端子２４６と出力端子２４５との間は、ＣＯＦ１９１に形成されたＣＯＦ配線２４１ｅで電気的に接続されている。

　ドライバ入力端子２４３ａと接続端子２４４ａとは、ＣＯＦ１９１上に形成されたＣＯＦ配線２４１ａにより電気的に接続されている。また、ドライバ入力端子２４３ｂと接続端子２４４ｂとは、ＣＯＦ１９１上に形成されたＣＯＦ配線２４１ｃにより電気的に接続されている。

　ＳＥＬなどのロジック端子は、パネルから接続端子２４４ｃからロジック電圧などの所定電圧が印加される。上記所定電圧は、ＣＯＦ１９１に形成された、ＣＯＦ内部の一点と接続端子とを接続する配線２４１ｄを介して、ゲートドライバＩＣ３０の操作端子２４３ｃに印加される。

　ゲートドライバＩＣ３０の操作端子２４７は、ドライバ出力端子２４６とドライバ入力端子２４３ａとの間、または、ドライバ出力端子２４６とドライバ入力端子２４３ｂとの間、もしくは、その両方間である、ドライバ出力端子２４６とドライバ入力端子２４３ａとの間、ドライバ出力端子２４６とドライバ入力端子２４３ｂとの間に配置または形成されている。前述したように、図１７は、実施の形態１の第２の変形例に係る画像表示装置１０の構成を示す模式図である。図１に示された構成との差異は、ゲート信号線２２（ｉ）の一端が第１のゲート駆動回路１４に接続され、ゲート信号線２２（ｉ）の他端が第２のゲート駆動回路１５に接続されている点、および、ゲート信号線２３（ｉ）の一端が第１のゲート駆動回路１４に接続されている点である。したがって、ゲート信号線２２（ｉ）は両側駆動が実施され、ゲート信号線２３（ｉ）は片側駆動が実施される。

　図４０は、実施の形態１の第２の変形例に係る画像表示装置の画素回路の回路図である。ソース信号線２１（ｊ）のそれぞれは、図１７において画像表示パネル１１の上辺から引き出されてソース駆動回路１６に接続されている。ゲート信号線２２（ｉ）のそれぞれは、図１７において画像表示パネル１１の左辺から引き出されて第１のゲート駆動回路１４に接続されるとともに、画像表示パネル１１の右辺からも引き出されて第２のゲート駆動回路１５に接続されている。ゲート信号線２３（ｉ）のそれぞれは、図１７において、画像表示パネル１１の左辺から引き出されて第１のゲート駆動回路１４に接続されている。

　以下、第２の変形例に係る画像表示装置について、図１及び図２に示された実施の形態１に係る画像表示装置と異なる点を中心に説明する。

　このように、本実施の形態の第２の変形例に係る画像表示パネル１１は、行方向に配置された画素回路１２（ｉ、１）～１２（ｉ、ｍ）に共通にゲート信号線２２（ｉ）とゲート信号線２３（ｉ）とが接続されている。

　第１のゲート駆動回路１４は、ゲート信号線２２（ｉ）のそれぞれに第１の制御信号である書込制御信号ＣＮＴ２２（ｉ）を供給し、ゲート信号線２３（ｉ）のそれぞれに第２の制御信号である表示制御信号ＣＮＴ２３（ｉ）を供給する。また、第２のゲート駆動回路１５は、ゲート信号線２２（ｉ）のそれぞれに書込制御信号ＣＮＴ２２（ｉ）を供給する。

　左側に配置した第１のゲート駆動回路１４は、表示パネルに形成されたすべてのゲート信号線を駆動するのに対して、右側に配置した第２のゲート駆動回路１５は、表示パネルに配置されたゲート信号線の半分を駆動する。したがって、右側に配置した第２のゲート駆動回路１５は、左側に配置した第１のゲート駆動回路１４の個数に比較して、１／２個で良い。以上のことから、図１７に示された構成では、図１に示された構成と比較して、低コスト化を実現できる。

　他の事項などに関しては、図１、図２などで説明を行っているので説明を省略する。

　図４１は、実施の形態１の第２の変形例に係る画像表示装置のゲート駆動回路の構成の一例を示す図である。

　第１のゲート駆動回路１４は、２つのゲートドライバ集積回路３０（１）および３０（２）で構成され、第２のゲート駆動回路１５は、１つのゲートドライバ集積回路３０（３）で構成されている。ここで、ゲートドライバ集積回路３０（１）～３０（３）のそれぞれは、図２０に示したゲートドライバ集積回路３０と同一の回路構成である。

　画像表示パネル１１の左側に引き出されたゲート信号線２２（１）～２２（１２８）およびゲート信号線２３（１）～２３（１２８）には、第１のゲート駆動回路１４に搭載されてゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）の出力端子が接続されている。本変形例においては、ゲート信号線２２（１）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ１が接続され、ゲート信号線２２（２）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ２が接続され、ゲート信号線２２（３）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ３が接続され、・・・、ゲート信号線２２（６４）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ６４が接続されている。

　また、ゲート信号線２３（１）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＢ１が接続され、ゲート信号線２３（２）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＢ２が接続され、・・・、ゲート信号線２３（６４）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＢ６４が接続されている。

　また、ゲート信号線２２（６５）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ１が接続され、ゲート信号線２２（６６）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ２が接続され、ゲート信号線２２（６７）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ３が接続され、・・・、ゲート信号線２２（１２８）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ６４が接続されている。

　また、ゲート信号線２３（６５）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＢ１が接続され、ゲート信号線２３（６６）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＢ２が接続され、・・・、ゲート信号線２３（１２８）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＢ６４が接続されている。

　ゲートドライバ集積回路３０（１）のクロック入力端子ＣｋＡとクロック入力端子ＣｋＢとゲートドライバ集積回路３０（２）のクロック入力端子ＣｋＡとクロック入力端子ＣｋＢとは互いに接続されて、第１のクロックＣＫ１が入力される。また、ゲートドライバ集積回路３０（１）のイネーブル入力端子ＥｎｅＡとイネーブル入力端子ＥｎｅＢとゲートドライバ集積回路３０（２）のイネーブル入力端子ＥｎｅＡとイネーブル入力端子ＥｎｅＢとは互いに接続されて、イネーブル信号ＥＮ１が入力される。

　ゲートドライバ集積回路３０（１）のデータ出力端子ＤｏｕｔＡとゲートドライバ集積回路３０（２）のデータ入力端子ＤｉｎＡとが接続され、ゲートドライバ集積回路３０（１）のデータ出力端子ＤｏｕｔＢとゲートドライバ集積回路３０（２）のデータ入力端子ＤｉｎＢとが接続されている。こうして、ゲートドライバ集積回路３０（１）とゲートドライバ集積回路３０（２）とがカスケード接続されている。

　ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＡには、書込制御信号２２（１）～２２（１２８）を発生させるための信号ＤＩ１が入力され、ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＢには、表示制御信号２３（１）～２３（１２８）を発生させるための信号ＤＩ２が入力される。

　ゲートドライバ集積回路３０（１）の電源端子ＶｏｎＡとゲートドライバ集積回路３０（２）の電源端子ＶｏｎＡとが接続されて電圧Ｖ２２ｏｎが印加され、ゲートドライバ集積回路３０（１）の電源端子ＶｏｆｆＡとゲートドライバ集積回路３０（２）の電源端子ＶｏｆｆＡとが接続されて電圧Ｖ２２ｏｆｆが印加され、ゲートドライバ集積回路３０（１）の電源端子ＶｏｖｄＡとゲートドライバ集積回路３０（２）の電源端子ＶｏｖｄＡとが接続されて電圧Ｖ２２ｏｖｄが印加される。

　また、ゲートドライバ集積回路３０（１）の電源端子ＶｏｎＢとゲートドライバ集積回路３０（２）の電源端子ＶｏｎＢとが接続されて電圧Ｖ２３ｏｎが印加され、ゲートドライバ集積回路３０（１）の電源端子ＶｏｆｆＢと電源端子ＶｏｖｄＢとゲートドライバ集積回路３０（２）の電源端子ＶｏｆｆＢと電源端子ＶｏｖｄＢとがそれぞれ接続されて電圧Ｖ２３ｏｆｆが印加される。

　一方、画像表示パネル１１の右側に引き出されたゲート信号線２２（１）～２２（１２８）には第２のゲート駆動回路１５に搭載されているゲートドライバ集積回路３０（３）の出力端子が接続されている。本変形例においては、ゲート信号線２２（１）～２２（１２８）のうち、奇数番目のゲート信号線２２（１）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ１が接続され、ゲート信号線２２（３）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ２が接続され、ゲート信号線２２（５）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ３が接続され、・・・、ゲート信号線２２（１２７）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ６４が接続されている。

　また、偶数番目のゲート信号線２２（２）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ１が接続され、ゲート信号線２２（４）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ２が接続され、ゲート信号線２２（６）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ３が接続され、・・・、ゲート信号線２２（１２８）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ６４が接続されている。

　ゲートドライバ集積回路３０（３）のクロック入力端子ＣｋＡとクロック入力端子ＣｋＢとは接続されて第２のクロックＣＫ２が入力される。また、ゲートドライバ集積回路３０（３）のイネーブル入力端子ＥｎｅＡにイネーブル信号ＥＮ２が入力され、イネーブル入力端子ＥｎｅＢにイネーブル信号ＥＮ３が入力される。そしてゲートドライバ集積回路３０（３）のデータ入力端子ＤｉｎＡとデータ入力端子ＤｉｎＢとが接続され、書込制御信号２２（１）～２２（１２８）を発生させるための信号ＤＩ２が入力される。

　さらに、ゲートドライバ集積回路３０（３）の電源端子ＶｏｎＡと電源端子ＶｏｎＢとが接続されて電圧Ｖ２２ｏｎが印加され、電源端子ＶｏｆｆＡと電源端子ＶｏｆｆＢとが接続されて電圧Ｖ２２ｏｆｆが印加され、電源端子ＶｏｖｄＡと電源端子ＶｏｖｄＢとが接続されて電圧Ｖ２２ｏｖｄが印加される。

　前述した図３４は、実施の形態１の第２の変形例に係る第１のゲート駆動回路の動作を示すタイミングチャートでもある。

　ゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）のゲート信号線駆動部３２Ａのクロック入力端子ＣｋＡには周期が３．５μｓの第１のクロックＣＫ１が入力され、イネーブル入力端子ＥｎｅＡはハイレベルに固定される。ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＡには、パルス幅がほぼ７．０μｓの信号ＤＩ１が入力される。

　シフトレジスタ部３６Ａは、クロックＣＫ１が入力する毎に信号ＤＩ１をシフトして出力する。そして電圧出力部３８Ａは、シフトレジスタ部３６Ａの出力がハイレベルであれば電圧Ｖ２２ｏｎを出力し、シフトレジスタ部３６Ａの出力がハイレベルからローレベルに遷移した直後から所定の時間にオーバードライブ電圧Ｖ２２ｏｖｄを出力し、その後は、電圧Ｖ２２ｏｆｆを出力する。こうして、ゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ１からは書込制御信号ＣＮＴ２２（１）が出力され、出力端子ＯｕｔＡ２からは書込制御信号ＣＮＴ２２（２）が出力され、・・・、出力端子ＯｕｔＡ６４からは書込制御信号ＣＮＴ２２（６４）が出力される。

　また、ゲートドライバ集積回路３０（１）とゲートドライバ集積回路３０（２）とはカスケード接続されているので、ゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ１からは書込制御信号ＣＮＴ２２（６５）が出力され、出力端子ＯｕｔＡ２からは書込制御信号ＣＮＴ２２（６６）が出力され、・・・、出力端子ＯｕｔＡ６４からは書込制御信号ＣＮＴ２２（１２８）が出力される。

　ゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）のゲート信号線駆動部３２Ｂのクロック入力端子ＣｋＢにも、周期が３．５μｓの第１のクロックＣＫ１が入力され、イネーブル入力端子ＥｎｅＢがハイレベルに固定される。ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＢには、信号ＤＩ１のハイレベル期間を除く１フィールド期間のほとんどの期間でハイレベルとなる信号ＤＩ２が入力される。

　シフトレジスタ部３６Ｂは、クロックＣＫ１が入力する毎に信号ＤＩ２をシフトして出力する。電圧出力部３８Ｂは、シフトレジスタ部３６Ｂの出力がローレベルであれば電圧Ｖ２３ｏｆｆを出力し、シフトレジスタ部３６Ｂの出力がハイレベルであれば電圧Ｖ２３ｏｎを出力する。こうしてゲートドライバ集積回路３０（１）の出力端子ＯｕｔＢ１からは表示制御信号ＣＮＴ２３（１）が出力され、出力端子ＯｕｔＢ２からは表示制御信号ＣＮＴ２３（２）が出力され、・・・、出力端子ＯｕｔＢ６４からは表示制御信号ＣＮＴ２３（６４）が出力される。

　また、ゲートドライバ集積回路３０（２）の出力端子ＯｕｔＢ１からは表示制御信号ＣＮＴ２３（６５）が出力され、出力端子ＯｕｔＢ２からは表示制御信号ＣＮＴ２３（６６）が出力され、・・・、出力端子ＯｕｔＢ６４からは表示制御信号ＣＮＴ２３（１２８）が出力される。

　前述した図３６は、実施の形態１の第２の変形例に係る第２のゲート駆動回路の動作を示すタイミングチャートでもある。

　ゲートドライバ集積回路３０（３）のゲート信号線駆動部３２Ａのクロック入力端子ＣｋＡには、周期が第１のクロックＣＫ１の２倍である７．０μｓの第２のクロックＣＫ２が入力され、イネーブル入力端子ＥｎｅＡにも第２のクロックＣＫ２と同じ形状のイネーブル信号ＥＮ２が入力される。データ入力端子ＤｉｎＡには、パルス幅がほぼ１４μｓの信号ＤＩ２が入力される。

　シフトレジスタ部３６Ａは、クロックＣＫ２が入力する毎に信号ＤＩ２をシフトし、イネーブル信号ＥＮ２との論理積を出力する。そして電圧出力部３８Ａは、シフトレジスタ部３６Ａの出力がハイレベルであれば電圧Ｖ２２ｏｎを出力し、シフトレジスタ部３６Ａの出力がハイレベルからローレベルに遷移した直後から所定の時間にオーバードライブ電圧Ｖ２２ｏｖｄを出力し、その後は、電圧Ｖ２２ｏｆｆを出力する。こうしてゲート信号線駆動部３２Ａからは奇数ラインの書込制御信号が出力される。すなわち、出力端子ＯｕｔＡ１からは書込制御信号ＣＮＴ２２（１）が出力され、出力端子ＯｕｔＡ２からは書込制御信号ＣＮＴ２２（３）が出力され、・・・、出力端子ＯｕｔＡ６４からは書込制御信号ＣＮＴ２２（１２７）が出力される。

　一方、ゲートドライバ集積回路３０（３）のゲート信号線駆動部３２Ｂのクロック入力端子ＣｋＢには第２のクロックＣＫ２が入力されるが、イネーブル入力端子ＥｎｅＢには周期は第２のクロックＣＫ２と同じであり、位相が１８０°異なる形状のイネーブル信号ＥＮ３が入力される。データ入力端子ＤｉｎＢには、信号ＤＩ２が入力される。

　シフトレジスタ部３６Ｂは、クロックＣＫ２が入力する毎に信号ＤＩ２をシフトし、イネーブル信号ＥＮ３との論理積を出力する。そして電圧出力部３８Ｂは、シフトレジスタ部３６Ｂの出力がハイレベルであれば電圧Ｖ２２ｏｎを出力し、シフトレジスタ部３６Ｂの出力がハイレベルからローレベルに遷移した直後から所定の時間にオーバードライブ電圧Ｖ２２ｏｖｄを出力し、その後は、電圧Ｖ２２ｏｆｆを出力する。こうしてゲート信号線駆動部３２Ｂからは偶数ラインの書込制御信号が出力される。すなわち、出力端子ＯｕｔＢ１からは書込制御信号ＣＮＴ２２（２）が出力され、出力端子ＯｕｔＢ２からは書込制御信号ＣＮＴ２２（４）が出力され、・・・、出力端子ＯｕｔＢ６４からは書込制御信号ＣＮＴ２２（１２８）が出力される。

　以上のように、本変形例においては、シフトレジスタ部と電圧出力部とを組み合わせた回路を複数の出力毎にまとめ、１つのモノシリックＩＣとして集積したゲートドライバ集積回路３０を用いて、第１のゲート駆動回路１４と第２のゲート駆動回路１５とを構成している。こうしてゲート駆動回路をＩＣ化することによりゲート駆動回路をコンパクトにまとめることができ実装面積も小さくなり、コストも下げることができる。

　第１のゲート駆動回路１４は、ゲートドライバ集積回路３０（１）とゲートドライバ集積回路３０（２）とをカスケード接続することにより、画像表示パネルに含まれる画素回路行の数と少なくとも同じ数の長さを有する第１のシフトレジスタ部（すなわち、カスケード接続されたゲートドライバ集積回路３０（１）のシフトレジスタ部３６Ａとゲートドライバ集積回路３０（２）のシフトレジスタ部３６Ａ）と、第１のシフトレジスタ部の出力のそれぞれを所定の電圧と振幅を有する制御信号に変換するとともに、当該制御信号の立ち上がりおよび立下りの少なくとも一方に前記振幅を越えるオーバードライブ電圧を所定の時間印加できる第１の電圧出力部とを備え、かつ第１のクロックＣＫ１を用いて第１のシフトレジスタ部と第１の電圧出力部とで作成した第１の制御信号（書込制御信号ＣＮＴ２２（ｉ））を画素回路行の一方から第１のゲート信号線（ゲート信号線２２（ｉ））のそれぞれに供給する。

　また、第２のゲート駆動回路１５は、画像表示パネルに含まれる画素回路行の数の少なくとも１／Ｎ（本実施の形態においては、Ｎ＝２）の長さを有する第２のシフトレジスタ部と、第２のシフトレジスタ部の出力のそれぞれを所定の電圧と振幅を有する制御信号に変換するとともに制御信号の立ち上がりおよび立下りの少なくとも一方に振幅を越えるオーバードライブ電圧を所定の時間印加できる第２の電圧出力部とをＮ個（すなわち、ゲートドライバ集積回路３０（３）のシフトレジスタ部３６Ａとシフトレジスタ部３６Ｂ）ずつ備え、かつ第１のクロックＣＫ１のＮ倍の周期を持つ第２のクロックＣＫ２を用いて第２のシフトレジスタ部と前記第２の電圧出力部とのそれぞれで作成した第１の制御信号（書込制御信号ＣＮＴ２２（ｉ））を画素回路行の他方から第１のゲート信号線（ゲート信号線２２（ｉ））のそれぞれに供給する。

　なお、ゲートドライバ集積回路３０（１）～３０（３）に入力される各種信号は上記に限定されるものではない。前述した図３８は、実施の形態１に係る第２のゲート駆動回路の動作を示すタイミングチャートの第２例である。

　ゲートドライバ集積回路３０（３）のゲート信号線駆動部３２Ａのクロック入力端子ＣｋＡには第２のクロックＣＫ２が入力され、イネーブル入力端子ＥｎｅＡにもクロックＣＫ２と同じ形状のイネーブル信号ＥＮ２が入力され、データ入力端子ＤｉｎＡには信号ＤＩ２が入力される。

　ゲートドライバ集積回路３０（３）のゲート信号線駆動部３２Ｂのクロック入力端子ＣｋＢには、周期は第２のクロックＣＫ２と等しく位相の１８０°異なるクロックＣＫ３が入力される。イネーブル入力端子ＥｎｅＢにもクロックＣＫ３と同じ形状のイネーブル信号ＥＮ３が入力される。データ入力端子ＤｉｎＢには信号ＤＩ２が入力される。

　このようにしても、ゲート信号線駆動部３２Ａから奇数ラインの書込制御信号を出力し、ゲート信号線駆動部３２Ｂから偶数ラインの書込制御信号を出力させることができる。

　なお、ゲートドライバ集積回路３０（３）と、ゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）とは同じ仕様の集積回路であるので、集積回路のパッケージおよび入出力端子の配置も同じである。そのため、第１のゲート駆動回路１４のゲートドライバ集積回路３０と、第２のゲート駆動回路１５のゲートドライバ集積回路３０とは、画像表示面に対して互いに反対側に実装しなければならない。たとえばゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）を、図４１の表面側に実装したとすると、ゲートドライバ集積回路３０（３）は、図４１の裏面側に実装しなければならない。

　しかし、ゲートドライバ集積回路３０（１）～３０（３）の出力端子ＯｕｔＡ１～ＯｕｔＡ６４および出力端子ＯｕｔＢ１～ＯｕｔＢ６４に出力する信号を反転させる機能を追加しておけば、第１のゲート駆動回路１４のゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）と、第２のゲート駆動回路１５のゲートドライバ集積回路３０（３）とを同一面側に実装することができる。

　図４２は、実施の形態１の第２の変形例に係る画像表示装置のゲート駆動回路の構成の他の例を示す図である。具体的には、出力端子ＯｕｔＡ１～ＯｕｔＡ６４および出力端子ＯｕｔＢ１～ＯｕｔＢ６４に出力する信号の順序をそれぞれ反転させる機能を追加したゲートドライバ集積回路６０を用いた構成図である。

　第２のゲート駆動回路１５のゲートドライバ集積回路６０（３）の出力する信号の順序を反転させることにより、第２のゲート駆動回路１５のゲートドライバ集積回路６０（３）を第１のゲート駆動回路１４のゲートドライバ集積回路６０（１）およびゲートドライバ集積回路６０（２）と同一面側に実装することができる。

　図４３は、実施の形態１の第２の変形例に係る画像表示装置の他のゲートドライバ集積回路の回路図である。具体的には、出力端子に出力する信号の順序を反転させる機能を追加したゲートドライバ集積回路６０の回路図である。

　ゲートドライバ集積回路６０は、２つのゲート信号線駆動部６２Ａおよび６２Ｂを有する。ゲート信号線駆動部６２Ａは、シフトレジスタ部６６Ａと電圧出力部６８Ａとを有する。ゲート信号線駆動部６２Ｂは、ゲート信号線駆動部６２Ａと同一の回路構成である。また電圧出力部６８Ａは、ゲートドライバ集積回路３０の電圧出力部３８Ａと同一の回路構成である。そのため以下では、シフトレジスタ部６６Ａについて詳細に説明する。

　シフトレジスタ部６６Ａは、６４個のＤフリップフロップ７２と、Ｄフリップフロップ７２の入力のそれぞれに設けられたセレクタ７３と、Ｄフリップフロップ７２の出力のそれぞれに設けられた６４個のアンドゲート７４とを有する。

　Ｄフリップフロップ７２のクロック端子のそれぞれは、ゲートドライバ集積回路６０のクロック入力端子ＣｋＡに接続されている。６４個のＤフリップフロップ７２は、セレクタ７３の選択によりシフトレジスタのシフト方向が反転するように、セレクタ７３を介してカスケード接続されている。シフトレジスタ部６６Ａのデータ入出力端子Ｄｉｎ／ｏｕｔＡおよびＤｏｕｔ／ｉｎＡは、それぞれ、対応するセレクタ７０、７１により入出力が切り替えられる。

　アンドゲート７４それぞれの入力端子の一方は、対応するＤフリップフロップ７２の出力端子に接続され、他方は、ゲートドライバ集積回路６０のイネーブル入力端子ＥｎｅＡに接続されている。

　シフトレジスタ部６６Ａは、セレクタ７０、７１および７３の制御端子ｕ／ｄＡがハイレベルであれば、データ入出力端子Ｄｉｎ／ｏｕｔＡに入力されたデジタル信号をクロック毎に順方向に順次シフトして、それぞれのＤフリップフロップ４２の出力端子から出力する。また、制御端子ｕ／ｄＡがローレベルであれば、データ入出力端子Ｄｉｎ／ｏｕｔＡに入力されたデジタル信号をクロック毎に逆方向に順次シフトして、それぞれのＤフリップフロップ４２の出力端子から出力する。

　このとき、イネーブル入力端子ＥｎｅＡがハイレベルであれば、Ｄフリップフロップ７２の出力をアンドゲート７４のそれぞれから出力する。またイネーブル入力端子ＥｎｅＡがローレベルであれば、Ｄフリップフロップ７２の出力にかかわらず、すべてのアンドゲート７４からローレベルを出力する。

　以上のように構成することにより、ゲート信号線駆動部６２Ａの出力端子ＯｕｔＡ１～ＯｕｔＡ６４に出力する信号の順序を反転させる機能を追加することができる。

　なお、本実施の形態においては、説明を簡素化するために、両側駆動かつゲート電圧３値駆動を行うゲート信号線２２（ｊ）と、片側駆動かつゲート電圧２値駆動を行うゲート信号線２３（ｊ）とをそれぞれ１本ずつ有する画素回路１２（ｉ、ｊ）を行列状に複数配置した画像表示パネル１１を例に説明した。しかしながら、一般に画素回路のゲート信号線の数は上記に限定されるものではなく、画素回路の構成に応じて、両側駆動を行うゲート信号線および片側駆動を行うゲート信号線の数が最適に設定され、かつゲート電圧３値駆動を行うゲート信号線およびゲート電圧２値駆動を行うゲート信号線の数が最適に設定される。

　（実施の形態２）
　次に、両側駆動かつゲート電圧３値駆動を行うゲート信号線を１本、片側駆動かつゲート電圧２値駆動を行うゲート信号線を３本備えた画素回路を複数配置した画像表示パネル１１１を用いた画像表示装置の例について説明する。

　なお、以下では説明のために、画像表示パネル１１１の行方向の画素数をｎ＝２５６と仮定する。また、１つのゲートドライバ集積回路は６４画素分の出力を有するゲート信号線駆動部が４回路分集積されていると仮定する。しかし本発明は、画像表示パネル１１１の行方向の画素数、およびゲート駆動回路のゲート信号線駆動部の数とその出力数を上記に限定するものではない。

　図４４は、実施の形態２に係る画像表示装置の画素回路の回路図である。本実施の形態における画素回路１１２（ｉ、ｊ）は、ＥＬ素子Ｄ１２０と、駆動用トランジスタＱ１２０と、コンデンサＣ１２０と、スイッチとして動作するトランジスタＱ１２２、Ｑ１２３、Ｑ１２４およびＱ１２５とを備えている。

　駆動用トランジスタＱ１２０は、画像信号電圧Ｖｓｇ（ｊ）に応じた電流をＥＬ素子Ｄ１２０に流す。コンデンサＣ１２０は、画像信号電圧Ｖｓｇ（ｊ）を保持する。トランジスタＱ１２２は、画像信号電圧Ｖｓｇ（ｊ）をコンデンサＣ１２０に書込むためのスイッチである。トランジスタＱ１２３は、ＥＬ素子Ｄ１２０に電流を供給して発光させるスイッチである。また、トランジスタＱ１２４は、駆動用トランジスタＱ１２０のソースに電圧Ｖｉｎｉを印加するスイッチであり、トランジスタＱ１２５は、駆動用トランジスタＱ１２０のゲートに電圧Ｖｒｅｆを印加するスイッチである。

　画素回路１１２（ｉ、ｊ）の高圧側のアノード電源線１２８には電源回路から電圧Ｖｄｄが供給され、低圧側のカソード電源線１２９には電源回路から電圧Ｖｓｓが供給される。そして、トランジスタＱ１２３のドレインは高圧側のアノード電源線１２８に接続され、トランジスタＱ１２３のソースは駆動用トランジスタＱ１２０のドレインに接続されている。駆動用トランジスタＱ１２０のソースはＥＬ素子Ｄ１２０のアノードに接続され、ＥＬ素子Ｄ１２０のカソードは低圧側のカソード電源線１２９に接続されている。

　駆動用トランジスタＱ１２０のゲートとソースとの間には、コンデンサＣ１２０が接続されている。トランジスタＱ１２４のドレイン（またはソース）は駆動用トランジスタＱ１２０のソースに接続され、トランジスタＱ１２４のソース（またはドレイン）は電圧Ｖｉｎｉの電源線に接続されている。トランジスタＱ１２５のドレイン（またはソース）は駆動用トランジスタＱ１２０のゲートに接続され、トランジスタＱ１２５のソース（またはドレイン）は電圧Ｖｒｅｆの電源線に接続されている。

　トランジスタＱ１２２のソース（またはドレイン）は画像信号電圧Ｖｓｇ（ｊ）を供給するソース信号線１２１（ｊ）に接続され、トランジスタＱ１２２のドレイン（またはソース）は駆動用トランジスタＱ１２０のゲート端子と接続されている。

　また、トランジスタＱ１２２のゲートはゲート信号線１２２（ｉ）に接続され、トランジスタＱ１２３のゲートはゲート信号線１２３（ｉ）に接続され、トランジスタＱ１２４のゲートはゲート信号線１２４（ｉ）に接続され、トランジスタＱ１２５のゲートはゲート信号線１２５（ｉ）に接続されている。

　ここで、ゲート信号線１２２（ｉ）は、画像表示パネル１１１の左辺から引き出されて第１のゲート駆動回路１１４に接続されるとともに、画像表示パネル１１１の右辺からも引き出されて第２のゲート駆動回路１１５に接続されている。また、ゲート信号線１２３（ｉ）、１２４（ｉ）および１２５（ｉ）は、画像表示パネル１１１の左辺から引き出されて第１のゲート駆動回路１１４に接続されている。

　このように本実施の形態においては、ゲート信号線１２２（ｉ）は、両側駆動する第１のゲート信号線であり、ゲート信号線１２３（ｉ）、１２４（ｉ）および１２５（ｉ）は、それぞれ片側駆動する第２のゲート信号線である。

　なお本実施の形態においては、駆動用トランジスタＱ１２０、トランジスタＱ１２２、Ｑ１２３、Ｑ１２４およびＱ１２５は、全てＮチャンネル薄膜トランジスタであるとして説明したが、本発明はこれに限定されるものではない。

　次に画素回路１１２（ｉ、ｊ）の動作について説明する。

　図４５は、実施の形態２に係る画像表示装置の画素回路の動作を説明するためのタイミングチャートである。具体的には、ラインｉの画素回路１１２（ｉ、１）～１１２（ｉ、ｍ）に対するタイミングチャートである。

　画素回路１１２（ｉ、ｊ）のそれぞれは、１フィールド期間を、初期化期間Ｔｉと検出期間Ｔｏと書込期間Ｔｗと表示期間Ｔｄとを含む複数の期間に分割する。そして、初期化期間ＴｉではコンデンサＣ１２０の端子間電圧を初期化し、検出期間Ｔｏでは駆動用トランジスタＱ１２０のオフセット電圧Ｖｏｓを検出し、書込期間Ｔｗでは画素回路１１２（ｉ、ｊ）で表示すべき画像信号電圧Ｖｓｇ（ｊ）の書込み動作を行い、表示期間Ｔｄでは書込んだ画像信号電圧Ｖｓｇ（ｊ）に基づきＥＬ素子Ｄ１２０を発光させる。

　（初期化期間Ｔｉ）
　初期化を行うには、制御信号ＣＮＴ１２４（ｉ）を電圧Ｖ１２４ｏｎとしてトランジスタＱ１２４をオン状態とし、制御信号ＣＮＴ１２５を電圧Ｖ１２５ｏｎとしてトランジスタＱ１２５をオン状態とする。また書込制御信号ＣＮＴ１２２（ｉ）を電圧Ｖ１２２ｏｆｆとしてトランジスタＱ１２２をオフ状態とし、表示制御信号ＣＮＴ１２３を電圧Ｖ１２３ｏｆｆとしてトランジスタＱ１２３をオフ状態とする。すると駆動用トランジスタＱ１２０のソースに電圧Ｖｉｎｉが印加され、駆動用トランジスタＱ１２０のゲートに電圧Ｖｒｅｆが印加される。こうしてコンデンサＣ１２０の端子間電圧が電圧（Ｖｒｅｆ－Ｖｉｎｉ）に設定される。ここで電圧Ｖｉｎｉは電圧Ｖｓｓ以下の電圧に設定されているので、ＥＬ素子Ｄ１２０が発光することはない。

　その後、制御信号ＣＮＴ１２４を電圧Ｖ１２４ｏｆｆとしてトランジスタＱ１２４をオフ状態とする。

　（検出期間Ｔｏ）
　次に、表示制御信号ＣＮＴ１２３（ｉ）を電圧Ｖ１２３ｏｎとしてトランジスタＱ１２３をオン状態とする。すると、駆動用トランジスタＱ１２０のゲート－ソース間にはコンデンサＣ１２０の電圧（Ｖｒｅｆ－Ｖｉｎｉ）が印加されているので、高圧側のアノード電源線１２８から、トランジスタＱ１２３および駆動用トランジスタＱ１２０を介して電流が流れ始め、コンデンサＣ１２０の電荷が放電し始める。そして、コンデンサＣ１２０の端子間電圧が駆動用トランジスタＱ１２０のオフセット電圧Ｖｏｓになり、電流が停止する。このときＥＬ素子Ｄ１２０のアノードは電圧（Ｖｒｅｆ－Ｖｏｓ）まで上昇する。しかし、この電圧（Ｖｒｅｆ－Ｖｏｓ）は、ＥＬ素子Ｄ１２０に電流が流れ始めるときのアノード・カソード間電圧よりも低いので、ＥＬ素子Ｄ１２０が発光することはない。なお、ＥＬ素子Ｄ１２０に電流が流れないときは、ＥＬ素子Ｄ１２０はアノード・カソード間に大きな容量をもつコンデンサとして動作する。

　その後、制御信号ＣＮＴ１２５を電圧Ｖ１２５ｏｆｆとしてトランジスタＱ１２５をオフ状態とし、表示制御信号ＣＮＴ１２３を電圧Ｖ１２３ｏｆｆとしてトランジスタＱ１２３をオフ状態とする。

　（書込期間Ｔｗ）
　書込み動作を行うには、トランジスタＱ１２３、トランジスタＱ１２４およびトランジスタＱ１２５をオフ状態としたまま、書込制御信号ＣＮＴ１２２（ｉ）を電圧Ｖ１２２ｏｎにしてトランジスタＱ１２２をオン状態とする。すると、駆動用トランジスタＱ１２０のゲートが画像信号電圧Ｖｓｇ（ｊ）となる。このとき、ＥＬ素子Ｄ１２０がコンデンサＣ１２０に比較して十分大きな容量を持つコンデンサとして動作するので、ＥＬ素子Ｄ１２０のアノードは電圧（Ｖｒｅｆ－Ｖｏｓ）に保たれる。そのため、コンデンサＣ１２０の端子間は、電圧（Ｖｓｇ（ｊ）－（Ｖｒｅｆ－Ｖｏｓ））、すなわち電圧（（Ｖｓｇ（ｊ）＋Ｖｏｓ）－（Ｖｒｅｆ）に充電される。

　書込み動作の終了後、書込制御信号ＣＮＴ１２２（ｉ）を電圧Ｖ１２２ｏｆｆにしてトランジスタＱ１２２をオフ状態とする。

　本実施の形態においても、トランジスタＱ１２２をオン状態からオフ状態に切換える書込制御信号ＣＮＴ１２２（ｉ）の立下りに、振幅が電圧（Ｖ１２２ｏｎ－Ｖ１２２ｏｆｆ）の絶対値を超えるように、オーバードライブ電圧Ｖ１２２ｏｖｄを所定の時間印加する。その後、電圧Ｖ１２２ｏｆｆを印加して、トランジスタＱ１２２をオフ状態に保持する。

　（表示期間Ｔｄ）
　トランジスタＱ１２２、Ｑ１２４およびＱ１２５をそれぞれオフ状態としたまま、表示制御信号ＣＮＴ１２３（ｉ）を電圧Ｖ１２３ｏｎにしてトランジスタＱ１２３をオン状態とする。すると、ゲート・ソース間の電圧（Ｖｓｇ（ｊ）＋Ｖｏｓ）に応じた電流がＥＬ素子Ｄ１２０に流れる。

　ここで、電圧Ｖｏｓは駆動用トランジスタＱ１２０のオフセット電圧Ｖｏｓである。したがってＥＬ素子Ｄ１２０に流れる電流は駆動用トランジスタＱ１２０のゲート・ソース間の電圧（Ｖｓｇ（ｊ）＋Ｖｏｓ）からオフセット電圧Ｖｏｓを差し引いた電圧Ｖｓｇ（ｊ）に依存する。こうして、表示期間Ｔｄでは、書込期間Ｔｗで書込んだ画像信号電圧Ｖｓｇ（ｊ）に依存した輝度でＥＬ素子Ｄ１２０を発光させる。一般に駆動用トランジスタＱ１２０のオフセット電圧Ｖｏｓは大きなばらつきを有するが、本実施の形態においては、オフセット電圧Ｖｏｓのばらつきの影響を抑えつつ画像を表示することができる。

　なお、本実施の形態においては、初期化期間Ｔｉおよび検出期間Ｔｏを、それぞれ１水平帰線期間に設定し、さらに動作を安定させるために、初期化期間Ｔｉと検出期間Ｔｏとの間も１水平帰線期間に設定している。また、画像表示装置１１０の輝度を向上させるために、本実施の形態においては、初期化期間Ｔｉと検出期間Ｔｏと書込期間Ｔｗとを除く１フィールド期間のほとんどの期間を表示期間Ｔｄとしている。また、書込期間Ｔｗの時間は、実施の形態１と同様に、３．５μｓである。

　次に本実施の形態における画像表示装置１１０の動作について説明する。

　図４６は、実施の形態２に係る画像表示装置のゲートドライバ集積回路の回路図である。本実施の形態に係るゲートドライバ集積回路１３０は、４つのゲート信号線駆動部１３２Ａ、１３２Ｂ、１３２Ｃおよび１３２Ｄを有する。ゲート信号線駆動部１３２Ａ、１３２Ｂ、１３２Ｃおよび１３２Ｄのそれぞれは、実施の形態１におけるゲートドライバ集積回路３０のゲート信号線駆動部３２Ａと同じ構成である。

　ゲート信号線駆動部１３２Ａは、ゲートドライバ集積回路１３０のクロック入力端子ＣｋＡとデータ入力端子ＤｉｎＡとイネーブル入力端子ＥｎｅＡとデータ出力端子ＤｏｕｔＡと電源端子ＶｏｎＡと電源端子ＶｏｆｆＡと電源端子ＶｏｖｄＡと出力端子ＯｕｔＡｉ（１≦ｉ≦６４）とに接続されている。

　同様に、ゲート信号線駆動部１３２Ｂは、ゲートドライバ集積回路１３０のクロック入力端子ＣｋＢとデータ入力端子ＤｉｎＢとイネーブル入力端子ＥｎｅＢとデータ出力端子ＤｏｕｔＢと電源端子ＶｏｎＢと電源端子ＶｏｆｆＢと電源端子ＶｏｖｄＢと出力端子ＯｕｔＢｉとに接続され、ゲート信号線駆動部１３２Ｃは、ゲートドライバ集積回路１３０のクロック入力端子ＣｋＣとデータ入力端子ＤｉｎＣとイネーブル入力端子ＥｎｅＣとデータ出力端子ＤｏｕｔＣと電源端子ＶｏｎＣと電源端子ＶｏｆｆＣと電源端子ＶｏｖｄＣと出力端子ＯｕｔＣｉとに接続され、ゲート信号線駆動部１３２Ｄは、ゲートドライバ集積回路１３０のクロック入力端子ＣｋＤとデータ入力端子ＤｉｎＤとイネーブル入力端子ＥｎｅＤとデータ出力端子ＤｏｕｔＤと電源端子ＶｏｎＤと電源端子ＶｏｆｆＤと電源端子ＶｏｖｄＤと出力端子ＯｕｔＤｉとに接続されている。

　ゲートドライバ集積回路１３０のデータ出力端子は、ＯｕｔＡ１、ＯｕｔＢ１、ＯｕｔＣ１、ＯｕｔＤ１、ＯｕｔＡ２、ＯｕｔＢ２、ＯｕｔＣ２、ＯｕｔＤ２、・・・・・・・・・・、ＯｕｔＡ６４、ＯｕｔＢ６４、ＯｕｔＣ６４、ＯｕｔＤ６４の順に配列されている。

　図４７は、実施の形態２に係る画像表示装置のゲート駆動回路の構成図である。なお、図４７では、電源端子ＶｏｎＡ、電源端子ＶｏｆｆＡ、電源端子ＶｏｖｄＡ、電源端子ＶｏｎＢ、電源端子ＶｏｆｆＢ、電源端子ＶｏｖｄＢ、電源端子ＶｏｎＣ、電源端子ＶｏｆｆＣ、電源端子ＶｏｖｄＣ、電源端子ＶｏｎＤ、電源端子ＶｏｆｆＤおよび電源端子ＶｏｖｄＤを省略した。

　第１のゲート駆動回路１１４は、４つのゲートドライバ集積回路１３０（１）～１３０（４）で構成され、第２のゲート駆動回路１１５は、１つのゲートドライバ集積回路１３０（５）で構成されている。ここで、ゲートドライバ集積回路１３０（１）～１３０（５）のそれぞれは、図４６に示されたゲートドライバ集積回路１３０と同一の回路構成である。

　画像表示パネル１１１の左側に引き出されたゲート信号線には第１のゲート駆動回路１１４に搭載されているゲートドライバ集積回路１３０（１）～１３０（４）の出力端子が接続されている。

　本実施の形態においては、ゲート信号線１２２（１）～１２２（６４）のそれぞれにはゲートドライバ集積回路１３０（１）の出力端子ＯｕｔＡ１～ＯｕｔＡ６４の対応する出力端子が接続され、ゲート信号線１２３（１）～１２３（６４）のそれぞれにはゲートドライバ集積回路１３０（１）の出力端子ＯｕｔＢ１～ＯｕｔＢ６４の対応する出力端子が接続され、ゲート信号線１２４（１）～１２４（６４）のそれぞれにはゲートドライバ集積回路１３０（１）の出力端子ＯｕｔＣ１～ＯｕｔＣ６４の対応する出力端子が接続され、ゲート信号線１２５（１）～１２５（６４）のそれぞれにはゲートドライバ集積回路１３０（１）の出力端子ＯｕｔＤ１～ＯｕｔＤ６４の対応する出力端子が接続されている。

　また、ゲート信号線１２２（６５）～１２２（１２８）のそれぞれにはゲートドライバ集積回路１３０（２）の出力端子ＯｕｔＡ１～ＯｕｔＡ６４の対応する出力端子が接続され、ゲート信号線１２３（６５）～１２３（１２８）のそれぞれにはゲートドライバ集積回路１３０（２）の出力端子ＯｕｔＢ１～ＯｕｔＢ６４の対応する出力端子が接続され、ゲート信号線１２４（６５）～１２４（１２８）のそれぞれにはゲートドライバ集積回路１３０（２）の出力端子ＯｕｔＣ１～ＯｕｔＣ６４の対応する出力端子が接続され、ゲート信号線１２５（６５）～１２５（１２８）のそれぞれにはゲートドライバ集積回路１３０（２）の出力端子ＯｕｔＤ１～ＯｕｔＤ６４の対応する出力端子が接続されている。

　また、ゲート信号線１２２（１２９）～１２２（１９２）のそれぞれにはゲートドライバ集積回路１３０（３）の出力端子ＯｕｔＡ１～ＯｕｔＡ６４の対応する出力端子が接続され、ゲート信号線１２３（１２９）～１２３（１９２）のそれぞれにはゲートドライバ集積回路１３０（３）の出力端子ＯｕｔＢ１～ＯｕｔＢ６４の対応する出力端子が接続され、ゲート信号線１２４（１２９）～１２４（１９２）のそれぞれにはゲートドライバ集積回路１３０（３）の出力端子ＯｕｔＣ１～ＯｕｔＣ６４の対応する出力端子が接続され、ゲート信号線１２５（１２９）～１２５（１９２）のそれぞれにはゲートドライバ集積回路１３０（３）の出力端子ＯｕｔＤ１～ＯｕｔＤ６４の対応する出力端子が接続されている。

　また、ゲート信号線１２２（１９３）～１２２（２５６）のそれぞれにはゲートドライバ集積回路１３０（４）の出力端子ＯｕｔＡ１～ＯｕｔＡ６４の対応する出力端子が接続され、ゲート信号線１２３（１９３）～１２３（２５６）のそれぞれにはゲートドライバ集積回路１３０（４）の出力端子ＯｕｔＢ１～ＯｕｔＢ６４の対応する出力端子が接続され、ゲート信号線１２４（１９３）～１２４（２５６）のそれぞれにはゲートドライバ集積回路１３０（４）の出力端子ＯｕｔＣ１～ＯｕｔＣ６４の対応する出力端子が接続され、ゲート信号線１２５（１９３）～１２５（２５６）のそれぞれにはゲートドライバ集積回路１３０（４）の出力端子ＯｕｔＤ１～ＯｕｔＤ６４の対応する出力端子が接続されている。

　ゲートドライバ集積回路１３０（１）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤと、ゲートドライバ集積回路１３０（２）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤと、ゲートドライバ集積回路１３０（３）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤと、ゲートドライバ集積回路１３０（４）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤとは互いに接続されて、第１のクロックＣＫ１が入力される。

　また、ゲートドライバ集積回路１３０（１）のイネーブル入力端子ＥｎｅＡ、ＥｎｅＢ、ＥｎｅＣおよびＥｎｅＤと、ゲートドライバ集積回路１３０（２）のイネーブル入力端子ＥｎｅＡ、ＥｎｅＢ、ＥｎｅＣおよびＥｎｅＤと、ゲートドライバ集積回路１３０（３）のイネーブル入力端子ＥｎｅＡ、ＥｎｅＢ、ＥｎｅＣおよびＥｎｅＤと、ゲートドライバ集積回路１３０（４）のイネーブル入力端子ＥｎｅＡ、ＥｎｅＢ、ＥｎｅＣおよびＥｎｅＤとは互いに接続されて、イネーブル信号ＥＮ１が入力される。

　ゲートドライバ集積回路１３０（１）のデータ出力端子ＤｏｕｔＡ、ＤｏｕｔＢ、ＤｏｕｔＣおよびＤｏｕｔＤのそれぞれには、ゲートドライバ集積回路１３０（２）のデータ入力端子ＤｉｎＡ、ＤｉｎＢ、ＤｉｎＣおよびＤｉｎＤの対応する端子が接続され、ゲートドライバ集積回路１３０（２）のデータ出力端子ＤｏｕｔＡ、ＤｏｕｔＢ、ＤｏｕｔＣおよびＤｏｕｔＤのそれぞれには、ゲートドライバ集積回路１３０（３）のデータ入力端子ＤｉｎＡ、ＤｉｎＢ、ＤｉｎＣおよびＤｉｎＤの対応する端子が接続され、ゲートドライバ集積回路１３０（３）のデータ出力端子ＤｏｕｔＡ、ＤｏｕｔＢ、ＤｏｕｔＣおよびＤｏｕｔＤのそれぞれには、ゲートドライバ集積回路１３０（４）のデータ入力端子ＤｉｎＡ、ＤｉｎＢ、ＤｉｎＣおよびＤｉｎＤの対応する端子が接続されている。

　こうして、ゲートドライバ集積回路１３０（１）～１３０（４）が、カスケード接続されている。

　そして、ゲートドライバ集積回路１３０（１）のデータ入力端子ＤｉｎＡには信号ＤＩ１が入力され、ゲートドライバ集積回路１３０（１）のデータ入力端子ＤｉｎＢには信号ＤＩ２が入力され、ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＣには信号ＤＩ３が入力され、ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＤには信号ＤＩ４が入力される。

　なお、図４７では省略したが、ゲートドライバ集積回路１３０（１）～１３０（４）の電源端子ＶｏｎＡは互いに接続されて電圧Ｖ１２２ｏｎが印加され、同電源端子ＶｏｆｆＡは互いに接続されて電圧Ｖ１２２ｏｆｆが印加され、同電源端子ＶｏｖｄＡは互いに接続されて電圧Ｖ１２２ｏｖｄが印加される。

　また、同電源端子ＶｏｎＢは互いに接続されて電圧Ｖ１２３ｏｎが印加され、同電源端子ＶｏｆｆＢおよび電源端子ＶｏｖｄＢは互いに接続されて電圧Ｖ１２３ｏｆｆが印加され、同電源端子ＶｏｎＣは互いに接続されて電圧Ｖ１２４ｏｎが印加され、同電源端子ＶｏｆｆＣおよび電源端子ＶｏｖｄＣは互いに接続されて電圧Ｖ１２４ｏｆｆが印加され、同電源端子ＶｏｎＤは互いに接続されて電圧Ｖ１２５ｏｎが印加され、同電源端子ＶｏｆｆＤおよび電源端子ＶｏｖｄＤは互いに接続されて電圧Ｖ１２５ｏｆｆが印加される。

　一方、画像表示パネル１１１の右側に引き出されたゲート信号線１２２（１）～１２２（２５６）は、第２のゲート駆動回路１１５に搭載されているゲートドライバ集積回路１３０（５）に接続されている。

　本実施の形態においては、ゲート信号線１２２（１）～１２２（２５６）のうち、（４の倍数＋１）番目のゲート信号線１２２（１）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＡ１が接続され、ゲート信号線１２２（５）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＡ２が接続され、ゲート信号線１２２（９）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＡ３が接続され、・・・、ゲート信号線１２２（２５３）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＡ６４が接続されている。

　また、（４の倍数＋２）番目のゲート信号線１２２（２）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＢ１が接続され、ゲート信号線１２２（６）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＢ２が接続され、ゲート信号線２２（１０）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＢ３が接続され、・・・、ゲート信号線１２２（２５４）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＢ６４が接続されている。

　また、（４の倍数＋３）番目のゲート信号線１２２（３）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＣ１が接続され、ゲート信号線１２２（７）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＣ２が接続され、ゲート信号線２２（１１）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＣ３が接続され、・・・、ゲート信号線１２２（２５５）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＣ６４が接続されている。

　また、（４の倍数）番目のゲート信号線１２２（４）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＤ１が接続され、ゲート信号線１２２（８）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＤ２が接続され、ゲート信号線２２（１２）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＤ３が接続され、・・・、ゲート信号線１２２（２５６）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＤ６４が接続されている。

　ゲートドライバ集積回路１３０（５）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤは、互いに接続されて第２のクロックＣＫ２が入力される。またゲートドライバ集積回路１３０（５）のイネーブル入力端子ＥｎｅＡにイネーブル信号ＥＮ２が入力され、イネーブル入力端子ＥｎｅＢにイネーブル信号ＥＮ３が入力され、イネーブル入力端子ＥｎｅＣにイネーブル信号ＥＮ４が入力され、イネーブル入力端子ＥｎｅＤにイネーブル信号ＥＮ５が入力される。そしてゲートドライバ集積回路１３０（５）のデータ入力端子ＤｉｎＡ、ＤｉｎＢ、ＤｉｎＣおよびＤｉｎＤは、互いに接続されて、書込制御信号１２２（１）～１２２（２５６）を発生させるための信号ＤＩ５が入力される。

　さらに、図４７では省略したが、ゲートドライバ集積回路１３０（５）の電源端子ＶｏｎＡ、ＶｏｎＢ、ＶｏｎＣおよびＶｏｎＤは、互いに接続されて電圧Ｖ１２２ｏｎが印加され、電源端子ＶｏｆｆＡ、ＶｏｆｆＢ、ＶｏｆｆＣおよびＶｏｆｆＤは、互いに接続されて電圧Ｖ１２２ｏｆｆが印加され、電源端子ＶｏｖｄＡ、ＶｏｖｄＢ、ＶｏｖｄＣおよびＶｏｖｄＤは、互いに接続されて電圧Ｖ１２２ｏｖｄが印加される。

　次に、第１のゲート駆動回路１１４および第２のゲート駆動回路１１５の動作について説明する。

　第１のゲート駆動回路１１４のゲートドライバ集積回路１３０（１）～１３０（４）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤには周期が３．５μｓの第１のクロックＣＫ１が入力され、イネーブル入力端子ＥｎｅＡはハイレベルに固定される。

　ゲートドライバ集積回路１３０（１）のデータ入力端子ＤｉｎＡには書込制御信号ＣＮＴ１２２（１）～ＣＮＴ１２２（２５６）を発生させるための信号ＤＩ１が入力され、ゲートドライバ集積回路１３０（１）のデータ入力端子ＤｉｎＢには表示制御信号ＣＮＴ１２３（１）～ＣＮＴ１２３（２５６）を発生させるための信号ＤＩ２が入力され、ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＣには制御信号ＣＮＴ１２４（１）～ＣＮＴ１２４（２５６）を発生させるための信号ＤＩ３が入力され、ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＤには制御信号ＣＮＴ１２５（１）～ＣＮＴ１２５（２５６）を発生させるための信号ＤＩ４が入力される。

　そして、ゲートドライバ集積回路１３０（１）～１３０（４）のクロック端子にクロックＣＫ１が入力する毎に信号ＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４をそれぞれシフトして、対応する制御信号を出力する。こうしてゲートドライバ集積回路３０（１））～１３０（４）の出力端子ＯｕｔＡ１～ＯｕｔＡ６４からは第１の制御信号である書込制御信号ＣＮＴ２２（１）～ＣＮＴ１２２（２５６）が出力され、出力端子ＯｕｔＢ１～ＯｕｔＢ６４からは表示制御信号ＣＮＴ２３（１）～ＣＮＴ１２３（２５６）が出力され、出力端子ＯｕｔＣ１～ＯｕｔＣ６４からは制御信号ＣＮＴ１２４（１）～ＣＮＴ１２４（２５６）が出力され、出力端子ＯｕｔＤ１～ＯｕｔＤ６４からは制御信号ＣＮＴ１２５（１）～ＣＮＴ１２５（２５６）が出力される。

　図４８は、実施の形態２に係る画像表示装置の第２のゲート駆動回路の動作を示すタイミングチャートである。

　ゲートドライバ集積回路１３０（５）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤには、周期がクロックＣＫ１の４倍である１４μｓの第２のクロックＣＫ２が入力される。ゲートドライバ集積回路１３０（５）のデータ入力端子ＤｉｎＡ、ＤｉｎＢ、ＤｉｎＣおよびＤｉｎＤには、書込制御信号ＣＮＴ１２２（１）～ＣＮＴ１２２（２５６）を発生させるための信号ＤＩ５が入力される。

　イネーブル入力端子ＥｎｅＡには、周期がクロックＣＫ２と等しくデューティーが１／４であり立ち上がりのタイミングがクロックＣＫ２と等しいイネーブル信号ＥＮ２が入力される。イネーブル入力端子ＥｎｅＢにはイネーブル信号ＥＮ２を９０°遅延した形状のイネーブル信号ＥＮ３が入力され、イネーブル入力端子ＥｎｅＣにはイネーブル信号ＥＮ３をさらに９０°遅延した形状のイネーブル信号ＥＮ４が入力され、イネーブル入力端子ＥｎｅＤにはイネーブル信号ＥＮ４をさらに９０°遅延した形状のイネーブル信号ＥＮ４が入力される。

　ゲートドライバ集積回路１３０（５）は、クロックＣＫ２が入力する毎に信号ＤＩ５をシフトする。そしてイネーブル信号ＥＮ２との論理積をとって、第２の書込制御信号ＣＮＴ２２（１）、ＣＮＴ２２（５）、・・・、ＣＮＴ２２（２５３）が出力される。また、イネーブル信号ＥＮ３との論理積をとって第２の書込制御信号ＣＮＴ２２（２）、ＣＮＴ２２（６）、・・・、ＣＮＴ２２（２５４）が出力され、イネーブル信号ＥＮ４との論理積をとって第２の書込制御信号ＣＮＴ２２（３）、ＣＮＴ２２（７）、・・・、ＣＮＴ２２（２５５）が出力され、イネーブル信号ＥＮ５との論理積をとって第２の書込制御信号ＣＮＴ２２（４）、ＣＮＴ２２（８）、・・・、ＣＮＴ２２（２５６）が出力される。

　このように、実施の形態２においても、第１のゲート駆動回路１１４は、ゲートドライバ集積回路１３０（１）～１３０（４）をカスケード接続することにより、画像表示パネルに含まれる画素回路行の数と少なくとも同じ数の長さを有する第１のシフトレジスタ部（すなわち、カスケード接続されたゲートドライバ集積回路３０（１）～１３０（４）のシフトレジスタ部１３６Ａ）と、第１のシフトレジスタ部の出力のそれぞれを所定の電圧と振幅を有する制御信号に変換するとともに前記制御信号の立ち上がりおよび立下りの少なくとも一方に前記振幅を越えるオーバードライブ電圧を所定の時間印加できる第１の電圧出力部とを備え、かつ第１のクロックＣＫ１を用いて第１のシフトレジスタ部と第１の電圧出力部とで作成された第１の制御信号（書込制御信号ＣＮＴ１２２（ｉ））を画素回路行の一方から第１のゲート信号線（ゲート信号線１２２（ｉ））のそれぞれに供給する。

　また、第２のゲート駆動回路１１５は、画像表示パネルに含まれる画素回路行の数の少なくとも１／Ｎ（本実施の形態においては、Ｎ＝４）の長さを有する第２のシフトレジスタ部と、第２のシフトレジスタ部の出力のそれぞれを所定の電圧と振幅を有する制御信号に変換するとともに制御信号の立ち上がりおよび立下りの少なくとも一方に振幅を越えるオーバードライブ電圧を所定の時間印加できる第２の電圧出力部とをＮ個（すなわち、ゲートドライバ集積回路１３０（５）のシフトレジスタ部１３６Ａ、１３６Ｂ、１３６Ｃ、１３６Ｄ）ずつ備え、かつ第１のクロックＣＫ１のＮ倍の周期を持つ第２のクロックＣＫ２を用いて第２のシフトレジスタ部と第２の電圧出力部とのそれぞれで作成した第１の制御信号（書込制御信号ＣＮＴ１２２（ｉ））を画素回路行の他方から第１のゲート信号線（ゲート信号線１２２（ｉ））のそれぞれに供給する。

　以上のように、１つの画素回路についてＭ種類のゲート信号線が形成されており、そのうち、Ｓ種類のゲート信号線で両側駆動を行い、（Ｍ－Ｓ）種類のゲート信号線で片側駆動を行う場合、（第１のゲート駆動回路で用いるゲートドライバ集積回路の個数）：（第１のゲート駆動回路で用いるゲートドライバ集積回路の個数）＝Ｍ：Ｓを満足させるように設計することができる。

　なお、実施の形態２において、ゲート信号線１２４（ｉ）は、両側駆動かつゲート電圧３値駆動を行い、他のゲート信号線１２３（ｉ）、１２４（ｉ）および１２５（ｉ）は、片側駆動かつゲート電圧２値駆動を実施するとしたが、本発明はこれに、限定されるものではない。例えば、両側駆動を行うゲート信号線でゲート電圧２値駆動を行ってもよく、片側駆動を行うゲート信号線でゲート電圧３値駆動を行ってもよい。

　（その他）
　また、実施の形態１および２において示した画素回路の構成、電圧および時間等の各数値は一例を示したものであり、画素回路の構成や各数値はＥＬ素子の特性や画像表示装置の仕様等により適宜最適に設定することが望ましい。

　また、図２に示されたトランジスタＱ２２、図４４に示されたＱ１２２およびＱ１２４、図４０に示されたＱ２２、ならびに、図１２に示されたＱ２２のトランジスタに対して、マルチゲート（ディアルゲート以上）を用いることにより、また、ＬＤＤ構造と組み合わせることにより、オフリークを抑制でき、良好なコントラスト、オフセットキャンセル動作を実現できる。また、良好な高輝度表示、画像表示を実現できる。

　特に、画素回路に映像信号を印加するトランジスタ（たとえば、図１２のトランジスタＱ２２）は、マルチゲート（ディアルゲート以上）を用いることが好ましい。また、画素回路に映像信号を印加するトランジスタが接続されたゲート信号線は、両側駆動を実施することが好ましい。また、画素回路に映像信号を印加するトランジスタが接続されたゲート信号線はゲート電圧３値駆動を実施することが好ましい。

　上記実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。

　そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。

　図４９は、実施の形態に係る画像表示装置を用いたディスプレイの概観図である。同図に示されたディスプレイは、支柱４９２と、保持台４９３と、本開示の画像表示装置（画像表示パネル）４９１とを含む。図４９に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図４９に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。

　図５０は、実施の形態に係る画像表示装置を用いたカメラの概観図である。同図に示されたカメラは、シャッター５０１と、ビューファインダ５０２と、カーソル５０３と、本開示の画像表示装置（画像表示パネル）４９１とを含む。図５０に示すカメラは、静止画および動画を撮影する機能を有する。なお、図５０示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。

　図５１は、実施の形態に係る画像表示装置を用いたコンピュータの概観図である。同図に示されたコンピュータは、キーボード５１１と、タッチパッド５１２と、本開示の画像表示装置（画像表示パネル）４９１とを含む。図５１に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図５１に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。

　以上の実施の形態は、他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。

　図４９～図５１に示された情報機器などに、上記実施の形態で説明した画像表示装置（画像表示パネル）もしくは駆動方式を用いて構成とすることで、当該情報機器を高画質化することができ、また、低コスト化を実現できる。また、検査、調整を容易に実施することができる。

　なお、上記実施の形態において、画像表示装置として説明をした。しかし、本明細書に記載した技術的思想は、画像表示装置だけでなく、他の表示装置にも適用できることは言うまでもない。

　本実施の形態に係る画像表示装置とは、情報機器などのシステム機器を含む概念である。表示パネルの概念は、広義には情報機器などのシステム機器を含む。

　以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。

　したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

　また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

　本発明は、高速で駆動すべきゲート信号線および両側駆動すべきゲート信号線の数にかかわらず、またゲート信号線の配列にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することができ、電流発光素子を用いたアクティブマトリクス型の画像表示装置等の画像表示装置として有用である。

　１０、１１０　　画像表示装置
　１１、１１１　　画像表示パネル
　１２（ｉ、ｊ）、１１２（ｉ、ｊ）　　画素回路
　１４、１１４　　第１のゲート駆動回路
　１５、１１５　　第２のゲート駆動回路
　１６　ソース駆動回路
　２１（ｊ）、１２１（ｊ）　　ソース信号線
　２２（ｉ）、１２２（ｉ）　　（第１の）ゲート信号線
　２３（ｉ）、１２３（ｉ）、１２４（ｉ）、１２５（ｉ）　　（第２の）ゲート信号線
　２８、１２８　　アノード電源線
　２９、１２９　カソード電源線
　３０、６０、１３０　　ゲートドライバ集積回路（ゲートドライバＩＣ）
　３２、３２ａ、３２ｂ、３２Ａ、３２Ｂ、６２Ａ、６２Ｂ、１３２Ａ、１３２Ｂ、１３２Ｃ、１３２Ｄ　　ゲート信号線駆動部
　３６Ａ、３６Ｂ、６６Ａ、１３６Ａ、１３６Ｂ、１３６Ｃ、１３６Ｄ　　シフトレジスタ部
　３８Ａ、３８Ｂ、６８Ａ、１３８Ａ　　電圧出力部
　４２、７２　　Ｄフリップフロップ
　７０、７１、７３　　セレクタ
　４４、７４　　アンドゲート
　４５　　選択回路
　４６　　トランジスタ制御部
　４７、４８、４９、Ｑ２２、Ｑ２３、Ｑ１２２、Ｑ１２３、Ｑ１２４、Ｑ１２５　　トランジスタ
　５１　　遅延部
　５２、５３　　論理ゲート
　５７、５８、５９　　レベルシフト部
　１９１、２２１　　ＣＯＦ
　２２２　　表示画面
　２２３　　ソースプリント基板
　２２４　　ゲートプリント基板
　２２６　　ソースドライバＩＣ
　２４１ａ、２４１ｂ、２４１ｃ、２４１ｄ、２４１ｅ　　ＣＯＦ配線
　２４３ａ、２４３ｂ　　ドライバ入力端子
　２４３ｃ　　操作端子
　２４４ａ、２４４ｂ、２４４ｃ　　接続端子
　２４５　　出力端子
　２４６　　ドライバ出力端子
　２４７　　操作端子
　３６１、３６１ａ、３６１ｂ　　切り替え回路
　４９１　　画像表示装置
　４９２　　支柱
　４９３　　保持台
　５０１　　シャッター
　５０２　　ビューファインダ
　５０３　　カーソル
　５１１　　キーボード
　５１２　　タッチパッド
　Ｃ２０、Ｃ１２０　　コンデンサ
　Ｄ２０、Ｄ１２０　　ＥＬ素子
　Ｑ２０、Ｑ１２０　　駆動用トランジスタ
　ＣｋＡ、ＣｋＢ、ＣｋＣ、ＣｋＤ　　クロック入力端子
　ＤｉｎＡ、ＤｉｎＢ、ＤｉｎＣ、ＤｉｎＤ　　データ入力端子
　ＥｎｅＡ、ＥｎｅＢ、ＥｎｅＣ、ＥｎｅＤ　　イネーブル入力端子
　Ｄｉｎ／ｏｕｔ、Ｄｏｕｔ／ｉｎ　　データ入出力端子
　ＤｏｕｔＡ、ＤｏｕｔＢ、ＤｏｕｔＣ、ＤｏｕｔＤ　　データ出力端子
　ＯｕｔＡ１、ＯｕｔＡ２、ＯｕｔＡ３、ＯｕｔＡｉ、ＯｕｔＢ１、ＯｕｔＢ２、ＯｕｔＢ３、ＯｕｔＢｉ、ＯｕｔＣ１、ＯｕｔＣ２、ＯｕｔＣ３、ＯｕｔＣｉ、ＯｕｔＤ１、ＯｕｔＤ２、ＯｕｔＤ３、ＯｕｔＤｉ、ＯｕｔＡ６４、ＯｕｔＢ６４、ＯｕｔＣ６４、ＯｕｔＤ６４　　出力端子
　ＶｏｎＡ、ＶｏｎＢ、ＶｏｎＣ、ＶｏｎＤ、ＶｏｆｆＡ、ＶｏｆｆＢ、ＶｏｆｆＣ、ＶｏｆｆＤ、ＶｏｖｄＡ、ＶｏｖｄＢ、ＶｏｖｄＣ、ＶｏｖｄＤ、ＶｏｖｄＡ、ＶｏｖｄＢ、ＶｏｖｄＣ、ＶｏｖｄＤ　　電源端子
　Ｔｉ　　初期化期間
　Ｔｏ　　検出期間
　Ｔｗ、Ｔｗ１、Ｔｗ２、Ｔｗｉ　　書込期間
　Ｔｄ、Ｔｄ１、Ｔｄ２、Ｔｄｉ　　表示期間
　ＣＫ１、ＣＫ２、ＣＫ３　　クロック
　ＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４、ＤＩ５　　信号
　ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４、ＥＮ５　　イネーブル信号
　Ｖｄｄ、Ｖｏｓ、Ｖｓｇ、Ｖｓｓ、Ｖｉｎｉ、Ｖｒｅｆ、Ｖ２２ｏｆｆ、Ｖ２２ｏｎ、Ｖ２２ｏｖｄ、Ｖ２３ｏｆｆ、Ｖ２３ｏｎ、Ｖ１２２ｏｆｆ、Ｖ１２２ｏｎ、Ｖ１２２ｏｖｄ、Ｖ１２３ｏｆｆ、Ｖ１２３ｏｎ、Ｖ１２４ｏｆｆ、Ｖ１２４ｏｎ、Ｖ１２５ｏｆｆ、Ｖ１２５ｏｎ　　電圧
　Ｖ２２ｏｖｄ、Ｖ１２２ｏｖｄ　　オーバードライブ電圧
　Ｖｏｓ　　オフセット電圧
　Ｖｓｇ　　画像信号電圧
　ＣＮＴ２２、ＣＮＴ１２２　　書込制御信号
　ＣＮＴ２３、ＣＮＴ１２３　　表示制御信号
　ＣＮＴ１２４、ＣＮＴ１２５　　制御信号

Claims

　発光素子と、第１のスイッチ用トランジスタと、第２のスイッチ用トランジスタと、前記発光素子に電流を供給する駆動用トランジスタとを有する画素が、マトリックス状に配置された表示画面と、
　前記画素の行ごとに配置され、前記第１のスイッチ用トランジスタと接続された第１のゲート信号線と、
　前記画素の行ごとに配置され、前記第２のスイッチ用トランジスタと接続された第２のゲート信号線と、
　前記画素の列ごとに配置されたソース信号線と、
　前記第１のゲート信号線および前記第２のゲート信号線に、制御電圧を印加するゲートドライバ回路と、
　前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
　前記ゲートドライバ回路は、オン電圧、第１のオフ電圧、および第２のオフ電圧の、３つの電圧のいずれかである第１の制御電圧を、前記第１のゲート信号線に出力し、オン電圧および第１のオフ電圧の、２つの電圧のいずれかである第２の制御電圧を、前記第２のゲート信号線に出力する
　ことを特徴とする画像表示装置。
　前記ゲートドライバ回路は、
　前記第１のゲート信号線に、前記オン電圧を印加する位置を指定する第１のシフトレジスタ回路と、
　前記第２のゲート信号線に、前記オン電圧を印加する位置を指定する第２のシフトレジスタ回路とを有する
　ことを特徴とする請求項１記載の画像表示装置。
　前記第２のオフ電圧の印加時間は、１画素行の選択時間である
　ことを特徴とする請求項１記載の画像表示装置。
　前記第１の制御電圧と、前記第２の制御電圧との選択は、前記ゲートドライバ回路に配置された制御端子により選択できる
　ことを特徴とする請求項１記載の画像表示装置。
　前記第１のゲート信号線は、前記第１のゲート信号線の両側に前記ゲートドライバ回路が接続され、
　前記第２のゲート信号線は、前記第２のゲート信号線の片側に前記ゲートドライバ回路が接続されている
　ことを特徴とする請求項１記載の画像表示装置。
　発光素子と、第１のスイッチ用トランジスタと、第２のスイッチ用トランジスタと、前記発光素子に電流を供給する駆動用トランジスタとを有する画素が、マトリックス状に配置された表示画面と、
　前記画素の行ごとに配置され、前記第１のスイッチ用トランジスタと接続された第１のゲート信号線と、
　前記画素の行ごとに配置され、前記第２のスイッチ用トランジスタと接続された第２のゲート信号線と、
　前記画素の列ごとに配置されたソース信号線と、
　前記第１のゲート信号線および前記第２のゲート信号線に、制御電圧を印加する第１のゲートドライバ回路と、
　前記第１のゲート信号線に、制御電圧を印加する第２のゲートドライバ回路と、
　前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
　前記第１のゲートドライバ回路および前記第２のゲートドライバ回路は、
　オン電圧、第１のオフ電圧、および第２のオフ電圧の、３つの電圧のいずれかである第１の制御電圧を前記第１のゲート信号線および前記第２のゲート信号線のいずれかに出力する第１のモードと、
　オン電圧および第１のオフ電圧の、２つの電圧のいずれかである第２の制御電圧を、少なくとも前記第１のゲート信号線および前記第２のゲート信号線のいずれかに出力する第２のモードを有する
　ことを特徴とする画像表示装置。
　前記ゲートドライバ回路は、
　前記第１のゲート信号線に、前記オン電圧を印加する位置を指定する第１のシフトレジスタ回路と、
　前記第２のゲート信号線に、前記オン電圧を印加する位置を指定する第２のシフトレジスタ回路とを有する
　ことを特徴とする請求項６記載の画像表示装置。
　前記第２のオフ電圧の印加時間は、１画素行の選択時間である
　ことを特徴とする請求項６記載の画像表示装置。
　前記第１の制御電圧と、前記第２の制御電圧との選択は、前記ゲートドライバ回路に配置された制御端子により選択できる
　ことを特徴とする請求項６記載の画像表示装置。
　前記ゲートドライバ回路には、複数のシフトレジスタ回路が形成され、
　前記複数のシフトレジスタ回路は、独立したクロックで動作できるように構成されている
　ことを特徴とする請求項６記載の画像表示装置。
　前記第１のゲートドライバ回路および前記第２のゲートドライバ回路は、それぞれ、第１のシフトレジスタ回路および第２のシフトレジスタ回路を有し、
　前記第１のゲートドライバ回路の第１のシフトレジスタ回路は、第１の画素に配置された前記第１のゲート信号線に接続され、
　前記第１のゲートドライバ回路の第２のシフトレジスタ回路は、前記第１の画素に配置された前記第２のゲート信号線に接続され、
　前記第２のゲートドライバ回路の第１のシフトレジスタ回路は、前記第１の画素に配置された前記第１のゲート信号線に接続され、
　前記第２のゲートドライバ回路の第２のシフトレジスタ回路は、第２の画素に配置された前記第１のゲート信号線に接続されている
　ことを特徴とする請求項６記載の画像表示装置。
　発光素子と、第１のスイッチ用トランジスタと、第２のスイッチ用トランジスタと、前記発光素子に電流を供給する駆動用トランジスタとを有する画素が、マトリックス状に配置された表示画面と、
　前記画素の行ごとに配置され、前記第１のスイッチ用トランジスタと接続された第１のゲート信号線と、
　前記画素の行ごとに配置され、前記第２のスイッチ用トランジスタと接続された第２のゲート信号線と、
　前記画素の列ごとに配置されたソース信号線と、
　前記第１のゲート信号線および前記第２のゲート信号線に、制御電圧を印加するゲートドライバ回路と、
　前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
　前記ゲートドライバ回路は、前記第１のゲート信号線に、オン電圧、第１のオフ電圧、および第２のオフ電圧の、３つの電圧のいずれかである第１の制御電圧を、順次、印加し、
　前記ゲートドライバ回路は、前記第２のゲート信号線に、オン電圧および第１のオフ電圧の、２つの電圧のいずれかである第２の制御電圧を、順次、印加する
　ことを特徴とする画像表示装置。
　前記第１のスイッチ用トランジスタは、前記ソース信号線に印加された映像信号を、前記画素に印加する機能を有する
　ことを特徴とする請求項１２記載の画像表示装置。
　前記ゲートドライバ回路は、
　前記第１のゲート信号線に、前記オン電圧を印加する位置を指定する第１のシフトレジスタ回路と、
　前記第２のゲート信号線に、前記オン電圧を印加する位置を指定する第２のシフトレジスタ回路とを有する
　ことを特徴とする請求項１２記載の画像表示装置。
　前記第２のオフ電圧の印加時間は、１画素行の選択時間である
　ことを特徴とする請求項１２記載の画像表示装置。
　前記第１の制御電圧と、前記第２の制御電圧との選択は、前記ゲートドライバ回路に配置された制御端子により選択できる
　ことを特徴とする請求項１２記載の画像表示装置。
　前記第１のゲート信号線は、前記第１のゲート信号線の両側に前記ゲートドライバ回路が接続され、
　前記第２のゲート信号線は、前記第２のゲート信号線の片側に前記ゲートドライバ回路が接続されている
　ことを特徴とする請求項１２記載の画像表示装置。
　画像表示装置に用いるゲートドライバ集積回路であって、
　シフトレジスタ回路および出力回路を有する複数のゲート信号線駆動回路と、
　オン電圧が入力されるオン電圧入力端子と、
　第１のオフ電圧が入力される第１のオフ電圧入力端子と、
　第２のオフ電圧が入力される第２のオフ電圧入力端子と、
　動作モード設定端子とを具備し、
　前記ゲートドライバ集積回路は、
　前記オン電圧と前記第１のオフ電圧とからなる走査信号を出力する第１の動作モードと、
　前記オン電圧と前記第１のオフ電圧と前記第２のオフ電圧とからなる走査信号を出力する第２の動作モードとを有し、
　前記動作モード設定端子に印加した信号により、前記第１の動作モードまたは前記第２の動作モードを選択する
　ことを特徴とするゲートドライバ集積回路。
　前記ゲート信号線駆動回路ごとに、前記動作モード設定端子が形成されている
　ことを特徴とする請求項１８記載のゲートドライバ集積回路。
　前記ゲート信号線駆動回路ごとに、前記オン電圧入力端子が形成され、
　前記第２のオフ電圧入力端子は、前記複数のゲート信号線駆動回路に共通に形成されている
　ことを特徴とする請求項１８記載のゲートドライバ集積回路。