JP2007179660A - シフトレジスタ回路およびそれを備える画像表示装置 - Google Patents

Abstract

【課題】シフトレジスタ回路の駆動能力の向上を図る。
【解決手段】シフトレジスタ回路は出力段に、出力端子ＯＵＴと第１クロック端子Ａとの間のトランジスタＱ１と、出力端子ＯＵＴと第１電源端子ｓ１との間のトランジスタＱ２とを有している。トランジスタＱ６，Ｑ７はインバータを構成しており、トランジスタＱ２のゲートのレベルを反転してトランジスタＱ１のゲートに出力する。トランジスタＱ１のゲートとトランジスタＱ７のゲートとの間には、トランジスタＱ８，Ｑ９から成る分離回路が設けられている。トランジスタＱ８はダイオード接続されており、トランジスタＱ１のゲートがトランジスタＱ７のゲートよりも高電位になると、両者の間は電気的に分離される。
【選択図】図７

Description

本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間で一巡する周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行なわれる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行なうシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１，２）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。

特開２００４−２４６３５８号公報 特開２００４−１０３２２６号公報

例えば特許文献１の図７に代表されるシフトレジスタ回路は、その出力段に、出力端子（特許文献１における第１ゲート電圧信号端子ＧＯＵＴ）とクロック端子（第１パワークロックＣＫＶ）との間に接続する第１トランジスタ（プルアップ用ＭＯＳトランジスタＱ１）と、出力端子と基準電圧端子（ゲートオフ電圧端子ＶＯＦＦ）との間に接続する第２トランジスタ（プルダウンＭＯＳトランジスタＱ２）とを備えている。シフトレジスタ回路の出力信号は、第１トランジスタがオン、第２トランジスタがオフとなった状態で、クロック端子に入力されるクロック信号が出力端子に伝達されることによって出力される。

特に、ゲート線駆動回路を構成するシフトレジスタ回路は、その出力信号を用いてゲート線を高速に充電して活性化させる必要があるため、第１トランジスタに高い駆動能力（電流を流す能力）が要求される。よって、出力端子すなわち第１トランジスタのソースがＨ（High）レベルになる間も、第１トランジスタのゲート・ソース間電圧は大きく保たれることが望ましい。そのため特許文献１のシフトレジスタ回路には、第１トランジスタのゲート・ソース間に昇圧容量（キャパシタＣ）が設けられており、出力端子がＨレベルになったときに、第１トランジスタのゲートも昇圧されるよう構成されている。

その昇圧の程度が大きい程、第１トランジスタのゲート・ソース間電圧が大きくなるため第１トランジスタの駆動能力は大きくなる。逆に言えば、シフトレジスタ回路がゲート線を高速に充電できるようにするためには、第１トランジスタがより大きく昇圧される必要がある。

本発明は上記の課題を解決するためのものであり、シフトレジスタ回路の駆動能力の向上を図ることを目的とする。

本発明の第１の局面としてのシフトレジスタ回路は、出力端子とクロック端子との間に接続する第１トランジスタと、前記出力端子と電源端子との間に接続する第２トランジスタとを備え、前記第１トランジスタの制御電極が接続するノードを第１ノードとし、前記第２トランジスタの制御電極が接続するノードを第２ノードとし、その制御電極が所定の分離回路を介して前記第１ノードに接続する少なくとも１つの第３トランジスタをさらに備え、前記第３トランジスタの制御電極が接続するノードを第３ノードとし、前記分離回路は、前記第１ノードが前記第３ノードよりも高電位になるときに、前記第３ノードと前記第１ノードとの間を電気的に分離するものである。

本発明の第１の局面に係るシフトレジスタ回路によれば、第１ノードの昇圧時に第１ノードと第３ノードとの間が電気的に分離されるので、第１ノードの昇圧時における当該第１ノードの寄生容量に第３トランジスタの寄生容量（ゲート容量）が寄与しなくなり、第１ノードの寄生容量が低減される。第１ノードの寄生容量が小さくなると第１ノードの昇圧量は大きくなり、その結果、昇圧時における第１トランジスタの駆動能力が大きくなる。従って、当該単位シフトレジスタ回路はゲート線を高速に充電することができるようになる。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。

液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。

液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ１，ＧＬ２・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ１，ＤＬ２・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取込を指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ１，Ｎｄ２・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ１，Ｎｄ２・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ１，ＤＬ２・・・に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ１，ＧＬ２・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。

図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４・・・で構成されるシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ１，ＳＲ２・・・の各々を「単位シフトレジスタ回路」と称することとし、これらを「単位シフトレジスタ回路ＳＲ」と総称する）。各単位シフトレジスタ回路ＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。

また図２に示すクロック発生器３１は、各々位相が異なる３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタ回路ＳＲに入力するものであり、このクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。

各単位シフトレジスタ回路ＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、第１および第２クロック端子Ａ，Ｂを有している。図２のように、各単位シフトレジスタ回路ＳＲのクロック端子Ａ，Ｂには、クロック発生器３１が出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうちの２つが供給される。単位シフトレジスタ回路ＳＲの出力端子ＯＵＴには、それぞれゲート線ＧＬが接続する。また、第１段目（第１ステージ）の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスが入力信号として入力され、第２段以降の単位シフトレジスタ回路ＳＲの入力端子ＩＮには、その前段の出力端子ＯＵＴに出力される出力信号が、入力信号として入力される。各単位シフトレジスタ回路ＳＲの出力信号は、水平（又は垂直）走査パルスとしてゲート線ＧＬへと出力される。

この構成のゲート線駆動回路３０によれば、各単位シフトレジスタ回路ＳＲは、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、前段から入力される入力信号（前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタ回路ＳＲへと出力する（単位シフトレジスタ回路ＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタ回路ＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

ここで、本発明の説明を容易にするために従来の単位シフトレジスタについて説明する。図３は、従来の単位シフトレジスタ回路ＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタ回路ＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタ回路ＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタ回路ＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、本実施の形態においては全てＮ型ＴＦＴであるものとする。

図３の如く、従来の単位シフトレジスタ回路ＳＲは、図２で示した入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子Ａおよび第２クロック端子Ｂの他に、低電位側電源電位ＶＳＳが供給される第１電源端子ｓ１、高電位側電源電位ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２電源端子ｓ２および第３電源端子ｓ３を有している。高電位側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。以下の説明では、低電位側電源電位ＶＳＳが回路の基準電位となるが、実使用では画素に書込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤ１、ＶＤＤ２は１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。

単位シフトレジスタ回路ＳＲの出力段は、出力端子ＯＵＴと第１クロック端子Ａとの間に接続するトランジスタＱ１（第１トランジスタ）と、出力端子ＯＵＴと第１電源端子ｓ１との間に接続するトランジスタＱ２（第２トランジスタ）とにより構成されている。以下、単位シフトレジスタ回路ＳＲの出力段を構成するトランジスタＱ１のゲートノードをノードＮ１（第１ノード）、トランジスタＱ２のゲートノードをノードＮ２（第２ノード）と定義する。

トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には昇圧容量Ｃが設けられている。またノードＮ１と第２電源端子ｓ２との間にはトランジスタＱ３が接続しており、そのゲートは入力端子ＩＮに接続している。ノードＮ１と第１電源端子ｓ１との間には、トランジスタＱ４並びにトランジスタＱ５が接続する。トランジスタＱ４のゲートは第２クロック端子Ｂに接続し、トランジスタＱ５のゲートはノードＮ２に接続する。ノードＮ２と第３電源端子ｓ３との間には、ダイオード接続されたトランジスタＱ６が接続し、ノードＮ２と第１電源端子ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ７のゲートはノードＮ１に接続する。

トランジスタＱ７はトランジスタＱ６よりも駆動能力（電流を流す能力）が十分大きく設定されている。即ち、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも小さい。よって、トランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、トランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６およびトランジスタＱ７は、両者のオン抵抗値の比によってその動作が規定されるレシオ型インバータを構成している。当該インバータは、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動する「プルダウン駆動回路」を構成している。

図３の単位シフトレジスタ回路ＳＲの具体的な動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタ回路ＳＲの動作は実質的にどれも同じであるので、１つの単位シフトレジスタ回路ＳＲの動作を代表的に説明する。簡単のため、当該単位シフトレジスタ回路ＳＲの第１クロック端子Ａにクロック信号ＣＬＫ１が入力され、第２クロック端子Ｂにクロック信号ＣＬＫ３が入力されるものとして説明を行う（例えば図２における、単位シフトレジスタ回路ＳＲ１，ＳＲ４などがこれに該当する）。また、当該単位シフトレジスタ回路ＳＲが出力端子ＯＵＴに出力する出力信号をＧ_n、その前段の単位シフトレジスタ回路ＳＲの出力信号をＧ_n-1と定義する。

まず初期状態として、ノードＮ１がＬ（Low）レベル（ＶＳＳ）、ノードＮ２がＨ（High）レベル（ＶＤＤ２−Ｖｔｈ（Ｖｔｈ：トランジスタのしきい値電圧））であると仮定する（以下、この状態を「リセット状態」と称す）。また、第１クロック端子Ａ（クロック信号ＣＬＫ１）、第２クロック端子Ｂ（クロック信号ＣＬＫ３）、入力端子ＩＮ（前段の出力信号Ｇ_n-1）は何れもＬレベルであるとする。リセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、第１クロック端子Ａ（クロック信号ＣＬＫ１）のレベルに関係なく、出力端子ＯＵＴ（出力信号Ｇ_n）はＬレベルに保たれる。即ち、この単位シフトレジスタ回路ＳＲが接続するゲート線は非選択状態にある。

その状態から、前段の単位シフトレジスタ回路ＳＲの出力信号Ｇ_n-1がＨレベルになると、それが当該単位シフトレジスタ回路ＳＲの入力端子ＩＮに入力されトランジスタＱ３がオンになる。このときノードＮ２はＬレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりも駆動能力が十分大きく設定されており、トランジスタＱ３のオン抵抗はトランジスタＱ５のオン抵抗に比べ十分低いため、ノードＮ１のレベルは上昇する。

それによりトランジスタＱ７が導通し始めノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ１−Ｖｔｈ）になる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）では、トランジスタＱ１がオン、トランジスタＱ２がオフになる。なお、前段の出力信号Ｇ_n-1がＬレベルに戻ってトランジスタＱ３がオフしても、ノードＮ１はフローティング状態になるのでこのセット状態はその後も維持される。

セット状態では、トランジスタＱ１がオン、トランジスタＱ２がオフであるので、第１クロック端子Ａのクロック信号ＣＬＫ１がＨレベルになると、出力端子ＯＵＴのレベルが上昇する。このとき昇圧容量ＣおよびトランジスタＱ１のゲート・チャネル間容量（ゲート容量）による容量結合により、ノードＮ１のレベルは特定の電圧（以下「昇圧量ΔＶ」）だけ昇圧される。そのため出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスを維持する。従って、出力信号Ｇ_nのレベルは第１クロック端子Ａのレベルに追随して変化する。特に、トランジスタＱ１のゲート・ソース間電圧が充分大きい場合トランジスタＱ１は非飽和動作するので、しきい値電圧分の損失はなく出力端子ＯＵＴはクロック信号ＣＬＫ１と同レベルになる。よって、第１クロック端子Ａに入力されるクロック信号ＣＬＫ１がＨレベルの間は、出力信号Ｇ_nもＨレベルになってゲート線の選択状態になる。その後、クロック信号ＣＬＫ１がＬレベルに戻ると出力信号Ｇ_nもＬレベルになってゲート線の非選択状態に戻る。

その後、第２クロック端子Ｂのクロック信号ＣＬＫ３がＨレベルになると、トランジスタＱ４がオンになるためノードＮ１がＬレベルになり、それに伴ってトランジスタＱ７がオフになるためノードＮ２はＨレベルになる。即ち、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。

以上の動作をまとめると、単位シフトレジスタ回路ＳＲにおいては、入力端子ＩＮに信号（スタートパルス）が入力されない間はリセット状態にあり、その間ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）に保たれることで、出力端子ＯＵＴ（ゲート線）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮに信号が入力されると、ノードＮ２がＬレベル（ＶＳＳ）になると共にノードＮ１がＨレベル（ＶＤＤ１−Ｖｔｈ）に充電されてセット状態になる。セット状態では第１クロック端子Ａの信号（クロック信号ＣＬＫ１）がＨレベルになるとノードＮ１の電位が昇圧量ΔＶだけ高くなり、第１クロック端子ＡがＨレベルである間、出力端子ＯＵＴがＨレベルになってゲート線を活性化する（このためノードＮ１は「昇圧ノード」と称されることもある）。その後第２クロック端子Ｂに信号（クロック信号ＣＬＫ３）が入力されると、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）に戻って、元のリセット状態になる（このためノードＮ２は「リセットノード」と称されることもある）。

そのように動作する複数の単位シフトレジスタ回路ＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、第１段目の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮに入力された入力信号（スタートパルス）は、図４に示すタイミング図のように、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期したタイミングでシフトされながら、単位シフトレジスタ回路ＳＲ２，ＳＲ３・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ１，ＧＬ２，ＧＬ３・・・を順に駆動することができる。

上の例では、複数の単位シフトレジスタ回路ＳＲが３相クロックに基づいて動作する例を示したが、２相クロック信号を使用して動作させることも可能である。図５はその場合におけるゲート線駆動回路３０の構成を示す図である。

この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタ回路ＳＲにより構成される。即ち、各単位シフトレジスタ回路ＳＲの入力端子ＩＮには、その前段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが接続する。但し、第１段目の単位シフトレジスタ回路ＳＲの入力端子ＩＮには、スタートパルスが入力信号として入力される。

この場合におけるクロック発生器３１は、互いに逆相の２相クロックであるクロック信号ＣＬＫ，／ＣＬＫを出力するものである。それぞれの単位シフトレジスタ回路ＳＲの第１クロック端子Ａには、隣接する単位シフトレジスタ回路ＳＲに互いに逆相のクロック信号が入力されるよう、そのクロック信号ＣＬＫ，／ＣＬＫの片方が入力される。また図５に示すように、各単位シフトレジスタ回路ＳＲの第２クロック端子Ｂには、その後段（この例では次段）の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが接続される。

図５のように構成されたゲート線駆動回路３０における単位シフトレジスタ回路ＳＲの動作を説明する。ここでも、１つの単位シフトレジスタ回路ＳＲの動作を代表的に説明する。簡単のため、単位シフトレジスタ回路ＳＲの第１クロック端子Ａにクロック信号ＣＬＫが入力されるものとして説明を行う（例えば、図５における単位シフトレジスタ回路ＳＲ１，ＳＲ３などがこれに該当する）。また、当該単位シフトレジスタ回路ＳＲの出力信号をＧ_n、その前段および次段の単位シフトレジスタ回路ＳＲの出力信号をそれぞれＧ_n-1およびＧ_n+1と定義する。

まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）のリセット状態を仮定する。また、第１クロック端子Ａ（クロック信号ＣＬＫ）、第２クロック端子Ｂ（次段の出力信号Ｇ_n+1）、入力端子ＩＮ（前段の出力信号Ｇ_n-1）は何れもＬレベルであるとする。

その状態から、前段の出力信号Ｇ_n-1がＨレベルになると、それが当該単位シフトレジスタ回路ＳＲの入力端子ＩＮに入力されトランジスタＱ３がオンになり、ノードＮ１のレベルは上昇する。それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ１−Ｖｔｈ）になる。その結果、トランジスタＱ１がオン、トランジスタＱ２がオフとなるセット状態になる。

そして、クロック信号ＣＬＫがＨレベルになり出力端子ＯＵＴのレベルが上昇すると、昇圧容量ＣおよびトランジスタＱ１のゲート・チャネル間容量による容量結合によりノードＮ１のレベルは特定の電圧（昇圧量ΔＶ）だけ昇圧される。従って、出力信号Ｇ_nのレベルは第１クロック端子Ａのレベルに追随して変化し、クロック信号ＣＬＫがＨレベルである間は出力信号Ｇ_nもＨレベルになる。その後、クロック信号ＣＬＫがＬレベルに戻ると出力信号Ｇ_nもＬレベルに戻る。

出力信号Ｇ_nが次段の単位シフトレジスタ回路ＳＲに伝達された後、次段の出力信号Ｇ_n+1がＨレベルになると、それが第２クロック端子Ｂに入力されてトランジスタＱ４がオンになりノードＮ１がＬレベルになる。それに伴ってトランジスタＱ７がオフになるのでノードＮ２はＨレベルになる。即ち、当該単位シフトレジスタ回路ＳＲはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンになる。

このように、ゲート線駆動回路３０が図５のように構成されている場合においても、それぞれの単位シフトレジスタ回路ＳＲの動作は、第２クロック端子Ｂに入力される信号が前段の出力信号Ｇ_n-1であることを除けば図２の場合とほぼ同じである。

以上の動作を、図５のように縦続接続された単位シフトレジスタ回路ＳＲ１，ＳＲ２，・・・が順に行う。それによって、第１段目の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮに入力された入力信号（スタートパルス）が、クロック信号ＣＬＫ，／ＣＬＫに同期してシフトされながら、単位シフトレジスタ回路ＳＲ２，ＳＲ３，・・・と順番に伝達される。その結果、ゲートドライバＧＤは図６に示すタイミング図の如く、クロック信号ＣＬＫ，／ＣＬＫに同期して、ゲート線ＧＬ１，ＧＬ２，ＧＬ３，・・・を順に駆動することができる。

但し、図５の構成では、各単位シフトレジスタ回路ＳＲは、第２クロック端子Ｂに次段の単位シフトレジスタ回路ＳＲの出力信号Ｇ_n+1が入力されるので、次段の単位シフトレジスタ回路ＳＲが少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。各単位シフトレジスタ回路ＳＲは、リセット状態を経なければ図６に示したような通常動作を行うことができない。従って図５の構成の場合には、通常動作に先立って、ダミーの入力信号を単位シフトレジスタ回路ＳＲの第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタ回路ＳＲのノードＮ２と第３電源端子ｓ３（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行なってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。

ここで、上記の昇圧量ΔＶについて説明する。先に述べたように、シフトレジスタ回路がゲート線を高速に充電できるようにするためには、昇圧量ΔＶをより大きくする必要がある。図３に示す回路において、第１クロック端子Ａに入力されるクロック信号の振幅をＡｃ、昇圧容量Ｃの容量値をＣ０、トランジスタＱ１のゲート容量をＣ１、ノードＮ１の寄生容量（トランジスタＱ１のゲート容量を除く）をＣｐとすると、昇圧量ΔＶは、
ΔＶ＝Ａｃ×（Ｃ０＋Ｃ１）／（Ｃ０＋Ｃ１＋Ｃｐ） ・・・（１）
として求められる。図３の回路の場合、寄生容量ＣｐはトランジスタＱ７のゲート容量Ｃ７と、ノードＮ１となる配線に付随する容量（配線容量）ＣＬとの和に相当する。式（１）から分かるように、Ｃｐの値を小さくできれば、昇圧量ΔＶを大きくすることができる。

先に述べたように、ゲート線駆動回路３０を構成する単位シフトレジスタ回路ＳＲは、出力信号Ｇ_nによってゲート線を高速に充電して活性化させる必要があるため、トランジスタＱ１には大きな駆動能力が要求される。また昇圧量ΔＶを大きくすることができれば、トランジスタＱ１の駆動能力を大きくすることができ、ゲート線をより高速に充電することが可能になる。以下、これを実現可能な本発明に係るシフトレジスタ回路について説明する。

図７は、実施の形態１に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。同図のように、当該単位シフトレジスタ回路ＳＲの出力段も、出力端子ＯＵＴと第１クロック端子Ａとの間に接続するトランジスタＱ１（第１トランジスタ）と、出力端子ＯＵＴと第１電源端子ｓ１との間に接続するトランジスタＱ２（第２トランジスタ）とにより構成されている。また、トランジスタＱ１のゲート・ソース間すなわちノードＮ１と出力端子ＯＵＴとの間には昇圧容量Ｃが設けられている。ノードＮ１と第２電源端子ｓ２との間には、ゲートが入力端子ＩＮに接続するトランジスタＱ３が接続しており、ノードＮ１と第１電源端子ｓ１との間には、ゲートが第２クロック端子Ｂに接続するトランジスタＱ４と、ゲートがノードＮ２に接続したトランジスタＱ５とが接続している。ノードＮ２と第３電源端子ｓ３との間にはダイオード接続されたトランジスタＱ６が接続し、ノードＮ２と第１電源端子ｓ１との間にはトランジスタＱ７が接続する。以上の構成は図３に示した従来の単位シフトレジスタ回路ＳＲと同様である。

但し本実施の形態においては、トランジスタＱ７のゲート（制御電極）とノードＮ１とは直接接続するのではなく、トランジスタＱ８およびトランジスタＱ９とから成る分離回路を介して接続している。即ち、本実施の形態におけるトランジスタＱ７は、分離回路を介してノードＮ１に接続するトランジスタ（第３トランジスタ）である。ここで、トランジスタＱ７のゲートノードをノードＮ３（第３ノード）と定義する。

トランジスタＱ８は、ノードＮ１とノードＮ３との間に接続しており、ゲートとドレイン（ノードＮ３）が接続されている。即ちトランジスタＱ８はダイオード接続されており、ノードＮ３からノードＮ１への向きを導通方向とする一方向性のスイッチング素子として機能する（即ちノードＮ３側がアノード、ノードＮ１側がカソードとなる）。トランジスタＱ９はノードＮ３と入力端子ＩＮとの間に接続しており、そのゲートは入力端子ＩＮに接続している。従って図７の回路では、入力端子ＩＮがＨレベルになると、トランジスタＱ３がオンしてノードＮ１が充電されるだけでなく、それと同時にトランジスタＱ９もオンしてノードＮ３が充電される。つまりトランジスタＱ９は、ノードＮ１の充電時にノードＮ３を充電する充電素子として機能する。

以下、本実施の形態に係る単位シフトレジスタ回路ＳＲの動作を説明する。ここでは当該単位シフトレジスタ回路ＳＲが図５のように接続してゲート線駆動回路３０を構成している場合の動作を示す。ここでも、ゲート線駆動回路３０を構成する複数の単位シフトレジスタ回路ＳＲのうちの１つの動作を代表的に説明する。また、単位シフトレジスタ回路ＳＲの第１クロック端子Ａにはクロック信号ＣＬＫが入力されているものと仮定し、当該単位シフトレジスタ回路ＳＲの出力信号をＧ_n、その前段および次段の単位シフトレジスタ回路ＳＲの出力信号をそれぞれＧ_n-1およびＧ_n+1と定義する。

まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）のリセット状態を仮定する。また、第１クロック端子Ａ（クロック信号ＣＬＫ）、第２クロック端子Ｂ（次段の出力信号Ｇ_n+1）、入力端子ＩＮ（前段の出力信号Ｇ_n-1）は何れもＬレベルであるとする。

その状態から、前段の単位シフトレジスタ回路ＳＲの出力信号Ｇ_n-1がＨレベルになると、トランジスタＱ３およびトランジスタＱ９がオンになる。このときノードＮ２はＬレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりも駆動能力が十分大きく設定されており、トランジスタＱ３のオン抵抗はトランジスタＱ５のオン抵抗に比べ十分低いため、ノードＮ１のレベルは上昇する。

トランジスタＱ８はノードＮ３からノードＮ１への方向が導通方向になるようにダイオード接続されているため、ノードＮ３へは、ノードＮ１からの電荷供給はされないが、トランジスタＱ９から電荷が供給される。それによりノードＮ３の電位が上昇すると、トランジスタＱ７が導通し始め、ノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇する。応じてノードＮ３のレベルもさらに上昇してＨレベルになり、トランジスタＱ７を充分にオンにする。

その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ１−Ｖｔｈ）になる。即ち、トランジスタＱ１がオン、トランジスタＱ２がオフのセット状態となる。なお、前段の出力信号Ｇ_n-1がＬレベルに戻っても、ノードＮ１およびノードＮ３はフローティング状態であるので、このセット状態はその後も維持される。

そして、第１クロック端子Ａのクロック信号ＣＬＫがＨレベルになると、出力端子ＯＵＴのレベルが上昇する。このとき昇圧容量ＣおよびトランジスタＱ１のゲート・チャネル間容量による容量結合によりノードＮ１のレベルが昇圧量ΔＶだけ昇圧される。ノードＮ１が昇圧されると、出力信号Ｇ_nのレベルは第１クロック端子Ａのレベルに追随して変化し、クロック信号ＣＬＫがＨレベルである間は出力信号Ｇ_nもＨレベルになってゲート線を活性化する。またその後クロック信号ＣＬＫがＬレベルに戻ると出力信号Ｇ_nもＬレベルに戻る。

ここで本実施の形態の単位シフトレジスタ回路ＳＲでは、ノードＮ１からノードＮ３へは非導通であるので、ノードＮ１が昇圧されてノードＮ３より電位が高くなったときにはノードＮ１とノードＮ３との間が電気的に分離された状態となる。その結果、ノードＮ１の昇圧時における当該ノードＮ１の寄生容量ＣｐにトランジスタＱ７のゲート容量Ｃ７が寄与しなくなり、寄生容量Ｃｐが低減される。式（１）から分かるように、寄生容量Ｃｐが小さくなると昇圧量ΔＶは大きくなり、その結果ノードＮ１昇圧時におけるトランジスタＱ１の駆動能力が大きくなる。よって、当該単位シフトレジスタ回路ＳＲはゲート線を高速に充電することができる。従って、当該単位シフトレジスタ回路ＳＲにより構成されたゲート線駆動回路３０の動作の高速化を図ることができ、液晶表示装置１０の高解像度化に寄与できる。

その後、次段の出力信号Ｇ_n+1により第２クロック端子ＢがＨレベルになるとトランジスタＱ４はオンになり、ノードＮ１はＬレベルになる。ノードＮ３からノードＮ１へは導通方向であるので、ノードＮ１がノードＮ３より電位が低くなると、ノードＮ３の電荷はトランジスタＱ８を通してノードＮ１側へと放電されるので、ノードＮ３のレベルはノードＮ１と共に下降する。この下降後のノードＮ３のレベルはトランジスタＱ８のしきい値電圧（Ｖｔｈ）であり、トランジスタＱ７は弱反転領域で動作するが、流れる電流が少ないため、トランジスタＱ６およびトランジスタＱ７で構成されるインバータ（プルダウン駆動回路）の出力であるノードＮ２はＨレベルとなる。即ち、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。

なお、それ以降は前段の出力信号Ｇ_n-1がＨレベルになるまでノードＮ３には電荷は供給されないので、ノードＮ３のレベルはトランジスタＱ８のリーク電流により時間とともにＶｔｈから低下し、トランジスタＱ７を流れる電流はさらに小さくなる。そうなるとトランジスタＱ６およびトランジスタＱ７で構成されるインバータはより反転しにくい安定した状態になる。

このように本実施の形態に係る単位シフトレジスタ回路ＳＲは、図３に示した従来の回路と同様の動作を行うことが可能である。また先に述べたように、ノードＮ１の昇圧時における当該ノードＮ１の寄生容量ＣｐにトランジスタＱ７のゲート容量Ｃ７が寄与しないため、寄生容量Ｃｐが低減される。従って、ノードＮ１昇圧時におけるトランジスタＱ１の駆動能力が大きくなり、ゲート線を高速に充電することができる。

ところで先に述べたように、昇圧量ΔＶを決定する因子であるノードＮ１の寄生容量Ｃｐには、ノードＮ１の配線容量ＣＬも寄与している。従って、ノードＮ１の配線容量ＣＬをより小さくすることができれば、昇圧量ΔＶをさらに大きくすることが可能になる。配線容量ＣＬは、ノードＮ１となる配線の長さに依存するためその長さを短くするとよい。即ち、単位シフトレジスタ回路ＳＲを構成する各素子をレイアウトする際に、トランジスタＱ１および昇圧容量ＣとトランジスタＱ８（即ち分離回路）とをできるだけ近接させて配置すると、ノードＮ１の配線容量ＣＬを小さくできる。また本実施の形態に係る単位シフトレジスタ回路ＳＲでは、ノードＮ１の昇圧時にノードＮ３がノードＮ１から電気的に分離されるので、ノードＮ３の配線容量は昇圧量ΔＶに影響を与えない。従ってノードＮ３となる配線が多少長くなっても、それによって昇圧量ΔＶが小さくなることはない。よって配線のレイアウトの際には、トランジスタＱ１のゲートとトランジスタＱ８のソースとの間の配線長、および、昇圧容量ＣとトランジスタＱ８のソースとの配線長の少なくとも片方（望ましくは両方）を、トランジスタＱ７のゲートとトランジスタＱ８のドレインとの間の配線長よりも短くなるようにするとよい。

また、従来の単位シフトレジスタ回路ＳＲ（図３）では、ノードＮ１の配線容量ＣＬを小さくするためには、トランジスタＱ１および昇圧容量ＣとトランジスタＱ７との間をできるだけ近接させて配置する必要があった。しかしトランジスタＱ７は、トランジスタＱ６と共にレシオ型インバータを構成しており、トランジスタＱ６よりも充分大きな駆動能力が必要であるため、そのサイズ（ゲート幅）が一定以上大きくなければならない。よってトランジスタＱ７のレイアウトには制限が多く、トランジスタＱ７をトランジスタＱ１および昇圧容量Ｃに近づけてレイアウトすることが困難であった。

それに対し、本実施の形態の単位シフトレジスタ回路ＳＲでは、ノードＮ１の配線容量ＣＬを小さくするためには、トランジスタＱ１および昇圧容量ＣとトランジスタＱ８（分離回路）とを近接させて配置すればよい。トランジスタＱ８は、ノードＮ３に充電された電荷を放電するダイオードとして動作しさえすればよいので、駆動能力は比較的小さくてよく、サイズも小さくてよい。よってトランジスタＱ８はレイアウトの自由度が高い。従って、本発明によれば、トランジスタＱ１および昇圧容量Ｃに近接させて配置することを容易に行え、ノードＮ１の配線容量ＣＬを容易に小さくすることができるという効果も得られる。

以上の説明では、本発明に係る単位シフトレジスタ回路ＳＲを図５のように接続した場合の動作を示したが、図２のように接続した場合においても適用可能である。

＜実施の形態２＞
図８は、本発明の実施の形態２に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。本実施の形態では、トランジスタＱ３のドレインを電源ではなく入力端子ＩＮに接続させる。それにより電源供給のための配線の占有面積を削減できる。但し、入力端子ＩＮにはその前段の出力端子ＯＵＴが接続するため、各単位シフトレジスタ回路ＳＲの出力段への負荷が大きくなるので、回路動作の速度が劣化する場合もあることに留意すべきである。

＜実施の形態３＞
ＴＦＴを含む電界効果トランジスタは、ゲートにしきい値電圧以上の電圧が印加されたときに、ゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲートとチャネルを両電極とし、ゲート絶縁膜を誘電体層とする容量素子（ゲート容量）としても機能することができる。

図９は実施の形態３に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。実施の形態１ではトランジスタＱ１のドレイン・ソース間に昇圧容量Ｃを設けていたが、本実施の形態ではそれをトランジスタＱ１のゲート容量に置き換えている。その場合、図９の回路図の如く昇圧容量Ｃは不要になる。

通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。即ち、図９においてトランジスタＱ１のゲート幅を相当分広くすることで、実施の形態１に係る図７の回路と同等の昇圧動作を実現できる。またトランジスタＱ１のゲート幅を広くすることによりその駆動能力が高くなるので、結果として出力信号の立上りおよび立下り速度が速くなり、動作の高速化を図ることができるという利点もある。

＜実施の形態４＞
図１０は、実施の形態４に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。当該単位シフトレジスタ回路ＳＲでは、実施の形態図１に係る図７の回路に対して、ノードＮ３と第１電源端子ｓ１（低電位側電源電位ＶＳＳ）との間にトランジスタＱ１０を接続したものである。トランジスタＱ１０のゲートは第２クロック端子Ｂに接続している。

上記のように、図７の回路においては、第２クロック端子ＢがＨレベルになることでノードＮ１のレベルが下降し、それに伴ってノードＮ３のレベルが下降した直後では、ノードＮ３はトランジスタＱ８のしきい値電圧（Ｖｔｈ）のレベルになるのであって、低電位側電源電位ＶＳＳまでは降下しない。その場合であっても、トランジスタＱ７を流れる電流は少ないため通常は、動作への支障はない。しかし、トランジスタのしきい値電圧にばらつきがあり、トランジスタＱ８のしきい値電圧が高い場合や、トランジスタＱ７のしきい値電圧が低い場合には、トランジスタＱ７が充分にオフせずに単位シフトレジスタ回路ＳＲの誤動作を招く恐れがある。

それに対し本実施の形態に係る図１０の単位シフトレジスタ回路ＳＲでは、第２クロック端子ＢがＨレベルになると、トランジスタＱ１０がオンするため、ノードＮ３のレベルを低電位側電源電位ＶＳＳにまで下降する。即ち、トランジスタＱ６およびトランジスタＱ７で構成されるインバータ（プルダウン駆動回路）の入力を確実にＬレベルにできる。従って、トランジスタのしきい値電圧にばらつきがあった場合においても、トランジスタＱ７を確実にオフさせることができる。よって、トランジスタのしきい値電圧のばらつきに起因する単位シフトレジスタ回路ＳＲの誤動作を防止することができ、動作の信頼性が向上する。

なお、図示は省略するが、本実施の形態においても実施の形態２のようにトランジスタＱ３のドレインを入力端子ＩＮに接続してもよい。また、実施の形態３のようにトランジスタＱ１の面積を大きくし、昇圧容量ＣをトランジスタＱ１のゲート容量に置き換えた構成としてもよい。

＜実施の形態５＞
図１１は、例えば上記特許文献２の図１４に開示されている従来の単位シフトレジスタ回路の構成を示す回路図である。この単位シフトレジスタ回路ＳＲは、トランジスタＱ６およびトランジスタＱ７から成るレシオ型インバータ（プルダウン駆動回路）の出力が直接ノードＮ２に印加されるのではなく、トランジスタＱ１１およびトランジスタＱ１２から成るバッファを介して印加されるように構成されている。

この場合ノードＮ１の寄生容量Ｃｐは、トランジスタＱ７のゲート容量Ｃ７と、トランジスタＱ１２のゲート容量Ｃ１２と、ノードＮ１となる配線に付随する容量（配線容量）ＣＬとの和に相当する。即ち、図３の回路と比較すると、図１１の回路ではトランジスタＱ１２のゲート容量Ｃ１２の分だけノードＮ１の寄生容量Ｃｐが大きくなり、式（１）から得られる昇圧量ΔＶは小さくなる。

本実施の形態では、図１１のようにプルダウン駆動回路の出力がバッファを介してノードＮ２に印加されるタイプの単位シフトレジスタ回路ＳＲに対して本発明を適用する。その回路図を図１２に示す。バッファを構成するトランジスタＱ１２のゲートはノードＮ３に接続される。即ち本実施の形態に係る単位シフトレジスタ回路ＳＲは、分離回路を介してノードＮ１に接続するトランジスタ（第３トランジスタ）を、トランジスタＱ７およびトランジスタＱ１２の２つ有している。

上記のように、本発明に係る単位シフトレジスタ回路ＳＲにおいては、ノードＮ１の昇圧時にはノードＮ３がノードＮ１から電気的に分離されるので、ノードＮ３に接続したトランジスタＱ７およびトランジスタＱ２のゲート容量が、共にノードＮ１の寄生容量Ｃｐに寄与しない。つまり図１２の回路におけるノードＮ１の寄生容量Ｃｐは、実施の形態１（図７）と同様になる。よって昇圧量ΔＶが大きくなり、ノードＮ１昇圧時におけるトランジスタＱ１の駆動能力が大きくなる。従って、当該単位シフトレジスタ回路ＳＲはゲート線を高速に充電することができるようになる。

さらに、図１２の回路に実施の形態５を適用し、図１３の如くノードＮ３と第１電源端子ｓ１（低電位側電源電位ＶＳＳ）との間に、ゲートが第２クロック端子Ｂに接続したトランジスタＱ１０を設けてもよい。それにより実施の形態５と同様に、第２クロック端子Ｂの信号に基づいてトランジスタＱ７を確実にオフさせることができ、トランジスタのしきい値電圧のばらつきに起因する単位シフトレジスタ回路ＳＲ誤動作を防止でき、動作信頼性が向上する。

なお、図示は省略するが、本実施の形態においても実施の形態２のようにトランジスタＱ３のドレインを入力端子ＩＮに接続してもよい。また、実施の形態３のようにトランジスタＱ１の面積を大きくして昇圧容量ＣをトランジスタＱ１のゲート容量に置き換えた構成としてもよい。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。 単位シフトレジスタ回路を用いたゲート線駆動回路の構成例を示すブロック図である。 従来の単位シフトレジスタ回路の構成を示す回路図である。 ゲート線駆動回路の動作を示すタイミング図である。 単位シフトレジスタ回路を用いたゲート線駆動回路の構成例を示すブロック図である。 ゲート線駆動回路の動作を示すタイミング図である。 実施の形態１に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態２に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態３に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態４に係る単位シフトレジスタ回路の構成を示す回路図である。 従来の単位シフトレジスタ回路の構成を示す回路図である。 実施の形態５に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態５に係る単位シフトレジスタ回路の構成を示す回路図である。

符号の説明

３０ ゲート線駆動回路、ＳＲ 単位シフトレジスタ回路、Ｑ１〜Ｑ１２ トランジスタ、Ｃ 昇圧容量、Ｎ１〜Ｎ３ ノード、Ａ 第１クロック端子、Ｂ 第２クロック端子、ＩＮ 入力端子、ＯＵＴ 出力端子、ｓ１〜ｓ８ 電源端子。

Claims (8)

1. 出力端子とクロック端子との間に接続する第１トランジスタと、
   前記出力端子と電源端子との間に接続する第２トランジスタとを備え、
   前記第１トランジスタの制御電極が接続するノードを第１ノードとし、
   前記第２トランジスタの制御電極が接続するノードを第２ノードとし、
   その制御電極が所定の分離回路を介して前記第１ノードに接続する少なくとも１つの第３トランジスタをさらに備え、
   前記第３トランジスタの制御電極が接続するノードを第３ノードとし、
   前記分離回路は、
   前記第１ノードが前記第３ノードよりも高電位になるときに、前記第３ノードと前記第１ノードとの間を電気的に分離する
   ことを特徴とするシフトレジスタ回路。
2. 請求項１記載のシフトレジスタ回路であって、
   前記少なくとも１つの第３トランジスタは、
   前記第２ノードと前記電源端子との間に接続したトランジスタを含む
   ことを特徴とするシフトレジスタ回路。
3. 請求項１または請求項２記載のシフトレジスタ回路であって、
   前記分離回路は、
   前記第１ノードの充電時に前記第３ノードを充電する充電素子と、
   前記第３ノードから前記第１ノードへの向きを導通方向とする一方向性のスイッチング素子とを含む
   ことを特徴とするシフトレジスタ回路。
4. 請求項１から請求項３のいずれか記載のシフトレジスタ回路であって、
   前記第１トランジスタの制御電極と前記分離回路とを接続する配線の長さは、前記分離回路と前記第３トランジスタとを接続する配線の長さよりも短い
   ことを特徴とするシフトレジスタ回路。
5. 請求項１から請求項４のいずれか記載のシフトレジスタ回路であって、
   前記第１ノードと前記出力端子との間に接続する容量素子をさらに備える
   ことを特徴とするシフトレジスタ回路。
6. 請求項５記載のシフトレジスタ回路であって、
   前記容量素子と前記分離回路とを接続する配線の長さは、前記分離回路と前記第３トランジスタとを接続する配線の長さよりも短い
   ことを特徴とするシフトレジスタ回路。
7. 請求項１から請求項６のいずれか記載のシフトレジスタ回路が複数個従属接続して成るシフトレジスタ回路。
8. 請求項７記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。
   

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