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WO2016104177A1 - 固体撮像素子およびその製造方法、並びに電子機器 - Google Patents

固体撮像素子およびその製造方法、並びに電子機器 Download PDF

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WO2016104177A1
WO2016104177A1 PCT/JP2015/084761 JP2015084761W WO2016104177A1 WO 2016104177 A1 WO2016104177 A1 WO 2016104177A1 JP 2015084761 W JP2015084761 W JP 2015084761W WO 2016104177 A1 WO2016104177 A1 WO 2016104177A1
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WO
WIPO (PCT)
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pixel
electrode
solid
photoelectric conversion
state imaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2015/084761
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English (en)
French (fr)
Inventor
晋太郎 平田
山口　哲司
史彦 古閑
慎平 福岡
周治 萬田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Application filed by Sony Corp filed Critical Sony Corp
Priority to US15/528,580 priority Critical patent/US10453898B2/en
Publication of WO2016104177A1 publication Critical patent/WO2016104177A1/ja
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present disclosure relates to a solid-state imaging device, a manufacturing method thereof, and an electronic device, and in particular, a solid-state imaging device capable of reducing signal mixing due to electric capacitive coupling with adjacent pixels, a manufacturing method thereof, and an electronic device.
  • a solid-state imaging device capable of reducing signal mixing due to electric capacitive coupling with adjacent pixels, a manufacturing method thereof, and an electronic device.
  • an image sensor using an organic semiconductor or an inorganic compound semiconductor as a photoelectric conversion film has been developed.
  • These generally comprise a photoelectric conversion film and electrodes sandwiching the upper and lower electrodes, and have an element structure in which at least one of the upper and lower electrodes is separated for each pixel (for example, Patent Document 1). reference).
  • the charge generated in the photoelectric conversion film is accumulated in the charge accumulation part in the silicon connected to the separated electrode. Then, a signal corresponding to the accumulated charge is read out by a signal reading unit such as a MOS circuit.
  • each pixel has a potential corresponding to the charge stored therein, but when there is a large potential difference with the charge storage portion of the peripheral pixels, signal mixing occurs due to electrical capacitive coupling. . Signal mixing due to electrical capacitive coupling results in reduced resolution and color mixing.
  • the present disclosure has been made in view of such a situation, and is intended to reduce signal mixing due to electric capacitive coupling with adjacent pixels.
  • the first pixel and the second pixel are disposed adjacent to each other, and each of the first pixel and the second pixel photoelectrically converts incident light.
  • a conversion film and a lower electrode disposed below the conversion film are provided, and another electrode different from the lower electrode is provided between the lower electrodes of the first pixel and the second pixel.
  • the manufacturing method of the solid-state imaging device includes a first pixel and a photoelectric conversion film that photoelectrically convert incident light as a part of the first pixel and the second pixel that are disposed adjacent to each other.
  • a lower electrode is formed, and another electrode different from the lower electrode is formed between the lower electrodes of the first pixel and the second pixel.
  • the first pixel and the second pixel are arranged adjacent to each other, and each of the first pixel and the second pixel photoelectrically converts incident light.
  • a solid-state imaging device having a film and a lower electrode disposed below the film and having another electrode different from the lower electrode between the lower electrodes of the first pixel and the second pixel is provided.
  • the first pixel and the second pixel are disposed adjacent to each other, and each of the first pixel and the second pixel is a photoelectric converter that photoelectrically converts incident light.
  • a conversion film and a lower electrode disposed below the conversion film are provided, and another electrode different from the lower electrode is provided between the lower electrodes of the first pixel and the second pixel.
  • the first pixel and the second pixel are disposed adjacent to each other, and each of the first pixel and the second pixel is a photoelectric converter that photoelectrically converts incident light.
  • a conversion film and a buffer layer and a lower electrode disposed below the conversion film and the buffer layer are provided, and an insulating blocking layer is provided between the lower electrode of the first pixel and the second pixel in the same layer as the buffer layer.
  • the first pixel and the second pixel are disposed adjacent to each other, and each of the first pixel and the second pixel includes a photoelectric conversion film that photoelectrically converts incident light, and A buffer layer and a lower electrode disposed therebelow are provided, and an insulating blocking layer is provided between the lower electrode of the first pixel and the second pixel in the same layer as the buffer layer.
  • the solid-state imaging device and the electronic device may be independent devices or modules incorporated in other devices.
  • Pixel Seventh Embodiment (Configuration in which photoelectric conversion film photoelectrically converts light of all wavelengths) 9. 9. Manufacturing method according to first embodiment Eighth embodiment of pixel (backside illumination type configuration) 11. Ninth Embodiment of Pixel (First configuration example in which inter-pixel electrodes are formed below the lower electrode) 12 Tenth embodiment of pixel (second configuration example in which inter-pixel electrode is formed below lower electrode) 13 Eleventh embodiment of the pixel (third configuration example in which the inter-pixel electrode is formed below the lower electrode) 14 Twelfth embodiment of the pixel (fourth configuration example in which the inter-pixel electrode is formed below the lower electrode) 15. Pixel thirteenth embodiment (configuration example having a buffer layer and a blocking layer in a photoelectric conversion unit) 16. Application example to electronic equipment
  • FIG. 1 shows a schematic configuration of a solid-state imaging device according to the present disclosure.
  • the peripheral circuit section includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
  • the pixel 2 includes a photoelectric conversion element and a plurality of pixel transistors.
  • the plurality of pixel transistors include, for example, three MOS transistors, which are a selection transistor, a reset transistor, and an output transistor (amplification transistor).
  • the vertical drive circuit 4 is configured by, for example, a shift register, selects the pixel drive wiring 10, supplies a pulse for driving the pixel 2 to the selected pixel drive wiring 10, and drives the pixels 2 in units of rows. That is, the vertical drive circuit 4 selectively scans each pixel 2 of the pixel array unit 3 in the vertical direction sequentially in units of rows, and generates charges (signal charges) generated according to the amount of received light in the photoelectric conversion unit of each pixel 2.
  • the pixel signal based thereon is supplied to the column signal processing circuit 5 through the vertical signal line 9.
  • the column signal processing circuit 5 is arranged for each column of the pixels 2 and performs signal processing such as noise removal on the signal output from the pixels 2 for one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD conversion for removing fixed pattern noise unique to a pixel.
  • the horizontal drive circuit 6 is constituted by, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 5 in order, and the pixel signal is output from each of the column signal processing circuits 5 to the horizontal signal line. 11 to output.
  • the output circuit 7 performs predetermined signal processing on the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 11 and outputs the result through the output terminal 13.
  • the output circuit 7 may perform only buffering, or may perform various digital signal processing such as black level adjustment and column variation correction.
  • the control circuit 8 receives an input clock and data for instructing an operation mode, and outputs data such as internal information of the solid-state imaging device 1. That is, the control circuit 8 generates a clock signal and a control signal that serve as a reference for operations of the vertical drive circuit 4, the column signal processing circuit 5, and the horizontal drive circuit 6 based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. To do. Then, the control circuit 8 outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • the solid-state imaging device 1 configured as described above is a CMOS image sensor called a column AD method in which column signal processing circuits 5 that perform CDS processing and AD conversion processing are arranged for each pixel column.
  • FIG. 2 is a diagram showing a cross-sectional configuration of the pixel 2 in the first embodiment.
  • pixels 2 are arranged side by side in the horizontal direction, and these three pixels 2 are shown as pixels 2A, 2B, and 2C from the left side of the drawing for the sake of convenience. Yes.
  • Photodiodes PD1 and PD2 By forming the semiconductor regions 42 and 43 of the second conductivity type (for example, N type) in the first conductivity type (for example, P type) semiconductor region 41 of the semiconductor substrate 12 by stacking in the depth direction, Photodiodes PD1 and PD2 by PN junction are formed in the depth direction.
  • the photodiode PD1 having the semiconductor region 42 as a charge storage region is an inorganic photoelectric conversion unit that receives blue light to perform photoelectric conversion, and the photodiode PD2 having the semiconductor region 43 as a charge storage region receives red light. It is an inorganic photoelectric conversion part that performs photoelectric conversion.
  • a multilayer wiring layer 44 composed of a plurality of wiring layers and an interlayer insulating film is formed on the surface side (upper side in the drawing) of the semiconductor substrate 12.
  • the interlayer insulating film of the multilayer wiring layer 44 is composed of a transparent insulating film such as a hafnium oxide (HfO2) film, a silicon oxide film, or a silicon nitride film.
  • a photoelectric conversion film 52 is arranged in a form sandwiched between a lower electrode 51 on the lower side and an upper electrode 53 on the upper side.
  • a region sandwiched between the lower electrode 51 and the upper electrode 53 is a region that photoelectrically converts incident light.
  • the lower electrode 51, the photoelectric conversion film 52, and the upper electrode 53 are formed. Constitutes the photoelectric conversion unit 61.
  • the photoelectric conversion film 52 is formed of an organic photoelectric conversion material containing, for example, a rhodamine dye, a melocyanine dye, quinacridone, or the like as a film that photoelectrically converts green wavelength light.
  • the lower electrode 51 and the upper electrode 53 are formed of, for example, an indium tin oxide (ITO) film, an indium zinc oxide film, or the like.
  • the photoelectric conversion film 52 is a film that photoelectrically converts red wavelength light
  • an organic photoelectric conversion material containing a phthalocyanine dye can be used.
  • an organic photoelectric conversion material containing a coumarin dye, tris-8-hydroxyquinoline Al (Alq3), a melocyanine dye, or the like can be used.
  • the upper electrode 53 is formed on the entire surface in common to all pixels, whereas the lower electrode 51 is formed on a pixel basis.
  • An inter-pixel electrode 54 which is another electrode different from the lower electrode 51, is formed between the lower electrodes 51 separated for each pixel.
  • the inter-pixel electrode 54 is a third electrode.
  • the inter-pixel electrode 54 is formed of the same material as the lower electrode 51, but may be formed of a metal material such as tungsten (W), aluminum (Al), or copper (Cu). it can.
  • FIG. 3 is a diagram showing a planar layout of the lower electrode 51 and the inter-pixel electrode 54 in the pixel array section 3.
  • the rectangular lower electrodes 51 formed in pixel units are two-dimensionally arranged corresponding to the arrangement of the pixels 2.
  • the inter-pixel electrodes 54 are formed in a grid pattern with a predetermined pattern width on the boundary of each pixel 2 and between the adjacent lower electrodes 51.
  • the inter-pixel electrode 54 is connected to a wiring layer (not shown) around the pixel array unit 3, and a predetermined voltage V 3 is supplied to the inter-pixel electrode 54 through the wiring layer.
  • a state in which the vertical drive circuit 4 or the control circuit 8 supplies the voltage V3 to the inter-pixel electrode 54 via the wiring layer around the pixel array unit 3 is indicated by a broken line.
  • a predetermined voltage V 3 is supplied to the inter-pixel electrode 54 from the wiring layer around the pixel array unit 3, and the upper electrode 53, which is the first electrode, is supplied from the wiring layer around the pixel array unit 3.
  • a predetermined voltage V1 is supplied.
  • the relationship between the voltage V1 and the voltage V3 is that when the signal charge generated according to the incident light in the photoelectric conversion unit 61 is a hole, V1> V3, and the generated signal charge is an electron.
  • the lower electrode 51 is connected to the gate electrode 46G of the output transistor 46 and the FD portion (floating diffusion portion) 47 in the semiconductor substrate 12 by a metal wiring 45 formed in the multilayer wiring layer 44.
  • the output transistor (amplification transistor) 46 is an output transistor that outputs the charges generated by the photoelectric conversion unit 61 to the outside of the pixel as a pixel signal.
  • the FD unit 47 is a region that temporarily holds the charge generated by the photoelectric conversion film 52 until it is read out.
  • the FD portion 47 is formed of, for example, a second conductivity type (for example, N-type) semiconductor region.
  • a plurality of pixel transistors, an FD portion, and the like for reading charges generated by the photodiodes PD1 and PD2 are formed. It is omitted.
  • a high refractive index layer 56 is formed of an inorganic film such as a silicon nitride film (SiN), a silicon oxynitride film (SiON), or silicon carbide (SiC).
  • On-chip lens 57 is formed on high refractive index layer 56.
  • a silicon nitride film (SiN) or a resin material such as a styrene resin, an acrylic resin, a styrene-acrylic copolymer resin, or a siloxane resin is used.
  • the high refractive index layer 56 has the effect of increasing the refraction angle and increasing the light collection efficiency.
  • green light is photoelectrically converted by the photoelectric conversion film 52 formed above the semiconductor substrate (silicon layer) 12, and blue and red light is within the semiconductor substrate 12.
  • This is a vertical direction spectral type solid-state imaging device that performs photoelectric conversion by the photodiodes PD1 and PD2.
  • the solid-state imaging device 1 is a surface irradiation type CMOS solid-state imaging device in which light is incident from the surface side of the semiconductor substrate 12 on which the multilayer wiring layer 44 is formed.
  • FIG. 4 shows an example of the circuit configuration of a portion of the pixel 2 that outputs charges photoelectrically converted by the photoelectric conversion film 52.
  • the pixel 2 includes an output transistor 46, an FD unit 47, a photoelectric conversion unit 61, a reset transistor 62, and a selection transistor 63.
  • the photoelectric conversion unit 61 includes the lower electrode 51, the photoelectric conversion film 52, and the upper electrode 53 described with reference to FIG. 2, and generates and accumulates charges (signal charges) corresponding to the received light amount.
  • the lower electrode 51 which is a part of the photoelectric conversion unit 61 is connected to the FD unit 47 and the gate electrode 46G of the output transistor 46 as shown in FIG. Therefore, the charge generated in the photoelectric conversion film 52 is held by the entire lower electrode 51, the FD unit 47, and the gate electrode 46 G of the output transistor 46.
  • the lower electrode 51, the FD unit 47, and the gate electrode 46G of the output transistor 46 are also referred to as a charge storage unit.
  • the FD unit 47 accumulates the charges generated by the photoelectric conversion unit 61.
  • the reset transistor 62 is turned on by the reset signal RST, the electric charge accumulated in the FD unit 47 is discharged to the source (for example, GND), thereby resetting the potential of the FD unit 47.
  • the output transistor 46 outputs a pixel signal corresponding to the potential of the FD unit 47. That is, the output transistor 46 constitutes a load MOS (not shown) as a constant current source connected via the vertical signal line 9 and a source follower circuit, and corresponds to the charge accumulated in the FD unit 47 and the like. A pixel signal indicating the level is output from the output transistor 46 to the column signal processing circuit 5 (FIG. 1) via the selection transistor 63.
  • the selection transistor 63 is turned on when the pixel 2 is selected by the selection signal SEL, and outputs the pixel signal of the pixel 2 to the column signal processing circuit 5 via the vertical signal line 9.
  • Each signal line through which the selection signal SEL and the reset signal RST are transmitted corresponds to the pixel drive wiring 10 in FIG.
  • the generated charge is accumulated in the entire lower electrode 51, the FD unit 47, and the gate electrode 46G of the output transistor 46, so that a transfer transistor is unnecessary. It is. Further, if the generated charges can be stored only by the lower electrode 51 and the gate electrode 46G of the output transistor 46, the FD unit 47 can also be omitted.
  • the pixel 2 includes photodiodes PD1 and PD2 and a readout circuit thereof in addition to the above configuration.
  • each pixel 2 of the solid-state imaging device 1 will be described with reference to FIG. 2 again.
  • the charge storage portion of each pixel 2 has a potential corresponding to the charge generated according to the amount of light incident on that pixel.
  • the inter-pixel electrode 54 is not provided, signal mixing occurs due to electrical capacitive coupling between the charge storage portion of the pixel 2A and the charge storage portion of the pixel 2B.
  • an inter-pixel electrode 54 is provided between the lower electrode 51 of the pixel 2A and the lower electrode 51 of the pixel 2B, and the voltage V3 is applied to the inter-pixel electrode 54. Therefore, the inter-pixel electrode 54 between the pixel 2A and the pixel 2B functions to shield capacitive coupling between the charge storage portions of the pixel 2A and the pixel 2B. Thus, they kept at each voltage V B of the charge storage portion of the voltage V A and the pixel 2B of the charge accumulation portion of the pixel 2A, it is possible to obtain superior spatial resolution, excellent image signal to color separation property.
  • the inter-pixel electrode 54 is provided between the lower electrode 51 of the pixel 2A and the lower electrode 51 of the pixel 2B as in this pixel structure, the charge storage portion of the pixel 2A
  • between the potential V A and the voltage V3 of the inter-pixel electrode 54 becomes equal to or greater than a predetermined value
  • a leakage current flows from the lower electrode 51 to the inter-pixel electrode 54.
  • the potential V A of the charge storage portion of the pixel 2A can be suppressed to a value lower than Vmax.
  • the voltage V1 applied to the upper electrode 53 can be increased without limitation, and the characteristics of the photoelectric conversion film 52 can be improved.
  • the applied voltage V3 of the inter-pixel electrode 54 is set so that
  • the applied voltage V3 of the inter-pixel electrode 54 is set so that
  • the sensitivity of the pixel 2A can be controlled by controlling the applied voltage V3 of the inter-pixel electrode 54 in accordance with the amount of light.
  • the region of the photoelectric conversion film 52 is divided into a region 81 sandwiched between the lower electrode 51 and the upper electrode 53, and a region 82 without the lower electrode 51. Even in the case where the inter-pixel electrode 54 is not disposed, a slight charge is generated in the region 82. At this time, since the electric field strength of the region 82 where the lower electrode 51 is not present is weaker than the electric field strength of the region 81 where the lower electrode 51 is present, the charge generated in the region 82 acts as a delayed charge and becomes an afterimage. This is a problem when shooting moving subjects.
  • the inter-pixel electrode 54 is provided between the lower electrodes 51 of the adjacent pixels 2 as in the present pixel structure, the charge generated in the region 82 where the lower electrode 51 is not present is regarded as unnecessary charge. Since it can be extracted from the inter-pixel electrode 54, afterimages can be suppressed.
  • the voltage VA of the charge storage portion of the pixel 2A can be reset by controlling the applied voltage V1 of the upper electrode 53.
  • the reset transistor 62 is generally provided as described with reference to FIG. 4, but the voltage V1 applied to the upper electrode 53 is provided.
  • the voltage V A of the charge storage section of the pixel 2A can be reset to the applied voltage V3 of the inter-pixel electrode 54.
  • the voltage V1 is applied to the upper electrode 53, and the voltage V3 (V1> V3) is applied to the inter-pixel electrode 54.
  • the vertical drive circuit 4 sets the voltage V1 supplied to the upper electrode 53 to a predetermined voltage or less, a leak occurs between the lower electrode 51 and the inter-pixel electrode 54, and the charge storage portion of the pixel 2A.
  • voltage V a of is reset to the applied voltage V3 of the inter-pixel electrodes 54.
  • the applied voltage V3 of the inter-pixel electrode 54 is GND, it can be reset to GND. In this case, the reset transistor 62 can be omitted.
  • ⁇ Other layout examples of inter-pixel electrodes> 6 and 7 show other layout examples of the inter-pixel electrode 54.
  • the inter-pixel electrode 54 is formed without a break in the horizontal direction and the vertical direction.
  • the inter-pixel electrode 54 may be formed so as to be separated at a predetermined position in the horizontal direction as shown in FIG. 6, for example.
  • the example of FIG. 6 is separated in units of one pixel column, it may be separated in units of a plurality of pixel columns. Although not shown in the figure, it may be formed so as to be separated in units of one or more pixel columns at a predetermined position in the vertical direction.
  • the pattern of the inter-pixel electrode 54 may be separated into a plurality of parts in the pixel array unit 3 by omitting the crossing portion of the grid-like inter-pixel electrode 54.
  • the intersecting portions of the grid-like inter-pixel electrodes 54 are omitted at intervals of two pixels, but may be intervals of three pixels or more, or may be intervals of one pixel.
  • FIG. 8 is a diagram showing a cross-sectional configuration of the pixel 2 in the second embodiment.
  • the inter-pixel electrode 54 is connected to the GND region 92 in the semiconductor region 41 by the metal wiring 91 formed in the multilayer wiring layer 44. And different.
  • the solid-state imaging device 1 has the same effect as the first embodiment described above.
  • the predetermined voltage V3 in the first embodiment may be GND.
  • FIG. 9 is a diagram showing a cross-sectional configuration of the pixel 2 in the third embodiment.
  • the wiring layer 101 is formed below the inter-pixel electrode 54 (on the semiconductor substrate 12 side), and the inter-pixel electrode 54 is connected to the wiring layer 101 via the contact via 102. Has been.
  • a predetermined voltage V3 is supplied to the inter-pixel electrode 54 via the wiring layer 101 and the contact via 102.
  • FIG. 10 is a plan view in which the wiring layer 101 and the contact via 102 are superimposed on the layout of the lower electrode 51 and the inter-pixel electrode 54. Note that the contact via 102 is actually disposed below the inter-pixel electrode 54 (on the wiring layer 101 side). However, in FIG. 10, in order to easily understand the position, the contact via 102 is disposed above the inter-pixel electrode 54. It shows.
  • the wiring layer 101 is arranged in a stripe shape only in the column direction of the grid-like inter-pixel electrode 54, and the contact via 102 is formed at the intersection of the grid-like inter-pixel electrode 54. .
  • the voltage V3 can be supplied to the inter-pixel electrode 54 not from the wiring layer around the pixel array unit 3 but from the wiring layer 101 in the pixel.
  • the inter-pixel electrode 54 is formed of a film having the same type of resistance as the lower electrode 51, such as an indium tin oxide (ITO) film, the resistance value is lowered by backing the wiring layer 101 in the pixel. be able to.
  • ITO indium tin oxide
  • the wiring layer 101 is formed in a stripe shape in the column direction, but may be formed in a stripe shape formed only in the row direction. Further, like the inter-pixel electrode 54, a lattice shape may be used. Furthermore, the arrangement of the contact vias 102, that is, the connection point between the wiring layer 101 and the inter-pixel electrode 54 is not limited to the intersection of the inter-pixel electrodes 54, and may be other places.
  • FIG. 11 is a diagram illustrating a cross-sectional configuration of the pixel 2 according to the fourth embodiment.
  • the shape of the uppermost surface of the multilayer wiring layer 44 in the fourth embodiment and the first embodiment. is different.
  • the position of the uppermost surface of the multilayer wiring layer 44 is flattened according to the position of the uppermost surface of the lower electrode 51 and the inter-pixel electrode 54.
  • the position of the multilayer wiring layer 44 between the lower electrode 51 and the inter-pixel electrode 54 is formed higher than the position of the uppermost surface of the lower electrode 51 or the inter-pixel electrode 54.
  • the insulating film of the multilayer wiring layer 44 formed on the upper surfaces of the lower electrode 51 and the inter-pixel electrode 54 is flattened as will be described later with reference to FIG. The process is done.
  • the process of flattening the insulating film of the multilayer wiring layer 44 can be omitted, the number of steps can be reduced.
  • FIG. 12 is a diagram illustrating a cross-sectional configuration of the pixel 2 according to the fifth embodiment.
  • the shape of the uppermost surface of the multilayer wiring layer 44 is the same as that of the first embodiment in the fifth embodiment. Different from form.
  • the position of the uppermost surface of the multilayer wiring layer 44 is flattened according to the position of the uppermost surface of the lower electrode 51 and the inter-pixel electrode 54.
  • the position of the multilayer wiring layer 44 between the adjacent lower electrodes 51 is formed higher than the positions of the uppermost surfaces of the lower electrodes 51 and the inter-pixel electrodes 54.
  • the inter-pixel electrode 54 is in contact with the photoelectric conversion film 52 in the fourth embodiment.
  • the insulating film of the multilayer wiring layer 44 is inserted between the inter-pixel electrode 54 and the photoelectric conversion film 52.
  • the insulating film of the multilayer wiring layer 44 is a film that does not have a photoelectric conversion function.
  • the thickness of the insulating film of the multilayer wiring layer 44 between the inter-pixel electrode 54 and the photoelectric conversion film 52 is set to such a thickness that a tunnel current flows at a voltage lower than the voltage V3 applied to the inter-pixel electrode 54.
  • FIG. 13 is a diagram illustrating a cross-sectional configuration of the pixel 2 according to the sixth embodiment.
  • connection destination of the inter-pixel electrode 54 is different between the sixth embodiment and the first embodiment. .
  • the inter-pixel electrode 54 is connected to the wiring layer around the pixel array unit 3, and the predetermined voltage V3 is supplied to the inter-pixel electrode 54.
  • the inter-pixel electrode 54 is connected to the gate electrode 141G of the output transistor 141 provided exclusively for the inter-pixel electrode 141 and the FD portion 142 by the metal wiring 143 formed in the multilayer wiring layer 44. ing.
  • a reset transistor and a selection transistor that reset the electric charge captured by the inter-pixel electrode 54 are also provided in the same manner as the photoelectric conversion unit 61.
  • FIG. 14 is a diagram showing a planar layout of the lower electrode 51 and the inter-pixel electrode 54 in the sixth embodiment.
  • the arrangement of the inter-pixel electrodes 54 in the sixth embodiment is the planar layout shown in FIG. That is, the inter-pixel electrode 54, which is pattern-separated by omitting a part of the intersecting portion of the grid-like inter-pixel electrode 54, has a cross shape between the lower electrodes 51 of 4 pixels of 2 ⁇ 2. It is arranged to be.
  • the solid-state image pickup device 1 When the solid-state image pickup device 1 includes a pixel addition mode in which pixel signals of 2 ⁇ 2 pixels are added and output as the operation mode, the solid-state image pickup device 1 has four pixels surrounded by a broken line in FIG. As an output unit, the charge signal captured by the inter-pixel electrode 54 within the broken line is also output from the output transistor 141 as part of the pixel signal. As a result, the pixel signal in the four pixels within the broken line serving as the output unit is obtained by adding the charge signal captured by the lower electrode 51 of each pixel and the charge signal captured by the inter-pixel electrode 54 within the broken line. It becomes a signal, and the light received in the 4-pixel region can be photoelectrically converted without loss and output as a pixel signal.
  • the inter-pixel electrode 54 that is not included in the output unit surrounded by the broken line discharges the charge by turning on the reset transistor, thereby having a shielding function as in the other embodiments described above.
  • FIG. 15 is a diagram illustrating a cross-sectional configuration of the pixel 2 according to the seventh embodiment.
  • each pixel 2 has all the red (R), green (G), and blue (B) wavelength light beams by the photoelectric conversion unit 61 and the photodiodes PD1 and PD2. Is different from the seventh embodiment in that each pixel 2 receives only light having a wavelength of red (R), green (G), or blue (B). .
  • the green wavelength in FIG. 2 is compared between the seventh embodiment and the first embodiment.
  • the photoelectric conversion film 52 that photoelectrically converts light is replaced by a photoelectric conversion film 161 that photoelectrically converts light of all wavelengths of red (R), green (G), and blue (B).
  • the photodiode PD1 that receives blue light and the photodiode PD2 that receives red light are not provided.
  • a color filter 162 that allows red (R), green (G), or blue (B) wavelength light to pass therethrough is newly provided between the high refractive index layer 56 and the on-chip lens 57. ing.
  • Each color of red (R), green (G), or blue (B) of the color filter 162 is arranged in a Bayer array, for example.
  • each pixel 2 has red (R ), Green (G), or blue (B) only.
  • photodiodes PD1 and PD2 are formed in the semiconductor region 41 of the semiconductor substrate 12, and a plurality of photodiodes PD1 and PD2 are formed on the surface side of the semiconductor substrate 12 (upper side in the drawing).
  • a multilayer wiring layer 44 composed of a wiring layer and an interlayer insulating film is formed.
  • a plurality of pixel transistors and the like for reading out the charges accumulated in the output transistor 46, the FD unit 47, and the photodiodes PD1 and PD2 are formed on the surface side interface of the semiconductor substrate 12.
  • an ITO (indium tin oxide) film 201 is formed on the upper surface of the multilayer wiring layer 44 with a predetermined film thickness.
  • a predetermined region of the ITO film 201 formed on the entire surface of the multilayer wiring layer 44 is patterned by lithography, so that the lower electrode 51 and the inter-pixel electrode 54 are formed. It is formed.
  • the transparent insulating film 202 is laminated on the lower electrode 51 and the inter-pixel electrode 54. Thereafter, as shown in FIG. 17B, the transparent insulating film 202 is removed and planarized by, for example, CMP (Chemical Mechanical Polishing) until the film thickness becomes the same as that of the lower electrode 51 and the inter-pixel electrode 54.
  • CMP Chemical Mechanical Polishing
  • the photoelectric conversion film 52, the upper electrode 53, and the high refractive index layer 56 are sequentially formed.
  • the photoresist 211 is formed into a lens shape. . Etching back based on the lens-shaped photoresist 211 forms the on-chip lens 57 at the top of each pixel 2 as shown in FIG.
  • the pixel 2 of the first embodiment shown in FIG. 2 can be manufactured.
  • FIG. 19 is a diagram illustrating a cross-sectional configuration of the pixel 2 in the eighth embodiment.
  • the front surface side of the semiconductor substrate 12 on which the multilayer wiring layer 44 is formed is a light receiving surface side, which is a so-called front-illuminated type CMOS solid-state imaging device.
  • An irradiation type configuration can also be adopted.
  • FIG. 19 shows a cross-sectional configuration of the pixel 2 when the solid-state imaging device 1 is a back-illuminated type.
  • a multilayer wiring layer 44 is formed on the front surface side of the semiconductor substrate 12 which is the lower side of the semiconductor substrate 12 in FIG. 19, and the transparent insulating film 231 is formed on the back surface side of the semiconductor substrate 12 which is the opposite side.
  • a photoelectric conversion unit 61, an inter-pixel electrode 54, a high refractive index layer 56, and an on-chip lens 57 are formed.
  • the transparent insulating film 231 is made of, for example, a two-layer or three-layer film of a hafnium oxide (HfO2) film and a silicon oxide film.
  • the gate electrode 46G of the FD section 47 and the output transistor 46 includes a metal wiring 241 formed in the multilayer wiring layer 44, a conductive plug 242 formed through the semiconductor region 41 of the semiconductor substrate 12, and a transparent insulation.
  • the metal wiring 243 that penetrates the film 231 is connected to the lower electrode 51 of the photoelectric conversion unit 61.
  • the metal wiring 241 is formed of a metal material such as tungsten (W), aluminum (Al), copper (Cu), for example.
  • the outer periphery of the conductive plug 242 is insulated with an insulating film such as SiO 2 or SiN.
  • FIG. 19 shows a structure in which the pixel structure according to the first embodiment shown in FIG. 2 is applied to the back-illuminated type, but according to other second to seventh embodiments.
  • the pixel structure may be a back-illuminated type.
  • FIG. 20 is a diagram illustrating a cross-sectional configuration of the pixel 2 according to the ninth embodiment.
  • the inter-pixel electrode 54 is formed not in the same layer as the lower electrode 51 separated for each pixel but in a lower layer than the layer in which the lower electrode 51 is formed.
  • the first to eighth embodiments described above and the ninth embodiment differ in the position in the depth direction where the inter-pixel electrode 54 is formed.
  • an insulating film of the multilayer wiring layer 44 is disposed, and the insulating film and the lower electrode 51 are disposed.
  • the upper surface of is flattened on the same plane.
  • the layer in which the inter-pixel electrode 54 is formed is the same layer as the predetermined wiring layer 401 in the multilayer wiring layer 44 as shown in FIG.
  • the inter-pixel electrode 54 can be formed of the same material as the lower electrode 51, but can also be formed of a metal material such as tungsten (W), aluminum (Al), or copper (Cu).
  • W tungsten
  • Al aluminum
  • Cu copper
  • the same metal material as the material of the wiring layer 401 is used as the material of the inter-pixel electrode 54, it can be formed simultaneously with the wiring layer 401 by the same manufacturing method as the wiring layer 401. Has light shielding properties.
  • the inter-pixel electrode 54 may be formed in a layer different from any of the wiring layers 401 in the multilayer wiring layer 44.
  • the inter-pixel electrode 54 in a layer different from the lower electrode 51, it becomes possible to further reduce the space between the pixels, so that the pixel size can be further reduced.
  • the planar size of the lower electrode 51 can be formed large.
  • FIG. 21 is a diagram showing an example of a planar layout of the inter-pixel electrode 54 and the lower electrode 51 when the inter-pixel electrode 54 is arranged in a different layer from the lower electrode 51.
  • the inter-pixel electrode 54 is basically formed on the boundary of each pixel 2 between the adjacent lower electrodes 51 in a grid pattern with a predetermined pattern width, as in FIG. .
  • the inter-pixel electrode 54 is connected to a wiring layer (not shown) around the pixel array unit 3, and a predetermined voltage V 3 is supplied to the inter-pixel electrode 54 through the wiring layer.
  • the predetermined voltage V3 supplied to the inter-pixel electrode 54 may be a fixed (constant) voltage value or a voltage value that varies with time.
  • FIG. 22 and 23 are diagrams showing other examples of the planar layout of the inter-pixel electrode 54 and the lower electrode 51.
  • FIG. 22 and 23 are diagrams showing other examples of the planar layout of the inter-pixel electrode 54 and the lower electrode 51.
  • the inter-pixel electrode 54 is formed in a linear shape (vertical stripe shape in FIG. 22) with respect to the entire pixel array unit 3 between adjacent pixels in the row direction (horizontal direction). For the pixels adjacent to each other in the direction (vertical direction), only the intersecting portion of the lattice-shaped inter-pixel electrode 54 in FIG. 21 may be formed.
  • the inter-pixel electrode 54 is formed in a linear shape (vertical stripe shape) with respect to the entire pixel array unit 3 only between pixels adjacent in the row direction. Although omitted, only the pixels adjacent in the column direction may be formed in a linear shape (horizontal stripe) with respect to the entire pixel array unit 3.
  • FIG. 24 is a diagram showing a cross-sectional configuration of the pixel 2 in the tenth embodiment.
  • the inter-pixel electrode 54 of the tenth embodiment is the same part as the inter-pixel electrode 54 of the ninth embodiment shown in FIG. 20, and includes a planar electrode portion 402A extending in the planar direction and a planar electrode portion 402A. In the central portion of the sectional view, the lower electrode 51 and the protruding electrode portion 402B extending upward to the same plane are formed.
  • the cross-sectional shape of the inter-pixel electrode 54 in an inverted T shape composed of the planar electrode portion 402A and the protruding electrode portion 402B, the case of the ninth embodiment shown in FIG. Since the distance from the inter-pixel electrode 54 to the lower electrode 51 is shortened, the shielding action by the voltage V3 applied to the inter-pixel electrode 54 can be further enhanced.
  • FIGS. 25 to 27 are diagrams showing examples of a planar layout of the inter-pixel electrode 54 and the lower electrode 51 in the tenth embodiment.
  • both of the planar electrode portion 402A and the protruding electrode portion 402B constituting the inter-pixel electrode 54 are on the boundary between the pixels 2 and between the adjacent lower electrodes 51, It is formed in a grid pattern with a pattern width.
  • the planar electrode portion 402A is formed in a grid pattern with a predetermined pattern width between the adjacent lower electrodes 51, but the protruding electrode portion 402B has a lattice pattern. Are formed in an island shape along the planar electrode portion 402A with a predetermined interval.
  • planar electrode portion 402A is formed in a grid pattern with a predetermined pattern width between the adjacent lower electrodes 51, but the protruding electrode section 402B is formed in a grid pattern.
  • An island shape is formed only at the intersection of the planar electrode portion 402A.
  • any arrangement shown in FIGS. 25 to 27 can be adopted.
  • FIG. 28 is a diagram showing a cross-sectional configuration of the pixel 2 in the eleventh embodiment.
  • the inter-pixel electrode 54 of the eleventh embodiment is common to the tenth embodiment shown in FIG. 24 in that it includes a planar electrode portion 402A and a protruding electrode portion 402B.
  • the inter-pixel electrode 54 of the eleventh embodiment is the tenth embodiment shown in FIG. 24 in that the width of the planar electrode portion 402A is wider than the width between adjacent lower electrodes 51. It is different from the form. In other words, in the planar region, the peripheral portion of the lower electrode 51 and the peripheral portion of the planar electrode portion 402A are partially overlapped. Thus, by forming the width of the planar electrode portion 402A wider than the width between the adjacent lower electrodes 51, the potential modulation by the inter-pixel electrode 54 is made more uniform in the space of the adjacent lower electrodes 51. Can act.
  • FIG. 29 is a diagram illustrating a cross-sectional configuration of the pixel 2 according to the twelfth embodiment.
  • the inverted T-shaped inter-pixel electrode 54 shown in FIG. 24 is applied to a back-illuminated solid-state imaging device.
  • the inter-pixel electrode 54 is the same as that of the tenth embodiment described with reference to FIG. 24, and the other configuration is the eighth described with reference to FIG. This is the same as the embodiment.
  • inter-pixel electrode 54 of the ninth embodiment or the eleventh embodiment can be applied to a back-illuminated solid-state imaging device.
  • the pixel size can be further reduced by forming the inter-pixel electrode 54 in a lower layer than the layer in which the lower electrode 51 is formed.
  • the planar size of the lower electrode 54 can be increased.
  • FIG. 30 is a diagram showing a cross-sectional configuration of the pixel 2 in the thirteenth embodiment.
  • the thirteenth embodiment differs from the first to twelfth embodiments described above in that the pixel does not use the inter-pixel electrode 54.
  • the photoelectric conversion unit 61 is composed of the lower electrode 51, the photoelectric conversion film 52, and the upper electrode 53.
  • the lower electrode 51 is configured.
  • a photoelectric conversion film 52 a buffer layer 421 is formed.
  • a blocking layer 422 that blocks leakage between adjacent lower electrodes 51 is formed in a pixel boundary portion of the same layer as the buffer layer 421 where the lower electrode 51 is not formed.
  • the buffer layer 421 is made of an organic material, and has a function of accelerating the transfer of holes, which are signal charges, from the photoelectric conversion film 52 to the lower electrode 51 and preventing the inflow of electrons.
  • the buffer layer 421 since the buffer layer 421 has a light distribution property and has an effect of increasing the conductivity of the photoelectric conversion film 52, the buffer layer 421 is temporarily formed on the entire surface of the pixel array unit 3 including the boundary portion of each pixel. If this is the case, the buffer layer 421 serves as a leakage path, and leakage occurs between adjacent lower electrodes 51. The current generated by the leak between the lower electrodes 51 is output as a dark current. Therefore, in the thirteenth embodiment, as shown in FIG. 30, a blocking layer 422 that has an insulating property and blocks leakage between the lower electrodes 51 is formed in a region between adjacent buffer layers 421. ing.
  • the manufacturing method until the photoelectric conversion unit 61 and the high refractive index layer 56 are formed is the same as the manufacturing method of the pixel 2 according to the first embodiment described with reference to FIGS.
  • a buffer layer 421 constituting a part of the photoelectric conversion unit 61 is further formed between the lower electrode 51 and the photoelectric conversion film 52. ing.
  • the blocking layer 422 is formed by ion-implanting light elements such as nitrogen (N) and boron (B) into the buffer layer 421 formed on the upper surface of the rate layer 56.
  • the ion implantation depth is set so that the impurity concentration distribution (dopant profile) has a peak in the buffer layer 421 as shown in FIG.
  • the resist mask 441 is removed, and an on-chip lens 57 is formed, whereby the pixel 2 shown in FIG. 30 is completed.
  • a predetermined voltage is applied to the photoelectric conversion unit 61 in the pixel 2 including the photoelectric conversion unit 61 including the buffer layer 421 having a function of increasing the conductivity of the photoelectric conversion film 52. Then, the leakage current generated between the adjacent lower electrodes 51 can be suppressed by the blocking layer 422, and the generation of dark current can be suppressed.
  • the technology of the present disclosure is not limited to application to a solid-state imaging device. That is, the technology of the present disclosure is an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, or a copying machine using a solid-state imaging device for an image reading unit. ) Can be applied to all electronic devices using a solid-state imaging device.
  • the solid-state imaging device may be formed as a one-chip, or may be in a module shape having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together.
  • FIG. 32 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus according to the present disclosure.
  • An imaging apparatus 300 in FIG. 32 includes an optical unit 301 including a lens group, a solid-state imaging device (imaging device) 302 in which the configuration of the solid-state imaging device 1 in FIG. 1 is employed, and a DSP (Digital Signal) that is a camera signal processing circuit. Processor) circuit 303 is provided.
  • the imaging apparatus 300 also includes a frame memory 304, a display unit 305, a recording unit 306, an operation unit 307, and a power supply unit 308.
  • the DSP circuit 303, the frame memory 304, the display unit 305, the recording unit 306, the operation unit 307, and the power supply unit 308 are connected to each other via a bus line 309.
  • the optical unit 301 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 302.
  • the solid-state imaging element 302 converts the amount of incident light imaged on the imaging surface by the optical unit 301 into an electrical signal in units of pixels and outputs the electrical signal.
  • the solid-state imaging device 302 the solid-state imaging device 1 of FIG. 1, that is, a pixel structure having an inter-pixel electrode 54 between lower electrodes 51 separated for each pixel, or a pixel structure having a buffer layer 421 and a blocking layer 422.
  • the solid-state imaging device can be used.
  • the display unit 305 includes a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state image sensor 302.
  • the recording unit 306 records a moving image or a still image captured by the solid-state image sensor 302 on a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 307 issues operation commands for various functions of the imaging apparatus 300 under the operation of the user.
  • the power supply unit 308 appropriately supplies various power sources serving as operation power sources for the DSP circuit 303, the frame memory 304, the display unit 305, the recording unit 306, and the operation unit 307 to these supply targets.
  • the solid-state imaging device 1 having the pixels 2 according to the above-described embodiments as the solid-state imaging device 302
  • signal mixing due to electrical capacitive coupling with adjacent pixels is reduced, and reliability is improved.
  • photoelectric conversion characteristics can be improved. Therefore, it is possible to improve the image quality of captured images in the imaging apparatus 300 such as a video camera, a digital still camera, and a camera module for mobile devices such as a mobile phone.
  • one photoelectric conversion layer (photoelectric conversion film 52) is provided above the semiconductor substrate 12, and two inorganic photoelectric conversion layers (photodiode PD1) are formed in the semiconductor substrate 12. And a vertical direction spectral type solid-state imaging device having PD2) have been described.
  • the technology of the present disclosure is similarly applied to a vertical-spectral-type solid-state imaging device having two photoelectric conversion layers on the semiconductor substrate 12 and one inorganic photoelectric conversion layer in the semiconductor substrate 12. Is possible.
  • inorganic photoelectric conversion materials include crystalline silicon, amorphous silicon, CIGS (Cu, In, Ga, Se compounds), CIS (Cu, In, Se compounds), chalcopyrite structure semiconductors, compound semiconductors such as GaAs, and the like. It is done.
  • the upper electrode 53 constituting the photoelectric conversion unit 61 is formed on the entire surface in common with all pixels, and the lower electrode 51 is formed on a pixel basis.
  • the upper electrode 53 is formed on a pixel basis.
  • the lower electrode 51 may be formed on the entire surface in common to all pixels. Further, both the lower electrode 51 and the upper electrode 53 may be formed in pixel units.
  • the solid-state imaging device using holes as signal charges has been mainly described.
  • the present disclosure can be applied to a solid-state imaging device using electrons as signal charges.
  • the first conductivity type of the semiconductor substrate 12 has been described as P-type and the second conductivity type as N-type.
  • the first conductivity type may be configured as N-type and the second conductivity type may be configured as P-type.
  • the technology of the present disclosure is not limited to application to a solid-state imaging device that detects the distribution of the incident light amount of visible light and captures it as an image, but captures the distribution of the incident amount of infrared rays, X-rays, or particles as an image.
  • solid-state imaging devices physical quantity distribution detection devices
  • fingerprint detection sensors that detect the distribution of other physical quantities such as pressure and capacitance and image them as images in a broad sense Is possible.
  • this indication can also take the following structures.
  • the first pixel and the second pixel are arranged adjacent to each other;
  • Each of the first pixel and the second pixel includes a photoelectric conversion film that photoelectrically converts incident light, and a lower electrode disposed below the photoelectric conversion film.
  • a solid-state imaging device comprising another electrode different from the lower electrode between the lower electrode of the first pixel and the second pixel.
  • the solid-state imaging device according to any one of (1) to (7), wherein the other electrode is in contact with the photoelectric conversion film.
  • the solid-state imaging device according to any one of (1) to (7), further including an insulating film between the other electrode and the photoelectric conversion film.
  • the solid-state imaging device (10) The solid-state imaging device according to (9), wherein the insulating film is a film that does not have a photoelectric conversion function.
  • the other electrode is formed in a lower layer than the lower electrode.
  • the solid-state imaging device according to any one of (3), (9), and (10).
  • the other electrode includes a planar electrode portion formed in a lower layer than the lower electrode and extending in a planar direction, and a protruding electrode portion extending upward to the same plane as the lower surface of the lower electrode.
  • Each of the first pixel and the second pixel further includes an inorganic photoelectric conversion unit in a semiconductor substrate, The solid-state imaging device according to any one of (1) to (14), wherein the inorganic photoelectric conversion unit photoelectrically converts wavelength light that is not photoelectrically converted by the photoelectric conversion film.
  • the solid-state imaging device according to any one of (1) to (15), wherein the photoelectric conversion film is an organic material.
  • a photoelectric conversion film that photoelectrically converts incident light and a lower electrode disposed below the photoelectric conversion film are formed, and the first pixel A method of manufacturing a solid-state imaging device, wherein another electrode different from the lower electrode is formed between the lower electrodes of the second pixels.
  • the first pixel and the second pixel are arranged adjacent to each other; Each of the first pixel and the second pixel includes a photoelectric conversion film that photoelectrically converts incident light, and a lower electrode disposed below the photoelectric conversion film.
  • An electronic device comprising: a solid-state imaging device comprising another electrode different from the lower electrode between the lower electrodes of the first pixel and the second pixel.
  • the first pixel and the second pixel are arranged adjacent to each other; Each of the first pixel and the second pixel includes a photoelectric conversion film and a buffer layer for photoelectrically converting incident light, and a lower electrode disposed below the photoelectric conversion film and the buffer layer.
  • a solid-state imaging device comprising an insulating blocking layer between lower electrodes of the first and second pixels in the same layer as the buffer layer.
  • 1 solid-state imaging device 2 pixels, 3 pixel array section, 4 vertical drive circuit, 12 semiconductor substrate, 44 multilayer wiring layer, 46 output transistor, 47 FD section, 51 lower electrode, 52 photoelectric conversion film, 53 upper electrode, 54 pixel Interelectrode, 61 photoelectric conversion film, 62 reset transistor, PD1, PD2 photodiode, 91 metal wiring, 92 GND area, 101 wiring layer, 102 contact via, 141 output transistor, 142 FD section, 161 photoelectric conversion film, 162 color filter , 300 imaging device, 302 solid-state imaging device, 402A planar electrode part, 402B protruding electrode part, 421 buffer layer, 422 blocking layer

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Abstract

　本開示は、隣接画素との電気的容量結合による信号混合を低減することができるようにする固体撮像素子およびその製造方法、並びに電子機器に関する。 固体撮像素子では、第１画素と第２画素が隣接して配置されている。第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜と、その下方に配置された下部電極を有し、第１画素と第２画素の下部電極の間に、下部電極と異なる他の電極を備える。本開示は、例えば、固体撮像素子等に適用できる。

Description

固体撮像素子およびその製造方法、並びに電子機器
　本開示は、固体撮像素子およびその製造方法、並びに電子機器に関し、特に、隣接画素との電気的容量結合による信号混合を低減することができるようにする固体撮像素子およびその製造方法、並びに電子機器に関する。
　近年、有機半導体や無機化合物半導体を光電変換膜とするイメージセンサが開発されている。これらは一般的に、光電変換膜と、それを上下で挟む電極とからなり、上下の電極のうちの少なくとも一方の電極が画素ごとに分離された素子構造をしている（例えば、特許文献１参照）。
　光電変換膜で発生された電荷は、分離された電極と接続されたシリコン内の電荷蓄積部に蓄積される。そして、蓄積された電荷に応じた信号が、MOS回路等の信号読出し部によって外部に読み出される。
特開２０１１－２４４０１０号公報
　各画素の電荷蓄積部は、そこに蓄積された電荷に応じた電位になっているが、周辺画素の電荷蓄積部との間に大きな電位差がある場合、電気的容量結合により信号混合が発生する。電気的容量結合による信号混合は、解像度の低下や混色をもたらす。
　本開示は、このような状況に鑑みてなされたものであり、隣接画素との電気的容量結合による信号混合を低減することができるようにするものである。
　本開示の第１の側面の固体撮像素子は、第１画素と第２画素が隣接して配置されており、前記第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜と、その下方に配置された下部電極を有し、前記第１画素と第２画素の下部電極の間に、前記下部電極と異なる他の電極を備える。
　本開示の第２の側面の固体撮像素子の製造方法は、隣接して配置されている第１画素と第２画素の一部として、入射された光を光電変換する光電変換膜と、その下方に配置される下部電極を形成するとともに、前記第１画素と第２画素の下部電極の間に、前記下部電極と異なる他の電極を形成する。
　本開示の第３の側面の電子機器は、第１画素と第２画素が隣接して配置されており、前記第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜と、その下方に配置された下部電極を有し、前記第１画素と第２画素の下部電極の間に、前記下部電極と異なる他の電極を備える固体撮像素子を備える。
　本開示の第１乃至第３の側面においては、第１画素と第２画素が隣接して配置されており、前記第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜と、その下方に配置された下部電極を有し、前記第１画素と第２画素の下部電極の間に、前記下部電極と異なる他の電極が設けられる。
　本開示の第４の側面の固体撮像素子は、第１画素と第２画素が隣接して配置されており、前記第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜及びバッファ層と、その下方に配置された下部電極を有し、前記バッファ層と同一層の前記第１画素と第２画素の下部電極の間に、絶縁性を有する遮断層を備える。
　本開示の第４の側面においては、第１画素と第２画素が隣接して配置されており、前記第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜及びバッファ層と、その下方に配置された下部電極を有し、前記バッファ層と同一層の前記第１画素と第２画素の下部電極の間に、絶縁性を有する遮断層が設けられる。
　固体撮像素子及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
　本開示の第１乃至第４の側面によれば、隣接画素との電気的容量結合による信号混合を低減することができるようにする。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示に係る固体撮像素子の概略構成を示す図である。 第１の実施の形態における画素の断面構成図である。 下部電極と画素間電極の平面レイアウトを示す図である。 光電変換膜に関する回路構成を示す図である。 第１の実施の形態における画素の効果を説明する図である。 画素間電極のその他のレイアウト例を示す図である。 画素間電極のその他のレイアウト例を示す図である。 第２の実施の形態における画素の断面構成図である。 第３の実施の形態における画素の断面構成図である。 配線層とコンタクトビアの平面レイアウトを示す図である。 第４の実施の形態における画素の断面構成図である。 第５の実施の形態における画素の断面構成図である。 第６の実施の形態における画素の断面構成図である。 下部電極と画素間電極の平面レイアウトを示す図である。 第７の実施の形態における画素の断面構成図である。 第１の実施の形態の製造方法を説明する図である。 第１の実施の形態の製造方法を説明する図である。 第１の実施の形態の製造方法を説明する図である。 第８の実施の形態における画素の断面構成図である。 第９の実施の形態における画素の断面構成図である。 第９の実施の形態における画素間電極のレイアウト例を示す図である。 第９の実施の形態における画素間電極のその他のレイアウト例を示す図である。 第９の実施の形態における画素間電極のその他のレイアウト例を示す図である。 第１０の実施の形態における画素の断面構成図である。 第１０の実施の形態における画素間電極のレイアウト例を示す図である。 第１０の実施の形態における画素間電極のその他のレイアウト例を示す図である。 第１０の実施の形態における画素間電極のその他のレイアウト例を示す図である。 第１１の実施の形態における画素の断面構成図である。 第１２の実施の形態における画素の断面構成図である。 第１３の実施の形態における画素の断面構成図である。 第１３の実施の形態の製造方法を説明する図である。 本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
　以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像素子の概略構成例
２．画素の第１の実施の形態（画素間電極を有する構成）
３．画素の第２の実施の形態（画素間電極がGND領域に接続された構成）
４．画素の第３の実施の形態（画素間電極が画素内の配線層に接続された構成）
５．画素の第４の実施の形態（絶縁膜が平坦化されない構成）
６．画素の第５の実施の形態（画素間電極と光電変換膜が接しない構成）
７．画素の第６の実施の形態（画素間電極の電荷が蓄積される構成）
８．画素の第７の実施の形態（光電変換膜が全波長の光を光電変換する構成）
９．第１の実施の形態の製造方法
１０．画素の第８の実施の形態（裏面照射型の構成）
１１．画素の第９の実施の形態（画素間電極が下部電極より下層に形成される第１構成例）
１２．画素の第１０の実施の形態（画素間電極が下部電極より下層に形成される第２構成例）
１３．画素の第１１の実施の形態（画素間電極が下部電極より下層に形成される第３構成例）
１４．画素の第１２の実施の形態（画素間電極が下部電極より下層に形成される第４構成例）
１５．画素の第１３の実施の形態（光電変換部にバッファ層と遮断層を有する構成例）
１６．電子機器への適用例
＜１．固体撮像素子の概略構成例＞
　図１は、本開示に係る固体撮像素子の概略構成を示している。
　図１の固体撮像素子１は、半導体として例えばシリコン（Si）を用いた半導体基板１２に、画素２が行列状に２次元配置されている画素アレイ部３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。
　画素２は、光電変換素子と、複数の画素トランジスタを有して成る。複数の画素トランジスタは、例えば、選択トランジスタ、リセットトランジスタ、及び、出力トランジスタ（増幅トランジスタ）の３つのMOSトランジスタで構成される。
　垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線１０を選択し、選択された画素駆動配線１０に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。すなわち、垂直駆動回路４は、画素アレイ部３の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換部において受光量に応じて生成された電荷（信号電荷）に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、画素２の列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。
　水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１１に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１１を通して順次に供給される信号に対し所定の信号処理を行って、出力端子１３を介して出力する。出力回路７は、例えば、バファリングだけする場合もあるし、黒レベル調整や列ばらつき補正などの各種のデジタル信号処理が行われる場合もある。
　制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像素子１の内部情報などのデータを出力する。すなわち、制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に出力する。
　以上のように構成される固体撮像素子１は、CDS処理とAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
＜２．画素の第１の実施の形態＞
＜画素の断面構成図＞
　図２を参照して、図１の固体撮像素子１の画素２の第１の実施の形態について説明する。
　図２は、第１の実施の形態における画素２の断面構成を示す図である。
　なお、図２では、画素２が横方向に３個並んで配置されており、これら３個の画素２を、便宜上、図面の左側から、画素２A、画素２B、画素２Cと記述して示している。
　半導体基板１２の第１導電型（例えば、P型）の半導体領域４１内に、第２導電型（例えば、N型）の半導体領域４２及び４３を深さ方向に積層して形成することにより、PN接合によるフォトダイオードPD１およびPD２が、深さ方向に形成されている。半導体領域４２を電荷蓄積領域とするフォトダイオードPD１は、青色の光を受光して光電変換する無機光電変換部であり、半導体領域４３を電荷蓄積領域とするフォトダイオードPD２は、赤色の光を受光して光電変換する無機光電変換部である。
　半導体基板１２の表面側（図中上側）には、複数の配線層と層間絶縁膜とからなる多層配線層４４が形成されている。多層配線層４４の層間絶縁膜は、例えば、ハフニウム酸化（HfO2）膜、シリコン酸化膜、シリコン窒化膜など、透明な絶縁膜で構成される。
　多層配線層４４の上側には、光電変換膜５２が、その下側の下部電極５１と上側の上部電極５３で挟まれた形で配置されている。光電変換膜５２が形成されている領域のうち、下部電極５１と上部電極５３で挟まれた領域が、入射光を光電変換する領域であり、下部電極５１、光電変換膜５２、及び上部電極５３は、光電変換部６１を構成する。光電変換膜５２は、緑色の波長光を光電変換する膜として、例えば、ローダーミン系色素、メラシアニン系色素、キナクリドン等を含む有機光電変換材料で形成される。下部電極５１と上部電極５３は、例えば、酸化インジウム錫（ITO）膜、酸化インジウム亜鉛膜等で形成される。
　なお、光電変換膜５２を、赤色の波長光を光電変換する膜とする場合には、例えば、フタロシアニン系色素を含む有機光電変換材料を用いることができる。また、青色の波長光を光電変換する膜とする場合には、クマリン系色素、トリス－８－ヒドリキシキノリンＡｌ（Ａｌｑ３）、メラシアニン系色素等を含む有機光電変換材料を用いることができる。
　上部電極５３は、全画素共通に全面に形成されているのに対して、下部電極５１は、画素単位に形成されている。そして、画素ごとに分離された下部電極５１の間に、下部電極５１と異なる他の電極である画素間電極５４が形成されている。ここで、上部電極５３を第１の電極、下部電極５１を第２の電極とすると、画素間電極５４は、第３の電極である。
　本実施の形態では、画素間電極５４は、下部電極５１と同じ材料により形成されることとするが、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの金属材料で形成することもできる。
　図３は、画素アレイ部３内の下部電極５１と画素間電極５４の平面レイアウトを示す図である。
　図３に示されるように、画素単位に形成されている矩形状の下部電極５１は、画素２の配置に対応して２次元配置されている。
　一方、画素間電極５４は、各画素２の境界上であって、隣り合う下部電極５１の間に、所定のパターン幅で格子状に形成されている。
　画素間電極５４は、画素アレイ部３の周辺の配線層（不図示）と接続されており、その配線層を介して、画素間電極５４に所定の電圧V3が供給される。図２では、例えば、垂直駆動回路４または制御回路８が、画素アレイ部３周辺の配線層を介して画素間電極５４に電圧V3を供給する状態を、破線で示している。
　図２に戻り、画素間電極５４には、画素アレイ部３周辺の配線層から所定の電圧V3が供給され、第１の電極である上部電極５３には、画素アレイ部３周辺の配線層から所定の電圧V1が供給される。このとき、電圧V1と電圧V3の関係は、光電変換部６１において入射光に応じて生成される信号電荷が正孔である場合、V1>V3であり、生成される信号電荷が電子である場合、V1<V3である。
　下部電極５１は、多層配線層４４内に形成された金属配線４５により、出力トランジスタ４６のゲート電極４６Gと、半導体基板１２内のFD部（フローティングディフージョン部）４７と接続されている。出力トランジスタ（増幅トランジスタ）４６は、光電変換部６１で生成された電荷を画素信号として画素外へ出力する出力トランジスタである。FD部４７は、光電変換膜５２で生成された電荷を、読み出されるまでの間、一時的に保持する領域である。FD部４７は、例えば、第２導電型（例えば、N型）の半導体領域で形成されている。
　なお、多層配線層４４及び半導体基板１２の半導体領域４１には、フォトダイオードPD１およびPD２で生成された電荷の読み出し等を行う複数の画素トランジスタやFD部なども勿論形成されているが、図示が省略されている。
　上部電極５３の上面には、シリコン窒化膜（SiN）、シリコン酸窒化膜（SiON）、炭化珪素（SiC）等の無機膜により、高屈折率層５６が形成されている。高屈折率層５６の上には、オンチップレンズ５７が形成されている。オンチップレンズ５７の材料には、例えば、シリコン窒化膜（SiN）、または、スチレン系樹脂、アクリル系樹脂、スチレン－アクリル共重合系樹脂、若しくはシロキサン系樹脂等の樹脂系材料が用いられる。高屈折率層５６は、屈折角を大きくし、集光効率を高める効果がある。
　以上の画素構造を有する固体撮像素子１は、緑色の光については半導体基板（シリコン層）１２の上方に形成された光電変換膜５２で光電変換し、青色と赤色の光については半導体基板１２内のフォトダイオードPD１及びPD２で光電変換する縦方向分光型の固体撮像素子である。
　また、固体撮像素子１は、多層配線層４４が形成されている半導体基板１２の表面側から光が入射される表面照射型のCMOS固体撮像素子である。
＜光電変換膜に関する回路構成例＞
　図４は、画素２のうち、光電変換膜５２で光電変換された電荷を出力する部分の回路構成例を示している。
　画素２は、出力トランジスタ４６、FD部４７、光電変換部６１、リセットトランジスタ６２、および選択トランジスタ６３を有する。
　光電変換部６１は、図２で説明した下部電極５１、光電変換膜５２、及び上部電極５３で構成され、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。光電変換部６１の一部である下部電極５１が、図２に示したように、FD部４７と、出力トランジスタ４６のゲート電極４６Gに接続されている。したがって、光電変換膜５２で生成された電荷は、下部電極５１、FD部４７、及び出力トランジスタ４６のゲート電極４６Gの全体で保持される。以下では、下部電極５１、FD部４７、及び出力トランジスタ４６のゲート電極４６Gを、電荷蓄積部ともいう。
　FD部４７は、光電変換部６１で生成された電荷を蓄積する。リセットトランジスタ６２は、リセット信号RSTによりオンされたとき、FD部４７に蓄積されている電荷がソース（例えば、GND）に排出されることで、FD部４７の電位をリセットする。
　出力トランジスタ４６は、FD部４７の電位に応じた画素信号を出力する。すなわち、出力トランジスタ４６は、垂直信号線９を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、FD部４７等に蓄積されている電荷に応じたレベルを示す画素信号が、出力トランジスタ４６から選択トランジスタ６３を介してカラム信号処理回路５（図１）に出力される。
　選択トランジスタ６３は、選択信号SELにより画素２が選択されたときオンされ、画素２の画素信号を、垂直信号線９を介してカラム信号処理回路５に出力する。選択信号SEL及びリセット信号RSTが伝送される各信号線は、図１の画素駆動配線１０に対応する。
　以上のように、光電変換膜５２により光電変換する場合には、下部電極５１、FD部４７、及び出力トランジスタ４６のゲート電極４６Gの全体で、生成された電荷を蓄積するため、転送トランジスタは不要である。また、下部電極５１と出力トランジスタ４６のゲート電極４６Gのみで、生成された電荷を蓄積することができれば、FD部４７も省略することができる。
　画素２には、以上の構成の他、フォトダイオードPD１およびPD２と、その読み出し回路が含まれる。
　次に、図２を再び参照して、固体撮像素子１の各画素２の動作について説明する。
　各画素２の電荷蓄積部は、その画素に入射された光量に応じて生成された電荷に応じた電位となっている。ここで、画素２Aと画素２Bに異なる光量の光が入射された場合、画素２Aの電荷蓄積部の電圧VAと、隣りの画素２Bの電荷蓄積部の電圧VBに、大きな電位差が生じる。仮に、画素間電極５４が設けられていない場合、画素２Aの電荷蓄積部と画素２Bの電荷蓄積部の電気的容量結合により、信号混合が発生する。
　これに対し、本実施の形態では、画素２Aの下部電極５１と画素２Bの下部電極５１との間に、画素間電極５４が設けられており、画素間電極５４には電圧V3が印加されているため、画素２Aと画素２Bの間の画素間電極５４は、画素２Aと画素２Bの電荷蓄積部の容量結合をシールドする働きを持つ。これにより、画素２Aの電荷蓄積部の電圧VAと画素２Bの電荷蓄積部の電圧VBがそれぞれに保たれ、優れた空間解像度、色分離性に優れた撮像信号を得ることができる。
　次に、光電変換が長時間続いた場合、または、強い光量の光が画素２Aと画素２Bに入射された場合について説明する。
　光電変換膜５２の開放電圧をVOCとすると、光電変換が長時間続いた場合、または、強い光量の光が画素２Aと画素２Bに入射された場合、仮に、画素間電極５４が設けられていないとすると、画素２Aの電荷蓄積部の電位VAと画素２Bの電荷蓄積部の電位VBは、上部電極５３に印加されている電圧V3に開放電圧VOCを足した値Vmax＝V1＋VOCとなる。これにより、出力トランジスタ４６のゲート電極４６Gにも電位Vmaxが印加される。光電変換膜５２の特性向上のためには、上部電極５３に印加する電圧V１を大きくするのが常套手段であるが、電圧V1を大きくすると、Vmaxの値も上昇することになるので、電荷蓄積部や出力トランジスタ４６のゲート絶縁膜に強電界が印加され、信頼性問題や白点増加を引き起こす。
　これに対して、本画素構造のように、画素２Aの下部電極５１と画素２Bの下部電極５１との間に、画素間電極５４が設けられている場合には、画素２Aの電荷蓄積部の電位VAと、画素間電極５４の電圧V3との電圧差分｜VA－V3｜が、所定の値以上になった場合に、下部電極５１から画素間電極５４へ、リーク電流が流れる。その結果、画素２Aの電荷蓄積部の電位VAを、Vmaxより低い値に抑えることができる。これにより、上部電極５３に印加する電圧V1を、制限なく大きくすることができるようになり、光電変換膜５２の特性向上を実現することができる。
　また、本画素構造によれば、画素２Aの下部電極５１で捕獲される電荷の数（キャリア数）N1と、画素間電極５４で捕獲される電荷の数（キャリア数）N3のキャリア比M＝N1／N3を、画素間電極５４の印加電圧V3で制御することができる。具体的には、画素２Aの電荷蓄積部の電圧VAに対して、|V1-VA|>|V3-VA|となるように画素間電極５４の印加電圧V3を設定すれば、上記の比Mを大きくすることができ、|V1-VA|<|V3-VA|となるように画素間電極５４の印加電圧V3を設定すれば、上記のキャリア比Mを小さくすることができる。このことは、光量に応じて画素間電極５４の印加電圧V3を制御することで、画素２Aの感度を制御することができることを意味する。
　図５には、光電変換膜５２の領域を、下部電極５１と上部電極５３で挟まれた領域８１と、下部電極５１がない領域８２を分けて示した。画素間電極５４が配置されていない場合であっても、領域８２において僅かに電荷が発生する。このとき、下部電極５１がない領域８２の電界強度は、下部電極５１がある領域８１の電界強度と比べると弱いため、領域８２で発生した電荷が、遅れた電荷として作用して残像となり、例えば、動被写体を撮影したときの問題となる。
　これに対して、本画素構造のように、隣接する画素２の下部電極５１の間に画素間電極５４を設けた場合には、下部電極５１がない領域８２で発生した電荷を、不要電荷として、画素間電極５４から引き抜くことができるので、残像を抑制することができる。
　また、本画素構造によれば、画素２Aの電荷蓄積部の電圧VAを、上部電極５３の印加電圧V1を制御することで、リセットすることができるという利点もある。
　すなわち、画素２Aの電荷蓄積部の電圧VAをリセットするためには、図４を参照して説明したようにリセットトランジスタ６２を設けるのが一般的であるが、上部電極５３に印加する電圧V1を制御してリークを発生させることで、画素２Aの電荷蓄積部の電圧VAを、画素間電極５４の印加電圧V3にリセットすることができる。
　具体的には、例えば、信号電荷が正孔である場合、上部電極５３には電圧V１が印加され、画素間電極５４には電圧V3（V1>V3）が印加される。ここで、例えば垂直駆動回路４が、上部電極５３に供給する電圧V１を所定の電圧以下に設定すると、下部電極５１と画素間電極５４との間でリークが発生し、画素２Aの電荷蓄積部の電圧VAが画素間電極５４の印加電圧V3にリセットされる。画素間電極５４の印加電圧V3がGNDである場合には、GNDにリセットすることができる。この場合、リセットトランジスタ６２は省略することができる。
　以上のように、固体撮像素子１の第１の実施の形態の画素構造によれば、隣接画素との電気的容量結合による信号混合を低減することができ、信頼性や光電変換特性を向上させることができる。
＜画素間電極のその他のレイアウト例＞
　図６及び図７は、画素間電極５４のその他のレイアウト例を示している。
　図３に示した画素間電極５４のレイアウトでは、画素間電極５４が、水平方向及び垂直方向に切れ目なく形成されていた。
　しかしながら、画素間電極５４は、例えば、図６に示されるように、水平方向については所定の位置で分離されるように形成されてもよい。図６の例は、１画素列単位で分離されているが、複数画素列単位で分離されてもよい。また、図示は省略するが、垂直方向の所定の位置で、１画素列以上の単位で分離されるように形成することもできる。
　あるいはまた、図７に示されるように、格子状の画素間電極５４の交差部分が省略されることにより、画素間電極５４のパターンが画素アレイ部３内で複数に分離される形状でもよい。図７の例では、水平及び垂直方向において、２画素間隔で格子状の画素間電極５４の交差部分が省略されているが、３画素以上の間隔でもよいし、１画素間隔としてもよい。
＜３．画素の第２の実施の形態＞
＜画素の断面構成図＞
　次に、図８を参照して、図１の固体撮像素子１の画素２の第２の実施の形態について説明する。
　図８は、第２の実施の形態における画素２の断面構成を示す図である。
　なお、第２の実施の形態では、上述した第１の実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は省略する。後述するその他の実施の形態についても同様とする。
　第２の実施の形態では、画素間電極５４が、多層配線層４４内に形成された金属配線９１により、半導体領域４１内のGND領域９２に接続されている点が、第１の実施の形態と異なる。
　このようにした場合でも、固体撮像素子１は、上述した第１の実施の形態と同様の効果を有する。なお、第１の実施の形態における所定の電圧V3は、GNDでもよい。
＜４．画素の第３の実施の形態＞
＜画素の断面構成図＞
　図９及び図１０を参照して、図１の固体撮像素子１の画素２の第３の実施の形態について説明する。
　図９は、第３の実施の形態における画素２の断面構成を示す図である。
　第３の実施の形態では、画素間電極５４の下側（半導体基板１２側）に、配線層１０１が形成されており、画素間電極５４が、コンタクトビア１０２を介して、配線層１０１と接続されている。
　画素間電極５４には、第１の実施の形態と同様に、配線層１０１とコンタクトビア１０２を介して所定の電圧V3が供給される。
　図１０は、下部電極５１と画素間電極５４のレイアウトに、配線層１０１とコンタクトビア１０２を重ねた平面図である。なお、コンタクトビア１０２は、実際には、画素間電極５４よりも下側（配線層１０１側）に配置されているが、図１０では、位置を理解しやすくするため、画素間電極５４の上側に示している。
　図１０では、配線層１０１が、格子状の画素間電極５４の列方向のみに、ストライプ状に配置されており、コンタクトビア１０２が、格子状の画素間電極５４の交差部分に形成されている。
　このように、画素間電極５４には、画素アレイ部３周辺の配線層からではなく、画素内の配線層１０１から電圧V3を供給することもできる。画素間電極５４を、例えば、酸化インジウム錫（ITO）膜など、下部電極５１と同種の抵抗の高い膜で形成した場合には、画素内の配線層１０１で裏打ちすることで、抵抗値を下げることができる。
　なお、図１０の例では、配線層１０１を列方向のストライプ状に形成したが、行方向のみに形成したストライプ状としてもよい。また、画素間電極５４と同様に格子状にしてもよい。さらに、コンタクトビア１０２の配置、すなわち、配線層１０１と画素間電極５４との接続点も、画素間電極５４の交差部分に限定されず、それ以外の場所としてもよい。
＜５．画素の第４の実施の形態＞
＜画素の断面構成図＞
　図１１は、第４の実施の形態における画素２の断面構成を示す図である。
　第４の実施の形態の構造を、図２に示した第１の実施の形態と比較すると、第４の実施の形態と第１の実施の形態とでは、多層配線層４４の最上面の形状が異なる。
　すなわち、図２に示した第１の実施の形態では、多層配線層４４の最上面の位置が、下部電極５１や画素間電極５４の最上面の位置に合わせて平坦化されているのに対して、第４の実施の形態では、下部電極５１と画素間電極５４の間の多層配線層４４の位置が、下部電極５１や画素間電極５４の最上面の位置よりも高く形成されている。
　図２に示した第１の実施の形態の構造では、図１７を参照して後述するように、下部電極５１や画素間電極５４の上面に形成された多層配線層４４の絶縁膜を平坦化するプロセスが行われる。一方、第４の実施の形態の構造では、多層配線層４４の絶縁膜を平坦化するプロセスを省略することができるので、工程数を減らすことができる。
＜６．画素の第５の実施の形態＞
＜画素の断面構成図＞
　図１２は、第５の実施の形態における画素２の断面構成を示す図である。
　第５の実施の形態の構造を、図２に示した第１の実施の形態と比較すると、第５の実施の形態においても、多層配線層４４の最上面の形状が、第１の実施の形態と異なる。
　すなわち、図２に示した第１の実施の形態では、多層配線層４４の最上面の位置が、下部電極５１や画素間電極５４の最上面の位置に合わせて平坦化されているのに対して、第５の実施の形態では、隣接する下部電極５１どうしの間の多層配線層４４の位置が、下部電極５１や画素間電極５４の最上面の位置よりも高く形成されている。
　また、第５の実施の形態の構造を、図１１に示した第４の実施の形態と比較すると、第４の実施の形態では、画素間電極５４が光電変換膜５２と接しているのに対して、第５の実施の形態では、画素間電極５４と光電変換膜５２との間に、多層配線層４４の絶縁膜が挿入されている。多層配線層４４の絶縁膜は、光電変換機能を有さない膜である。画素間電極５４と光電変換膜５２との間の多層配線層４４の絶縁膜の厚みは、画素間電極５４に印加される電圧V3よりも低い電圧でトンネル電流が流れる厚みに設定される。
＜７．画素の第６の実施の形態＞
＜画素の断面構成図＞
　図１３は、第６の実施の形態における画素２の断面構成を示す図である。
　第６の実施の形態の構造を、図２に示した第１の実施の形態と比較すると、第６の実施の形態と第１の実施の形態とでは、画素間電極５４の接続先が異なる。
　すなわち、図２に示した第１の実施の形態では、画素間電極５４は画素アレイ部３周辺の配線層と接続され、画素間電極５４に所定の電圧V3が供給された。
　一方、第６の実施の形態では、画素間電極５４は、それ専用に設けられた出力トランジスタ１４１のゲート電極１４１GとFD部１４２に、多層配線層４４内に形成された金属配線１４３によって接続されている。また、図示は省略するが、画素間電極５４で捕獲された電荷をリセットするリセットトランジスタと選択トランジスタも、光電変換部６１と同様に設けられている。
　図１４は、第６の実施の形態における下部電極５１と画素間電極５４の平面レイアウトを示す図である。
　第６の実施の形態の画素間電極５４の配置は、図７に示した平面レイアウトとなっている。すなわち、格子状の画素間電極５４の交差部分の一部が省略されることによりパターン分離された画素間電極５４が、２×２からなる４画素の下部電極５１の間に、十字の形状となるように配置されている。
　固体撮像素子１が、動作モードとして、２×２からなる４画素の画素信号を加算して出力する画素加算モードを備える場合、固体撮像素子１は、図７において破線で囲まれた４画素を出力単位として、破線内の画素間電極５４で捕獲された電荷の信号も、画素信号の一部として出力トランジスタ１４１から出力する。これにより、出力単位となる破線内の４画素における画素信号は、各画素の下部電極５１で捕獲された電荷の信号と、破線内の画素間電極５４で捕獲された電荷の信号とを加算した信号となり、４画素の領域内で受光される光を、ロスなく光電変換して画素信号として出力することができる。破線で囲まれた出力単位に含まれない画素間電極５４には、リセットトランジスタをオンすることにより電荷を排出させることで、上述した他の実施の形態と同様、シールド機能が働く。
　また、全ての画素間電極５４で捕獲された電荷を、リセットトランジスタをオンすることにより排出させるようにした場合には、上述した第１乃至第５の実施の形態と同様のシールド機能が働く。
＜８．画素の第７の実施の形態＞
＜画素の断面構成図＞
　図１５は、第７の実施の形態における画素２の断面構成を示す図である。
　上述した第１乃至第６の実施の形態では、各画素２が、光電変換部６１とフォトダイオードPD１及びPD２により、赤色（R）、緑色（G）、及び青色（B）の全ての波長光を受光するのに対して、第７の実施の形態では、各画素２が、赤色（R）、緑色（G）、または、青色（B）のいずれかの波長光のみを受光する点が異なる。
　図１５の第７の実施の形態の構造を、図２に示した第１の実施の形態と比較すると、第７の実施の形態と第１の実施の形態とでは、図２の緑色の波長光を光電変換する光電変換膜５２が、図１５では、赤色（R）、緑色（G）、及び青色（B）の全ての波長光を光電変換する光電変換膜１６１に置き換えられている。また、半導体基板１２内には、青色の光を受光するフォトダイオードPD１と、赤色の光を受光するフォトダイオードPD２が設けられていない。
　さらに、図１５では、高屈折率層５６とオンチップレンズ５７との間に、赤色（R）、緑色（G）、または青色（B）の波長光を通過させるカラーフィルタ１６２が新たに設けられている。カラーフィルタ１６２の赤色（R）、緑色（G）、または青色（B）の各色は、例えば、ベイヤー配列で配置されている。
　したがって、光電変換膜１６１には、カラーフィルタ１６２を通過した赤色（R）、緑色（G）、または青色（B）のいずれかの波長光のみが到達するので、各画素２は、赤色（R）、緑色（G）、または青色（B）のいずれかの波長光のみを受光する。
　以上説明した第２の実施の形態乃至第７の実施の形態においても、第１の実施の形態で説明した、画素間電極５４を備えることによる上述の効果が得られる。
＜９．第１の実施の形態の製造方法＞
　次に、図１６乃至図１８を参照しながら、図２に示した第１の実施の形態に係る画素２の製造方法について説明する。
　初めに、図１６のAに示されるように、半導体基板１２の半導体領域４１内に、フォトダイオードPD１及びPD２が形成されるとともに、半導体基板１２の表面側（図中上側）には、複数の配線層と層間絶縁膜とからなる多層配線層４４が形成される。半導体基板１２の表面側界面には、出力トランジスタ４６、FD部４７、フォトダイオードPD１及びPD２に蓄積された電荷の読み出し等を行う複数の画素トランジスタなどが形成されている。
　そして、図１６のBに示されるように、多層配線層４４の上面に、例えばITO（酸化インジウム錫）膜２０１が所定の膜厚で形成される。
　次に、図１６のCに示されるように、多層配線層４４の全面に形成されたITO膜２０１のうち、所定の領域がリソグラフィによりパターニングされることにより、下部電極５１及び画素間電極５４が形成される。
　そして、図１７のAに示されるように、下部電極５１及び画素間電極５４の上側に、透明絶縁膜２０２が積層される。その後、透明絶縁膜２０２が、図１７のBに示されるように、下部電極５１及び画素間電極５４と同じ膜厚となるまで、例えばCMP（Chemical Mechanical Polishing）により除去され、平坦化される。
　続いて、図１７のCに示されるように、光電変換膜５２、上部電極５３、及び、高屈折率層５６が、順に形成される。
　次に、図１８のAに示されるように、高屈折率層５６の上面にさらに、オンチップレンズ５７の材料である樹脂系材料２０３を形成した後、フォトレジスト２１１がレンズ形状に形成される。そして、レンズ形状のフォトレジスト２１１に基づいてエッチバックすることにより、図１８のBに示されるように、各画素２の最上部にオンチップレンズ５７が形成される。
　以上のようにして、図２に示した第１の実施の形態の画素２を製造することができる。
＜１０．画素の第８の実施の形態＞
＜画素の断面構成図＞
　図１９は、第８の実施の形態における画素２の断面構成を示す図である。
　上述した第１乃至第７の実施の形態では、多層配線層４４が形成されている半導体基板１２の表面側を受光面側とする、いわゆる表面照射型のCMOS固体撮像素子であったが、裏面照射型の構成とすることもできる。
　図１９は、固体撮像素子１を裏面照射型とした場合の画素２の断面構成を示している。
　具体的には、図１９において半導体基板１２の下側となる半導体基板１２の表面側には、多層配線層４４が形成され、反対側である半導体基板１２の裏面側に、透明絶縁膜２３１を介して、光電変換部６１や画素間電極５４、高屈折率層５６、及び、オンチップレンズ５７が形成されている。透明絶縁膜２３１は、例えば、ハフニウム酸化（HfO2）膜とシリコン酸化膜の２層または３層の膜からなる。
　表面側の多層配線層４４には、上述したFD部４７と、出力トランジスタ４６を含む複数の画素トランジスタが形成されている。FD部４７と出力トランジスタ４６のゲート電極４６Gは、多層配線層４４内に形成された金属配線２４１、半導体基板１２の半導体領域４１を貫通して形成されている導電性プラグ２４２、及び、透明絶縁膜２３１を貫通する金属配線２４３により、光電変換部６１の下部電極５１と接続されている。金属配線２４１は、例えば、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの金属材料で形成される。また、導電性プラグ２４２の外周は、SiO2若しくはSiN等の絶縁膜で絶縁されている。
　このような裏面照射型の画素構造においても、下部電極５１の間に、画素間電極５４を備えることにより、第１の実施の形態で説明した効果が得られる。
　なお、図１９は、図２に示した第１の実施の形態に係る画素構造を裏面照射型に適用した構造であるが、その他の第２の実施の形態乃至第７の実施の形態に係る画素構造を裏面照射型とすることも勿論可能である。
＜１１．画素の第９の実施の形態＞
＜画素の断面構成図＞
　図２０は、第９の実施の形態における画素２の断面構成を示す図である。
　第９の実施の形態では、画素間電極５４が、画素ごとに分離された下部電極５１と同一層ではなく、下部電極５１が形成された層よりも下層に形成されている。換言すれば、上述した第１乃至第８の実施の形態と第９の実施の形態とでは、画素間電極５４が形成される深さ方向の位置が異なる。
　上述した第１乃至第８の実施の形態において画素間電極５４が配置されていた、隣接する下部電極５１どうしの間には、多層配線層４４の絶縁膜が配置され、絶縁膜と下部電極５１の上面は、同一平面に平坦化されている。
　一方、画素間電極５４が形成されている層は、例えば、図２０に示されるように、多層配線層４４のなかの所定の配線層４０１と同じ層である。画素間電極５４は、下部電極５１と同じ材料で形成することができるが、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの金属材料で形成することもできる。画素間電極５４の材料として、配線層４０１の材料と同一の金属材料を用いた場合には、配線層４０１と同一の製造方法で、配線層４０１と同時に形成することができ、画素間電極５４は遮光性を備える。なお、画素間電極５４は、多層配線層４４のなかの各配線層４０１のいずれとも異なる層に形成してもよい。
　図２０に示したように、画素間電極５４を下部電極５１と異なる層に配置することで、画素間をより縮めることが可能となるので、画素サイズをより小さくすることができる。あるいは、画素間を縮めない場合には、下部電極５１の平面サイズを大きく形成することができる。
　図２１は、画素間電極５４を下部電極５１と異なる層に配置した場合の画素間電極５４と下部電極５１の平面レイアウトの例を示す図である。
　画素間電極５４は、基本的には、図３と同じように、各画素２の境界上であって、隣り合う下部電極５１の間に、所定のパターン幅で格子状に形成することができる。
　画素間電極５４は、画素アレイ部３の周辺の配線層（不図示）と接続されており、その配線層を介して、画素間電極５４に所定の電圧V3が供給される。なお、画素間電極５４に供給される所定の電圧V3は、固定（一定）の電圧値でもよいし、時間経過に応じて変動する電圧値でもよい。
　図２２及び図２３は、画素間電極５４と下部電極５１の平面レイアウトのその他の例を示す図である。
　画素間電極５４は、図２２に示されるように、行方向（水平方向）に隣り合う画素間については画素アレイ部３全体に対して線状（図２２では、縦縞状）に形成され、列方向（垂直方向）に隣り合う画素間については、図２１の格子状の画素間電極５４の交差部分のみが形成されるようにしてもよい。
　あるいはまた、図２３に示されるように、画素間電極５４は、行方向に隣り合う画素間についてのみ、画素アレイ部３全体に対して線状（縦縞状）に形成される構成や、図示は省略するが、列方向に隣り合う画素間についてのみ、画素アレイ部３全体に対して線状（横縞状）に形成される構成としてもよい。
＜１２．画素の第１０の実施の形態＞
＜画素の断面構成図＞
　図２４は、第１０の実施の形態における画素２の断面構成を示す図である。
　第１０の実施の形態の画素間電極５４は、図２０に示した第９の実施の形態の画素間電極５４と同一部分である、平面方向に拡がる平面電極部４０２Aと、平面電極部４０２Aの断面視中央部分において下部電極５１の下面と同一平面まで上方向に伸びた突き出し電極部４０２Bとで構成される。このように画素間電極５４の断面形状を、平面電極部４０２Aと突き出し電極部４０２Bとからなる逆T字状に形成することで、図２０に示した第９の実施の形態における場合よりも、画素間電極５４から下部電極５１までの距離が短くなるので、画素間電極５４に印加される電圧V3によるシールド作用を、より強めることができる。
　図２５乃至図２７は、第１０の実施の形態における画素間電極５４と下部電極５１の平面レイアウトの例を示す図である。
　図２５に示される平面レイアウトでは、画素間電極５４を構成する平面電極部４０２Aと突き出し電極部４０２Bのいずれも、各画素２の境界上であって、隣り合う下部電極５１の間に、所定のパターン幅で格子状に形成されている。
　これに対して、図２６に示される平面レイアウトでは、平面電極部４０２Aは、隣り合う下部電極５１の間に、所定のパターン幅で格子状に形成されているが、突き出し電極部４０２Bは、格子状の平面電極部４０２Aに沿ってアイランド形状で所定の間隔を空けて形成されている。
　また、図２７に示される平面レイアウトでは、平面電極部４０２Aは、隣り合う下部電極５１の間に、所定のパターン幅で格子状に形成されているが、突き出し電極部４０２Bは、格子状に形成された平面電極部４０２Aの交差部分だけに、アイランド形状で形成されている。
　画素間電極５４の平面レイアウトとしては、図２５乃至図２７に示したいずれかの配置を採用することができる。
＜１３．画素の第１１の実施の形態＞
＜画素の断面構成図＞
　図２８は、第１１の実施の形態における画素２の断面構成を示す図である。
　第１１の実施の形態の画素間電極５４は、平面電極部４０２Aと突き出し電極部４０２Bとで構成されている点で、図２４に示した第１０の実施の形態と共通する。
　一方、第１１の実施の形態の画素間電極５４は、平面電極部４０２Aの幅が、隣り合う下部電極５１間の幅よりも広く形成されている点で、図２４に示した第１０の実施の形態と相違する。換言すれば、平面領域において、下部電極５１の周辺部と平面電極部４０２Aの周辺部が一部重複する配置となっている。このように、隣り合う下部電極５１間の幅よりも平面電極部４０２Aの幅を広く形成することにより、隣り合う下部電極５１の空間に対して、画素間電極５４による電位の変調をより均一に作用させることができる。
＜１４．画素の第１２の実施の形態＞
＜画素の断面構成図＞
　図２９は、第１２の実施の形態における画素２の断面構成を示す図である。
　第１２の実施の形態は、図２４に示した逆T字状の画素間電極５４を、裏面照射型の固体撮像素子に適用した構成である。第１２の実施の形態において、画素間電極５４については、図２４を参照して説明した第１０の実施の形態と同様であり、その他の構成については、図１９を参照して説明した第８の実施の形態と同様である。
　その他、図示は省略するが、第９の実施の形態、または、第１１の実施の形態の画素間電極５４を、裏面照射型の固体撮像素子に適用することも可能である。
　以上説明した第９乃至第１２の実施の形態によれば、画素間電極５４を、下部電極５１が形成された層よりも下層に形成することで、画素サイズをより小さくすることができる。また、画素間を縮めない構成とした場合には、下部電極５４の平面サイズを大きく形成することができる。
＜１５．画素の第１３の実施の形態＞
＜画素の断面構成図＞
　図３０は、第１３の実施の形態における画素２の断面構成を示す図である。
　第１３の実施の形態は、上述した第１乃至１２の実施の形態と異なり、画素間電極５４を用いない画素の形態である。
　上述した第１乃至第１２の実施の形態では、光電変換部６１が、下部電極５１、光電変換膜５２、及び上部電極５３で構成されていたが、第１３の実施の形態では、下部電極５１と光電変換膜５２との間に、バッファ層４２１が形成されている。バッファ層４２１と同一層の、下部電極５１が形成されていない画素境界部分には、隣り合う下部電極５１間のリークを遮断する遮断層４２２が構成されている。
　バッファ層４２１は、有機材料で構成され、光電変換膜５２から下部電極５１へ信号電荷である正孔の転送を促進し、電子の流入を防止する機能を有する。
　一方で、バッファ層４２１は、配光性を有し、光電変換膜５２の伝導率を増加させる作用を有するために、仮にバッファ層４２１が各画素の境界部分も含む画素アレイ部３全面に形成されていたとすると、そのバッファ層４２１がリークパスとなって、隣り合う下部電極５１どうしでリークが発生する。下部電極５１間のリークによって発生した電流は、暗電流として出力されてしまう。そのため、第１３の実施の形態では、図３０に示されるように、隣り合うバッファ層４２１の間の領域に、絶縁性を有し、下部電極５１間のリークを遮断する遮断層４２２が構成されている。
　図３１を参照して、第１３の実施の形態に係る画素２の製造方法について説明する。
　光電変換部６１と高屈折率層５６を形成するまでの製造方法は、図１６及び図１７を参照して説明した第１の実施の形態に係る画素２の製造方法と同様である。ただし、第１３の実施の形態では、図３１のAに示されるように、下部電極５１と光電変換膜５２との間に、光電変換部６１の一部を構成するバッファ層４２１がさらに形成されている。
　次に、遮断層４２２を形成する領域、具体的には、図３１のBに示されるように、下部電極５１が形成された平面領域以外の領域が開口するように、レジストマスク４４１が高屈折率層５６の上面に形成され、バッファ層４２１に、窒素（N）やボロン（B）等の軽元素をイオン注入することで、遮断層４２２が形成される。不純物濃度分布（ドーパントプロファイル）が、図３１のBに示されるようにバッファ層４２１でピークとなるように、イオン注入深さが設定される。イオン注入する不純物を、窒素（N）やボロン（B）等の軽元素とすることで、高屈折率層５６の表面へのダメージをできるだけ少なくすることができる。
　遮断層４２２を形成後、レジストマスク４４１が除去され、オンチップレンズ５７が形成されて、図３０に示した画素２が完成する。
　以上の第１３の実施の形態によれば、光電変換膜５２の伝導率を増加させる機能を有するバッファ層４２１を含む光電変換部６１を備える画素２において、光電変換部６１に所定の電圧を印加したときに、隣り合う下部電極５１間で発生するリーク電流を遮断層４２２によって抑制することができ、暗電流の発生を抑制することができる。
＜１６．電子機器への適用例＞
　本開示の技術は、固体撮像素子への適用に限られるものではない。即ち、本開示の技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　図３２は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。
　図３２の撮像装置３００は、レンズ群などからなる光学部３０１、図１の固体撮像素子１の構成が採用される固体撮像素子（撮像デバイス）３０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。
　光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、図１の固体撮像素子１、即ち、画素毎に分離された下部電極５１の間に画素間電極５４を有する画素構造や、バッファ層４２１と遮断層４２２を有する画素構造の固体撮像素子を用いることができる。
　表示部３０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上述したように、固体撮像素子３０２として、上述した各実施の形態に係る画素２を有する固体撮像素子１を採用することで、隣接画素との電気的容量結合による信号混合を低減し、信頼性や光電変換特性を向上させることができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
　本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　上述した第１乃至第６の実施の形態では、半導体基板１２の上層に１層の光電変換層（光電変換膜５２）を有し、半導体基板１２内に２つの無機光電変換層（フォトダイオードPD１及びPD２）を有する縦方向分光型の固体撮像素子について説明した。
　しかし、本開示の技術は、半導体基板１２の上層に２層の光電変換層を有し、半導体基板１２内に１つの無機光電変換層を有する縦方向分光型の固体撮像素子についても同様に適用可能である。
　また、上述した各実施の形態では、半導体基板１２の上方に形成する光電変換部６１の光電変換膜５２として、有機光電変換材料を用いることとして説明したが、無機光電変換材料を採用してもよい。無機光電変換材料としては、例えば、結晶シリコン、アモルファスシリコン、CIGS （Cu,In,Ga,Se化合物）、CIS（Cu,In,Se化合物）、カルコパイライト構造半導体、GaAsなどの化合物半導体などが挙げられる。
　上述した各実施の形態では、光電変換部６１を構成する上部電極５３が全画素共通に全面に形成され、下部電極５１が画素単位に形成されるようにしたが、上部電極５３を画素単位に形成し、下部電極５１を全画素共通に全面に形成してもよい。また、下部電極５１と上部電極５３の両方を画素単位に形成してもよい。
　上述した例では、主に、正孔を信号電荷とした固体撮像素子について説明したが、本開示は電子を信号電荷とする固体撮像素子にも勿論適用することができる。また、半導体基板１２の第１導電型をP型、第２導電型をN型として説明したが、第１導電型をN型とし、第２導電型をP型として構成することもできる。
　また、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
　本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）
　第１画素と第２画素が隣接して配置されており、
　前記第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜と、その下方に配置された下部電極を有し、
　前記第１画素と第２画素の下部電極の間に、前記下部電極と異なる他の電極を備える
　固体撮像素子。
（２）
　前記下部電極は、前記光電変換膜で生成された電荷を出力する出力トランジスタのゲート電極と接続されている
　前記（１）に記載の固体撮像素子。
（３）
　前記他の電極に所定の電圧を印加する電圧制御部をさらに備える
　前記（１）または（２）に記載の固体撮像素子。
（４）
　前記電圧制御部は、前記他の電極に印加する電圧を制御することにより、前記下部電極に捕獲される電荷の数を制御する
　前記（３）に記載の固体撮像素子。
（５）
　前記光電変換膜の上方に配置された上部電極に印加する電圧を制御することにより、前記下部電極の電圧が、前記他の電極の電圧にリセットされる
　前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（６）
　前記他の電極は、画素内の配線層と接続されている
　前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
　前記他の電極は、半導体基板内に形成されたGND領域と接続されている
　前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８）
　前記他の電極は、前記光電変換膜と接している
　前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（９）
　前記他の電極と前記光電変換膜との間に、絶縁膜を有する
　前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（１０）
　前記絶縁膜は、光電変換機能を有さない膜である
　前記（９）に記載の固体撮像素子。
（１１）
　前記他の電極は、その上方の光電変換膜で生成された電荷を出力する出力トランジスタのゲート電極と接続されている
　前記（１）乃至（１０）のいずれかに記載の固体撮像素子。
（１２）
　前記他の電極は、前記下部電極よりも下層に形成されている
　前記（３）、（９）、または（１０）のいずれかに記載の固体撮像素子。
（１３）
　前記他の電極は、前記下部電極よりも下層に形成され、平面方向に拡がる平面電極部と、前記下部電極の下面と同一平面まで上方向に伸びた突き出し電極部とを有する
　前記（１２）に記載の固体撮像素子。
（１４）
　前記他の電極は、前記下部電極よりも下層に形成され、隣り合う前記下部電極の間の幅よりも広い幅を有する
　前記（１２）または（１３）に記載の固体撮像素子。
（１５）
　前記第１画素と第２画素のそれぞれは、半導体基板内に無機光電変換部をさらに備え、
　前記無機光電変換部は、前記光電変換膜で光電変換されない波長光を光電変換する
　前記（１）乃至（１４）のいずれかに記載の固体撮像素子。
（１６）
　前記光電変換膜は、有機材料である
　前記（１）乃至（１５）のいずれかに記載の固体撮像素子。
（１７）
　裏面照射型である
　前記（１）乃至（１６）のいずれかに記載の固体撮像素子。
（１８）
　隣接して配置されている第１画素と第２画素の一部として、入射された光を光電変換する光電変換膜と、その下方に配置される下部電極を形成するとともに、前記第１画素と第２画素の下部電極の間に、前記下部電極と異なる他の電極を形成する
　固体撮像素子の製造方法。
（１９）
　第１画素と第２画素が隣接して配置されており、
　前記第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜と、その下方に配置された下部電極を有し、
　前記第１画素と第２画素の下部電極の間に、前記下部電極と異なる他の電極を備える
　固体撮像素子
　を備える電子機器。
（２０）
　第１画素と第２画素が隣接して配置されており、
　前記第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜及びバッファ層と、その下方に配置された下部電極を有し、
　前記バッファ層と同一層の前記第１画素と第２画素の下部電極の間に、絶縁性を有する遮断層を備える
　固体撮像素子。
　１　固体撮像素子，　２　画素，　３　画素アレイ部，　４　垂直駆動回路，　１２　半導体基板，　４４　多層配線層，　４６　出力トランジスタ，　４７　FD部，　５１　下部電極，　５２　光電変換膜，　５３　上部電極，　５４　画素間電極，　６１　光電変換膜，　６２　リセットトランジスタ，　PD１,PD２　フォトダイオード，　９１　金属配線，　９２　GND領域，　１０１　配線層，　１０２　コンタクトビア，　１４１　出力トランジスタ，　１４２　FD部，　１６１　光電変換膜，　１６２　カラーフィルタ，　３００　撮像装置，　３０２　固体撮像素子，　４０２A　平面電極部，　４０２B　突き出し電極部，　４２１　バッファ層，　４２２　遮断層

Claims (20)

  1. 　第１画素と第２画素が隣接して配置されており、
    　前記第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜と、その下方に配置された下部電極を有し、
    　前記第１画素と第２画素の下部電極の間に、前記下部電極と異なる他の電極を備える
    　固体撮像素子。
  2. 　前記下部電極は、前記光電変換膜で生成された電荷を出力する出力トランジスタのゲート電極と接続されている
    　請求項１に記載の固体撮像素子。
  3. 　前記他の電極に所定の電圧を印加する電圧制御部をさらに備える
    　請求項１に記載の固体撮像素子。
  4. 　前記電圧制御部は、前記他の電極に印加する電圧を制御することにより、前記下部電極に捕獲される電荷の数を制御する
    　請求項３に記載の固体撮像素子。
  5. 　前記光電変換膜の上方に配置された上部電極に印加する電圧を制御することにより、前記下部電極の電圧が、前記他の電極の電圧にリセットされる
    　請求項１に記載の固体撮像素子。
  6. 　前記他の電極は、画素内の配線層と接続されている
    　請求項１に記載の固体撮像素子。
  7. 　前記他の電極は、半導体基板内に形成されたGND領域と接続されている
    　請求項１に記載の固体撮像素子。
  8. 　前記他の電極は、前記光電変換膜と接している
    　請求項１に記載の固体撮像素子。
  9. 　前記他の電極と前記光電変換膜との間に、絶縁膜を有する
    　請求項１に記載の固体撮像素子。
  10. 　前記絶縁膜は、光電変換機能を有さない膜である
    　請求項９に記載の固体撮像素子。
  11. 　前記他の電極は、その上方の光電変換膜で生成された電荷を出力する出力トランジスタのゲート電極と接続されている
    　請求項１に記載の固体撮像素子。
  12. 　前記他の電極は、前記下部電極よりも下層に形成されている
    　請求項１に記載の固体撮像素子。
  13. 　前記他の電極は、前記下部電極よりも下層に形成され、平面方向に拡がる平面電極部と、前記下部電極の下面と同一平面まで上方向に伸びた突き出し電極部とを有する
    　請求項１に記載の固体撮像素子。
  14. 　前記他の電極は、前記下部電極よりも下層に形成され、隣り合う前記下部電極の間の幅よりも広い幅を有する
    　請求項１に記載の固体撮像素子。
  15. 　前記第１画素と第２画素のそれぞれは、半導体基板内に無機光電変換部をさらに備え、
    　前記無機光電変換部は、前記光電変換膜で光電変換されない波長光を光電変換する
    　請求項１に記載の固体撮像素子。
  16. 　前記光電変換膜は、有機材料である
    　請求項１に記載の固体撮像素子。
  17. 　裏面照射型である
    　請求項１に記載の固体撮像素子。
  18. 　隣接して配置されている第１画素と第２画素の一部として、入射された光を光電変換する光電変換膜と、その下方に配置される下部電極を形成するとともに、前記第１画素と第２画素の下部電極の間に、前記下部電極と異なる他の電極を形成する
    　固体撮像素子の製造方法。
  19. 　第１画素と第２画素が隣接して配置されており、
    　前記第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜と、その下方に配置された下部電極を有し、
    　前記第１画素と第２画素の下部電極の間に、前記下部電極と異なる他の電極を備える
    　固体撮像素子
    　を備える電子機器。
  20. 　第１画素と第２画素が隣接して配置されており、
    　前記第１画素と第２画素のそれぞれは、入射された光を光電変換する光電変換膜及びバッファ層と、その下方に配置された下部電極を有し、
    　前記バッファ層と同一層の前記第１画素と第２画素の下部電極の間に、絶縁性を有する遮断層を備える
    　固体撮像素子。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018163720A1 (ja) * 2017-03-10 2018-09-13 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
WO2020095596A1 (ja) * 2018-11-07 2020-05-14 パナソニックＩｐマネジメント株式会社 撮像装置
JP2020077848A (ja) * 2018-11-07 2020-05-21 パナソニックＩｐマネジメント株式会社 撮像装置
WO2020105331A1 (ja) * 2018-11-20 2020-05-28 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
US10886313B2 (en) 2016-09-12 2021-01-05 Sony Semiconductor Solutions Corporation Solid-state imaging element and solid-state imaging apparatus
CN113196489A (zh) * 2019-04-25 2021-07-30 松下知识产权经营株式会社 摄像装置
US11240450B2 (en) * 2017-08-22 2022-02-01 Sony Semiconductor Solutions Corporation Solid-state imaging element, method for manufacturing solid-state imaging element, and electronic apparatus
US11509846B2 (en) 2017-08-22 2022-11-22 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus for miniturization of pixels and improving light detection sensitivity
JP2023068878A (ja) * 2021-11-04 2023-05-18 株式会社ジャパンディスプレイ 検出装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03174772A (ja) * 1989-09-29 1991-07-29 Toshiba Corp 固体撮像装置
JPH04348038A (ja) * 1990-07-24 1992-12-03 Matsushita Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタおよびその製造方法
JPH0513748A (ja) * 1991-07-03 1993-01-22 Canon Inc 固体撮像素子
JPH08116045A (ja) * 1994-08-25 1996-05-07 Toshiba Corp 固体撮像装置
JP2004039794A (ja) * 2002-07-02 2004-02-05 Sharp Corp 固体撮像装置
US20090115014A1 (en) * 2007-11-05 2009-05-07 Tae Gyu Kim Image Sensor and Method for Manufacturing The Same
WO2010116974A1 (ja) * 2009-04-07 2010-10-14 ローム株式会社 光電変換装置および撮像装置
JP2011109514A (ja) * 2009-11-19 2011-06-02 Fujifilm Corp 固体撮像素子、撮像装置
JP2011187544A (ja) * 2010-03-05 2011-09-22 Sony Corp 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP2012114160A (ja) * 2010-11-22 2012-06-14 Panasonic Corp 固体撮像装置及びその製造方法
WO2012117670A1 (ja) * 2011-03-01 2012-09-07 パナソニック株式会社 固体撮像装置
JP2015192125A (ja) * 2014-03-28 2015-11-02 パナソニックＩｐマネジメント株式会社 固体撮像装置及び撮像装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03174772A (ja) * 1989-09-29 1991-07-29 Toshiba Corp 固体撮像装置
JPH04348038A (ja) * 1990-07-24 1992-12-03 Matsushita Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタおよびその製造方法
JPH0513748A (ja) * 1991-07-03 1993-01-22 Canon Inc 固体撮像素子
JPH08116045A (ja) * 1994-08-25 1996-05-07 Toshiba Corp 固体撮像装置
JP2004039794A (ja) * 2002-07-02 2004-02-05 Sharp Corp 固体撮像装置
US20090115014A1 (en) * 2007-11-05 2009-05-07 Tae Gyu Kim Image Sensor and Method for Manufacturing The Same
WO2010116974A1 (ja) * 2009-04-07 2010-10-14 ローム株式会社 光電変換装置および撮像装置
JP2011109514A (ja) * 2009-11-19 2011-06-02 Fujifilm Corp 固体撮像素子、撮像装置
JP2011187544A (ja) * 2010-03-05 2011-09-22 Sony Corp 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP2012114160A (ja) * 2010-11-22 2012-06-14 Panasonic Corp 固体撮像装置及びその製造方法
WO2012117670A1 (ja) * 2011-03-01 2012-09-07 パナソニック株式会社 固体撮像装置
JP2015192125A (ja) * 2014-03-28 2015-11-02 パナソニックＩｐマネジメント株式会社 固体撮像装置及び撮像装置

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12002826B2 (en) 2016-09-12 2024-06-04 Sony Semiconductor Solutions Corporation Solid-state imaging element and solid-state imaging apparatus
US11574941B2 (en) 2016-09-12 2023-02-07 Sony Semiconductor Solutions Corporation Solid-state imaging element and solid-state imaging apparatus
US10886313B2 (en) 2016-09-12 2021-01-05 Sony Semiconductor Solutions Corporation Solid-state imaging element and solid-state imaging apparatus
US11302728B2 (en) 2016-09-12 2022-04-12 Sony Semiconductor Solutions Corporation Solid-state imaging element and solid-state imaging apparatus
US11290668B2 (en) 2017-03-10 2022-03-29 Sony Semiconductor Solutions Corporation Imaging element and imaging apparatus
WO2018163720A1 (ja) * 2017-03-10 2018-09-13 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
US11743614B2 (en) 2017-08-22 2023-08-29 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus with a charge storage unit electrically connected to each of a lower electrode of a phase difference detection pixel, an adjacent pixel and a normal pixel via a capacitance, wherein the capacitance connected to the adjacent pixel is greater than a capacitance connected to the normal pixel
US20220124268A1 (en) * 2017-08-22 2022-04-21 Sony Semiconductor Solutions Corporation Solid-state imaging element, method for manufacturing solid-state imaging element, and electronic apparatus
US11509846B2 (en) 2017-08-22 2022-11-22 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus for miniturization of pixels and improving light detection sensitivity
US11240450B2 (en) * 2017-08-22 2022-02-01 Sony Semiconductor Solutions Corporation Solid-state imaging element, method for manufacturing solid-state imaging element, and electronic apparatus
US12126923B2 (en) 2017-08-22 2024-10-22 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus for miniaturization of pixels and improving light detection sensitivity
WO2020095596A1 (ja) * 2018-11-07 2020-05-14 パナソニックＩｐマネジメント株式会社 撮像装置
CN112204743B (zh) * 2018-11-07 2024-12-13 松下知识产权经营株式会社 摄像装置
CN112204743A (zh) * 2018-11-07 2021-01-08 松下知识产权经营株式会社 摄像装置
US11570383B2 (en) 2018-11-07 2023-01-31 Panasonic Intellectual Property Management Co., Ltd. Imaging device
JP2020077848A (ja) * 2018-11-07 2020-05-21 パナソニックＩｐマネジメント株式会社 撮像装置
JP7535707B2 (ja) 2018-11-07 2024-08-19 パナソニックＩｐマネジメント株式会社 撮像装置
WO2020105331A1 (ja) * 2018-11-20 2020-05-28 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
US11887950B2 (en) 2018-11-20 2024-01-30 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
CN113196489A (zh) * 2019-04-25 2021-07-30 松下知识产权经营株式会社 摄像装置
JP2023068878A (ja) * 2021-11-04 2023-05-18 株式会社ジャパンディスプレイ 検出装置
JP7684887B2 (ja) 2021-11-04 2025-05-28 株式会社ジャパンディスプレイ 検出装置

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