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WO2012033299A2 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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WO2012033299A2
WO2012033299A2 PCT/KR2011/006389 KR2011006389W WO2012033299A2 WO 2012033299 A2 WO2012033299 A2 WO 2012033299A2 KR 2011006389 W KR2011006389 W KR 2011006389W WO 2012033299 A2 WO2012033299 A2 WO 2012033299A2
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forming
substrate
polysilicon pattern
insulating layer
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김해원
우상호
조성길
장길순
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Eugene Technology Co Ltd
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Eugene Technology Co Ltd
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    • H10P14/412—

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a metal silicide layer.
  • semiconductor devices which are core components of electronic devices, are also required to be highly integrated and high performance.
  • semiconductor devices which are core components of electronic devices, are also required to be highly integrated and high performance.
  • the present invention has been made in an effort to solve the above-mentioned problems and to provide a method of manufacturing a semiconductor device including a metal silicide layer.
  • a method of manufacturing a semiconductor device may include forming an insulating layer on a substrate on which a polysilicon pattern is formed to expose the polysilicon pattern, and selectively on the exposed polysilicon pattern. Forming a silicon seed layer on the substrate, forming a metal layer on the substrate on which the silicon seed layer is formed, and heat treating the substrate on which the metal layer is formed to form a metal silicide layer.
  • the method may further include pre-treating the substrate on which the insulating layer is formed by using a solution including a hydrogen group.
  • hydrogen atoms may be bonded to the insulating layer and the polysilicon pattern exposed on the substrate.
  • the solution including the hydrogen group may be one or more solutions selected from the group consisting of HF solution, diluted hydrogen fluoride (DHF) solution, and BOE (Buffered Oxide Etchant) solution.
  • the forming of the insulating layer may include forming a polysilicon pattern on the substrate, forming an insulating material on the substrate to cover the polysilicon pattern, and partially removing the insulating material to expose the polysilicon pattern. It may include the step of removing.
  • At least one source gas selected from the group including SiH 4, Si 2 H 6, Si 3 H 8, and Si 4 H 10 may be supplied into the chamber in which the substrate is loaded.
  • the temperature of the substrate may be maintained at 500 ° C to 650 ° C.
  • the pressure in the chamber may be maintained at 5 Torr to 20 Torr.
  • the metal layer may be one or more metals selected from the group comprising Ti, Co, and Ni.
  • the method may further include removing the remaining metal layer.
  • the insulating layer may be made of oxide or nitride.
  • the forming of the silicon seed layer may selectively replace only hydrogen atoms bonded on the polysilicon pattern among the hydrogen atoms bonded on the insulating layer and the polysilicon pattern.
  • Forming the silicon seed layer may selectively form the silicon seed layer on the exposed polysilicon pattern using a difference in bonding energy between hydrogen and oxygen or hydrogen and nitrogen and bonding energy between hydrogen and silicon. can do.
  • the method of manufacturing a semiconductor device according to an embodiment of the present invention can minimize the loss of voltage, so that the semiconductor device can have stable characteristics.
  • the semiconductor device when the semiconductor device is a nonvolatile memory device including a flash cell, the semiconductor device may have a stable data program / erase characteristic by supplying a voltage having a minimum power drop to the flash cells.
  • the metal silicide layer may be formed to cover more of the top surface of the polysilicon pattern, thereby further minimizing the power drop that may occur in the conductive pattern formed by the metal silicide layer and the polysilicon pattern.
  • FIG. 1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view illustrating a semiconductor manufacturing apparatus for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG 3 is a cross-sectional view illustrating a step of forming a polysilicon pattern according to an exemplary embodiment of the present invention.
  • FIG. 4 is a cross-sectional view illustrating a step of forming an insulating material according to an embodiment of the present invention.
  • FIG. 5 is a cross-sectional view illustrating a step of forming an insulating layer according to an embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a step of pretreating a substrate on which an insulating layer is formed according to an embodiment of the present invention.
  • FIG. 7 is a conceptual diagram illustrating a cross-section of a substrate on which an insulating layer is formed, according to an embodiment of the present invention.
  • FIG. 8 is a cross-sectional view illustrating a step of forming a silicon seed layer according to an embodiment of the present invention.
  • FIG. 9 is a conceptual diagram illustrating a cross section in which a silicon seed layer is formed according to an embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a step of forming a metal layer according to an embodiment of the present invention.
  • FIG. 11 is a cross-sectional view illustrating a step of forming a metal silicide layer according to an embodiment of the present invention.
  • FIG. 12 is a cross-sectional view illustrating a step of removing a remaining metal layer according to an embodiment of the present invention.
  • FIG. 1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • the substrate may further include individual components for forming a semiconductor device.
  • the substrate may include a well region, an active region defined by an isolation layer, and the like.
  • a polysilicon pattern is formed on the substrate (S110). Under the polysilicon pattern, other layers may be formed to form a pattern together. That is, a multi-layered pattern including polysilicon may be formed on the substrate.
  • the multi-layered pattern may include, for example, a tunneling insulating layer pattern, a charge storage layer pattern, a blocking insulating layer pattern, and a polysilicon pattern.
  • a tunneling insulating layer, a charge storage layer, a blocking insulating layer, and a polysilicon layer may be sequentially stacked on the substrate, and then a photolithography process and an etching process may be performed.
  • An insulating layer is formed on the substrate to expose the polysilicon pattern (S120).
  • an insulating material covering the polysilicon pattern is formed, and then the insulating material is partially removed to expose the polysilicon pattern.
  • the insulating material may be left so that other layers other than the polysilicon pattern, that is, the substrate, the blocking insulating layer pattern, and the like are not exposed.
  • the substrate on which the insulating layer exposing the polysilicon pattern is formed is pretreated with a solution containing a hydrogen group (S130).
  • the solution including the hydrogen group is an HF solution, a diluted hydrogen fluoride (DHF) solution, or a BOE Oxide Etchant) solution.
  • DHF diluted hydrogen fluoride
  • BOE Oxide Etchant a hydrogen atom may be bonded on the polysilicon pattern and the insulating layer.
  • a silicon seed layer is formed on the polysilicon pattern (S140).
  • S140 silicon seed layer
  • only hydrogen atoms bonded on the polysilicon pattern may be selectively replaced with silicon atoms.
  • a metal layer is formed on the substrate on which the silicon seed layer is formed (S150).
  • the metal layer may for example consist of a refractory metal.
  • the substrate on which the metal layer is formed is heat-treated to form the metal silicide layer by reacting the metal layer with the silicon seed layer and the polysilicon pattern (S160). Thereafter, the remaining metal layer reacted with the metal silicide layer is removed (S170). As a result, the metal silicide layer is formed on the polysilicon pattern.
  • the metal silicide layer may be further densified (S180).
  • FIG. 2 is a schematic cross-sectional view illustrating a semiconductor manufacturing apparatus for manufacturing a semiconductor device according to an embodiment of the present invention.
  • an introduction part 12 for introducing a reaction gas into the chamber 11 of the semiconductor manufacturing apparatus 10 is formed.
  • the reaction gas introduced by the introduction part 12 may be injected into the chamber 11 through the shower head 13.
  • the substrate 100 to be deposited is placed on the chuck 14, which is supported by the chuck support 16. If necessary, the chuck 14 may apply heat to the substrate 100 so that the substrate 100 has a predetermined temperature. After the deposition is performed by this apparatus, it is discharged by the discharge unit 17.
  • the semiconductor manufacturing apparatus 10 may be used for the seed layer formation (S140) and the metal layer formation (S150) described above with reference to FIG. Alternatively, the semiconductor manufacturing apparatus 10 may be used for the seed layer formation S140 described above with reference to FIG. 1.
  • the semiconductor manufacturing apparatus 10 may be, for example, a chemical vapor deposition (CVD) device.
  • CVD chemical vapor deposition
  • FIG 3 is a cross-sectional view illustrating a step of forming a polysilicon pattern according to an exemplary embodiment of the present invention.
  • a polysilicon pattern 240 is formed on the substrate 100.
  • Substrate 100 may include a semiconductor substrate, for example, a silicon or compound semiconductor wafer.
  • the substrate 100 may include a semiconductor such as glass, metal, ceramic, quartz, and other substrate materials.
  • the tunneling insulation layer pattern 210, the charge storage layer pattern 220, and the blocking insulation layer pattern 230 are disposed on the substrate 100 to be disposed between the substrate 100 and the polysilicon pattern 240 together with the polysilicon pattern 240. ) May be formed together to form a multilayer structure 200.
  • the tunneling insulating layer pattern 210 may be, for example, a silicon oxide film, an insulating film having a high dielectric constant, a metal oxide film having a high dielectric constant, or a combination thereof.
  • Charges to be stored in the charge storage layer pattern 220 may be transferred from the substrate 100 through the tunneling insulating layer pattern 210. In this case, the charge to be stored in the charge storage layer pattern 220 may pass through the tunneling insulating layer pattern 210 by hot electrons or F-N tunneling.
  • the charge storage layer pattern 220 may be a conductor or a trap type insulating layer.
  • the semiconductor device to be formed later may be a conventional flash memory.
  • the charge storage layer pattern 220 may be made of polysilicon.
  • a semiconductor device to be formed later may be a charge trap flash (CTF).
  • the charge storage layer pattern 220 may include nitride.
  • the blocking insulating layer pattern 230 may block the charge so that the charge stored in the charge storage layer pattern 220 does not leak to the polysilicon pattern 240.
  • the blocking insulating layer pattern 230 may have a material and a thickness determined in consideration of capacitor coupling and insulating characteristics with the tunneling insulating layer pattern 210.
  • the blocking insulating layer pattern 230 may be a heat transfer film having a high dielectric constant, a silicon oxide film, a metal oxide film having a high dielectric constant, or a combination thereof.
  • the polysilicon pattern 240 may serve as a gate electrode when the semiconductor device to be formed later is a nonvolatile memory device.
  • tunneling insulation layer pattern 210 In order to form the tunneling insulation layer pattern 210, the charge storage layer pattern 220, the blocking insulation layer pattern 230, and the polysilicon pattern 240, a tunneling charge layer (not shown) and a charge storage layer (not shown) After forming the blocking insulating layer (not shown) and the polysilicon layer (not shown), a photolithography process and an etching process may be performed.
  • FIG. 4 is a cross-sectional view illustrating a step of forming an insulating material according to an embodiment of the present invention.
  • an insulating material 300a is formed on the substrate 100 on which the polysilicon pattern 240 is formed to cover all of the polysilicon patterns 240.
  • the insulating material 300a may be formed of, for example, a silicon oxide film or a silicon nitride film.
  • FIG. 5 is a cross-sectional view illustrating a step of forming an insulating layer according to an embodiment of the present invention.
  • the insulating material 300a is partially removed to form the insulating layer 300.
  • an etch-back process may be performed after the insulating material 300a is formed.
  • a planarization process such as chemical mechanical polishing (CMP) may be performed.
  • the insulating layer 300 may have a step according to its position.
  • the portion adjacent to the multilayer structure 200 may have a thicker thickness than the middle portion between the multilayer structures 200.
  • a portion of the side surface and the top surface of the polysilicon pattern 240 may be exposed by the insulating layer 300.
  • the insulating layer 300 may have the same thickness with respect to the upper surface of the substrate 100.
  • the insulating layer 300 may have a thickness that is the same as or similar to that of the multilayer structure 200.
  • only the top surface of the polysilicon pattern 240 may be exposed by the insulating layer 300.
  • FIG. 6 is a cross-sectional view illustrating a step of pretreating a substrate on which an insulating layer is formed according to an embodiment of the present invention.
  • the substrate 100 on which the insulating layer 300 is formed is pre-treated using a solution containing a hydrogen group.
  • the solution containing the hydrogen group may be, for example, an HF solution, a diluted hydrogen fluoride (DHF) solution, or a buffered oxide etchant (BOE) solution.
  • FIG. 7 is a conceptual diagram illustrating a cross-section of a substrate on which an insulating layer is formed, according to an embodiment of the present invention.
  • hydrogen atoms (H) are bonded in order to satisfy tetravalent bonds among the silicon atoms (Si) included in the polysilicon pattern 240 to the surface.
  • those exposed to the surface of the oxygen element (O) or nitrogen atom (N) included in the insulating layer 300 is bonded with the hydrogen atom (H). Bonding the hydrogen atom (H) on the exposed surface in this way may be referred to as H group passivation treatment.
  • a part of the polysilicon pattern 240 and the insulating layer 300 is removed by a solution containing a hydrogen group.
  • a solution containing a hydrogen group can be.
  • the natural oxide film formed on the polysilicon pattern 240 may be removed by a solution including a hydrogen group.
  • FIG. 8 is a cross-sectional view illustrating a step of forming a silicon seed layer according to an embodiment of the present invention.
  • a silicon seed layer 400 is selectively formed on the surface of the polysilicon pattern 240 exposed by the insulating layer 300. That is, the silicon seed layer 400 is formed on the exposed surface of the polysilicon pattern 240. It is not formed on the exposed surface of the insulating layer 300.
  • silicon seed layers 400 may be formed on the surface of the insulating layer 300 adjacent to the polysilicon pattern 240, but the seed layer 400 formed on the polysilicon pattern 240 may be an insulating layer ( It merely covers a portion of the surface of 300 and may not be formed from the surface of the insulating layer 300.
  • the silicon seed layer 400 may be maintained so that the bonded hydrogen atoms H may be maintained. Can be performed within about 2 hours of formation.
  • FIG. 9 is a conceptual diagram illustrating a cross section in which a silicon seed layer is formed according to an embodiment of the present invention.
  • the hydrogen atoms H bonded on the polysilicon pattern 240 are replaced with silicon atoms Si to form a silicon seed layer 400 on the polysilicon pattern 240. Is formed.
  • the silicon seed layer 400 has a silicon atom (Si) substituted for the hydrogen atom (H) bonded on the polysilicon pattern 240 and a silicon atom (Si) substituted for the hydrogen atom (H). It may include all of the silicon atoms (not shown) bonded to.
  • the silicon seed layer 400 may be formed only on the polysilicon pattern 240 and may not be formed on the insulating layer 300. That is, when the silicon seed layer 400 is formed, the hydrogen atoms H bonded on the polysilicon pattern 240 are replaced with silicon atoms Si, but the hydrogen atoms H bonded on the insulating layer 300. ) May remain the same. Therefore, the silicon seed layer 400 may be formed on the polysilicon pattern 240 with respect to the insulating layer 300.
  • the insulating layer 300 may be formed of, for example, a silicon oxide film or a silicon nitride film.
  • the hydrogen atom (H) may have different bonding energy for bonding, depending on the kind of atoms to be bonded. For example, the bonding energy of the bond of hydrogen-oxygen (HO) is 4.8 eV, the bonding energy of the bond of hydrogen-nitrogen (HN) is 4.0 eV, and the bonding energy of the bond of hydrogen-silicon (H-Si) is 3.3 eV. to be.
  • the bonded hydrogen atoms can be selectively removed. That is, when the silicon precursor is supplied under the appropriate process conditions to form the silicon seed layer 400, the hydrogen-silicon (H-Si) having the lowest bonding energy is separated, and the hydrogen-high bonding energy is relatively high. The bond between nitrogen (HN) or the bond between hydrogen-oxygen (HO) can be maintained.
  • the silicon seed layer 400 may be selectively formed only on the polysilicon pattern 240. Can be.
  • the temperature of the substrate 100 may be maintained at 500 ° C. to 650 ° C.
  • the pressure inside the chamber may be maintained at 5 Torr to 20 Torr to form the silicon seed layer 400.
  • a silicon-based gas may be used as the silicon precursor.
  • the silicon precursor may include SiH 4 , Si 2 H 6 , Si 3 H 8, or Si 4 H 10 .
  • the silicon precursor may be supplied for 20 seconds to 160 seconds at a flow rate of 5sccm to 20sccm.
  • nitrogen (N 2 ) or hydrogen (H 2 ) gas may be supplied together as a carrier gas.
  • the carrier gas may be supplied at a flow rate of 5000 sccm to 30000 sccm.
  • the supply time of the silicon precursor may be reduced. That is, the pressure inside the chamber and the supply time of the silicon precursor may have an inverse relationship.
  • FIG. 10 is a cross-sectional view illustrating a step of forming a metal layer according to an embodiment of the present invention.
  • the metal layer 500 may be formed to cover the substrate 100 on which the silicon seed layer 400 is formed.
  • the metal layer 500 may be made of a refractory metal.
  • the metal layer 500 may be, for example, Ti, Co, or Ni.
  • FIG. 11 is a cross-sectional view illustrating a step of forming a metal silicide layer according to an embodiment of the present invention.
  • a metal silicide layer 600 is formed on a polysilicon pattern 240 by heat-treating the substrate 100 on which the metal layer 500 is formed.
  • the metal silicide layer 600 may be formed by combining metal atoms included in the metal layer 500 and silicon atoms included in the silicon seed layer 400 and the polysilicon pattern 240 in FIG. 10.
  • the metal silicide layer 600 may be formed of, for example, TiSi 2 , CoSi 2, or NiSi.
  • a metal silicide layer 600 having a C54-TiSi 2 phase having a lower specific resistance than C49-TiSi 2 may be formed.
  • the metal layer is Co
  • the metal silicide layer 600 made of CoSi 2 having a lower specific resistance than Co 2 Si or CoSi may be formed.
  • the metal layer is Ni
  • the metal silicide layer 600 made of NiSi having a lower specific resistance than NiSi 2 may be formed.
  • the metal silicide layer 600 may be formed to cover more of the top surface of the polysilicon pattern 400.
  • a flash cell such as the multilayer structure 200 is included between the polysilicon pattern 400 and the substrate 100, a high voltage is required. Therefore, as the metal silicide layer 600 covers the upper surface of the polysilicon pattern 400 more, the voltage drop may be minimized.
  • the data may have stable program / erase characteristics.
  • FIG. 12 is a cross-sectional view illustrating a step of removing a remaining metal layer according to an embodiment of the present invention.
  • the metal silicide layer 600 is formed and the remaining metal layer 500 is removed.
  • an etching process having an etch selectivity with respect to the metal silicide layer 600 and the insulating layer 300 may be used.
  • Secondary heat treatment may be optionally performed as necessary. Secondary heat treatment may be used to further reduce the resistivity of the formed metal silicide layer 600. For example, when the metal silicide layer 600 is Ti-silicide, secondary heat treatment may be performed to change all phases other than C54-TiSi 2 , such as C49-TiSi 2 , into the C54-TiSi 2 phase. In this case, the secondary heat treatment may be performed at a higher temperature than the heat treatment process described with reference to FIG. 11.
  • secondary heat treatment may be performed to change all phases other than CoSi 2 , such as Co 2 Si or CoSi, into a CoSi 2 phase.
  • the secondary heat treatment may be performed at a higher temperature than the heat treatment process described with reference to FIG. 11.
  • the metal silicide layer 600 is Ni-silicide
  • phases other than NiSi such as Ni 3 Si, Ni 31 Si 12 , Ni 5 Si 2 , Ni 2 Si, and Ni 3 Si 2 remain.
  • secondary heat treatment may be performed to change them into the NiSi phase.
  • a relatively low temperature heat treatment may be performed as compared to the case of Ti-silicide or Co-silicide described above so that no NiSi 2 phase is formed.
  • the present invention can be applied to various types of semiconductor manufacturing processes such as deposition processes.

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Abstract

금속 실리사이드층을 포함하는 반도체 소자의 제조 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 폴리실리콘 패턴이 형성된 기판 상에 폴리실리콘 패턴이 노출되도록 절연층을 형성하는 단계, 절연층에 대하여 선택적으로 노출된 폴리실리콘 패턴 상에 실리콘 시드층을 형성하는 단계, 실리콘 시드층이 형성된 기판 상에 금속층을 형성하는 단계 및 금속층이 형성된 기판을 열처리하여 금속 실리사이드층을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 금속 실리사이드층을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 고집적화 및 고성능화가 요구되며, 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 그러나 반도체 소자의 고집적화를 위하여 미세 구조를 실현하기에는 어려움을 겪고 있다.
예를 들어, 미세 구조를 실현하기 위해서는 디자인 룰을 감소시킬 경우, 도전성 패턴의 전기 저항이 증가하여 원하는 특성을 얻기에 어려움을 겪고 있다.
본 발명의 기술적 과제는 상기한 종래의 문제점을 해결하기 위한 것으로, 금속 실리사이드층을 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부한 도면으로부터 보다 명확해질 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 폴리실리콘 패턴이 형성된 기판 상에 상기 폴리실리콘 패턴이 노출되도록 절연층을 형성하는 단계, 상기 절연층에 대하여 선택적으로 상기 노출된 폴리실리콘 패턴 상에 실리콘 시드층을 형성하는 단계, 상기 실리콘 시드층이 형성된 상기 기판 상에 금속층을 형성하는 단계 및 상기 금속층이 형성된 상기 기판을 열처리하여 금속 실리사이드층을 형성하는 단계를 포함한다.
상기 실리콘 시드층을 형성하는 단계 전에, 상기 절연층이 형성된 기판을 수소기를 포함하는 용액을 사용하여 전처리(pre-treatment)하는 단계를 더 포함할 수 있다.
상기 전처리하는 단계는, 상기 기판 상에 노출된 절연층 및 폴리실리콘 패턴 상에 수소 원자가 본딩되도록 할 수 있다.
상기 수소기를 포함하는 용액은, HF 용액, DHF(diluted hydrogen fluoride) 용액 및 BOE(Buffered Oxide Etchant)용액을 포함하는 군으로부터 선택된 하나 이상의 용액일 수 있다.
상기 절연층을 형성하는 단계는, 기판 상에 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴을 덮도록 상기 기판 상에 절연물질을 형성하는 단계 및 상기 폴리실리콘 패턴을 노출되도록 상기 절연물질을 일부 제거하는 단계를 포함할 수 있다.
상기 실리콘 시드층을 형성하는 단계는, 상기 기판이 로딩된 챔버의 내부에 SiH4, Si2H6, Si3H8 및 Si4H10을 포함하는 군으로부터 선택된 하나 이상의 소스가스를 공급할 수 있다.
상기 실리콘 시드층을 형성하는 단계는, 상기 기판의 온도를 500℃ 내지 650℃로 유지할 수 있다.
상기 실리콘 시드층을 형성하는 단계는, 상기 챔버 내부의 압력을 5Torr 내지 20Torr로 유지할 수 있다.
상기 금속층은 Ti, Co 및 Ni을 포함하는 군으로부터 선택된 하나 이상의 금속일 수 있다.
상기 금속 실리사이드층을 형성하는 단계 후에, 잔류한 상기 금속층을 제거하는 단계를 더 포함할 수 있다.
상기 절연층은, 산화물 또는 질화물로 이루어질 수 있다.
상기 실리콘 시드층을 형성하는 단계는, 상기 절연층 및 폴리실리콘 패턴 상에 본딩된 수소 원자 중, 상기 폴리실리콘 패턴 상에 본딩된 수소 원자만을 선택적으로 실리콘 원자로 대체할 수 있다.
상기 실리콘 시드층을 형성하는 단계는, 수소와 산소 또는 수소와 질소 사이의 본딩 에너지와 수소와 실리콘 사이의 본딩 에너지의 차이를 이용하여 상기 노출된 폴리실리콘 패턴 상에 선택적으로 상기 실리콘 시드층을 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 전압의 손실을 최소화하여, 반도체 소자가 안정된 특성을 가지도록 할 수 있다. 특히, 반도체 소자가 플래시 셀을 포함하는 비휘발성 메모리 소자인 경우 플래시 셀들에 전력 강하가 최소화된 전압을 공급하여 안정적인 데이터의 프로그램/소거 특성을 가질 수 있다.
특히 이를 위하여, 금속 실리사이드층이 폴리실리콘 패턴의 상면을 더 많이 덮도록 형성하여, 금속 실리사이드층 및 폴리실리콘 패턴이 이루는 도전성 패턴에서 발생할 수 있는 전력 강하를 더욱 최소화할 수 있다.
도 1은 본 발명의 실시 에에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 반도체 제조 장치를 나타내는 개략적인 단면도이다.
도 3은 본 발명의 실시 예에 따른 폴리실리콘 패턴을 형성하는 단계를 나타내는 단면도이다.
도 4는 본 발명의 실시 예에 따른 절연물질을 형성한 단계를 나타내는 단면도이다.
도 5는 본 발명의 실시 예에 따른 절연층을 형성한 단계를 나타내는 단면도이다.
도 6은 본 발명의 실시 예에 따른 절연층이 형성된 기판 상을 전처리하는 단계를 나타내는 단면도이다.
도 7은 본 발명의 실시 예에 따른 절연층이 형성된 기판 상을 전처리한 단면을 나타내는 개념도이다.
도 8은 본 발명의 실시 예에 따른 실리콘 시드층을 형성하는 단계를 나타내는 단면도이다.
도 9는 본 발명의 실시 예에 따른 실리콘 시드층이 형성된 단면을 나타내는 개념도이다.
도 10은 본 발명의 실시 예에 따른 금속층을 형성한 단계를 나타내는 단면도이다.
도 11은 본 발명의 실시 예에 따른 금속 실리사이드층을 형성한 단계를 나타내는 단면도이다.
도 12는 본 발명의 실시 예에 따른 잔류한 금속층을 제거하는 단계를 나타내는 단면도이다.
다음에, 본 발명의 기술적 사상에 의한 실시 예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나 본 발명의 기술적 사상에 의한 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 기술적 사상에 의한 실시 예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 첨부 도면들에서, 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 첨부 도면에서의 다양한 요소들과 영역들은 개략적으로 그려진 것이다. 따라서 본 발명은 첨부 도면들에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 실시 에에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 1을 참조하면, 기판을 준비한다(S10). 상기 기판에는 반도체 소자를 형성하기 위한 개별 구성 요소들이 더 포함될 수 있다. 예를 들면, 상기 기판에는 웰 영역, 소자 분리막에 의하여 한정되는 활성 영역 등이 포함될 수 있다.
상기 기판 상에 폴리실리콘 패턴을 형성한다(S110). 상기 폴리실리콘 패턴 하부에는 다른 층이 함께 패턴을 이루도록 형성될 수 있다. 즉, 상기 기판 상에는 폴리실리콘을 포함하는 다층 구조의 패턴이 형성될 수 있다. 상기 다층 구조의 패턴은 예를 들면, 터널링 절연층 패턴, 전하저장층 패턴, 블로킹 절연층 패턴 및 폴리실리콘 패턴을 포함할 수 있다.
상기 다층 구조의 패턴을 형성하기 위하여, 상기 기판 상에 터널링 절연층, 전하저장층, 블로킹 절연층 및 폴리실리콘층을 순차적으로 적층한 후, 포토리소그래피 공정 및 식각 공정을 수행할 수 있다.
상기 기판 상에 상기 폴리실리콘 패턴이 노출되도록 절연층을 형성한다(S120). 상기 폴리실리콘 패턴을 노출하기 위하여, 상기 폴리실리콘 패턴을 덮는 절연물질을 형성한 후, 상기 폴리실리콘 패턴이 노출되도록 상기 절연물질을 일부 제거한다. 이때, 상기 폴리실리콘 패턴 이외의 다른 층, 즉, 상기 기판, 상기 블로킹 절연층 패턴 등을 노출되지 않도록 상기 절연물질을 잔류시킬 수 있다.
이후, 상기 폴리실리콘 패턴을 노출시키는 상기 절연층이 형성된 상기 기판 상을 수소기가 포함된 용액으로 전처리한다(S130) 상기 수소기가 포함된 용액은 HF 용액, DHF(diluted hydrogen fluoride) 용액 또는 BOE(Buffered Oxide Etchant)용액일 수 있다. 상기 수소기가 포함된 용액으로 전처리를 하면, 상기 폴리실리콘 패턴 및 상기 절연층 상에 수소 원자가 본딩될 수 있다.
이후, 상기 폴리실리콘 패턴 상에 실리콘 시드층을 형성한다(S140). 상기 실리콘 시드층을 형성하기 위하여, 상기 폴리실리콘 패턴 상에 본딩된 수소 원자만을 선택적으로 실리콘 원자로 대체할 수 있다.
상기 실리콘 시드층이 형성된 기판 상에 금속층을 형성한다(S150). 금속층은 예를 들면 내화성 금속으로 이루어질 수 있다.
상기 금속층이 형성된 기판을 열처리하여, 상기 금속층을 상기 실리콘 시드층 및 상기 폴리실리콘 패턴과 반응하여 금속 실리사이드층으로 형성한다(S160). 이후 상기 금속실리사이드층으로 반응되고 남은 잔류 금속층을 제거한다(S170). 그 결과 상기 폴리실리콘 패턴 상에 상기 금속 실리사이드층이 형성된다.
이후, 선택적으로 2차 열처리를 하여, 상기 금속 실리사이드층을 더욱 치밀화할 수 있다(S180).
도 2는 본 발명의 실시 예에 따른 반도체 소자를 제조하기 위한 반도체 제조 장치를 나타내는 개략적인 단면도이다.
도 2를 참조하면, 반도체 제조 장치(10)의 챔버(11) 내에 반응 가스가 도입되기 위한 도입부(12)가 형성된다. 도입부(12)에 의해 도입된 반응 가스는 샤워헤드(13)를 통해 챔버(11) 내부로 분사될 수 있다.
증착의 대상이 되는 기판(100)가 척(14)상에 놓여지게 되는데, 이러한 척(14)은 척지지대(16)에 의해 지지되게 된다. 척(14)은 필요한 경우, 기판(100)에 열을 가하여, 기판(100)이 소정의 온도를 가지도록 할 수 있다. 이러한 장치에 의해 증착이 수행되고 나서는 배출부(17)에 의해 배출되게 된다.
*반도체 제조 장치(10)는 도 1에서 전술한 시드층 형성(S140) 및 금속층 형성(S150)에 사용될 수 있다. 또는 반도체 제조 장치(10)는 도 1에서 전술한 시드층 형성(S140)에 사용될 수 있다.
반도체 제조 장치(10)는 예를 들면, 화학 기상 증착(CVD, Chemical Vapor Deposition) 장치일 수 있다.
도 3은 본 발명의 실시 예에 따른 폴리실리콘 패턴을 형성하는 단계를 나타내는 단면도이다.
도 3을 참조하면, 기판(100) 상에 폴리실리콘 패턴(240)을 형성한다. 기판(100)은 예를 들면, 실리콘 또는 화합물 반도체 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 또는 기판(100)은 글라스, 금속, 세라믹, 석영과 같은 반도체와 다른 기판 물질 등이 포함될 수 있다.
기판(100) 상에는 폴리실리콘 패턴(240)과 함께 기판(100)과 폴리실리콘 패턴(240) 사이에 배치되도록 터널링 절연층 패턴(210), 전하저장층 패턴(220) 및 블로킹 절연층 패턴(230)을 함께 형성하여 다층 구조(200)를 형성할 수 있다.
터널링 절연층 패턴(210)은 예를 들면, 실리콘 산화막, 고유전율을 가지는 절연막, 고유전율을 가지는 금속 산화막 또는 이들의 조합일 수 있다. 전하저장층 패턴(220)에 저장될 전하는 기판(100)으로부터 터널링 절연층 패턴(210)을 통하여 전달될 수 있다. 이때, 전하저장층 패턴(220)에 저장될 전하는 터널링 절연층 패턴(210)을 열전자 또는 F-N 터널링에 의하여 통과할 수 있다.
전하저장층 패턴(220)은 도전체 또는 트랩형 절연층일 수 있다. 전하저장층 패턴(220)이 도전체인 경우, 이후에 형성될 반도체 소자는 통상의 플래시 메모리일 수 있다. 전하저장층 패턴이 도전체인 경우, 전하저장층 패턴(220)은 폴리실리콘으로 이루어질 수 있다. 전하저장층 패턴(220)이 트랩형 절연층인 경우, 이후에 형성될 반도체 소자는 전하 트랩형 플래시(CTF, Charge Trap Flash)일 수 있다. 전하저장층 패턴이 트랩형 절연층인 경우, 전하저장층 패턴(220)은 질화물을 포함할 수 있다.
블로킹 절연층 패턴(230)은 전하저장층 패턴(220)에 저장된 전하가 폴리실리콘 패턴(240)으로 유출되지 않도록 전하를 차단할 수 있다. 블로킹 절연층 패턴(230)은 터널링 절연층 패턴(210)과의 캐패시터 커플링 및 절연 특성을 고려하여 그 물질 및 두께가 결정될 수 있다. 블로킹 절연층 패턴(230)은 고유전율을 가지는 전열막, 실리콘 산화막, 고유전율을 가지는 금속 산화막 또는 이들의 조합일 수 있다.
폴리실리콘 패턴(240)은 이후에 형성될 반도체 소자가 비휘발성 메모리 소자일 경우, 게이트 전극의 역할을 할 수 있다.
터널링 절연층 패턴(210), 전하저장층 패턴(220), 블로킹 절연층 패턴(230) 및 폴리실리콘 패턴(240)을 형성하기 위하여, 터널링 전하층(미도시), 전하저장층(미도시), 블로킹 절연층(미도시) 및 폴리실리콘층(미도시)을 형성한 후, 포토리소그래피 공정 및 식각 공정을 수행할 수 있다.
도 4는 본 발명의 실시 예에 따른 절연물질을 형성한 단계를 나타내는 단면도이다.
도 4를 참조하면, 폴리실리콘 패턴(240)이 형성된 기판(100) 상에 폴리실리콘 패턴(240)을 모두 덮도록 절연물질(300a)을 형성한다. 절연물질(300a)은 예를 들면, 실리콘 산화막 또는 실리콘 질화막으로 이루어질 수 있다.
도 5는 본 발명의 실시 예에 따른 절연층을 형성한 단계를 나타내는 단면도이다.
도 4 및 도 5를 함께 참조하면, 절연물질(300a)을 일부 제거하여 절연층(300)을 형성한다. 절연층(300)을 형성하기 위하여, 절연물질(300a)을 형성한 후 에치백(etch-back) 공정을 수행할 수 있다. 또는 절연층(300)을 형성하기 위하여, 절연물질(300a)을 형성한 후 화학적 기계적 평탄화(CMP, Chemical Mechanical Polishing)과 같은 평탄화 공정을 수행할 수 있다.
절연층(300)을 형성하기 위하여 에치백 공정을 수행하는 경우, 절연층(300)은 위치에 따라서 단차를 가질 수 있다. 절연층(300)은 예를 들어, 다층 구조(200)에 인접한 부분이 다층 구조(200) 사이의 중간 부분에 비하여 두껍게 형성될 수 있다. 또한 절연층(300)에 의하여 폴리실리콘 패턴(240)의 측면 일부와 상면이 노출될 수 있다.
절연층(300)을 형성하기 위하여 화학적 기계적 평탄화를 수행하는 경우, 도시하지는 않았으나, 절연층(300)은 기판(100)의 상면에 대하여 동일한 두께를 가질 수 있다. 절연층(300)은 예를 들면, 다층 구조(200)과 동일하거나 유사한 두께를 가질 수 있다. 또한 절연층(300)에 의하여 폴리실리콘 패턴(240)의 상면만이 노출될 수 있다.
도 6은 본 발명의 실시 예에 따른 절연층이 형성된 기판 상을 전처리하는 단계를 나타내는 단면도이다.
도 6을 참조하면, 절연층(300)이 형성된 기판(100) 상을 수소기를 포함하는 용액을 사용하여 전처리(pre-treatment)한다. 상기 수소기를 포함하는 용액은 예를 들면, HF 용액, DHF(diluted hydrogen fluoride) 용액 또는 BOE(Buffered Oxide Etchant)용액일 수 있다.
도 7은 본 발명의 실시 예에 따른 절연층이 형성된 기판 상을 전처리한 단면을 나타내는 개념도이다.
도 7을 참조하면, 폴리실리콘 패턴(240)이 노출되도록 절연층(300)이 형성된 기판 상을 수소기를 포함하는 용액으로 전처리를 하면, 폴리실리콘 패턴(240) 및 절연층(300)의 노출된 표면 상에 수소 원자(H)가 본딩된다.
즉, 폴리실리콘 패턴(240)이 포함하는 실리콘 원자(Si) 중 표면에 노출된 것들이 4가 결합을 만족시키기 위하여 수소 원자(H)가 본딩된다. 또한 절연층(300)이 포함하는 산소 원소(O) 또는 질소 원자(N) 중 표면에 노출된 것들이 수소 원자(H)와 본딩된다. 이와 같이 노출된 표면 상에 수소 원자(H)를 본딩하는 것을 H기 패시베이션 처리라 호칭할 수 있다.
수소 원자(H)가 폴리실리콘 패턴(240) 및 절연층(300)의 노출된 표면에 본딩되기 위하여, 폴리실리콘 패턴(240) 및 절연층(300)의 일부가 수소기를 포함하는 용액에 의하여 제거될 수 있다. 또는 폴리실리콘 패턴(240) 상에 형성된 자연 산화막이 수소기를 포함하는 용액에 의하여 제거될 수 있다.
도 8은 본 발명의 실시 예에 따른 실리콘 시드층을 형성하는 단계를 나타내는 단면도이다.
도 8을 참조하면, 절연층(300)에 의하여 노출된 폴리실리콘 패턴(240)의 표면 상에 선택적으로 실리콘 시드층(400)이 형성된다. 즉 실리콘 시드층(400)은 폴리실리콘 패턴(240)의 노출된 표면 상에는 형성되나. 절연층(300)의 노출된 표면 상에는 형성되지 않는다.
다만, 폴리실리콘 패턴(240)과 인접한 절연층(300)의 표면에는 일부 실리콘 시드층(400)이 형성될 수 있으나, 이는 폴리실리콘 패턴(240) 상에 형성된 시드층(400)이 절연층(300)의 표면을 일부 가리는 것에 불과하며, 절연층(300)의 표면으로부터 형성된 것은 아닐 수 있다.
도 6에서 전술한 절연층(300)이 형성된 기판(100) 상을 수소기를 포함하는 용액을 사용한 전처리(pre-treatment)는 본딩된 수소 원자(H)가 유지될 수 있도록, 실리콘 시드층(400)을 형성하기 약 2시간 이내에 수행할 수 있다.
도 9는 본 발명의 실시 예에 따른 실리콘 시드층이 형성된 단면을 나타내는 개념도이다.
도 7 및 도 9를 함께 참조하면, 폴리실리콘 패턴(240) 상에 본딩된 수소 원자(H)들이 실리콘 원자(Si)로 대체되어, 폴리실리콘 패턴(240) 상에 실리콘 시드층(400)이 형성된다. 실리콘 시드층(400)은 도시된 것과 같이, 폴리실리콘 패턴(240) 상에 본딩된 수소 원자(H)를 대체한 실리콘 원자(Si) 및 수소 원자(H)를 대체한 실리콘 원자(Si) 상에 결합된 실리콘 원자(미도시)를 모두 포함할 수 있다.
실리콘 시드층(400)은 폴리실리콘 패턴(240) 상에만 형성되고, 절연층(300) 상에는 형성되지 않을 수 있다. 즉, 실리콘 시드층(400)이 형성된 경우, 폴리실리콘 패턴(240) 상에 본딩된 수소 원자(H)들은 실리콘 원자(Si)로 대체되나, 절연층(300) 상에 본딩된 수소 원자(H)들은 그대로 유지될 수 있다. 따라서 실리콘 시드층(400)은 절연층(300)에 대하여 선택적으로 폴리실리콘 패턴(240) 상에 형성될 수 있다.
절연층(300)은 예를 들면, 실리콘 산화막 또는 실리콘 질화막으로 이루어질 수 있다. 수소 원자(H)는 본딩되도록 결합되는 원자의 종류에 따라서, 결합을 위한 본딩 에너지(Bonding Energy)가 다를 수 있다. 예를 들어, 수소-산소(H-O)의 결합의 본딩 에너지는 4.8eV, 수소-질소(H-N)의 결합의 본딩 에너지는 4.0eV, 수소-실리콘(H-Si)의 결합의 본딩 에너지는 3.3eV이다.
따라서, 실리콘 시드층을 형성시키기 위한 공정 조건을 조절하면, 본딩된 수소 원자를 선택적으로 제거할 수 있다. 즉, 실리콘 시드층(400)을 형성하기 위하여 적절한 공정 조건에서 실리콘 전구체를 공급하면, 가장 본딩 에너지가 낮은 수소-실리콘(H-Si) 사이의 결합은 분리시키면서, 상대적으로 본딩 에너지가 높은 수소-질소(H-N) 사이의 결합 또는 수소-산소(H-O) 사이의 결합은 유지시킬 수 있다.
이를 통하여, 가장 본딩 에너지가 낮은 수소-실리콘(H-Si) 사이의 결합만 분리하는 공정 조건에서 실리콘 전구체를 공급하면, 폴리실리콘 패턴(240) 상에만 선택적으로 실리콘 시드층(400)을 형성할 수 있다.
실리콘 시드층(400)을 형성하기 위하여, 예를 들면 기판(100) 온도는 500℃ 내지 650℃로 유지시킬 수 있다. 또한 실리콘 시드층(400)을 형성하기 위하여 챔버 내부의 압력은 5Torr 내지 20Torr로 유지시킬 수 있다.
실리콘 시드층(400)을 형성하기 위하여, 실리콘 전구체로 실리콘 계열(Silicon-based)의 가스를 사용할 수 있다. 상기 실리콘 전구체는 예를 들면, 실리콘 계열 가스는 SiH4, Si2H6, Si3H8 또는 Si4H10을 포함할 수 있다. 상기 실리콘 전구체는 5sccm 내지 20sccm의 유량으로 20초 내지 160초 동안 공급할 수 있다. 상기 실리콘 전구체를 공급하기 위하여 캐리어 가스로 질소(N2) 또는 수소(H2) 가스가 함께 공급될 수 있다. 상기 캐리어 가스는 5000sccm 내지 30000sccm의 유량으로 공급할 수 있다.
살리콘 시드층(400)을 형성하는 동안의 챔버 내부의 압력을 증가하는 경우, 상기 실리콘 전구체의 공급 시간을 감소시킬 수 있다. 즉, 챔버 내부의 압력 및 상기 실리콘 전구체의 공급 시간은 반비례 관계를 가질 수 있다.
도 10은 본 발명의 실시 예에 따른 금속층을 형성한 단계를 나타내는 단면도이다.
도 10을 참조하면, 실리콘 시드층(400)이 형성된 기판(100)을 덮도록 금속층(500)을 형성할 수 있다. 금속층(500)을 내화성 금속으로 이루어질 수 있다. 금속층(500)은 예를 들면, Ti, Co 또는 Ni일 수 있다.
도 11은 본 발명의 실시 예에 따른 금속 실리사이드층을 형성한 단계를 나타내는 단면도이다.
도 11을 참조하면, 금속층(500)이 형성된 기판(100)을 열처리하여 폴리실리콘 패턴(240) 상에 금속 실리사이드층(600)을 형성한다. 금속 실리사이드층(600)은 금속층(500)에 포함되는 금속 원자와 도 10에 실리콘 시드층(400) 및 폴리실리콘 패턴(240)에 포함되는 실리콘 원자가 결합하여 형성될 수 있다.
금속 실리사이드층(600)을 형성하기 위하여 RTP(Rapid Thermal Processing) 공정과 같은 열처리 공정이 수행될 수 있다. 금속 실리사이드층(600)은 예를 들면, TiSi2, CoSi2 또는 NiSi으로 이루어질 수 있다.
금속층(500)이 Ti인 경우, C49-TiSi2보다 비저항이 낮은 C54-TiSi2 상을 가지는 금속 실리사이드층(600)을 형성할 수 있다. 또는 금속층이 Co인 경우, Co2Si 또는 CoSi보다 비저항이 낮은 CoSi2로 이루어지는 금속 실리사이드층(600)을 형성할 수 있다. 또는 금속층이 Ni인 경우, NiSi2보다 비저항이 낮은 NiSi로 이루어지는 금속실리사이드층(600)을 형성할 수 있다.
도 10에서 보인 실리콘 시드층(400)을 형성한 경우, 금속 실리사이드층(600)이 폴리실리콘 패턴(400)의 상면을 더 많이 덮도록 형성할 수 있다. 폴리실리콘 패턴(400)과 기판(100) 사이에 다층 구조(200)와 같은 플래시 셀이 포함되는 경우, 높은 전압이 요구된다. 따라서 금속 실리사이드층(600)이 폴리실리콘 패턴(400)의 상면을 더 많이 덮을수록, 전압 강하가 최소화될 수 있다. 이를 통하여 NAND 플래시와 같이, 동일한 폴리실리콘 패턴(400)을 통하여 많은 플래시 셀이 연결되는 반도체 소자에 있어서, 안정적인 데이터의 프로그램/소거 특성을 가질 수 있다.
도 12는 본 발명의 실시 예에 따른 잔류한 금속층을 제거하는 단계를 나타내는 단면도이다.
도 11 및 도 12를 함께 참조하면, 금속 실리사이드층(600)을 형성하고 남은 잔류한 금속층(500)을 제거한다. 잔류한 금속층(500)을 제거하기 위하여, 금속 실리사이드층(600) 및 절연층(300)에 대하여 식각 선택비를 가지는 식각 공정이 사용될 수 있다.
이를 통하여, 기판(100) 상에는 절연층(300)에 대하여 금속 실리사이드층(600) 및 폴리실리콘 패턴(400)만이 노출될 수 있다.
이후, 필요에 따라서 선택적으로 2차 열처리를 수행할 수 있다. 2차 열처리는 형성된 금속 실리사이드층(600)의 비저항(resistivity)을 더욱 감소시키기 위하여 사용될 수 있다. 예를 들어, 금속 실리사이드층(600)이, Ti-실리사이드인 경우, C49-TiSi2와 같은 C54-TiSi2 외의 상들을 모두 C54-TiSi2 상으로 변화시키기 위하여 2차 열처리를 수행할 수 있다. 이 경우, 2차 열처리는 도 11에서 설명한 열처리 공정보다 높은 온도에서 수행될 수 있다.
또는 예를 들면, 금속 실리사이드층(600)이 Co-실리사이드인 경우, Co2Si 또는 CoSi와 같은 CoSi2 외의 상들을 모두 CoSi2 상으로 변화시키기 위하여 2차 열처리를 수행할 수 있다. 이 경우, 2차 열처리는 도 11에서 설명한 열처리 공정보다 높은 온도에서 수행될 수 있다.
다만, 예를 들면, 금속 실리사이드층(600)이 Ni-실리사이드인 경우, Ni3Si, Ni31Si12, Ni5Si2, Ni2Si, Ni3Si2와 같은 NiSi 이외의 상들이 잔류하는 경우, 이들을 NiSi 상으로 변화시키기 위하여 2차 열처리를 수행할 수 있다. 그러나, 이 경우 NiSi2 상이 형성되지 않도록 전술한 Ti-실리사이드 또는 Co-실리사이드의 경우에 비하여 상대적으로 저온의 열처리가 수행될 수 있다.
본 발명을 바람직한 실시예들을 통하여 상세하게 설명하였으나, 이와 다른 형태의 실시예들도 가능하다. 그러므로, 이하에 기재된 청구항들의 기술적 사상과 범위는 바람직한 실시예들에 한정되지 않는다.
본 발명은 증착공정과 같은 다양한 형태의 반도체 제조공정에 응용될 수 있다.

Claims (13)

  1. 폴리실리콘 패턴이 형성된 기판 상에 상기 폴리실리콘 패턴이 노출되도록 절연층을 형성하는 단계;
    상기 절연층에 대하여 선택적으로, 상기 노출된 폴리실리콘 패턴 상에 실리콘 시드층을 형성하는 단계;
    상기 실리콘 시드층이 형성된 상기 기판 상에 금속층을 형성하는 단계; 및
    상기 금속층이 형성된 상기 기판을 열처리하여 금속 실리사이드층을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 실리콘 시드층을 형성하는 단계 전에,
    상기 절연층이 형성된 기판을 수소기를 포함하는 용액을 사용하여 전처리(pre-treatment)하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 전처리하는 단계는,
    상기 기판 상에 노출된 절연층 및 폴리실리콘 패턴 상에 수소 원자가 본딩되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2 항에 있어서,
    상기 수소기를 포함하는 용액은, HF 용액, DHF(diluted hydrogen fluoride) 용액 및 BOE(Buffered Oxide Etchant)용액을 포함하는 군으로부터 선택된 하나 이상의 용액인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 절연층을 형성하는 단계는,
    기판 상에 폴리실리콘 패턴을 형성하는 단계;
    상기 폴리실리콘 패턴을 덮도록 상기 기판 상에 절연물질을 형성하는 단계; 및
    상기 폴리실리콘 패턴을 노출되도록 상기 절연물질을 일부 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 실리콘 시드층을 형성하는 단계는,
    상기 기판이 로딩된 챔버의 내부에 SiH4, Si2H6, Si3H8 및 Si4H10을 포함하는 군으로부터 선택된 하나 이상의 소스가스를 공급하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 실리콘 시드층을 형성하는 단계는,
    상기 기판의 온도를 500℃ 내지 650℃로 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제6 항에 있어서,
    상기 실리콘 시드층을 형성하는 단계는,
    상기 챔버 내부의 압력을 5Torr 내지 20Torr로 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 금속층은 Ti, Co 및 Ni을 포함하는 군으로부터 선택된 하나 이상의 금속인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1 항에 있어서,
    상기 금속 실리사이드층을 형성하는 단계 후에,
    잔류한 상기 금속층을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제3 항에 있어서,
    상기 절연층은,
    산화물 또는 질화물로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제10 항에 있어서,
    상기 실리콘 시드층을 형성하는 단계는,
    상기 절연층 및 폴리실리콘 패턴 상에 본딩된 수소 원자 중, 상기 폴리실리콘 패턴 상에 본딩된 수소 원자만을 선택적으로 실리콘 원자로 대체하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 실리콘 시드층을 형성하는 단계는,
    수소와 산소 또는 수소와 질소 사이의 본딩 에너지와 수소와 실리콘 사이의 본딩 에너지의 차이를 이용하여 상기 노출된 폴리실리콘 패턴 상에 선택적으로 상기 실리콘 시드층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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