[go: up one dir, main page]

CN101005022A - 形成半导体设备的绝缘层的方法 - Google Patents

形成半导体设备的绝缘层的方法 Download PDF

Info

Publication number
CN101005022A
CN101005022A CNA200710004249XA CN200710004249A CN101005022A CN 101005022 A CN101005022 A CN 101005022A CN A200710004249X A CNA200710004249X A CN A200710004249XA CN 200710004249 A CN200710004249 A CN 200710004249A CN 101005022 A CN101005022 A CN 101005022A
Authority
CN
China
Prior art keywords
silicon
nitride layer
process chamber
thermal oxidation
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA200710004249XA
Other languages
English (en)
Inventor
金俊锡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101005022A publication Critical patent/CN101005022A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H10P14/69433—
    • H10P14/60—
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C8/00—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals
    • C23C8/06—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using gases
    • C23C8/34—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using gases more than one element being applied in more than one step
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C8/00—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals
    • C23C8/06—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using gases
    • C23C8/36—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using gases using ionised gases, e.g. ionitriding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
    • H10D64/01344—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H10P14/6322—
    • H10P14/69215—
    • H10P14/6309—
    • H10P14/6316—
    • H10P14/6319—
    • H10P14/6927—

Landscapes

  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开了一种形成半导体设备的绝缘层的方法。在工艺室中的硅基底上形成绝缘层的方法包括的步骤为：在硅基底上形成氮化物层；此后，对硅基底和氮化物层执行热氧化工艺，其中，热氧化工艺产生渗透到氮化物层中的激发的氧自由基，从而在氮化物层和硅基底之间形成下氧化硅层，在氮化物层的上表面上同时形成上氧化硅层。

Description

形成半导体设备的绝缘层的方法
本申请要求于2006年1月20日提交的第10-2006-0006082号韩国专利申请的权益，其公开通过引用被完全包含于此。
技术领域
本发明的实施例涉及一种制造半导体设备的方法。更具体地讲，本发明的实施例涉及一种形成半导体设备的绝缘层的方法。
背景技术
半导体存储设备发展的特点在于在很大程度上数据存储容量增大且操作速度更快，因此集成密度更大。更紧密集成的半导体设备必须需要更小的设计规则(例如，布局几何形状和相应的分离距离)。越来越小的设计规则给负责当代半导体设备制造的工程师带来了严峻的困难。例如，新兴的设计规则是对传统光刻设备和相关工艺的分辨能力的挑战。由于余量减小导致很可能增大未对准性。结果，威胁到半导体设备的可靠性和良品率。
由于集成密度增加，所以当代半导体设备中可以利用的基底表面积日益不足。这种不足已经通过增加使用垂直(相对于假定水平设置的基底的原始表面)堆叠或层叠的组件得到了解决。一系列与多层结构有关的制造技术采用适于使用金属接触窗(via contact)来连接叠置的金属层的所谓“双层”工艺，以及采用适于将两个或更多个晶体管以垂直布置的方式堆叠在半导体基底上的所谓“堆叠晶体管”工艺。
这些技术迅速应用在静态随机存取存储器(SRAM)领域中。SRAM的优点在于用在高性能计算机中的高容量高速缓冲存储器上。SRAM采用相对低的功耗操作，但是尽管如此却有相对高的输入/输出数据传输速度。然而，由于SRAM是每个存储器单元具有六个晶体管的普通结构，所以与其它存储器类型相比，在紧密地实现SRAM方面存在相当大的困难。因此，双层工艺和堆叠晶体管工艺通常用来减小SRAM的每一存储器单元尺寸的内在大小。因此，传统的SRAM结构通常包括多个垂直堆叠的晶体管。
有效的绝缘层是成功实现堆叠的多层半导体设备的关键。绝缘层必须在相邻的导电组件(例如，电路图案、导电层或者导电元件)之间提供足够的绝缘。受当代设计规则的影响，随着相邻导电组件之间的分离距离持续减小，提供足够的绝缘越来越困难。然而，半导体设备的电学性能取决于绝缘层的绝缘性质，所述绝缘层防止相邻导电组件之间的电短路。
绝缘层可以用在半导体设备的许多不同方面，例如，限定有源区和场区的隔离层、栅极氧化物层以及包含各种绝缘材料的绝缘层等。在涉及适于用在非永久性存储器设备中的普通MOSFET结构的一个实施例中，由绝缘层形成并位于半导体基底和栅电极之间的栅极氧化物层在源区和漏区之间有效地形成导电沟道方面起着重要的作用。因此，通常使用能够进一步增加介电常数的由氧化物层-氮化物层-氧化物层(被称作ONO层)组成的堆叠结构来形成栅极氧化物层，而不是采用单层的氧化物形成栅极氧化物层。另外，除了MOSFET之外，ONO层还可以用在非易失性存储器设备(例如，闪速存储器)中，作为浮动栅极和控制栅极之间的中间层绝缘层。
现在，将参照图1A至图1C来描述形成ONO绝缘层的传统方法。
参照图1A，利用适于沉积氧化物层的第一化学气相沉积(CVD)工艺在半导体基底10(例如，由硅形成的基底)上形成第一氧化物层12。参照图1B，接着执行第二CVD工艺，以在第一氧化物层12上形成氮化物层14。参照图1C，执行第一CVD工艺(或者适于形成氧化物层的其它CVD工艺)，以在氮化物层14上形成第二氧化物层16。这种层的组合形成了具有ONO结构的绝缘层。
然而，当利用如图1A至图1C所示的传统CVD工艺在半导体基底10上形成氧化物层12和16以及氮化物层14时，在基底10和第一氧化物层12之间的界面“A”处通常产生大量的缺陷。
理想地，当(硅)氧化物层形成在硅基底上时，在一个硅原子和两个相邻的氧原子之间将均匀地形成共价键(即，形成在两个原子之间共用成对电子的化学键)。然而，实际发生情况和理想情况相差甚远，在基底10和第一氧化物层12之间的界面“A”处，相当大量的氧原子和/或硅原子并未参与共价键的形成。这些未键合的原子导致各种缺陷，例如，弱Si-Si键、应变Si-O键、Si悬空键等。
因为MOS晶体管的操作特性明显受栅极氧化物层的电荷特性(包括存在于基底10和第一(栅极)氧化物层12之间的界面处的界面电荷陷阱)的影响，所以这些缺陷是不利的。栅极氧化物层12内和位于基底10与栅极氧化物层12之间的界面“A”处的电荷可以分为界面陷阱电荷(Qit)、固定氧化物电荷(Qf)、氧化物陷阱电荷(Qot)和可移动离子电荷(Qm)。界面陷阱电荷(Qit)由基底10和栅极氧化物层12的界面特性产生。固定氧化物电荷(Qf)位于从界面“A”向内大约3nm的位置。由于存在不稳定的硅键(Si-Si或Si-O)，所以固定氧化物电荷(Qf)会变成界面陷阱电荷。氧化物陷阱电荷(Qot)与栅极氧化物层12内的缺陷的类型和数量有关，但是可以通过低温热处理来去除氧化物陷阱电荷(Qot)。然而，可移动离子电荷(Qm)来源于钠(Na)或其它碱金属离子的污染，当施加高温(大约100℃或更高)或高电场强度时，可移动离子电荷(Qm)会移动到栅极氧化物层12中。
可移动离子电荷的移动会引起稳定性问题，例如，与有效的MOS晶体管的阈值电压的改变对应的改变。因此，当在基底10和第一(例如，栅极)氧化物层12之间的界面处存在大量缺陷(弱Si-Si键、应变Si-O键，Si悬空键)时，由于界面陷阱效应使得氧化物层的相应介电常数从规格劣化。结果，半导体设备的电学操作特性受到不利影响。因此，需要已经改进了绝缘特性的绝缘层更可靠地形成在半导体设备中来满足设计规则的进一步减小。
发明内容
因此，本发明的实施例一方面提供了一种形成适于用在半导体设备中的绝缘层的方法，能够使在硅层(例如，硅基底)和绝缘层之间的界面处产生的缺陷最小化。
本发明的实施例还提供了一种形成绝缘层的方法，所述绝缘层改进了半导体设备中的绝缘特性，这使得半导体设备具有改进的操作特性以及更好的产率。
在一个实施例中，本发明提供了一种在工艺室中形成绝缘层的方法，所述方法包括的步骤为：在硅材料上形成第一绝缘层；此后，在所述硅材料和所述第一绝缘层之间形成第二绝缘层。
在另一实施例中，本发明提供了一种在工艺室中的硅基底上形成绝缘层的方法，所述方法包括的步骤为：在所述硅基底上形成氮化物层；此后，对所述硅基底和所述氮化物层执行热氧化工艺，其中，所述热氧化工艺产生渗透到所述氮化层中的激发的氧自由基，而在所述氮化物层和所述硅基底之间形成下氧化物层。
在又一实施例中，本发明提供了一种在工艺室中的硅基底上形成绝缘层的方法，所述方法包括的步骤为：在所述硅基底上形成氮化物层；此后，对所述硅基底和所述氮化物层执行热氧化工艺，其中，所述热氧化工艺产生渗透到所述氮化物层中的激发的氧自由基，从而在所述氮化物层和所述硅基底之间形成下氧化硅层，在所述氮化物层的上表面上同时形成上氧化硅层。
附图说明
图1A至图1C是示出形成具有ONO结构的绝缘层的传统方法的剖视图；
图2是示出用于执行根据本发明实施例的形成绝缘层的方法采用的热氧化工艺的装置(以下称作“热氧化处理系统”)的结构的示意图；
图3是示出在硅基底上形成氧化硅层的示意图；
图4是示出用于根据本发明实施例的形成绝缘层的方法的等离子体处理系统的示意图；
图5A至图5C示出了根据本发明实施例的形成绝缘层的方法的工艺；
图6是示出采用根据本发明实施例形成的绝缘层的MOS晶体管的结构的剖视图。
具体实施方式
现在，将参照附图来更充分地描述本发明的实施例。然而，本发明可以以许多不同的形式来变化地实施，而不应理解为仅限于这里提到的实施例。然而，示出的实施例代表了教导的示例。
本发明的实施例可以适于在形成半导体设备的许多其它材料层中间形成各种绝缘层。在这方面，形成的各种绝缘层可以具有许多不同的形状，并可以起到许多不同的作用。另外，本发明的实施例可以用来形成适于包含在各种半导体设备中的各种绝缘层。然而，如更普遍应用的具体示例，将存在与位于MOS晶体管的栅区或者闪速存储器设备中的ONO层的形成相近的本发明的实施例。
通常，通过在基底(例如，硅晶片)的主要表面上沉积和图案化具有各种特性的多重薄膜(或材料层)来制造半导体设备。各种绝缘层包含在这种多重材料层中。如已经提出的，绝缘层的性质是半导体设备的电学性能的关键。传统上采用例如热氧化、阳极化和其它沉积工艺的这些技术来形成绝缘层。
沉积工艺可以粗略地分为物理气相沉积(PVD)工艺和化学气相沉积(CVD)工艺。在当代半导体设备的背景中，由于CVD工艺提供优良的阶梯覆盖并且可以更准确地在晶片上沉积，所以CVD工艺比PVD工艺更通用。
另外，CVD工艺可以分为在周围的大气压环境下执行的大气压CVD(APCVD)、在低压环境下执行的低压CVD(LPCVD)、光激发CVD或者在富含等离子体的环境下执行的等离子体增强CVD(PECVD)。这些CVD工艺的实际参数将根据形成的材料层而变化，最主要地受压力、温度、施加能量和初始材料的限制。
为了改进化学源的离子化效率，与普通的PECVD工艺相比，等离子体增强CVD工艺包括在低压环境下执行的高密度等离子体(HDP)工艺。由于HDPCVD工艺提供比PECVD工艺更大的离子加速能量，所以HDPCVD工艺产生更大量的反应自由基和相应的高离子化密度。这样，HDPCVD工艺除了用于绝缘层(例如，氧化物层和/或氮化物层)的形成之外，还有效地用于高度集成的半导体设备中的各种导电层的形成。
除了HDPCVD工艺，热氧化工艺也用来形成绝缘层。事实上，热氧化工艺是形成绝缘层(具体地讲，氧化硅(SiO2)层)所采用的工艺中的重要步骤。氧化硅形成质量非常高的绝缘层，并且可以在硅基底上热生长。在杂质扩散工艺或者离子注入工艺的过程中，氧化硅层可以起到保护层的作用。随后，氧化硅层还通常用作MOS晶体管和闪速存储器设备中的组件。另外，通常生长氧化硅以起到半导体材料的作用。为此，本发明的一些实施例提供了形成包含氧化硅的改进的绝缘层的方法，更具体地，提供了以ONO结构形成包含氧化硅和氮化硅的绝缘层的方法。
下面，将等离子体处理系统和热氧化处理系统假定作为有能力形成根据本发明实施例的绝缘层的制造设备。将解释利用等离子体处理系统和热氧化处理系统来形成根据本发明实施例的具有ONO结构的绝缘层的示例性方法。
图2示出了用来形成根据本发明实施例的氧化硅层的方法的热氧化处理系统。
参照图2，热氧化处理系统包括：基底加载单元100，硅基底W安装在基底加载单元100上；工艺室102，覆盖基底加载单元100；加热单元104，分别位于工艺室102的上方和下方；热反射单元106，将由加热单元104产生的热向基底加载单元100反射；反射角度控制单元108，控制热反射单元106的反射板的角度。
基底加载单元100是基座，位于工艺室102的中心。工艺室102包括由石英组成的上室102a和下室102b，在热氧化工艺的过程中，工艺室102内部保持真空状态。在示出的示例中，气体进入单元110设置在工艺室102的一侧，用于预期的热氧化工艺的一种或多种工艺气体通过气体进入单元110供给。气体排放单元112设置在工艺室102的另一侧。加热单元104是加热硅基底W的热源。加热单元104分别位于上室102a的上方和下室102b的下方，向工艺室102供给热。
当利用示例性的热氧化处理系统执行热氧化工艺时，氧气和氢气用作工艺气体。在工艺室102中执行的热氧化工艺可以用如下的化学反应方程式来表示：
Si+O2+H2→Si+O*+O+H2→SiO2+H2O
在热氧化处理系统内进行的氧化工艺是采用氧自由基O*的自由基氧化工艺。将另外详细描述这种自由基氧化工艺。
首先，为了执行热氧化工艺，通过气体进入单元110向负载在工艺室102中的硅基底W供给氧气O2和氢气H2。接着，通过加热单元104使工艺室102保持在大约800℃至1050℃的温度下。由于氧自由基O*最好在低压下产生，所以工艺室102保持在大约0.65托(Torr)的低压下。
在准备好工艺室102的内部环境之后，供给到工艺室102中的氧在低压下被高温热分解，产生氧自由基O*。氧自由基是氧化剂，容易与硅原子键合形成氧化硅层。由于氧自由基具有优良的与硅原子的反应性能，所以在硅基底和氧化硅层之间的界面处并不是很频繁地形成缺陷(例如，弱Si-Si键、应变Si-O键或者Si悬空键)。以这种方式，可以形成质量非常高的氧化硅层。相反，未与硅原子键合的氧原子(即，未激发的氧原子)与氢键合，产生H2O。产生的H2O通过气体排放单元112从工艺室102排出。
作为自由基氧化工艺的另一种选择，可以利用干氧化工艺或者湿氧化工艺来生长氧化硅层，这可以用下面的方程式来模拟：Si+O2→SiO2或者Si+2H2O→SiO2+2H2。
图3进一步示出了利用上述技术中的任何一种在硅基底(Si)上形成的氧化硅层(SiO2)。
在氧化硅层的形成过程中，硅基底和氧化硅层之间的材料界面C从硅基底的起始表面B向下移动到硅基底中。例如，当氧化硅层形成为厚度“X”时，起始硅表面向下消耗与“0.44X”的厚度一样多的厚度。因此，氧化硅层从硅基底的起始表面向上生长和向下生长到硅基底的起始表面中，从硅基底的起始表面向上生长和生长到硅基底的起始表面中的厚度比率为大约56∶44。
当利用包括采用图2中示出的热氧化处理系统的方法的各种技术来形成氧化硅层(SiO2)时，氧穿过厚度越来越厚的氧化物层耗费较长的时间。因此，对于氧化物层来说，氧化硅生长速度随着时间而减小。结果，氧化硅层的生长速度根据等式 R = X / t 以非线性方式进行，其中，R是生长速度(或者传播常数)，X是氧化物层的厚度，t是氧化处理时间。
图4示出了适于用在根据本发明实施例的形成绝缘层的氮化硅层的方法中的缝隙平面天线(slot plane antenna，SPA)等离子体处理系统。
参照图4，SPA等离子体处理系统包括工艺室200，在工艺室200中发生等离子体硝化处理，工艺室200由例如铝组成。SPA等离子体处理系统的工艺室200包括：基底加载单元202，适于容纳硅基底W；提升单元204，适于将硅基底W提升或下降到基底加载单元202上；气体注入单元206，接收注入的工艺气体；真空泵210，适于抽空工艺室200；闸阀208，将工艺室200和真空泵210分开。
波导单元216和微波发生单元218设置在工艺室200的顶部。微波发生单元218是供给必要的功率以产生期望的等离子体的功率源。波导单元216是适于将由微波发生单元218产生的能量引导到工艺室200中的物理能通路。更具体地，波导单元216包括：板波导216a，连接到平面天线214；柱状波导216b，与板波导216a连接；同轴波导开关216c，连接到柱状波导216b；波导216d，连接在同轴波导开关216c和微波发生单元218之间。
现在将解释上述的在等离子体处理系统中执行的示例性硝化工艺。首先，硅基底W稳固地安装在密封的工艺室200内部的基底加载单元202上。接着，将氩气(Ar)注入到工艺室200中，施加大约1600瓦的微波功率，以产生等离子体。其后，当将氮气(N2)注入工艺室200内的等离子体中时，通过等离子体中的定向离子的轰击，氮原子被激发并朝着硅基底W加速。随着氮原子碰撞硅基底W的硅原子，形成氮化硅层(SiN)。
在构思上采用上述示例，现在将分别解释采用关于图2和图4描述的热氧化处理系统和等离子体处理系统来形成根据本发明实施例的绝缘层的方法。
图5A至图5C示出了根据本发明几个实施例的适于形成具有ONO结构的绝缘层的方法的方面。
首先，参照图5A，将半导体基底(例如，硅基底300)加载到图4中示出的等离子体处理系统的工艺室中。在将大约200cc的氩气引入到工艺室中之后，对工艺室施加大约1000瓦至2000瓦之间的微波功率，以产生氩等离子体。在一个更具体的实施例中，对工艺室施加1600瓦的微波功率。工艺室保持在大约0.3至0.7托之间的内部压力下。在一个更具体的实施例中，工艺室的内部压力保持在0.5托。另外，工艺室保持在大约400℃至600℃的温度下，在一个更具体的实施例中保持在大约500℃。在将大约150cc的氮气引入到包含在工艺室中的等离子体中之后，对硅基底300执行硝化工艺。通过施加微波能来产生等离子体，将硅基底和氮化硅层之间的界面损坏最小化。
在硝化工艺的过程中，氮原子被工艺室中的等离子体激发并加速到硅基底300的硅原子中，以在硅基底上形成氮化硅层。
现在参照图5A和图5B，作为硝化工艺的结果，在硅基底300上形成氮化硅层(SiN)302。此时，比较图5A和图5B，在形成氮化硅层302之后，硅基底的厚度E比硅基底的初始厚度D薄。发生这种结果是因为形成硅基底的硅原子之间的原子键被破坏，硅原子键被释放，碰撞氮原子，从而形成氮化硅层。换而言之，硅层的一部分上面的厚度在氮化硅层302形成的过程中被消耗了。
因此，在硅基底300上形成氮化硅层302的过程中，使用微波能来产生氩气等离子体。与利用传统CVD工艺形成的相似材料之间的界面相比，使用微波能来产生等离子体使硅基底300和氮化硅层302之间的界面损坏最小化。然而，与利用传统CVD工艺形成的氮化硅层的硅原子和氮原子之间的键能以及所得氮化硅层302的密度相比，硅原子和氮原子之间的键能以及所得氮化硅层302的密度较小。因此，单独位于硅基底300上的氮化硅层302对许多当代应用提供了不充分的绝缘。
但是，如参照图5C所解释的，形成氮化硅层302的硅(Si)原子和氮(N)原子之间的低键合力以及氮化硅层302的整体较低的密度证明了在后续应用热氧化工艺中的重要因素。即，后续的热氧化工艺是利用氧自由基的自由基氧化工艺。因此，当对其上已经具有氮化硅层302的硅基底300执行热氧化工艺时，热激发的氧自由基O*穿过密度减小的氮化硅层302，而到达硅基底300，在氮化硅层302下面形成(下)氧化硅层。
同时，随着由热氧化工艺得到的下氧化硅层304(见，图6和图5C)的形成，将密度减小的氮化硅层302退火，以形成更密集(退火)的氮化硅层302-1。由于热氧化工艺期间施加的热能使得氮化硅层302发生退火。退火的氮化硅层302-1具有比密度减小的氮化硅层302大大改进的绝缘性能。
参照图5C，将另外详细地解释适于形成下氧化硅层304的示例性热氧化工艺。在利用等离子体处理系统在硅基底300上形成氮化硅层302之后，将硅基底300加载到图2中示出的热氧化处理系统中。接着，工艺室的温度升高并保持在大约800℃至1050℃之间，工艺室的内部压力上升并保持在大约6托至7托之间。在一个更具体的实施例中，工艺室保持在950℃的温度下和6.5托的压力下。然后，通过气体进入单元将大约9升的氧气和大约1升的氢气引入到工艺室中，以形成氮化硅层302。氧分子在工艺室中被施加的热能分解为氧自由基O*和氧原子O。激发的氧自由基穿过氮化硅层302，在氮化硅层302和硅基底300之间形成下氧化硅层304。
通过两个化学反应形成下氧化硅层304。首先，通过存在于硅基底300的表面上的硅原子和氧自由基之间的化学键合来形成下氧化硅层304。其次，与硅具有优良的反应性质的氧自由基破坏形成氮化硅层302的硅原子和氮原子之间的键，取代(即，替换)氮原子，从而形成下氧化硅层304。
在形成下氧化硅层304的同时或者紧在下氧化硅层304形成之后，可以在氮化硅层302上形成上氧化硅层306。在一个实施例中，通过在热氧化工艺中产生的氧自由基，可以使用与用于其上已经形成有氮化硅层302的硅基底300的工艺相同的热氧化工艺，来同时形成下氧化硅层304和上氧化硅层306。将如下面另外详细地解释与形成下氧化硅层304和上氧化硅层306有关的细节。
首先，如参照图5B所指出的，将其上已经形成有氮化硅层302的硅基底300加载到热氧化处理系统中。接着，由热氧化处理系统产生的氧自由基向下穿过氮化硅层302。氮化硅层302是由通过施加微波能产生的等离子体形成的密度减小的氮化物层，其特点在于硅原子和氮原子之间的键合力弱，并且密度较低。这样，激发的氧自由基容易渗透到氮化硅层302中，到达硅基底300。
渗透到氮化硅层302中的氧自由基与硅基底300中的硅原子化学键合，以在氮化硅层302和硅基底300之间形成下氧化硅层304。除了氧自由基和硅基底300中的硅原子之间的化学键合之外，通过用氧自由基取代与硅原子键合的氮原子来形成下氧化硅层304的一部分。因此，通过下面两种机理来形成下氧化硅层304：(1)氧自由基和在硅基底的表面上硅原子之间键合，(2)用氧自由基取代与硅原子键合的氮原子。
在形成下氧化硅层304的过程中，氮化硅层302起到缓冲层的作用，以仅使具有预定能级或更高能级的氧自由基穿过。即，由热氧化处理系统产生的具有低于预定能级的氧自由基不能穿过氮化硅层302。结果，下氧化硅层304可以仅利用具有足以渗透氮化硅层302的具有相对高能级的产生的氧自由基的一部分在氮化硅层302下面生长。这样得到了非常纯并且具有优良性质的下氧化硅层。
另外，共同得到的退火效果逐渐改进了氮化硅层302的绝缘密度。随着氮化硅层302的相对密度增大，硅原子和氮原子之间的键合力也增加，以更多地阻挡愈高能级的氧自由基。结果，可以逐渐停止氮化硅层302下面的下氧化硅层304的生长。即，由于通过退火的氮化硅层302-1阻挡氧自由基的渗透，所以由于缺乏与基底300的硅原子键合的氧自由基而停止了下氧化硅层304的生长。
现在，将另外详细解释在氮化硅层302上形成上氧化硅层306的过程。
如所提出的，将其上已经形成有氮化硅层302的硅基底300负载到热氧化处理系统中。接着，由热氧化处理系统产生的氧自由基穿过氮化硅层302，以在氮化硅层302和硅基底300之间形成下氧化硅层304。随着下氧化硅层304的形成，通过氧自由基与氮化硅层302中的硅原子的相互作用，氧化硅层306也在氮化硅层302的上表面上生长。即，一些不能渗透到氮化硅层302中的氧自由基仍然在氮化硅层302顶部上形成氧化硅层306。
应该提出的是，上氧化硅层306的生长速度低于下氧化硅层304的生长速度。这是由于最初具有足以渗透到氮化硅层302中的能量的氧自由基的数量较大的事实。因此，相对多的下氧化硅层304在热氧化工艺的初始阶段生长，而相对较多的上氧化硅层306在热氧化工艺的后面阶段生长。
随着氮化硅层302的形成，上氧化硅层304和下氧化硅层306在氮化硅层302的上方和下方生长，硅基底300中的硅原子被消耗。因此，如图5A至图5C中所示，硅基底300的第一厚度D逐渐减小为第二厚度E，接着随着形成氮化硅层302、上氧化硅层304和下氧化硅层306的过程，硅基底300的厚度减小为第三厚度G。
另外，密度减小的氮化硅层302的厚度F也减小到第二厚度H，而形成退火的氮化硅层302-1。
如参照图5A至图5C所述，在本发明中，利用向硅基底的顶部施加微波产生的等离子体来形成氮化硅层。接着，利用由热氧化工艺产生的氧自由基将氧化硅层形成在氮化硅层的上面和下面。
通常，氧自由基具有优良的反应性能。因此，由于界面陷阱发生率低并且没有在与硅基底的界面处形成缺陷(例如，弱Si-Si键、应变Si-O键以及Si悬空键)，所以通过与硅具有优良的反应性质的氧自由基形成的氧化硅层具有作为绝缘层的优良的质量。另外，在利用氧自由基的自由基氧化工艺期间，可以通过氧自由基和硅原子之间的反应作用来弥补硅基底和氮化硅层之间的界面处存在的任何缺陷。即，由于氧自由基的亲合力，弥补了由硅原子和氮原子之间的键破坏引起的硅原子的键被破坏和弱键，即，所描述的通常发生的各种缺陷。另外，可以通过用来形成氧化硅层的热氧化工艺来完全去除另外劣化氮化硅层302的绝缘特性的氮化物陷阱电荷(Qnt)。
图6示出了采用根据本发明实施例的绝缘层的MOS晶体管的剖视结构。
参照图6，浅沟槽隔离402形成在由例如硅组成的半导体基底400中，从而限定有源区和场区。接着，由栅极绝缘层404、栅电极406和分隔件408组成的栅区410形成在半导体基底400的有源区中。
形成栅极绝缘层404的工艺是实现本实施例的必要工艺。栅极绝缘层404可以形成为具有与在图5A至图5C的上下文中描述的ONO结构相同的ONO结构。即，可以将半导体基底400负载到等离子体处理系统的工艺室中。工艺室保持在大约0.5托的内部压力下和大约500℃的温度下。接着，引入大约200cc的氩气并施加微波能，以产生氩等离子体。接着，引入大约150cc的氮气，执行硝化工艺大约120秒至140秒。结果，在半导体基底400上形成厚度为大约15至20(例如19)的氮化硅层。
接着，对其上已经形成有氮化硅层的半导体基底400执行热氧化工艺。此时，工艺室保持在大约950℃的温度下和大约6.5托的压力下。然后，将大约9升的氧气和大约1升的氢气引入到工艺室中，以形成氮化硅层，执行热氧化工艺大约80秒至90秒。结果，通过氧自由基形成上氧化硅层和下氧化硅层，具有ONO结构的栅极绝缘层404形成的总厚度为60至70(例如，67)。
接着，将第三族(例如，硼)或第五族(例如，磷或砷)杂质离子注入到栅电极406周围的半导体基底400中，以形成源区和漏区(未示出)。然后，由导电材料组成的位元线412形成为与漏区接触，由下电极414、高介电率介电层416和上电极418组成的电容器420形成为与源区接触。执行传统金属工艺以分别在电容器420的上电极418上和外围区的有源区上形成金属线422，从而完成MOS晶体管的制造。
如上所述，在根据本发明实施例的ONO结构的绝缘层的形成过程中，利用与硅具有良好的反应性能的氧自由基在氮化硅层上下形成氧化硅层。因此，通过将在氮化硅层的形成过程中产生的缺陷去除或最小化可以改进氮化硅层的质量以及氧化硅层的质量。结果，大大改进了具有ONO结构的整个绝缘层的绝缘性能(介电常数)，可以改进包含该绝缘层的非永久性存储器设备或非易失性存储器设备的操作特性。
另外，根据本发明的实施例，形成绝缘层的方法包括对其上已经形成有氮化硅层的硅基底执行一次热氧化工艺，以形成托起氮化硅层的上氧化硅层和下氧化硅层。因此，与顺序堆叠氧化物层、氮化物层和氧化物层的传统ONO结构的形成方法相比，可以缩短制造时间并提高生产率。
已经在几个示例性实施例的上下文中描述了本发明。然而，应该理解，本发明的范围不仅限于公开的实施例。相反，本发明的范围意图包括利用已知或未知的技术和等同物在本领域技术人员的能力范围内的各种修改和可选布置。因此，权利要求的范围应该与最广泛地解释一致，从而包括所有的这些修改和相似布置。
例如，已经在硅基底的上下文中按照绝缘层的形成示出了通过本发明实施例形成的绝缘层。然而，从中吸引硅原子来形成本发明的绝缘层的硅材料不一定是基底。当然，任何硅材料(基底或者形成在基底上的硅材料层)都可以作为这种用途，绝缘层可以形成在硅材料上。

Claims (19)

1、一种在工艺室中形成绝缘层的方法，所述方法包括的步骤为：
在硅材料上形成第一绝缘层；此后，
在所述硅材料和所述第一绝缘层之间形成第二绝缘层。
2、如权利要求1所述的方法，其中，所述第一绝缘层是氮化硅层，形成所述氮化硅层包括的步骤为：
在所述工艺室中形成氩等离子体；此后，
将氮气引入到所述工艺室中。
3、如权利要求2所述的方法，其中，形成所述氩等离子体的步骤包括在所述工艺室中施加微波能。
4如权利要求3所述的方法，其中，所述第二绝缘层是下氧化硅层，形成所述下氧化硅层包括的步骤为：
在所述硅材料上形成所述第一绝缘层之后，对所述硅材料执行热氧化工艺。
5、如权利要求4所述的方法，其中，所述热氧化工艺包括将氧气和氢气引入到所述工艺室中。
6、如权利要求5所述的方法，其中，由通过热氧化工艺产生的氧自由基渗透到所述第一绝缘层中并与所述硅材料中的硅原子互相作用来形成所述下氧化硅层，
其中，在所述热氧化工艺期间，所述氮化硅层的密度增加。
7、一种在工艺室中的硅基底上形成绝缘层的方法，所述方法包括的步骤为：
在所述硅基底上形成氮化物层；此后，
对所述硅基底和所述氮化物层执行热氧化工艺，其中，所述热氧化工艺产生渗透到所述氮化层的激发的氧自由基，而在所述氮化物层和所述硅基底之间形成下氧化物层。
8、如权利要求7所述的方法，其中，形成所述氮化物层的步骤包括执行等离子体硝化工艺。
9、如权利要求8所述的方法，其中，所述等离子体硝化工艺包括的步骤为：
将氩气引入到所述工艺室中；
由氩产生等离子体；此后，
将氮气引入到所述工艺室中。
10、如权利要求9所述的方法，其中，由氩产生等离子体的步骤包括：
在所述工艺室中施加大约1000瓦至2000瓦之间的微波能，同时将所述工艺室保持在大约0.3托至0.7托之间的压力下以及大约400℃至600℃之间的温度下。
11、如权利要求10所述的方法，其中，在大约0.5托的压力下和大约500℃的温度下施加微波能。
12、如权利要求7所述的方法，其中，所述热氧化工艺包括：
将氧气和氢气引入到所述工艺室中。
13、如权利要求12所述的方法，其中，在大约6托至7托之间的压力下以及在大约800℃至1050℃之间的温度下在所述工艺室中执行所述热氧化工艺。
14、如权利要求13所述的方法，其中，所述压力为大约6.5托，所述温度为大约950℃。
15、如权利要求7所述的方法，其中，在所述热氧化工艺期间，所述氮化层的密度增大。
16、一种在工艺室中的硅基底上形成绝缘层的方法，所述方法包括的步骤为：
在所述硅基底上形成氮化物层；此后，
对所述硅基底和所述氮化物层执行热氧化工艺，其中，所述热氧化工艺产生渗透到所述氮化物层中的激发的氧自由基，从而在所述氮化物层和所述硅基底之间形成下氧化硅层，在所述氮化物层的上表面上同时形成上氧化硅层。
17、如权利要求16所述的方法，其中，形成所述氮化物层的步骤包括执行等离子体硝化工艺。
18、如权利要求17所述的方法，其中，所述等离子体硝化工艺包括的步骤为：
将氩引入到所述工艺室中；
由氩产生等离子体；此后，
将氮气引入到所述工艺室中。
19、如权利要求17所述的方法，其中，在所述热氧化工艺期间，所述氮化物层的密度增大。
CNA200710004249XA 2006-01-20 2007-01-19 形成半导体设备的绝缘层的方法 Pending CN101005022A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060006082A KR100745370B1 (ko) 2006-01-20 2006-01-20 반도체 디바이스의 절연막 제조방법
KR1020060006082 2006-01-20

Publications (1)

Publication Number Publication Date
CN101005022A true CN101005022A (zh) 2007-07-25

Family

ID=38286098

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA200710004249XA Pending CN101005022A (zh) 2006-01-20 2007-01-19 形成半导体设备的绝缘层的方法

Country Status (3)

Country Link
US (1) US20070173069A1 (zh)
KR (1) KR100745370B1 (zh)
CN (1) CN101005022A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102301459A (zh) * 2009-01-28 2011-12-28 应用材料公司 用于在半导体装置上形成共形氧化层的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455268B2 (en) * 2007-08-31 2013-06-04 Spansion Llc Gate replacement with top oxide regrowth for the top oxide improvement

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313114A (ja) * 1997-05-14 1998-11-24 Nec Corp 半導体装置の製造方法
US6087229A (en) * 1998-03-09 2000-07-11 Lsi Logic Corporation Composite semiconductor gate dielectrics
US6228779B1 (en) * 1998-11-06 2001-05-08 Novellus Systems, Inc. Ultra thin oxynitride and nitride/oxide stacked gate dielectrics fabricated by high pressure technology
KR100745495B1 (ko) * 1999-03-10 2007-08-03 동경 엘렉트론 주식회사 반도체 제조방법 및 반도체 제조장치
US6323143B1 (en) * 2000-03-24 2001-11-27 Taiwan Semiconductor Manufacturing Company Method for making silicon nitride-oxide ultra-thin gate insulating layers for submicrometer field effect transistors
KR100557943B1 (ko) * 2000-06-30 2006-03-10 주식회사 하이닉스반도체 플라즈마공정에 의한 에스티아이 공정의 특성개선방법
US20040142577A1 (en) * 2001-01-22 2004-07-22 Takuya Sugawara Method for producing material of electronic device
US6893979B2 (en) * 2001-03-15 2005-05-17 International Business Machines Corporation Method for improved plasma nitridation of ultra thin gate dielectrics
US6479402B1 (en) * 2001-12-03 2002-11-12 Taiwan Semiconductor Manufacturing Company Method to improve adhesion of molding compound by providing an oxygen rich film over the top surface of a passivation layer
KR100753667B1 (ko) * 2001-12-29 2007-08-31 매그나칩 반도체 유한회사 반도체 제조 공정에서의 질소 플라즈마 소스를 이용한실리콘 질화막 증착 방법
TWI225668B (en) * 2002-05-13 2004-12-21 Tokyo Electron Ltd Substrate processing method
JP2004095918A (ja) * 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及び半導体装置の製造方法
JP2005150637A (ja) * 2003-11-19 2005-06-09 Canon Inc 処理方法及び装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102301459A (zh) * 2009-01-28 2011-12-28 应用材料公司 用于在半导体装置上形成共形氧化层的方法
US8435906B2 (en) 2009-01-28 2013-05-07 Applied Materials, Inc. Methods for forming conformal oxide layers on semiconductor devices
CN102301459B (zh) * 2009-01-28 2014-11-05 应用材料公司 用于在半导体装置上形成共形氧化层的方法

Also Published As

Publication number Publication date
KR20070076785A (ko) 2007-07-25
US20070173069A1 (en) 2007-07-26
KR100745370B1 (ko) 2007-08-02

Similar Documents

Publication Publication Date Title
JP4334225B2 (ja) 電子デバイス材料の製造方法
JP4429300B2 (ja) 電子デバイス材料の製造方法
US6975018B2 (en) Semiconductor device
TWI235484B (en) Flash memory cell and method of manufacturing the same
US7723772B2 (en) Semiconductor memory device and method of manufacturing the same
US20110159680A1 (en) Method of forming a dielectric layer and method of manufacturing a semiconductor device using the same
US7741671B2 (en) Capacitor for a semiconductor device and manufacturing method thereof
TW200913069A (en) Methods for low temperature oxidation of a semiconductor device
TWI279891B (en) Method of manufacturing a flash memory cell
KR102092760B1 (ko) 층간 폴리실리콘 유전체 캡 및 그것을 형성하는 방법
JP4083000B2 (ja) 絶縁膜の形成方法
TWI245347B (en) Method of fabricating a semiconductor structure
US8241982B2 (en) Semiconductor device manufacturing method
CN101005022A (zh) 形成半导体设备的绝缘层的方法
KR100998417B1 (ko) 반도체 메모리 소자의 유전체막 형성 방법
WO2010147937A2 (en) Enhancing nand flash floating gate performance
US7972927B2 (en) Method of manufacturing a nonvolatile semiconductor memory device
JP2006203105A (ja) 半導体装置の製造方法
KR20010008502A (ko) 반도체장치의 커패시터 제조방법
KR20050003540A (ko) 반도체 소자의 절연막 형성 방법
KR101026477B1 (ko) 반도체 소자의 캐패시터 형성방법
CN115312453A (zh) 一种存储器的制造方法
TW202428126A (zh) 用於2d dram電容器的孔型sadp
KR20120024199A (ko) 반도체 소자의 제조 방법
TWI442474B (zh) 用於在半導體裝置上形成共形氧化層的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication