JP2003007869A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】不揮発性メモリを有する半導体装置の製造方法
に関し、メモリセルの微細化を促進すること。 【解決手段】半導体基板１上にトンネル絶縁膜２を形成
し、フローティングゲートの下部を構成する第１半導体
膜３をトンネル絶縁膜２上に形成し、第１半導体膜３、
トンネル酸化膜２及び半導体基板１の素子分離領域をエ
ッチングして素子分離溝１ａを形成し、素子分離溝１ａ
内と第１半導体膜３上に素子分離絶縁膜７を形成し、素
子分離絶縁膜７を第１半導体膜３上から除去するととも
に素子分離溝１ａの上で薄層化し、フローティングゲー
トの上部となる第２半導体膜８を第１半導体膜３上に選
択成長するとともに該第２半導体膜８を素子分離絶縁膜
７上に横方向に拡張させて成長し、フローティングゲー
ト上に誘電体膜９を形成し、コントロールゲートとなる
導電膜１０を誘電体膜上に形成する工程を含む。
に関し、メモリセルの微細化を促進すること。 【解決手段】半導体基板１上にトンネル絶縁膜２を形成
し、フローティングゲートの下部を構成する第１半導体
膜３をトンネル絶縁膜２上に形成し、第１半導体膜３、
トンネル酸化膜２及び半導体基板１の素子分離領域をエ
ッチングして素子分離溝１ａを形成し、素子分離溝１ａ
内と第１半導体膜３上に素子分離絶縁膜７を形成し、素
子分離絶縁膜７を第１半導体膜３上から除去するととも
に素子分離溝１ａの上で薄層化し、フローティングゲー
トの上部となる第２半導体膜８を第１半導体膜３上に選
択成長するとともに該第２半導体膜８を素子分離絶縁膜
７上に横方向に拡張させて成長し、フローティングゲー
ト上に誘電体膜９を形成し、コントロールゲートとなる
導電膜１０を誘電体膜上に形成する工程を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、不揮発性メモリを有
する半導体装置及びその製造方法に関する。
の製造方法に関し、より詳しくは、不揮発性メモリを有
する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】書き換え可能な不揮発性メモリであるフ
ラッシュ型のＥＥＰＲＯＭは、その利便性から重要な半
導体デバイスとなっていて、より大規模な記憶容量化や
ビット単位の低価格化が求められている。このような要
求に対応するために、フラッシュメモリセルの微細化を
進めることが重要であり、最近では素子分離のために、
ＳＴＩ(Shallow Trench Isolation)を利用してメモリセ
ルを微細化することが報告されている。そのような技術
は、例えば日経マイクロデバイス２０００年３月号pp.8
2-86に記載されている。
ラッシュ型のＥＥＰＲＯＭは、その利便性から重要な半
導体デバイスとなっていて、より大規模な記憶容量化や
ビット単位の低価格化が求められている。このような要
求に対応するために、フラッシュメモリセルの微細化を
進めることが重要であり、最近では素子分離のために、
ＳＴＩ(Shallow Trench Isolation)を利用してメモリセ
ルを微細化することが報告されている。そのような技術
は、例えば日経マイクロデバイス２０００年３月号pp.8
2-86に記載されている。
【０００３】ＳＴＩを利用したフラッシュメモリセルに
よれば、従来のＬＯＣＯＳ(local oxidation of silico
n)法により形成する素子分離構造を利用する場合に生じ
るバーズビークの問題を回避して微細化を進めることが
可能になる。ＳＴＩを利用したフラッシュメモリセル
は、例えば次のような工程で形成される。
よれば、従来のＬＯＣＯＳ(local oxidation of silico
n)法により形成する素子分離構造を利用する場合に生じ
るバーズビークの問題を回避して微細化を進めることが
可能になる。ＳＴＩを利用したフラッシュメモリセル
は、例えば次のような工程で形成される。
【０００４】まず、図１(a) に示すように、シリコン基
板１０１の上にトンネル酸化膜１０２、第１シリコン膜
１０３、第１窒化シリコン膜１０４を順に形成した後
に、フラッシュメモリセルのチャネルとなる領域にマス
クを形成し、第１窒化シリコン膜１０４からシリコン基
板１０１の上層部までをエッチングしてＳＴＩ用の素子
分離溝１０５を形成する。
板１０１の上にトンネル酸化膜１０２、第１シリコン膜
１０３、第１窒化シリコン膜１０４を順に形成した後
に、フラッシュメモリセルのチャネルとなる領域にマス
クを形成し、第１窒化シリコン膜１０４からシリコン基
板１０１の上層部までをエッチングしてＳＴＩ用の素子
分離溝１０５を形成する。
【０００５】その後に、ＣＶＤ法により素子分離溝１０
５内と窒化シリコン膜１０４上に、SiO2膜１０６を形成
する。そして、SiO2膜１０６をＣＭＰ法により研磨して
第１窒化シリコン膜１０４の上面上から除去するともに
素子分離溝１０５内に残す。これにより素子分離溝１０
５とその中のSiO2膜１０６がＳＴＩとして機能する。次
に、第１窒化シリコン膜１０４を選択的にエッチングし
た後に、図１(b) に示すように、SiO2膜１０６及び第１
シリコン膜１０３上に第２シリコン膜１０７と第２窒化
シリコン膜１０８を順に形成する。第１及び第２シリコ
ン膜１０３，１０７はパターニングによりフローティン
グゲートになる。
５内と窒化シリコン膜１０４上に、SiO2膜１０６を形成
する。そして、SiO2膜１０６をＣＭＰ法により研磨して
第１窒化シリコン膜１０４の上面上から除去するともに
素子分離溝１０５内に残す。これにより素子分離溝１０
５とその中のSiO2膜１０６がＳＴＩとして機能する。次
に、第１窒化シリコン膜１０４を選択的にエッチングし
た後に、図１(b) に示すように、SiO2膜１０６及び第１
シリコン膜１０３上に第２シリコン膜１０７と第２窒化
シリコン膜１０８を順に形成する。第１及び第２シリコ
ン膜１０３，１０７はパターニングによりフローティン
グゲートになる。
【０００６】その後、図１(c) に示すように、第２窒化
シリコン膜１０８を素子分離溝１０５上で分離される形
状にパターニングする。さらに、全体に第３窒化シリコ
ン膜１０９を形成し、これを異方性エッチングして第２
窒化シリコン膜１０８の側壁にサイドウォールスペーサ
として残す。さらに、図１(d) に示すように、パターニ
ングされた第２及び第３窒化シリコン膜１０８，１０９
をマスクに使用して第２シリコン膜１０７をエッチング
して素子分離溝１０５の上方で第２シリコン膜１０７を
分割する。
シリコン膜１０８を素子分離溝１０５上で分離される形
状にパターニングする。さらに、全体に第３窒化シリコ
ン膜１０９を形成し、これを異方性エッチングして第２
窒化シリコン膜１０８の側壁にサイドウォールスペーサ
として残す。さらに、図１(d) に示すように、パターニ
ングされた第２及び第３窒化シリコン膜１０８，１０９
をマスクに使用して第２シリコン膜１０７をエッチング
して素子分離溝１０５の上方で第２シリコン膜１０７を
分割する。
【０００７】次に、第２及び第３窒化シリコン膜１０
８，１０９を除去した後に、全体にＯＮＯ膜１１１、第
３シリコン膜１１２を順に形成した後に、第３シリコン
膜１１２をコントロールゲートの形状にパターニングす
るとともに、第２シリコン膜１０７をフローティングゲ
ート１１０の形状にパターニングする。(図１(e)）以上
のような工程において、第２窒化シリコン膜１０８とそ
の側壁のサイドウォールスペーサをマスクに使用して第
２シリコン膜１０７をパターニングするのは、フローテ
ィングゲート１１０とコントロールゲート１１２のカッ
プリング容量を増やすためである。
８，１０９を除去した後に、全体にＯＮＯ膜１１１、第
３シリコン膜１１２を順に形成した後に、第３シリコン
膜１１２をコントロールゲートの形状にパターニングす
るとともに、第２シリコン膜１０７をフローティングゲ
ート１１０の形状にパターニングする。(図１(e)）以上
のような工程において、第２窒化シリコン膜１０８とそ
の側壁のサイドウォールスペーサをマスクに使用して第
２シリコン膜１０７をパターニングするのは、フローテ
ィングゲート１１０とコントロールゲート１１２のカッ
プリング容量を増やすためである。
【０００８】
【発明が解決しようとする課題】しかし、上記したよう
な工程によれば、第２シリコン膜１０７上で第２窒化シ
リコン膜１０８をパターニングのために使用される露光
マスクの位置合わせを必要とし、その位置ずれマージン
を確保する関係上、さらなる微細化を困難にしている。
な工程によれば、第２シリコン膜１０７上で第２窒化シ
リコン膜１０８をパターニングのために使用される露光
マスクの位置合わせを必要とし、その位置ずれマージン
を確保する関係上、さらなる微細化を困難にしている。
【０００９】本発明の目的は、従来よりもメモリセルの
微細化が図れる半導体装置の製造方法を提供することに
ある。
微細化が図れる半導体装置の製造方法を提供することに
ある。
【００１０】
【課題を解決するための手段】上記した課題は、半導体
基板上にトンネル絶縁膜を形成する工程と、フローティ
ングゲートの下部を構成する第１半導体膜を前記トンネ
ル絶縁膜上に形成する工程と、前記第１半導体膜、前記
トンネル酸化膜及び前記半導体基板の素子分離領域をエ
ッチングして素子分離溝を形成する工程と、前記素子分
離溝内と前記第１半導体膜上に素子分離絶縁膜を形成す
る工程と、前記素子分離絶縁膜を前記第１半導体膜上か
ら除去するとともに前記素子分離溝の上で薄層化する工
程と、前記フローティングゲートの上部となる第２半導
体膜を第１半導体膜上に選択成長するとともに該第２半
導体膜を前記素子分離絶縁膜上で横方向に拡張させて成
長する工程と、前記フローティングゲート上に誘電体膜
を形成する工程と、コントロールゲートとなる導電膜を
前記誘電体膜上に形成する工程とを有することを特徴と
する半導体装置の製造方法によって解決される。この場
合、第１半導体膜上に研磨ストップ膜を形成し、これに
より層間絶縁膜の薄層化を停止してもよい。
基板上にトンネル絶縁膜を形成する工程と、フローティ
ングゲートの下部を構成する第１半導体膜を前記トンネ
ル絶縁膜上に形成する工程と、前記第１半導体膜、前記
トンネル酸化膜及び前記半導体基板の素子分離領域をエ
ッチングして素子分離溝を形成する工程と、前記素子分
離溝内と前記第１半導体膜上に素子分離絶縁膜を形成す
る工程と、前記素子分離絶縁膜を前記第１半導体膜上か
ら除去するとともに前記素子分離溝の上で薄層化する工
程と、前記フローティングゲートの上部となる第２半導
体膜を第１半導体膜上に選択成長するとともに該第２半
導体膜を前記素子分離絶縁膜上で横方向に拡張させて成
長する工程と、前記フローティングゲート上に誘電体膜
を形成する工程と、コントロールゲートとなる導電膜を
前記誘電体膜上に形成する工程とを有することを特徴と
する半導体装置の製造方法によって解決される。この場
合、第１半導体膜上に研磨ストップ膜を形成し、これに
より層間絶縁膜の薄層化を停止してもよい。
【００１１】次に、本発明の作用について説明する。本
発明によれば、ＳＴＩ構造の素子分離絶縁膜に挟まれた
第１半導体膜の上に第２半導体膜を選択成長するととも
に、第２半導体膜を素子分離絶縁膜の上に拡張するよう
に成長する。この場合、第１半導体膜と第２半導体膜
は、フラッシュメモリセルのフローティングゲートとな
る。
発明によれば、ＳＴＩ構造の素子分離絶縁膜に挟まれた
第１半導体膜の上に第２半導体膜を選択成長するととも
に、第２半導体膜を素子分離絶縁膜の上に拡張するよう
に成長する。この場合、第１半導体膜と第２半導体膜
は、フラッシュメモリセルのフローティングゲートとな
る。
【００１２】これにより、フローティングゲートのうち
トンネル絶縁膜に接触する面積よりもコントロールゲー
トにオーバーラップする面積が広くなり、メモリセルの
高集積化が図れるとともに、フローティングゲートとコ
ントロールゲートとのカップリング容量の高い不揮発性
メモリセルの形成が可能になる。フローティングゲート
の上部は、自己整合的に整形されるので、マスクを使用
してパターニングする必要がなくなって位置ズレの問題
は発生せず、その分だけ位置合わせマージンを小さくで
き、セル面積の縮小化が図れる。
トンネル絶縁膜に接触する面積よりもコントロールゲー
トにオーバーラップする面積が広くなり、メモリセルの
高集積化が図れるとともに、フローティングゲートとコ
ントロールゲートとのカップリング容量の高い不揮発性
メモリセルの形成が可能になる。フローティングゲート
の上部は、自己整合的に整形されるので、マスクを使用
してパターニングする必要がなくなって位置ズレの問題
は発生せず、その分だけ位置合わせマージンを小さくで
き、セル面積の縮小化が図れる。
【００１３】また、フローティングゲートの上に誘電体
膜を形成した後に、コントロールゲートとなる膜を形成
し、この膜をパターニングする際にコントロールゲート
の上面のなだらかな曲面上でエッチング残渣が発生し難
くなって加工し易くなる。さらに、フローティングゲー
トとなる第２半導体膜の上面の側部は滑らかな曲面に形
成される結果、フローティングゲートの上面上に形成さ
れる誘電体膜、例えばＯＮＯ膜の膜厚が均一になり、誘
電体膜にかかる電界集中を避けられる。この結果、コン
トロールゲートとフローティングゲートの間の絶縁耐圧
を高く維持することが可能であり、より信頼性の高い不
揮発性メモリを形成することが可能になる。
膜を形成した後に、コントロールゲートとなる膜を形成
し、この膜をパターニングする際にコントロールゲート
の上面のなだらかな曲面上でエッチング残渣が発生し難
くなって加工し易くなる。さらに、フローティングゲー
トとなる第２半導体膜の上面の側部は滑らかな曲面に形
成される結果、フローティングゲートの上面上に形成さ
れる誘電体膜、例えばＯＮＯ膜の膜厚が均一になり、誘
電体膜にかかる電界集中を避けられる。この結果、コン
トロールゲートとフローティングゲートの間の絶縁耐圧
を高く維持することが可能であり、より信頼性の高い不
揮発性メモリを形成することが可能になる。
【００１４】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。 （第１の実施の形態）図２〜図８は、本発明の第１実施
形態に係る半導体装置の製造工程を示す斜視断面図であ
る。また、図９は、本発明の第１実施形態に係る半導体
装置の製造工程を示す断面図である。
基づいて説明する。 （第１の実施の形態）図２〜図８は、本発明の第１実施
形態に係る半導体装置の製造工程を示す斜視断面図であ
る。また、図９は、本発明の第１実施形態に係る半導体
装置の製造工程を示す断面図である。
【００１５】まず、図２(a) に示す構造になるまでの工
程を説明する。シリコン（半導体）基板１の所定領域に
不純物をイオン注入してウェル（不図示）を形成した後
に、熱酸化法によりシリコン基板１の上面にSiO2よりな
るトンネル酸化膜（絶縁膜）２を１０ｎｍの厚さに形成
する。さらに、フローティングゲートの一部となる多結
晶の第１シリコン膜３をトンネル酸化膜２上にＣＶＤ法
により１０ｎｍの厚さに成長する。第１シリコン膜３
は、その成長時に、例えば０．５×１０20atm/cm3 の不
純物濃度となるように、リンがドーピングされる。リン
ドーピングのためのガスとしてホスフィン（PH3)を用い
る。
程を説明する。シリコン（半導体）基板１の所定領域に
不純物をイオン注入してウェル（不図示）を形成した後
に、熱酸化法によりシリコン基板１の上面にSiO2よりな
るトンネル酸化膜（絶縁膜）２を１０ｎｍの厚さに形成
する。さらに、フローティングゲートの一部となる多結
晶の第１シリコン膜３をトンネル酸化膜２上にＣＶＤ法
により１０ｎｍの厚さに成長する。第１シリコン膜３
は、その成長時に、例えば０．５×１０20atm/cm3 の不
純物濃度となるように、リンがドーピングされる。リン
ドーピングのためのガスとしてホスフィン（PH3)を用い
る。
【００１６】その後に、ＣＶＤ法により第１窒化シリコ
ン膜４を第１シリコン膜３の上に１０ｎｍの厚さに成長
する。続いて、レジストを第１窒化シリコン膜４上に塗
布し、露光、現像することによって、図２(b) に示すよ
うに、フラッシュメモリセルの素子形成領域を覆うスト
ライプ状の第１レジストパターン５を間隔をおいて複数
形成する。第１レジストパターン５の幅は例えば０．２
４μｍであり、第１レジストパターン５同士の間の幅は
例えば０．３２μｍとする。
ン膜４を第１シリコン膜３の上に１０ｎｍの厚さに成長
する。続いて、レジストを第１窒化シリコン膜４上に塗
布し、露光、現像することによって、図２(b) に示すよ
うに、フラッシュメモリセルの素子形成領域を覆うスト
ライプ状の第１レジストパターン５を間隔をおいて複数
形成する。第１レジストパターン５の幅は例えば０．２
４μｍであり、第１レジストパターン５同士の間の幅は
例えば０．３２μｍとする。
【００１７】次に、図３(a) に示すように、第１レジス
トパターン５をマスクに使用して第１窒化シリコン膜
４、第１シリコン膜３、トンネル酸化膜２及びシリコン
基板１をエッチングして第１レジストパターン５の間の
領域に素子分離溝１ａを形成する。その素子分離溝１ａ
の深さは、シリコン基板１の表面から例えば３５０ｎｍ
とする。
トパターン５をマスクに使用して第１窒化シリコン膜
４、第１シリコン膜３、トンネル酸化膜２及びシリコン
基板１をエッチングして第１レジストパターン５の間の
領域に素子分離溝１ａを形成する。その素子分離溝１ａ
の深さは、シリコン基板１の表面から例えば３５０ｎｍ
とする。
【００１８】第１窒化シリコン膜４のエッチングガスと
してフッ素系ガスを使用し、第１シリコン膜３及びシリ
コン基板１のエッチングガスとして塩素系ガスを使用
し、トンネル酸化膜２のエッチングガスとしてフッ素系
ガスを使用する。なお、第１レジストパターン５をマス
クに使用して第１窒化シリコン膜４をパターニングした
後に第１レジストパターン５を除去し、ついで第１窒化
シリコン膜４のパターンをマスクに使用して第１シリコ
ン膜３、トンネル酸化膜２及びシリコン基板１をエッチ
ングして素子分離溝１ａを形成してもよい。
してフッ素系ガスを使用し、第１シリコン膜３及びシリ
コン基板１のエッチングガスとして塩素系ガスを使用
し、トンネル酸化膜２のエッチングガスとしてフッ素系
ガスを使用する。なお、第１レジストパターン５をマス
クに使用して第１窒化シリコン膜４をパターニングした
後に第１レジストパターン５を除去し、ついで第１窒化
シリコン膜４のパターンをマスクに使用して第１シリコ
ン膜３、トンネル酸化膜２及びシリコン基板１をエッチ
ングして素子分離溝１ａを形成してもよい。
【００１９】そして、第１レジストパターン５を除去し
た状態で、シリコン基板１を酸素雰囲気中に置いて９０
０℃でアニールを行うことにより、図３(b) に示すよう
に、素子分離溝１ａの内面に沿って厚さ１５ｎｍのSiO2
膜６を形成する。次に、図４(a) に示すように、素子分
離溝１ａ内と第１窒化シリコン膜４上に、SiO2よりなる
素子分離絶縁膜７をＣＶＤ法により７００ｎｍの厚さに
形成する。これにより、素子分離溝１ａは素子分離絶縁
膜７により完全に埋め込まれた状態となる。なお、素子
分離溝１ａの内面のSiO2膜６は素子分離絶縁膜７の一部
となる。
た状態で、シリコン基板１を酸素雰囲気中に置いて９０
０℃でアニールを行うことにより、図３(b) に示すよう
に、素子分離溝１ａの内面に沿って厚さ１５ｎｍのSiO2
膜６を形成する。次に、図４(a) に示すように、素子分
離溝１ａ内と第１窒化シリコン膜４上に、SiO2よりなる
素子分離絶縁膜７をＣＶＤ法により７００ｎｍの厚さに
形成する。これにより、素子分離溝１ａは素子分離絶縁
膜７により完全に埋め込まれた状態となる。なお、素子
分離溝１ａの内面のSiO2膜６は素子分離絶縁膜７の一部
となる。
【００２０】次に、図９(a) に示すように、第１窒化シ
リコン膜４の上面が露出するまで素子分離絶縁膜７をＣ
ＭＰ(chemical mechanical polishing）法により研磨す
る。この場合、第１窒化シリコン膜４は研磨ストッパと
して機能するので、研磨終点の検出は容易である。その
後、図４(b) 、図９(b) に示すように、熱燐酸を使用し
て第１窒化シリコン膜４を第１シリコン膜３上から除去
する。これにより、第１シリコン膜３の上面が露出する
とともに、素子分離溝１ａ内に残された絶縁膜７は、第
１シリコン膜３の上面から突出した状態となる。
リコン膜４の上面が露出するまで素子分離絶縁膜７をＣ
ＭＰ(chemical mechanical polishing）法により研磨す
る。この場合、第１窒化シリコン膜４は研磨ストッパと
して機能するので、研磨終点の検出は容易である。その
後、図４(b) 、図９(b) に示すように、熱燐酸を使用し
て第１窒化シリコン膜４を第１シリコン膜３上から除去
する。これにより、第１シリコン膜３の上面が露出する
とともに、素子分離溝１ａ内に残された絶縁膜７は、第
１シリコン膜３の上面から突出した状態となる。
【００２１】次に、図５(a) 、図９(c) に示すように、
第１シリコン膜３の上に多結晶の第２シリコン膜８を選
択成長する。選択成長方法としては、例えばジクロール
シラン系ガス、又はジクロールシラン系ガスと塩素系ガ
ス（例えば塩酸）の混合ガスを使用する。そのようなガ
ス系を使用する理由は、ジクロールシラン(SiH2Cl2）を
構成するシリコンが多結晶シリコンの成長要素となる一
方で、ジクロールシランを構成する塩素、又は添加ガス
である塩酸系ガスの塩素がシリコンをエッチングする作
用があるからである。従って、そのようなガスは、素子
分離絶縁膜７の表面にシリコンの核成長を抑制する作用
があり、且つ第１シリコン膜３上に第２シリコン膜８を
選択成長させる作用がある。
第１シリコン膜３の上に多結晶の第２シリコン膜８を選
択成長する。選択成長方法としては、例えばジクロール
シラン系ガス、又はジクロールシラン系ガスと塩素系ガ
ス（例えば塩酸）の混合ガスを使用する。そのようなガ
ス系を使用する理由は、ジクロールシラン(SiH2Cl2）を
構成するシリコンが多結晶シリコンの成長要素となる一
方で、ジクロールシランを構成する塩素、又は添加ガス
である塩酸系ガスの塩素がシリコンをエッチングする作
用があるからである。従って、そのようなガスは、素子
分離絶縁膜７の表面にシリコンの核成長を抑制する作用
があり、且つ第１シリコン膜３上に第２シリコン膜８を
選択成長させる作用がある。
【００２２】そのように選択成長された第２シリコン膜
８は、第１シリコン膜３とともに後の工程でパターニン
グされてフローティングゲートを構成する。そのような
シリコン膜８の選択成長は、成長ガスとして例えばジク
ロールシランを約４００ｃｃ、塩酸（HCl)を約０〜２０
０ｃｃ、水素（H2）を約１４．６リットルをＣＶＤ雰囲
気中に流し、さらに成長温度を８５０〜９００℃に設定
し、ＣＶＤ雰囲気中の圧力を約１３３０Ｐａとして、ド
ーパントとしてホスフィンを流す。これにより、不純物
濃度０．５×１０20atm/cm3 でリンを含む第２シリコン
層８を第１シリコン膜３上に１００ｎｍの厚さで成長す
る。
８は、第１シリコン膜３とともに後の工程でパターニン
グされてフローティングゲートを構成する。そのような
シリコン膜８の選択成長は、成長ガスとして例えばジク
ロールシランを約４００ｃｃ、塩酸（HCl)を約０〜２０
０ｃｃ、水素（H2）を約１４．６リットルをＣＶＤ雰囲
気中に流し、さらに成長温度を８５０〜９００℃に設定
し、ＣＶＤ雰囲気中の圧力を約１３３０Ｐａとして、ド
ーパントとしてホスフィンを流す。これにより、不純物
濃度０．５×１０20atm/cm3 でリンを含む第２シリコン
層８を第１シリコン膜３上に１００ｎｍの厚さで成長す
る。
【００２３】同様な成長効果が得られる条件の例とし
て、成長温度を７００〜９００℃、成長雰囲気圧力を２
６６０〜６６５０Ｐａに設定し、成長ガスとしてSiH2Cl
2 とHCl とH2をそれぞれ１００ｃｃ、１１０ｃｃ、２０
リットルで成長雰囲気に流すようにするか、又は、成長
温度を６３０〜７６０℃、成長雰囲気圧力を１３３Ｐａ
に設定し、成長ガスとしてSiH2Cl2 とHCl をそれぞれ３
０〜１５０ｃｃ、１０〜５０ｃｃ、５リットルで成長雰
囲気に流すことが挙げられる。
て、成長温度を７００〜９００℃、成長雰囲気圧力を２
６６０〜６６５０Ｐａに設定し、成長ガスとしてSiH2Cl
2 とHCl とH2をそれぞれ１００ｃｃ、１１０ｃｃ、２０
リットルで成長雰囲気に流すようにするか、又は、成長
温度を６３０〜７６０℃、成長雰囲気圧力を１３３Ｐａ
に設定し、成長ガスとしてSiH2Cl2 とHCl をそれぞれ３
０〜１５０ｃｃ、１０〜５０ｃｃ、５リットルで成長雰
囲気に流すことが挙げられる。
【００２４】また、モノシラン（SiH4）を用いてシリコ
ンを選択成長してもよく、この場合には、例えば、成長
時の圧力を大きく下げた超高真空（ＵＨＶ）ＣＶＤによ
って成長し、例えば圧力を０．１Ｐａ、成長温度を６０
０℃に設定し、且つ成長ガスとして、SiH4、HCl 、H2を
それぞれ３０〜１５０ｃｃ、１０〜５０ｃｃ、５リット
ルを成長雰囲気に流す条件とする。さらに、その他の方
法として、ＥＣＲプラズマＣＶＤ法によってシリコンを
選択成長してもよく、この場合、例えば成長温度を２２
５℃に設定し、反応ガスとしてSiH4とH2を用いる。
ンを選択成長してもよく、この場合には、例えば、成長
時の圧力を大きく下げた超高真空（ＵＨＶ）ＣＶＤによ
って成長し、例えば圧力を０．１Ｐａ、成長温度を６０
０℃に設定し、且つ成長ガスとして、SiH4、HCl 、H2を
それぞれ３０〜１５０ｃｃ、１０〜５０ｃｃ、５リット
ルを成長雰囲気に流す条件とする。さらに、その他の方
法として、ＥＣＲプラズマＣＶＤ法によってシリコンを
選択成長してもよく、この場合、例えば成長温度を２２
５℃に設定し、反応ガスとしてSiH4とH2を用いる。
【００２５】なお、リン等の不純物をドーピングしなが
らシリコンを選択成長してもよいが、ノンドープでシリ
コンを選択成長した後にそのシリコンにイオン注入法に
より不純物をドーピングしてもよい。ところで、以上の
ようなシリコンの成長条件によれば、第１シリコン膜３
の上で容易に成長する一方で、素子分離絶縁膜７上で成
長しにくい、という選択性があるため、第２シリコン膜
８は第１シリコン膜３の露出面上にのみ追加的に成長さ
れることになる。
らシリコンを選択成長してもよいが、ノンドープでシリ
コンを選択成長した後にそのシリコンにイオン注入法に
より不純物をドーピングしてもよい。ところで、以上の
ようなシリコンの成長条件によれば、第１シリコン膜３
の上で容易に成長する一方で、素子分離絶縁膜７上で成
長しにくい、という選択性があるため、第２シリコン膜
８は第１シリコン膜３の露出面上にのみ追加的に成長さ
れることになる。
【００２６】また、第２シリコン膜８の成長過程におい
て、第１のシリコン膜８が素子分離絶縁膜７よりも高く
なった時点で、第１のシリコン膜８は横方向への成長を
開始して素子分離絶縁膜７上に広がる。ここで、縦方向
に対する横方向の成長比は約０．９となるなので、第２
シリコン膜８を素子分離絶縁膜７の上面よりも９０ｎｍ
程度突出させるとすれば、そのシリコン膜８は素子分離
領域のエッジから中央に向けて８０ｎｍ程度広がって成
長することになる。また、素子分離絶縁膜７上で広がる
第２シリコン膜８の上面は丸みを帯びて滑らかに傾斜す
る。
て、第１のシリコン膜８が素子分離絶縁膜７よりも高く
なった時点で、第１のシリコン膜８は横方向への成長を
開始して素子分離絶縁膜７上に広がる。ここで、縦方向
に対する横方向の成長比は約０．９となるなので、第２
シリコン膜８を素子分離絶縁膜７の上面よりも９０ｎｍ
程度突出させるとすれば、そのシリコン膜８は素子分離
領域のエッジから中央に向けて８０ｎｍ程度広がって成
長することになる。また、素子分離絶縁膜７上で広がる
第２シリコン膜８の上面は丸みを帯びて滑らかに傾斜す
る。
【００２７】さらに、シリコン膜のエッチングによって
パターンを形成する場合には以上のように選択成長され
た第２シリコン膜８は、素子分離絶縁膜７の中央に沿っ
て複数に分離された平面形状になっている。続いて、図
５(b) 、図９(d) に示すように、第２シリコン膜８及び
素子分離絶縁膜７の上にカップリング誘電体膜としてＯ
ＮＯ膜９を形成する。ＯＮＯ膜９は、ＣＶＤ法により厚
さ６ｎｍのSiO2膜と厚さ８．５ｎｍの窒化シリコン膜を
順に形成し、さらに、その窒化シリコン膜を酸素雰囲気
中で温度９５０℃、６時間の条件でアニールすることに
より形成される。
パターンを形成する場合には以上のように選択成長され
た第２シリコン膜８は、素子分離絶縁膜７の中央に沿っ
て複数に分離された平面形状になっている。続いて、図
５(b) 、図９(d) に示すように、第２シリコン膜８及び
素子分離絶縁膜７の上にカップリング誘電体膜としてＯ
ＮＯ膜９を形成する。ＯＮＯ膜９は、ＣＶＤ法により厚
さ６ｎｍのSiO2膜と厚さ８．５ｎｍの窒化シリコン膜を
順に形成し、さらに、その窒化シリコン膜を酸素雰囲気
中で温度９５０℃、６時間の条件でアニールすることに
より形成される。
【００２８】次に、特に図示しないが、ＯＮＯ膜１０の
うちのフラッシュメモリ領域をレジストで覆いながら、
そのレジストに覆われていない領域、例えば周辺回路領
域のＯＮＯ膜１０、シリコン膜３，８をドライエッチン
グにより除去し、続いて、トンネル酸化膜２をフッ酸に
よりウェットエッチングし、これによりレジストに覆わ
れていない領域でシリコン基板１の上面が露出する。そ
の後に、レジストを除去すると、フラッシュメモリセル
領域ではＯＮＯ膜１０が露出し、その他の領域、例えば
周辺回路領域のトランジスタ形成領域ではシリコン基板
１が露出した状態になる。
うちのフラッシュメモリ領域をレジストで覆いながら、
そのレジストに覆われていない領域、例えば周辺回路領
域のＯＮＯ膜１０、シリコン膜３，８をドライエッチン
グにより除去し、続いて、トンネル酸化膜２をフッ酸に
よりウェットエッチングし、これによりレジストに覆わ
れていない領域でシリコン基板１の上面が露出する。そ
の後に、レジストを除去すると、フラッシュメモリセル
領域ではＯＮＯ膜１０が露出し、その他の領域、例えば
周辺回路領域のトランジスタ形成領域ではシリコン基板
１が露出した状態になる。
【００２９】この後に、周辺回路領域等のトランジスタ
形成領域のシリコン基板１の表面を熱酸化して厚さ１５
ｎｍのゲート酸化膜（不図示）を形成する。この場合、
フラッシュメモリセル領域ではＯＮＯ膜１０によって第
２シリコン膜８の酸化が防止される。次に、図６(a) 、
図９(e) に示すように、ＣＶＤ法により、厚さ１５０ｎ
ｍのアンドープ且つ多結晶の第３シリコン膜１０と厚さ
２０ｎｍの第２窒化シリコン膜１１をシリコン基板１の
上方に順に成長する。第３シリコン膜１０には、後述す
るように、シリコン基板１内に不純物拡散層を形成する
ための不純物イオン注入の際に不純物が導入される。
形成領域のシリコン基板１の表面を熱酸化して厚さ１５
ｎｍのゲート酸化膜（不図示）を形成する。この場合、
フラッシュメモリセル領域ではＯＮＯ膜１０によって第
２シリコン膜８の酸化が防止される。次に、図６(a) 、
図９(e) に示すように、ＣＶＤ法により、厚さ１５０ｎ
ｍのアンドープ且つ多結晶の第３シリコン膜１０と厚さ
２０ｎｍの第２窒化シリコン膜１１をシリコン基板１の
上方に順に成長する。第３シリコン膜１０には、後述す
るように、シリコン基板１内に不純物拡散層を形成する
ための不純物イオン注入の際に不純物が導入される。
【００３０】次に、第２窒化シリコン膜１１の上にレジ
ストを塗布し、これを露光、現像することにより、図６
(b) に示すように、幅０．１６μｍのスタックトゲート
の平面形状のレジストパターン１２を形成する。次に、
レジストパターン１２をマスクに使用して第２窒化シリ
コン膜１１と第３シリコン膜１０とＯＮＯ膜９と第１及
び第２シリコン膜３，８を順にエッチングする。このエ
ッチングの際にはフラッシュメモリセル領域以外の領域
をレジストによって覆った状態にする。
ストを塗布し、これを露光、現像することにより、図６
(b) に示すように、幅０．１６μｍのスタックトゲート
の平面形状のレジストパターン１２を形成する。次に、
レジストパターン１２をマスクに使用して第２窒化シリ
コン膜１１と第３シリコン膜１０とＯＮＯ膜９と第１及
び第２シリコン膜３，８を順にエッチングする。このエ
ッチングの際にはフラッシュメモリセル領域以外の領域
をレジストによって覆った状態にする。
【００３１】これにより、図７(a) に示すように、第３
シリコン膜１０はフラッシュメモリセルのコントロール
ゲートＣＧになるとともに、コントロールゲートＣＧの
下に残ったシリコン膜３，８はフローティングゲートＦ
Ｇの形状になる。図７(a) はレジストパターン１２を除
去した状態を示している。フローティングゲートＦＧの
幅は、上述したように下部で狭く上部で広くなって、ト
ンネル酸化膜２に接している下面では例えば０．２４μ
ｍであり、素子分離絶縁膜７よりも上方では最大で約
０．４μｍになる。これにより、フローティングゲート
ＦＧはコントロールゲートＣＧに対してカップリング比
が高くなる。
シリコン膜１０はフラッシュメモリセルのコントロール
ゲートＣＧになるとともに、コントロールゲートＣＧの
下に残ったシリコン膜３，８はフローティングゲートＦ
Ｇの形状になる。図７(a) はレジストパターン１２を除
去した状態を示している。フローティングゲートＦＧの
幅は、上述したように下部で狭く上部で広くなって、ト
ンネル酸化膜２に接している下面では例えば０．２４μ
ｍであり、素子分離絶縁膜７よりも上方では最大で約
０．４μｍになる。これにより、フローティングゲート
ＦＧはコントロールゲートＣＧに対してカップリング比
が高くなる。
【００３２】次に、例えば周辺回路領域に存在する第２
窒化シリコン膜１１と第３シリコン膜１０をパターニン
グして第３シリコン膜１０よりなるゲート電極（不図
示）を形成する。このパターニングの際にはフラッシュ
メモリセル領域をレジストによって覆った状態にする。
フラッシュメモリセル領域以外の領域をレジストで覆っ
た状態で、加速エネルギー４０keV 、ドーズ量１．０×
１０15／cm2 の条件で、砒素イオン（As+ ) をフローテ
ィングゲートＦＧの両側のシリコン基板１に注入してソ
ース、ドレインとなる不純物拡散層１３ａ，１３ｂを形
成する。
窒化シリコン膜１１と第３シリコン膜１０をパターニン
グして第３シリコン膜１０よりなるゲート電極（不図
示）を形成する。このパターニングの際にはフラッシュ
メモリセル領域をレジストによって覆った状態にする。
フラッシュメモリセル領域以外の領域をレジストで覆っ
た状態で、加速エネルギー４０keV 、ドーズ量１．０×
１０15／cm2 の条件で、砒素イオン（As+ ) をフローテ
ィングゲートＦＧの両側のシリコン基板１に注入してソ
ース、ドレインとなる不純物拡散層１３ａ，１３ｂを形
成する。
【００３３】続いて、全てのレジストを除去した状態
で、シリコン基板１の露出面を熱酸化して５ｎｍの熱酸
化膜（不図示）を形成した後に、周辺回路領域でｎ型Ｍ
ＯＳトランジスタのＬＤＤ不純物拡散層形成のために、
周辺回路領域のシリコン基板１に加速エネルギー３０ke
V 、ドーズ量４．０×１０13／cm2 の条件でリンイオン
（P + ) をゲート電極（不図示）の両側のシリコン基板
１に注入する。続いて、周辺回路領域でｐ型ＭＯＳトラ
ンジスタのＬＤＤ拡散層形成のために、加速エネルギー
８０keV 、ドーズ量４．０×１０13／cm2 の条件でフッ
化ホウ素イオン（BF2 + ) を別なゲート電極（不図示）
の両側のシリコン基板１に注入する。なお、周辺回路領
域に不純物を導入する際には、フラッシュメモリセル領
域をレジストで覆った状態にする。不純物イオン注入を
終えた後にレジストを除去する。また、ｐ型不純物、ｎ
型不純物の打ち分けは、レジストを用いて行われる。
で、シリコン基板１の露出面を熱酸化して５ｎｍの熱酸
化膜（不図示）を形成した後に、周辺回路領域でｎ型Ｍ
ＯＳトランジスタのＬＤＤ不純物拡散層形成のために、
周辺回路領域のシリコン基板１に加速エネルギー３０ke
V 、ドーズ量４．０×１０13／cm2 の条件でリンイオン
（P + ) をゲート電極（不図示）の両側のシリコン基板
１に注入する。続いて、周辺回路領域でｐ型ＭＯＳトラ
ンジスタのＬＤＤ拡散層形成のために、加速エネルギー
８０keV 、ドーズ量４．０×１０13／cm2 の条件でフッ
化ホウ素イオン（BF2 + ) を別なゲート電極（不図示）
の両側のシリコン基板１に注入する。なお、周辺回路領
域に不純物を導入する際には、フラッシュメモリセル領
域をレジストで覆った状態にする。不純物イオン注入を
終えた後にレジストを除去する。また、ｐ型不純物、ｎ
型不純物の打ち分けは、レジストを用いて行われる。
【００３４】次に、図７(b) に示す状態になるまでの工
程を説明する。まず、ＣＶＤにより膜厚１５ｎｍのSiO2
膜と膜厚１１５ｎｍの窒化シリコン膜をフローティング
ゲートＦＧ、シリコン基板１、素子分離絶縁膜７等の上
に順に成長した後に、これをエッチバックしてフラッシ
ュメモリ領域のフローティングゲートＦＧ、コントロー
ルゲートＣＧと、周辺回路領域のゲート電極（不図示）
の側壁に絶縁性サイドウォールスペーサ１４として残
す。
程を説明する。まず、ＣＶＤにより膜厚１５ｎｍのSiO2
膜と膜厚１１５ｎｍの窒化シリコン膜をフローティング
ゲートＦＧ、シリコン基板１、素子分離絶縁膜７等の上
に順に成長した後に、これをエッチバックしてフラッシ
ュメモリ領域のフローティングゲートＦＧ、コントロー
ルゲートＣＧと、周辺回路領域のゲート電極（不図示）
の側壁に絶縁性サイドウォールスペーサ１４として残
す。
【００３５】続いて、コントロールゲートＣＧ及びゲー
ト電極（不図示）の上の窒化シリコン膜１１を燐酸ボイ
ルで取り除く。さらに、図示しない周辺回路領域でゲー
ト電極の両側に露出したシリコン基板１に不純物をイオ
ン注入する。ｎ型ＭＯＳトランジスタのＬＤＤ拡散層で
は、加速エネルギー６０keV 、ドーズ量３．０×１０15
／cm2 の条件でAs+ をシリコン基板１に注入する。ま
た、ｐ型ＭＯＳトランジスタのＬＤＤ拡散層では、加速
エネルギー４０keV 、ドーズ量２．０×１０15／cm2 の
条件でBF2 + をゲート電極の両側のシリコン基板１に注
入する。ｐ型不純物とｎ型不純物のイオン注入の打ち分
けは、レジストを使用することによって行われ、それら
のイオン注入の際にもフラッシュメモリセル領域をレジ
ストで覆った状態にし、それらのレジストはイオン注入
工程後に除去される。
ト電極（不図示）の上の窒化シリコン膜１１を燐酸ボイ
ルで取り除く。さらに、図示しない周辺回路領域でゲー
ト電極の両側に露出したシリコン基板１に不純物をイオ
ン注入する。ｎ型ＭＯＳトランジスタのＬＤＤ拡散層で
は、加速エネルギー６０keV 、ドーズ量３．０×１０15
／cm2 の条件でAs+ をシリコン基板１に注入する。ま
た、ｐ型ＭＯＳトランジスタのＬＤＤ拡散層では、加速
エネルギー４０keV 、ドーズ量２．０×１０15／cm2 の
条件でBF2 + をゲート電極の両側のシリコン基板１に注
入する。ｐ型不純物とｎ型不純物のイオン注入の打ち分
けは、レジストを使用することによって行われ、それら
のイオン注入の際にもフラッシュメモリセル領域をレジ
ストで覆った状態にし、それらのレジストはイオン注入
工程後に除去される。
【００３６】その後、温度１０００℃、１０秒の条件で
シリコン基板１を窒素雰囲気中でアニールしてシリコン
基板１内に注入されたイオン種を活性化させる。次に、
コントロールゲートＣＧ、ゲート電極（不図示）、不純
物拡散層１３ａ，１３ｂ、素子分離絶縁膜７等の上に、
厚さ１３ｎｍのコバルト膜と厚さ３０ｎｍの窒化チタン
膜をスパッタにより順に形成する。この後に、窒素雰囲
気中、５００℃、３０秒の条件でシリコン基板１をアニ
ールして、不純物拡散層１３ａ，１３ｂ、コントロール
ゲートＣＧ、ゲート電極（不図示）等をそれぞれ構成す
るシリコンとコバルト層を反応させてシリサイド層を形
成する。さらに、過酸化アンモニア系のウェット処理で
窒化チタン膜を除去するとともに、未反応のコバルト膜
を除去する。
シリコン基板１を窒素雰囲気中でアニールしてシリコン
基板１内に注入されたイオン種を活性化させる。次に、
コントロールゲートＣＧ、ゲート電極（不図示）、不純
物拡散層１３ａ，１３ｂ、素子分離絶縁膜７等の上に、
厚さ１３ｎｍのコバルト膜と厚さ３０ｎｍの窒化チタン
膜をスパッタにより順に形成する。この後に、窒素雰囲
気中、５００℃、３０秒の条件でシリコン基板１をアニ
ールして、不純物拡散層１３ａ，１３ｂ、コントロール
ゲートＣＧ、ゲート電極（不図示）等をそれぞれ構成す
るシリコンとコバルト層を反応させてシリサイド層を形
成する。さらに、過酸化アンモニア系のウェット処理で
窒化チタン膜を除去するとともに、未反応のコバルト膜
を除去する。
【００３７】これにより、フラッシュメモリセル領域で
は、コントロールゲートＣＧの上面と不純物拡散層１３
ａ，１３ｂの状目にそれぞれシリサイド層１５ａ，１５
ｂ，１５ｃが形成される。その後に、窒素雰囲気中で８
４０℃、４０秒の条件下のアニールにより、シリサイド
層１５ａ、１５ｂ，１５ｃを低抵抗化させる。
は、コントロールゲートＣＧの上面と不純物拡散層１３
ａ，１３ｂの状目にそれぞれシリサイド層１５ａ，１５
ｂ，１５ｃが形成される。その後に、窒素雰囲気中で８
４０℃、４０秒の条件下のアニールにより、シリサイド
層１５ａ、１５ｂ，１５ｃを低抵抗化させる。
【００３８】次に、図８に示す構造になるまでの工程を
説明する。まず、図８に示すように、コバルトシリサイ
ド層１５ａ，１５ｂ，１５ｃ、素子分離絶縁膜７等の上
に第１層間絶縁膜１６を形成した後に、第１層間絶縁膜
１６をパターニングしてメモリセルの複数の不純物拡散
層１３ａ、１３ｂの上にそれぞれ第１コンタクトホール
を形成する。続いて、第１コンタクトホール内に第１導
電性プラグ１７ａ，１７ｂを埋め込む。
説明する。まず、図８に示すように、コバルトシリサイ
ド層１５ａ，１５ｂ，１５ｃ、素子分離絶縁膜７等の上
に第１層間絶縁膜１６を形成した後に、第１層間絶縁膜
１６をパターニングしてメモリセルの複数の不純物拡散
層１３ａ、１３ｂの上にそれぞれ第１コンタクトホール
を形成する。続いて、第１コンタクトホール内に第１導
電性プラグ１７ａ，１７ｂを埋め込む。
【００３９】さらに、第１層間絶縁膜１６上に第１金属
膜を形成した後に第１金属膜をパターニングすることに
より、ソースとなる複数の不純物拡散層１３ａ上の第１
導電プラグ１７ａをワード線方向に接続するためのソー
ス配線１８ａを形成する。また、第１金属膜のパターニ
ングによってドレインとなる各不純物拡散層１３ｂ上の
第１導電プラグ１７ｂの上にそれぞれ導電パッド１８ｂ
を形成する。
膜を形成した後に第１金属膜をパターニングすることに
より、ソースとなる複数の不純物拡散層１３ａ上の第１
導電プラグ１７ａをワード線方向に接続するためのソー
ス配線１８ａを形成する。また、第１金属膜のパターニ
ングによってドレインとなる各不純物拡散層１３ｂ上の
第１導電プラグ１７ｂの上にそれぞれ導電パッド１８ｂ
を形成する。
【００４０】続いて、ソース配線１８ａ、導電パッド１
８ｂ及び第１層間絶縁膜１６の上に第２層間絶縁膜１９
を形成した後に、第２層間絶縁膜１９をパターニングし
て導電パッド１８ｂの上に第２コンタクトホールを形成
し、さらに第２コンタクトホール内に第２導電プラグ２
０を形成する。さらに、第２層間絶縁膜１８上に第２金
属膜を形成した後に、第２金属膜をパターニングするこ
とにより、ソース配線１８ａに交差する方向で複数の第
２導電プラグ２０を接続するビット線ＢＬを形成する。
ビット線ＢＬの延在方向に沿った１つのメモリセルの断
面を図１０に示す。
８ｂ及び第１層間絶縁膜１６の上に第２層間絶縁膜１９
を形成した後に、第２層間絶縁膜１９をパターニングし
て導電パッド１８ｂの上に第２コンタクトホールを形成
し、さらに第２コンタクトホール内に第２導電プラグ２
０を形成する。さらに、第２層間絶縁膜１８上に第２金
属膜を形成した後に、第２金属膜をパターニングするこ
とにより、ソース配線１８ａに交差する方向で複数の第
２導電プラグ２０を接続するビット線ＢＬを形成する。
ビット線ＢＬの延在方向に沿った１つのメモリセルの断
面を図１０に示す。
【００４１】その後に、さらに層間絶縁膜、配線等を形
成するが、その詳細は省略する。以上の工程によれば、
素子分離絶縁膜７の間に第２シリコン膜８を選択成長す
ることによりフローティングゲートＦＧの上部を形成し
たので、その上部をパターニングするためのマスクが不
要となってスループットが向上する。しかも、シリコン
膜８の成長条件の調整によってフローティングゲートＦ
Ｇ上部の横の一方向の最終的な幅を制御することが可能
になる。
成するが、その詳細は省略する。以上の工程によれば、
素子分離絶縁膜７の間に第２シリコン膜８を選択成長す
ることによりフローティングゲートＦＧの上部を形成し
たので、その上部をパターニングするためのマスクが不
要となってスループットが向上する。しかも、シリコン
膜８の成長条件の調整によってフローティングゲートＦ
Ｇ上部の横の一方向の最終的な幅を制御することが可能
になる。
【００４２】この結果、フローティングゲートＦＧの形
状は、トンネル酸化膜２との接触面積よりもコントロー
ルゲートＣＧとのオーバーラップ面積が大きくなって、
大きなカップリング比を稼ぐことができる。また、フロ
ーティングゲートＦＧの上部を構成する第２シリコン膜
８の横方向への拡張は、ＳＴＩである素子分離絶縁膜７
に対して自己整合的に行われるために位置ずれが起こり
難くなり、位置ずれを吸収するためのマージンを狭くし
てフラッシュメモリセル面積を従来よりも縮小すること
が可能になる。
状は、トンネル酸化膜２との接触面積よりもコントロー
ルゲートＣＧとのオーバーラップ面積が大きくなって、
大きなカップリング比を稼ぐことができる。また、フロ
ーティングゲートＦＧの上部を構成する第２シリコン膜
８の横方向への拡張は、ＳＴＩである素子分離絶縁膜７
に対して自己整合的に行われるために位置ずれが起こり
難くなり、位置ずれを吸収するためのマージンを狭くし
てフラッシュメモリセル面積を従来よりも縮小すること
が可能になる。
【００４３】また、フローティングゲートＦＧを構成す
る第２シリコン膜８の上部はその中央からエッジにかけ
てリニアに変化してその上面に角や段が生じないので、
コントロールゲートＣＧ形成のためのエッチングの際に
エッチング残がフローティングゲートＦＧ端に残り難く
なって加工しやすいという利点を有し、さらに、コント
ロールゲートＣＧとフローティングゲートＦＧの間に形
成されるＯＮＯ膜９の膜厚は、フローティングゲートＦ
Ｇ上部に角が無いために局所的に薄くならず、フローテ
ィングゲートＦＧとコントロールゲートＣＧの間で電界
集中という問題は生じない。 （第２の実施の形態）第１実施形態では、図４(a) に示
すように、素子分離溝１ａ内と第１窒化シリコン膜４上
に形成された素子分離絶縁膜７をＣＭＰする際に、第１
窒化シリコン膜４をＣＭＰストッパーとして使用した。
しかし、第１窒化シリコン膜４が無くても第１シリコン
膜３をＣＭＰストッパーとして使用することが可能であ
る。そこで、本実施形態では、第１窒化シリコン膜４の
形成を省略したフラッシュメモリセル形成について説明
する。
る第２シリコン膜８の上部はその中央からエッジにかけ
てリニアに変化してその上面に角や段が生じないので、
コントロールゲートＣＧ形成のためのエッチングの際に
エッチング残がフローティングゲートＦＧ端に残り難く
なって加工しやすいという利点を有し、さらに、コント
ロールゲートＣＧとフローティングゲートＦＧの間に形
成されるＯＮＯ膜９の膜厚は、フローティングゲートＦ
Ｇ上部に角が無いために局所的に薄くならず、フローテ
ィングゲートＦＧとコントロールゲートＣＧの間で電界
集中という問題は生じない。 （第２の実施の形態）第１実施形態では、図４(a) に示
すように、素子分離溝１ａ内と第１窒化シリコン膜４上
に形成された素子分離絶縁膜７をＣＭＰする際に、第１
窒化シリコン膜４をＣＭＰストッパーとして使用した。
しかし、第１窒化シリコン膜４が無くても第１シリコン
膜３をＣＭＰストッパーとして使用することが可能であ
る。そこで、本実施形態では、第１窒化シリコン膜４の
形成を省略したフラッシュメモリセル形成について説明
する。
【００４４】図１１〜図１３は、本発明の第２実施形態
のフラッシュメモリセル形成工程を示し、図１４はその
断面を示している。なお、それらの図において、図２〜
図１０と同一符号は同一要素を示している。図１１(a)
に示す状態になるまでの工程を説明する。まず、第１実
施形態と同様に、シリコン基板１上にトンネル酸化膜
２、多結晶の第１シリコン膜３を形成する。この場合、
第１シリコン膜３の膜厚を２０ｎｍとしてそのリン濃度
を０．５×１０20atm/cm-3とする。
のフラッシュメモリセル形成工程を示し、図１４はその
断面を示している。なお、それらの図において、図２〜
図１０と同一符号は同一要素を示している。図１１(a)
に示す状態になるまでの工程を説明する。まず、第１実
施形態と同様に、シリコン基板１上にトンネル酸化膜
２、多結晶の第１シリコン膜３を形成する。この場合、
第１シリコン膜３の膜厚を２０ｎｍとしてそのリン濃度
を０．５×１０20atm/cm-3とする。
【００４５】次に、フラッシュメモリセル形成領域を覆
う第１レジストパターン５を第１シリコン膜３上に形成
する。第１レジストパターン５の幅と間隔は第１実施形
態と同様にする。第１レジストパターン５に覆われてい
ない部分は素子分離領域である。さらに、第１レジスト
パターン５をマスクに使用して第１シリコン膜３とトン
ネル酸化膜２をエッチングし、続いてシリコン基板１を
３５０ｎｍの深さまでエッチングする。これにより素子
分離領域には素子分離溝１ａが形成される。
う第１レジストパターン５を第１シリコン膜３上に形成
する。第１レジストパターン５の幅と間隔は第１実施形
態と同様にする。第１レジストパターン５に覆われてい
ない部分は素子分離領域である。さらに、第１レジスト
パターン５をマスクに使用して第１シリコン膜３とトン
ネル酸化膜２をエッチングし、続いてシリコン基板１を
３５０ｎｍの深さまでエッチングする。これにより素子
分離領域には素子分離溝１ａが形成される。
【００４６】次に、図１１(b) に示すように、酸素雰囲
気中で９００℃でアニールすることにより、素子分離溝
１ａ内面にSiO2膜６を１５ｎｍの厚さに形成する。この
時、第１シリコン膜３はさらに多結晶化するとともにそ
の表面が酸化されてSiO2膜６ａが形成される。これによ
り、第１シリコン膜３の実質的な膜厚がわずかに減少す
る。
気中で９００℃でアニールすることにより、素子分離溝
１ａ内面にSiO2膜６を１５ｎｍの厚さに形成する。この
時、第１シリコン膜３はさらに多結晶化するとともにそ
の表面が酸化されてSiO2膜６ａが形成される。これによ
り、第１シリコン膜３の実質的な膜厚がわずかに減少す
る。
【００４７】続いて、図１２(a) に示すように、素子分
離溝１ａ内と第１シリコン膜３上方に、SiO2膜６を介し
てSiO2よりなる素子分離絶縁膜７をＣＶＤ法により７０
０ｎｍの厚さに形成する。これにより、素子分離溝１ａ
は、素子分離絶縁膜７により完全に埋め込まれた状態と
なる。なお、素子分離溝１ａ内面に沿って形成されたSi
O2膜６ａは素子分離絶縁膜７の一部となる。
離溝１ａ内と第１シリコン膜３上方に、SiO2膜６を介し
てSiO2よりなる素子分離絶縁膜７をＣＶＤ法により７０
０ｎｍの厚さに形成する。これにより、素子分離溝１ａ
は、素子分離絶縁膜７により完全に埋め込まれた状態と
なる。なお、素子分離溝１ａ内面に沿って形成されたSi
O2膜６ａは素子分離絶縁膜７の一部となる。
【００４８】次に、図１２(b) 、図１４(a) に示すよう
に、第１シリコン膜３の上面が露出するまで素子分離絶
縁膜７をＣＭＰ法により研磨する。この研磨によって第
１シリコン膜と素子分離絶縁膜７の段差は、第１実施形
態に比べて低くなる。次に、第１実施形態に示したと同
様な方法を採用して、図１３、図１４(b) に示すよう
に、素子形成領域の第１シリコン膜３の上に選択的に多
結晶の第２シリコン膜８を形成する。
に、第１シリコン膜３の上面が露出するまで素子分離絶
縁膜７をＣＭＰ法により研磨する。この研磨によって第
１シリコン膜と素子分離絶縁膜７の段差は、第１実施形
態に比べて低くなる。次に、第１実施形態に示したと同
様な方法を採用して、図１３、図１４(b) に示すよう
に、素子形成領域の第１シリコン膜３の上に選択的に多
結晶の第２シリコン膜８を形成する。
【００４９】第２シリコン膜８が素子分離溝１ａの上ま
で広がって形成されることは第１実施形態と同様であ
る。しかし、第１実施形態と本実施形態のそれぞれにお
いて第１シリコン膜３の膜厚と第２シリコン膜８膜厚の
合計を同じにした場合に、第２シリコン膜８の素子分離
絶縁膜７からの突出高さは本実施形態の方が高くなると
ともに横方向への第２シリコン膜８の広がり量も本実施
形態の方が増えることになる。従って、素子分離溝１ａ
の上で隣り合って形成される２つの第２シリコン膜８の
間隔が第１実施形態よりも狭くなる。換言すれば、第２
シリコン膜８の素子分離領域への拡張幅を第１実施形態
と同様にする場合には、第２シリコン膜８の成長時間を
短くすることが可能になる。
で広がって形成されることは第１実施形態と同様であ
る。しかし、第１実施形態と本実施形態のそれぞれにお
いて第１シリコン膜３の膜厚と第２シリコン膜８膜厚の
合計を同じにした場合に、第２シリコン膜８の素子分離
絶縁膜７からの突出高さは本実施形態の方が高くなると
ともに横方向への第２シリコン膜８の広がり量も本実施
形態の方が増えることになる。従って、素子分離溝１ａ
の上で隣り合って形成される２つの第２シリコン膜８の
間隔が第１実施形態よりも狭くなる。換言すれば、第２
シリコン膜８の素子分離領域への拡張幅を第１実施形態
と同様にする場合には、第２シリコン膜８の成長時間を
短くすることが可能になる。
【００５０】この後に、図１４(c) (d) に示すように、
第２シリコン膜８及び素子分離絶縁膜７の上にＯＮＯ膜
９と多結晶の第３シリコン膜１０、第２窒化シリコン膜
１１を形成する。続いて、第３シリコン膜１０から第１
シリコン膜３までをパターニングしてコントロールゲー
トＣＧとフローティングゲートＦＧを形成する。その後
の工程は、第１実施形態と同様であるので、省略する。
第２シリコン膜８及び素子分離絶縁膜７の上にＯＮＯ膜
９と多結晶の第３シリコン膜１０、第２窒化シリコン膜
１１を形成する。続いて、第３シリコン膜１０から第１
シリコン膜３までをパターニングしてコントロールゲー
トＣＧとフローティングゲートＦＧを形成する。その後
の工程は、第１実施形態と同様であるので、省略する。
【００５１】上記したような工程によれば、第１実施形
態においてＳＴＩ形成時に用いた第１窒化シリコン膜の
形成が無い分だけ、実効的に素子分離溝１ａが浅くな
り、より微細な溝を埋め易くなり、メモリセルも小さく
できる。 （第３の実施の形態）第１、第２実施形態では、ＳＴＩ
を形成するためのＣＭＰが完了した後に、第１シリコン
膜３の上面が素子分離絶縁膜よりも低くなってしまう。
このため、第２シリコン膜８は、素子分離絶縁膜７と同
じ高さまで成長した後に横方向に成長する傾向になるの
で、横方向の成長の制御が難しい。
態においてＳＴＩ形成時に用いた第１窒化シリコン膜の
形成が無い分だけ、実効的に素子分離溝１ａが浅くな
り、より微細な溝を埋め易くなり、メモリセルも小さく
できる。 （第３の実施の形態）第１、第２実施形態では、ＳＴＩ
を形成するためのＣＭＰが完了した後に、第１シリコン
膜３の上面が素子分離絶縁膜よりも低くなってしまう。
このため、第２シリコン膜８は、素子分離絶縁膜７と同
じ高さまで成長した後に横方向に成長する傾向になるの
で、横方向の成長の制御が難しい。
【００５２】そこで以下に、第２シリコン膜８の横方向
への成長の制御を容易にするための工程を以下に説明す
る。まず、第２実施形態と同様にして、シリコン基板１
上にトンネル酸化膜２と第１シリコン膜３を順に形成し
た後に、レジストパターンを使用してトンネル酸化膜２
及び第１シリコン膜３をパターニングし、さらにシリコ
ン基板１に素子分離溝１ａを形成した後に、レジストパ
ターンを除去する。続いて、熱酸化により素子分離溝１
ａ内面にSiO2膜を１５ｎｍの厚さに形成する。
への成長の制御を容易にするための工程を以下に説明す
る。まず、第２実施形態と同様にして、シリコン基板１
上にトンネル酸化膜２と第１シリコン膜３を順に形成し
た後に、レジストパターンを使用してトンネル酸化膜２
及び第１シリコン膜３をパターニングし、さらにシリコ
ン基板１に素子分離溝１ａを形成した後に、レジストパ
ターンを除去する。続いて、熱酸化により素子分離溝１
ａ内面にSiO2膜を１５ｎｍの厚さに形成する。
【００５３】次に、図１５(a) に示すように、素子分離
溝１ａ内と第１シリコン膜３上方にSiO2よりなる素子分
離絶縁膜７をＣＶＤ法により７００ｎｍの厚さに形成す
る。これにより、素子分離溝１ａは、素子分離絶縁膜７
により完全に埋め込まれた状態となる。なお、素子分離
溝１ａ内面に沿って形成されたSiO2膜は素子分離絶縁膜
７の一部となる。
溝１ａ内と第１シリコン膜３上方にSiO2よりなる素子分
離絶縁膜７をＣＶＤ法により７００ｎｍの厚さに形成す
る。これにより、素子分離溝１ａは、素子分離絶縁膜７
により完全に埋め込まれた状態となる。なお、素子分離
溝１ａ内面に沿って形成されたSiO2膜は素子分離絶縁膜
７の一部となる。
【００５４】次に、第２実施形態と同様に第１シリコン
膜３をＣＭＰストッパーに使用し、素子分離絶縁膜７を
ＣＭＰ法により研磨して第１シリコン膜３の上面を露出
させた後に、図１５(b) に示すように、さらにオーバー
ポリッシングにより素子分離絶縁膜７の上面を第１シリ
コン膜３の上面よりも１０ｎｍ低い位置まで後退させ
る。
膜３をＣＭＰストッパーに使用し、素子分離絶縁膜７を
ＣＭＰ法により研磨して第１シリコン膜３の上面を露出
させた後に、図１５(b) に示すように、さらにオーバー
ポリッシングにより素子分離絶縁膜７の上面を第１シリ
コン膜３の上面よりも１０ｎｍ低い位置まで後退させ
る。
【００５５】この後に、第１実施形態で示したと同じ方
法により、第２シリコン膜８を第１シリコン膜３上に選
択成長させる。この場合、図１６に示すように、第１シ
リコン膜３の上部は、素子分離絶縁膜７から突出した状
態になっているので、第２シリコン膜８の成長は第１シ
リコン膜３表面において縦方向（膜厚方向）の成長の開
始と同時に横方向の成長も開始するので、横方向の幅の
制御が容易になる。縦方向の成長については幾何学的に
形状をコントロールできるので、より所望のフローティ
ングゲート形状を得ることができる。
法により、第２シリコン膜８を第１シリコン膜３上に選
択成長させる。この場合、図１６に示すように、第１シ
リコン膜３の上部は、素子分離絶縁膜７から突出した状
態になっているので、第２シリコン膜８の成長は第１シ
リコン膜３表面において縦方向（膜厚方向）の成長の開
始と同時に横方向の成長も開始するので、横方向の幅の
制御が容易になる。縦方向の成長については幾何学的に
形状をコントロールできるので、より所望のフローティ
ングゲート形状を得ることができる。
【００５６】その後の工程は、第１実施形態と同様であ
るので、説明を省略する。なお、第１シリコン膜３の上
面を素子分離絶縁膜７の上面よりも高くする方法は上記
したような素子分離絶縁膜７のオーバーポリッシングに
限られるものではなく、例えば第１又は第２実施形態に
示すような条件で素子分離絶縁膜７をＣＭＰ法により研
磨した後に、素子分離絶縁膜７をフッ酸等によって選択
的にエッチングする方法がある。 （付記１）半導体基板の素子形成領域上にトンネル絶縁
膜を介して形成されるフローティングゲートの下部を構
成する第１半導体膜と、前記第１半導体膜、前記トンネ
ル絶縁膜及び前記半導体基板のうち前記素子形成領域に
隣接して形成された素子分離溝と、前記素子分離溝内に
埋め込まれた素子分離絶縁膜と、前記フローティングゲ
ートの上部として前記第１半導体膜の上に形成され、且
つ前記素子形成領域から前記素子分離絶縁膜上にかけて
膜厚が連続して薄くなって横方向に拡張する拡張部を有
する第２半導体膜と、前記第２半導体膜の上に形成され
た誘電体膜と、前記誘電体膜を介して前記フローティン
グゲート上に形成されたコントロールゲートとを有する
ことを特徴とする半導体装置。 （付記２）前記フローティングゲートの前記上部は前記
下部よりも幅が広い部分を持つことを特徴とする付記１
に記載の半導体装置。 （付記３）前記フローティングゲートの上面は、前記素
子形成領域から前記素子分離領域に向かう方向に湾曲し
た斜面を有することを特徴とする付記１又は付記２に記
載の半導体装置。 （付記４）前記第１半導体膜、前記第２半導体膜はそれ
ぞれ多結晶シリコンからなることを特徴とする付記１乃
至付記３のいずれかに記載の半導体装置。 （付記５）半導体基板上にトンネル絶縁膜を形成する工
程と、フローティングゲートの下部を構成する第１半導
体膜を前記トンネル絶縁膜上に形成する工程と、前記第
１半導体膜上に研磨ストップ膜を形成する工程と、前記
研磨ストップ膜、前記第１半導体膜、前記トンネル酸化
膜及び前記半導体基板の素子分離領域をエッチングして
素子分離溝を形成する工程と、前記素子分離溝内と前記
研磨ストップ膜上に素子分離絶縁膜を形成する工程と、
研磨することにより前記素子分離絶縁膜を前記研磨スト
ップ膜上から除去するとともに前記素子分離溝の上で薄
層化する工程と、前記研磨ストップ膜を除去する工程
と、前記フローティングゲートの上部となる第２半導体
膜を第１半導体膜上に選択成長するとともに該第２半導
体膜を前記素子分離絶縁膜上で横方向に拡張させて成長
する工程と、前記フローティングゲート上に誘電体膜を
形成する工程と、コントロールゲートとなる膜を前記誘
電体膜上に形成する工程とを有することを特徴とする半
導体装置の製造方法。 （付記６）前記第１半導体膜、前記第２半導体膜はそれ
ぞれ多結晶シリコン膜であり、前記研磨ストップ膜は窒
化シリコン膜であることを特徴とする付記５に記載の半
導体装置の製造方法。 （付記７）前記素子分離絶縁膜が前記第研磨ストップ膜
上から除去された後であって前記第２半導体膜を形成す
る前に、前記素子分離溝の上の前記素子分離絶縁膜を更
に薄層化することにより、前記素子分離溝上の前記素子
分離絶縁膜の上面を前記第１半導体膜の上面をよりも低
くする工程をさらに有することを特徴とする付記５又は
付記６に記載の半導体装置の製造方法。 （付記８）半導体基板上にトンネル絶縁膜を形成する工
程と、フローティングゲートの下部を構成する第１半導
体膜を前記トンネル絶縁膜上に形成する工程と、前記第
１半導体膜、前記トンネル酸化膜及び前記半導体基板の
素子分離領域をエッチングして素子分離溝を形成する工
程と、前記素子分離溝内と前記第１半導体膜上に素子分
離絶縁膜を形成する工程と、前記素子分離絶縁膜を前記
第１半導体膜上から除去するとともに前記素子分離溝の
上で薄層化する工程と、前記フローティングゲートの上
部となる第２半導体膜を第１半導体膜上に選択成長する
とともに該第２半導体膜を前記素子分離絶縁膜上で横方
向に拡張させて成長する工程と、前記フローティングゲ
ート上に誘電体膜を形成する工程と、コントロールゲー
トとなる膜を前記誘電体膜上に形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 （付記９）前記素子分離絶縁膜が前記第１半導体膜上か
ら除去された後であって前記第２半導体膜を成長する前
に、前記素子分離溝の上の前記素子分離絶縁膜を更に薄
層化することにより、前記素子分離溝上の前記素子分離
絶縁膜の上面を前記第１半導体膜の上面よりも低くする
工程をさらに有することを特徴とする付記８に記載の半
導体装置の製造方法。 （付記１０）前記素子分離領域における前記素子分離絶
縁膜の薄層化は、オーバーポリッシング又は選択エッチ
ングによって行われることを特徴とする付記７又は付記
９に記載の半導体装置の製造方法。 （付記１１）前記素子形成領域からの前記素子分離絶縁
膜の除去と前記素子分離溝上の前記素子分離絶縁膜の薄
層化は、化学機械研磨法によって同時に行われることを
特徴とする付記５又は付記８に記載の半導体装置の製造
方法。 （付記１２）前記第２半導体膜の側面は前記素子分離絶
縁膜上ではなめらかな局面を持って形成されることを特
徴とする付記５又は付記８に記載の半導体装置の製造方
法。 （付記１３）前記第２半導体膜の選択成長は、シリコン
と塩素を含むガスを用いる気相成長であることを特徴と
する付記５又は付記８に記載の半導体装置の製造方法。 （付記１４）前記ガスは、シランと塩酸の混合ガス、又
はジクロールシランガス、又はジクロールシランガスと
塩酸の混合ガスのいずれかであることを特徴とする付記
１３に記載の半導体装置の製造方法。 （付記１５）前記コントロールゲートを構成する前記膜
は、第３半導体膜であって、成長時に不純物をドープす
るか、成長後に不純物がドープされることを特徴とする
付記５又は付記８に記載の半導体装置の製造方法。
るので、説明を省略する。なお、第１シリコン膜３の上
面を素子分離絶縁膜７の上面よりも高くする方法は上記
したような素子分離絶縁膜７のオーバーポリッシングに
限られるものではなく、例えば第１又は第２実施形態に
示すような条件で素子分離絶縁膜７をＣＭＰ法により研
磨した後に、素子分離絶縁膜７をフッ酸等によって選択
的にエッチングする方法がある。 （付記１）半導体基板の素子形成領域上にトンネル絶縁
膜を介して形成されるフローティングゲートの下部を構
成する第１半導体膜と、前記第１半導体膜、前記トンネ
ル絶縁膜及び前記半導体基板のうち前記素子形成領域に
隣接して形成された素子分離溝と、前記素子分離溝内に
埋め込まれた素子分離絶縁膜と、前記フローティングゲ
ートの上部として前記第１半導体膜の上に形成され、且
つ前記素子形成領域から前記素子分離絶縁膜上にかけて
膜厚が連続して薄くなって横方向に拡張する拡張部を有
する第２半導体膜と、前記第２半導体膜の上に形成され
た誘電体膜と、前記誘電体膜を介して前記フローティン
グゲート上に形成されたコントロールゲートとを有する
ことを特徴とする半導体装置。 （付記２）前記フローティングゲートの前記上部は前記
下部よりも幅が広い部分を持つことを特徴とする付記１
に記載の半導体装置。 （付記３）前記フローティングゲートの上面は、前記素
子形成領域から前記素子分離領域に向かう方向に湾曲し
た斜面を有することを特徴とする付記１又は付記２に記
載の半導体装置。 （付記４）前記第１半導体膜、前記第２半導体膜はそれ
ぞれ多結晶シリコンからなることを特徴とする付記１乃
至付記３のいずれかに記載の半導体装置。 （付記５）半導体基板上にトンネル絶縁膜を形成する工
程と、フローティングゲートの下部を構成する第１半導
体膜を前記トンネル絶縁膜上に形成する工程と、前記第
１半導体膜上に研磨ストップ膜を形成する工程と、前記
研磨ストップ膜、前記第１半導体膜、前記トンネル酸化
膜及び前記半導体基板の素子分離領域をエッチングして
素子分離溝を形成する工程と、前記素子分離溝内と前記
研磨ストップ膜上に素子分離絶縁膜を形成する工程と、
研磨することにより前記素子分離絶縁膜を前記研磨スト
ップ膜上から除去するとともに前記素子分離溝の上で薄
層化する工程と、前記研磨ストップ膜を除去する工程
と、前記フローティングゲートの上部となる第２半導体
膜を第１半導体膜上に選択成長するとともに該第２半導
体膜を前記素子分離絶縁膜上で横方向に拡張させて成長
する工程と、前記フローティングゲート上に誘電体膜を
形成する工程と、コントロールゲートとなる膜を前記誘
電体膜上に形成する工程とを有することを特徴とする半
導体装置の製造方法。 （付記６）前記第１半導体膜、前記第２半導体膜はそれ
ぞれ多結晶シリコン膜であり、前記研磨ストップ膜は窒
化シリコン膜であることを特徴とする付記５に記載の半
導体装置の製造方法。 （付記７）前記素子分離絶縁膜が前記第研磨ストップ膜
上から除去された後であって前記第２半導体膜を形成す
る前に、前記素子分離溝の上の前記素子分離絶縁膜を更
に薄層化することにより、前記素子分離溝上の前記素子
分離絶縁膜の上面を前記第１半導体膜の上面をよりも低
くする工程をさらに有することを特徴とする付記５又は
付記６に記載の半導体装置の製造方法。 （付記８）半導体基板上にトンネル絶縁膜を形成する工
程と、フローティングゲートの下部を構成する第１半導
体膜を前記トンネル絶縁膜上に形成する工程と、前記第
１半導体膜、前記トンネル酸化膜及び前記半導体基板の
素子分離領域をエッチングして素子分離溝を形成する工
程と、前記素子分離溝内と前記第１半導体膜上に素子分
離絶縁膜を形成する工程と、前記素子分離絶縁膜を前記
第１半導体膜上から除去するとともに前記素子分離溝の
上で薄層化する工程と、前記フローティングゲートの上
部となる第２半導体膜を第１半導体膜上に選択成長する
とともに該第２半導体膜を前記素子分離絶縁膜上で横方
向に拡張させて成長する工程と、前記フローティングゲ
ート上に誘電体膜を形成する工程と、コントロールゲー
トとなる膜を前記誘電体膜上に形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 （付記９）前記素子分離絶縁膜が前記第１半導体膜上か
ら除去された後であって前記第２半導体膜を成長する前
に、前記素子分離溝の上の前記素子分離絶縁膜を更に薄
層化することにより、前記素子分離溝上の前記素子分離
絶縁膜の上面を前記第１半導体膜の上面よりも低くする
工程をさらに有することを特徴とする付記８に記載の半
導体装置の製造方法。 （付記１０）前記素子分離領域における前記素子分離絶
縁膜の薄層化は、オーバーポリッシング又は選択エッチ
ングによって行われることを特徴とする付記７又は付記
９に記載の半導体装置の製造方法。 （付記１１）前記素子形成領域からの前記素子分離絶縁
膜の除去と前記素子分離溝上の前記素子分離絶縁膜の薄
層化は、化学機械研磨法によって同時に行われることを
特徴とする付記５又は付記８に記載の半導体装置の製造
方法。 （付記１２）前記第２半導体膜の側面は前記素子分離絶
縁膜上ではなめらかな局面を持って形成されることを特
徴とする付記５又は付記８に記載の半導体装置の製造方
法。 （付記１３）前記第２半導体膜の選択成長は、シリコン
と塩素を含むガスを用いる気相成長であることを特徴と
する付記５又は付記８に記載の半導体装置の製造方法。 （付記１４）前記ガスは、シランと塩酸の混合ガス、又
はジクロールシランガス、又はジクロールシランガスと
塩酸の混合ガスのいずれかであることを特徴とする付記
１３に記載の半導体装置の製造方法。 （付記１５）前記コントロールゲートを構成する前記膜
は、第３半導体膜であって、成長時に不純物をドープす
るか、成長後に不純物がドープされることを特徴とする
付記５又は付記８に記載の半導体装置の製造方法。
【００５７】
【発明の効果】以上述べたように 本発明によれば、Ｓ
ＴＩ構造の素子分離絶縁膜に挟まれた第１半導体膜の上
に第２半導体膜を選択成長するとともに、第２半導体膜
を素子分離絶縁膜の上に拡張するように成長し、第１及
び半導体膜をフラッシュメモリセルのフローティングゲ
ートとしたので、フローティングゲートのうちトンネル
絶縁膜に接触する面積よりもコントロールゲートにオー
バーラップする面積を広くして、メモリセルの高集積化
を図り、さらにフローティングゲートとコントロールゲ
ートとのカップリング容量を高くすることが可能にな
る。
ＴＩ構造の素子分離絶縁膜に挟まれた第１半導体膜の上
に第２半導体膜を選択成長するとともに、第２半導体膜
を素子分離絶縁膜の上に拡張するように成長し、第１及
び半導体膜をフラッシュメモリセルのフローティングゲ
ートとしたので、フローティングゲートのうちトンネル
絶縁膜に接触する面積よりもコントロールゲートにオー
バーラップする面積を広くして、メモリセルの高集積化
を図り、さらにフローティングゲートとコントロールゲ
ートとのカップリング容量を高くすることが可能にな
る。
【００５８】フローティングゲートの上部となる第２半
導体膜を自己整合的に整形しているので、位置合わせマ
ージンを小さくでき、セル面積の縮小化が図れる。ま
た、フローティングゲートの上に誘電体膜を形成した後
に、コントロールゲートとなる膜を形成すると、この膜
をパターニングする際にコントロールゲートのなだらか
な部分でエッチング残渣が発生し難くなって加工し易く
なる。
導体膜を自己整合的に整形しているので、位置合わせマ
ージンを小さくでき、セル面積の縮小化が図れる。ま
た、フローティングゲートの上に誘電体膜を形成した後
に、コントロールゲートとなる膜を形成すると、この膜
をパターニングする際にコントロールゲートのなだらか
な部分でエッチング残渣が発生し難くなって加工し易く
なる。
【００５９】さらに、フローティングゲートとなる第２
半導体膜の上面の側部は滑らかな曲面に形成されるの
で、フローティングゲートの上面上に形成される誘電体
膜の膜厚が均一になり、誘電体膜にかかる電界集中を避
けられ、この結果、コントロールゲートとフローティン
グゲートの間の絶縁耐圧を高く維持することが可能であ
る。
半導体膜の上面の側部は滑らかな曲面に形成されるの
で、フローティングゲートの上面上に形成される誘電体
膜の膜厚が均一になり、誘電体膜にかかる電界集中を避
けられ、この結果、コントロールゲートとフローティン
グゲートの間の絶縁耐圧を高く維持することが可能であ
る。
【図１】図１(a) 〜(e) は、従来のフラッシュメモリセ
ルの形成工程を示す断面図である。
ルの形成工程を示す断面図である。
【図２】図２(a),(b) は、本発明の第１実施形態に係る
フラッシュメモリセルの形成工程を示す斜視図（その
１）である。
フラッシュメモリセルの形成工程を示す斜視図（その
１）である。
【図３】図３(a),(b) は、本発明の第１実施形態に係る
フラッシュメモリセルの形成工程を示す斜視図（その
２）である。
フラッシュメモリセルの形成工程を示す斜視図（その
２）である。
【図４】図４(a),(b) は、本発明の第１実施形態に係る
フラッシュメモリセルの形成工程を示す斜視図（その
３）である。
フラッシュメモリセルの形成工程を示す斜視図（その
３）である。
【図５】図５(a),(b) は、本発明の第１実施形態に係る
フラッシュメモリセルの形成工程を示す斜視図（その
４）である。
フラッシュメモリセルの形成工程を示す斜視図（その
４）である。
【図６】図６(a),(b) は、本発明の第１実施形態に係る
フラッシュメモリセルの形成工程を示す斜視図（その
５）である。
フラッシュメモリセルの形成工程を示す斜視図（その
５）である。
【図７】図７(a),(b) は、本発明の第１実施形態に係る
フラッシュメモリセルの形成工程を示す斜視図（その
６）である。
フラッシュメモリセルの形成工程を示す斜視図（その
６）である。
【図８】図８は、本発明の第１実施形態に係るフラッシ
ュメモリセルの形成工程を示す斜視図（その７）であ
る。
ュメモリセルの形成工程を示す斜視図（その７）であ
る。
【図９】図９(a) 〜(e) は、本発明の第１実施形態に係
るフラッシュメモリセルの形成工程を示す断面図であ
る。
るフラッシュメモリセルの形成工程を示す断面図であ
る。
【図１０】図１０は、本発明の第１実施形態に係るフラ
ッシュメモリセルを示す断面図である。
ッシュメモリセルを示す断面図である。
【図１１】図１１(a),(b) は、本発明の第２実施形態に
係るフラッシュメモリセルの形成工程を示す斜視図（そ
の１）である。
係るフラッシュメモリセルの形成工程を示す斜視図（そ
の１）である。
【図１２】図１２(a),(b) は、本発明の第２実施形態に
係るフラッシュメモリセルの形成工程を示す斜視図（そ
の２）である。
係るフラッシュメモリセルの形成工程を示す斜視図（そ
の２）である。
【図１３】図１３は、本発明の第２実施形態に係るフラ
ッシュメモリセルの形成工程を示す斜視図（その３）で
ある。
ッシュメモリセルの形成工程を示す斜視図（その３）で
ある。
【図１４】図１４(a) 〜(d) は、本発明の第２実施形態
に係るフラッシュメモリセルの形成工程を示す断面図で
ある。
に係るフラッシュメモリセルの形成工程を示す断面図で
ある。
【図１５】図１５(a),(b) は、本発明の第３実施形態に
係るフラッシュメモリセルの形成工程を示す斜視図（そ
の１）である。
係るフラッシュメモリセルの形成工程を示す斜視図（そ
の１）である。
【図１６】図１６は、本発明の第３実施形態に係るフラ
ッシュメモリセルの形成工程を示す斜視図（その２）で
ある。
ッシュメモリセルの形成工程を示す斜視図（その２）で
ある。
１…シリコン（半導体）基板、１ａ…素子分離溝、２…
トンネル酸化膜、３，８，１０…シリコン（半導体）
膜、４，１１…窒化シリコン膜、５…レジストパター
ン、６、６ａ…SiO2膜、７…素子分離絶縁膜、９…ＯＮ
Ｏ膜、１２…レジストパターン、１３ａ，１３ｂ…不純
物拡散層、１５ａ，１５ｂ，１５ｃ…シリサイド膜、１
６，１９…層間絶縁膜、１７ａ，１７ｂ…第１導電プラ
グ、１８ａ…ソース配線、１８ｂ…導電パッド、２０…
第２導電プラグ、ＢＬ…ビット線、ＦＧ…フローティン
グゲート、ＣＧ…コントロールゲート。
トンネル酸化膜、３，８，１０…シリコン（半導体）
膜、４，１１…窒化シリコン膜、５…レジストパター
ン、６、６ａ…SiO2膜、７…素子分離絶縁膜、９…ＯＮ
Ｏ膜、１２…レジストパターン、１３ａ，１３ｂ…不純
物拡散層、１５ａ，１５ｂ，１５ｃ…シリサイド膜、１
６，１９…層間絶縁膜、１７ａ，１７ｂ…第１導電プラ
グ、１８ａ…ソース配線、１８ｂ…導電パッド、２０…
第２導電プラグ、ＢＬ…ビット線、ＦＧ…フローティン
グゲート、ＣＧ…コントロールゲート。
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フロントページの続き
Ｆターム(参考） 5F083 EP02 EP05 EP06 EP08 EP22
EP23 EP42 EP52 EP55 EP56
GA09 GA22 JA02 JA04 JA05
JA32 JA35 JA53 MA05 MA06
MA19 NA00 NA01 NA06 PR03
PR05 PR09 PR12 PR21 PR36
PR39 PR40 PR41 PR52
5F101 BA12 BA29 BA36 BA44 BB02
BB05 BB08 BD02 BD03 BD32
BD35 BH02 BH03 BH04 BH06
BH09 BH14 BH15 BH19
Claims (9)
- 【請求項１】半導体基板の素子形成領域上にトンネル絶
縁膜を介して形成されるフローティングゲートの下部を
構成する第１半導体膜と、 前記第１半導体膜、前記トンネル絶縁膜及び前記半導体
基板のうち前記素子形成領域に隣接して形成された素子
分離溝と、 前記素子分離溝内に埋め込まれた素子分離絶縁膜と、 前記フローティングゲートの上部として前記第１半導体
膜の上に形成され、且つ前記素子形成領域から前記素子
分離絶縁膜上にかけて膜厚が連続して減少して横方向に
拡張する拡張部を有する第２半導体膜と、 前記第２半導体膜の上に形成された誘電体膜と、 前記誘電体膜を介して前記フローティングゲート上に形
成されたコントロールゲートとを有することを特徴とす
る半導体装置。 - 【請求項２】前記フローティングゲートの前記上部は前
記下部よりも幅が広い部分を持つことを特徴とする付記
１に記載の半導体装置。 - 【請求項３】前記フローティングゲートの上面は、前記
素子形成領域から前記素子分離領域に向かう方向に湾曲
した斜面を有することを特徴とする請求項１又は請求項
２に記載の半導体装置。 - 【請求項４】前記第１半導体膜、前記第２半導体膜はそ
れぞれ多結晶シリコンからなることを特徴とする請求項
１乃至請求項３のいずれかに記載の半導体装置。 - 【請求項５】半導体基板上にトンネル絶縁膜を形成する
工程と、 フローティングゲートの下部を構成する第１半導体膜を
前記トンネル絶縁膜上に形成する工程と、 前記第１半導体膜上に研磨ストップ膜を形成する工程
と、 前記研磨ストップ膜、前記第１半導体膜、前記トンネル
酸化膜及び前記半導体基板の素子分離領域をエッチング
して素子分離溝を形成する工程と、 前記素子分離溝内と前記研磨ストップ膜上に素子分離絶
縁膜を形成する工程と、 研磨することにより前記素子分離絶縁膜を前記研磨スト
ップ膜上から除去するとともに前記素子分離溝の上で薄
層化する工程と、 前記研磨ストップ膜を除去する工程と、 前記フローティングゲートの上部となる第２半導体膜を
第１半導体膜上に選択成長するとともに該第２半導体膜
を前記素子分離絶縁膜上で横方向に拡張させて成長する
工程と、 前記フローティングゲート上に誘電体膜を形成する工程
と、 コントロールゲートとなる膜を前記誘電体膜上に形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項６】前記素子分離絶縁膜が前記第研磨ストップ
膜上から除去された後であって前記第２半導体膜を形成
する前に、 前記素子分離溝の上の前記素子分離絶縁膜を更に薄層化
することにより、前記素子分離溝上の前記素子分離絶縁
膜の上面を前記第１半導体膜の上面をよりも低くする工
程をさらに有することを特徴とする請求項５に記載の半
導体装置の製造方法。 - 【請求項７】半導体基板上にトンネル絶縁膜を形成する
工程と、 フローティングゲートの下部を構成する第１半導体膜を
前記トンネル絶縁膜上に形成する工程と、 前記第１半導体膜、前記トンネル酸化膜及び前記半導体
基板の素子分離領域をエッチングして素子分離溝を形成
する工程と、 前記素子分離溝内と前記第１半導体膜上に素子分離絶縁
膜を形成する工程と、 前記素子分離絶縁膜を前記第１半導体膜上から除去する
とともに前記素子分離溝の上で薄層化する工程と、 前記フローティングゲートの上部となる第２半導体膜を
第１半導体膜上に選択成長するとともに該第２半導体膜
を前記素子分離絶縁膜上で横方向に拡張させて成長する
工程と、 前記フローティングゲート上に誘電体膜を形成する工程
と、 コントロールゲートとなる膜を前記誘電体膜上に形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項８】前記素子分離絶縁膜が前記第１半導体膜上
から除去された後であって前記第２半導体膜を成長する
前に、 前記素子分離溝の上の前記素子分離絶縁膜を更に薄層化
することにより、前記素子分離溝上の前記素子分離絶縁
膜の上面を前記第１半導体膜の上面よりも低くする工程
をさらに有することを特徴とする請求項７に記載の半導
体装置の製造方法。 - 【請求項９】前記第２半導体膜の側面は前記素子分離絶
縁膜上ではなめらかな局面を持って形成されることを特
徴とする請求項５又は請求項７に記載の半導体装置の製
造方法。
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| DE60238583T DE60238583D1 (de) | 2001-06-26 | 2002-03-04 | Herstellungsverfahren eines Halbleiterbauelements |
| TW091104169A TW531895B (en) | 2001-06-26 | 2002-03-06 | Semiconductor device and method of manufacturing the same |
| US10/091,507 US6649965B2 (en) | 2001-06-26 | 2002-03-07 | Semiconductor device and method of manufacturing the same |
| CNB021083118A CN1189947C (zh) | 2001-06-26 | 2002-03-28 | 半导体器件及其制造方法 |
| KR1020020017297A KR100818873B1 (ko) | 2001-06-26 | 2002-03-29 | 반도체 장치 및 그 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001192825A JP2003007869A (ja) | 2001-06-26 | 2001-06-26 | 半導体装置及びその製造方法 |
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|---|---|
| JP2003007869A true JP2003007869A (ja) | 2003-01-10 |
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ID=19031219
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|---|---|---|---|
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| DE (1) | DE60238583D1 (ja) |
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