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WO2012079927A1 - Gehäustes elektrisches bauelement - Google Patents

Gehäustes elektrisches bauelement Download PDF

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Publication number
WO2012079927A1
WO2012079927A1 PCT/EP2011/070691 EP2011070691W WO2012079927A1 WO 2012079927 A1 WO2012079927 A1 WO 2012079927A1 EP 2011070691 W EP2011070691 W EP 2011070691W WO 2012079927 A1 WO2012079927 A1 WO 2012079927A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
chip
carrier substrate
electrical component
cover
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2011/070691
Other languages
English (en)
French (fr)
Inventor
Wolfgang Pahl
Jürgen PORTMANN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Electronics AG
Original Assignee
Epcos AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epcos AG filed Critical Epcos AG
Priority to KR1020137018314A priority Critical patent/KR101566597B1/ko
Priority to US13/994,091 priority patent/US9844128B2/en
Priority to JP2013543611A priority patent/JP5894186B2/ja
Publication of WO2012079927A1 publication Critical patent/WO2012079927A1/de
Anticipated expiration legal-status Critical
Priority to US15/796,181 priority patent/US10154582B2/en
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H10W42/20—
    • H10W70/644—
    • H10W76/12—
    • H10W76/60—
    • H10W90/701—
    • H10W90/724—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Definitions

  • the invention relates to a housed component in which a thermo-mechanical stress load on a chip inside the housing is reduced.
  • the invention relates to desweite ⁇ ren a method for reducing the stress associated Häusung of chips.
  • a packaged component has in the interior of a chip, which may include an integrated circuit or on the metallic structures, for example, to generate a wave acoustically ⁇ tables are arranged.
  • the chip is generally located on a carrier substrate and transferred from one enclosure to ⁇ .
  • the thermal expansion coefficient of the chip differs from the thermal expansion coefficient of the material of the carrier substrate or the housing. Characterized occur with temperature change ⁇ mechanical loads on the internal electrical connections between the chip and the carrier substrate, which can lead to failure of the device according to the strength of the load.
  • the temperature-induced stress or from the outside for example on a printed circuit board inserted ⁇ headed mechanical stress the electrical parameters sensitive chip, for example of MEMS (Microelectromecha- nical system) sensors, surface acoustic wave (SAW) - / Wave (BAW) - Filter or quartz / silicon resonators, inadmissible influence.
  • MEMS Microelectromecha- nical system
  • SA surface acoustic wave
  • BAW wave
  • Highly sensitive chips of the type mentioned are predominantly installed in cavity housings, which are formed from a ceramic or egg ⁇ nem polymer material.
  • the device may at ⁇ closing with a metal lid by gluing, soldering or Welding to be closed.
  • Such a design of a packaged device sets the achievable miniaturization limits.
  • Less stress-sensitive components are therefore often attached to a carrier element, for example a frame structure
  • thermomechanical stress It is desirable to provide a packaged electrical device in which stress exerted on a chip of the device as a result of thermomechanical stress is reduced. Furthermore, a method for producing a packaged electrical component is to be specified, in which the stress exerted as a result of a thermomechanical stress is reduced to a chip in the interior of the housing.
  • a packaged electrical component comprises a Suspendsub ⁇ strat, a spring device which is attached ⁇ arranged on the carrier substrate, a chip which is coupled to a first side of the chip to the spring means, and a cover member disposed on the carrier substrate.
  • the cover member is disposed over the chip such that the cover member contacts the chip at least on a second side other than the first side of the chip.
  • the device has a small footprint and a high density against environmental influences.
  • a method of manufacturing a packaged electrical device includes providing a carrier substrate. On the carrier substrate, a spring device is arranged. On the spring device a chip is arranged such that a first side of the chip is open ⁇ coupled to the spring means. About the chip, a cover is arranged in such ⁇ order that the cover touches the chip at least on a second side different from the first side of the chip.
  • FIG. 1 shows a first embodiment of a housed electrical component with reduction of the stress exerted on a chip as a result of thermomechanical loading
  • FIG. 2 shows a spring device as a contact element for contacting the chip in an enlarged representation
  • FIG. 3 shows a further embodiment of a packaged electrical component with reduction of the stress exerted on a chip as a result of thermo-mechanical stress
  • FIG. 4 shows a further embodiment of a packaged electrical component with reduction of the stress exerted on a chip as a result of a thermomechanical load
  • FIG. 5 shows a further embodiment of a packaged electrical component with reduction of the stress exerted on a chip as a result of a thermomechanical load.
  • FIG. 1 shows an embodiment 1000 of a packaged electrical component with a carrier substrate 10, on which a chip 30 is arranged.
  • the chip may, for example, comprise a substrate in or on which an integrated circuit is contained.
  • the chip 30 may, for example, a carrier ⁇ substrate, on the metallic structures for exciting a surface acoustic wave or a bulk wave are angeord ⁇ net, have.
  • the chip 30 is arranged on a spring device 20.
  • the chip can be placed, for example in flip-chip mounting on the spring device.
  • the Spring device is formed as a resilient, conductive contact ⁇ element, through which the contact surfaces of the chip with external contact terminals 110 of the device for applying or tapping a signal are connected.
  • the carrier substrate may be removable ⁇ det as a multilayer substrate having on its underside, the contact terminals 110 for external contacting of the chip 30th
  • the carrier substrate 10 includes Boh ⁇ stanchions 80, so-called vias, which are with a conductive Mate rial, for example a metal, or lined up ⁇ filled.
  • the holes 80 are offset from one another ange ⁇ arranged.
  • strip conductors 90 are arranged in ⁇ within the carrier substrate.
  • the spring devices 20 On the upper side of the carrier substrate, which faces the interior of the component, the spring devices 20, which in addition to their function as resilient holders for the chip have the function of a resilient contact element, are arranged. Each of the two spring devices has one
  • Layer 21 which is disposed over one of the vias 80.
  • Another respective layer 22 of the spring means 20 is connected to the layer 21 at its end E22a.
  • a white ⁇ teres E22b end of the layer 22 is disposed freely movable on the carrier substrate.
  • the layer 22 thus forms a spring arm of the spring device 20, which is arranged at its end E22a on the layer 21, which serves as a support arm for the spring arm.
  • the contact surfaces of the chip 30 are each connected via a connecting element 60 to the respective spring device 20, in particular to the spring arm 22 of the spring device.
  • the connecting elements 60 for example, as solder bumps, soldered metal posts (Pil ⁇ lars), Goldstudbumps or Leitkleberbumps be formed.
  • a support element 70 is arranged on the carrier substrate 10.
  • the support element 70 can be designed as a frame of the packaged component on which the chip rests on the edge.
  • the frame may be part of the carrier.
  • the supporting member is a material of a metal and can be constructed in an additive process on the Suspend ⁇ strat.
  • a cover element 100 is arranged such that the cover element contacts the chip 30 at least on one side 32 of the chip.
  • the cover member contacts the chip on a total of five major surfaces, particularly on the surface of the top surface 32 and on the side surfaces 33.
  • the cover member 100 may include a layer 40 that may be formed as a laminate layer , The laminate can be cuddled a ber vom by a deep drawing process on the 0 of the chip and then removablehär ⁇ preparing polymer film, in particular a "B-stage" material be.
  • the layer 40 is formed such that a portion 41 of the layer 40 contacts the surfaces of the top 32 and the Be ⁇ ten vom 33 of the chip 30th
  • the portion 41 of the layer 40 may be nestled directly on the surfaces of the top and side surfaces of the chip.
  • the layer 40 of the cover member contacts the entire surface of the top surface 32 and side surfaces 33 of the chip.
  • Another section 42 of the Layer 40 is disposed on the carrier substrate. Between the portion 41 and the portion 42, the layer 40 has a portion 43 which contacts the support element 70. The layer 40 thus conforms to the carrier substrate in the region of the section 42 and to the support element 70 in the region of the section 43.
  • the cover 100 has another layer 50 disposed over the layer 40.
  • the layer 50 may beispiels-, as a layer sequence made of a thin, sputtered, for example, sub-layer (seed layer) and one on the lower layer electroplated layer of reinforcing ⁇ be formed.
  • the seed layer may, for example, have a thickness of between 0.1 ⁇ m and 2 ⁇ m. It may contain a material of titanium, tungsten, chromium and / or copper.
  • the reinforcing layer may have a layer thickness between 10 ⁇ and 100 ⁇ and, for example, copper and / or nickel enthal ⁇ th.
  • the layer 50 has a portion 51 that contacts the layer 40. In the embodiment of the housed electrical component shown in FIG. 1, the section 51 of the layer 50 fits snugly against the layer 40 without an intermediate gap.
  • the layer 40 has in the region of the portion 43 a recess 44 into which the material of the
  • Layer 50 extends. Thereby, a connection between the layer 50 and the support element 70 is formed. If the layer 50 is formed of a metallic material and is connected through the recess 44 in the laminate layer 40 with the likewise preferably metallic frame 70, this selective connection allows electrical contact.
  • the carrier substrate 10, on which the support element 70 is arranged is attached to a suitable (ground) potential. is closed, is achieved by the cover 100, in particular by the electrically conductive portion 50 of the cover 100, with respect to the chip a good electromagnetic Schirmwir ⁇ kung.
  • Layer 50 to the support element 70 also allows a hermetic, diffusion-tight termination.
  • the carrier substrate 10 is preferably an arrangement of ei ⁇ ner HTCC (High Temperature Cofired Ceramics) ceramic or LTCC (Low Temperature Cofired Ceramics) ceramic, in which all functional elements, in particular the bottom surface, the vias, the internal conductor tracks, for example formed in SMT (Surface Mounted Technology) solder pads and Victoran ⁇ connections , built in multi-layer technology and sintered together.
  • ei ⁇ ner HTCC (High Temperature Cofired Ceramics) ceramic or LTCC (Low Temperature Cofired Ceramics) ceramic in which all functional elements, in particular the bottom surface, the vias, the internal conductor tracks, for example formed in SMT (Surface Mounted Technology) solder pads and Mixan ⁇ connections , built in multi-layer technology and sintered together.
  • SMT Surface Mounted Technology
  • the support member may be arranged 70 on the carrier ⁇ substrate 10 by a sub ⁇ layer (seed layer) is blanket sputtered onto the support substrate 10 first. Subsequently, a masking of the UN ter für and a galvanic layer deposition, the In ⁇ play of copper and / or nickel in the mask openings. Subsequently, the mask is removed and the lower layer weg ⁇ etched. In order to achieve a plane as possible, flat support for the chip, the support member 70 on its upper side, for example by milling or grinding, be mechanically reworked. As a result, a certain degree of tightness and a very high compressive strength in given ⁇ subsequent processes, in particular in a Injection coating on board level achieved.
  • the support element can be designed frame-shaped.
  • the resilient contact elements 20 can be produced by a similar method as the frame 70 and preferably directly in the same step. In this case, it is possible to further thicken the frame 70 in a second layer deposition in order to achieve a height which is significantly higher than that of the spring device 20.
  • Suitable ma- terialien for the resilient contact elements 20 are ⁇ ranging between 10 to 100 ⁇ ⁇ at ⁇ game as copper and nickel with a total thickness in the Be.
  • further layers for example silver, palladium, gold, tin or solder-stop films, can be added.
  • Figure 2 shows the manufacture of the spring means 20 on the carrier substrate 10. Shown is a portion of the carrier ⁇ substrate 10 on which the spring means is arranged 20th First, a sacrificial layer is deposited on the Susub ⁇ strat 10,220 and structured in such a manner is that the sacrificial layer ⁇ only on a part of the carrier substrate arranged. Subsequently, a lower layer (seed layer) 210 is applied over the free carrier substrate 10 and the sacrificial layer 220. The application of the underlayer 210 can be done by sputtering. Subsequently, a plating resist layer 200 is applied and patterned in the manner shown in Figure 2, so that a region between the two sections of the plating resist layer 200 remains free.
  • the photoresist layer 220 may have a thickness between ty- typically have 1 ⁇ to 50 ⁇ .
  • the sacrificial layer 220 may be removed to achieve the spring action of the spring arm 22 in a later step.
  • the sacrificial layer 220 can also be designed so soft that it can remain under the contact point 22 of the spring device.
  • the carrier arm and the spring arm can also be arranged laterally offset from one another in the plan view of the component.
  • the support arm 21 and the spring arm 22 are preferably not arranged exactly rectilinear, whereby tensile and compressive stresses can be better mitigated by the spring device in the longitudinal direction.
  • the height of the support element 70 is approximately equal to the sum of the Koch Anlagendi ⁇ blocks, the thickness of the spring arm and the thickness of the connection elements ⁇ between the chip and the spring means in the connected state.
  • the connection element can for example be a komp ⁇ rimierter Goldstudbump or a collapsed globule. Be particularly advantageous has proved to fading when the height of the connecting member 60 in manufacturing the Ver ⁇ bond at least equal to the thickness of the sacrificial layer 220th In this case, the spring device 20 when pressing the chip 30 elastically down to the limit, that is pressed onto the carrier substrate surface, which is useful or mandatory depending on Ver ⁇ bonding method.
  • FIG. 3 shows an embodiment 2000 of the packaged electrical component.
  • the support member 70 has a lower height compared to the embodiment shown in Figure 1.
  • a support member having a lower height than the spring means 20 is preferably then only use det when the support element 70 is pre-fabricated on the Samsub ⁇ strat 10 or the method used has a limitation concerning the thickness of the support member 70 on ⁇ .
  • the support element 70 is constructed by electrodeposition, then it is generally less expensive to form the support element exclusively from the material layer from which the springs are also constructed. This has the support element also generally at about the di ⁇ blocks of the spring means.
  • the chip 30 is held only by the spring device 20. Since the chip is not resting on the support element 70, the A ⁇ pave the surface of the support element can be omitted.
  • FIG. 4 shows an embodiment 3000 of a packaged electrical component without support element 70. Otherwise, identical components are designated by the same reference numerals as in FIGS. 1 and 3.
  • a hermetic seal can be achieved by the layer 40, nat Mrs for example, a laminating, in the exterior area of the carrier substrate 10, Example ⁇ , a ceramic, not covered and the layer 50, wherein ⁇ play a metallic Covering layer (plating), which adjoins the laminate layer 40 and is arranged on the outer region of the carrier substrate.
  • the layer 50 therefore has a section 51 which contacts the entire surface of the lami ⁇ nat für 40.
  • the cover layer 50 has a section 52 adjoining the section 51, which rests directly on the carrier substrate 10 and touches the carrier substrate.
  • FIG. 5 shows a disclosed embodiment 4000 of the packaged electrical component, wherein the dispensed hermetically diffusion ⁇ sealed encapsulation of the chip.
  • the surfaces of the top surface 32 and the surfaces of the side surfaces 33 of the chip are embedded in a thick polymer layer 120, wherein ⁇ game as a glob top layer, instead of providing a covering of a laminate layer and a metallic covering layer arranged above it.
  • the polymer ⁇ layer 120 may be applied for example by lamination, spraying, dipping or casting, wherein the polymeric material penetrates only slightly into the cavity between the chip 30 and the carrier substrate 10 by suitable process control. Also multi-layer arrangements can be used ⁇ the. For example, a laminate with a lower
  • Such polymer coatings can of me ⁇ -metallic cover layer 50 are used in order to achieve, for example, a cuboid component contour in connection with the cover member 100 of the laminate layer 40 and. More functi ⁇ onstiken can be supplemented schriftiana including to high-contrast loading.
  • surface arrays of a multiplicity of packaged components are preferably processed together according to one of the embodiments shown in FIGS. 1, 3, 4 and 5, and only in a continuous manner. stepped or in a completely finished Zu ⁇ stand isolated. Housed components with the construction of the cover shown in FIGS. 1 and 3 to 4 thus make possible very efficient use production with a high degree of miniaturization.

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Abstract

Ein gehäustes elektrisches Bauelement umfasst ein Trägersubstrat (10), ein Federeinrichtung (20), die auf dem Trägersubstrat (10) angeordnet ist, einen Chip (30), der an einer ersten Seite (31) des Chips an die Federeinrichtung (20) gekoppelt ist, und ein Abdeckelement (100), das auf dem Trägersubstrat (10) angeordnet ist. Das Abdeckelement (100) ist derart über dem Chip (20) angeordnet, dass das Abdeckelement (100) den Chip (30) mindestens an einer zweiten von der ersten Seite verschiedenen Seite (32) des Chips berührt. Das Bauelement weist einen geringen Platzbedarf und eine hohe Dichtigkeit gegenüber Einflüssen aus der Umgebung auf.

Description

Beschreibung
GEHÄUSTES ELEKTRISCHES BAUELEMENT
Die Erfindung betrifft ein gehäustes Bauelement, bei dem eine thermomechanische Stressbelastung auf einen Chip im Inneren des Gehäuses reduziert ist. Die Erfindung betrifft desweite¬ ren ein Verfahren zur stressreduzierten Häusung von Chips.
Ein gehäustes Bauelement weist im Inneren einen Chip auf, der eine integrierte Schaltung enthalten kann oder auf dem beispielsweise metallische Strukturen zur Erzeugung einer akus¬ tischen Welle angeordnet sind. Der Chip ist im Allgemeinen auf einem Trägersubstrat angeordnet und von einem Gehäuse um¬ geben. In den meisten Fällen unterscheidet sich der thermische Ausdehnungskoeffizient des Chips von dem thermischen Ausdehnungskoeffizienten des Materials des Trägersubstrats beziehungsweise des Gehäuses. Dadurch treten bei Temperatur¬ wechseln mechanische Belastungen der internen elektrischen Verbindungen zwischen Chip und Trägersubstrat auf, die je nach Stärke der Belastung zu Ausfällen des Bauelements führen können. Desweiteren kann der temperaturbedingte Stress oder auch von außen, zum Beispiel über eine Leiterplatte, einge¬ leitete mechanische Verspannungen die elektrischen Kenngrößen sensibler Chips, beispielsweise von MEMS (Microelectromecha- nical Systems ) -Sensoren, Oberflächenwellen ( SAW) -/Volumenwellen (BAW) -Filter oder Quarz-/Silizium-Resonatoren, unzulässig beeinflussen.
Hochempfindliche Chips der genannten Art werden überwiegend in Hohlraumgehäuse eingebaut, die aus einer Keramik oder ei¬ nem Polymermaterial ausgebildet sind. Das Bauelement kann an¬ schließend mit einem Metalldeckel durch Kleben, Löten oder Schweißen verschlossen werden. Eine derartige Bauform eines gehäusten Bauelements setzt der erzielbaren Miniaturisierung Grenzen . Weniger stressempfindliche Komponenten werden daher häufig an ein Trägerelement, beispielsweise eine Rahmenstruktur
(Leadframe) beziehungsweise ein Panel, geklebt, mit dem Trä¬ gerelement elektrisch kontaktiert und mit einer duroplasti¬ schen Pressmasse direkt umhüllt. Bei dieser Bauform erfolgt jedoch eine ungehinderte Stressübertragung durch intern ther- momechanisch fehlangepasste Materialien oder auch eine
Stressübertragung von außen auf den sensiblen Chip, wodurch die Genauigkeit und Reproduzierbarkeit der elektrischen Para¬ meter des Bauelements verschlechtert werden. Insbesondere er- geben sich Zuverlässigkeitsprobleme in Bezug auf die Funkti¬ onstauglichkeit des Chips bei Temperaturzyklen.
Es ist wünschenswert, ein gehäustes elektrisches Bauelement anzugeben, bei dem ein auf einen Chip des Bauelements in Fol- ge thermomechanischer Belastung ausgeübter Stress reduziert ist. Desweiteren soll ein Verfahren zur Herstellung eines gehäusten elektrischen Bauelements angegeben werden, bei dem der in Folge einer thermomechanischen Belastung ausgeübte Stress auf einen Chip im Inneren des Gehäuses reduziert ist.
Ein gehäustes elektrisches Bauelement umfasst ein Trägersub¬ strat, ein Federeinrichtung, die auf dem Trägersubstrat ange¬ ordnet ist, einen Chip, der an einer ersten Seite des Chips an die Federeinrichtung gekoppelt ist, und ein Abdeckelement, das auf dem Trägersubstrat angeordnet ist. Das Abdeckelement ist derart über dem Chip angeordnet, dass das Abdeckelement den Chip mindestens an einer zweiten von der ersten Seite verschiedenen Seite des Chips berührt. Das Bauelement weist einen geringen Platzbedarf und eine hohe Dichtigkeit gegenüber Einflüssen aus der Umgebung auf. Bei Verwendung eines Trägersubstrats aus einer Keramik und eines Abdeckelements, das eine Schicht aus Metall aufweist, kann umlaufend um den Chip eine durchgehende Metall- beziehungs¬ weise Keramikumhüllung ohne Stossstellen realisiert werden. Wesentlich dabei ist insbesondere die feste und dichte Ver¬ bindung am Übergang zwischen Keramik und Metall, welche beispielsweise mittels eines Sputterprozesses realisiert werden kann .
Ein Verfahren zur Herstellung eines gehäusten elektrischen Bauelements umfasst das Bereitstellen eines Trägersubstrats. Auf dem Trägersubstrat wird eine Federeinrichtung angeordnet. Auf der Federeinrichtung wird ein Chip derart angeordnet, dass eine erste Seite des Chips an die Federeinrichtung ge¬ koppelt ist. Über dem Chip wird ein Abdeckelement derart an¬ geordnet, dass das Abdeckelement den Chip mindestens an einer zweiten von der ersten Seite verschiedenen Seite des Chips berührt .
Weitere Aus führungs formen des gehäusten elektrischen Bauelements und des Verfahrens zur Herstellung des gehäusten elekt¬ rischen Bauelements sind den Unteransprüchen zu entnehmen.
Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert . Es zeigen:
Figur 1 eine erste A sführungsform eines gehäusten elektri- sehen Bauelements mi Reduzierung des au einen Chip in Folge thermomechanischer B lastung ausgeübten tresses ,
Figur 2 eine Federeinrichtung als Kontaktelement zur Kontak- tierung des Chips in einer vergrößerten Darstellung,
Figur 3 eine weitere Aus führungs form eines gehäusten elektrischen Bauelements mit Reduzierung des auf einen Chip in Folge thermomechanischen Belastung ausgeübten Stresses,
Figur 4 eine weitere Aus führungs form eines gehäusten elektrischen Bauelements mit Reduzierung des auf einen Chip in Folge einer thermomechanischen Belastung ausgeübten Stresses,
Figur 5 eine weitere Aus führungs form eines gehäusten elektrischen Bauelements mit Reduzierung des auf einen Chip in Folge einer thermomechanischen Belastung ausgeübten Stresses.
Figur 1 zeigt eine Aus führungs form 1000 eines gehäusten e- lektrischen Bauelements mit einem Trägersubstrat 10, auf dem ein Chip 30 angeordnet ist. Der Chip kann beispielsweise ein Substrat umfassen, in oder auf dem eine integrierte Schaltung enthalten ist. Im Falle eines Oberflächen- oder Volumenwellen-Bauelements kann der Chip 30 beispielsweise ein Träger¬ substrat, auf dem metallische Strukturen zur Anregung einer akustischen Oberflächenwelle oder einer Volumenwelle angeord¬ net sind, aufweisen. Der Chip 30 ist auf einer Federeinrichtung 20 angeordnet. Der Chip kann beispielsweise in Flip- Chip-Montage auf die Federeinrichtung aufgesetzt werden. Die Federeinrichtung ist als ein federndes, leitfähiges Kontakt¬ element ausgebildet, durch die die Kontaktflächen des Chips mit äußeren Kontaktanschlüssen 110 des Bauelements zum Anlegen beziehungsweise Abgreifen eines Signals verbunden sind. Das Trägersubstrat kann als ein Mehrschicht-Träger ausgebil¬ det sein, der an seiner Unterseite die Kontaktanschlüsse 110 zur äußeren Kontaktierung des Chips 30 aufweist. Im Ausführungsbeispiel der Figur 1 enthält das Trägersubstrat 10 Boh¬ rungen 80, so genannten Vias, die mit einem leitfähigen Mate- rial, beispielsweise einem Metall, ausgekleidet oder aufge¬ füllt sind. Die Bohrungen 80 sind versetzt zueinander ange¬ ordnet. Zur Verbindung der Vias 80 sind Leiterbahnzüge 90 in¬ nerhalb des Trägersubstrats angeordnet. Auf der Oberseite des Trägersubstrats, die dem Inneren des Bauelements zugewandt ist, sind die Federeinrichtungen 20, die neben ihrer Funktion als federnde Halterungen für den Chip die Funktion eines federnden Kontaktelements haben, angeordnet. Jede der beiden Federeinrichtungen weist eine
Schicht 21 auf, die über einem der Vias 80 angeordnet ist. Eine weitere jeweilige Schicht 22 der Federeinrichtungen 20 ist an ihrem Ende E22a mit der Schicht 21 verbunden. Ein wei¬ teres Ende E22b der Schicht 22 ist frei beweglich über dem Trägersubstrat angeordnet. Die Schicht 22 bildet somit einen Federarm der Federeinrichtung 20, die an ihrem Ende E22a auf der Schicht 21, die als ein Haltearm für den Federarm dient, angeordnet ist.
Die Kontaktflächen des Chips 30 sind jeweils über ein Verbin- dungselement 60 mit der jeweiligen Federeinrichtung 20, insbesondere mit dem Federarm 22 der Federeinrichtung, verbunden. Im Falle einer Flip-Chip-Montage des Chips 30 auf den federnden Kontaktelementen 20 können die Verbindungselemente 60 beispielsweise als Lotbumps, gelötete Metallpfosten (Pil¬ lars), Goldstudbumps oder Leitkleberbumps ausgebildet sein.
Bei der in Figur 1 gezeigten Aus führungs form 1000 eines ge- hausten elektrischen Bauelements ist auf dem Trägersubstrat 10 ein Auflageelement 70 angeordnet. Das Auflageelement 70 kann als ein Rahmen des gehäusten Bauelements ausgeführt sein, auf dem der Chip randseitig aufliegt. Der Rahmen kann ein Teil des Trägers sein. In einer bevorzugten Ausführungs- form weist das Auflageelement ein Material aus einem Metall auf und kann in einem additiven Prozess auf dem Trägersub¬ strat aufgebaut werden.
Über dem Chip 30 ist ein Abdeckelement 100 derart angeordnet, dass das Abdeckelement den Chip 30 mindestens an einer Seite 32 des Chips berührt. Bei der in Figur 1 gezeigten Ausführungsform des gehäusten elektrischen Bauelements berührt das Abdeckelement den Chip an insgesamt fünf Hauptoberflächen, insbesondere an der Oberfläche der Oberseite 32 und an den Seitenflächen 33. Das Abdeckelement 100 kann eine Schicht 40 aufweisen, die als eine Laminatschicht ausgebildet sein kann. Das Laminat kann eine durch einen Tiefziehprozess an die 0- berflächen des Chips angeschmiegte und anschließend ausgehär¬ tete Polymerfolie, insbesondere ein "B-Stage"-Material , sein.
Die Schicht 40 ist derart ausgebildet, dass ein Abschnitt 41 der Schicht 40 die Oberflächen der Oberseite 32 und der Sei¬ tenflächen 33 des Chips 30 berührt. Der Abschnitt 41 der Schicht 40 kann unmittelbar an die Oberflächen der Oberseite und der Seitenflächen des Chips angeschmiegt sein. In einer bevorzugten Aus führungs form berührt die Schicht 40 des Abdeckelements die gesamte Oberfläche der Oberseite 32 und der Seitenflächen 33 des Chips. Ein weiterer Abschnitt 42 der Schicht 40 ist auf dem Trägersubstrat angeordnet. Zwischen dem Abschnitt 41 und dem Abschnitt 42 weist die Schicht 40 einen Abschnitt 43 auf, der das Auflageelement 70 berührt. Die Schicht 40 schmiegt sich somit im Bereich des Abschnitts 42 an das Trägersubstrat und im Bereich des Abschnitts 43 an das Auflageelement 70 an.
Die Abdeckung 100 weist eine weitere Schicht 50 auf, die über der Schicht 40 angeordnet ist. Die Schicht 50 kann beispiels- weise als eine Schichtenfolge aus einer dünnen, zum Beispiel gesputterten, Unterschicht (Seed Layer) und einer auf der Unterschicht galvanisch abgeschiedenen Verstärkungsschicht aus¬ gebildet sein. Der Seed Layer kann beispielsweise eine Dicke zwischen 0,1 μπι und 2 μπι aufweisen. Er kann ein Material aus Titan, Wolfram, Chrom und/oder Kupfer enthalten. Die Verstärkungsschicht kann eine Schichtdicke zwischen 10 μπι und 100 μπι aufweisen und beispielsweise Kupfer und/oder Nickel enthal¬ ten . Die Schicht 50 weist einen Abschnitt 51 auf, der die Schicht 40 berührt. Bei der in Figur 1 gezeigten Aus führungs form des gehäusten elektrischen Bauelements schmiegt sich der Abschnitt 51 der Schicht 50 dicht und ohne Zwischenspalt an die Schicht 40 an. Die Schicht 40 weist im Bereich des Abschnitts 43 eine Aussparung 44 auf, in die sich das Material der
Schicht 50 erstreckt. Dadurch wird eine Verbindung zwischen der Schicht 50 und dem Auflageelement 70 gebildet. Wenn die Schicht 50 aus einem metallischen Material ausgebildet ist und durch die Ausnehmung 44 in der Laminatschicht 40 mit dem ebenfalls vorzugsweise metallischen Rahmen 70 verbunden ist, ermöglicht diese punktuelle Anbindung einen elektrischen Kontakt. Wenn das Trägersubstrat 10, auf dem das Auflageelement 70 angeordnet ist, an ein geeignetes (Masse- ) Potenzial ange- schlössen ist, wird durch das Abdeckelement 100, insbesondere durch den elektrisch leitfähigen Teil 50 der Abdeckung 100, in Bezug auf den Chip eine gute elektromagnetische Schirmwir¬ kung erzielt. Eine umlaufende linienhafte Anbindung der
Schicht 50 an das Auflageelement 70 ermöglicht darüber hinaus einen hermetisch, diffusionsdichten Abschluss.
Das Trägersubstrat 10 ist vorzugsweise eine Anordnung aus ei¬ ner HTCC (High Temperature Cofired Ceramics ) -Keramik oder eine LTCC(Low Temperature Cofired Ceramics ) -Keramik, bei der alle Funktionselemente, insbesondere die Bodenfläche, die Vias, die internen Leiterzüge, die beispielsweise in SMT (Surface Mounted Technologie) ausgebildeten Lötpads und Kontaktan¬ schlüsse, in Mehrlagentechnik aufgebaut und gemeinsam gesin- tert werden. Es sind jedoch weitere Gestaltungsmöglichkeiten denkbar. Beispielsweise kann für das Trägersubstrat ein orga¬ nischer Träger in Form einer Leiterplatte verwendet werden.
Gemäß einem möglichen Verfahren zum Aufbringen der Strukturen der Federeinrichtungen 20 und des Auflageelements 70 auf dem Trägersubstrat 10 kann das Auflageelement 70 auf dem Träger¬ substrat 10 angeordnet werden, indem zunächst eine Unter¬ schicht (Seed Layer) ganzflächig auf das Trägersubstrat 10 gesputtert wird. Anschließend erfolgt eine Maskierung der Un- terschicht und eine galvanische Schichtabscheidung, zum Bei¬ spiel von Kupfer und/oder Nickel, in den Maskenöffnungen. Anschließend wird die Maske entfernt und die Unterschicht weg¬ geätzt. Um eine möglichst plane, ebene Auflage für den Chip zu erzielen, kann das Auflageelement 70 auf seiner Oberseite, beispielsweise durch Fräsen oder Schleifen, mechanisch nachgearbeitet werden. Dadurch werden bereits ein gewisses Maß an Dichtheit und eine sehr hohe Druckbelastbarkeit in gegebenen¬ falls später folgenden Prozessen, insbesondere bei einer Spritzgussumhüllung auf Baugruppenebene, erzielt. Das Aufla- geelement kann rahmenförmig ausgebildet werden.
Die federnden Kontaktelemente 20 können mit einem gleicharti- gen Verfahren wie der Rahmen 70 hergestellt werden und vorzugsweise unmittelbar im selben Schritt. Es ist in diesem Fall möglich, den Rahmen 70 in einer zweiten Schichtabschei- dung weiter aufzudicken, um eine Höhe zu erzielen, die deutlich über jener der Federeinrichtung 20 liegt. Geeignete Ma- terialien für die federnden Kontaktelemente 20 sind bei¬ spielsweise Kupfer und Nickel mit einer Gesamtdicke im Be¬ reich zwischen 10 μπι bis 100 μπι. Je nach Kontaktierungsver- fahren zum Chip können weitere Schichten, beispielsweise Silber, Palladium, Gold, Zinn oder Lötstopp-Filme, ergänzt wer- den.
Figur 2 zeigt die Herstellung der Federeinrichtung 20 auf dem Trägersubstrat 10. Dargestellt ist ein Abschnitt des Träger¬ substrats 10, auf dem die Federeinrichtungen 20 angeordnet wird. Zunächst wird eine Opferschicht 220 auf dem Trägersub¬ strat 10 aufgebracht und derart strukturiert, dass die Opfer¬ schicht nur auf einem Teil des Trägersubstrats angeordnet ist. Über das freie Trägersubstrat 10 und die Opferschicht 220 wird anschließend eine Unterschicht (Seed Layer) 210 auf- gebracht. Das Aufbringen der Unterschicht 210 kann durch Sputtern erfolgen. Nachfolgend wird eine Plating Resist- Schicht 200 aufgebracht und in der in Figur 2 gezeigten Weise strukturiert, so dass ein Bereich zwischen den beiden Abschnitten der Plating-Resist-Schicht 200 frei bleibt. In die- sem Bereich erfolgt das galvanische Abscheiden des Federele¬ ments 20. Anschließend wird die Plating-Resist-Schicht 200 entfernt. Danach wird der freiliegende Seed Layer 210 ent¬ fernt. Die Fotoresistschicht 220 kann eine Dicke zwischen ty- pischerweise 1 μπι bis 50 μπι aufweisen. Die Opferschicht 220 kann zur Erzielung der Federwirkung des Federarms 22 in einem späteren Schritt entfernt werden. Die Opferschicht 220 kann auch derart weich ausgebildet sein, dass sie unter der Kon- taktstelle 22 der Federeinrichtung verbleiben kann.
Neben dem Versatz des Trägerarms 21 und des Federarms 22 in der Queransicht des Bauelements können der Trägerarm und der Federarm auch in der Draufsicht auf das Bauelement seitlich zueinander versetzt angeordnet sein. In der Draufsicht sind der Trägerarm 21 und der Federarm 22 vorzugsweise nicht genau geradlinig angeordnet, wodurch Zug- und Druckspannungen durch die Federeinrichtung in Längsrichtung besser abgemildert werden können.
In einer bevorzugten Aus führungs form entspricht die Höhe des Auflageelements 70 ungefähr der Summe aus der Opferschichtdi¬ cke, der Dicke des Federarms und der Dicke des Verbindungs¬ elements zwischen Chip und Federeinrichtung im verbundenen Zustand. Das Verbindungselement kann beispielsweise ein komp¬ rimierter Goldstudbump oder eine kollabierte Lotkugel sein. Als besonders günstig hat sich erwiesen, wenn der Höhenschwund des Verbindungselements 60 beim Herstellen der Ver¬ bindung mindestens der Dicke der Opferschicht 220 entspricht. In diesem Fall wird die Federeinrichtung 20 beim Aufsetzen des Chips 30 elastisch bis auf Anschlag, das heißt auf die Trägersubstratoberfläche, heruntergedrückt, was je nach Ver¬ bindungsverfahren nützlich oder zwingend erforderlich ist. Figur 3 zeigt eine Aus führungs form 2000 des gehäusten elektrischen Bauelements. Gleiche Komponenten wie bei der Ausführungsform der Figur 1 sind in Figur 3 mit gleichen Bezugszeichen bezeichnet. Bei der in Figur 3 gezeigten Aus führungs form - Il ¬ des gehäusten Bauelements weist das Auflageelement 70 eine geringere Höhe im Vergleich zu der in Figur 1 gezeigten Ausführungsform auf. Ein Auflageelement mit einer geringeren Höhe als die Federeinrichtung 20 wird vorzugsweise dann verwen- det, wenn das Auflageelement 70 bereits auf dem Trägersub¬ strat 10 vorgefertigt wird oder das verwendete Verfahren eine Limitierung bezüglich der Dicke des Auflageelements 70 auf¬ weist. Wird das Auflageelement 70 dagegen durch galvanische Abscheidung aufgebaut, so ist es im Allgemeinen kostengünsti- ger, das Auflageelement ausschließlich aus der Materiallage zu formen, aus der auch die Federn aufgebaut sind. Dadurch weist das Auflageelement im Allgemeinen auch in etwa die Di¬ cke der Federeinrichtung auf. Bei der in Figur 3 dargestellten Aus führungs form des gehäusten Bauelements wird der Chip 30 lediglich durch die Federeinrichtung 20 gehalten. Da der Chip nicht auf dem Auflageelement 70 aufliegt, kann das Ein¬ ebnen der Oberfläche des Auflageelements entfallen.
Figur 4 zeigt eine Aus führungs form 3000 eines gehäusten e- lektrischen Bauelements ohne Auflageelement 70. Ansonsten sind gleiche Komponente mit gleichen Bezugszeichen wie in den Figuren 1 und 3 bezeichnet. Bei der in Figur 4 gezeigten Ausführungsform des Bauelements ist ein hermetischer Abschluss realisierbar, indem die Schicht 40, beispielsweise eine Lami- natschicht, im Außenbereich das Trägersubstrat 10, beispiels¬ weise eine Keramik, nicht überdeckt und die Schicht 50, bei¬ spielsweise eine metallische Deckschicht (Plating) , sich an die Laminatschicht 40 anschließt und auf dem Außenbereich des Trägersubstrats angeordnet ist. Die Schicht 50 weist daher einen Abschnitt 51 auf, der die gesamte Oberfläche der Lami¬ natschicht 40 berührt. Desweiteren weist die Deckschicht 50 einen sich an den Abschnitt 51 anschließenden Abschnitt 52 auf, der unmittelbar auf dem Trägersubstrat 10 aufliegt und das Trägersubstrat berührt. Durch das Sputtern und die galva¬ nische Abscheidung der metallischen Deckschicht 50 auf dem Trägersubstrat 10, ist ein hermetischer Abschluss realisierbar .
Figur 5 zeigt eine Aus führungs form 4000 des gehäusten elektrischen Bauelements, bei der auf eine hermetisch, diffusions¬ dichte Verkapselung des Chips verzichtet wird. Anstelle des Vorsehens eines Abdeckelements aus einer Laminatschicht und einer metallischen darüber angeordneten Deckschicht sind die Oberflächen der Oberseite 32 und die Oberflächen der Seitenflächen 33 des Chips in eine dicke Polymerschicht 120, bei¬ spielsweise eine Globtop-Schicht, eingebettet. Die Polymer¬ schicht 120 kann beispielsweise durch Laminierung, Sprühen, Tauchen oder Vergießen aufgebracht werden, wobei das Polymermaterial durch geeignete Prozessführung nur wenig in den Hohlraum zwischen dem Chip 30 und dem Trägersubstrat 10 eindringt. Auch mehrschichtige Anordnungen können verwendet wer¬ den. Beispielsweise kann ein Laminat mit einer unteren
Schicht, die den Hohlraum entsprechend schützt, und einer o- beren Auffüllschicht vorgesehen sein.
Derartige Polymerbeschichtungen können auch in Verbindung mit dem Abdeckelement 100 aus der Laminatschicht 40 und der me¬ tallischen Deckschicht 50 verwendet werden, um beispielsweise eine quaderförmige Bauteilkontur zu erzielen. Weitere Funkti¬ onsschichten können beispielsweise zwecks kontrastreicher Be- schriftbarkeit ergänzt werden.
Um die Fertigungskosten niedrig zu halten, werden vorzugsweise fläche Arrays aus einer Vielzahl von gehäusten Bauelementen nach einer der in den Figuren 1, 3, 4 und 5 gezeigten Aus führungs form gemeinsam prozessiert und erst in einem fort- geschrittenem oder in einem vollständig fertiggestellten Zu¬ stand vereinzelt. Gehäuste Bauelemente mit dem in den Figuren 1 und 3 bis 4 gezeigten Aufbau der Abdeckung ermöglichen somit eine sehr effiziente Nutzenfertigung mit hohem Miniaturi- sierungsgrad .
Bezugs zeichenliste
10 Trägersubstrat
20 Federeinrichtung
21 Haltearm
22 Federarm
30 Chip
40 Schicht des Abdeckelements
50 Deckschicht des Abdeckelements
60 Verbindungselernent
70 Auflägeelernent/Rahmen
80 metallische Bohrung/Via
90 Leiterbahnzug
100 Abdeckelement
110 äußerer Kontaktanschluss
120 Polymerschicht/Globtop-Schicht
200 Plating-Resist-Schicht
210 Unterschicht/Seed Layer
220 Fotolack/ Fotoresist-Schicht

Claims

Patentansprüche
1. Gehäustes elektrisches Bauelement, umfassend:
- ein Trägersubstrat (10),
- ein Federeinrichtung (20), die auf dem Trägersubstrat (10) angeordnet ist,
- einen Chip (30), der an einer ersten Seite (31) des Chips an die Federeinrichtung (20) gekoppelt ist,
- ein Abdeckelement (100), das auf dem Trägersubstrat (10) angeordnet ist,
- wobei das Abdeckelement (100) derart über dem Chip (30) an¬ geordnet ist, dass das Abdeckelement (100) den Chip (30) min¬ destens an einer zweiten von der ersten Seite verschiedenen Seite (32) des Chips berührt.
2. Gehäustes elektrisches Bauelement nach Anspruch 1, umfas¬ send :
- ein Auflageelement (70), das auf dem Trägersubstrat (10) angeordnet ist,
- wobei das Auflageelement (70) derart ausgebildet ist, dass die erste Seite (31) des Chips (30) zumindest teilweise auf dem Auflageelement (70) aufliegt.
3. Gehäustes elektrisches Bauelement nach Anspruch 2, umfas- send:
- ein Verbindungselement (60) zur Verbindung des Chips (30) mit der Federeinrichtung (20),
- wobei die Federeinrichtung (20) mindestens einen Trägerarm (21) und einen Federarm (22) aufweist,
- wobei der Trägerarm (21) auf dem Trägersubstrat (10) ange¬ ordnet ist,
- wobei ein Ende (E22a) des Federarms (22) an dem mindestens einen Trägerarm (21) fixiert ist und ein weiteres Ende (E22b) des Federarms über dem Trägersubstrat (10) beweglich angeord¬ net ist,
- wobei das Auflageelement (70) eine Höhe aufweist, die der Summe der Höhe des Verbindungselements (60), des Federarms (22) und des mindestens einen Trägerarms (21) über dem Trä¬ gersubstrat entspricht.
4. Gehäustes elektrisches Bauelement nach einem der Ansprüche 2 oder 3,
wobei der Chip (30) beweglich auf dem Auflageelement (70) aufliegt .
5. Gehäustes elektrisches Bauelement nach einem der Ansprüche 1 bis 4,
- wobei das Abdeckelement (100) mindestens eine erste Schicht (40) aus einem Material aus Kunststoff aufweist,
- wobei die erste Schicht (40) einen ersten Abschnitt (41) aufweist, der den Chip (30) an der mindestens einen zweiten Seite (32) des Chips berührt.
6. Gehäustes elektrisches Bauelement nach Anspruch 5,
wobei die erste Schicht (40) des Abdeckelements einen zweiten Abschnitt (42) aufweist, der auf dem Trägersubstrat (10) an¬ geordnet ist.
7. Gehäustes elektrisches Bauelement nach Anspruch 6,
wobei die erste Schicht (40) des Abdeckelements einen dritten Abschnitt (43) aufweist, der das Auflageelement (70) berührt.
8. Gehäustes elektrisches Bauelement nach einem der Ansprüche 5 bis 7,
- wobei das Abdeckelement mindestens eine zweite Schicht (50) aus einem Material aus Metall aufweist, - wobei die zweite Schicht (50) einen ersten Abschnitt (51) aufweist, der die gesamte erste Schicht (40) berührt.
9. Gehäustes elektrisches Bauelement nach Anspruch 8, wobei die zweite Schicht (50) des Abdeckelements einen zwei¬ ten Abschnitt (52) aufweist, der auf dem Trägersubstrat (10) angeordnet ist.
10. Gehäustes elektrisches Bauelement nach einem der Ansprü- che 8 oder 9,
- wobei der dritte Abschnitt (43) der ersten Schicht (40) des Abdeckelements eine Aussparung (44) aufweist,
- wobei die zweite Schicht (50) des Abdeckelements in der Aussparung (44) mit dem Auflageelement (70) kontaktiert ist.
11. Gehäustes elektrisches Bauelement nach einem der Ansprü¬ che 1 bis 10,
- wobei das Trägersubstrat (10) eine Leiterbahn (80, 90) und einen Kontaktanschluss (110) zur Kontaktierung des Bauele- ments (1000) aufweist,
- wobei die Federeinrichtung (20) als ein federndes leitfähiges Kontaktelement ausgebildet ist, das an die Leiterbahn (80, 90) des Trägersubstrats (10) angekoppelt ist,
- wobei der Chip (30) über die Federeinrichtung (20) und die Leiterbahn (80, 90) des Trägersubstrats (10) mit dem Kontakt¬ anschluss (110) des Trägersubstrats verbunden ist.
12. Verfahren zur Herstellung eines gehäusten elektrischen Bauelements, umfassend:
- Bereitstellen eines Trägersubstrats (10),
- Anordnen einer Federeinrichtung (20) auf dem Trägersubstrat (10) , - Anordnen eines Chips (30) auf der Federeinrichtung (20) derart, dass eine erste Seite (31) des Chips an die Federein¬ richtung (20) gekoppelt ist,
- Anordnen eines Abdeckelements (100) über dem Chip (30) der- art, dass das Abdeckelement (100) den Chip (30) mindestens an einer zweiten von der ersten Seite verschiedenen Seite (32) des Chips berührt.
13. Verfahren nach Anspruch 12, umfassend:
Anordnen der Federeinrichtung (20) auf dem Trägersubstrat (10) durch die folgenden Schritte (a) bis (c) :
(a) Sputtern und galvanisches Abscheiden einer ersten Schicht (21) auf dem Trägersubstrat (10),
(b) Sputtern und galvanisches Abscheiden einer zweiten Schicht (22) auf einem Endabschnitt (E21a) der ersten
Schicht (21) und auf einem Fotolack (200),
(c) Entfernen des Fotolacks (200) unter der zweiten Schicht (22) .
14. Verfahren nach einem der Ansprüche 12 oder 13, umfassend: Anordnen eines Auflageelements (70) auf dem Trägersubstrat (10) durch die folgenden Schritte (a) bis (b) :
(a) Sputtern und galvanisches Abscheiden einer dritten Schicht (70) auf dem Trägersubstrat (10),
(b) Mechanisches Nachbearbeiten der dritten Schicht (70) derart, dass die dritte Schicht (70) eine ebene Oberflä¬ che, die zur Auflage für den Chip (30) geeignet ist, aufweist .
15. Verfahren nach einem der Ansprüche 12 bis 14, umfassend: Anordnen des Abdeckelements (100) auf dem Trägersubstrat (10) durch die folgenden Schritte (a) bis (b) : (a) Laminieren einer Folie (40) aus einem Material aus Kunststoff über den Chip (30) und das Trägersubstrat (10) ,
(b) Sputtern und galvanisches Abscheiden einer vierten Schicht (50) auf der Folie (40) und auf der an die Folie
(40) angrenzenden Trägerschicht (10) .
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