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WO2010023889A1 - 電界効果型トランジスタ、その製造方法及びスパッタリングターゲット - Google Patents

電界効果型トランジスタ、その製造方法及びスパッタリングターゲット Download PDF

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WO2010023889A1
WO2010023889A1 PCT/JP2009/004113 JP2009004113W WO2010023889A1 WO 2010023889 A1 WO2010023889 A1 WO 2010023889A1 JP 2009004113 W JP2009004113 W JP 2009004113W WO 2010023889 A1 WO2010023889 A1 WO 2010023889A1
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WO
WIPO (PCT)
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atomic
semiconductor layer
less
field effect
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/004113
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English (en)
French (fr)
Inventor
矢野公規
川嶋浩和
井上一吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Idemitsu Kosan Co Ltd
Original Assignee
Idemitsu Kosan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2010526539A priority patent/JP5307144B2/ja
Priority to US13/060,699 priority patent/US10644163B2/en
Priority to CN2009801326157A priority patent/CN102132414B/zh
Priority to KR1020147026043A priority patent/KR101538283B1/ko
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Priority to US17/030,618 priority patent/US20210020784A1/en
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Definitions

  • a silicon-based semiconductor As a material of the thin film transistor, a silicon-based semiconductor is widely used.
  • crystalline silicon is used for high-frequency amplifying elements, integrated circuit elements and the like that require high-speed operation
  • amorphous silicon is used for liquid crystal driving elements and the like because of the demand for large area.
  • crystallizing silicon for example, high temperature of 800 ° C. or higher or heating with an excimer laser is required, and it is difficult to construct a large-area substrate, and a large amount of energy and number of steps are required for manufacturing. There was a problem such as.
  • crystal silicon is usually limited to the top gate configuration of TFT elements, it has been difficult to reduce costs such as reducing the number of masks.
  • a gate electrode, a gate insulating layer, a semiconductor layer such as hydrogenated amorphous silicon (a-Si: H), a source and a drain electrode are laminated on a substrate such as glass.
  • a-Si: H hydrogenated amorphous silicon
  • This TFT is used as a driving element for a flat panel display typified by an active matrix liquid crystal display in the field of large area devices including image sensors. In these applications, with higher functionality (compatible with large screen, high definition, and high frequency), higher speed of operation is required.
  • the protective layers can prevent oxygen from being desorbed from the semiconductor surface layer in vacuum or under low pressure, resulting in an increase in off-current and a negative threshold voltage. Further, it is possible to prevent the occurrence of variations in transistor characteristics such as threshold voltage without being affected by ambient conditions such as humidity even in the atmosphere.
  • PECVD PECVD
  • TEOSCVD TEOSCVD
  • Cat-CVD sputtering
  • spin coating printing, and the like
  • PECVD PECVD
  • sputtering spin coating, printing, and the like
  • Gate insulating film There is no particular limitation on the material for forming the gate insulating film. What is generally used can be arbitrarily selected as long as the effects of the present invention are not lost. For example, SiO 2, SiNx, Al 2 O 3, Ta 2 O 5, TiO 2, MgO, ZrO 2, CeO 2, K 2 O, Li 2 O, Na 2 O, Rb 2 O, Sc 2 O 3, Y 2 O 3 , Hf 2 O 3 , CaHfO 3 , PbTi 3 , BaTa 2 O 6 , SrTiO 3 , AlN, or the like can be used.
  • Such a gate insulating film may have a structure in which two or more different insulating films are stacked.
  • the gate insulating film may be crystalline, polycrystalline, or amorphous, but is preferably polycrystalline or amorphous that is easy to manufacture industrially.
  • the gate insulating film may be an organic insulating film such as poly (4-vinylphenol) (PVP) or parylene.
  • the gate insulating film may have a stacked structure of two or more layers of an inorganic insulating film and an organic insulating film.
  • PECVD, TEOSCVD, Cat-CVD, sputtering, spin coating, printing, etc. can be used, but industrially, PECVD or sputtering is preferable, and PECVD is particularly preferable.
  • Electrode There are no particular limitations on the material for forming each of the gate electrode, the source electrode, and the drain electrode, and any material generally used can be selected as long as the effects of the present invention are not lost.
  • transparent electrodes such as indium tin oxide (ITO), indium zinc oxide, ZnO, SnO 2 , metal electrodes such as Al, Ag, Cr, Ni, Mo, Au, Ti, Ta, Cu, or these An alloy metal electrode can be used.
  • ITO indium tin oxide
  • ZnO zinc oxide
  • SnO 2 zinc oxide
  • metal electrodes such as Al, Ag, Cr, Ni, Mo, Au, Ti, Ta, Cu, or these
  • the resistance of the interface with the semiconductor electrode may be adjusted by plasma treatment, ozone treatment or the like.
  • the field effect transistor of the present invention preferably has a structure for shielding the semiconductor layer. If the semiconductor layer does not have a structure that shields light (for example, a light shielding layer), when electrons enter the semiconductor layer, carrier electrons may be excited and off current may be increased.
  • the light shielding layer is preferably a thin film having absorption at 300 to 800 nm.
  • the light shielding layer may be either the upper part or the lower part of the semiconductor layer, but is preferably on both the upper part and the lower part. Further, the light shielding layer may also be used as a gate insulating film, a black matrix, or the like. When the light shielding layer is on only one side, it is necessary to devise a structure so that light is not irradiated to the semiconductor layer from the side where the light shielding layer is not present.
  • the heat treatment is preferably performed in an inert gas in an environment where the oxygen partial pressure is 10 ⁇ 3 Pa or less, or after the semiconductor layer is covered with a protective layer. Reproducibility is improved under the above conditions. It is particularly preferable to heat-treat at 150 to 350 ° C. after forming the semiconductor layer, and further heat-treat at 150 to 350 ° C. after forming the semiconductor protective layer. As described above, in addition to improving the semiconductor characteristics, reproducibility and uniformity are improved, and the dependency of the semiconductor film on the film formation conditions is reduced.
  • the atomic composition ratio represented by Zn / (In + Sn + Zn) is 60 atomic% to 67 atomic%, and the atomic composition ratio represented by In / (In + Sn + Zn) is 18 atomic% to 28 atomic%. It is particularly preferable that the atomic composition ratio represented by Sn / (In + Sn + Zn) is 7 atomic% or more and 14 atomic% or less.
  • the specific surface area of each powder is a value measured by the BET method.
  • the median diameter of the particle size distribution of each powder is a value measured with a particle size distribution meter.
  • the obtained molded product is sintered to obtain a sintered body.
  • Sintering is preferably performed in an oxygen atmosphere by circulating oxygen or under pressure. Thereby, transpiration of zinc can be suppressed, and a sintered body free from voids (voids) can be obtained.
  • the sintered body manufactured in this manner has a high density and generates less nodules and particles during use, an oxide semiconductor film having excellent film characteristics can be manufactured. It is preferable that the temperature rising rate at 1000 ° C. or higher is 30 ° C./h or higher, and the temperature lowering rate during cooling is 30 ° C./h or higher. If the heating rate is less than 30 ° C / h, the decomposition of the oxide proceeds and the number of pinholes increases, and if the cooling rate during cooling is less than 30 ° C / h, the composition ratio of In may change. .
  • a filtration molding method (see JP-A-11-286002) is preferably used.
  • This filtration molding method is a filtration molding die made of a water-insoluble material for obtaining a molded body by draining water from a ceramic raw material slurry under reduced pressure, and a lower molding die having one or more drain holes And a water-permeable filter placed on the molding lower mold, and a molding mold clamped from the upper surface side through a sealing material for sealing the filter, the molding lower mold, Forming mold, sealing material, and filter are assembled so that they can be disassembled respectively.
  • a reduction treatment is preferable.
  • a reduction process is a process provided as needed.
  • the reduction method that can be applied include a method using a reducing gas, vacuum firing, or reduction using an inert gas.
  • hydrogen, methane, carbon monoxide, a mixed gas of these gases and oxygen, or the like can be used.
  • reduction treatment by firing in an inert gas nitrogen, argon, a mixed gas of these gases and oxygen, or the like can be used.
  • the temperature during the reduction treatment is usually 300 to 1200 ° C., preferably 500 to 800 ° C.
  • the reduction treatment time is usually 0.01 to 10 hours, preferably 0.05 to 5 hours.
  • polishing to # 2000 or more with a fixed abrasive polisher polishing liquid: water
  • lapping with loose abrasive lapping abrasive: SiC paste, etc.
  • lapping by changing the abrasive to diamond paste can be obtained by:
  • Such a polishing method is not particularly limited.
  • the backing plate is preferably made of copper. It is preferable to use indium solder for bonding.
  • the processing step is to cut the sintered body obtained by sintering as described above into a shape suitable for mounting on a sputtering apparatus, and to attach a mounting jig such as a backing plate, It is a process provided as needed.
  • the thickness of the target is usually 2 to 20 mm, preferably 3 to 12 mm, particularly preferably 4 to 6 mm. Further, a plurality of targets may be attached to one backing plate to make a substantially single target.
  • the surface is preferably finished with a 200 to 10,000 diamond grindstone, and particularly preferably with a 400 to 5,000 diamond grindstone. If a diamond grindstone smaller than No. 200 or larger than 10,000 is used, the target may be easily broken.
  • the particle size of each compound in the target is preferably 20 ⁇ m or less, more preferably 10 ⁇ m or less, and particularly preferably 5 ⁇ m or less.
  • the particle size is an average particle size measured with an electron probe microanalyzer (EPMA).
  • the crystal grain size is, for example, the mixing ratio of the raw material indium oxide, tin oxide and zinc oxide powders, the raw material particle size, purity, temperature rise time, sintering temperature, sintering time, and sintering atmosphere. It can be obtained by adjusting the cooling time. If the particle size of the compound is larger than 20 ⁇ m, nodules may be generated during sputtering.
  • the relative density of the target is preferably 95% or more of the theoretical density, more preferably 98% or more, and particularly preferably 99% or more. If the density of the target is less than 95%, the strength is insufficient and the target may be damaged during film formation. In addition, performance may be uneven when a transistor is manufactured.
  • the relative density is a density calculated relative to the theoretical density calculated from the weighted average. The density calculated from the weighted average of the density of each raw material is the theoretical density, which is defined as 100%.
  • the target bulk resistance is preferably 20 m ⁇ or less, more preferably 10 m ⁇ or less, and particularly preferably 5 m ⁇ or less. If it is greater than 20 m ⁇ , the target may be damaged during film formation by DC sputtering.
  • a spark may be generated due to abnormal discharge, and the target may be cracked, or particles ejected by the spark may adhere to the deposition substrate and deteriorate the performance as an oxide semiconductor film.
  • the target may break during discharge.
  • the bulk resistance is a value measured by a four-probe method using a resistivity meter.
  • the ferret diameter means a parallel line interval in a certain direction sandwiching particles when the pinhole is regarded as particles. For example, it can be measured by observation with an SEM image at a magnification of 100 times.
  • Evaluation Example 1 (1) Production of sputtering target As raw materials, powders of indium oxide, zinc oxide and tin oxide have an atomic ratio [In / (In + Sn + Zn)] of 0.38 and an atomic ratio [Sn / (In + Sn + Zn)] of 0.15. The mixture was mixed so that the atomic ratio [Zn / ((In + Sn + Zn)] was 0.47, which was supplied to a wet ball mill and mixed and ground for 72 hours to obtain raw material fine powders: indium oxide, zinc oxide and tin oxide The specific surface areas of the raw material powders were 15 m 2 / g, 4 m 2 / g, and 8 m 2 / g, respectively.
  • the obtained raw material fine powder After granulating the obtained raw material fine powder, it was press-molded to a size of 10 cm in diameter and 5 mm in thickness, put in a firing furnace, and fired at 1400 ° C. for 12 hours to obtain a sintered body.
  • the bulk resistance of the sintered body was 3 m ⁇ and the theoretical relative density was 0.99.
  • the theoretical relative density was obtained by calculating the ratio of the density calculated from the specific gravity of each oxide and the amount ratio thereof to the density measured by the Archimedes method.
  • the atomic ratio [In / (In + Sn + Zn)] was 0.38
  • the atomic ratio [Sn / (In + Sn + Zn)] was 0.15
  • the atomic ratio [Zn / ((In + Sn + Zn)] was 0.47.
  • the Na content was less than 100 ppm.
  • the structural analysis by X-ray diffraction revealed that the sintered body contained a bixbite structure compound and a spinel structure compound.Average measured by an electron probe microanalyzer (EPMA) The particle size was 10 ⁇ m or less for both the bixbite structure compound and the spinel structure compound. After processing and cleaning the sintered body, it was bonded to a backing plate to obtain a sputtering target.
  • etching solution containing phosphoric acid, nitric acid, and acetic acid
  • a solution containing phosphoric acid in the range of 20 to 95 wt%, nitric acid 0.5 to 5 wt%, and acetic acid 3 to 50 wt% is usually used.
  • (3) Etching property against oxalic acid Etching rate was measured using ITO-06N (Kanto Chemical Co., Ltd.) at 35 ° C. as an oxalic acid-based etching solution. The presence or absence of residues was confirmed by microscopic observation after 150% over-etching. ⁇ is when there are few residues, and x is when there are many residues.
  • etching property In the evaluation of etching property, ⁇ is the best, ⁇ is good, and x is defective. (4) Dry etching property The etching rate of reactive ion etching (RIE) was measured. Those that could be etched at an etching rate of 1 nm / min or more were determined to be dry-etchable ( ⁇ ).
  • RIE reactive ion etching
  • Evaluation Example 2-24 An oxide semiconductor film was formed and evaluated in the same manner as in Evaluation Example 1, except that the mixing ratio of the raw material powder and the film formation conditions were changed as shown in Tables 1 to 3.
  • the target manufactured in Evaluation Example 18 had a bulk resistance of 2 m ⁇ and a theoretical relative density of 0.99. Moreover, Sn average valence measured by XPS for the thin film obtained in the same manner as in Evaluation Example 1 was +3.8 or more.
  • Examples 26-32 As shown in Tables 4 and 5, the fabrication and production were performed in the same manner as in Example 1 except that the formation of the semiconductor layer, the source / drain electrodes were changed, and the formation of the semiconductor layer and the formation of the source / drain electrodes were performed by wet etching. evaluated.
  • the semiconductor layer was patterned using an oxalic acid-based etching solution, and the source and drain electrodes were patterned using a PAN-based etching solution.
  • Examples 35-37 As shown in Table 6, a transistor was fabricated and evaluated in the same manner as in Example 1 except that the TFT structure and manufacturing process were changed.
  • a semiconductor layer 13 (thickness 30 nm) was formed by patterning by wet etching using an oxalic acid-based etching solution.
  • an Al—Nd alloy film was formed by DC sputtering.
  • source / drain electrodes 14 and 15 were formed by patterning by wet etching using a PAN-based etching solution.
  • SiOx was formed by PECVD to form the first protective layer 16.
  • PECVD SiNx: H PECVD SiNx: H
  • a contact hole 18 was formed and connected to an external wiring. Thereafter, heat treatment was performed at 280 ° C.
  • Examples 48-51 As shown in Table 11, a field effect transistor having the same structure as in Example 47 was prepared and evaluated except that each electrode, the first protective layer, the second protective layer, and the production process were changed.
  • Examples 52 and 53 Under the conditions shown in Table 13, the coplanar structure field effect transistor shown in FIG. 7 was fabricated and evaluated. The numbering of each member is the same as in FIG. A gate electrode 11 and a gate insulating film 12 were formed on the glass substrate 10 (FIGS. 7A and 7B). After forming the semiconductor layer 13, a first protective layer 16 ′ was formed (FIG. 7C). A resist film 21 was formed on the first protective layer 16 ′ (FIG. 7D). Light was irradiated from the substrate 10 side, and the resist film part 21 'was exposed and removed using the gate electrode 11 as a mask (FIGS. 7E and 7F).
  • the film corresponding to the semiconductor layer is a non-degenerate semiconductor with a thermal activation type at an activation energy of about 35 meV, and that the film corresponding to the source / drain electrodes is a degenerate semiconductor with an activation energy of less than 3 meV.
  • the target manufactured in Evaluation Example 18 was mounted on a DC magnetron sputtering film forming apparatus, which is one of DC sputtering methods, and formed on the gate insulating film.
  • the sputtering conditions were the same as in Evaluation Example 18.
  • the semiconductor layer 13 (film thickness 40 nm) was formed by patterning with an oxalic acid-based wet etching solution.
  • Examples 56-58 As shown in Table 13, the fabrication and evaluation were performed in the same manner as in Example 1 except that the formation of the semiconductor layer and the source / drain electrodes were changed and the formation of the semiconductor layer and the formation of the source / drain electrodes were performed by wet etching. .
  • the semiconductor layer was patterned using an oxalic acid-based etching solution, and the source and drain electrodes were patterned using a PAN-based etching solution.
  • Table 15 shows an element structure of the field effect transistor manufactured in the comparative example.
  • Tables 16 and 17 show the film formation conditions of the semiconductor layer used in the comparative example, the composition of the semiconductor layer, and the characteristics.
  • Table 18 shows the evaluation results of the comparative transistor.
  • Comparative Examples 15-19 A field effect transistor was manufactured and evaluated in the same manner as in Example 1 except that the semiconductor layer was formed under the conditions shown in Table 17 and the TFT structure and manufacturing process shown in Table 15 were used.
  • FIG. 13 shows the relationship between the In amount (In / (In + Sn + Zn)), the mobility (a), and the off current (b) when the Zn amount is constant.
  • FIG. 13 shows the results obtained by comparing the results obtained from Examples 18-25 with different heat treatment temperatures for the composition region 1-3 shown in FIG. When heat-treated at 350 ° C., the characteristics of region 3 were good, such as high mobility and low off-current, and when heat-treated at 200 ° C., the characteristics of region 2 were good, such as high mobility.
  • the field effect transistor of the present invention includes a display panel, an RFID tag, It can be suitably used for sensors such as X-ray detector panels, fingerprint sensors, and photo sensors.

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Abstract

　基板上に、少なくともゲート電極と、ゲート絶縁膜と、半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極とを有し、ソース電極とドレイン電極が、半導体層を介して接続してあり、ゲート電極と半導体層の間にゲート絶縁膜があり、半導体層の少なくとも一面側に保護層を有し、半導体層が、Ｉｎ原子、Ｓｎ原子及びＺｎ原子を含む酸化物であり、かつ、Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２５原子％以上７５原子％以下であり、Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％未満であることを特徴とする電界効果型トランジスタ。

Description

電界効果型トランジスタ、その製造方法及びスパッタリングターゲット
　本発明は、電界効果型トランジスタ、その製造方法及びスパッタリングターゲットに関する。
　電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用化されている電子デバイスである。
　そのなかでも、近年における表示装置のめざましい発展に伴い、液晶表示装置（ＬＣＤ）のみならず、エレクトロルミネッセンス表示装置（ＥＬ）や、フィールドエミッションディスプレイ（ＦＥＤ）等の各種の表示装置において、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、薄膜トランジスタ（ＴＦＴ）が多用されている。
　薄膜トランジスタの材料としては、シリコン系半導体が広く用いられている。一般に、高速動作が必要な高周波増幅素子、集積回路用素子等には、結晶系シリコンが用いられ、液晶駆動用素子等には、大面積化の要求からアモルファスシリコンが用いられている。
　しかしながら、結晶系シリコンは、結晶化を図る際に、例えば、８００℃以上の高温やエキシマーレーザーによる加熱が必要となり、大面積基板への構成が困難で、製造に際して多大なエネルギーと工程数を要する等の問題があった。さらに、結晶系シリコンは通常ＴＦＴの素子構成がトップゲート構成に限定されるためマスク枚数の削減等コストダウンが困難であった。
　一方、比較的低温で形成できる非晶性のシリコン半導体（アモルファスシリコン）は、移動度（電界効果移動度）が０．５ｃｍ２／Ｖｓ程度と小さく、結晶系のものに比べてスイッチング速度が遅いため、大画面・高精細・高周波数の動画の表示に追従できない場合がある。また、アモルファスシリコンを用いた電界効果トランジスタは直流電流ストレスに対する安定性（信頼性）が低く、直流電流駆動を行う有機ＥＬ等の自発光表示素子の駆動への応用が困難であるという問題点があった。
　尚、現在、表示装置を駆動させるスイッチング素子としては、シリコン系の半導体膜を用いた素子が主流を占めているが、それは、シリコン薄膜の安定性、加工性の良さの他、スイッチング速度が速い等、種々の性能が良好なためである。そして、このようなシリコン系薄膜は、一般に化学蒸気析出法（ＣＶＤ）法により製造されている。
　また、従来のＴＦＴには、ガラス等の基板上にゲ－ト電極、ゲ－ト絶縁層、水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）等の半導体層、ソ－ス及びドレイン電極を積層した逆スタガ構造のものがある。このＴＦＴは、イメ－ジセンサを始め、大面積デバイスの分野において、アクティブマトリクス型の液晶ディスプレイに代表されるフラットパネルディスプレイ等の駆動素子として用いられている。これらの用途では、高機能化（大画面・高精細・高周波数対応）に伴い、さらなる作動の高速化が求められている。
　このような状況下、トランジスタ性能（移動度、安定性）と大面積化の両立が期待できる半導体として、酸化物を用いた酸化物半導体が注目されている。
　しかしながら、このような酸化物半導体のうち、従来からある酸化亜鉛を用いたものは、移動度が低い、オンオフ比が低い、漏れ電流が大きい、ピンチオフが不明瞭、ノーマリーオンになりやすい等、ＴＦＴの性能が低い。また、耐薬品性が劣るため、ウェットエッチングが難しい等、製造プロセスや使用環境の制限があった。
　さらに、性能を上げるためには、酸化物半導体を高い圧力で成膜する必要があるため、成膜速度が遅く、また、７００℃以上の高温処理が必要であった。また、トップゲート構成では酸化物半導体の膜厚を５０ｎｍ以上にする必要がある等、実用上の制限が多かった。
　このような問題を解決するために、酸化インジウム及び酸化亜鉛からなる非晶質酸化物半導体、又は酸化インジウム、酸化亜鉛及び酸化ガリウムからなる非晶質酸化物半導体を用いた電界効果型トランジスタが検討されている。しかしながら、ガリウム（Ｇａ）を添加しないと耐湿性等の環境安定性が不足する一方、Ｇａの添加量が増えると移動度やＳ値等のＴＦＴ特性が低下するおそれがあった。また、Ｇａはレアメタルであるためコストが高く、安定供給に問題があった。
　そこで、Ｇａを用いないものとして、酸化インジウム、酸化亜鉛及び酸化錫からなる非晶質酸化物半導体を用いた電界効果型トランジスタが検討されている（例えば、特許文献１参照。）。
　酸化錫を用いた電界効果型トランジスタは古くから検討されていたが、オフ電流が高く移動度が低いため実用化されなかった。これは、酸化錫では絶縁体である低級酸化物（ＳｎＯ等）が生成しやすいためであると考えられていた。このことから酸化錫は半導体材料として適しないと考えられていた。実際、錫を主成分とした酸化インジウム、酸化亜鉛及び酸化錫からなる非晶質酸化物半導体を用いた電界効果トランジスタでは、オフ電流やヒステリシスが大きく、閾値電圧（Ｖｔｈ）が大きく負となっていた。さらに、熱処理により移動度は向上できるが、熱処理温度に応じ閾値電圧が負方向に大きくシフトするため、各トランジスタの性能のばらつきが大きい、信頼性が低い等、実用化を妨げる問題があった（例えば、非特許文献１参照）。
　また、コスパッタを用いた錫を主成分としない酸化インジウム、酸化亜鉛及び酸化錫からなる非晶質酸化物半導体の検討されている。この半導体では、亜鉛が２５原子％以上含まれると移動度が低下し、閾値電圧が大きくなり、一方亜鉛が２５原子％未満含まれるとＳ値が大きくなり閾値電圧が負となり、トランジスタ特性のよい電界効果トランジスタが作製できる組成比を見出すことは困難と考えられていた（例えば、非特許文献２参照）。
　このような状況であったため、酸化インジウム、酸化亜鉛及び酸化錫からなる非晶質酸化物半導体ではディスプレイ用パネル等の実用に適した電界効果型トランジスタの作製は困難と思われていた。
ＷＯ２００５／０８８７２６　Ａ１
Ｍ．Ｓ．Ｇｒｏｖｅｒ　ｅｔ　ａｌ．，Ｊ．Ｐｈｙｓ．Ｄ．４０，１３３５（２００７） Ｋａｃｈｉｒａｙｉｌ　Ｊ．Ｓａｊｉ　ｅｔ　ａｌ．，　ＪＯＵＲＮＡＬ　ＯＦ　ＴＨＥ　ＥＬＥＣＴＲＯＣＨＥＭＩＣＡＬ　ＳＯＣＩＥＴＹ，１５５（６），Ｈ３９０－３９５（２００８）
　本発明の目的は、トランジスタ特性（移動度、オフ電流、閾値電圧）及び信頼性（閾値電圧シフト、耐湿性）が良好で、ディスプレイパネルに適した電界効果型トランジスタを提供することである。
　本発明によれば、以下の電界効果型トランジスタ等が提供される。
１．基板上に、少なくともゲート電極と、ゲート絶縁膜と、半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極とを有し、
　前記ソース電極とドレイン電極が、半導体層を介して接続してあり、
　前記ゲート電極と前記半導体層の間にゲート絶縁膜があり、
　前記半導体層の少なくとも一面側に保護層を有し、
　前記半導体層が、Ｉｎ原子、Ｓｎ原子及びＺｎ原子を含む酸化物であり、かつ、
　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２５原子％以上７５原子％以下であり、
　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％未満
であることを特徴とする電界効果型トランジスタ。
２．前記半導体層が下記条件１を満たすことを特徴とする１記載の電界効果型トランジスタ。
・条件１
　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が４０原子％以上６５原子％以下
　（２）Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が１０原子％以上２３原子％未満
３．前記半導体層が下記条件２を満たすことを特徴とする１記載の電界効果型トランジスタ。
・条件２
　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が４０原子％以上６５原子％以下
　（２）Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が１原子％以上１０原子％未満
４．前記半導体層が下記条件３を満たすことを特徴とする１記載の電界効果型トランジスタ。
・条件３
　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％以上６５原子％以下
　（２）Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２３原子％以上３０原子％以下
５．前記半導体層が下記条件４を満たすことを特徴とする１記載の電界効果型トランジスタ。
・条件４
　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が６５原子％超７５原子％以下
６．前記保護層が酸化物からなることを特徴とする１～５のいずれかに記載の電界効果型トランジスタ。
７．前記保護層が、酸化物からなる第一の保護層と、窒化物からなる第二の保護層とからなることを特徴とする１～５のいずれかに記載の電界効果型トランジスタ。
８．電界効果移動度が３ｃｍ２／Ｖｓ以上、オフ電流が２×１０－１２Ａ以下、閾値電圧（Ｖｔｈ）が－１Ｖ以上５Ｖ以下であることを特徴とする１～７のいずれかに記載の電界効果型トランジスタ。
９．Ｉｎ原子、Ｓｎ原子及びＺｎ原子を含有する酸化物であり、
　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２５原子％以上７０原子％以下であり、
　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％未満であることを特徴とする電界効果型トランジスタの半導体層形成用スパッタリングターゲット。
１０．Ｉｎ原子、Ｓｎ原子及びＺｎ原子を含有する酸化物であり、
　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が７０原子％以下であり、
　Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が３３原子％未満であり、
　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５原子％以上１５原子％未満であることを特徴とする電界効果型トランジスタの半導体層形成用スパッタリングターゲット。
１１．９又は１０のスパッタリングターゲットを用いて半導体層を成膜する工程を含むことを特徴とする１～８のいずれかに記載の電界効果型トランジスタの製造方法。
１２．半導体層を形成する工程、半導体層上に保護層を形成する工程、及びそれらの工程の後に１５０～３５０℃で熱処理する工程を含むことを特徴とする１１に記載の電界効果型トランジスタの製造方法。
１３．半導体層の一部を低抵抗化させソース電極又はドレイン電極とする工程を含むことを特徴とする１１又は１２に記載の電界効果型トランジスタの製造方法。
１４．１～８のいずれかに記載の電界効果型トランジスタを具備したことを特徴とするディスプレイ用パネル。
１５．Ｉｎ原子、Ｓｎ原子及びＺｎ原子を含む酸化物であり、かつ、
　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２５原子％以上７５原子％以下であり、
　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％未満
であり、
　Ｓｎの平均価数が＋３．２以上であることを特徴とする半導体膜。
　本発明によれば、半導体層がＩｎ、Ｓｎ及びＺｎを特定の組成比で含み、半導体層の少なくとも一面側に保護層を有することで、トランジスタ特性（移動度、オンオフ比、オフ電流、Ｓ値、閾値電圧（Ｖｔｈ）、ヒステリシス、閾値電圧のシフト、耐湿性）が高く実用性の高い電界効果トランジスタが得られる。
　また、レアメタルであるＧａを添加しなくともトランジスタ特性に優れた電界効果型トランジスタの提供が可能になった。
本発明の一実施形態の電界効果型トランジスタの概略断面図である。 本発明における半導体層の好ましい組成条件（領域）を示す図である。 実施例１で作製した電界効果型トランジスタの製造工程を示す図である。 実施例１で作製した電界効果型トランジスタの製造工程を示す図である。 昇電圧時及び降電圧時の伝達曲線（Ｉ－Ｖ特性）の例であり、（ａ）はヒステリシスの少ない例であり、（ｂ）はヒステリシスの大きい例を示す図である。 （ａ）実施例４０で作製したボトムゲートエッチストッパー型の電界効果型トランジスタの概略断面図であり、（ｂ）は同トランジスタの概略上面図である。 実施例４７で作製したボトムゲート構造のバックチャンネルエッチ（ＢＣＨ）型の電界効果型トランジスタの概略断面図である。 実施例５２で作製したコプラナー構造電界効果型トランジスタの製造工程を示す図である。 酸化物半導体の、温度と移動度の関係を示す図である。 実施例５４で作製したトップゲート構造電界効果型トランジスタの概略断面図である。 実施例５５で作製した電界効果型トランジスタの概略断面図である。 コスパッタによる薄膜形成の概念図である。 （ａ）は半導体層のＺｎ量と移動度の関係を示す図であり、（ｂ）は半導体層のＺｎ量とオフ電流の関係を示す図である。 （ａ）は半導体層のＩｎ量と移動度の関係を示す図であり、（ｂ）は半導体層のＩｎ量とオフ電流の関係を示す図である。
　本発明の電界効果型トランジスタは、基板上に、少なくとも半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する。
　図１は、本発明の一実施形態の電界効果型トランジスタの概略断面図である。
　この電界効果型トランジスタでは、基板１０上に、ゲート電極１１がストライプ状に形成されている。このゲート電極１１を覆うようにゲート絶縁膜１２を有し、このゲート絶縁膜１２上であって、かつ、ゲート電極１２の上方に半導体層１３（活性層）が形成されている。
　半導体層１３の一端側に、ゲート電極１１と直交する方向にソース電極１４が接続されている。また、半導体層１３の一端に対向する他端側にドレイン電極１５が接続されている。
　半導体層１３、ソース電極１４及びドレイン電極１５の中間の位置に第一の保護層１６が形成されている。
　ゲート絶縁膜１２、ソース電極１４、ドレイン電極１５及び第一の保護層１６を覆うように、第二の保護層１７が形成されている。
　第二の保護層１７にはコンタクトホール１８があり、外部電極と、ソース電極１４又はドレイン電極１５が接続されている。
　尚、第二の保護層１７は必ずしも必須ではないが、形成することが好ましい。
　本発明の電界効果型トランジスタでは、半導体層１３がＩｎ原子、Ｓｎ原子及びＺｎ原子を含んでおり、Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２５原子％以上７５原子％以下であり、Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％未満であることを特徴とする。
　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）を２５原子％以上とすることにより、Ｚｎにより酸素欠損が抑制され、適性な閾値電圧（Ｖｔｈ）の電界効果トランジスタが得られる。また、７５原子％以下とすることにより、酸化亜鉛（ＺｎＯ）の結晶の生成によるトランジスタ性能の低下（移動度の低下、オフ電流の増加、Ｓ値の増加等）を避けることが出来る。
　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）は３０原子％以上がより好ましく、３５原子％以上がさらに好ましい。
　また、Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）を５０原子％未満とすることにより、酸化錫の低級酸化物の生成（Ｓｎ平均価数の低下）によるトランジスタ性能の低下（移動度の低下、オフ電流の増加、Ｓ値の増加等）を避けることが出来る。
　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）は３３原子％以下が好ましく、２８原子％以下がより好ましく、２３原子％未満がさらに好ましく、２０原子％以下が特に好ましい。３３原子％以下とすることにより、トランジスタ特性（移動度、オンオフ比、オフ電流、Ｓ値、閾値電圧（Ｖｔｈ）、ヒステリシス、閾値電圧のシフト、耐湿性）が良好な電界効果トランジスタが得られる。また、ＰＥＣＶＤ時のプラズマ照射等、プロセス上で還元雰囲気に曝された際の、移動度等のトランジスタ特性の低下を防ぐことが出来る。これは、錫の低級酸化物の生成（Ｓｎ平均価数の低下）を抑制することができるためと思われる。
　本発明では、半導体層１３がＳｎ原子を含むことで、耐湿性の向上や、耐薬品性の向上（耐ＰＡＮ性の向上含む）、雰囲気温度に対する安定性が期待できる。さらに、Ｓｎを含有することでレアメタルであるＩｎの含有量を低減することができる。
　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）は１原子％以上であることが好ましく、３原子％以上がより好ましく、５原子％以上がさらに好ましく、１０原子％以上が特に好ましい。
　半導体層の組成においては、下記の条件１～４のいずれかを満たすことが好ましい。
・条件１
　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が４０原子％以上６５原子％以下
　（２）Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が１０原子％以上２３原子％未満
・条件２
　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が４０原子％以上６５原子％以下
　（２）Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が１原子％以上１０原子％未満
・条件３
　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％以上６５原子％以下
　（２）Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２３原子％以上３０原子％以下
・条件４
　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が６５原子％超７５原子％以下
　図２に本発明における半導体層の好ましい組成条件（領域）を示す。
　半導体層の組成が領域１内にあると、トランジスタ特性（移動度、オンオフ比、オフ電流、Ｓ値、閾値電圧（Ｖｔｈ）、ヒステリシス、閾値電圧のシフト、耐湿性）に非常に優れた電界効果トランジスタが得られる。また、半導体層及びソース・ドレイン電極の形成にウェットエッチングを採用できるため、大型パネルを低いコストで製造できる。有機ＥＬディスプレイや液晶ディスプレイ用途に特に適している。
　領域１のうち、特に下記の範囲が最も好ましい。
　（１）　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５７原子％以上６５原子％以下
　（２）　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が１０原子％以上１８原子％未満
　前記範囲内だと、移動度（ｃｍ２／Ｖｓ）及びオンオフ比が高く、オフ電流及びＳ値が小さく、かつ閾値電圧のシフトΔＶｔｈ（Ｖ）が小さい良好な電界効果トランジスタが得られる。さらに、前記範囲内だと、希少資源であるＩｎ（インジウム）の含有量も少ないため、低い原料比で良好なターゲット及び良好な電界効果トランジスタが得られ工業的に最適である。
　半導体層の組成が領域３内にあると、プロセス耐性が高くプロセス温度が高くとも劣化の危険性が少ない。また、耐湿性に優れた電界効果トランジスタが得られる。そのため、プロセス温度が高い無機ＥＬディスプレイ用途に特に適している。
　半導体層の組成が領域２内にあると、低温の熱処理で高い特性が得られる。耐熱性の低い樹脂基板等を用いる用途（例えばフレキシブルディスプレイ）に特に適している。
　半導体層の組成が領域４内にあると、オフ電流が低い電界効果トランジスタが得られる。また、亜鉛が主成分のため原料コストが低く、製品から原料を回収する必要性がない。そのため、ディスポーザルな用途（ＩＣタグ等）に特に適している。
　半導体層の組成において、Ｓｎ原子とＩｎ原子の原子比（Ｓｎ／Ｉｎ）は、０．４１以上０．６９以下が特に好ましい。０．４１以上だと耐湿性が向上し、０．６９以下だと低温プロセスで優れたトランジスタ特性が得られる。また、酸化錫の低級酸化物の生成（Ｓｎ平均価数の低下）によるトランジスタ性能の低下（移動度の低下、オフ電流の増加、Ｓ値の増加等）を避けることが出来る。
　半導体層は、Ｉｎ，Ｓｎ及びＺｎの他に、Ｇａ、Ａｌ、Ｂ、Ｓｃ、Ｙ、ランタノイド類（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）、Ｚｒ、Ｈｆ、Ｇｅ、Ｓｉ、Ｔｉ、Ｍｎ、Ｗ、Ｍｏ、Ｖ、Ｃｕ、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｒ及びＮｂから選ばれた元素を０～２０原子％含んでいてもよい。
　また、Ｎａ含有量が１００ｐｐｍ未満であることが好ましい。Ｎａの含有量が１００ｐｐｍ未満であると、電圧による可動イオンの量が少ないため電圧ストレスに対する信頼性が向上する（ΔＶｔｈが小さくなる）。
　以下、本発明の電界効果型トランジスタを構成する部材の例について説明する。
１．基板
　特に制限はなく、本技術分野で公知のものを使用できる。例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラス等のガラス基板、シリコン基板、アクリル、ポリカーボネート、ポリエチレンナフタレート（ＰＥＮ）等の樹脂基板、ポリエチレンテレフタレート（ＰＥＴ）、ポリアミド等の高分子フィルム基材等が使用できる。基板や基材の厚さは０．１～１０ｍｍが一般的であり、０．３～５ｍｍが好ましい。ガラス基板の場合は、化学的に、或いは熱的に強化させたものが好ましい。透明性や平滑性が求められる場合は、ガラス基板、樹脂基板が好ましく、ガラス基板が特に好ましい。軽量化が求められる場合は樹脂基板や高分子機材が好ましい。
２．半導体層
　半導体層は、上述したとおり、Ｉｎ、Ｚｎ及びＳｎの各原子を含む複合酸化物からなる。このような半導体層は、例えば、後述する本発明の複合酸化物ターゲット（半導体層用ターゲット）を使用して薄膜を形成することで作製できる。
　また、半導体層は、粒子状の酸化物半導体を溶媒に溶かし、その酸化物半導体溶液を塗布又は印刷し、その後、加熱処理で溶媒を蒸発させることにより形成することもできる。この方法は、設備コストが低くエネルギー効率も高いため好ましい。
　ゾルゲル法等の溶液の利用やＣＶＤも利用できるが、大面積に均一に成膜するには半導体用ターゲットを用いスパッタリングで形成することが、トランジスタ特性が高くなることから最も好ましい。
　本発明において、半導体層は非晶質膜であることが好ましい。非晶質膜であることにより、絶縁膜や保護層との密着性が改善される、大面積でも均一なトランジスタ特性が容易に得られることとなる。ここで、半導体層が非晶質膜であるかは、Ｘ線結晶構造解析により確認できる。明確なピークが観測されない場合が非晶質である。
　また、半導体層の電子キャリア濃度が１０１３～１０１８／ｃｍ３であることが好ましく、特に１０１４～１０１７／ｃｍ３であることが好ましい。電子キャリア濃度が上記の範囲であれば、非縮退半導体となりやすく、トランジスタとして用いた際に移動度とオンオフ比のバランスが良好となり好ましい。キャリア密度が１０１８ｃｍ－３以下だとオフ電流を小さくでき、ノーマリーオフとしやすくなる。１０１３ｃｍ－３以上だと移動度を向上させることができる。
　また、比抵抗は１０－１～１０９Ωｃｍであることが好ましい。より好ましくは１０～１０７Ωｃｍである。特に好ましくは、１０２～１０５Ωｃｍである。１０－１Ωｃｍ以上だとオフ電流を小さくすることができる。１０９Ωｃｍ以下だと移動度を高くし、閾値電圧を小さくできる。
　また、バンドギャップが２．０～６．０ｅＶであることが好ましく、特に、２．８～５．０ｅＶがより好ましい。バンドギャップは、２．０ｅＶより小さいと可視光を吸収し電界効果型トランジスタが誤動作するおそれがある。一方、６．０ｅＶより大きいとキャリアが供給されにくくなり電界効果型トランジスタが機能しなくなるおそれがある。
　半導体層は、熱活性型を示す非縮退半導体であることが好ましい。縮退半導体であるとキャリアが多すぎてオフ電流・ゲートリーク電流が増加する、閾値が負になりノーマリーオンとなるおそれがある。半導体層が非縮退半導体であるかは、ホール効果を用いた移動度とキャリア密度の温度変化の測定を行うことにより判断できる。また、半導体層を非縮退半導体とするには、成膜時の酸素分圧を調整する、後処理をすることで酸素欠陥量を制御しキャリア密度を最適化することで達成できる。
　半導体層の表面粗さ（ＲＭＳ）は、１ｎｍ以下が好ましく、０．６ｎｍ以下がさらに好ましく、０．３ｎｍ以下が特に好ましい。１ｎｍより大きいと、移動度が低下するおそれがある。
　半導体層は、酸化インジウムのビックスバイト構造の稜共有構造の少なくとも一部を維持している非晶質膜であることが好ましい。酸化インジウムを含む非晶質膜が酸化インジウムのビックスバイト構造の稜共有構造の少なくとも一部を維持しているかどうかは、高輝度のシンクロトロン放射等を用いた微小角入射Ｘ線散乱（ＧＩＸＳ）によって求めた動径分布関数（ＲＤＦ）により、Ｉｎ－Ｘ（Ｘは，Ｉｎ，Ｚｎ）を表すピークが０．３０から０．３６ｎｍの間にあることで確認できる（詳細については、下記の文献を参照すればよい。Ｆ．Ｕｔｓｕｎｏ，　ｅｔ　ａｌ．，Ｔｈｉｎ　Ｓｏｌｉｄ　Ｆｉｌｍｓ，Ｖｏｌｕｍｅ　４９６，　２００６，　Ｐａｇｅｓ　９５－９８）。
　さらに、原子間距離が０．３０から０．３６ｎｍの間のＲＤＦの最大値をＡ、原子間距離が０．３６から０．４２の間のＲＤＦの最大値をＢとした場合に、Ａ／Ｂ＞０．７の関係を満たすことが好ましく、Ａ／Ｂ＞０．８５がより好ましく、Ａ／Ｂ＞１がさらに好ましく、Ａ／Ｂ＞１．２が特に好ましい。
　Ａ／Ｂが０．７以下だと、半導体層をトランジスタの活性層として用いた場合、移動度が低下したり、閾値やＳ値が大きくなりすぎるおそれがある。Ａ／Ｂが小さいことは、非晶質膜の近距離秩序性が悪いことを反映しているものと考えられる。
　また、Ｉｎ－Ｉｎの平均結合距離が０．３～０．３２２ｎｍであることが好ましく、０．３１～０．３２ｎｍであることが特に好ましい。Ｉｎ－Ｉｎの平均結合距離はＸ線吸収分光法により求めることができる。Ｘ線吸収分光法による測定では、立ち上がりから数百ｅＶも高いエネルギーのところまで広がったＸ線吸収広域微細構造（ＥＸＡＦＳ）を示す。ＥＸＡＦＳは励起された原子の周囲の原子による電子の後方散乱によって引き起こされる。飛び出していく電子波と後方散乱された波との干渉効果が起こる。干渉は電子状態の波長と周囲の原子へ行き来する光路長に依存する。ＥＸＡＦＳをフーリエ変換することで動径分布関数（ＲＤＦ）が得られる。ＲＤＦのピークから平均結合距離を見積もることができる。
　半導体層の膜厚は、通常０．５～５００ｎｍ、好ましくは１～１５０ｎｍ、より好ましくは３～８０ｎｍ、特に好ましくは１０～６０ｎｍである。０．５ｎｍより薄いと工業的に均一に成膜することが難しい。一方、５００ｎｍより厚いと成膜時間が長くなり工業的に採用できない。また、３～８０ｎｍの範囲内にあると、移動度やオンオフ比等ＴＦＴ特性が特に良好である。
　本発明では、非局在準位のエネルギー幅（Ｅ０）が１４ｍｅＶ以下であることが好ましい。半導体層の非局在準位のエネルギー幅（Ｅ０）は１０ｍｅＶ以下がより好ましく、８ｍｅＶ以下がさらに好ましく６ｍｅＶ以下が特に好ましい。非局在準位のエネルギー幅（Ｅ０）が１４ｍｅＶより大きいと、半導体層をトランジスタの活性層として用いた場合、移動度が低下したり、閾値やＳ値が大きくなりすぎるおそれがある。半導体層の非局在準位のエネルギー幅（Ｅ０）が大きいことは、非晶質膜の近距離秩序性が悪いことを反映しているものと考えられる。
　Ｘ線光電子分光法（ＸＰＳ）で測定したＳｎ平均価数は、＋３．２以上が好ましく、＋３．６以上がより好ましく、＋３．８以上がさらに好ましい。上限は特に限定されないが通常＋４．０以下である。ＸＰＳ価電子帯スペクトルでは、Ｓｎ５ｓに起因するバンドは、低級酸化物であるＳｎＯ（Ｓｎ＋２：４ｄ１０５ｓ２の電子配置）のスペクトルのみにみられ、ＳｎＯ２（Ｓｎ＋４：４ｄ１０の電子配置）にはみられない。そのため、Ｓｎ５ｓバンドの相対強度からＳｎ平均価数を求めることができる（参照：Ｘ線光電子分光法、１９９８年、丸善株式会社刊）。通常、スパッタで作製したＳｎＯ２膜のＳｎ平均価数は、＋２．８程度である。
　Ｘ線局所構造解析（ＸＡＦＳ）法を用いたＩｎ、Ｓｎ、Ｚｎ各金属元素周辺の局所構造解析において、Ｓｎ元素周りの構造はＳｎＯ２と同様の構造を有していると、散乱による移動度の低下が抑制できて好ましい。またＩｎ、Ｚｎ元素周りの構造はＩＺＯ薄膜と同様の構造を有しているとＺｎにより非晶質が安定化され好ましい。
　なお、前記解析を行うに際し、一般的な蛍光法では解析に十分なデータを得ることができないので、多素子ＳＳＤ検出器を用い、且つ薄膜試料基板を微小角度に傾けて放射光を入射させる斜入射法を用いて測定を行うことが好ましい。
３．第一及び第二の保護層
　保護層により、真空中や低圧下で半導体の表面層の酸素が脱離し、オフ電流が高くなる、閾値電圧が負になることを防ぐことが出来る。また、大気下でも湿度等周囲の影響を受けず、閾値電圧等のトランジスタ特性のばらつきの発生を防ぐことが出来る。
　保護層を形成する材料は特に制限はない。本発明の効果を失わない範囲で一般に用いられているものを任意に選択できる。例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＡｌＮ等を用いることができる。これらのなかでも、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３を用いるのが好ましく、より好ましくはＳｉＯ２，ＳｉＮｘ，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３である。保護層は酸化物からなることが特に好ましく、ＳｉＯ２，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３等の酸化物が好ましい。これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。また、ＳｉＮｘは水素元素を含んでいても良い。
　このような保護層は、異なる２層以上の絶縁膜を積層した構造でもよい。
　また、保護層は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であるのが好ましい。尚、保護層が非晶質であることが特に好ましい。非晶質膜であると界面の平滑性が良好で、移動度の向上、閾値電圧の抑制、Ｓ値の抑制効果が期待できる。また、ゲートリーク電流を抑制できる。
　半導体層の保護層は、非晶質酸化物あるいは非晶質窒化物であることが好ましく、非晶質酸化物であることが特に好ましい。また、保護層が酸化物でないと半導体中の酸素が保護層側に移動し、オフ電流が高くなったり、閾値電圧が負になりノーマリーオフを示すおそれがある。また、半導体層の保護層は、ポリ（４－ビニルフェノール）（ＰＶＰ）、パリレン等の有機絶縁膜を用いてもよい。さらに、半導体層の保護層は無機絶縁膜及び有機絶縁膜の２層以上積層構造を有してもよい。
　特に、半導体層に大きく接する第一の保護層を酸化物で、第二の保護層をＳｉＮｘ等の窒化物で構成することが好ましい。このような構成をとると良好なトランジスタ特性と耐湿性を持たせることが容易である。
　保護層の形成は、ＰＥＣＶＤ、ＴＥＯＳＣＶＤ、Ｃａｔ－ＣＶＤ、スパッタリング、スピンコート、印刷法等が利用できるが、工業的にはＰＥＣＶＤあるいはスパッタリングが好ましく、ＰＥＣＶＤが特に好ましい。
４．ゲート絶縁膜
　ゲート絶縁膜を形成する材料にも特に制限はない。本発明の効果を失わない範囲で一般に用いられているものを任意に選択できる。例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＡｌＮ等を用いることができる。これらのなかでも、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３を用いるのが好ましく、より好ましくはＳｉＯ２，ＳｉＮｘ，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３である。これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。また、ＳｉＮｘは水素元素を含んでいても良い。
　このようなゲート絶縁膜は、異なる２層以上の絶縁膜を積層した構造でもよい。また、ゲート絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であるのが好ましい。
　また、ゲート絶縁膜は、ポリ（４－ビニルフェノール）（ＰＶＰ）、パリレン等の有機絶縁膜を用いてもよい。さらに、ゲート絶縁膜は無機絶縁膜及び有機絶縁膜の２層以上積層構造を有してもよい。
　ゲート絶縁膜の形成は、ＰＥＣＶＤ、ＴＥＯＳＣＶＤ、Ｃａｔ－ＣＶＤ、スパッタリング、スピンコート、印刷法等が利用できるが、工業的にはＰＥＣＶＤあるいはスパッタリングが好ましく、ＰＥＣＶＤが特に好ましい。
６．電極
　ゲート電極、ソ－ス電極及びドレイン電極の各電極を形成する材料に特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択することができる。
　例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、ＺｎＯ、ＳｎＯ２等の透明電極や、Ａｌ，Ａｇ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ、Ｃｕ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。また、それらを２層以上積層して接触抵抗を低減したり、界面強度を向上させることが好ましい。また、ソ－ス電極、ドレイン電極の接触抵抗を低減させるため半導体の電極との界面をプラズマ処理、オゾン処理等で抵抗を調整してもよい。
　本発明では、半導体層の一部を低抵抗化させてソース電極又はドレイン電極を形成してもよい。
　半導体層の一部を低抵抗化させるには、例えば、低酸素分圧下、不活性ガス下、低圧下又は真空下で、熱処理あるいは紫外線光等のエネルギー線を照射する方法や、水素、窒素又はアルゴン等の不活性ガス環境下でプラズマを照射する方法等がある。
　また、プラズマＣＶＤにてＳｉＮｘ等で保護層を積層する際に、水素量等のプラズマ条件を調整することで低抵抗化してもよい。
　本発明の電界効果型トランジスタは、半導体層を遮光する構造を持つことが好ましい。半導体層を遮光する構造（例えば、遮光層）を持っていないと、光が半導体層に入射した場合にキャリア電子が励起されオフ電流が高くなるおそれがある。遮光層は、３００～８００ｎｍに吸収を持つ薄膜が好ましい。遮光層は半導体層の上部、下部どちらかでも構わないが、上部及び下部の両方にあることが好ましい。また、遮光層はゲート絶縁膜やブラックマトリックス等と兼用されていても構わない。遮光層が片側だけにある場合、遮光層が無い側から光が半導体層に照射しないよう構造上工夫する必要がある。
　本発明の電界効果型トランジスタでは、半導体層とソース電極・ドレイン電極との間にコンタクト層を設けてもよい。コンタクト層は半導体層よりも抵抗が低いことが好ましい。コンタクト層の形成材料は、上述した半導体層と同様な組成の複合酸化物が使用できる。即ち、コンタクト層はＩｎ，Ｚｎ等の各元素を含むことが好ましい。これらの元素を含まないと、コンタクト層と半導体層の間で元素の移動が発生し、ストレス試験等を行った際に閾値電圧のシフトが大きくなるおそれがある。
　コンタクト層の作製方法に特に制約はないが、成膜条件を変えて半導体層と同じ組成比のコンタクト層を成膜したり、半導体層と組成比の異なる層を成膜したり、半導体の電極とのコンタクト部分をプラズマ処理やオゾン処理により抵抗を高めることで構成したり、半導体層を成膜する際に酸素分圧等の成膜条件により抵抗を高くなる層を構成してもよい。また、本発明の電界効果型トランジスタでは、半導体層とゲート絶縁膜との間、及び／又は半導体層と保護層との間に、半導体層よりも抵抗の高い酸化物抵抗層を有することが好ましい。酸化物抵抗層が無いとオフ電流が発生する、閾値電圧が負となりノーマリーオンとなる、保護層成膜やエッチング等の後処理工程時に半導体層が変質し特性が劣化するおそれがある。
　続いて、本発明の電界効果型トランジスタの製造方法について説明する。
　本発明の製造方法では、後述する本発明のターゲットを用い、半導体層を成膜する工程を含む。
　また、半導体層を成膜する工程、半導体層上に保護層を形成する工程を有し、保護層を形成した後に１５０～３５０℃で熱処理する工程を含むことを特徴とする。尚、上述した電界効果型トランジスタの各構成部材（層）は、本技術分野で公知の手法で形成できる。
　具体的に、成膜方法としては、スプレー法、ディップ法、ＣＶＤ法等の化学的成膜方法、又はスパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法等の物理的成膜方法を用いることができる。キャリア密度が制御し易い、及び膜質向上が容易であることから、好ましくは物理的成膜方法を用い、より好ましくは生産性が高いことからスパッタ法を用いる。
　スパッタリングでは、複合酸化物の焼結ターゲットを用いる方法、複数の焼結ターゲットを用いコスパッタを用いる方法、合金ターゲットを用い反応性スパッタを用いる方法等が利用できる。但し、複合酸化物の焼結ターゲットを用いる方法では、複数の焼結ターゲットを用いコスパッタを用いる方法や、合金ターゲットを用い反応性スパッタを用いる方法に比べ、均一性や再現性が向上し、非局在準位のエネルギー幅（Ｅ０）が低減させ、移動度の向上、Ｓ値の低減、閾値電圧の低減等、トランジスタ特性を向上させることができる。好ましくは、複合酸化物の焼結ターゲットを用いる。ＲＦ、ＤＣあるいはＡＣスパッタリング等公知のものが利用できるが、均一性や量産性（設備コスト、成膜速度）からＤＣあるいはＡＣスパッタリングが好ましい。Ｘ線光電子分光法（ＸＰＳ）で測定したＳｎ平均価数は、＋３．２以上にする観点からはＲＦスパッタリングが好ましい。
　成膜時の基板温度は、室温（３０℃）以上２５０℃以下が好ましく、５０℃以上２００℃以下がより好ましい。２５０℃以下だとＴＦＴを作製した際にオフ電流の低減が期待できる。室温（３０℃）以上だと連続成膜時の基板温度上昇による成膜条件の変動の低減が期待できる。
　また、成膜時に酸素の取組みを増加させるような処置を取ることが好ましい。成膜時に酸素の取組みを増加させるような処置としては、不活性ガス（アルゴン等）と酸素の混合気体を流入させる、オゾンアシストやＲＦスパッタリングによって酸素ラジカル（オゾン）量を増加させる、基板間距離・投入電力・全圧の調整等があげられる。
　成膜時の酸素分圧は、１０－３Ｐａ～１０－１Ｐａで行うことが好ましく、５×１０－３Ｐａ～１０－１Ｐａで行うことがより好ましい。酸素分圧１０－３Ｐａ以上だと酸化錫の低級酸化物の生成を抑えることができる。１０－１Ｐａ以下だと成膜速度が速くなることが期待できる。
　形成した膜を各種エッチング法によりパターニングできる。
　本発明では半導体層を、本発明のターゲットを用い、ＤＣ又はＡＣスパッタリングにより成膜することがより好ましい。ＤＣ又はＡＣスパッタリングを用いることにより、ＲＦスパッタリングの場合と比べて、成膜時のダメージを低減できる。ＸＰＳで測定したＳｎ平均価数を高くしたい場合は、ＲＦスパッタリングを用いてもよい。ＲＦスパッタリングを用いることで、ＸＰＳで測定したＳｎ平均価数を制御しやすい。このため、電界効果型トランジスタにおいて、閾値電圧シフトの低減、移動度の向上、閾値電圧の減少、Ｓ値の減少等の効果が期待できる。
　また、本発明では半導体層成膜後１５０～３５０℃で熱処理することが好ましい。特に、半導体層と半導体の保護層を形成した後に、１５０～３５０℃で熱処理することが好ましい。１５０℃より低いと得られるトランジスタの熱安定性や耐熱性が低下したり、移動度が低くなったり、Ｓ値が大きくなったり、閾値電圧が高くなるおそれがある。一方、３５０℃より高いと耐熱性のない基板が使用できない、熱処理用の設備費用がかかるおそれがある。
　熱処理温度は１６０～３００℃がより好ましく、１７０～２６０℃がさらに好ましく、１８０～２４０℃が特に好ましい。特に、熱処理温度が１８０℃以下であれば、基板としてＰＥＮ等の耐熱性の低い樹脂基板を利用できるため好ましい。
　熱処理時間は、通常１秒～２４時間が好ましいが、処理温度により調整することが好ましい。例えば、７０～１８０℃では、１０分から２４時間がより好ましく、２０分から６時間がさらに好ましく、３０分～３時間が特に好ましい。１８０～２６０℃では、６分から４時間がより好ましく、１５分から２時間がさらに好ましい。２６０～３００℃では、３０秒から４時間がより好ましく、１分から２時間が特に好ましい。３００～３５０℃では、１秒から１時間がより好ましく、２秒から３０分が特に好ましい。
　熱処理は、不活性ガス中で酸素分圧が１０－３Ｐａ以下の環境下で行うか、あるいは半導体層を保護層で覆った後に行うことが好ましい。上記条件下だと再現性が向上する。
　半導体層を形成した後に１５０～３５０℃で熱処理し、さらに半導体の保護層を形成した後に、１５０～３５０℃で熱処理すると特に好ましい。前記のようにすると半導体特性が改善することに加え再現性及び均一性が向上し、半導体膜の成膜条件に対する依存性も小さくなる。
　典型的な電界効果型トランジスタでは、ソース・ドレイン電極間に、５～２０Ｖ程度の電圧Ｖｄを印加したとき、ゲート電圧Ｖｇを、０Ｖと５～２０Ｖの間でスイッチすることで、ソース・ドレイン電極間の電流Ｉｄを制御する（オンオフする）ことができる。
　トランジスタ特性の評価項目としては、さまざまなものがあるが、たとえば、電界効果移動度μ、閾値電圧（Ｖｔｈ）、オンオフ比、Ｓ値等が上げられる。
　電界効果移動度は、線形領域や飽和領域の特性から求めることができる。たとえば、トランスファ特性の結果から、√Ｉｄ―Ｖｇのグラフを作製し、この傾きから電界効果移度を導く方法が挙げられる。本明細書では特にこだわらない限り、この手法で評価している。
　閾値電圧の求め方はいくつかの方法があるが、たとえば√Ｉｄ―Ｖｇのグラフのｘ切片から閾値電圧Ｖｔｈを導くことが挙げられる。
　オンオフ比はトランスファ特性における、最も大きなＩｄと、最も小さなＩｄの値の比から求めることができる。
　そして、Ｓ値は、トランスファ特性の結果から、Ｌｏｇ（Ｉｄ）―Ｖｄのグラフを作製し、この傾きの逆数から導出することができる。
　Ｓ値の単位は、Ｖ／ｄｅｃａｄｅであり、小さな値であることが好ましい。Ｓ値は１．０Ｖ／ｄｅｃ以下が好ましく、０．５Ｖ／ｄｅｃ以下がより好ましく、０．３Ｖ／ｄｅｃ以下がさらに好ましく、０．１Ｖ／ｄｅｃ以下が特に好ましい。０．８Ｖ／ｄｅｃ以下だと駆動電圧が小さくなり消費電力を低減できる可能性がある。特に、有機ＥＬディスプレイで用いる場合は、直流駆動のためＳ値を０．３Ｖ／ｄｅｃ以下にすると消費電力を大幅に低減できるため好ましい。尚、Ｓ値（Ｓｗｉｎｇ　Ｆａｃｔｏｒ）とは、オフ状態からゲート電圧を増加させた際に、オフ状態からオン状態にかけてドレイン電流が急峻に立ち上がるが、この急峻さを示す値である。下記式で定義されるように、ドレイン電流が１桁（１０倍）上昇するときのゲート電圧の増分をＳ値とする。
　　Ｓ値＝ｄＶｇ／ｄｌｏｇ（Ｉｄｓ）
　Ｓ値が小さいほど急峻な立ち上がりとなる（「薄膜トランジスタ技術のすべて」、鵜飼育弘著、２００７年刊、工業調査会）。Ｓ値が大きいと、オンからオフに切り替える際に高いゲート電圧をかける必要があり、消費電力が大きくなるおそれがある。
　本発明の電界効果トランジスタでは、移動度は３ｃｍ２／Ｖｓ以上が好ましく、８ｃｍ２／Ｖｓ以上がより好ましく、１０ｃｍ２／Ｖｓ以上がさらに好ましく、１６ｃｍ２／Ｖｓ以上が特に好ましい。３ｃｍ２／Ｖｓより小さいとスイッチング速度が遅くなり大画面高精細のディスプレイに用いることができないおそれがある。
　オンオフ比は、１０７以上が好ましく、１０８以上がより好ましく、１０９以上が特に好ましい。
　オフ電流は、２×１０－１２Ａ（２ｐＡ）以下が好ましく、１ｐＡ以下がより好ましく、０．１ｐＡ以下が特に好ましい。オフ電流が２ｐＡより小さいとディスプレイのＴＦＴとして用いた場合にコントラストが良好となり、画面の均一性が向上することが期待できる。
　ゲートリーク電流は１ｐＡ以下が好ましい。１ｐＡより小さいとディスプレイのＴＦＴとして用いた場合にコントラストの低下を抑制できる。
　閾値電圧は、通常－１～５Ｖであるが、－０．５～３Ｖが好ましく、０～２Ｖがより好ましく、０～１Ｖが特に好ましい。－１Ｖより大きいとオフ時にかける電圧が小さくなり消費電力を低減できる可能性がある。５Ｖより小さいと駆動電圧が小さくなり消費電力を低減できる可能性がある。
　また、１０μＡの直流電圧５０℃で１００時間加えた前後の閾値電圧のシフト量は、１．０Ｖ以下が好ましく、０．５Ｖ以下がより好ましい。１Ｖより小さいと有機ＥＬディスプレイのトランジスタとして利用した場合、画質の経時変化を低減できる。
　また、伝達曲線でゲート電圧を昇降させた場合のヒステリシスが小さい方が好ましい。ヒストリシスが小さいと駆動電圧を低減できる可能性がある。
　また、チャンネル幅Ｗとチャンネル長Ｌの比Ｗ／Ｌは、通常０．１～１００、好ましくは０．５～２０、特に好ましくは１～８である。Ｗ／Ｌが１００を越えると漏れ電流が増えたり、ｏｎ－ｏｆｆ比が低下したりするおそれがある。０．１より小さいと電界効果移動度が低下したり、ピンチオフが不明瞭になったりするおそれがある。また、チャンネル長Ｌは通常０．１～１０００μｍ、好ましくは１～１００μｍ、さらに好ましくは２～１０μｍである。０．１μｍ未満では工業的に製造が難しくまた漏れ電流が大きくなるおそれがある、１０００μｍを超えると素子が大きくなりすぎて好ましくない。
　続いて、本発明の半導体層形成用スパッタリングターゲットについて説明する。
　本発明のスパッタリングターゲットは、通常Ｉｎ原子、Ｓｎ原子及びＺｎを含有し、Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２５原子％以上７０原子％以下であり、Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％未満である。
　さらに、Ｉｎ原子、Ｓｎ原子及びＺｎ原子を含有する酸化物焼結体であり、Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が７０原子％以下であり、Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が３３原子％未満であり、Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５原子％以上１５原子％未満であることがより好ましい。
　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が７０原子％以下であると、Ｚｎ酸化物の生成による相対密度の低下やバルク抵抗の高抵抗化を防げる。Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が３３原子％未満であると、原料コストの増加によるコストアップを防ぎやすい。Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が５原子％以上だとＳｎとＺｎの価数バランスがとれターゲットの相対密度が上がりバルク抵抗を下げやすく、１５原子％未満であるとＳｎの低級酸化物の生成によるバルク抵抗の高抵抗化を防ぎやすい。すなわち、前記範囲内であると、相対密度が高く、抵抗の低いターゲットを安定して作製できる。また、そのターゲットを用いて特性（移動度、オンオフ比、Ｓ値、ΔＶｔｈシフト）の良好な電界効果トランジスタが得られる。また、希少資源であるＩｎ（インジウム）の含有量も少なく、安い原料比で良好なターゲットが得られ工業的に最適である。
　さらに、Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が６０原子％以上６７原子％以下であり、Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が１８原子％以上２８原子％以下であり、Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が７原子％以上１４原子％以下であることが特に好ましい。
　ターゲットの出発原料としては、一般的に酸化インジウム粉末と、酸化亜鉛粉末と、酸化錫粉末の粉末を用いるが、これらの単体、化合物、複合酸化物等を原料としてもよい。
　各原料粉の純度は、通常９９．９％（３Ｎ）以上、好ましくは９９．９９％（４Ｎ）以上、さらに好ましくは９９．９９５％以上、特に好ましくは９９．９９９％（５Ｎ）以上である。各原料粉の純度が９９．９％（３Ｎ）未満だと、不純物により半導体特性が低下する、信頼性が低下する等のおそれがある。特にＮａ含有量が１００ｐｐｍ未満であると薄膜トランジスタを作製した際に信頼性が向上し好ましい。
　原料粉について、比表面積が３～１６ｍ２／ｇである酸化インジウム粉、酸化錫粉、亜鉛粉あるいは複合酸化物粉を含み、粉体全体の比表面積が３～１６ｍ２／ｇである混合粉体を原料とすることが好ましい。尚、各酸化物粉末の比表面積が、ほぼ同じである粉末を使用することが好ましい。これにより、より効率的に粉砕混合できる。具体的には、比表面積の比が１／４～４倍以内にすることが好まく、１／２～２倍以内が特に好ましい。比表面積が違いすぎると、効率的な粉砕混合が出来ず、焼結体中に酸化物の粒子が残る場合がある。ただし、酸化亜鉛の比表面積は酸化インジウム、酸化錫の比表面積よりも小さいことが好ましい。このことによりターゲットの色むらを抑えることができる。
　混合粉体を、例えば、湿式媒体撹拌ミルを使用して混合粉砕する。このとき、粉砕後の比表面積が原料混合粉体の比表面積より１．０～３．０ｍ２／ｇ増加する程度か、又は粉砕後の平均メジアン径が０．６～１μｍとなる程度に粉砕することが好ましい。このように調整した原料粉を使用することにより、仮焼工程を全く必要とせずに、高密度の酸化物焼結体を得ることができる。また、還元工程も不要となる。
　尚、原料混合粉体の比表面積の増加分が１．０ｍ２／ｇ未満又は粉砕後の原料混合粉の平均メジアン径が１μｍを超えると、焼結密度が十分に大きくならない場合がある。一方、原料混合粉体の比表面積の増加分が３．０ｍ２／ｇを超える場合又は粉砕後の平均メジアン径が０．６μｍ未満にすると、粉砕時の粉砕器機等からのコンタミ（不純物混入量）が増加する場合がある。
　ここで、各粉体の比表面積はＢＥＴ法で測定した値である。各粉体の粒度分布のメジアン径は、粒度分布計で測定した値である。これらの値は、粉体を乾式粉砕法、湿式粉砕法等により粉砕することにより調整できる。
　原料粉の所望の配合割合、混合方法、成形する方法は特に限定されず、従来から公知の各種湿式法又は乾式法を用いることができる。
　乾式法としては、コールドプレス（Ｃｏｌｄ　Ｐｒｅｓｓ）法やホットプレス（Ｈｏｔ　Ｐｒｅｓｓ）法等を挙げることができる。コールドプレス法では、混合粉を成形型に充填して成形体を作製し、焼結させる。ホットプレス法では、混合粉を成形型内で、通常７００～１０００℃で１～４８時間、好ましくは８００～９５０℃で３～２４時間にて直接焼結させる。
　乾式法のコールドプレス（Ｃｏｌｄ　Ｐｒｅｓｓ）法としては、粉砕工程後の原料をスプレードライヤー等で乾燥した後、成形する。成形は公知の方法、例えば、加圧成形、冷間静水圧加圧、金型成形、鋳込み成形射出成形が採用できる。焼結密度の高い焼結体（ターゲット）を得るためには、冷間静水圧（ＣＩＰ）等加圧を伴う方法で成形するのが好ましい。尚、成形処理に際しては、ポリビニルアルコールやメチルセルロース、ポリワックス、オレイン酸等の成形助剤を用いてもよい。
　次いで、得られた成形物を焼結して焼結体を得る。また、焼結は酸素を流通することにより酸素雰囲気中で焼結するか、加圧下にて焼結するのがよい。これにより亜鉛の蒸散を抑えることができ、ボイド（空隙）のない焼結体が得られる。このようにして製造した焼結体は、密度が高いため、使用時におけるノジュールやパーティクルの発生が少ないことから、膜特性に優れた酸化物半導体膜を作製することができる。
　１０００℃以上での昇温速度を３０℃／ｈ以上、冷却時の降温速度を３０℃／ｈ以上とするのが好ましい。昇温速度を３０℃／ｈ未満であると酸化物の分解が進行しピンホール数が多くなり、また冷却時の降温速度を３０℃／ｈ未満とするとＩｎの組成比が変化するおそれがある。
　湿式法としては、例えば、濾過式成形法（特開平１１－２８６００２号公報参照）を用いるのが好ましい。この濾過式成形法は、セラミックス原料スラリーから水分を減圧排水して成形体を得るための非水溶性材料からなる濾過式成形型であって、１個以上の水抜き孔を有する成形用下型と、この成形用下型の上に載置した通水性を有するフィルターと、このフィルターをシールするためのシール材を介して上面側から挟持する成形用型枠からなり、前記成形用下型、成形用型枠、シール材、及びフィルターが各々分解できるように組立てられており、該フィルター面側からのみスラリー中の水分を減圧排水する濾過式成形型を用い、混合粉、イオン交換水と有機添加剤からなるスラリーを調製し、このスラリーを濾過式成形型に注入し、該フィルター面側からのみスラリー中の水分を減圧排水して成形体を作製し、得られたセラミックス成形体を乾燥脱脂後、焼成する。
　乾式法あるいは湿式法で得られた焼結体のバルク抵抗をターゲット全体として均一化するために還元処理ことが好ましい。還元工程は、必要に応じて設けられる工程である。適用することができる還元方法としては、例えば、還元性ガスによる方法や真空焼成又は不活性ガスによる還元等が挙げられる。
　還元性ガスによる還元処理の場合、水素、メタン、一酸化炭素や、これらのガスと酸素との混合ガス等を用いることができる。
　不活性ガス中での焼成による還元処理の場合、窒素、アルゴンや、これらのガスと酸素との混合ガス等を用いることができる。
　尚、還元処理時の温度は、通常３００～１２００℃、好ましくは５００～８００℃である。また、還元処理の時間は、通常０．０１～１０時間、好ましくは０．０５～５時間である。
　酸化物焼結体に、研磨等の加工を施すことによりターゲットとなる。具体的には、焼結体を、例えば、平面研削盤で研削して表面粗さＲａを５μｍ以下とする。表面粗さは、Ｒａ≦０．３μｍであることがより好ましく、Ｒａ≦０．１μｍであることが特に好ましい。さらに、ターゲットのスパッタ面に鏡面加工を施して、平均表面粗さＲａが１０００オングストローム以下としてもよい。この鏡面加工（研磨）は機械的な研磨、化学研磨、メカノケミカル研磨（機械的な研磨と化学研磨の併用）等の、すでに知られている研磨技術を用いることができる。例えば、固定砥粒ポリッシャー（ポリッシュ液：水）で＃２０００以上にポリッシングしたり、又は遊離砥粒ラップ（研磨材：ＳｉＣペースト等）にてラッピング後、研磨材をダイヤモンドペーストに換えてラッピングすることによって得ることができる。このような研磨方法には特に制限はない。
　尚、ターゲットの清浄処理には、エアーブローや流水洗浄等を使用できる。エアーブローで異物を除去する際には、ノズルの向い側から集塵機で吸気を行なうとより有効に除去できる。エアーブローや流水洗浄の他に、超音波洗浄等を行なうこともできる。超音波洗浄では、周波数２５～３００ＫＨｚの間で多重発振させて行なう方法が有効である。例えば周波数２５～３００ＫＨｚの間で、２５ＫＨｚ刻みに１２種類の周波数を多重発振させて超音波洗浄を行なうのがよい。
　得られたターゲットを加工後、バッキングプレートへボンディングすることにより、成膜装置に装着して使用できるスパッタリングターゲットとなる。バッキングプレートは銅製が好ましい。ボンディングにはインジウム半田を用いることが好ましい。
　加工工程は、上記のようにして焼結して得られた焼結体を、さらにスパッタリング装置への装着に適した形状に切削加工し、またバッキングプレート等の装着用治具を取り付けるための、必要に応じて設けられる工程である。ターゲットの厚みは通常２～２０ｍｍ、好ましくは３～１２ｍｍ、特に好ましくは４～６ｍｍである。また、複数のターゲットを一つのバッキングプレートに取り付け、実質一つのターゲットとしてもよい。また、表面は２００～１０，０００番のダイヤモンド砥石により仕上げを行うことが好ましく、４００～５，０００番のダイヤモンド砥石により仕上げを行うことが特に好ましい。２００番より小さい、あるいは１０，０００番より大きいダイヤモンド砥石を使用するとターゲットが割れやすくなるおそれがある。
　ターゲット中における各化合物の粒径は、それぞれ２０μｍ以下が好ましく、１０μｍ以下がさらに好ましく、５μｍ以下が特に好ましい。尚、粒径は電子プローブマイクロアナライザ（ＥＰＭＡ）で測定した平均粒径である。結晶粒径は、例えば、原料である酸化インジウム、酸化スズ、酸化亜鉛の各粉体の配合比や原料粉体の粒径、純度、昇温時間、焼結温度、焼結時間、焼結雰囲気、降温時間を調製することにより得られる。化合物の粒径が２０μｍより大きいとスパッタ時にノジュールが発生するおそれがある。
　ターゲットの相対密度は、理論密度の９５％以上が好ましく、９８％以上がより好ましく、９９％以上が特に好ましい。ターゲットの密度が９５％より小さいと強度が不十分となり成膜時にターゲットが破損するおそれがある。また、トランジスタを作製した際に性能が不均一になるおそれがある。相対密度とは、加重平均より算出した理論密度に対して相対的に算出した密度である。各原料の密度の加重平均より算出した密度が理論密度であり、これを１００％とする。
　ターゲットのバルク抵抗は、２０ｍΩ以下が好ましく、１０ｍΩ以下がより好ましく、５ｍΩ以下が特に好ましい。２０ｍΩより大きいとＤＣスパッタでの成膜時にターゲットが破損するおそれがある。また、異常放電によりスパークが発生し、ターゲットが割れたり、スパークにより飛び出した粒子が成膜基板に付着し、酸化物半導体膜としての性能を低下させたりする場合がある。また、放電時にターゲットが割れるおそれもある。尚、バルク抵抗は抵抗率計を使用し、四探針法により測定した値である。
　ターゲットの抗折力は、８ｋｇ／ｍｍ２以上であることが好ましく、１０ｋｇ／ｍｍ２以上であることがより好ましく、１２ｋｇ／ｍｍ２以上であることが特に好ましい。ターゲットの運搬、取り付け時に荷重がかかり、ターゲットが破損するおそれがあるという理由で、ターゲットには、一定以上の抗折力が要求され、８ｋｇ／ｍｍ２未満では、ターゲットとしての使用に耐えられないおそれがある。ターゲットの抗折力は、ＪＩＳ　Ｒ　１６０１に準じて測定することができる。
　ターゲット内における亜鉛以外の、陽性元素のばらつきの範囲が０．５％以内であることが好ましい。ターゲット内における密度のばらつきの範囲が３％以内であることが好ましい。
　ターゲットの表面粗さＲａ≦０．５μｍであり、方向性のない研削面を備えていることが好ましい。Ｒａが０．５μｍより大きかったり、研磨面に方向性があると、異常放電が起きたり、パーティクルが発生するおそれがある。
　ターゲット内におけるフェレー径２μｍ以上のピンホール数が単位面積当たり５０個／ｍｍ２以下が好ましく、２０個／ｍｍ２以下がより好ましく、５個／ｍｍ２以下がさらに好ましい。尚、ターゲット内部のフェレー径２μｍ以上のピンホール数が５０個／ｍｍ２より多いと、ターゲット使用初期から末期までに異常放電が多発する傾向になって好ましくなく、また、得られるスパッタ膜の平滑性も低下する傾向にある。ターゲット内部のフェレー径２μｍ以上のピンホールが５個／ｍｍ２以下だと、ターゲット使用初期から末期まで異常放電を抑制でき、また、得られるスパッタ膜は非常に平滑である。ここで、フェレー径とは、ピンホールを粒子として見立てた場合に、粒子を挟むある一定方向の平行線間隔のことをいう。例えば、倍率１００倍のＳＥＭ像による観察で計測できる。
　本発明の半導体膜は、Ｉｎ原子、Ｓｎ原子及びＺｎ原子を含む酸化物であり、かつ、Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２５原子％以上７５原子％以下であり、Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％未満であり、Ｓｎの平均価数が＋３．２以上であることを特徴とする。Ｓｎの平均価数は＋３．６以上が好ましく、＋３．８以上がさらに好ましい。
　本発明の半導体膜は、上述した本発明のスパッタリングターゲットを使用して、成膜することで作製できる。電界効果型トランジスタの半導体層等に好適に使用できる。
　尚、Ｓｎの平均価数は、Ｘ線光電子分光法（ＸＰＳ）で測定した値である。
　電界効果型トランジストを作製する前に、トランジスタの半導体層となる酸化物半導体膜を成膜し、エッチング性等、薄膜の特性を評価した。
評価例１
（１）スパッタリングターゲットの製造
　原料として、酸化インジウム、酸化亜鉛及び酸化錫の粉末を、原子比〔Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）〕が０．３８、原子比〔Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）〕が０．１５、原子比〔Ｚｎ／（（Ｉｎ＋Ｓｎ＋Ｚｎ）〕が０．４７となるように混合した。これを湿式ボールミルに供給し、７２時間混合粉砕して原料微粉末を得た。酸化インジウム、酸化亜鉛及び酸化錫の原料粉末の比表面積はそれぞれ１５ｍ２／ｇ、４ｍ２／ｇ、８ｍ２／ｇであった。
　得られた原料微粉末を造粒した後、直径１０ｃｍ、厚さ５ｍｍの寸法にプレス成形し、これを焼成炉に入れ、１４００℃で１２時間焼成して、焼結体を得た。焼結体のバルク抵抗は３ｍΩ、理論相対密度は０．９９であった。尚、理論相対密度は各酸化物の比重とその量比から計算した密度を、アルキメデス法で測定した密度との比率を計算して求めた。また、組成を分析したところ原子比〔Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）〕が０．３８、原子比〔Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）〕が０．１５、原子比〔Ｚｎ／（（Ｉｎ＋Ｓｎ＋Ｚｎ）〕が０．４７であり、Ｎａ含有量が１００ｐｐｍ未満であった。Ｘ線回折で構造解析をしたところ、焼結体はビックスバイト構造化合物とスピネル構造化合物を含んでいた。電子プローブマイクロアナライザ（ＥＰＭＡ）で測定した平均粒径は、ビックスバイト構造化合物及びスピネル構造化合物ともに１０μｍ以下であった。
　焼結体を加工・清浄処理した後、バッキングプレートにボンディングしてスパッタリングターゲットとした。
（２）薄膜作製と評価
　ガラス基板（コーニング１７３７）上に、上記（１）で製造したターゲットを使用して半導体層に相当する膜を形成し評価した。
　スパッタ条件は、基板温度；２５℃、到達圧力；１×１０－６Ｐａ、雰囲気ガス；Ａｒ９７％及び酸素３％、スパッタ圧力（全圧）；５×１０－１Ｐａ、投入電力１００Ｗ、Ｓ－Ｔ距離１００ｍｍとした。
　得られた薄膜をＩＣＰ法で分析した。原子比〔Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）〕が０．４０、原子比〔Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）〕が０．１５、原子比〔Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）〕が０．４５であった。
　上記薄膜を大気下で、２８０℃で１時間の熱処理を行った。
　得た薄膜について、ＸＰＳで測定したＳｎ平均価数は、＋３．８以上であった。尚、平均価数は、Ｓｎの５ｓバンドの相対強度から求めることができる。
　また、Ｘ線局所構造解析（ＸＡＦＳ）法を用いたＩｎ、Ｓｎ、Ｚｎ各金属元素周辺の局所構造解析において、Ｓｎ元素周りの構造はＳｎＯ２と同様の構造を有しており、Ｉｎ、Ｚｎ元素周りの構造はＩＺＯ薄膜と同様の構造を有していることが確認できた。
　また、比抵抗は１０Ωｃｍ、キャリア密度は１０１６ｃｍ－３であった。さらに、ホール効果の温度変化測定から非縮退半導体であることを確認した。
　また、以下の項目について評価した。結果を表１に示す。
（１）結晶性
　Ｘ線結晶構造解析により、ハローパターンが観測されたものを非晶質であると判断した。
（２）ＰＡＮ耐性
　ＰＡＮによるエッチング速度が１０ｎｍ／分以上のものを×とし、それ以外のものを○とした。
　ここで、ＰＡＮ耐性の評価には、４０℃のＰＡＮエッチング液（リン酸８７ｗｔ％、硝酸３ｗｔ％、酢酸１０ｗｔ％）を用いた。ＰＡＮエッチング液（リン酸、硝酸、酢酸を含むエッチング液）は、通常リン酸が２０～９５ｗｔ％、硝酸０．５～５ｗｔ％、酢酸３～５０ｗｔ％の範囲にあるものが用いられる。
（３）蓚酸に対するエッチング性
　蓚酸系エッチング液として、３５℃のＩＴＯ－０６Ｎ（関東化学(株)）を用いエッチング速度を測定した。尚、１５０％オーバーエッチング後に顕微鏡観察して残渣の有無を確認した。○は残渣が少ないときであり、×は残渣が多いときである。
　エッチング性の評価において、◎が最も良好で、○は良好で、×は不良を示す。
（４）ドライエッチング性
　反応性イオンエッチング（ＲＩＥ）のエッチングレートを測定した。エッチングレート１ｎｍ／分以上でエッチング可能であったものをドライエッチング可能（○）と判定した。
評価例２－２４
　原料粉末を配合比、成膜条件を、表１～３に示すように変更した他は、評価例１と同様にして、酸化物半導体膜を形成し、評価した。
　尚、評価例１８で作製したターゲットのバルク抵抗は２ｍΩ、理論相対密度は０．９９であった。また、評価例１と同様にして得た薄膜についてＸＰＳで測定したＳｎ平均価数は、＋３．８以上であった。
評価例２５－２７
　原料粉末を配合比、成膜条件を、表３に示すように変更した他は、評価例１と同様にして、酸化物半導体膜を形成し、評価した。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
[電界効果トランジスタの作製]
実施例１－１７
　図１に示すボトムゲート構造のエッチストッパー（ＥＳ）型の電界効果トランジスタを作製した。以下、図面を参照しながら製造過程を説明する。
　図３ａ及び図３ｂは電界効果トランジスタの製造工程を示す図である。
　ガラス基板１０上に、室温のＲＦスパッタリングでモリブデン金属を２００ｎｍ積層した後、ウェットエッチングでパターニングし、ゲート電極１１を作製した（図３ａ（ａ））。
　次に、ゲート電極１１を作製した基板に、プラズマ化学気相成長装置（ＰＥＣＶＤ）にて、ＳｉＯｘを成膜し、ゲート絶縁膜１２とした（図３ａ（ｂ））。
　次に、評価例１－１７で製造した半導体層用ターゲットを、ＤＣスパッタ法の一つであるＤＣマグネトロンスパッタリング法の成膜装置に装着し、ゲート絶縁膜１２上に半導体層１３（膜厚３０ｎｍ）を成膜した（図３ａ（ｃ））。スパッタ条件は、上述した評価例と同様とした。
　次に、２８０℃で１時間（後述する保護層形成後の熱処理と同じ条件）熱処理した。
　次に、ＰＥＣＶＤにてＳｉＯｘを成膜し、薄膜１６を形成した（図３ａ（ｄ））。続けて、レジスト膜２１を成膜し（図３ａ（ｅ））、パターニングした（図３ａ（ｆ））。
　ドライエッチ（ＲＩＥ）で薄膜１６をパターニングして第一の保護層１６（エッチストッパー）を形成した（図３ｂ（ｇ））。
　レジスト膜２１を除去した（図３ｂ（ｈ））。その後、ソース電極及びドレイン電極となる薄膜２２を形成した（図３ｂ（ｉ））。薄膜２２は、ＤＣスパッタリングでＴｉ／Ａｌ／Ｔｉ積層膜とした。成膜後、ドライエッチ（ＲＩＥ）でパターニングしてソース電極１４、ドレイン電極１５を形成した。同時に半導体層１３もエッチングした（図３ｂ（ｊ））。
　さらに、ＰＥＣＶＤ（ＰＥＣＶＤ　ＳｉＮｘ：Ｈ）にてＳｉＮｘを成膜し第二の保護層１７とした（図３ｂ（ｋ））。コンタクトホール１８を形成し、外部配線と接続した。
　その後、大気下、２８０℃で１時間熱処理して、Ｗ＝２０μｍ、Ｌ＝５μｍのボトムゲート構造エッチストッパー型電界効果型トランジスタを製造した（図３ｂ（ｌ））。
　電界効果型トランジスタについて、下記の評価を行った。
（１）電界効果移動度（μ）、オンオフ比、オフ電流、Ｓ値、閾値電圧（Ｖｔｈ）
　半導体パラメーターアナライザー（ケースレー４２００）を用い、室温、遮光環境下で測定した。
（２）ヒステリシス
　半導体パラメーターアナライザーを用い、昇電圧時の伝達曲線（Ｉ－Ｖ特性）と降電圧時の伝達曲線（Ｉ－Ｖ特性）を測定し、昇降時の電圧の差をΔＶｇとする。ΔＶｇの最大値が０．５Ｖ以下であるものを「少ない」、０．５～３Ｖであるものを「ある」、３Ｖ以上であるものを「大きい」とした。
　尚、図４は、昇電圧時及び降電圧時の伝達曲線（Ｉ－Ｖ特性）の例であり、（ａ）はヒステリシスの少ない例であり、（ｂ）はヒステリシスの大きい例を示す。
（３）閾値電圧のシフト（ストレス試験）
　ストレス条件は、ゲート電圧２０Ｖで１０μＡの直流電圧を５０℃で１０５秒加えることとした。ストレスをかける前後のＶｔｈを比較し、閾値電圧のシフト量（ΔＶｔｈ）を測定した。
（４）耐湿性
　湿度８５％環境下に１２０時間放置し、閾値電圧のシフトを評価した。
◎：変化量が０．５Ｖ未満、○：変化量が０．５Ｖ以上２Ｖ未満、△：変化量が２Ｖ以上５Ｖ以下、×：変化量が５Ｖ以上
　実施例１及び実施例１と同じ形状トランジスタの実施例２－３９について、電界効果型トランジスタの素子構成を表４－６に示す。
　また、評価結果を表７、８に示す。
Figure JPOXMLDOC01-appb-T000004
Figure JPOXMLDOC01-appb-T000005
Figure JPOXMLDOC01-appb-T000006
Figure JPOXMLDOC01-appb-T000007
Figure JPOXMLDOC01-appb-T000008
実施例１８－２５
　半導体層形成時の条件を表４、５に示す評価例と同様にした他は、実施例１と同様にトランジスタを作製し、評価した。結果を表７に示す。
実施例２６－３２
　表４、５に示すように、半導体層の形成、ソース・ドレイン電極を変更し、半導体層の形成とソース・ドレイン電極の形成をウェットエッチングで行った以外は、実施例１と同様に作製・評価した。
　尚、半導体層は修酸系エッチング液を用いパターニングし、ソース電極・ドレイン電極は、ＰＡＮ系エッチング液を用いパターニングした。
実施例３３，３４
　表６に示したようにＴＦＴの構造、製造プロセスを変えた以外は、実施例１と同様にトランジスタを作製し、評価した。
実施例３５－３７
　表６に示したように、ＴＦＴの構造、製造プロセスを変えた以外は、実施例１と同様にトランジスタを作製し、評価した。
実施例３８，３９
　表６に示したように、半導体層成膜時の酸素分圧を変更した以外は実施例１と同様にトランジスタを作製・評価した。
実施例４０
　図５に示す、ボトムゲートエッチストッパー電界効果型トランジスタを作製し、実施例１同様に評価した。尚、図５（ａ）は実施例４０で作製した電界効果型トランジスタの概略断面図であり、（ｂ）は各部材の位置関係を示した概略上面図である。図５（ａ）は、図５（ｂ）のＡ－Ａ断面図である。各部材の付番は図１と同様とし、説明を省略する。
　本実施例では、熱酸化膜１１’（ＳｉＯｘ、１００ｎｍ）付Ｓｉ基板１０’を用い、表９に示したＴＦＴの構造、製造プロセスでトランジスタを作製した。Ｓｉ基板１０’がゲート電極を兼ねている。
　実施例４０及び実施例４０と同じ形状トランジスタの実施例４１－４６について、電界効果型トランジスタの素子構成を表９に示す。
　また、評価結果を表１０に示す。
Figure JPOXMLDOC01-appb-T000009
Figure JPOXMLDOC01-appb-T000010
実施例４１
　第一の保護層をＨｆＯｘとした他は、実施例４０と同様にボトムゲート構造エッチストッパー型電界効果型トランジスタを作製・評価した。
実施例４２－４６
　表９に示すように、各電極、第一の保護層及び第二の保護層、作製プロセスを変更した他は、実施例４０と同様の構造の電界効果型トランジスタを作製し、評価した。
実施例４７
　図６に示すボトムゲート構造のバックチャンネルエッチ（ＢＣＨ）型の電界効果トランジスタを作製した。尚、各部材の付番は図１と同様とし、説明を省略する。
　ガラス基板１０上に、室温のＲＦスパッタリングでモリブデン金属を２００ｎｍ積層した後、ウェットエッチングでパターニングし、ゲート電極１１を作製した。
　次に、ゲート電極１１を作製した基板にプラズマ化学気相成長装置（ＰＥＣＶＤ）にて、ＳｉＯｘを成膜し、ゲート絶縁膜１２とした。
　次に、評価例１８で製造したターゲットを、ＤＣスパッタ法の一つであるＤＣマグネトロンスパッタリング法の成膜装置に装着し、ゲート絶縁膜上に成膜した。スパッタ条件は、評価例１８と同様とした。
　その後、修酸系エッチング液を用い、ウェットエッチでパターニングして半導体層１３（膜厚３０ｎｍ）を形成した。
　続いて、ＤＣスパッタリングでＡｌ－Ｎｄ合金膜を成膜した。成膜後、ＰＡＮ系エッチング液を用い、ウェットエッチでパターニングしてソース電極・ドレイン電極１４，１５を形成した。
　次に、ＰＥＣＶＤにて、ＳｉＯｘを成膜して、第一の保護層１６とした。
　さらに、第二の保護層１７として、ＰＥＣＶＤ（ＰＥＣＶＤ　ＳｉＮｘ：Ｈ）にてＳｉＮｘを成膜したのちコンタクトホール１８を形成し、外部配線と接続した。
　その後、大気下、２８０℃で１時間熱処理してＷ＝２０μｍ、Ｌ＝５μｍのボトムゲート構造バックチャンネルエッチ型電界効果型トランジスタを製造した。
　実施例４７及び実施例４７と同じ形状トランジスタの実施例４８－５１について、電界効果型トランジスタの素子構成を表１１に示す。
　また、評価結果を表１２に示す。
Figure JPOXMLDOC01-appb-T000011
Figure JPOXMLDOC01-appb-T000012
実施例４８－５１
　表１１に示すように、各電極、第一の保護層及び第二の保護層、作製プロセスを変更した他は、実施例４７と同様の構造の電界効果型トランジスタを作製し、評価した。
実施例５２及び５３
　表１３に示す条件で、図７に示すコプラナー構造電界効果型トランジスタを作製し、評価した。尚、各部材の付番は図１と同様とし、説明を省略する。
　ガラス基板１０上にゲート電極１１及びゲート絶縁膜１２を形成した（図７(a)(b)）。半導体層１３を形成した後、第一の保護層１６’を成膜した（図７(c)）。
　第一の保護層１６’上にレジスト膜２１を形成した（図７（ｄ））。基板１０側から光を照射し、ゲート電極１１をマスクとするようにして、レジスト膜の一部２１’を露光し、除去した（図７（ｅ）（ｆ））。その後、第一の保護層１６’をゲート電極１１と整合するようパターニングし第一の保護層１６とした（図７（ｇ））。
　ＰＥＣＶＤ（ＰＥＣＶＤ　ＳｉＮｘ：Ｈ）にてＳｉＮｘを成膜し、第二の保護層１７を形成すると同時に、半導体層部分１３の第一の保護層１６で覆われていない部分１３ａを低抵抗化させ、低抵抗化した半導体層部分１３ａとした（図７（ｈ））。コンタクトホール１８を形成し、ドレイン電極１４及びソース電極１５と接続して、コプラナー構造電界効果型トランジスタを作製した（図７（ｉ））。
　評価結果を表１４に示す。
Figure JPOXMLDOC01-appb-T000013
Figure JPOXMLDOC01-appb-T000014
　尚、実施例５２の半導体層、ソース・ドレイン電極と同様の条件でガラス基板上に薄膜を作製し、ホール効果の温度特性を評価した。半導体層と同一条件で作製した薄膜は温度依存性を示し非縮退半導体、ソース・ドレイン電極と同一条件で作製した薄膜は温度依存性を示さず縮退半導体であった。
　図８に移動度の温度依存性を示す。直線の傾きから活性化エネルギーを計算できる。図中（１）がソース・ドレイン電極に相当し、（２）が半導体層に相当する。半導体層に相当する膜は活性化エネルギー約３５ｍｅＶで熱活性型を示し非縮退半導体であること、ソース・ドレイン電極に相当する膜は活性化エネルギー３ｍｅＶ未満で縮退半導体であることが確認できた。
実施例５４
　表１３に示す条件で、図９に示すトップゲート構造電界効果型トランジスタを作製し、評価した。尚、第一の保護層を積層構造とし、半導体層１３成膜前に形成した。基板１０側にＰＥＣＶＤでＳｉＮｘを成膜した第一の保護層１６ｂを、その上にＰＥＣＶＤでＳｉＯ２を成膜した第一の保護層１６ａを形成した。
　トランジスタの評価結果を表１４に示す。
実施例５５
　表１３に示す条件で、図１０に示す電界効果トランジスタを作製した。このトランジスタは、図１に示すボトムゲート構造のエッチストッパー（ＥＳ）型の電界効果トランジスタにおいて、ソース電極及びドレイン電極を、半導体層の一部を低抵抗化することで形成したものである。
　ガラス基板１０上に、室温のＲＦスパッタリングでモリブデン金属を２００ｎｍ積層した後、ウェットエッチングでパターニングし、ゲート電極１１を作製した。
　次に、ゲート電極を作製した基板にプラズマ化学気相成長装置（ＰＥＣＶＤ）にて、ＳｉＯｘを成膜し、ゲート絶縁膜１２とした。
　次に、評価例１８で製造したターゲットを、ＤＣスパッタ法の一つであるＤＣマグネトロンスパッタリング法の成膜装置に装着し、ゲート絶縁膜上に成膜した。スパッタ条件は、評価例１８と同じとした。
　その後蓚酸系のウェットエッチング液でパターニングして半導体層１３（膜厚４０ｎｍ）を形成した。
　次に、ＰＥＣＶＤにて、ＳｉＯｘを成膜、ドライエッチ（ＲＩＥ）でパターニングして、第一の保護層１６（エッチストッパー）とした。
　ここまでの工程で、図３ｂ（ｈ）に示す、第一の保護層１６が形成された基板を得た。
　その後、第二の保護層１７として、ＰＥＣＶＤ（ＰＥＣＶＤ　ＳｉＮｘ：Ｈ）にてＳｉＮｘを成膜すると同時に、半導体層１３の一部を低抵抗化させソース電極１４・ドレイン電極１５を形成した。尚、ＳｉＮｘを成膜した際の水素プラズマにより半導体層の一部が低抵抗化する。
　その後、コンタクトホール１８を形成し、外部配線と接続した。
　その後、大気下、２８０℃で１時間熱処理してＷ＝２０μｍ、Ｌ＝５μｍのボトムゲート構造コプラナー型電界効果型トランジスタを製造した。
　トランジスタの評価結果を表１４に示す。
実施例５６－５８
　表１３に示すように、半導体層の形成、ソース・ドレイン電極を変更し、半導体層の形成とソース・ドレイン電極の形成をウェットエッチングで行った以外は、実施例１と同様に作製・評価した。
　尚、半導体層は修酸系エッチング液を用いパターニングし、ソース電極・ドレイン電極は、ＰＡＮ系エッチング液を用いパターニングした。
比較例１－５
　表１５に示す構成のボトムゲート構造バックチャンネルエッチ型電界効果型トランジスタを作製した。
　半導体層は、表１６に示す条件で、２種のターゲット（ＺｎＯとＩｎ２Ｏ３－ＳｎＯ２（原子比Ｉｎ：Ｓｎ＝１：１））を用いコスパッタで形成した。
　図１１は、コスパッタによる薄膜形成の概念図である。
　回転台３１に基板１０を固定し、スパッタ処理中に軸３２によって回転台３１を回転させる。これにより、Ｉｎ２Ｏ３－ＳｎＯ２ターゲット３３及びＺｎＯターゲット３４の両者を使用した成膜ができる。
　尚、ＺｎＯターゲットはＲＦスパッタ、Ｉｎ２Ｏ３－ＳｎＯ２（原子比Ｉｎ：Ｓｎ＝１：１）ターゲットはＤＣスパッタを用い成膜した。
　実施例１と同様に、ＸＰＳで測定した比較例１及び５のＳｎ平均価数は、それぞれ＋２．９、＋３．０であった。
　尚、比較例で作製した電界効果型トランジスタの素子構成を表１５に示す。また、比較例で使用した半導体層の成膜条件、半導体層の組成、特性を表１６、１７に示す。さらに、比較例のトランジスタの評価結果を表１８に示す。
Figure JPOXMLDOC01-appb-T000015
Figure JPOXMLDOC01-appb-T000016
Figure JPOXMLDOC01-appb-T000017
Figure JPOXMLDOC01-appb-T000018
比較例６－１４
　半導体層の組成比を表１６、１７に示すように変えた他は、実施例１と同様にして、電界効果型トランジスタを製造し、評価した。
比較例１５－１９
　表１７に示す条件で半導体層を形成し、表１５に示したＴＦＴ構造及び製造プロセスとした他は、実施例１と同様にして、電界効果型トランジスタを製造し、評価した。
比較例２０
　組成比を変更し、半導体層をドライエッチした他は、実施例５５と同様に電界効果型トランジスタを作製し、評価した。
　その結果、半導体層の組成比が同じである比較例１３と比べて、トランジスタ特性が大幅に低下した。半導体の一部を低抵抗化させる際に錫の低級酸化物が生成してしまいコンタクト抵抗が大きくなったためと考えられる。これは錫の量が多く、Ｓｎ／Ｚｎ比も大きいことが原因と考えられる。
[実施例及び比較例の検討]
（１）半導体層におけるＺｎ量（Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ））
　図１２にＩｎとＳｎ比を一定にした時のＺｎ量（Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ））と移動度（ａ）、オフ電流（ｂ）の関係を示した。図１２において、実施例の測定値に基づく線をＡで、比較例の測定値に基づく線をＢで示してある。
　保護層の無い比較例１～５に比べ、保護層を形成した後に熱処理を加えたものは、Ｚｎ量が増えても移動度が低下しなかった。Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＝０．６付近で非常に高い移動度と低いオフ電流を示し、実用的なＴＦＴが構成できることが分かる。
（２）Ｉｎ量（Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ））、あるいはＳｎ量（Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ））
　図１３にＺｎ量を一定にした時のＩｎ量（Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ））と移動度（ａ）、オフ電流（ｂ）の関係を示す。図１３は、実施例１８－２５から得られた結果を、図２に示す組成領域１－３について、熱処理温度を変えて比較した結果を示している。３５０℃で熱処理した場合は、移動度が高いオフ電流が低いなど領域３の特性が良好で、２００℃で熱処理した場合は、移動度が高いなど領域２の特性が良好であった。
　また、保護層を付けた後に２８０℃熱処理を加えたものはＳｎ／Ｉｎ比が０．３３から１付近で非常に高い移動度と低いオフ電流を示し、実用的なＴＦＴが構成できることが分かる。
　また、熱処理温度の比較からＳｎ／Ｉｎ比が小さいと（Ｓｎ量が少ないと）、低温の熱処理でも良好なＴＦＴ特性が得られ、適正な錫量で低温プロセスに対応できることが分かる。
（３）保護層
　比較例１８と実施例４２の比較から、第一の保護層の形成後に熱処理をすることで、トランジスタ特性の向上（オンオフ比の向上、オフ電流の低減、Ｓ値の低減、閾値電圧の低減）と耐湿性の向上の効果が確認できた。
　実施例４２と実施例４０の比較から、第二の保護層の形成後に熱処理をすることで、さらに耐湿性やＳ値が向上することが分かった。
　同様に、実施例１と比較例１９の比較から、第一、第二の保護層により、トランジスタ特性の向上（オンオフ比の向上、オフ電流の低減、Ｓ値の低減、閾値電圧の低減）と耐湿性の向上の効果が分かった。
（４）錫原子の添加
　比較例１７と１９の比較から、保護層が無い状態でも錫の添加により耐湿性が向上することが分かった。
　また、実施例１５、１２、８、比較例８の雰囲気温度による閾値電圧のシフト量（ΔＶｔｈ（ｔｅｍｐ））を比較した。Ｓｎを含まない比較例８はΔＶｔｈ（ｔｅｍｐ）が１２Ｖ以上であったのに対して、Ｓｎを含む実施例１５、１２、８はΔＶｔｈ（ｔｅｍｐ）が６Ｖ以下であった。Ｓｎが含まれることにより雰囲気温度に対する安定性も改良されていることが確認できた。
　尚、雰囲気温度２５℃と８０℃でのＶｔｈの差（Ｖｔｈ（２５℃）－Ｖｔｈ（８０℃））を雰囲気温度による閾値電圧のシフト量（ΔＶｔｈ（ｔｅｍｐ））とした。
（５）成膜時の酸素分圧
　実施例１，３８，３９から、酸素分圧５×１０－３Ｐａから２．５×１０－２Ｐａで良好な特性が得られることが分かった。
（６）半導体層の組成領域によるプロセス上の特徴
　図２に示す各領域は、下記のプロセスが適用できることが確認できた。尚、図２中、○で示した点は実施例の組成を示し、×で示した点は比較例の組成を示す。
領域１：半導体層の蓚酸等によるウェットエッチングが可能、ソース・ドレイン電極のＰＡＮ等によるウェットエッチングが可能
領域２：半導体層の蓚酸等によるウェットエッチングが可能
領域３：半導体層の蓚酸等によるウェットエッチングが可能、ソース・ドレイン電極のＰＡＮ等によるウェットエッチングが可能
領域４：ソース・ドレイン電極のＰＡＮ等によるウェットエッチングが可能
領域外：ソース・ドレイン電極のＰＡＮ等によるウェットエッチングが可能
　尚、領域１～４及びそれらの領域外ともにドライエッチングが可能であった。
（７）ターゲット
　なお、評価例１、７、１９、２５、２６、２７、比較例６、１２、１５のターゲットの性状を表１９にまとめた。
　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が７０原子％以下であり、Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が３３原子％未満であり、Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５原子％以上１５原子％未満であるターゲット（評価例７、２５、２６、２７）の性状が、Ｉｎ（インジウム）含有量が少なく、Ｚｎ２ＳｎＯ４で表されるスピネル構造化合物を主成分として、ターゲット性状が特に良好であった。また、電界効果トランジスタを作製した際の特性も良好であった。
Figure JPOXMLDOC01-appb-T000019
　本発明の電界効果型トランジスタは、ディスプレイ用パネル、ＲＦＩＤタグ、
Ｘ線ディテクタパネル・指紋センサ・フォトセンサ等のセンサ等に好適に使用できる。
　上記に本発明の実施形態及び／又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び／又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
　この明細書に記載の文献の内容を全てここに援用する。

Claims (15)

  1. 　基板上に、少なくともゲート電極と、ゲート絶縁膜と、半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極とを有し、
    　前記ソース電極とドレイン電極が、半導体層を介して接続してあり、
    　前記ゲート電極と前記半導体層の間にゲート絶縁膜があり、
    　前記半導体層の少なくとも一面側に保護層を有し、
    　前記半導体層が、Ｉｎ原子、Ｓｎ原子及びＺｎ原子を含む酸化物であり、かつ、
    　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２５原子％以上７５原子％以下であり、
    　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％未満
    であることを特徴とする電界効果型トランジスタ。
  2. 　前記半導体層が下記条件１を満たすことを特徴とする請求項１記載の電界効果型トランジスタ。
    ・条件１
    　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が４０原子％以上６５原子％以下
    　（２）Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が１０原子％以上２３原子％未満
  3. 　前記半導体層が下記条件２を満たすことを特徴とする請求項１記載の電界効果型トランジスタ。
    ・条件２
    　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が４０原子％以上６５原子％以下
    　（２）Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が１原子％以上１０原子％未満
  4. 　前記半導体層が下記条件３を満たすことを特徴とする請求項１記載の電界効果型トランジスタ。
    ・条件３
    　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％以上６５原子％以下
    　（２）Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２３原子％以上３０原子％以下
  5. 　前記半導体層が下記条件４を満たすことを特徴とする請求項１記載の電界効果型トランジスタ。
    ・条件４
    　（１）Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が６５原子％超７５原子％以下
  6. 　前記保護層が酸化物からなることを特徴とする請求項１～５のいずれかに記載の電界効果型トランジスタ。
  7. 　前記保護層が、酸化物からなる第一の保護層と、窒化物からなる第二の保護層とからなることを特徴とする請求項１～５のいずれかに記載の電界効果型トランジスタ。
  8. 　電界効果移動度が３ｃｍ２／Ｖｓ以上、オフ電流が２×１０－１２Ａ以下、閾値電圧（Ｖｔｈ）が－１Ｖ以上５Ｖ以下であることを特徴とする請求項１～７のいずれかに記載の電界効果型トランジスタ。
  9. 　Ｉｎ原子、Ｓｎ原子及びＺｎ原子を含有する酸化物であり、
    　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２５原子％以上７０原子％以下であり、
    　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％未満であることを特徴とする電界効果型トランジスタの半導体層形成用スパッタリングターゲット。
  10. 　Ｉｎ原子、Ｓｎ原子及びＺｎ原子を含有する酸化物であり、
    　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が７０原子％以下であり、
    　Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が３３原子％未満であり、
    　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５原子％以上１５原子％未満であることを特徴とする電界効果型トランジスタの半導体層形成用スパッタリングターゲット。
  11. 　請求項９又は１０のスパッタリングターゲットを用いて半導体層を成膜する工程を含むことを特徴とする請求項１～８のいずれかに記載の電界効果型トランジスタの製造方法。
  12. 　半導体層を形成する工程、半導体層上に保護層を形成する工程、及びそれらの工程の後に１５０～３５０℃で熱処理する工程を含むことを特徴とする請求項１１に記載の電界効果型トランジスタの製造方法。
  13. 　半導体層の一部を低抵抗化させソース電極又はドレイン電極とする工程を含むことを特徴とする請求項１１又は１２に記載の電界効果型トランジスタの製造方法。
  14. 　請求項１～８のいずれかに記載の電界効果型トランジスタを具備したことを特徴とするディスプレイ用パネル。
  15. 　Ｉｎ原子、Ｓｎ原子及びＺｎ原子を含む酸化物であり、かつ、
    　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が２５原子％以上７５原子％以下であり、
    　Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）で表される原子組成比率が５０原子％未満
    であり、
    　Ｓｎの平均価数が＋３．２以上であることを特徴とする半導体膜。
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