TWI908038B - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構包括第一半導體晶粒、在第一半導體晶粒下面並接合到第一半導體晶粒的第二半導體晶粒以及設置在第二半導體晶粒之上的絕緣包封體。第一半導體晶粒包括半導體基底和在半導體基底下面的內連線結構。第一半導體晶粒的半導體基底的最大側向尺寸小於第二半導體晶粒的最大側向尺寸。絕緣包封體至少側向地圍繞第一半導體晶粒的半導體基底。

Description

半導體結構及其製造方法

本發明的實施例是有關於一種半導體結構及其製造方法，更具體來說，是有關於一種包括不同側向尺寸的接合晶粒的半導體結構及其製造方法。

由於各種構件(例如電晶體、二極體、電阻器、電容器等)積集度的不斷改進，半導體產業經歷了快速成長。在很大程度上，積集度的這種改進來自於最小特徵尺寸的連續減少，這使得更多的構件整合到給定區域中。積體電路(integrated circuit，IC)設計的技術進步已產生了幾代IC，其中每一代都有比上一代更小、更複雜的電路設計。人們不斷努力開發形成具有改善的電氣性能的半導體結構的新機制。

根據一些實施例，一種半導體結構包括第一半導體晶粒、在所述第一半導體晶粒下面並接合到所述第一半導體晶粒的第二半導體晶粒以及設置在所述第二半導體晶粒之上的絕緣包封體，第一半導體晶粒包括半導體基底和在所述半導體基底下面的內連 線結構，所述第一半導體晶粒的所述半導體基底的最大側向尺寸小於所述第二半導體晶粒的最大側向尺寸，絕緣包封體至少側向地圍繞所述第一半導體晶粒的所述半導體基底。

根據一些實施例，一種半導體結構包括第一半導體晶粒、在所述第一半導體晶粒下面並接合到所述第一半導體晶粒的第二半導體晶粒以及設置在所述第二半導體晶粒之上的絕緣包封體，第一半導體晶粒包括功能區、圍繞所述功能區的密封環區以及圍繞所述密封環區的外圍區，所述第一半導體晶粒的所述外圍區與所述絕緣包封體物理性接觸並且所述外圍區包括與所述第二半導體晶粒的側壁實質上對齊的側壁。

根據一些實施例，一種半導體結構的製造方法包括：執行接合製程以將第一半導體晶粒接合到第二半導體晶粒，其中在所述接合製程之後，所述第一半導體晶粒的第一側壁與所述第二半導體晶粒的第二側壁實質上齊平；以及在所述第二半導體晶粒之上形成絕緣包封體以側向地圍繞所述第一半導體晶粒。

10A、10B、10C、10D、10E、10F:半導體結構

20:封裝基底

30:IC封裝件

101、101’、101”、201、301、301’:第一階層

102:第二階層

110、110’、110”、110’-1、110’-2、210、210’、210”:第一半導體晶粒

110A:功能區

110F、111a、121a、1200F:前側

110G’、110G’-1、110G’-2:凸緣部分

110P、210P:外圍區

110PL、LG1、LG1’、LY1、LZ1:側向尺寸

110P’:剩餘的外圍區

110S:密封環區

110W:連續的側壁

110X、210X、3321、3321’:第一部分

110Y、110Y’、210Y、210Y’、3322:第二部分

110YW、110YW’、110YW’、113W’、114W’、120W、132W、232W、1131V’、1151W:經單體化的側壁

110Z、210Z:第三部分

111、111-1、111’:第一半導體基底

111V’、111W、1131W、1131W’、1131W”、1141W:側壁

111b、121b:背側

112:第一裝置

113、113’、113’-1、113”、113”-1:第一內連線結構

114:第一接合結構

115:密封環

120、120’:第二半導體晶粒

120R:凹陷

121:第二半導體基底

121W、123W1、150W:外側壁

123、123’:第二內連線結構

123V1、123V2、124V1、124V2:內側壁

124、124’:第二接合結構

125:穿孔/TSV

125a:第一端

125b:第二端

132、232、232’、332、332’、332”:絕緣包封體

132’、132’-1:經單體化的絕緣包封體

142:導電端子

150:重佈線結構

151:介電層

152:導電圖案

202:基底/第二階層

204:接觸墊

206:底部填充劑

210G1:第一凸緣

210G2:第二凸緣

210W:第四部分

232t、332t、1241t:頂面

1131、1131’、1131”、1131”-1:第一介電層

1131U:上表面/第一表面/表面

1131U’、1151U’、1231t:上表面/表面

1131W1:第一側壁

1131t:第二表面

1132:第一金屬化圖案

1141:第一接合介電層

1141t、1142t、1241t、1242t:頂面

1142:第一接合連接件

1142D、1242D:額外的接合連接件

1151、1151’:額外的密封環

1200、1200’:半導體晶圓

1231、1231’:第二介電層

1232:第二金屬化圖案

1241、1241’:第二接合介電層

1242:第二接合連接件

IF10、IF10’、IF20:接合界面

LM2:最大側向尺寸

LX1:側向尺寸/最大側向尺寸

NB1:未接合區

SL1:劃線道

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1A示出了根據一些實施例的第一半導體晶粒的示意性剖視圖。

圖1B示出了根據一些實施例的半導體晶圓的示意性剖視 圖。

圖2A-2F示出了根據一些實施例的形成包括半導體結構的積體電路封裝件的製程期間的中間步驟的示意性剖面圖。

圖3A和圖3B示出了根據一些實施例的半導體結構的變體的示意性剖視圖。

圖4A-4C示出了根據一些實施例的形成半導體結構的製程期間的中間步驟的示意性剖視圖。

圖5A示出了根據一些實施例的第一半導體晶粒的示意性剖視圖。

圖5B-5E示出了根據一些實施例的形成半導體結構的製程期間的中間步驟的示意性剖視圖。

圖6示出了根據一些實施例的半導體結構的示意性剖視圖。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，並且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例或配置之間 的關係。

此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一個(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，並且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

本文討論的實施例旨在提供各種半導體結構及其形成方法。舉例來說，半導體結構藉由將第一半導體晶粒接合到第二半導體晶粒並在第二半導體晶粒上方形成絕緣包封體以圍繞第一半導體晶粒來形成。內應力源自於第一和第二半導體晶粒與絕緣包封體之間的熱膨脹差異。熱膨脹差異是因為第一和第二半導體晶粒與絕緣包封體之間的材料的熱膨脹係數(coefficient of thermal expansion，CTE)差異。另外，絕緣包封體、第一和第二半導體晶粒之間的大CTE失配在半導體結構中產生應力，特別是在第一和第二半導體晶粒的接合界面處。在絕緣包封體的形成期間，可能會在經接合的結構中的發生脫層或讓經接合的結構中的脫層變得更糟。舉例來說，脫層從經接合的結構的非功能(或外圍)區向經接合的結構的功能(或中心)區傳播，而這種傳播可能導致裝置故障。

根據一些實施例，在形成絕緣包封體之前移除第一半導體晶粒的一部分，所述部分對應於經接合的結構的非功能(或外 圍)區。這可有助於減少在絕緣包封體形成期間脫層傳播的風險。根據一些實施例，在形成絕緣包封體之前移除經接合的結構的有未接合區的一部分。依此方式，消除了脫層傳播的可能性。可實現具有減少的缺陷、改善的可靠度和改善的良率的半導體結構。因此，各種實施例提供了具有減少的應力和改善的接合完整性的半導體結構。

圖1A示出了根據一些實施例的第一半導體晶粒的示意性剖視圖。應注意，圖1A僅出於說明目的而提供，並且根據一些實施例，第一半導體晶粒可使用更少或額外的元件。參照圖1A，可提供第一半導體晶粒110。第一半導體晶粒110可形成在晶圓(未示出)中，所述晶圓可包括不同的晶粒區，所述晶粒區在隨後的步驟中被單體化以形成多個第一半導體晶粒110。第一半導體晶粒110可以是邏輯裝置(例如中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、微控制器等)、記憶體裝置(例如動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒等)、電源管理裝置(例如電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)裝置、感測裝置、微機電系統(micro-electro-mechanical-system，MEMS)裝置、訊號處理裝置(例如數位訊號處理(digital signal processing，DSP)晶粒)、前端裝置(例如模擬前端(analog front-end，AFE)晶粒)、其組合(例如單晶片系統(system-on-a-chip，SoC)晶粒)或類似者。

在一些實施例中，第一半導體晶粒110包括第一半導體 基底111、形成在第一半導體基底111中/上的第一裝置112、形成在第一半導體基底111之上並電性耦合到第一裝置112的第一內連線結構113以及形成在第一內連線結構113之上並電性耦合到第一內連線結構113的第一接合結構114。第一半導體基底111可以是經摻雜的或未經摻雜的矽基底，或是絕緣體上覆半導體(semiconductor-on-insulator，SOI)基底的主動層。第一半導體基底111可包括其他半導體材料(例如鍺)、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦)或其組合。可使用其他適當的基底，例如多層基底或梯度基底。

第一半導體基底111可包括前側111a和與前側111a相對的背側111b。舉例來說，第一裝置112形成在第一半導體基底111的前側111a處。第一裝置112可包括主動裝置(例如電晶體、二極體等)、被動裝置(例如電容器、電阻器、感應器等)、其組合或類似者。雖然在第一半導體晶粒110中示意性地示出了單一第一裝置112，但應注意，第一裝置112的數量和類型可具有與所示的不同的數量和類型。

繼續參照圖1A，第一內連線結構113可形成在第一半導體基底111的前側111a之上並電性耦合到第一裝置112以形成積體電路。第一內連線結構113可包括一或多個第一介電層1131和嵌入在第一介電層1131中的第一金屬化圖案1132。第一介電層1131的材料可包括氧化物(例如氧化矽或氧化鋁)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似者或其組合。相應的第一 金屬化圖案1132可包括導電接墊、導線、導通孔、其組合及/或類似者。相應的第一金屬化圖案1132可由例如銅、鈷、鋁、金、其組合或類似者的導電材料來形成。應注意，第一介電層1131和第一金屬化圖案1132可具有與所示的不同的配置。

在一些實施例中，第一接合結構114包括一或多個第一接合介電層1141和嵌入在第一接合介電層1141中的第一接合連接件1142。第一接合介電層1141可由適合後續的介電質對介電質接合的材料來形成，例如氧化矽、氮氧化矽及/或類似者。第一接合連接件1142可由例如銅、鋁或類似者的導電材料來形成。相應的第一接合連接件1142可以是導電接墊、導通孔、其組合等。在一些實施例中，第一接合連接件1142電性連接到第一內連線結構113的第一金屬化圖案1132。應注意，第一接合介電層1141和第一接合連接件1142可具有與所示的不同的配置/分佈。在一些實施例中，執行平坦化製程(例如化學機械拋光(chemical mechanical polish，CMP)製程、研磨製程、蝕刻製程、其組合或類似者)，使得第一接合介電層1141和第一接合連接件1142的頂面(1141t和1142t)在製程變化範圍內實質上齊平(或共面)。

繼續參照圖1A，第一半導體晶粒110可包括功能(或主動)區110A、圍繞功能區110A的密封環區110S以及圍繞密封環區110S的外圍區110P。舉例來說，密封環區110S在功能區110A和外圍區110P之間。在一些實施例中，外圍區110P被視為切割道區。在一些實施例中，第一裝置112、第一金屬化圖案1132和第一接合連接件1142位於功能區110A之內。在一些實施例中，第一接合介電層1141和第一介電層1131皆延伸跨越功能區110A 和密封環區110S以及外圍區110P。

在一些實施例中，一或多個密封環115可嵌入在第一介電層1131中並在密封環區110S之內。在一些實施例中，相應的密封環115被設置成圍繞在功能區110A中的第一金屬化圖案1132的一圈。密封環115可包括導通孔和藉由導通孔垂直地堆疊並連接在一起的導電接墊，其中密封環115的導電接墊可與第一金屬化圖案1132的導電接墊處於同一水平，並且密封環115的導通孔可與第一金屬化圖案1132的導通孔處於同一水平。應注意，密封環115可具有與所示的不同的配置。

在一些實施例中，第一接合結構114包括額外的接合連接件1142D，所述額外的接合連接件1142D嵌入在第一接合介電層1141中並設置在密封環區110S內的密封環115之上。額外的接合連接件1142D可形成在與第一接合連接件1142同一水平處。在一些實施例中，額外的接合連接件1142D至少藉由第一接合介電層1141而與密封環115電性和空間上隔離。做為另一種選擇，額外的接合連接件1142D物理性連接到下面的密封環115。在一些實施例中，額外的接合連接件1142D是虛設連接件且在第一半導體晶粒110中電性浮置。舉例來說，額外的接合連接件1142D的存在有助於增加圖案的均勻性和金屬的密度，從而有利於後續的接合製程。做為另一種選擇，省略額外的接合連接件1142D，並且在密封環區110S內的密封環115之上不形成導電特徵。

仍參照圖1A，額外的密封環1151可嵌入在第一介電層1131中並在外圍區110P之內。額外的密封環1151可形成在與密封環115同一水平處。應注意，額外的密封環1151可具有與所示 的不同的配置。在一些實施例中，額外的接合連接件1142D分佈在外圍區110P之內並在額外的密封環1151之上。額外的接合連接件1142D可至少藉由第一接合介電層1141而與額外的密封環1151電性和空間上隔離。額外的接合連接件1142D可(或可不)物理性連接到額外的密封環1151。做為另一種選擇，省略了設置在外圍區110P之內的額外的密封環1151及/或設置在外圍區110P之內的額外的接合連接件1142D。第一半導體晶粒110可(或可不)包括任何金屬化圖案及/或任何在密封環115之外(例如在外圍區110P之內)的導電特徵。

圖1B示出了根據一些實施例的半導體晶圓的示意性剖視圖。應注意，提供圖1B僅用於說明目的，並且根據一些實施例，半導體晶圓可使用更少或額外的元件。參照圖1B，可提供半導體晶圓1200。半導體晶圓1200可包括具有前側121a和背側121b的第二半導體基底121、形成在第二半導體基底121的前側121a之上的第二內連線結構123、形成在第二內連線結構123之上的第二接合結構124以及形成在第二半導體基底121中並延伸到第二內連線結構123之中的穿孔125。

第二半導體基底121可以是塊材半導體基底、SOI基底、多層半導體基底或類似者。第二半導體基底121的材料可選自用於形成圖1A中所討論的第一半導體基底111的同一組候選材料。第二半導體基底121可以是經摻雜的或未經摻雜的。在一些實施例中，半導體晶圓1200不具有主動/被動裝置，並且第二半導體基底121不包括形成在前側121a處的主動/被動裝置。在一些實施例中，第二裝置(例如電晶體、二極體、電容器、電阻器、感應器、 其組合及/或類似者；未示出)形成在第二半導體基底121的前側121a處。第二內連線結構123可包括一或多個第二介電層1231和嵌入在第二介電層1231中的第二金屬化圖案1232。第二介電層1231和第二金屬化圖案1232可分別與圖1A所述的第一介電層1131和第一金屬化圖案1132類似，因此在此不再贅述。

第二接合結構124可形成在第二內連線結構123之上並且電性連接到第二內連線結構123。舉例來說，第二接合結構124包括一或多個第二接合介電層1241和嵌入在第二接合介電層1241中的第二接合連接件1242。第二接合連接件1242可電性連接到第二金屬化圖案1232。第二接合介電層1241和第二接合連接件1242可分別與圖1A所述的第一接合介電層1141和第一接合連接件1142類似，因此在此不再贅述。在一些實施例中，第二接合結構124包括嵌入第二接合介電層1241中的額外的接合連接件1242D。額外的接合連接件1242D可形成在與第二接合連接件1242同一水平處。在一些實施例中，額外的接合連接件1242D是虛設連接件且與第二接合連接件1242電性隔離。額外的接合連接件1242D可在半導體晶圓1200中電性浮置。在一些實施例中，額外的接合連接件1242D隨後接合到第一半導體晶粒110的額外的接合連接件1142D。可選地對第二接合結構124上執行平坦化製程(例如CMP製程、研磨製程、蝕刻製程、其組合或類似者)，使得第二接合介電層1241、第二接合連接件1242的頂面(1241t和1242t)和額外的接合連接件1142D在製程變化範圍內實質上齊平(或共面)。

可藉由沉積一或多個擴散阻擋層或隔離層、沉積晶種層 以及將導電材料(例如鎢、鈦、鋁、銅、其任何組合及/或類似者)沉積到第二半導體基底121的溝渠中來將穿孔125形成在第二半導體基底121中。舉例來說，相應的穿孔125包括物理性且電性連接到第二金屬化圖案1232中的一者的第一端125a以及與第一端125a相對的第二端125b，其中在此階段，第二端125b可埋入在第二半導體基底121中。

圖2A-2F示出了根據一些實施例的形成包括半導體結構的積體電路(IC)封裝件的製程期間的中間步驟的示意性剖面圖。除非另有說明，這些實施例中的第一半導體晶粒110和半導體晶圓1200基本上與在圖1A-1B所示的實施例中由相似的附圖標記所表示的相似構件相同。關於第一半導體晶粒110和半導體晶圓1200的細節可在前面實施例的討論中找到。

參照圖2A並參照圖1A-1B，第一半導體晶粒110可接合到半導體晶圓1200。雖然示出了單一第一半導體晶粒110，但任意數量的第一半導體晶粒110可接合到半導體晶圓1200。在一些實施例中，第一半導體晶粒110和半導體晶圓1200藉由介電質對介電質接合和金屬對金屬接合以正面對正面的方式直接接合。舉例來說，第一半導體晶粒110的前側110F接合到半導體晶圓1200的前側1200F。在一些實施例中，第一接合介電層1141藉由介電質對介電質接合而熔融到第二接合介電層1241，並且在其間可形成介電質對介電質(例如氧化物對氧化物)鍵結。第一接合連接件1142可藉由金屬對金屬接合而直接接合到第二接合連接件1242，並可在其間形成金屬對金屬(例如銅對銅)鍵結。在一些實施例中，在第一半導體晶粒110和半導體晶圓1200的接合界面IF10 處形成介電質對金屬(例如氧化物對銅；未單獨示出)鍵結。在一些實施例中，接合界面IF10不具有焊料材料。接合界面IF10可在製程變化範圍內是實質上平坦且平面的。

在一些實施例中，第一半導體晶粒110和半導體晶圓1200的接合包括預接合製程和退火製程。在預接合製程期間，可施加力以將第一半導體晶粒110壓向半導體晶圓1200。第一和第二接合介電層(1141和1241)的接合強度可在退火製程中得到改善，其中第一和第二接合介電層(1141和1241)在高溫下進行退火。在一些實施例中，在接合製程之後，第一和第二接合連接件(1142和1242)以一對一的方式互相直接連接。在一些實施例中，額外的接合連接件(1142D和1242D)以一對一的方式互相直接接合。

應理解，影響接合的結構的電學可靠度的問題是第一半導體晶粒110和半導體晶圓1200之間的黏附力。黏附力差可能會導致脫層。在一些情況下，在接合製程期間，在退火的溫度下，第一和第二接合連接件可能會膨脹並對周圍的第一和第二接合介電層施加應力，從而產生脫層。舉例來說，在接合製程之後，未接合區NB1存在於接合界面IF10(例如對應於外圍區110P)處。在後續處理步驟期間(例如圖2C中所描述的絕緣包封體的形成)，絕緣包封體和半導體晶粒/晶圓之間的大CTE失配可能會在所得的結構中產生應力，特別是在絕緣包封體和半導體晶粒/晶圓之間的界面處。在熱失配應力下，未接合區NB1可能會擴大，並且裂紋(如果存在)可能會朝向功能區110A延伸。這可能會導致第一半導體晶粒和半導體晶圓分離並導致所得的結構無法正常工作或故障。因此，在半導體結構的製造中，重要的是防止接合界面分 層並防止任何裂紋延伸到功能區110A之中。如下文更詳細描述的，藉由部分地移除經接合的結構，可在形成絕緣包封體期間減少的接合界面應力，並可提高經接合的結構的黏附力。

參照圖2B並參照圖2A，第一半導體晶粒110的在外圍區110P中的一部分可用任何適當的方法移除以形成包括凸緣部分110G的第一半導體晶粒110’。舉例來說，藉由旋塗、噴塗或任何適當的沉積製程在經接合的結構上形成光阻(未示出)且光阻覆蓋第一半導體基底111的背側111b，然後藉由微影或類似者來對光阻進行圖案化製程，以形成開口，其中光阻的開口可以可觸及的方式暴露出待移除的第一半導體基底111的一部分。接下來，可藉由例如電漿蝕刻、雷射開槽及/或任何適當的移除製程來移除被光阻的開口所暴露出來的第一半導體基底111的所述部分。在一些實施例中，不僅可移除在未接合區NB1(如果存在)正上方的第一半導體基底111的在外圍區110P中的所述部分，還移除了在第一半導體基底111的所述部分下面的第一介電層1131的一部分。之後，可移除光阻。

如圖2B所示，第一半導體晶粒110’可包括第一部分110X以及與第一部分110X連接並接合到半導體晶圓1200的第二部分110Y。第一部分110X可以是第一半導體基底111’的剩餘部分，並且第二部分110Y可包括第一內連線結構113和下面的第一接合結構114。第一內連線結構113和下面的第一接合結構114可從第一半導體基底111’側向地突出。第一內連線結構113和下面的第一接合結構114的從第一半導體基底111’突出的部分可被視為凸緣部分110G。額外的密封環1151和額外的接合連接件1142D可 設置在凸緣部分110G中。舉例來說，第一部分110X的側向尺寸LX1小於第二部分110Y的側向尺寸LY1。側向尺寸(LY1和LX1)的差異可以是凸緣部分110G的側向尺寸LG1。應注意，側向尺寸(LX1、LY1和LG1)可根據製程和產品需求而不同，並且不構成本揭露的限制。在一些實施例中，第一半導體基底111’的側壁111W與第一介電層1131的側壁1131W和第一接合介電層1141的側壁1141W側向地移位，其中側壁1141W與側壁1131W在製程變化範圍內實質上齊平(或共面)。在一些實施例中，連接到側壁1131W的第一介電層1131的上表面1131U在這階段可被以可觸及的方式顯露出來。

參照圖2C並參照圖2B，可在半導體晶圓1200上形成絕緣包封體132以覆蓋第一半導體晶粒110’。在一些實施例中，絕緣包封體132由模塑材料或化合物所形成，並可藉由壓縮成形、轉注成形或類似者來形成。模塑材料包括聚合物材料且可選地包括填料(未單獨示出)，其中填料可以是二氧化矽顆粒或類似者，並且聚合物材料可以是環氧樹脂或類似者。混合在聚合物材料中的填料可為絕緣包封體132提供機械強度和散熱。舉例來說，絕緣材料形成在半導體晶圓1200的第二接合介電層1241的頂面1241t之上，並且第一半導體晶粒110’可被絕緣材料掩埋或覆蓋。然後可固化絕緣材料以形成絕緣包封體132。

可選地執行平坦化製程(例如CMP、研磨、蝕刻、其組合或類似者)以平坦化絕緣包封體132。平坦化製程可(或可不)移除在第一半導體基底111’的背側111b上的絕緣包封體132。在一些實施例中，第一半導體晶粒110’的背側111b以可觸及的方式 被經平坦化的絕緣包封體132暴露出來，並且第一半導體晶粒110’和絕緣包封體132的表面(例如111b和132t)在製程變化範圍內實質上齊平(或共面)。在一些實施例中，絕緣包封體132側向地覆蓋第一半導體晶粒110’的第一和第二部分(110X和110Y)。絕緣包封體132可與第一半導體基底111’的側壁111W、第一介電層1131的上表面1131U和側壁1131W以及第一接合介電層1141的側壁1141W物理性接觸。藉由部分地移除第一半導體晶粒110以形成具有凸緣部分110G的第一半導體晶粒110’，可在形成絕緣包封體132期間減少接合界面應力，尤其是第一半導體晶粒110的外圍區110P中的應力。依此方式，即使在經接合的結構中存在未接合區(例如圖2A中所標記的NB1)及/或裂紋，在經接合的結構中的應力也可在絕緣包封體132的形成期間得到緩解，從而防止脫層/裂紋的發生、防止脫層/裂紋變得更加嚴重及或/或防止脫層/裂紋延伸到功能區110A。

繼續參照圖2C和圖2B，可對半導體晶圓1200的背側執行減薄製程(例如研磨、CMP、蝕刻、其組合或類似者)。舉例來說，第二半導體基底121的背側121b被減薄，直到穿孔125的第二端125b的至少一部分被以可觸及的方式暴露出來。在一些實施例中，在形成絕緣包封體132之後進行減薄製程。由於穿孔125貫穿第二半導體基底121，所以穿孔125可被視為基底穿孔(through-substrate via，TSV)125。

參照圖2D並參照圖2C，多個導電端子142可形成在第二半導體基底121的背側121b之上並電性連接到TSV 125。導電端子142可以是受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、球柵陣列(ball grid array，BGA)連接件、焊球、金屬柱、微凸塊、化學鍍鎳-化學鍍鈀浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)所形成的凸塊或類似者。導電端子142可包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者或其組合。在一些實施例中，導電端子142由焊料材料形成並且對焊料材料進行回焊製程以形成所需的凸塊形狀。在一些實施例中，相應的導電端子142包括柱部分(例如銅柱)和形成在柱部分上的帽部分，其中柱部分具有實質上垂直側壁且帽部分具有凸塊輪廓。

在一些實施例中，在形成導電端子142之前，重佈線結構150形成在第二半導體基底121的背側121b和TSV 125的第二端125b上。舉例來說，重佈線結構150包括一或多個介電層151和形成在介電層151中且電性連接到TSV 125的導電圖案(或重佈線路)152。介電層151可由任何適當的介電材料(例如聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺、苯並環丁烯(benzocyclobuten，BCB)、其組合或類似者來形成。導電圖案152可包括導電接墊、導通孔、導線、其組合或類似者，並可由任何合適的導電材料(例如銅、鈷、鋁、金、其組合或類似者)來形成。在一些實施例中，導電圖案152包括凸塊下金屬化(under bump metallization，UBM)接墊，並且導電端子142可形成在UBM接墊上。做為另一種選擇，省略重佈線結構150的重佈線路。在這種情況下，UBM接墊直接形成在TSV 125的第二端125b上，並且導電端子142形成在UBM接墊上以電性耦合到TSV 125。

參照圖2E並參照圖2D，可選地藉由沿著劃線道SL1切 割來執行單體化製程，以形成個別的半導體結構10A。舉例來說，半導體結構10A包括堆疊在第二階層102上的第一階層101，其中第一階層101包括第一半導體晶粒110’和覆蓋第一半導體晶粒110’的絕緣包封體132，並且第二階層102包括藉由對半導體晶圓1200進行單體化所形成的第二半導體晶粒120、在第二半導體晶粒120下面的重佈線結構150以及藉由重佈線結構150而電性耦合到第二半導體晶粒120的導電端子142。在一些實施例中，第二半導體晶粒120被視為中介物。在一些實施例中，劃線道SL1垂直地穿過第一半導體晶粒110’的外圍(例如凸緣部分110G或第二部分110Y)。舉例來說，在單體化製程之後，移除至少凸緣部分110G的邊緣以形成凸緣部分110G’。在單體化製程期間，可移除側向地圍繞第一半導體晶粒110’的第二部分110Y的絕緣包封體132的部分，並且在單體化製程之後，可保留側向地圍繞第一半導體晶粒110’的第一部分110X的剩餘的絕緣包封體132。在單體化製程之後，第一半導體晶粒110’的第一半導體基底111’的最大側向尺寸LX1小於第二半導體晶粒120的最大側向尺寸LM2。第一內連線結構113的最大側向尺寸可實質上等於第二半導體晶粒120的最大側向尺寸LM2。

如圖2E所示，經單體化的絕緣包封體132’可具有經單體化的側壁132W，所述經單體化的側壁132W與第一半導體晶粒110’的第二部分110Y的經單體化的側壁110YW和第二半導體晶粒120的經單體化的側壁120W在製程變化範圍內實質上齊平(或共面)。舉例來說，第一半導體晶粒110’的第二部分110Y的經單體化的側壁110YW包括第一內連線結構113的經單體化的側壁 113W’和第一接合結構114的經單體化的側壁114W’。劃線道SL1的位置可根據製程和產品需求進行調整。舉例來說，劃線道SL1只穿過絕緣包封體132和下面的半導體晶圓1200，而不穿過第一半導體晶粒110’。在這種情況下，第一半導體晶粒110’的第一和第二部分(110X和110Y)保持被經單體化的絕緣包封體側向地覆蓋。在替代實施例中，劃線道SL1穿過凸緣部分110G，並且如稍後將結合圖3B所描述的在凸緣部分110G中的額外的密封環1151被單體化。

參照圖2F並參照圖2E，可選地使用導電端子142將半導體結構10A安裝在封裝基底20上，以形成積體電路(IC)封裝件30。封裝基底20可包括基底202，所述基底202可由矽、鍺、鑽石或類似者的半導體材料所製成。做為另一種選擇，也可使用化合物材料，例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化砷化鎵、磷化鎵銦、其組合和類似者。基底202可以是SOI基底。做為另一種選擇，基底202包括絕緣芯子(未單獨示出)，例如玻璃纖維增強樹脂芯子(例如FR4)、BT樹脂芯子或包括印刷電路板(printed circuit board，PCB)材料或膜。增層膜(例如味之素增層膜(Ajinomoto build-up film)或其他層壓材料；未單獨示出)可用於基底202。基底202可包括主動及/或被動裝置(未示出)以產生系統設計的功能需求。

封裝基底20可包括形成在基底202中/上的接觸墊204。可對導電端子142進行回焊以將半導體結構10A附接到封裝基底20的接觸墊204。在將導電端子142耦合到接觸墊204之後，半導體結構10A可電性耦合到封裝基底20。在一些實施例中，IC封 裝件30包括形成在半導體結構10A和封裝基底20之間的間隙中的底部填充劑206。底部填充劑206可側向地圍繞導電端子142用於保護。底部填充劑206可在附接半導體結構10A之後藉由毛細管流製程來形成，或可在附接半導體結構10A之前藉由適當的沉積方法來形成。底部填充劑206可以是從在封裝基底20和半導體結構10A之間的間隙延伸的連續材料。在一些實施例中，底部填充劑206向上延伸以與第二半導體晶粒120的經單體化的側壁120W物理性接觸。根據底部填充劑206的施加量，在一些實施例中，底部填充劑206向上延伸以與第一半導體晶粒110’的經單體化的側壁110YW物理性接觸。接合界面IF10的周邊可被底部填充劑206包圍。在一些其他實施例中，底部填充劑206向上延伸以與經單體化的絕緣包封體132’的經單體化的側壁132W物理性接觸。提供上述範例僅用於說明目的，並且在其他實施例中，IC封裝件30可包括更少或額外的元件。

圖3A和圖3B示出了根據一些實施例的半導體結構的變體的示意性剖視圖。除非另有說明，這些實施例中的材料和構件的形成方法基本上與在圖2E所示的實施例中由相似的附圖標記所表示的相似的構件相同。圖3A-3B所示的構件的細節可在先前的實施例的討論中找到。

參照圖3A並參照圖2E，除了第一階層101’的第一半導體晶粒110’-1包括垂直地插設在第一部分110X和第二部分110Y’之間的第三部分110Z以及在第二部分110Y’中的額外的密封環1151與經單體化的絕緣包封體132’-1直接接觸之外，圖3A所示的半導體結構10B與圖2E所示的半導體結構10A類似。第三部 分110Z可具有實質上等於第一部分110X的側向尺寸且小於第二部分110Y’的側向尺寸的側向尺寸。舉例來說，第三部分110Z是第一內連線結構113’的一部分，並且第二部分110Y’包括第一內連線結構113’的剩餘部分和下面的第一接合結構114。第二部分110Y’可從第三部分110Z側向地突出，並且突出的部分可被視為凸緣部分110G’-1。額外的密封環1151可設置在第二部分110Y’和凸緣部分110G’-1中。

在一些實施例中，如圖2B所述的在部分地移除第一半導體晶粒110的製程期間，在外圍區110P(標記在圖2A中)中的第一半導體基底111的所述部分的正下方的第一內連線結構113的部分也被移除，直到額外的密封環1151的至少一部分被第一介電層1131’以可觸及的方式暴露出來。在移除製程期間，額外的密封環1151可作為停止層。在一些實施例中，第一介電層1131’的上表面1131U’和額外的密封環1151的上表面1151U’在製程變化範圍內實質上齊平(或共面)。在一些實施例中，額外的密封環1151的上表面1151U’從第一介電層1131’的上表面1131U’稍微突出。連接到上表面1131U’的第一介電層1131’的側壁1131W’可與第一半導體基底111’的側壁111W實質上齊平(或共面)。第一介電層1131’的側壁1131W’可被視為第三部分110Z的側壁。第二部分110Y’的經單體化的側壁110YW可與第三部分110Z的側壁1131W’側向地移位。

如圖3A所示，半導體結構10B的第一階層101’可包括沿著第一部分110X和第三部分110Z的側壁(111W和1131W’)延伸的經單體化的絕緣包封體132’-1。經單體化的絕緣包封體 132’-1可與第一介電層1131’的上表面1131U’和額外的密封環1151的上表面1151U’物理性接觸。在單體化製程之後，經單體化的絕緣包封體132’-1的經單體化的側壁132W可與第二部分110Y’的經單體化的側壁110YW和第二半導體晶粒120的經單體化的側壁120W實質上齊平(或共面)。可選地使用導電端子142將半導體結構10B安裝在封裝基底20上(參見圖2F)，以形成IC封裝。

參照圖3B並參照圖2E，除了第一半導體晶粒110’-2的第二部分110Y可具有包括額外的密封環1151’的經單體化的側壁1151W的經單體化的側壁110YW’之外，圖3B所示的半導體結構10C與圖2E中所示的半導體結構10A類似。舉例來說，劃線道SL1(標記在圖2D中)穿過在第一半導體晶粒110’的凸緣部分110G中的額外的密封環1151。在這種情況下，在單體化製程期間，切割工具(例如刀片或類似者)可切穿絕緣包封體132、第一介電層1131、額外的密封環1151和第一接合結構114，從而形成第一階層101”。在一些實施例中，劃線道SL1也穿過在凸緣部分110G中的經單體化的額外的密封環1151正下方的額外的接合連接件(1142D和1242D)。在這種情況下，額外的接合連接件(1142D和1242D)的經單體化的側壁可暴露在半導體結構10C的外側壁處。做為另一種選擇，沒有額外的接合連接件(1142D和1242D)被單體化。因此，圖3B中的經單體化的接合連接件(1142D和1242D)以虛線示出，以表示它們可(或可不)存在。

在單體化製程之後，第一半導體晶粒110’-2的第二部分110Y的經單體化的側壁110YW’可包括第一介電層1131的經單體化的側壁1131W”、額外的密封環1151’的經單體化的側壁1151W 以及第一接合結構114的經單體化的側壁114W’，這些側壁在製程變化範圍內實質上彼此齊平(或共面)。第一半導體晶粒110’-2的第二部分110Y的經單體化的側壁110YW’可與經單體化的絕緣包封體132’的經單體化的側壁132W和第二半導體晶粒120的經單體化的側壁120W在製程變化範圍內實質上齊平(或共面)。使用導電端子142可選地將半導體結構10C安裝在封裝基底20上(參見圖2F)，以形成IC封裝。

應理解，根據劃線道SL1(標記在圖2D中)的位置，半導體結構的經單體化的側壁可具有與所示的不同的配置。舉例來說，凸緣部分110G’-2的側向尺寸LG1’是非零的。在一些實施例中，側向尺寸LG1’大於1μm。也可能有其他值。在一些實施例中，劃線道SL1(標記在圖2D中)穿過相應的額外的密封環1151的導電接墊和導通孔兩者。如圖3B所示，相應的額外的密封環1151’的經單體化的側壁1151W可因此包括導電接墊的側壁和導通孔的側壁，這些側壁在製程變化內實質上彼此齊平(或共面)。在一些其他實施例中，劃線道SL1(標記在圖2D中)穿過相應的額外的密封環1151的導電接墊，而不穿過相應的額外的密封環1151的導通孔。在這種情況下，相應的額外的密封環1151’的經單體化的側壁1151W可包括導電接墊的側壁，並且額外的密封環1151’的導電接墊的側壁和第一介電層1131的分段側壁垂直地且交替地佈置。在替代實施例中，劃線道SL1(標記在圖2D中)穿過第一介電層1131，並且額外的密封環1151在劃線道SL1之外。在這種情況下，在單體化製程期間，額外的密封環1151被完全移除。因此，額外的密封環1151’在圖3B中被虛線框環繞，以表示它們可(或 可不)存在於第一半導體晶粒110’-2的凸緣部分中。

圖4A-4C示出了根據一些實施例的形成半導體結構的製程期間的中間步驟的示意性剖視圖。除非另有說明，這些實施例中的材料和構件的形成方法基本上與在圖2A到2E所示的實施例中由相似的附圖標記所表示的相似的構件相同。關於圖4A-4C中所示的構件的形成製程和材料的細節可在先前的實施例的討論中找到。

參照圖4A並參照圖2A-2B，第一半導體晶粒110可接合到半導體晶圓1200，如圖2A所述。在接合製程之後，可藉由任何適當的方法(例如電漿蝕刻、雷射開槽、其組合、其他圖案化製程或類似者)來移除經接合的結構的一部分。舉例來說，第一半導體晶粒110的外圍區110P被部分(或全部)地移除以形成具有連續的側壁110W的第一半導體晶粒110”。連續的側壁110W可包括第一半導體基底111的側壁111V、第一介電層1131的側壁1131V以及第一接合結構114的側壁1141V。舉例來說，側壁(111V、1131V和1141V)在製程變化範圍內實質上彼此齊平(或共面)。

在一些實施例中，移除第一半導體晶粒110的對應於未接合區NB1(如果存在，標記在圖2A中)的一部分。在一些實施例中，部分(或全部)地移除在外圍區110P內的第一半導體基底111、第一半導體基底111下面的第一內連線結構113以及第一內連線結構113下面的第一接合結構114。在一些實施例中，也移除設置在外圍區110P中的額外的密封環1151和在額外的密封環1151正下方的額外的接合連接件1142D(如果存在)。做為另一種選擇，可部分地移除在外圍區110P之內的額外的密封環1151及/ 或額外的接合連接件1142D。在這種情況下，額外的密封環1151的側壁及/或額外的接合連接件1142D的側壁可暴露在第一半導體晶粒110的外側壁處。舉例來說，部分地移除第一半導體晶粒110的外圍區110P，並且剩餘的外圍區110P’的側向尺寸110PL是非零的。舉例來說，剩餘的外圍區110P’的側向尺寸110PL大於1μm。也可能有其他值。

繼續參照圖4A，也可移除在第一半導體晶粒110的外圍區110P中的所述部分正下方的半導體晶圓1200的一部分，以形成具有凹陷120R的半導體晶圓1200’。在俯視圖(未示出)中，凹陷120R可以是圍繞第一半導體晶粒110”的閉環。凹陷120R的深度可根據製程和產品需求而不同，只要移除經接合的結構的未接合區NB1(標記在圖2A中)即可。凹陷120R的寬度可對應於第一半導體晶粒110的經移除的部分的寬度。藉由移除在第一半導體晶粒和半導體晶圓中的未接合區NB1(標記在圖2A中)，接合界面IF10’的其餘部分可保持良好的接合。舉例來說，凹陷120R的最底部到達第二接合結構124’和第二內連線結構123’的界面或可延伸到第二內連線結構123’中。在所示的實施例中，凹陷120R由第二接合結構124’的第二接合介電層1241’的內側壁(124V1和124V2)、第二內連線結構123’的第二介電層1231’的內側壁(123V1和123V2)以及第二介電層1231’的上表面1231t所定義。在凹陷120R的底部到達第二接合結構而沒有延伸到第二內連線結構中的其他實施例中，凹陷120R由內側壁(124V1、124V2、123V1和123V2)和第二接合介電層的上表面所定義。在一些實施例中，內側壁(124V1和123V1)與第一半導體晶粒110”的連 續的側壁110W實質上齊平(或共面)。

參照圖4B並參照圖4A和圖2C-2D，可在半導體晶圓1200’上形成絕緣包封體232以覆蓋第一半導體晶粒110”。絕緣包封體232的材料和形成方法可與在圖2C中所描述的絕緣包封體132類似，因此在此不再贅述。絕緣包封體232可沿著第一半導體晶粒110”的連續的側壁110W延伸並填滿半導體晶圓1200’的凹陷120R。舉例來說，絕緣包封體232與定義出凹陷120R的第二接合介電層1241’和第二介電層1231’的內側壁(124V1、124V2、123V1和123V2)的第二介電層1231’和上表面1231t物理性接觸。可選地執行平坦化製程(例如CMP、研磨、蝕刻、其組合或類似者)以對絕緣包封體232和第一半導體晶粒110進行平坦化。在一些實施例中，第一半導體晶粒110”的背側111b和絕緣包封體232的頂面232t在製程變化範圍內實質上齊平(或共面)。由於在形成絕緣包封體232之前移除未接合區NB1(標記在圖2A中)，因此剩餘的接合界面IF10’中不存在脫層/裂紋。依此方式，可減少或消除由在絕緣包封體232的形成期間所引起的應力而引起的脫層/裂紋傳播的可能性。

在一些實施例中，對半導體晶圓1200’的背側執行減薄製程(例如研磨、CMP、蝕刻、其組合或類似者)，直到TSV 125的第二端125b的至少一部分被以可觸及的方式暴露出來。減薄製程可與圖2C所述的製程類似，因此在此不再贅述。在一些實施例中，重佈線結構150和導電端子142依序形成在半導體晶圓1200’的背側和TSV 125的第二端125b上。重佈線結構150和導電端子142的細節已在圖2D中描述，並在此不再贅述。在替代實施例中，重 佈線結構150被UBM接墊所取代以將導電端子142直接耦合到TSV 125。

參照圖4C並參照圖4B和圖2E-2F，可選地藉由沿著劃線道SL1切割來執行單體化製程，以形成個別的半導體結構10D。在一些實施例中，劃線道SL1垂直地穿過半導體晶圓1200’的凹陷120R，並且切割工具(例如鋸刀、刀片或類似者)可行進穿過絕緣包封體232和半導體晶圓1200’。舉例來說，所得的半導體結構10D包括堆疊在第二階層202上的第一階層201，其中第一階層201包括第一半導體晶粒110”和側向地覆蓋第一半導體晶粒110”的絕緣包封體232’，並且第二階層202包括藉由對半導體晶圓1200’進行單體化而形成的第二半導體晶粒120’、在第二半導體晶粒120’下面的重佈線結構150以及藉由重佈線結構150而電性耦合到第二半導體晶粒120’的導電端子142。在單體化製程之後，第一半導體基底111的最大側向尺寸LX1小於第二半導體晶粒120的最大側向尺寸LM2。第一內連線結構113、第一接合結構114和第二接合結構124的最大側向尺寸可實質上等於第一半導體基底111的最大側向尺寸LX1。絕緣包封體232’可垂直地延伸到第二階層202中並超過接合界面IF10’。舉例來說，絕緣包封體232’沿著第一半導體晶粒110”的連續的側壁110W以及第二接合結構124’和第二內連線結構123’的內側壁(124V1和123V1)延伸。

在一些實施例中，絕緣包封體232’的經單體化的側壁232W與第二半導體晶粒120’的經單體化的側壁實質上齊平(或共面)。在劃線道SL1垂直地穿過半導體晶圓1200’的凹陷120R的實施例中，第二半導體晶粒120’的經單體化的側壁包括第二內連 線結構123’的外側壁123W1、第二半導體基底121的外側壁121W以及重佈線結構150的外側壁150W(如果存在)。在圖4B中所標記的劃線道SL1的位置可根據製程和產品需求進行調整。在替代實施例中，劃線道SL1垂直地穿過凹陷120R之外的區域，因此在單體化製程之後，被絕緣包封體232所填充的凹陷120R可保留在所得的半導體結構中。可選地使用導電端子142將半導體結構10D安裝在封裝基底20上(參見圖2F)，以形成IC封裝。

圖5A示出了根據一些實施例的第一半導體晶粒的示意性剖視圖。應注意，圖5A僅出於說明目的而提供，並且根據一些實施例，第一半導體晶粒可使用更少或額外的元件。除非另有說明，圖5A中的第一半導體晶粒與圖1A中所述的第一半導體晶粒基本相同。圖5A所示的第一半導體晶粒的細節可在前面實施例的討論中找到。

參照圖5A並參照圖1A，除了第一半導體晶粒210包括設置在外圍區210P中的第一凸緣210G1和第二凸緣210G2之外，第一半導體晶粒210可類似圖1A中所述的第一半導體晶粒110。第一半導體晶粒210可具有階梯狀側壁。舉例來說，第一半導體晶粒210形成在晶圓(未示出)中，所述晶圓可包括不同的晶粒區，所述晶粒區在後續步驟中被單體化以形成多個第一半導體晶粒210。為了執行用於形成第一半導體晶粒210的單體化製程，可藉由蝕刻或其他適當的凹陷製程而在半導體晶圓的切割道區中形成淺凹陷，從而形成第一接合介電層1141的側壁1141W。如果淺凹陷夠深而到達第一內連線結構113”，便也形成了第一介電層1131”的第一側壁1131W1和連接到第一側壁1131W1的第一介電 層1131”的第一表面1131U。接下來，可對半導體晶圓執行開槽製程(例如雷射開槽、電漿切割或類似者)並穿過淺凹陷，從而形成連接到凹陷的凹槽。舉例來說，凹槽貫穿第一介電層1131”，並且形成了具有第一介電層1131”的第二側壁1131V的第二凸緣210G2。在一些實施例中，開槽製程停止於直到第一半導體基底111的前側111a被以可觸及的方式暴露出來。隨後，可對半導體晶圓進行切割製程以將晶粒區彼此完全分離，以形成個別的第一半導體晶粒210。可執行切割製程穿過在切割道區中的淺凹陷和下面的凹槽，並且形成了具有第一半導體基底111的側壁111V的第一凸緣210G1。

上述用於形成第一半導體晶粒210的步驟僅是示例，並可使用其他合適的方法來形成具有階梯狀側壁輪廓的第一半導體晶粒210。第一和第二凸緣(210G1和210G2)的側向尺寸(例如寬度)可變化並可取決於藉由開槽製程而形成的凹槽的寬度以及用於執行切割製程的刀片。第一和第二凸緣(210G1和210G2)的側向尺寸在本揭露中不構成限制。由於凹陷/開槽/鋸切的製程差異，使得第一半導體晶粒210的不同區的側壁/表面可具有不同的粗糙度。舉例來說，經由凹陷/開槽所形成的側壁/表面(例如1131W、1131U、1131V和111a)比經由鋸切所形成的側壁111V更平滑。在一些實施例中，側壁/表面(例如1131W、1131U、1131V和111a)的表面粗糙度小於側壁111V的表面粗糙度。

圖5B-5E示出了根據一些實施例的形成半導體結構的製程期間的中間步驟的示意性剖視圖。除非另有說明，這些實施例中的材料和構件的形成方法基本上與在圖2A到2E所示的實施例 中由相似的附圖標記所表示的相似的構件相同。關於圖5B-5E中所示的構件的形成製程和材料的細節可在先前的實施例的討論中找到。

參照圖5B並參照圖5A和圖2A，第一半導體晶粒210可接合到半導體晶圓1200。第一半導體晶粒210和半導體晶圓1200的接合製程可與圖2A所描述的製程類似，因此在此不再贅述。舉例來說，第一半導體晶粒210的第一接合結構114可接合到半導體晶圓1200的第二接合結構124，並且第一半導體晶粒210和半導體晶圓1200的接合界面IF20可以是實質上平坦且平面的。

參照圖5C並參照圖5B和圖2B，在第一半導體晶粒210的外圍區210P中的一部分可被任何適當的方法來移除，以形成第一半導體晶粒210’。舉例來說，藉由旋塗、噴塗或任何適當的沉積製程在經接合的結構上形成光阻(未示出)且光阻覆蓋第一半導體基底111的背側，然後可藉由微影或類似者來對光阻進行圖案化製程以形成開口，其中光阻的開口可以可觸及的方式暴露出待移除的第一半導體基底111的一部分。接下來，可藉由例如蝕刻或任何適當的移除製程來移除被光阻的開口暴露出來的第一半導體基底111的所述部分。隨後，可移除光阻。在一些實施例中，僅移除在外圍區210P中的第一半導體基底111中的所述部分以可觸及的方式暴露出與第一表面1131U相對的第一介電層1131”的第二表面1131t。在替代實施例中，不僅移除了在外圍區210P中的第一半導體基底111的所述部分，還移除了在外圍區210P中的第一半導體基底111的所述部分正下方的第一介電層1131的一部 分，如稍後結合圖6所描述的。

如圖5C所示，第一半導體晶粒210’可包括第一部分210X、在第一部分210X下面的第二部分210Y以及在第二部分210Y下面並接合到半導體晶圓1200的第三部分210Z。舉例來說，第一部分210X是剩餘的第一半導體基底111-1，第二部分210Y是第一內連線結構113”的一部分，並且第三部分210Z包括第一內連線結構113”的剩餘部分和下面的第一接合結構114。在一些實施例中，第二部分210Y從第一部分210X和第三部分210Z側向地突出，並且第三部分210Z比第一部分210X更寬。舉例來說，第二部分210Y的側向尺寸LY1大於第三部分210Z的側向尺寸LZ1，並且第三部分210Z的側向尺寸LZ1大於第一部分210X的側向尺寸LX1。第一部分210X的側壁111V’可從第二部分210Y的側壁1131V側向地移位，並且側壁(111V’和1131V)可從第三部分210Z的側壁(1131W和1141W)側向地移位。

參照圖5D並參照圖5C和圖2C-2D，可在半導體晶圓1200上形成絕緣包封體332以覆蓋第一半導體晶粒210’。絕緣包封體332的材料和形成方法可與圖2C所描述的絕緣包封體132類似，因此在此不再贅述。可選地執行平坦化製程(例如CMP、研磨、蝕刻、其組合或類似者)以平坦化絕緣包封體332。在一些實施例中，第一半導體基底111-1的背側111b和絕緣包封體332的頂面332t在製程變化範圍內實質上齊平(或共面)。絕緣包封體332可具有對應於第一半導體晶粒210’的第一/第二/第三部分的不同寬度的多個部分。絕緣包封體332可沿著第一半導體晶粒210’的階梯狀側壁延伸。舉例來說，絕緣包封體332與第一半導體基底111-1 的側壁111V’、第一介電層1131”的第一和第二表面(1131U和1131t)和第一和第二側壁(1131W和1131V)以及第一接合結構114的側壁1141W物理性接觸。

在一些實施例中，對半導體晶圓1200的背側執行減薄製程(例如研磨、CMP、蝕刻、其組合或類似者)，直到TSV 125的第二端125b的至少一部分被以可觸及的方式暴露出來。減薄製程可與圖2C所述的製程類似，因此在此不再贅述。在一些實施例中，重佈線結構150和導電端子142依序形成在半導體晶圓1200的背側和TSV 125的第二端125b上。重佈線結構150和導電端子142的細節已在圖2D中描述，並且在此不再贅述。在替代實施例中，重佈線結構150被UBM接墊取代以將導電端子142直接耦合到TSV 125。

參照圖5E並參照圖5D和圖2E-2F，可選地藉由沿著劃線道SL1切割來執行單體化製程，以形成個別的半導體結構10E。在一些實施例中，劃線道SL1垂直地穿過第一半導體晶粒210’的外圍。在這種情況下，在單體化製程之後，可移除第一半導體晶粒210’的第二部分210Y的至少外圍。在單體化製程期間，可移除側向地圍繞第一半導體晶粒210’的第二部分210Y的絕緣包封體332的所述部分，並且在單體化製程之後，可保留側向地圍繞第一半導體晶粒210’的第一部分210X和第三部分210Z的剩餘的絕緣包封體332。圖5D中所標記的劃線道SL1的位置可根據製程和產品需求進行調整。在一些其他實施例中，劃線道SL1只穿過絕緣包封體332和下面的半導體晶圓1200，而不穿過第一半導體晶粒210’，因此在單體化製程之後，第一半導體晶粒210’的第一/第二/ 第三部分(210X/210Y/210Z)保持被絕緣包封體332覆蓋。在替代實施例中，劃線道SL1垂直地穿過額外的密封環1151，因此在單體化製程期間，額外的密封環1151被切割，如圖3B所描述和所示。

在一些實施例中，半導體結構10E包括堆疊在第二階層102上的第一階層301，其中第一階層301包括第一半導體晶粒210’和側向地覆蓋第一半導體晶粒210’的絕緣包封體332’，並且第二階層102包括藉由對半導體晶圓1200進行單體化所形成的第二半導體晶粒120、在第二半導體晶粒120下面的重佈線結構150以及藉由重佈線結構150而電性耦合到第二半導體晶粒120的導電端子142。在單體化製程之後，第一半導體晶粒210’的第一半導體基底111-1的最大側向尺寸LX1小於第二半導體晶粒120的最大側向尺寸LM2。第一內連線結構113”的最大側向尺寸可實質上等於第二半導體晶粒120的最大側向尺寸LM2。絕緣包封體332’可包括側向地覆蓋第一半導體晶粒210’的第一部分210X的第一部分3321以及側向地覆蓋第一半導體晶粒210’的第三部分210Z的第二部分3322。絕緣包封體332’的第一部分3321和第二部分3322可藉由第一半導體晶粒210’的第二部分210Y彼此垂直地分開。絕緣包封體332’的第一和第二部分(3321和3322)的經單體化的側壁(3321V和3322V)可與第一半導體晶粒210’的第二部分210Y的經單體化的側壁1131V’和第二半導體晶粒120的經單體化的側壁120W在製程變化範圍內實質上齊平(或共面)。可選地使用導電端子142將半導體結構10E安裝在封裝基底20上(參見圖2F)，以形成IC封裝。

圖6示出了根據一些實施例的半導體結構的示意性剖視圖。除非另有說明，這些實施例中的材料和構件的形成方法基本上與在圖5E和圖3A所示的實施例中由相似的附圖標記所表示的相似的構件相同。圖6所示的構件的細節可在前面實施例的討論中找到。

參照圖6並參照圖5E和圖3A，除了第一階層301’的第一半導體晶粒210”包括垂直地插設在第一部分210X和第二部分210Y’之間的第四部分210W以及在第二部分210Y’中的額外的密封環1151與絕緣包封體332”直接接觸之外，圖6所示的半導體結構10F與圖5E所示的半導體結構10E類似。第一半導體晶粒210”的第四部分210W可具有實質上等於第一部分210X的側向尺寸且小於第二部分210Y’的側向尺寸的側向尺寸。舉例來說，第四部分210W是第一內連線結構113”-1的一部分，並且第二部分210Y’包括第一內連線結構113’-1的剩餘部分。第二部分210Y’可從第四部分210W側向地突出。額外的密封環1151可設置在第二部分210Y’中。

形成第一半導體晶粒210”的製程可類似圖3A所描述的製程。舉例來說，在如圖5C所述的部分地移除第一半導體晶粒210的製程期間，也移除在外圍區210P(標記在圖5B中)中的第一半導體基底111的所述部分下面的第一內連線結構113”的一部分，直到額外的密封環1151的至少一部分被第一介電層1131”-1以可觸及的方式暴露出來。在移除製程期間，額外的密封環1151可作為停止層。在一些實施例中，第一介電層1131”-1的上表面1131U’和額外的密封環1151的上表面1151U’在製程變化範圍內 實質上齊平(或共面)。在一些實施例中，額外的密封環1151的上表面1151U’從第一介電層1131”-1的上表面1131U’突出。連接到上表面1131U’的第一介電層1131”-1的側壁1131W’可與第一半導體基底111-1的側壁111V’實質上齊平(或共面)。絕緣包封體332”的第一部分3321’可沿著第一部分210X和第四部分210W的側壁(111V’和1131W’)延伸。絕緣包封體332”的第一部分3321’可與第一介電層1131”-1的上表面1131U’和額外的密封環1151的上表面1151U’物理性接觸。可選地使用導電端子142將半導體結構10F安裝在封裝基底20上(參見圖2F)，以形成IC封裝。

實施例可具有以下特徵及/或優點中的一種或組合。藉由在形成絕緣包封體之前移除與經接合的結構中的未接合區對應的經接合的結構的一部分，可減少或消除在形成絕緣包封體期間經接合的結構中的脫層傳播的風險。舉例來說，移除經接合的結構的所述部分的步驟包括移除第一半導體晶粒的外圍部分。這可有助於減少在形成絕緣包封體期間施加到第一半導體晶粒的應力，並可改善第一半導體晶粒和半導體晶圓的黏附力。在一些實施例中，直接接合到第一半導體晶粒的外圍部分的半導體晶圓的一部分也被移除，以確保在形成絕緣包封體之前，未接合區不存在於經接合的結構中。在一些實施例中，第一半導體晶粒包括一或多個可提供階梯狀輪廓的凸緣，所述凸緣可藉由絕緣包封體而黏附到第二半導體晶粒以減少經接合的結構中的脫層缺陷。因此，可實現具有減小的缺陷、改善的可靠度和改善的良率的半導體結構。

還可包括其他特徵和製程。舉例來說，測試結構可被納 入以幫助3D封裝或3DIC裝置的驗證測試。測試結構可例如包括形成在重佈線層或基底上的測試接墊，其允許測試3D封裝或3DIC、探針及/或探針卡等的使用。可對中間結構及最終結構進行驗證測試。另外，本文所揭露的結構和方法可與合併已知良好晶粒的中間驗證的測試方法結合使用，以增加良率並降低成本。

根據一些實施例，一種半導體結構包括第一半導體晶粒、在第一半導體晶粒下面並接合到第一半導體晶粒的第二半導體晶粒以及設置在第二半導體晶粒之上的絕緣包封體。第一半導體晶粒包括半導體基底和在半導體基底下面的內連線結構。第一半導體晶粒的半導體基底的最大側向尺寸小於第二半導體晶粒的最大側向尺寸。絕緣包封體至少側向地圍繞第一半導體晶粒的半導體基底。

在一些實施例中，所述第一半導體晶粒包括所述內連線結構的側壁和從所述內連線結構的所述側壁側向地移位的所述半導體基底的側壁。在一些實施例中，所述絕緣包封體沿著所述半導體基底的所述側壁延伸並著落在連接到所述內連線結構的所述側壁的所述內連線結構的上表面上。在一些實施例中，連接到所述內連線結構的所述側壁的所述內連線結構的上表面包括與所述絕緣包封體直接接觸的導電特徵的表面。在一些實施例中，所述第一半導體晶粒還包括在所述內連線結構下面並且接合到所述第二半導體晶粒的接合結構，其中所述絕緣包封體藉由所述內連線結構和所述接合結構與所述第二半導體晶粒垂直地間隔開。在一些實施例中，所述第一半導體晶粒還包括具有第一側壁的第一接合結構，所述第二半導體晶粒包括接合到所述第一接合結構且具 有第二側壁的的第二接合結構，並且所述絕緣包封體沿著所述第一側壁和所述第二側壁延伸。在一些實施例中，所述第二半導體晶粒還包括在所述第二接合結構下方的半導體基底，並且所述絕緣包封體的外側壁與所述第二半導體晶粒的所述半導體基底的側壁實質上對齊。在一些實施例中，所述絕緣包封體包括沿著所述第一半導體晶粒的第一側壁延伸的第一部分以及沿著所述第一半導體晶粒的第二側壁延伸的第二部分，所述第二側壁與所述第一半導體晶粒的所述第一側壁側向地移位。在一些實施例中，所述絕緣包封體的所述第一部分和所述第二部分的外側壁與所述第一半導體晶粒的所述內連線結構的外側壁的至少一部份實質上對齊。在一些實施例中，所述絕緣包封體的所述第一部分和所述第二部分藉由所述第一半導體晶粒的外圍區彼此垂直地分離。在一些實施例中，所述第一半導體晶粒和所述第二半導體晶粒的接合界面不具有焊料材料。

根據一些實施例，一種半導體結構包括第一半導體晶粒、在第一半導體晶粒下面並接合到第一半導體晶粒的第二半導體晶粒以及設置在第二半導體晶粒之上的絕緣包封體。第一半導體晶粒包括功能區、圍繞功能區的密封環區以及圍繞密封環區的外圍區。第一半導體晶粒的外圍區與絕緣包封體物理性接觸並且包括與第二半導體晶粒的側壁實質上對齊的側壁。

在一些實施例中，所述第一半導體晶粒的所述外圍區的所述側壁與所述絕緣包封體的外側壁實質上對齊，並且連接到所述外圍區的所述側壁的所述外圍區的上表面與所述絕緣包封體物理性接觸。在一些實施例中，所述第一半導體晶粒還包括設置在 所述外圍區中的導電特徵，並且所述導電特徵的表面與所述絕緣包封體物理性接觸。在一些實施例中，所述第二半導體晶粒包括半導體基底和在所述半導體基底之上並接合到所述第一半導體晶粒的接合結構，並且所述第一半導體晶粒的所述外圍區的所述側壁與所述接合結構的側壁實質上對齊，所述接合結構的所述側壁與所述半導體基底的側壁側向地移位。在一些實施例中，所述絕緣包封體包括藉由所述第一半導體晶粒的所述外圍區而彼此垂直地分隔開的第一部分和第二部分。在一些實施例中，所述絕緣包封體的所述第一部分比所述絕緣包封體的所述第二部分更寬。

根據一些實施例，一種半導體結構的製造方法包括：執行接合製程以將第一半導體晶粒接合到第二半導體晶粒，其中在接合製程之後，第一半導體晶粒的第一側壁與第二半導體晶粒的第二側壁實質上齊平；以及在第二半導體晶粒之上形成絕緣包封體以側向地圍繞第一半導體晶粒。

在一些實施例中，製造方法還包括：在所述接合製程之後且在形成所述絕緣包封體之前，部分地移除所述第一半導體晶粒以形成所述第一半導體晶粒，所述第一半導體晶粒包括所述第一側壁和與所述第一側壁側向地移位的第三側壁；以及對所述絕緣包封體、所述第一半導體晶粒和所述第二半導體晶粒執行單體化製程，其中在所述單體化製程之後，所述第一半導體晶粒的所述第一側壁與所述第二半導體晶粒的所述第二側壁實質上齊平。在一些實施例中，製造方法還包括：在所述接合製程之後且在形成所述絕緣包封體之前，部分地移除所述第一半導體晶粒的外圍區以及在所述第一半導體晶粒的所述外圍區下面的所述第二半導 體晶粒的一部份以在所述第二半導體晶粒上形成凹陷；以及在所述第二半導體晶粒上形成所述絕緣包封體以側向地覆蓋所述第一半導體晶粒並填充所述凹陷。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、取代及變更。

10A:半導體結構

101:第一階層

102:第二階層

110’:第一半導體晶粒

110A:功能區

110G’:凸緣部分

110S:密封環區

110X:第一部分

110Y:第二部分

110YW、120W、132W:經單體化的側壁

111’:第一半導體基底

113:第一內連線結構

114:第一接合結構

115:密封環

120:第二半導體晶粒

121:第二半導體基底

123:第二內連線結構

124:第二接合結構

132’:經單體化的絕緣包封體

142:導電端子

150:重佈線結構

1131:第一介電層

1131W、1141W:側壁

1141:第一接合介電層

1151:額外的密封環

IF10:接合界面

LM2:最大側向尺寸

LX1:側向尺寸/最大側向尺寸

Claims (10)

1. 一種半導體結構，包括：第一半導體晶粒，包括半導體基底、在所述半導體基底下面的內連線結構以及在所述內連線結構下面的第一接合結構；第二半導體晶粒，在所述第一半導體晶粒下面並接合到所述第一半導體晶粒，其中所述第一接合結構接合到所述第二半導體晶粒，所述第一半導體晶粒的所述半導體基底的最大側向尺寸小於所述第二半導體晶粒的最大側向尺寸；以及絕緣包封體，設置在所述第二半導體晶粒之上並且至少側向地圍繞所述第一半導體晶粒的所述半導體基底，其中所述絕緣包封體藉由所述內連線結構和所述第一接合結構與所述第二半導體晶粒垂直地間隔開。
2. 如請求項1的所述半導體結構，其中所述第一半導體晶粒包括所述內連線結構的側壁和從所述內連線結構的所述側壁側向地移位的所述半導體基底的側壁。
3. 如請求項1的所述半導體結構，其中所述絕緣包封體沿著所述半導體基底延伸並著落在所述內連線結構的上表面上。
4. 如請求項1的所述半導體結構，其中：所述第二半導體晶粒包括接合到所述第一接合結構的第二接合結構。
5. 如請求項1的所述半導體結構，其中所述絕緣包封體包括：第一部分，沿著所述第一半導體晶粒的第一側壁延伸；以及第二部分，沿著所述第一半導體晶粒的第二側壁延伸，所述第二側壁與所述第一半導體晶粒的所述第一側壁側向地移位。
6. 如請求項1的所述半導體結構，其中所述第一半導體晶粒和所述第二半導體晶粒的接合界面不具有焊料材料。
7. 一種半導體結構，包括：第一半導體晶粒，包括功能區、圍繞所述功能區的密封環區以及圍繞所述密封環區的外圍區；第二半導體晶粒，在所述第一半導體晶粒下面並接合到所述第一半導體晶粒；以及絕緣包封體，設置在所述第二半導體晶粒之上，其中所述第一半導體晶粒的所述外圍區與所述絕緣包封體物理性接觸並且所述外圍區包括與所述第二半導體晶粒的側壁實質上對齊的側壁，所述絕緣包封體藉由所述第一半導體晶粒的內連線結構和所述第一半導體晶粒的接合結構與藉由所述接合結構而與所述第一半導體晶粒接合的所述第二半導體晶粒垂直地間隔開。
8. 如請求項7的所述半導體結構，其中所述第一半導體晶粒的所述外圍區的所述側壁與所述絕緣包封體的外側壁實質上對齊，並且連接到所述外圍區的所述側壁的所述外圍區的上表面與所述絕緣包封體物理性接觸。
9. 如請求項7的所述半導體結構，其中所述第一半導體晶粒還包括設置在所述外圍區中的導電特徵，並且所述導電特徵的表面與所述絕緣包封體物理性接觸。
10. 一種半導體結構的製造方法，包括：執行接合製程以將第一半導體晶粒的接合結構接合到第二半導體晶粒，其中在所述接合製程之後，所述第一半導體晶粒的第一側壁與所述第二半導體晶粒的第二側壁實質上齊平；以及在所述第二半導體晶粒之上形成絕緣包封體以側向地圍繞所述第一半導體晶粒，其中所述絕緣包封體藉由所述第一半導體晶粒的內連線結構和所述第一半導體晶粒的所述接合結構與所述第二半導體晶粒垂直地間隔開。