TW202137475A

TW202137475A - 半導體裝置及其製作方法

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Publication number: TW202137475A
Application number: TW110110730A
Authority: TW
Inventors: 黃冠育; 黃松輝; 侯上勇
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2020-03-27
Filing date: 2021-03-24
Publication date: 2021-10-01
Also published as: US11705407B2; CN113066750A; US20210305173A1; US20250062249A1; US20220254736A1; US20230307382A1; US11270956B2; US12165992B2

Abstract

提供一種半導體裝置，所述半導體裝置包括第一半導體晶粒、第二半導體晶粒、絕緣包封體及翹曲控制圖案。所述第一半導體晶粒包括主動表面及與所述主動表面相對的後表面。所述第二半導體晶粒設置在所述第一半導體晶粒的所述主動表面上。所述絕緣包封體設置在所述第一半導體晶粒的所述主動表面上並側向包封所述第二半導體晶粒。所述翹曲控制圖案設置在所述第一半導體晶粒的所述後表面上並部分覆蓋所述後表面。

Description

半導體裝置及其製作方法

本揭露實施例是有關於一種半導體裝置及其製作方法。

由於各種電子元件（例如，電晶體、二極體、電阻器、電容器等）的積體密度的持續提高，半導體行業已經歷快速增長。在很大程度上，積體密度的這一提高是源自最小特徵大小（minimum feature size）的連番減小，此使更多的組件能夠積體到給定的面積中。隨著近來對小型化、較高的速度、較大的頻寬、較低的功率損耗及較少的延遲的需求的增加，對半導體晶粒的翹曲控制技術的需要也隨著增加。

本揭露實施例提供一種半導體裝置，所述半導體裝置包括第一半導體晶粒、第二半導體晶粒、絕緣包封體及翹曲控制圖案。所述第一半導體晶粒包括主動表面及與所述主動表面相對的後表面。所述第二半導體晶粒設置在所述第一半導體晶粒的所述主動表面上。所述絕緣包封體設置在所述第一半導體晶粒的所述主動表面上並側向包封所述第二半導體晶粒。所述翹曲控制圖案設置在所述第一半導體晶粒的所述後表面上並部分覆蓋所述後表面。

以下揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

本公開也可包括其他特徵及製程。舉例來說，可包括測試結構以說明對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試墊（test pad），以便能夠對3D封裝或3DIC進行測試、對探針和/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，可將本文中所公開的結構及方法與包括對已知良好晶粒進行中間驗證的測試方法結合使用，以提高良率並降低成本。

圖1到圖7是示意性示出根據本公開一些實施例的製作系統積體電路（SoIC）元件的製程流程的剖視圖。

參照圖1，提供包括多個第一半導體晶粒100的半導體晶圓W1。第一半導體晶粒100可以是邏輯晶粒、系統晶片（System-on-Chip，SoC）晶粒或其他合適的半導體晶粒。半導體晶圓W1可包括半導體基底及設置在半導體基底上的內連結構。半導體晶圓W1的半導體基底可包括晶體矽基底（例如，晶圓）。根據設計要求，半導體基底可包括各種摻雜區（例如，p型基底或n型基底）。在一些實施例中，摻雜區可摻雜有p型或n型摻雜劑。摻雜區可摻雜有：p型摻雜劑，例如硼或BF₂ ；n型摻雜劑，例如磷或砷；和/或其組合。摻雜區可被配置用於n型鰭型場效應電晶體（n-type Fin-type Field Effect Transistor，FinFET）和/或p型FinFET。在一些替代實施例中，半導體基底可由以下製成：一些其他合適的元素半導體，例如金剛石或鍺；合適的化合物半導體，例如砷化鎵、碳化矽、砷化銦或磷化銦；或者合適的合金半導體，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。

內連結構可包括堆疊的層間介電層（interlayered dielectric layer）及嵌入在堆疊的層間介電層中的內連配線（interconnect wiring），並且內連配線電連接到形成在半導體基底中的半導體裝置（例如，FinFET）。層間介電層的材料可包括氧化矽（SiO_x ，其中x＞0）、氮化矽（SiN_x ，其中x＞0）、氮氧化矽（SiO_x N_y ，其中x＞0且y＞0）或其他合適的介電材料。內連配線可包括具有不同熱膨脹係數（coefficient of thermal expansion，CTE）的金屬配線。舉例來說，內連配線包括銅配線、銅墊、鋁墊或其組合，其中銅配線及銅墊的熱膨脹係數（CTE）可以是約17.5 ppm/攝氏度（Celsius degree），並且鋁墊的CTE可以是約23.2 ppm/攝氏度。

半導體晶圓W1還可包括形成在第一半導體晶粒100上方的第一接合結構BS1。第一接合結構BS1可包括第一接合介電層D1及嵌入在第一接合介電層D1中的多個第一接合導體C1。第一接合介電層D1的材料可以是氧化矽（SiO_x ，其中x＞0）、氮化矽（SiN_x ，其中x＞0）、氮氧化矽（SiO_x N_y ，其中x＞0且y＞0）或其他合適的介電材料，並且第一接合導體C1可以是導通孔（例如，銅通孔）、導電墊（例如，銅墊）或其組合。第一接合結構BS1可通過以下方式來形成：通過化學氣相沉積（chemical vapor deposition，CVD）製程（例如，電漿增強CVD製程或其他合適的製程）沉積介電材料；圖案化介電材料以形成包括多個開口或穿孔的第一接合介電層D1；以及在第一接合介電層D1中界定的開口或穿孔中填充導電材料，以形成嵌入在第一接合介電層D1中的第一接合導體C1。

將多個第二半導體晶粒110拾取並放置在半導體晶圓W1上，使得第二半導體晶粒110電連接到半導體晶圓W1的第一半導體晶粒100。在一些實施例中，第二半導體晶粒110可以是記憶體晶粒，例如靜態隨機存取記憶體（Static Random Access Memory，SRAM）晶粒、記憶體堆疊或其他合適的記憶體晶粒。第二半導體晶粒110可各自包括半導體基底112、設置在半導體基底112上的內連結構、以及嵌入在半導體基底112中的多個半導體穿孔（through semiconductor via，TSV）114。第二半導體晶粒110的內連結構可包括堆疊的層間介電層及嵌入在堆疊的層間介電層中的內連配線，並且內連配線電連接到形成在半導體基底112中的半導體裝置（例如，FinFET）。層間介電層的材料可包括氧化矽（SiO_x ，其中x＞0）、氮化矽（SiN_x ，其中x＞0）、氮氧化矽（SiO_x N_y ，其中x＞0且y＞0）或其他合適的介電材料。內連配線可包括具有不同熱膨脹係數（CTE）的金屬配線。舉例來說，內連配線包括銅配線、銅墊、鋁墊或其組合，其中銅配線及銅墊的熱膨脹係數（CTE）可以是約17.5 ppm/攝氏度，並且鋁墊的CTE可以是約23.2 ppm/攝氏度。每個第二半導體晶粒110還可包括第二接合結構BS2，其中第二接合結構BS2可各自包括第二接合介電層D2及嵌入在第二接合介電層D2中的多個第二接合導體C2。第二接合介電層D2的材料可與第一接合介電層D1的材料相同或不同，並且第二接合導體C2的材料可與第一接合導體C1的材料相同或不同。舉例來說，第二接合介電層D2的材料包括氧化矽（SiO_x ，其中x＞0）、氮化矽（SiN_x ，其中x＞0）、氮氧化矽（SiO_x N_y ，其中x＞0且y＞0）或其他合適的介電材料，並且第二接合導體C2包括導通孔（例如，銅通孔）、導電墊（例如，銅墊）或其組合。第二接合結構BS2可通過以下方式來形成：通過CVD製程（例如，電漿增強CVD製程或其他合適的沉積製程）沉積介電材料；圖案化介電材料以形成包括多個開口或穿孔的第二接合介電層D2；以及在第二接合介電層D2中界定的開口或穿孔中填充導電材料，以形成嵌入在第二接合介電層D2中的第二接合導體C2。

在一些實施例中，第二半導體晶粒110通過第一接合結構BS1及第二接合結構BS2電連接到半導體晶圓W1的第一半導體晶粒100。第一接合結構BS1與第二接合結構BS2可彼此接合。當執行第二半導體晶粒110與半導體晶圓W1的接合製程時，第二接合結構BS2的第二接合導體C2與第一接合結構BS1的第一接合導體C1對齊，並且可實現第二半導體晶粒110與半導體晶圓W1之間的亞微米對齊精度（sub-micron alignment precision）。一旦第二半導體晶粒110與半導體晶圓W1對齊，便可執行晶片到晶圓（chip-to-wafer，CoW）的接合，使得半導體晶粒110接合到半導體晶圓W1。

在一些實施例中，為促進第二半導體晶粒110與半導體晶圓W1之間的晶片到晶圓（CoW）的接合，執行第一接合結構BS1及第二接合結構BS2的接合表面的表面準備（surface preparation）。所述表面準備可包括例如表面清潔（cleaning）及活化（activation）。可對第一接合結構BS1及第二接合結構BS2的接合表面執行表面清潔，以移除第一接合導體C1、第一接合介電層D1、第二接合導體C2及第二接合介電層D2的接合表面上的多個顆粒。通過例如濕式清潔來清潔第一接合結構BS1及第二接合結構BS2的接合表面。不僅可移除顆粒，而且可移除在第一接合導體C1及第二接合導體C2的接合表面上形成的天然氧化物。在第一接合導體C1及第二接合導體C2的接合表面上形成的天然氧化物可通過在濕式清潔中使用的化學物質來移除。

在清潔第一接合結構BS1及第二接合結構BS2的接合表面之後，可執行第一接合介電層D1及第二接合介電層D2的頂表面的活化，以發展高接合強度。在一些實施例中，執行電漿活化以處理第一接合介電層D1及第二接合介電層D2的接合表面。當第一接合介電層D1的經活化的接合表面與第二接合介電層D2的經活化的接合表面接觸時，第二半導體晶粒110的第二接合介電層D2與第一接合介電層D1被預接合（pre-bond）。在預接合第一接合介電層D1與第二接合介電層D2之後，第一接合導體C1與第二接合導體C2實體接觸。

在預接合第一接合介電層D1與第二接合介電層D2之後，完成了第一接合結構BS1與第二接合結構BS2之間的混合接合（hybrid bonding）。第二半導體晶粒110與半導體晶圓W1的混合接合還可包括用於介電接合的處理及用於導體接合的熱退火。執行用於介電接合的處理以加強第一接合介電層D1與第二接合介電層D2之間的接合。用於介電接合的處理可在介於約100攝氏度到約150攝氏度範圍內的溫度下執行。在執行用於介電接合的處理之後，執行用於導體接合的熱退火（thermal annealing），以促進第一接合導體C1與第二接合導體C2之間的接合。用於導體接合的熱退火可在介於約300攝氏度到約400攝氏度範圍內的溫度下執行。用於導體接合的熱退火的製程溫度高於用於介電接合的處理的製程溫度。由於用於導體接合的熱退火是在相對較高的溫度下執行的，因此在第一接合導體C1與第二接合導體C2之間的接合介面（bonding interface）處可能發生金屬擴散（metal diffusion）及晶粒生長（grain growth）。在執行用於導體接合的熱退火之後，第一接合介電層D1被接合到第二接合介電層D2，且第一接合導體C1被接合到第二接合導體C2。第一接合導體C1與第二接合導體C2之間的導體接合可以是通孔到通孔（via-to-via）的接合、墊到墊（pad-to-pad）的接合或通孔到墊（via-to-pad）的接合。

可執行其他類型的接合製程來接合第二半導體晶粒110與半導體晶圓W1中的第一半導體晶粒100。

如圖1所示，在半導體晶圓W1上方形成多個絕緣體穿孔（through insulator via，TIV）120。絕緣體穿孔120電連接到第一接合結構BS1中的多個導體C3，並且導體C3沒有被第二半導體晶粒110覆蓋。絕緣體穿孔120與第二半導體晶粒110間隔開一定距離。在一些實施例中，絕緣體穿孔120的高度可大於第二半導體晶粒110的厚度。在一些替代實施例中，絕緣體穿孔120的高度可小於或實質上等於第二半導體晶粒110的厚度。

參照圖2及圖3，在半導體晶圓W1上方形成絕緣材料130以覆蓋第二半導體晶粒110及絕緣體穿孔120。在一些實施例中，絕緣材料130通過包覆成型（over-molding）製程或沉積製程形成，使得第二半導體晶粒110及絕緣體穿孔120被絕緣材料130完全覆蓋。在執行包覆成型製程或沉積製程之後，可執行研磨製程以減小絕緣材料130、第二半導體晶粒110及絕緣體穿孔120的厚度，使得在半導體晶圓W1上形成經厚度減小的多個半導體晶粒110’、經高度減小的多個絕緣體穿孔120’及絕緣包封體130’。在執行研磨製程之後，從半導體晶粒110’的後表面露出半導體穿孔114。在一些實施例中，上述研磨製程包括機械研磨製程、化學機械拋光（chemical mechanical polishing，CMP）製程或其組合。

在一些替代實施例中，可在形成絕緣包封體130’之後形成經高度減小的絕緣體穿孔120’。舉例來說，通過雷射鑽孔製程、微影製程、以及隨後的蝕刻製程或其他合適的圖案化製程來圖案化絕緣包封體130’，使得在絕緣包封體130’中形成多個穿孔，並且在絕緣包封體130’中界定的穿孔中填充導電材料以形成絕緣體穿孔120’。在絕緣包封體130’中形成穿孔之後，可通過導電材料的沉積製程及隨後的CMP製程來形成絕緣體穿孔120’。在半導體晶粒110’及絕緣包封體130’上方沉積金屬材料（例如，銅），以填充在絕緣包封體130’中界定的穿孔，且然後通過CMP製程拋光金屬材料，直到露出半導體晶粒110’及絕緣包封體130’。

如圖2及圖3所示，在執行研磨製程之後，可執行半導體基底112的凹陷製程，使得形成經厚度減小的多個半導體基底112’，並且半導體穿孔114可從半導體基底112’的後表面略微突出。在執行半導體基底112的凹陷製程之後，形成多個介電層116以覆蓋半導體基底112’的後表面。介電層116的頂表面可實質上與絕緣包封體130’的頂表面齊平。在一些實施例中，介電層116可通過介電材料的沉積製程及隨後的CMP製程形成。介電材料（例如，氮化矽）可沉積在半導體基底112’及絕緣包封體130’的後表面上方，以填充由上述凹陷製程形成的多個凹陷，且然後通過CMP製程拋光介電材料，直到露出絕緣包封體130’的頂表面。

可在半導體晶粒110’及絕緣包封體130’上方形成重佈線路結構140。重佈線路結構140電連接到半導體晶圓W1’的第一半導體晶粒（又稱“半導體晶粒”）100及半導體晶粒110’。如圖3所示，重佈線路結構140電連接到半導體晶粒110’的半導體穿孔114及嵌入絕緣包封體130’中的絕緣體穿孔120’。在一些實施例中，重佈線路結構140包括凸塊墊（bump pad）及重佈線配線（redistribution wiring），其中隨後形成的導電凸塊160（圖6中所示）形成在重佈線路結構140的凸塊墊上。

如圖3所示，半導體晶粒110’各自包括半導體基底112’、半導體穿孔114及介電層116，半導體晶粒110’的厚度實質上等於絕緣包封體130’的厚度，並且半導體晶粒110’被絕緣包封體130’側向包封。換句話說，絕緣包封體130’與半導體晶粒110’的側表面接觸，並且半導體晶粒110’的後表面（即，介電層116）被絕緣包封體130’以可接觸的方式露出。在圖3中未示出的一些替代實施例中，由於研磨製程的研磨選擇性，半導體晶粒的厚度略小於或大於絕緣包封體的厚度。換句話說，絕緣包封體的頂表面可略高於或略低於半導體晶粒的後表面。

參照圖3及圖4，可對半導體晶圓W1執行薄化製程，使得半導體晶圓W1的厚度減小，並且形成經薄化的半導體晶圓W1’。在一些實施例中，將圖3所示的所得結構上下翻轉，並且執行研磨製程以使半導體晶圓W1變薄。上述用於薄化半導體晶圓W1的研磨製程可包括機械研磨製程、化學機械拋光（CMP）製程或其組合。在執行半導體晶圓W1的薄化製程之前，圖3所示的半導體晶圓W1可具有約750微米或大於750微米的厚度。在執行半導體晶圓W1的薄化製程之後，圖4中所示的經薄化的半導體晶圓W1’可具有介於約700微米到約1550微米範圍內的厚度。

參照圖5，在半導體晶圓W1’的後表面上形成多個翹曲控制圖案150。翹曲控制圖案150可以是電浮動的。在一些實施例中，翹曲控制圖案150通過導電材料的沉積製程及隨後的圖案化製程形成。可通過鍍覆製程在半導體晶圓W1’的後表面上形成導電材料（例如，銅），並且可通過微影及蝕刻製程使形成在半導體晶圓W1’的後表面上的經鍍覆的導電材料圖案化。翹曲控制圖案150的厚度可介於約5微米到約15微米的範圍內，以適當地最小化半導體晶圓W1’的翹曲。翹曲控制圖案150可包括彼此間隔開側向距離DS1的矩形圖案。在一些實施例中，翹曲控制圖案150盡可能多地覆蓋半導體晶圓W1’的後表面。翹曲控制圖案150的面積（即，被翹曲控制圖案150覆蓋或佔據的面積）可以是A1，半導體晶圓W1’的後表面的面積可以是A2，並且A1對A2的比率可介於約70%到約99.9%的範圍內。兩個相鄰翹曲控制圖案150之間的側向距離DS1可介於約120微米到約3000微米的範圍內。形成在半導體晶圓W1’的後表面上的翹曲控制圖案150可抵消內連配線（例如，銅配線、銅墊、鋁墊或其組合）的熱膨脹，使得半導體晶圓W1’的翹曲可被控制及最小化。

參照圖5及圖6，在形成翹曲控制圖案150之後，將圖5所示的所得結構上下翻轉，並且執行晶圓級凸塊製程（wafer level bumping process）以在重佈線路結構140上形成多個導電凸塊160。導電凸塊160可以是微凸塊，並且每個微凸塊可包括落在重佈線路結構140上的銅柱及覆蓋銅柱的焊料。在一些實施例中，通過濺射製程在半導體晶粒110’及絕緣包封體130’的後表面上形成晶種層；通過微影製程在晶種層上形成圖案化的光阻層以覆蓋半導體晶粒110’及絕緣包封體130’的後表面，使得位於重佈線路結構140的凸塊墊上方的晶種層的一些部分被圖案化的光阻層暴露出；執行鍍覆製程，使得導電凸塊160形成在重佈線路結構140的凸塊墊上；且使用導電凸塊160作為蝕刻罩幕通過蝕刻製程移除晶種層的一些部分。

在一些實施例中，如圖6所示，在形成翹曲控制圖案150之後，在重佈線路結構140上形成導電凸塊160。在一些替代實施例中，在半導體晶圓W1的薄化製程（圖4中所示）之前，在重佈線路結構140上形成導電凸塊160。換句話說，可在形成翹曲控制圖案150之前在重佈線路結構140上形成導電凸塊160。

如圖6所示，在形成翹曲控制圖案150及導電凸塊160之後，獲得包括半導體晶圓W1’、半導體晶粒110’、絕緣體穿孔120’、絕緣包封體130’、重佈線路結構140、翹曲控制圖案150及導電凸塊160的重構晶圓。

參照圖6及圖7，沿著切割道SL1執行用於單體化重構晶圓的晶圓鋸切製程，從而獲得經單體化的多個半導體元件P（例如，經單體化的多個SoIC元件）。在一些實施例中，通過刀片將圖6所示的重構晶圓單體化以形成經單體化的半導體元件P，並且當執行晶圓鋸切製程時，翹曲控制圖案150不與刀片接觸。舉例而言，切割道SL1的寬度可介於約60微米到約1000微米的範圍內。如上所述，在兩個相鄰翹曲控制圖案150之間的側向距離DS1介於約120微米到約3000微米的範圍內的實施例中，翹曲控制圖案150可與在重構晶圓的晶圓鋸切製程中使用的刀片保持安全距離。因此，在重構晶圓的晶圓鋸切製程中使用的刀片的壽命可增加。

每個半導體元件P可包括至少一個半導體晶粒100、至少一個半導體晶粒110’、多個絕緣體穿孔120’、絕緣包封體130’、重佈線路結構140、至少一個翹曲控制圖案150及多個導電凸塊160。半導體晶粒100可包括主動表面及與主動表面相對的後表面。半導體晶粒110’可設置在半導體晶粒100的主動表面上。絕緣體穿孔120’穿過絕緣包封體130’，其中絕緣體穿孔120’電連接到半導體晶粒100及重佈線路結構140。絕緣包封體130’可設置在半導體晶粒100的主動表面上，並且側向包封半導體晶粒110’。翹曲控制圖案150可設置在半導體晶粒100的後表面上並部分覆蓋所述後表面。重佈線路結構140可設置在半導體晶粒110’及絕緣包封體130’上，其中重佈線路結構140電連接到半導體晶粒100及半導體晶粒110’。多個導電凸塊160可設置在重佈線路結構140上並電連接到重佈線路結構140。

在一些實施例中，在經單體化的半導體元件P中，翹曲控制圖案150的側壁與半導體晶粒100的側壁分開側向距離DS2。側向距離DS2可介於約30微米到約1000微米的範圍內，並且翹曲控制圖案150的厚度可介於約5微米到約15微米的範圍內。由於翹曲控制圖案150抵消內連配線的熱膨脹，因此通過翹曲控制圖案150可很好地控制及最小化經單體化的半導體元件P的翹曲。

圖8到圖11是示意性示出根據本公開一些其他實施例的製作封裝結構的製程流程的剖視圖。

參照圖8，提供包括多個中介層（interposer）170的中介層晶圓W2。中介層晶圓W2的每個中介層170可包括多個穿孔172及電連接到穿孔172的多個凸塊墊174。中介層晶圓W2可以是矽中介層晶圓或其他合適的半導體中介層晶圓。將經單體化的半導體元件P拾取並放置在中介層晶圓W2上方，並且可執行晶片到晶圓（CoW）的接合製程以將經單體化的半導體元件P與中介層晶圓W2接合。在一些實施例中，將經單體化的半導體元件P在中介層晶圓W2上翻轉，使得經單體化的半導體元件P的導電凸塊160可通過回焊（reflow）製程與中介層晶圓W2的凸塊墊174接合。

在將經單體化的半導體元件P接合到中介層晶圓W2之後，可在經單體化的半導體元件P與中介層晶圓W2之間形成底部填料（underfill）UF1，使得經單體化的半導體元件P的導電凸塊160被底部填料UF1側向包封。底部填料UF1可通過分配製程及隨後的固化製程形成在中介層晶圓W2上方。在一些實施例中，底部填料UF1的材料包括二氧化矽（SiO₂ ）、樹脂、環氧樹脂或其組合。

參照圖9，在中介層晶圓W2的頂表面上方形成絕緣材料180，以包封經單體化的半導體元件P及底部填料UF1。在一些實施例中，通過包覆成型製程或沉積製程形成絕緣材料180，使得經單體化的半導體元件P被絕緣材料180完全覆蓋。絕緣材料180可覆蓋翹曲控制圖案150的頂表面及側壁。在形成絕緣材料180之後，可在中介層晶圓W2的底表面上形成多個導電端子176。在一些實施例中，導電端子176包括受控塌陷晶片連接凸塊（Controlled Collapse Chip Connection bump，C4凸塊）。在一些替代實施例中，導電端子176包括通過球安裝製程（ball mount process）及隨後的回焊製程形成的焊球。

參照圖9及圖10，在形成絕緣材料180之後，可執行研磨製程以部分移除絕緣材料180從而形成絕緣包封體182，其中絕緣包封體182側向包封經單體化的半導體元件P。在一些實施例中，在執行包覆成型製程或沉積製程之後，執行單步或多步研磨製程以減小絕緣材料180的厚度，直到露出翹曲控制圖案150的頂表面。在執行研磨製程之後，翹曲控制圖案150的頂表面從絕緣包封體182的頂表面露出，並且翹曲控制圖案150的頂表面可實質上與絕緣包封體182的頂表面齊平。在一些替代實施例中，由於研磨製程的研磨選擇性，翹曲控制圖案150的頂表面可略高於或低於絕緣包封體182的頂表面。絕緣包封體182覆蓋翹曲控制圖案150的側壁。在一些實施例中，上述用於部分移除絕緣材料180的研磨製程包括機械研磨製程、化學機械拋光（CMP）製程或其組合。

在形成絕緣包封體182及導電端子176之後，獲得包括中介層晶圓W2、經單體化的半導體元件P、絕緣包封體182及導電端子176的重構晶圓。

參照圖10及圖11，沿著切割道SL2執行用於單體化圖10所示的重構晶圓的晶圓鋸切製程，從而獲得經單體化的多個封裝結構P1。在一些實施例中，通過刀片將圖10所示的重構晶圓單體化，以形成經單體化的封裝結構P1。經單體化的封裝結構P1可包括中介層170、半導體元件P、絕緣包封體182及底部填料UF1。半導體元件P設置在中介層170上並電連接到中介層170。半導體元件P包括半導體晶粒100、半導體晶粒110’、絕緣包封體130’及翹曲控制圖案150。半導體晶粒100包括主動表面及與主動表面相對的後表面。半導體晶粒110’與半導體晶粒100的主動表面接合。絕緣包封體130’設置在半導體晶粒100的主動表面上，並側向包封半導體晶粒110’，其中絕緣包封體130’的側壁實質上與半導體晶粒100的側壁對齊。翹曲控制圖案150設置在半導體晶粒100的後表面上並部分覆蓋所述後表面。絕緣包封體182設置在中介層170上並側向包封半導體元件P。底部填料UF1設置在半導體元件P與中介層170之間。

半導體元件P還可包括設置在半導體晶粒110’及絕緣包封體130’上的重佈線路結構140，其中重佈線路結構140電連接到半導體晶粒100及半導體晶粒110’。半導體元件P還可包括設置在重佈線路結構140上並電連接到重佈線路結構140的導電凸塊160。翹曲控制圖案150的側壁可與半導體晶粒100的側壁分開側向距離DS2，並且側向距離DS2可介於約30微米到約1000微米的範圍內。在一些實施例中，半導體晶粒100的後表面的一部分被絕緣包封體182覆蓋，並且絕緣包封體182與翹曲控制圖案150的側壁接觸。絕緣包封體182可包括在半導體晶粒100的後表面的一些部分上方延伸的第一懸垂部分182a，並且第一懸垂部分182a與翹曲控制圖案150的側壁接觸。此外，第一懸垂部分182a的厚度可實質上等於翹曲控制圖案150的厚度。在一些替代實施例中，由於絕緣包封體182的研磨製程的研磨選擇性，第一懸垂部分182a的厚度略高於或低於翹曲控制圖案150的厚度。

圖12是示意性示出根據本公開一些其他實施例的封裝結構的俯視圖。圖13是示意性示出根據本公開一些替代實施例的沿著圖12所示的截面線A-A’切割的封裝結構的剖視圖。圖14是示意性示出根據本公開一些替代實施例的沿著圖12所示的截面線B-B’切割的封裝結構的剖視圖。

參照圖11到圖14，經單體化的封裝結構P2類似於經單體化的封裝結構P1，除了經單體化的封裝結構P2還包括設置在中介層170上並電連接到中介層170的多個記憶體立方體（memory cube）190，其中底部填料UF1填充中介層170與半導體元件P之間的間距以及半導體元件P與記憶體立方體190之間的多個間隙。在一些實施例中，如圖13所示，底部填料UF1包括在半導體晶粒110的後表面的一部分上方的多個第二懸垂部分OP，並且第二懸垂部分OP與翹曲控制圖案150接觸。此外，第一懸垂部分182a及第二懸垂部分OP的厚度可實質上等於翹曲控制圖案150的厚度。在一些替代實施例中，由於研磨製程的研磨選擇性，第一懸垂部分182a及第二懸垂部分OP的厚度略高於或低於翹曲控制圖案150的厚度。

絕緣包封體182的第一懸垂部分182a與底部填料UF1的第二懸垂部分OP接觸，並且在第一懸垂部分182a與第二懸垂部分OP之間形成介面。在一些實施例中，第一懸垂部分182a的寬度可大於第二懸垂部分OP的寬度。在一些替代實施例中，第一懸垂部分182a的寬度可實質上等於或小於第二懸垂部分OP的寬度。

圖15是示意性示出根據本公開一些其他實施例的基底上晶圓上晶片（CoWoS）結構的剖視圖。

參照圖15，提供包括經單體化的封裝結構P2、基底200及底部填料UF2的CoWoS結構P3。經單體化的封裝結構P2的中介層170設置在基底200上，中介層170通過導電端子176電連接到基底200。此外，CoWoS結構P3可包括多個導電端子210。在一些實施例中，導電端子210包括通過球安裝製程及隨後的回焊製程形成的焊球。由於可很好地控制經單體化的封裝結構P2的翹曲，因此可確保CoWoS結構P3的可靠性。

根據本公開的一些實施例，提供一種包括第一半導體晶粒、第二半導體晶粒、絕緣包封體及翹曲控制圖案的結構。所述第一半導體晶粒包括主動表面及與所述主動表面相對的後表面。所述第二半導體晶粒設置在所述第一半導體晶粒的所述主動表面上。所述絕緣包封體設置在所述第一半導體晶粒的所述主動表面上並側向包封所述第二半導體晶粒。所述翹曲控制圖案設置在所述第一半導體晶粒的所述後表面上並部分覆蓋所述後表面。在一些實施例中，所述結構還包括：重佈線路結構，設置在所述第二半導體晶粒及所述絕緣包封體上，其中所述重佈線路結構電連接到所述第一半導體晶粒及所述第二半導體晶粒。在一些實施例中，所述結構還包括：多個導電端子，設置在所述重佈線路結構上並電連接到所述重佈線路結構。在一些實施例中，所述結構還包括：多個半導體穿孔，穿過所述第二半導體晶粒，其中所述多個半導體穿孔電連接到所述重佈線路結構。在一些實施例中，所述結構還包括：多個絕緣體穿孔，穿過所述絕緣包封體，其中所述多個絕緣體穿孔電連接到所述第一半導體晶粒及所述重佈線路結構。在一些實施例中，在所述結構中，所述翹曲控制圖案的側壁與所述第一半導體晶粒的側壁分開一個距離，所述距離介於約30微米到約1000微米的範圍內，並且所述翹曲控制圖案的厚度介於約5微米到約15微米的範圍內。

根據本公開的一些其他實施例，提供一種包括中介層、半導體裝置、第二絕緣包封體及底部填料的結構。所述半導體裝置設置在所述中介層上並電連接到所述中介層。所述半導體裝置包括第一半導體晶粒、第二半導體晶粒、第一絕緣包封體及翹曲控制圖案。所述第一半導體晶粒包括主動表面及與所述主動表面相對的後表面。所述第二半導體晶粒與所述第一半導體晶粒的所述主動表面接合。所述第一絕緣包封體設置在所述第一半導體晶粒的所述主動表面上並側向包封所述第二半導體晶粒，其中所述第一絕緣包封體的多個側壁實質上與所述第一半導體晶粒的多個側壁對齊。所述翹曲控制圖案設置在所述第一半導體晶粒的所述後表面上並部分覆蓋所述後表面。所述第二絕緣包封體設置在所述中介層上並側向包封所述半導體裝置。所述底部填料設置在所述半導體裝置與所述中介層之間。在一些實施例中，所述半導體裝置還包括：重佈線路結構，設置在所述第二半導體晶粒及所述第一絕緣包封體上，其中所述重佈線路結構電連接到所述第一半導體晶粒及所述第二半導體晶粒。在一些實施例中，所述半導體裝置還包括：多個導電端子，設置在所述重佈線路結構上並電連接到所述重佈線路結構。在一些實施例中，在所述結構的所述半導體裝置中，所述翹曲控制圖案的側壁與所述第一半導體晶粒的側壁分開一定距離，並且所述距離介於約30微米到約1000微米的範圍內。在一些實施例中，在所述結構中，所述第一半導體晶粒的所述後表面的一部分被所述第二絕緣包封體覆蓋，並且所述第二絕緣包封體與所述翹曲控制圖案的側壁接觸。在一些實施例中，在所述結構中，所述第二絕緣包封體包括在所述第一半導體晶粒的所述後表面的所述部分上方延伸的第一懸垂部分，並且所述第一懸垂部分與所述翹曲控制圖案的所述側壁接觸。在一些實施例中，所述結構還包括：多個記憶體立方體，設置在所述中介層上並電連接到所述中介層，其中所述底部填料填充所述中介層與所述半導體裝置之間的間距以及所述半導體裝置與所述多個記憶體立方體之間的多個間隙。在一些實施例中，在所述結構中，所述底部填料包括位於所述第一半導體晶粒的所述後表面的一部分上方的第二懸垂部分，並且所述第二懸垂部分與所述翹曲控制圖案接觸。在一些實施例中，所述結構還包括基底，其中所述中介層電連接到所述基底並設置在所述基底與所述半導體裝置之間。

根據本公開的一些其他實施例，提供一種方法。提供包括多個第一半導體晶粒的半導體晶圓。將多個第二半導體晶粒設置在所述半導體晶圓上，使得所述多個第二半導體晶粒電連接到所述半導體晶圓的所述多個第一半導體晶粒。由形成在所述半導體晶圓上的第一絕緣包封體側向包封所述多個第二半導體晶粒。在所述半導體晶圓的後表面上形成多個翹曲控制圖案。將所述半導體晶圓單體化以形成多個半導體裝置，所述多個半導體裝置中的每一者包括所述多個第一半導體晶粒中的至少一個第一半導體晶粒、所述多個第二半導體晶粒中的至少一個第二半導體晶粒、以及所述多個翹曲控制圖案中的至少一個翹曲控制圖案。在一些實施例中，在所述方法中，通過刀片將所述半導體晶圓單體化以形成所述多個半導體裝置，並且在將所述半導體晶圓單體化時，所述多個翹曲控制圖案不與所述刀片接觸。在一些實施例中，所述方法還包括：將所述多個半導體裝置安裝在中介層晶圓上方；以及用第二絕緣包封體側向包封所述多個半導體裝置，其中所述第二絕緣包封體包括多個第一懸垂部分，所述多個第一懸垂部分中的每一者在所述多個第一半導體晶粒的一個的所述後表面的一部分上方延伸，並且所述多個第一懸垂部分與所述多個翹曲控制圖案的多個側壁接觸。在一些實施例中，所述方法還包括：在用所述第二絕緣包封體側向包封所述多個半導體裝置之前，在所述多個半導體裝置與所述中介層晶圓之間形成多個底部填料。在一些實施例中，在所述方法中，形成所述第二絕緣包封體包括：在所述中介層晶圓上方形成絕緣材料以覆蓋所述多個半導體裝置；以及部分移除所述絕緣材料以形成所述第二絕緣包封體並露出所述多個翹曲控制圖案。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。

100:半導體晶粒/第一半導體晶粒 110:第二半導體晶粒 110’:半導體晶粒 112、112’:半導體基底 114:半導體穿孔 116:介電層 120、120’:絕緣體穿孔 130:絕緣材料 130’:絕緣包封體 140:重佈線路結構 150:翹曲控制圖案 160:導電凸塊 170:中介層 172:穿孔 174:凸塊墊 176:導電端子 180:絕緣材料 182:絕緣包封體 182a:第一懸垂部分 190:記憶體立方體 200:基底 210:導電端子 A-A’、B-B’:截面線 BS1:第一接合結構 BS2:第二接合結構 C1:第一接合導體 C2:第二接合導體 C3:導體 D1:第一接合介電層 D2:第二接合介電層 DS1、DS2:側向距離 OP:第二懸垂部分 P:半導體元件 P1、P2:封裝結構 P3:CoWoS結構 SL1、SL2:切割道 UF1、UF2:底部填料 W1、W1’:半導體晶圓 W2:中介層晶圓

結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。圖1到圖7是示意性示出根據本公開一些實施例的製作系統積體電路（system on integrated circuit，SoIC）元件的製程流程的剖視圖。圖8到圖11是示意性示出根據本公開一些其他實施例的製作封裝結構的製程流程的剖視圖。圖12是示意性示出根據本公開一些其他實施例的封裝結構的俯視圖。圖13是示意性示出根據本公開一些替代實施例的沿著圖12所示的截面線A-A’切割的封裝結構的剖視圖。圖14是示意性示出根據本公開一些替代實施例的沿著圖12所示的截面線B-B’切割的封裝結構的剖視圖。圖15是示意性示出根據本公開一些其他實施例的基底上晶圓上晶片（Chip-on-Wafer-on-Substrate，CoWoS）結構的剖視圖。

100:半導體晶粒/第一半導體晶粒

110’:半導體晶粒

112’:半導體基底

114:半導體穿孔

116:介電層

120’:絕緣體穿孔

130’:絕緣包封體

140:重佈線路結構

150:翹曲控制圖案

160:導電凸塊

BS1:第一接合結構

BS2:第二接合結構

C1:第一接合導體

C2:第二接合導體

C3:導體

D1:第一接合介電層

D2:第二接合介電層

DS2:側向距離

P:半導體元件

Claims

一種半導體裝置，包括：第一半導體晶粒，包括主動表面及與所述主動表面相對的後表面；第二半導體晶粒，設置在所述第一半導體晶粒的所述主動表面上；絕緣包封體，設置在所述第一半導體晶粒的所述主動表面上並側向包封所述第二半導體晶粒；以及翹曲控制圖案，設置在所述第一半導體晶粒的所述後表面上並部分覆蓋所述后表面。