TWI835561B

TWI835561B - 電子封裝件及其封裝基板與製法

Info

Publication number: TWI835561B
Application number: TW112105615A
Authority: TW
Inventors: 陳盈儒; 呂士威; 陳敏堯; 張垂弘
Original assignee: 大陸商芯愛科技（南京）有限公司
Priority date: 2023-02-16
Filing date: 2023-02-16
Publication date: 2024-03-11
Also published as: TW202435402A; US20240282683A1; CN118538698A

Abstract

一種封裝基板，係於一包含第一介電層之線路結構之相對兩側上分別增設CTE較小之第二介電層及CTE較大之第三介電層，以避免該線路結構於兩側之間的CTE之差異變化過大，因而能避免該封裝基板發生翹曲之問題。

Description

電子封裝件及其封裝基板與製法

本發明係有關一種半導體封裝製程，尤指一種可防止於製程中翹曲之電子封裝件及其封裝基板與製法。

隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則朝高性能、高功能、高速化的研發方向。

目前應用於晶片封裝領域之技術繁多，例如晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組，亦或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。

圖1係為習知3D IC晶片堆疊之半導體封裝件1之剖面示意圖。如圖1所示，該半導體封裝件1之製法係先提供一矽中介板(Through Silicon interposer，簡稱TSI)10，該矽中介板10具有相對之置晶側10a與轉接側10b及連通該置晶側10a與轉接側10b之複數導電矽穿孔(Through-silicon via，簡稱TSV)100，且該置晶側10a上具有一電性連接該些導電矽穿孔100之線路重佈層(Redistribution layer，簡稱RDL)12；接著，將一半導體晶片11以其電極墊110 藉由複數焊錫凸塊111電性結合至該線路重佈層12上，並於該半導體晶片11與該矽中介板10之間填充底膠(underfill)112以包覆該些焊錫凸塊111，再形成一封裝膠體14於該矽中介板10上以包覆該半導體晶片11與底膠112；之後，將一封裝基板1a以其焊墊160藉由複數C4規格(Controlled Collapsed Chip Connection)之導電凸塊16電性結合於該導電矽穿孔100上，並於該矽中介板10與該封裝基板1a之間填充另一底膠17以包覆該些導電凸塊16；最後，於該封裝基板1a底側接置複數焊球19以外接一電路板(圖略)。

惟，習知半導體封裝件1中，該封裝基板1a需藉由該矽中介板10承載具有高密度電極墊110之半導體晶片11，且該封裝基板1a之焊墊160需藉由複數C4規格之導電凸塊16接置該矽中介板10，因而需增加製作該矽中介板10之繁瑣製程及需進行C4規格之導電凸塊16之特殊製程，導致該半導體封裝件1之製程難以簡化，且大幅增加製作成本。

再者，該封裝基板1a係為具有核心層及介電層之有機材質，其與該矽中介板10之熱膨脹係數(Coefficient of Thermal Expansion，簡稱CTE)不匹配(mismatch)，因而容易發生熱應力不均勻之情況，致使該封裝基板1a於熱循環(thermal cycle)時會大幅翹曲(warpage)，以致於發生植球狀況不佳(即該焊球19掉落)、焊球19不沾錫(non-wetting)或該封裝基板1a裂開等可靠度問題。

因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種封裝基板，係包括：線路結構，係具有相對之第一側與第二側，其中，該線路結構係包含至少一第一介電層及設於該第一介電層上之第一線路層，且該第一介電層係為味之素增層膜；第二介電層，係形成於該線路結構之第二側上，其中，該第二介電層之熱膨脹係數係小於該第一介電層之熱膨脹係數；第二線路層，係結合該第二介電層並電性連接該第一線路層；以及外接結構，係設於該線路結構之第一側上，其中，該外接結構係包含一形成於該第一介電層上之第三介電層、及嵌埋於該第三介電層中並電性連接該第一線路層之導電體，且該第一介電層之熱膨脹係數係小於該第三介電層之熱膨脹係數。

本發明亦提供一種封裝基板之製法，係包括：於一承載件之相對兩側分別設置一無核心層式線路結構，其中，該線路結構係具有相對之第一側與第二側，以令該線路結構以其第一側設於該承載件上，且該線路結構係包含至少一第一介電層及設於該第一介電層上之第一線路層，該第一介電層係為味之素增層膜；於各該線路結構之第二側上結合一第二介電層，以形成線路板體，其中，該第二介電層之熱膨脹係數係小於該第一介電層之熱膨脹係數；移除該承載件，以獲取多個該線路板體；將多個該線路板體以其第二介電層分別設於一支撐件之相對兩側，使各該線路結構之第一側朝外；於各該線路板體之線路結構之第一側上形成外接結構，且該外接結構係包含一形成於該第一介電層上之第三介電層、及嵌埋於該第三介電層中並電性連接該第一線路層之導電體，其中，該第一介電層之熱膨脹係數係小於該第三介電層之熱膨脹係數；移除該支撐件，以外露該第二介電層；以及形成第二線路層於該第二介電層上，且該第二線路層電性連接該第一線路層。

前述之封裝基板及其製法中，該第二線路層上係形成有複數焊球。

前述之封裝基板及其製法中，該導電體係外露於該第三介電層，以令該導電體結合導電元件。

本發明又提供一種電子封裝件，係包括：前述之封裝基板；以及電子元件，係設於該外接結構上並電性連接該導電體。

本發明另提供一種電子封裝件之製法，係包括：提供一前述之封裝基板；以及將至少一電子元件設於該外接結構上，並使該電子元件電性連接該導電體。

前述之電子封裝件及其製法中，該電子元件係藉由複數導電元件電性連接該導電體。

由上可知，本發明之電子封裝件及其封裝基板與製法，主要藉由該外接結構之設計，以取代習知矽中介板，故相較於習知技術，該電子封裝件可實現簡化製程及降低製作成本之目的。

再者，該封裝基板之各分層之CTE之配置係採漸增或漸減，即該線路結構之第二側係配置CTE最小之第二介電層，該線路結構之第一側係配置CTE最大之第三介電層，以避免該線路結構於第一側與第二側之間的CTE之差異變化過大，因而能避免該封裝基板發生翹曲之問題，故相較於習知技術，當該電子封裝件經多道環境溫度變化之製程後，能有效避免該電子封裝件發生形變與翹曲之情況，以避免該焊球發生脫離或碎裂等問題。

1:半導體封裝件

1a:封裝基板

10:矽中介板

10a:置晶側

10b:轉接側

100:導電矽穿孔

11:半導體晶片

110,300,400:電極墊

111:焊錫凸塊

112,17:底膠

12:線路重佈層

14:封裝膠體

16:導電凸塊

160:焊墊

19,29:焊球

2:封裝基板

2a:線路板體

21:線路結構

21a:第一側

21b:第二側

211:第一線路層

212:第一介電層

22:第二介電層

23:第二線路層

23a:電性接觸墊

230:金屬層

24:外接結構

240:第三介電層

241:導電體

25:絕緣保護層

250:開孔

26:導電元件

3:電子封裝件

30,40:電子元件

30a:作用面

30b:非作用面

50:電路板

8:支撐件

9:承載件

90:板體

91:剝離層

92:金屬層

h:高度差

d:凸出高度

t1,t2:厚度

圖1係為習知半導體封裝件之製法之剖視示意圖。

圖2A至圖2H係為本發明之封裝基板之製法之剖面示意圖。

圖3係為圖2H之後續製程之剖面示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2H係為本發明之封裝基板2之製法之剖面示意圖。

如圖2A所示，提供一承載件9，以於該承載件9之相對兩側上分別對稱形成一線路結構21。

於本實施例中，該承載件9係為暫時性載板，其可為相對兩側具有金屬層之板材，如銅箔基板，其板體90之表面上係具有金屬層92，並於該金屬層92上藉由剝離層91結合該線路結構21。

再者，各該線路結構21係為無核心層式(coreless)，其定義有相對之第一側21a及第二側21b，且該線路結構21以其第一側21a結合於該剝離層91上。

又，該線路結構21係包含複數第一介電層212、及複數形成於各該第一介電層212上之第一線路層211，以令該線路結構21之部分第一線路層211外露於該第二側21b之第一介電層212。例如，該第一線路層211係採用線路重佈層(Redistribution layer，簡稱RDL)規格，且該第一介電層212係為味之素增層膜(Ajinomoto build-up film，簡稱ABF)之介電材，其熱膨脹係數(Coefficient of Thermal Expansion，簡稱CTE)為13至17ppm/℃。

另外，採用增層法(build-up process)以電鍍金屬(如銅材)或其它方式製作該第一線路層211，其線寬/線距(L/S)約為10/10微米(um)。應可理解地，利用增層法，該些線路結構21可依需求設計該第一介電層212之層數，以製作所需層數之第一線路層211。

因此，藉由不含玻纖之介層材料作為第一介電層212(如ABF材)，其因無玻纖之限制，而有利於形成更細小雷射盲孔(垂直線路)或更小之細線路/細間距(L/S)之佈線(即該第一線路層211)，以增加佈線密度。

如圖2B所示，以壓合方式於各該線路結構21上分別形成一第二介電層22，以形成一線路板體2a。

於本實施例中，該第二介電層22上係形成有一極薄之金屬層230，其厚度約至多3微米。例如，形成該第二介電層22之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、具玻纖之預浸材(Prepreg，簡稱PP)或其它等介電材。

再者，若該第二介電層22為PP材，其CTE為10ppm/℃，係小於該第一介電層212(ABF層)之CTE，且該第二介電層22(PP層)之厚度t2係大於該第一介電層212(ABF層)之厚度t1。

如圖2C所示，藉由該剝離層91分開該承載件9與該線路板體2a，以獲取多個線路板體2a，且外露出該線路結構21之第一側21a。

如圖2D所示，提供一支撐件8，以於該支撐件8之相對兩側上分別對稱結合該線路板體2a。接著，如圖2E所示，於該線路板體2a上形成一外接結構24。

於本實施例中，該支撐件8係為熱解式薄膜(Thermal release film)，且該線路板體2a係以其第二介電層22上之金屬層230壓合於該支撐件8上，使該線路結構21之第一側21a朝外。

再者，該外接結構24係包含一形成於該第一介電層212上之第三介電層240、及結合該第三介電層240之導電體241，以令該導電體241電性連接該第一線路層211。例如，採用圖案化製程製作該外接結構24，以於該第三介電層240中利用曝光顯影方式形成複數開口，再將該導電體241電鍍形成於該些開口中，故該導電體241可為RDL規格之銅柱並嵌埋於該第三介電層240中，使該導電體241之表面齊平或低於該第三介電層240之表面。

又，形成該第三介電層240之材質係為感光性(Photosensitive)材質，如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)或其它等感光性介電材，且該導電體241之線寬/線距(L/S)約為2/2至5/5微米(um)。

另外，形成該第三介電層240之材質與形成該第二介電層22之材質係不相同。例如，該第三介電層240為感光性PI材，其CTE為30~35ppm/℃，係大於該第一介電層212(ABF層)之CTE。

如圖2F所示，加熱該支撐件8，以令該支撐件8與該金屬層230分開。

如圖2G所示，藉由該金屬層230進行圖案化佈線製程，以於該第二介電層22上形成第二線路層23。

於本實施例中，可將如乾膜(dry film)之圖案化阻層(圖略)分別設於該金屬層230與該第三介電層240上，再將該金屬層230作為晶種層(seed layer)以電鍍銅材於該阻層中之金屬層230上，供作為該第二線路層23，之後移除該些阻層及其下之金屬層230。

再者，採用蝕刻方式移除該金屬層230時，可微蝕刻移除該導電體241之部分材質，使該導電體241之表面低於該第三介電層240之表面，如圖所示之高度差h約為3微米。

又，使用較厚之第二介電層22，使該第二線路層23之線寬/線距(L/S)大於50/50微米。

如圖2H所示，於該第二介電層22上形成一如防焊材之絕緣保護層25，且於該導電體241上形成複數如焊錫凸塊(錫膏)之導電元件26，以獲取該封裝基板2。

於本實施例中，該絕緣保護層25係具有複數外露出該第二線路層23之開孔250，使該第二線路層23之外露部分作為電性接觸墊23a。

再者，因該導電體241之表面低於該第三介電層240之表面，使該導電元件26能卡入該第三介電層240中並凸出該第三介電層240，如凸出高度d為1至5微米。

另外，如圖3所示，於後續製程中，該封裝基板2可藉由該導電元件26接置至少一電子元件30,40，以獲取電子封裝件3，且該封裝基板2可以其電性接觸墊23a藉由複數焊球29接置一電路板50。例如，該封裝基板2使用低溫型錫膏(Low temperature solder paste)作為該焊球29，故該焊球29之回焊溫度低於該導電元件26之回焊溫度。

所述之電子元件30,40係係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容或電感。例如，若該電子元件30為半導體晶片，其具有相對之作用面30a與非作用面30b，該作用面30a係具有複數電極墊300，其以作用面30a朝下方式(如覆晶方式)透過該些導電元件26電性連接該電極墊300與導電體241。或者，若該電子元件40為被動元件，其電極墊400透過該些導電元件26電性連接該導電體241。

進一步，藉由該導電元件26凸出該第三介電層240，以利於該電子元件30,40對位，且因使用錫膏作為該導電元件26，故當於該封裝基板2上接置該電子元件30,40時，該導電元件26經回焊後會局部蒸發，以縮減該電子元件30,40與該第三介電層240之間的距離，甚至兩者靠合，以利於薄化該電子封裝件3。

因此，本發明之製法主要藉由該外接結構24之設計，以取代習知矽中介板，因而能省略習知矽中介板及C4規格之導電凸塊等配置，故相較於習知技術，該電子封裝件3能實現簡化製程及降低製作成本之目的。

再者，該封裝基板2之各分層(即該第一介電層212、該第二介電層22與該第三介電層240)之CTE之配置係由該焊球29朝該導電元件26之方向漸增，即該第二介電層22之CTE最小，該第一介電層212之CTE居次，而該第三介電層240之CTE最大，以避免該線路結構21於第一側21a與第二側21b之間的CTE 之差異變化過大，因而能避免該封裝基板2發生翹曲之問題，故相較於習知技術，當該電子封裝件3經多道環境溫度變化之製程後，能有效避免該電子封裝件3發生形變與翹曲之情況，以避免該焊球29發生脫離或碎裂等問題。

又，藉由熱解式薄膜(Thermal release film)作為該支撐件8，以於該支撐件8之相對兩側分別配置該線路結構21，以利於量產。

另外，該外接結構24藉由感光性PI材作為該第三介電層240，以利於形成高密度及小尺寸之複數開口，故該導電體241能符合高密度及小尺寸之陣列排設需求。

本發明亦提供一種封裝基板2，係包括：一無核心層式線路結構21、第二介電層22、第二線路層23以及一外接結構24。

所述之線路結構21係具有相對之第一側21a與第二側21b，其中，該線路結構21係包含至少一第一介電層212及設於該第一介電層212上之第一線路層211，且該第一介電層212係為味之素增層膜。

所述之第二介電層22係形成於該線路結構21之第二側21b上，其中，該第二介電層22之熱膨脹係數係小於該第一介電層212之熱膨脹係數。

所述之第二線路層23係結合該第二介電層22並電性連接該第一線路層211。

所述之外接結構24係設於該線路結構21之第一側21a上，其中，該外接結構24係包含一形成於該第一介電層212上之第三介電層240、及嵌埋於該第三介電層240中並電性連接該第一線路層211之導電體241，且該第一介電層212之熱膨脹係數係小於該第三介電層240之熱膨脹係數。

於一實施例中，該第二線路層22上係形成有複數焊球29。

於一實施例中，該導電體241係外露於該第三介電層240，以令該導電體241結合導電元件26。

本發明另提供一種電子封裝件3，係包括：該封裝基板2以及至少一設於該外接結構24上並電性連接該導電體241之電子元件30,40。

於一實施例中，該電子元件30,40係藉由複數導電元件26電性連接該導電體241。

綜上所述，本發明之電子封裝件及其封裝基板與製法，係藉由該外接結構之設計，以省略習知矽中介板及C4規格之導電凸塊等之配置，故該電子封裝件能實現簡化製程及降低製作成本之目的。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。