TWI886921B - 電子封裝件及其製法 - Google Patents

Abstract

一種電子封裝件及其製法，主要於具有凹槽及穿孔之承載結構上形成線路結構，且將複數導電柱設於該複數穿孔中以電性連接該線路結構，並將電子元件設於該凹槽中以電性連接該線路結構，之後將佈線結構設於該承載結構上以電性連接該複數導電柱，其中，該承載結構為半導體材質之板體，可簡化製程並降低翹曲問題。

Description

電子封裝件及其製法

本發明係有關一種半導體裝置，尤指一種電子封裝件及其製法。

隨著近年來可攜式電子產品的蓬勃發展，各類相關產品逐漸朝向高密度、高性能以及輕、薄、短、小之趨勢而走，各式樣封裝堆疊(package on package，簡稱PoP)製程也因而配合推陳出新，以期能符合輕薄短小與高密度的要求。

圖1係為習知半導體封裝件1之剖面示意圖，其主要在一線路結構10上形成複數導電柱13，並將至少一半導體晶片11以其非作用面11b藉由置晶膠層18設於該線路結構10上，且該半導體晶片11之作用面11a上具有複數導電凸塊12，再以封裝膠體15包覆該半導體晶片11與該些導電柱13。接著，形成一佈線結構16於該封裝膠體15上，以令該佈線結構16電性連接該些導電柱13與該導電凸塊12，使該佈線結構16上可形成複數如C4規格之導電元件17及其它被動元件14。另於該線路結構10上形成複數銲球19，以令該些銲球19電性連接該線路結構10。

惟，習知半導體封裝件1中，該封裝膠體15與半導體晶片11之間的熱膨脹係數(Coefficient of thermal expansion，簡稱CTE)不匹配(mismatch)，容易發生熱應力不均勻之情況，致使熱循環(thermal cycle)時，容易造成該封裝膠體15發生翹曲，導致該半導體封裝件1(尤其是半導體晶片11)發生破裂(Crack)情形，且該置晶膠層18容易發生脫層(peeling)之問題，甚至使該封裝膠體15於製程中產生氣泡(void)之問題。

再者，習知半導體封裝件1之製法中，於較先製程設置半導體晶片11，故該半導體晶片11需經歷封裝膠體15製作、佈線結構16(如RDL規格)及C4規格之導電元件17等高溫熱製程，使該半導體晶片11會受到熱傷害，如熱能積存(thermal budget)，且傷害逐次累積增加，因而容易超過半導體晶片11負荷，導致半導體晶片11產生異常、甚至損毀，進而發生產品可靠度問題。

又，於該線路結構10上直接製作該導電柱13，需藉由曝光顯影及電鍍等繁雜製程，因而不利於降低該半導體封裝件1之製作成本。

因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：承載結構，係具有相對之第一表面與第二表面，其中，該承載結構係具有至少一凹槽及複數連通該第一表面與第二表面之穿孔，且該凹槽底面形成有複數凹部，以令該凹槽藉由該凹部連通該第一表面與第二 表面；線路結構，係設於該承載結構之第一表面上並外露於該凹部與該穿孔；複數導電柱，係設於該複數穿孔中且電性連接該線路結構；電子元件，係設於該凹槽中且電性連接該線路結構；以及佈線結構，係設於該承載結構之第二表面上且電性連接該複數導電柱。

本發明亦提供一種電子封裝件之製法，係包括：提供一承載結構，其具有相對之第一表面與第二表面，其中，該承載結構之第二表面上係具有至少一凹槽；形成線路結構於該承載結構之第一表面上；於該承載結構之第二表面上形成複數連通該第一表面與第二表面之穿孔，且於該凹槽底面上形成複數凹部；於該穿孔中形成複數電性連接該線路結構之導電柱，並將至少一電子元件設於該凹槽，且該電子元件電性連接該線路結構；以及形成佈線結構於該承載結構之第二表面上，且令該佈線結構電性連接該複數導電柱。

前述之電子封裝件及其製法中，該承載結構係為半導體材質之板體。

前述之電子封裝件及其製法中，該電子元件係為半導體晶片。例如，該電子元件係具有相對之作用面與非作用面，且以其作用面電性連接該線路結構，並使該電子元件與該佈線結構之間無膠材。進一步，該電子元件係接觸該佈線結構。

前述之電子封裝件及其製法中，該凹槽中係設置複數該電子元件。例如，該凹槽中之複數該電子元件係相互垂直堆疊並電性連接該佈線結構。或者，該凹槽中之複數該電子元件相互交錯堆疊。甚至於，該凹槽中之一該電子元件上係堆疊有複數該電子元件。

前述之電子封裝件及其製法中，該線路結構上係形成有導電元件。

由上可知，本發明之電子封裝件及其製法中，主要藉由該承載結構之設計，以將該電子元件設於該凹槽中，使該承載結構包覆該電子元件，因而有利於分散熱應力，故相較於習知技術，本發明於熱循環時，不僅可避免習知置晶膠層脫層(peeling)及封裝膠體產生氣泡(void)等問題，且該承載結構不易發生翹曲之問題，因而可避免發生該電子封裝件或電子元件碎裂之問題。

再者，本發明之製法係先製作線路結構及導電元件，再設置電子元件，故相較於習知技術，本發明可避免該電子元件於製程中受到RDL製程及導電元件所產生的熱積存之損傷，以利於提高製程及產品可靠度。

又，本發明之製法利用雷射方式於該承載結構上形成穿孔以製作該導電柱，故相較於習知技術，本發明之製法有效簡化製程，因而可有利於降低該電子封裝件之製作成本。

1:半導體封裝件

10,20:線路結構

11:半導體晶片

11a,21a,31a:作用面

11b,21b,31b:非作用面

12,22:導電凸塊

13,23:導電柱

14:被動元件

15:封裝膠體

16,26:佈線結構

17,27:導電元件

18:置晶膠層

19:銲球

2,3a,3b,3c:電子封裝件

200:介電層

201:線路層

203:絕緣保護層

21,31,41,51:電子元件

210,310:電極墊

212:底膠

220:凹部

230:穿孔

24:輔助功能元件

25:承載結構

25a:第一表面

25b:第二表面

250:凹槽

260:絕緣層

261:佈線層

262:電性接觸墊

29:導電材

圖1係為習知半導體封裝件之剖視示意圖。

圖2A至圖2E係為本發明之電子封裝件之製法之剖視示意圖。

圖3A、圖3B及圖3C係為圖2E之其他實施例之剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2E係為本發明之電子封裝件2之製法之剖視示意圖。

如圖2A所示，於一承載結構25上形成一線路結構20。

於本實施例中，該承載結構25係例如為半導體材質(如矽或玻璃)之板體，其具有相對之第一表面25a與第二表面25b，以令該線路結構20形成於該承載結構25之第一表面25a上。

再者，該線路結構20係為無核心層式(coreless)，其包含複數介電層200與設於該介電層200上之線路層201，如線路重佈層 (Redistribution layer，簡稱RDL)規格。例如，形成該線路層201之材質係為銅，且形成該介電層200之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材。

又，於該線路結構20之最外側之線路層201上形成複數如銲錫材料之導電元件27，如C4規格。例如，可形成一如防銲層之絕緣保護層203於該介電層200上，且於該絕緣保護層203上形成複數開孔，以令該線路層201外露出該些開孔，俾供結合該複數導電元件27。

另外，於該線路結構20之最外側線路層201上可接置至少一輔助功能元件24，如被動元件。

如圖2B所示，薄化該承載結構25之第二表面25b。

如圖2C所示，於該承載結構25之第二表面25b上形成至少一凹槽250及複數連通該第一表面25a與第二表面25b之穿孔230，且於該凹槽250底面上形成複數凹部220。

於本實施例中，該凹槽250係未貫穿該承載結構25，且該凹部220係貫穿該承載結構25，以令該線路結構20之線路層201外露於該凹部220及該穿孔230。例如，可藉由雷射或其它方式形成該凹槽250，使該凹槽250未貫穿該承載結構25，且可藉由雷射或其它方式形成該凹部220及該穿孔230。

如圖2D所示，於該穿孔230中之線路結構20上形成複數電性連接該線路層201之導電柱23，並將至少一電子元件21藉由複數置放 於該凹部220中之導電凸塊22而設於該凹槽250中，使該電子元件21接觸該承載結構25。

所述之導電柱23係以電鍍方式形成於外露出該穿孔230之該線路層201上以電性連接該線路層201。形成該導電柱23之材質係為例如銅之金屬材或銲錫材。

所述之電子元件21係為主動元件、被動元件或其二者組合等，其中，該主動元件為半導體晶片、且該被動元件為電阻、電容或電感。

於本實施例中，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，且以其作用面21a之電極墊210藉由複數如銅柱、銲錫球等之導電凸塊22採用面下(face down)之覆晶方式設於該線路層201上並電性連接該線路層201，並以底膠212包覆該些導電凸塊22。

又，可進行整平製程。例如，藉由研磨方式，移除該導電柱23之部分材質、該電子元件21之部分材質與該承載結構25之部分材質，使該導電柱23之端面、該電子元件21之非作用面21b與該承載結構25之第二表面25b共平面(或相互齊平)。

如圖2E所示，形成一佈線結構26於該承載結構25之第二表面25b上，且令該佈線結構26電性連接該些導電柱23。

於本實施例中，該佈線結構26係包括複數絕緣層260、及設於該絕緣層260上之複數扇出型佈線層261，如RDL規格，且最外層之絕緣層260可作為防銲層，以令最外層之佈線層261部分外露出該防銲層，供作為電性接觸墊262，並可於該電性接觸墊262上設置導電材29。後續 可於該佈線結構26上藉由導電材29(銲錫材料)接置及電性連接一如雙倍數據率(Double Data Rate，簡稱DDR)同步動態隨機存取記憶體結構之封裝模組(圖略)。例如，形成該佈線層261之材質係為銅，且形成該絕緣層260之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)或其它等之介電材。

於後續製程中，該電子封裝件2可藉由該些導電元件27接置一如電路板之電子裝置(圖略)上。

因此，本發明之製法主要藉由半導體材質之板體作為該承載結構25之設計，以將該電子元件21設於該凹槽250中，使該承載結構25包覆該電子元件21，因而該承載結構25與該電子元件21之間的熱膨脹係數(CTE)相匹配，進而有利於分散熱應力，故相較於習知技術，本發明之製法於熱循環(thermal cycle)時，不僅能避免習知置晶膠層脫層(peeling)及封裝膠體產生氣泡(void)等問題，且該承載結構25不易發生翹曲之問題，因而能避免發生該電子封裝件2或電子元件21碎裂、導電元件27掉落而電性斷路、導電元件27不沾錫(non-wetting)或線路結構20(或佈線結構26)脫層等可靠度問題，進而能提升應用該電子封裝件之終端電子產品(如電腦、手機等)之可靠度問題。

再者，本發明之製法係先製作線路結構20及C4規格之導電元件27，再設置電子元件21，故相較於習知技術(先設置半導體晶片，再製作佈線結構及C4規格之導電元件)，本發明能避免該電子元件21(或半導體晶片)於製程中受到RDL製程及導電元件27所產生的熱積存之損傷，以利於提高製程及產品可靠度。

又，本發明之製法利用雷射方式於該承載結構25上形成穿孔230以製作該導電柱23，故相較於習知曝光顯影及電鍍等繁雜製程，本發明之製法有效簡化製程，因而有利於降低該電子封裝件2之製作成本。

另外，於其它實施例中，如圖3A所示之電子封裝件3a，該凹槽250中可放置複數個電子元件21,31，以令該複數電子元件21,31相互垂直堆疊於該凹槽250中，其中，上下方之電子元件21,31係為主動元件、被動元件或其二者組合等。例如，該電子元件21,31係為半導體晶片，其具有相對之作用面21a,31a與非作用面21b,31b，且下方電子元件21以其作用面21a之電極墊210藉由複數如銅柱、銲錫球等之導電凸塊22採用面下(face down)之覆晶方式設於該線路層201上並電性連接該線路層201，並以底膠212包覆該些導電凸塊22，而上方電子元件31以其非作用面31b藉由如膠材之結合層黏貼於下方電子元件21之非作用面21b上，故上方電子元件31以其作用面31a之電極墊310電性連接該佈線結構26之佈線層361。

於其它實施例中，如圖3B所示之電子封裝件3b，該凹槽250中可放置複數個電子元件21,41，其下方電子元件21與上方電子元件41係相互交錯堆疊；或者，如圖3C所示之電子封裝件3c，該凹槽250中可放置複數個電子元件21,51，在下方之電子元件21上可錯位堆疊有複數電子元件51。

本發明係提供一種電子封裝件2,3a,3b,3c，係包括：一承載結構25、至少一(或複數)電子元件21,31,41,51、複數導電柱23、一線路結構20以及一佈線結構26。

所述之承載結構25係具有相對之第一表面25a與第二表面25b，其中，該承載結構25係具有至少一凹槽250及複數連通該第一表面25a與第二表面25b之穿孔230，且該凹槽250底面形成有複數凹部220，以令該凹槽250藉由該凹部220連通該第一表面25a與第二表面25b。

所述之線路結構20係設於該承載結構25之第一表面25a上並外露於該凹部220與該穿孔230。

所述之導電柱23係設於該複數穿孔230中且電性連接該線路結構20。

所述之電子元件21,31,41,51係設於該凹槽250中且電性連接該線路結構20並接觸該承載結構25。

所述之佈線結構26係設於該承載結構25之第二表面25b上且電性連接該導電柱23。

於一實施例中，該承載結構25係為半導體材質之板體。

於一實施例中，該電子元件21,31,41,51係為半導體晶片。例如，該電子元件21,31係具有相對之作用面21a,31a與非作用面21b,31b，且以其作用面21a電性連接該線路結構20，並使該電子元件21,31,41,51與該佈線結構26之間無膠材。進一步，該電子元件21,31,41,51係接觸該佈線結構26。

於一實施例中，該凹槽250中係設置複數該電子元件21,31,41,51。例如，該凹槽250中之複數該電子元件21,31係相互垂直堆疊並電性連接該佈線結構26。或者，該凹槽250中之複數該電子元件21,41 係相互交錯堆疊。甚至於，該凹槽250中，於電子元件21上可錯位堆疊有複數電子元件51。

於一實施例中，該線路結構20上係形成有導電元件27。

綜上所述，本發明之電子封裝件及其製法，係藉由該承載結構之設計，以將該電子元件設於該凹槽中，使該承載結構包覆該電子元件，因而有利於分散熱應力，故本發明於熱循環時，不僅能避免習知置晶膠層脫層(peeling)及封裝膠體產生氣泡(void)等問題，且該承載結構不易發生翹曲之問題，因而能避免發生該電子封裝件或電子元件碎裂之問題。

再者，本發明之製法係先製作線路結構及導電元件，再設置電子元件，故本發明能避免該電子元件(或半導體晶片)於製程中受到RDL製程及導電元件所產生的熱積存之損傷，以利於提高製程及產品可靠度。

又，本發明之製法利用雷射方式於該承載結構上形成穿孔以製作該導電柱，故本發明之製法有效簡化製程，因而有利於降低該電子封裝件2之製作成本。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2:電子封裝件

20:線路結構

21:電子元件

21a:作用面

21b:非作用面

210:電極墊

22:導電凸塊

23:導電柱

230:穿孔

24:輔助功能元件

25:承載結構

25a:第一表面

25b:第二表面

250:凹槽

26:佈線結構

260:絕緣層

261:佈線層

262:電性接觸墊

27:導電元件

29:導電材

Claims (20)

1. 一種電子封裝件，係包括：承載結構，係具有相對之第一表面與第二表面，並具有至少一凹槽及複數連通該第一表面與第二表面之穿孔，且該凹槽底面形成有複數凹部，以令該凹槽藉由該凹部連通該第一表面與第二表面；線路結構，係設於該承載結構之第一表面上並外露於該凹部與該穿孔；複數導電柱，係設於該複數穿孔中且電性連接該線路結構；電子元件，係設於該凹槽中並具有相對之作用面與非作用面，且該電子元件以其作用面電性連接該線路結構；以及佈線結構，係設於該承載結構之第二表面上且電性連接該複數導電柱。
2. 如請求項1所述之電子封裝件，其中，該承載結構係為半導體材質之板體。
3. 如請求項1所述之電子封裝件，其中，該電子元件係為半導體晶片。
4. 如請求項3所述之電子封裝件，其中，該電子元件與該佈線結構之間無膠材。
5. 如請求項4所述之電子封裝件，其中，該電子元件係接觸該佈線結構。
6. 如請求項1所述之電子封裝件，其中，該凹槽中係設置複數該電子元件。
7. 如請求項6所述之電子封裝件，其中，該凹槽中之複數該電子元件係相互垂直堆疊並電性連接該佈線結構。
8. 如請求項6所述之電子封裝件，其中，該凹槽中之複數該電子元件係相互交錯堆疊。
9. 如請求項6所述之電子封裝件，其中，該凹槽中之一該電子元件上係堆疊有複數該電子元件。
10. 如請求項1所述之電子封裝件，其中，該線路結構上係形成有導電元件。
11. 一種電子封裝件之製法，係包括：提供一具有相對之第一表面與第二表面且該第二表面上具有至少一凹槽之承載結構；形成線路結構於該承載結構之第一表面上；於該承載結構之第二表面上形成複數連通該第一表面與第二表面之穿孔，且於該凹槽底面上形成複數凹部；於該穿孔中形成複數電性連接該線路結構之導電柱，並將至少一電子元件設於該凹槽，該電子元件係具有相對之作用面與非作用面，且該電子元件以其作用面電性連接該線路結構；以及形成佈線結構於該承載結構之第二表面上，且令該佈線結構電性連接該複數導電柱。
12. 如請求項11所述之電子封裝件之製法，其中，該承載結構係為半導體材質之板體。
13. 如請求項11所述之電子封裝件之製法，其中，該電子元件係為半導體晶片。
14. 如請求項13所述之電子封裝件之製法，其中，該電子元件與該佈線結構之間無膠材。
15. 如請求項14所述之電子封裝件之製法，其中，該電子元件係接觸該佈線結構。
16. 如請求項11所述之電子封裝件之製法，其中，該凹槽中係設置複數該電子元件。
17. 如請求項16所述之電子封裝件之製法，其中，該凹槽中之複數該電子元件係相互垂直堆疊並電性連接該佈線結構。
18. 如請求項16所述之電子封裝件之製法，其中，該凹槽中之複數該電子元件係相互交錯堆疊。
19. 如請求項16所述之電子封裝件之製法，其中，該凹槽中之一該電子元件上係堆疊有複數該電子元件。
20. 如請求項11所述之電子封裝件之製法，其中，該線路結構上係形成有導電元件。

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