TW202201667A - 中介層及包括其的半導體封裝 - Google Patents

Abstract

本發明提供一種中介層及一種包含其的半導體封裝。中介層包含基底層，所述基底層包含彼此相對的第一表面及第二表面。互連結構安置於第一表面上。互連結構包含金屬互連圖案及包圍金屬互連圖案的絕緣層。第一下部保護層安置於第二表面上。多個下部導電接墊安置於第一下部保護層上。多個貫穿電極穿透基底層及第一下部保護層。多個貫穿電極將互連結構的金屬互連圖案電連接至下部導電接墊。絕緣層及第一下部保護層中的至少一者具有壓縮應力。第一下部保護層的厚度在絕緣層的厚度的約13%至約30%的範圍內。

Description

中介層及包括其的半導體封裝

本發明概念是關於一種中介層及一種包含其的半導體封裝，且更特定言之，是關於一種控制翹曲的中介層及一種包含所述中介層的半導體封裝。

隨著半導體晶圓（諸如矽晶圓）的大小增加，半導體晶圓可彎曲。舉例而言，當製造具有相對大大小的中介層時，或當半導體封裝製程利用中介層時，翹曲可由於形成中介層或半導體封裝的組件的熱膨脹（CTE）係數之間的差而出現於中介層及/或半導體封裝中。

本發明概念包含通過控制翹曲而具有增強可靠性的中介層，及包含所述中介層的半導體封裝。

根據本發明概念的例示性實施例，中介層包含基底層，所述基底層包含彼此相對的第一表面及第二表面。互連結構安置於基底層的第一表面上。互連結構包含金屬互連圖案及包圍金屬互連圖案的絕緣層。第一下部保護層安置於基底層的第二表面上。多個下部導電接墊安置於第一下部保護層上。多個貫穿電極穿透基底層及第一下部保護層。多個貫穿電極經組態以將互連結構的金屬互連圖案電連接至多個下部導電接墊。絕緣層及第一下部保護層中的至少一者具有壓縮應力。第一下部保護層的厚度在絕緣層的厚度的約13%至約30%的範圍內。

根據本發明概念的例示性實施例，中介層包含基底層，所述基底層包含彼此相對的第一表面及第二表面。互連結構安置於基底層的第一表面上。互連結構包含金屬互連圖案及包圍金屬互連圖案的絕緣層。第一下部保護層安置於基底層的第二表面上。多個下部導電接墊安置於第一下部保護層上。多個貫穿電極穿透基底層及第一下部保護層。多個貫穿電極經組態以將互連結構的金屬互連圖案電連接至多個下部導電接墊。導電虛設圖案安置於第一下部保護層上。導電虛設圖案與多個下部導電接墊及多個貫穿電極分離。

根據本發明概念的例示性實施例，半導體封裝包含基底層，所述基底層包含彼此相對的第一表面及第二表面。互連結構安置於基底層的第一表面上，且包含金屬互連圖案及包圍金屬互連圖案的絕緣層。絕緣層具有壓縮應力。第一半導體裝置及第二半導體裝置安裝在互連結構上且經組態以電連接至金屬互連圖案。第一下部保護層安置於基底層的第二表面上。第一下部保護層具有壓縮應力。多個下部導電接墊安置於第一下部保護層上。多個貫穿電極穿透基底層及第一下部保護層。多個貫穿電極經組態以將互連結構的金屬互連圖案電連接至多個下部導電接墊。第二下部保護層安置於第一下部保護層及多個下部導電接墊上。第二下部保護層接觸多個下部導電接墊的側表面及第一下部保護層且具有在第二下部保護層中界定的開口。多個連接端子經由第二下部保護層的開口連接至多個下部導電接墊。封裝基板連接至多個連接端子。絕緣層及第一下部保護層中的每一者包含無機材料。第二下部保護層包含有機材料。

在下文中，將參考隨附圖式詳細地描述本發明概念的一或多個例示性實施例。圖式中的相同圖式元件符號表示相同元件，且將省略其描述。

圖1A至圖3B為根據本發明概念的例示性實施例的中介層的翹曲的控制方法的概念性橫截面圖。

圖1A及圖1B為第一中介層10根據溫度改變的翹曲的概念性橫截面圖。圖1A說明具有第一溫度的第一中介層10，且圖1B說明具有第二溫度的第一中介層10。第二溫度高於第一溫度。舉例而言，在例示性實施例中，第一溫度可在約20℃至約25℃的範圍內，且第二溫度可在約100℃至約400℃的範圍內。然而，本發明概念的例示性實施例不限於此。

參考圖1A及圖1B的例示性實施例，第一中介層10可包含基底層110。在例示性實施例中，基底層110可包含由半導體材料、玻璃、陶瓷或塑膠中選出的至少一種材料。在例示性實施例中，基底層110可包含包含矽（Si）的矽晶圓，諸如結晶矽、多晶矽或非晶矽。基底層110可為實質上平坦的（例如，具有實質上在水平方向（諸如X方向及/或Y方向）上延伸的上部表面）且可包含彼此相對的第一表面111及第二表面113。舉例而言，如圖1A的例示性實施例中所展示，第一表面111可為基底層110的上部表面且第二表面113可為基底層110的下部表面。第一表面111及第二表面113可在Z方向上彼此間隔開，所述Z方向為基底層110的厚度方向。

第一中介層10可包含安置於基底層110的第一表面111上的互連結構120。舉例而言，互連結構120可具有後段製程（back-end-of-line；BEOL）結構。互連結構120可包含安置於基底層110的第一表面111上的絕緣層123及由絕緣層123包圍的金屬互連圖案121。

第一中介層10可包含安置於基底層110的第二表面113上的第一下部保護層140及安置於第一下部保護層140上的多個下部導電接墊150。下部導電接墊150可經由穿透基底層110及第一下部保護層140的貫穿電極130電連接至金屬互連圖案121。

第一中介層10可包含安置於第一下部保護層140及下部導電接墊150上的第二下部保護層160。第二下部保護層160可覆蓋第一下部保護層140的下部表面及每一下部導電接墊150的局部部分。舉例而言，如圖1A的例示性實施例中所展示，第二下部保護層160可覆蓋下部導電接墊150的側表面，諸如下部導電接墊150的下部表面的橫向末端部分及下部導電接墊150的側壁。

如圖1A及圖1B的例示性實施例中所說明，第一中介層10的溫度改變可導致第一中介層10的翹曲。舉例而言，在將第一中介層10自第一溫度加熱至第二溫度時，第一中介層10可變形且可由於互連結構120的金屬互連圖案121的快速熱膨脹而自實質上平面（例如，平坦）形狀改變為朝上凸面形狀。

圖2A及圖2B為說明根據第二中介層20的溫度改變的翹曲的概念性橫截面圖。圖2A說明具有第一溫度的第二中介層20，且圖2B說明具有第二溫度的第二中介層20。圖2A及圖2B中的第一溫度及第二溫度可與圖1A及圖1B中的第一溫度及第二溫度相同。

參考圖2A及圖2B的例示性實施例，第二中介層20的下部導電接墊151的總體積大於圖1A及圖1B的例示性實施例中所展示的第一中介層10的下部導電接墊150的總體積。

在例示性實施例中，第二中介層20的下部導電接墊151的總體積可類似於金屬互連圖案121的總體積。舉例而言，在例示性實施例中，第二中介層20的下部導電接墊151的總體積可在金屬互連圖案121的總體積的約70%至約100%的範圍內。

在將第二中介層20自第一溫度加熱至更高的第二溫度時，金屬互連圖案121的熱膨脹導致第一翹曲以使第二中介層20自實質上平面（例如，平坦）形狀改變為朝上凸面形狀，且下部導電接墊151的熱膨脹可導致第二翹曲以使第二中介層20自實質上平面（例如，平坦）形狀改變為朝下凸面形狀。由下部導電接墊151的熱膨脹導致的第二翹曲及由金屬互連圖案121的熱膨脹導致的第一翹曲在相反方向上起作用。因此，第二翹曲可消除或減小第一翹曲。舉例而言，由圖2B的例示性實施例中的第二中介層20的翹曲導致的朝上凸面形狀的角度可小於由圖1B的例示性實施例中的第一中介層120的翹曲導致的朝上凸面形狀的角度。

圖3A及圖3B為說明根據第三中介層30的溫度改變的翹曲的概念性橫截面圖。圖3A說明具有第一溫度的第三中介層30，且圖3B說明具有第二溫度的第三中介層30。圖3A及圖3B中的第一溫度及第二溫度可與圖1A及圖1B中的第一溫度及第二溫度相同。

參考圖3A及圖3B的例示性實施例，第三中介層30基於具有壓縮應力的第三中介層30的絕緣層124及第一下部保護層141中的至少一者而不同於圖2A及圖2B的例示性實施例中的第二中介層20。舉例而言，如圖3A的例示性實施例中所展示，第三中介層30可具有施加在絕緣層124及第一下部保護層141兩者上的壓縮應力，使得當施加第一溫度時，第三中介層30具有朝下凸面的形狀。

絕緣層124及第一下部保護層141可各自為壓縮應力施加至的材料層。因此，絕緣層124及第一下部保護層141可具有壓縮應力。在例示性實施例中，絕緣層124及第一下部保護層141可具有藉由執行電漿增強型化學氣相沈積（Plasma-Enhanced Chemical Vapor Deposition；PECVD）製程施加的壓縮應力。在例示性實施例中，絕緣層124及第一下部保護層141可包含無機絕緣材料。舉例而言，在例示性實施例中，絕緣層124及第一下部保護層141可包含氧化矽、氮化矽或其組合。

絕緣層124及/或第一下部保護層141可提供與在第三中介層30中產生的張應力相對的壓縮應力。壓縮應力在與張應力相對的方向上起作用，且當張應力具有正值時，壓縮應力具有負值。通常，金屬互連圖案121及包含金屬的下部導電接墊151具有張應力，且由絕緣層124及第一下部保護層141提供的壓縮應力可消除或減小在金屬互連圖案121及下部導電接墊151中產生的張應力。

由金屬互連圖案121及下部導電接墊151提供的張應力可使得第三中介層30因其而變形的第三翹曲為朝上凸面的，且由絕緣層124及第一下部保護層141提供的壓縮應力可使得第三中介層30因其而變形的第四翹曲為朝下凸面的。由壓縮應力導致的第四翹曲及由張應力導致的第三翹曲在相反方向上延伸，且因此，由絕緣層124及第一下部保護層141所提供的壓縮應力導致的第四翹曲可消除或減小由金屬互連圖案121及下部導電接墊151所提供的張應力導致的第三翹曲。舉例而言，如圖3A及圖3B的例示性實施例中所展示，第三中介層30可具有當施加第一溫度時由於絕緣層124及/或第一下部保護層141所提供的壓縮應力而朝下凸面的形狀。當將第三中介層30加熱至第二溫度時，金屬互連圖案121及下部導電接墊151所提供的張應力使得第三中介層30變形為朝上凸面形狀。然而，第三中介層30上的張應力由第三中介層30上的壓縮應力消除，使得第三中介層30在第二溫度下具有實質上平坦的形狀。

圖4為展示根據圖1A至圖3B的例示性實施例的第一中介層10至第三中介層30的溫度改變的翹曲改變的曲線圖。在下文中，參考圖4以及圖1A至圖3B，將描述根據第一中介層10至第三中介層30的溫度改變的翹曲改變。

在圖4的曲線圖中，水平軸線指示中介層的溫度，且豎直軸線指示中介層中導致的翹曲的大小。為解釋方便起見，當中介層變形為朝上凸面（例如，中介層的中心部分相對於中介層的橫向邊緣變形為朝上凸面）時，將中介層中產生的翹曲界定為具有正值。當中介層變形為朝下凸面（例如，中介層的中心部分相對於中介層的橫向邊緣變形為朝下凸面）時，將中介層中產生的翹曲界定為具有負值。當中介層為平面（例如，平坦）時，將中介層中產生的翹曲的值界定為零（0）。

參考圖1A、圖1B以及圖4的例示性實施例，在將第一中介層10自第一溫度T1加熱至第二溫度T2時，互連結構120的金屬互連圖案121熱膨脹。由於金屬互連圖案121的熱膨脹，第一中介層10可變形為朝上凸面。隨著第一中介層10的溫度升高，第一中介層10的翹曲可逐漸增大。

舉例而言，如圖4中所說明，第一中介層10的翹曲可在第一溫度T1下具有負值。第一中介層10的翹曲可根據溫度升高而逐漸增大且可在第二溫度T2下具有正值。舉例而言，如圖4的例示性實施例中所展示，第一中介層10可在第二溫度T2下具有大致300的正值。

參考圖2A、圖2B以及圖4的例示性實施例，藉由調整金屬互連圖案121的總體積與下部導電接墊151的總體積的比率，可調整根據溫度改變的翹曲的範圍。舉例而言，藉由將下部導電接墊151的總體積調整為接近金屬互連圖案121的總體積，根據溫度改變的第二中介層20的翹曲的範圍可小於根據溫度改變的圖1A及圖1B的例示性實施例的第一中介層10的翹曲的範圍，如圖4的曲線圖中。

舉例而言，如圖4中所說明，第一中介層10的翹曲可在第一溫度T1下類似於第二中介層20的翹曲。然而，因為根據溫度升高的第二中介層20的翹曲的範圍小於第一中介層10的範圍，第二中介層20的翹曲的絕對值可在第二溫度T2下小於第一中介層10的翹曲的絕對值。舉例而言，由於第二中介層20在第二溫度T2下比第一中介層10更少變形，故相較於第一中介層10，第二中介層20可更有利於執行其中施加高溫的諸如晶片安裝製程的製程。

參考圖3A、圖3B以及圖4的例示性實施例，由於將壓縮應力施加至絕緣層124及第一下部保護層141，故可減小第三中介層30的翹曲。

舉例而言，如圖4中所說明，由於壓縮應力由絕緣層124及第一下部保護層141施加，故第三中介層30的翹曲的絕對值可在第一溫度T1下大於圖2A及圖2B的例示性實施例的第二中介層20的翹曲的絕對值。舉例而言，第三中介層30可在第一溫度T1下以比第二中介層20在第一溫度T1下更大的角度變形為具有朝下凸面的形狀。因此，第三中介層30可在第一溫度T1下具有約-140的負翹曲，然而第二中介層20在第一溫度T1下具有約-40的負翹曲。在將第二中介層20及第三中介層30自第一溫度T1加熱至第二溫度T2時，第二中介層20的翹曲的範圍幾乎類似於第三中介層30的翹曲的範圍，且因此，第三中介層30的翹曲的絕對值可在第二溫度T2下小於第二中介層20的翹曲的絕對值。舉例而言，第三中介層30可在第二溫度T2下具有約50的正翹曲，然而第二中介層在第二溫度T2下具有約150的正翹曲。由於第三中介層30在第二溫度T2下比第二中介層20更少變形，故相較於第二中介層20，第三中介層30可更有利於執行其中施加高溫的諸如晶片安裝製程的製程。

最近，隨著半導體封裝對提供具有高記憶體頻寬的系統的需求及對中介層的信號完整性及電源完整性的改良的需求增加，中介層的金屬互連圖案的體積已逐漸增大。隨著中介層的金屬互連圖案的體積增大，翹曲可由於隨著溫度升高提供的張應力而過度出現於中介層中。

然而，根據本發明概念的例示性實施例，中介層的翹曲可藉由調整（i）下部導電接墊151的總體積與金屬互連圖案121的總體積的比率及/或（ii）絕緣層124及第一下部保護層141的壓縮應力及厚度來控制。舉例而言，在預定的所有溫度段中，可調整下部導電接墊151的總體積與金屬互連圖案121的總體積的比率，且可調整施加至絕緣層124及第一下部保護層141的壓縮應力，使得中介層在預定溫度段中的翹曲可在預設範圍內（例如，在約-70微米與約+70微米之間）。由於可控制中介層的翹曲，可增強中介層的可靠性及包含中介層的半導體封裝的可靠性。

圖5為根據本發明概念的例示性實施例的中介層100的橫截面圖。圖6為根據本發明概念的例示性實施例的圖5的中介層100的放大部分的放大視圖。圖7為根據本發明概念的例示性實施例的下部導電接墊153的實例配置的平面圖。在下文中，為解釋方便起見，將省略或簡化上文對實質上相同元件提供的描述。

參考圖5至圖7的例示性實施例，中介層100可包含基底層110、互連結構120、貫穿電極130、第一下部保護層145、下部導電接墊153以及第二下部保護層160。

互連結構120可安置於基底層110的第一表面111上且可包含覆蓋基底層110的第一表面111的絕緣層125及由絕緣層125包圍的金屬互連圖案121，

在例示性實施例中，絕緣層125可包含壓縮應力施加至的無機絕緣材料。在例示性實施例中，絕緣層125可在電漿增強型化學氣相沈積（PECVD）製程之後具有壓縮應力。舉例而言，絕緣層125可包含氧化物及氮化物中的至少一者。舉例而言，在例示性實施例中，絕緣層125可包含氧化矽及氮化矽中的至少一者。為調整絕緣層125的壓縮應力，可調整用於形成絕緣層125的PECVD製程的製程條件及/或絕緣層125的厚度。

在例示性實施例中，絕緣層125的壓縮應力可在約150兆帕至約250兆帕的範圍內。

在例示性實施例中，絕緣層125在垂直於基底層110的第一表面111的Z方向上的厚度可在約8微米至約12微米的範圍內。舉例而言，在例示性實施例中，絕緣層125在第一方向上的厚度可為約10微米。

金屬互連圖案121可包含安置於絕緣層125中的不同水平高度（例如，與第一表面111在Z方向上的不同距離）處且形成多層結構的導電線圖案1211。金屬互連圖案121亦包含在絕緣層125中在豎直方向上延伸（例如，實質上在Z方向上延伸）的導通孔1213以將導電線圖案1211彼此電連接。圖5說明金屬互連圖案121包含形成四層結構的導電線圖案1211。然而，本發明概念的例示性實施例不限於此且安置於不同水平高度上的導電線圖案1211的數目可在其他例示性實施例中變化。舉例而言，金屬互連圖案121可包含形成具有兩個、三個或五個或大於五個層的多層結構的導電線圖案1211。在例示性實施例中，導電線圖案1211及導通孔1213可各自包含由鎢（W）、鋁（Al）以及銅（Cu）所組成的族群中選出的至少一種金屬。

第一下部保護層145可安置於基底層110的第二表面113上且覆蓋基底層110的第二表面113。第一下部保護層145可包含（例如，在Z方向上）彼此相對的上部表面及下部表面。第一下部保護層145的上部表面可直接接觸基底層110的下部表面，且第一下部保護層145的下部表面可直接接觸第二下部保護層160的上部表面及下部導電接墊153的上部表面。此外，第一下部保護層145可覆蓋自基底層110的第二表面113突出的貫穿電極130的側壁的部分。如圖5的例示性實施例中所展示，第一下部保護層145的下部表面可安置於與接觸下部導電接墊153的貫穿電極130的下部表面相同的水平高度處。

第一下部保護層145可包含壓縮應力施加至的無機絕緣材料。因此，第一下部保護層145可具有壓縮應力。在例示性實施例中，第一下部保護層145可具有根據PECVD製程施加的壓縮應力。舉例而言，第一下部保護層145可包含氧化物及氮化物中的至少一者。舉例而言，第一下部保護層145可包含氧化矽及氮化矽中的至少一者。在此例示性實施例中，為調整施加至第一下部保護層145的壓縮應力，可調整用於形成第一下部保護層145的PECVD製程的製程條件及/或第一下部保護層145的厚度。

在例示性實施例中，第一下部保護層145在第一方向（例如，Z方向）上的厚度145T可在約1.3微米至約3.0微米的範圍內。舉例而言，第一下部保護層145的厚度145T可在約1.8微米至約2.5微米的範圍內。

在例示性實施例中，第一下部保護層145的壓縮應力可在約100兆帕至約200兆帕的範圍內。

在例示性實施例中，絕緣層125可具有大於第一下部保護層145的壓縮應力的壓縮應力。舉例而言，絕緣層125的壓縮應力與第一下部保護層145的壓縮應力之間的差可在約50兆帕至約150兆帕的範圍內。在例示性實施例中，用於形成絕緣層125的PECVD製程可在比用於形成第一下部保護層145的PECVD製程更高的溫度下執行以使得絕緣層125能夠具有比第一下部保護層145更大的壓縮應力。由於包圍具有相對大體積的金屬互連圖案121的絕緣層125具有相對大壓縮應力，故金屬互連圖案121的張應力可由絕緣層125的壓縮應力有效地消除。

在例示性實施例中，第一下部保護層145在Z方向上的厚度145T可在絕緣層125在Z方向上的厚度125T的約13%至約30%的範圍內。舉例而言，在絕緣層125在Z方向上的厚度125T為約10微米的例示性實施例中，第一下部保護層145在Z方向上的厚度145T可在約1.3微米至約3.0微米的範圍內。當第一下部保護層145在第一方向上的厚度145T小於絕緣層125在Z方向上的厚度125T的約13%時，基底層110可能不受充分保護。當第一下部保護層145在Z方向上的厚度145T大於絕緣層125在第一方向上的厚度125T的30%時，中介層100的翹曲可諸如在室溫下不必要地增大。

在例示性實施例中，第一下部保護層145可具有其中絕緣層依序堆疊在基底層110的第二表面113上的多層結構。舉例而言，如圖6的例示性實施例中所展示，第一下部保護層145可包含直接接觸基底層110的第二表面113的第一層1451，及安置於第一層1451上且直接接觸第二下部保護層160及下部導電接墊153的第二層1452。在例示性實施例中，第一下部保護層145的第一層1451可包含具有相對高黏著性的氧化矽。在此例示性實施例中，第一下部保護層145與基底層110之間的黏著性可增大。此外，在例示性實施例中，第一下部保護層145的第二層1452可包含相對易於經由PECVD製程施加相對高壓縮應力的氮化矽。

下部導電接墊153可安置於第一下部保護層145的下部表面上。舉例而言，在例示性實施例中，下部導電接墊153可連接至板-中介層連接端子183。下部導電接墊153可在第一下部保護層145的下部表面上彼此間隔開。舉例而言，下部導電接墊153可在水平方向上（諸如在平行於第一表面111的上部表面的X方向及/或Y方向上）彼此間隔開。在例示性實施例中，下部導電接墊153可包含例如由W、Al以及Cu所組成的族群中選出的至少一種金屬。在例示性實施例中，下部導電接墊153的厚度可在約3微米與約5微米之間。

第二下部保護層160可安置於第一下部保護層145及下部導電接墊153上。第二下部保護層160可覆蓋由下部導電接墊153及下部導電接墊153的側表面（諸如下部導電接墊153的下部表面的橫向末端部分及下部導電接墊153的側壁）暴露的第一下部保護層145的下部表面。第二下部保護層160可包含界定於其中的開口，所述開口暴露下部導電接墊153的下部表面的局部部分。舉例而言，如圖6的例示性實施例中所展示，第二下部保護層160的開口可暴露下部導電接墊153的下部表面的中心部分。板-中介層連接端子183可經由第二下部保護層160的開口連接至下部導電接墊153。在例示性實施例中，第二下部保護層160的開口可為形成於第二下部保護層160中的孔且可具有在下部導電接墊153的水平寬度（例如，在X方向上的長度）的約25%至約45%的範圍內的水平寬度（例如，在X方向上的長度）。

在例示性實施例中，第二下部保護層160可包含不同於用於形成第一下部保護層145的材料的材料。舉例而言，在例示性實施例中，第一下部保護層145可包含無機絕緣材料，且第二下部保護層160可包含有機絕緣材料。在例示性實施例中，第二下部保護層160可包含光可成像介電質（Photo Imageable Dielectric；PID），諸如聚醯亞胺。在此例示性實施例中，第一下部保護層145的壓縮應力可消除或減小第二下部保護層160的張應力。

如圖5的例示性實施例中所展示，中介層100可包含安置於下部導電接墊153上的下部連接柱181。下部連接柱181可經由第二下部保護層160的開口連接至下部導電接墊153且可接觸覆蓋下部導電接墊153的下部表面的橫向邊緣的第二下部保護層160的一部分。在例示性實施例中，下部連接柱181可充當凸塊下金屬（Under Bump Metallurgy；UBM）。舉例而言，用於將中介層100連接至諸如印刷電路板（Printed Circuit Board；PCB）的板的板-中介層連接端子183可附接於下部連接柱181上。在例示性實施例中，下部連接柱181可包含鎳（Ni）、Cu、鈀（Pd）、鉑（Pt）、金（Au）或其組合。在一些例示性實施例中，可不形成下部連接柱181。在例示性實施例中，下部連接柱181的厚度可在約2.5微米至約3.5微米的範圍內。

如圖5的例示性實施例中所展示，上部保護層171及上部導電接墊173可安置於互連結構120的上部表面上。

上部保護層171可覆蓋互連結構120的上部表面及每一上部導電接墊173的局部部分。舉例而言，上部保護層171可覆蓋每一上部導電接墊173的上部表面的局部部分（諸如每一上部導電接墊173的上部表面的橫向邊緣）及其側壁。上部保護層171可保護互連結構120及上部導電接墊173免於外部衝擊或濕氣影響。上部保護層171可包含暴露每一上部導電接墊173的上部表面的局部部分的開口。舉例而言，如圖6的例示性實施例中所展示，上部保護層171的開口可暴露每一上部導電接墊173的上部表面的中心部分。

在例示性實施例中，上部保護層171可具有壓縮應力。舉例而言，上部保護層171可具有施加於其上的壓縮應力。上部保護層171可包含壓縮應力施加至的絕緣材料。舉例而言，在例示性實施例中，上部保護層171可包含氧化矽、氮化矽或其組合。上部保護層171可具有壓縮應力且可與絕緣層125及第一下部保護層145一起調整中介層100的翹曲。

中介層100可包含安置於上部導電接墊173上的上部連接柱175。上部連接柱175可經由上部保護層171的開口連接至上部導電接墊173且可接觸覆蓋上部導電接墊173的上部表面的橫向邊緣的上部保護層171的一部分。在例示性實施例中，上部連接柱175可為與用於將安裝在中介層100上的半導體裝置連接至中介層100的晶片-中介層連接端子附接的一部分。在例示性實施例中，上部連接柱175可包含Ni、Cu、Pd、Pt、Au或其組合。然而，本發明概念的例示性實施例不限於此。舉例而言，在一些例示性實施例中，可不形成上部連接柱175。

貫穿電極130可將互連結構120的金屬互連圖案121電連接至下部導電接墊153。貫穿電極130可自第一表面111延伸至基底層110的第二表面113且可豎直地穿透基底層110（例如，實質上在Z方向上）。此外，貫穿電極130可進一步穿透安置於基底層110的第二表面113上的第一下部保護層145。貫穿電極130的上部部分可連接至互連結構120的金屬互連圖案121的下部表面，且貫穿電極130的下部部分可連接至下部導電接墊153的上部表面。

舉例而言，在例示性實施例中，貫穿電極130可包含導電插塞及具有圓柱形形狀且包圍導電插塞的側壁的導電障壁層，所述導電插塞穿透基底層110及第一下部保護層145且具有柱形狀。在例示性實施例中，導電障壁層可包含由Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni以及NiB所組成的族群中選出的至少一種材料，且導電插塞可包含由諸如Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe或CuW的Cu合金、W、W合金、Ni、Ru以及Co所組成的族群中選出的至少一種材料。通孔絕緣層131可安置於貫穿電極130的側壁上且可定位於基底層110與貫穿電極130之間及第一下部保護層145與貫穿電極130之間。在例示性實施例中，通孔絕緣層131可包含氧化物層、氮化物層、碳化物層、聚合物或其組合。在例示性實施例中，貫穿電極130的寬高比（諸如貫穿電極130在水平方向（例如，X方向）上的寬度與貫穿電極130在豎直方向（例如，Z方向）上的高度的比率）可在約7至約9的範圍內。

如圖5至圖6的例示性實施例中所展示，中介層100可具有冗余通孔結構，其中一個下部導電接墊153連接至至少兩個貫穿電極130。在此例示性實施例中，雖然至少兩個貫穿電極130中的任一者為有缺陷的，但可防止中介層100的電連接中的缺陷，此是由於驅動其他貫穿電極130。然而，本發明概念的例示性實施例不限於此。

在例示性實施例中，為調整中介層100根據溫度改變的翹曲的範圍，可調整下部導電接墊153的總體積與金屬互連圖案121的總體積之間的比率。舉例而言，可將下部導電接墊153的總體積設置為類似於金屬互連圖案121的總體積以減小中介層100根據溫度改變的翹曲的範圍。舉例而言，下部導電接墊153的總體積可在金屬互連圖案121的總體積的約70%至約100%的範圍內。舉例而言，下部導電接墊153的總體積可在約1.26立方毫米至約1.8立方毫米的範圍內。

在例示性實施例中，下部導電接墊153的厚度可為均一的。在下部導電接墊153具有與第一下部保護層145及貫穿電極130的下部表面接觸的上部表面及與上部表面相對的下部表面的例示性實施例中，下部導電接墊153的上部表面及下部表面可為實質上平面的（例如，實質上在X方向上延伸）。

如圖7的例示性實施例中所說明，下部導電接墊153可配置於呈矩陣形式的第一下部保護層145上，且下部導電接墊153可在平面圖中（例如，在X方向及Y方向上界定的平面中）各自具有方形形狀。下部導電接墊153可經配置以具有預定的間距195。在下部導電接墊153具有方形形狀的例示性實施例中，下部導電接墊153的總體積可在有限面積中增大。

在例示性實施例中，鄰近下部導電接墊153之間的間隙193（例如，在X方向或Y方向上）可在下部導電接墊153在水平方向（例如，X方向或Y方向）上的寬度191的約30%至約70%的範圍內。在鄰近下部導電接墊153之間的間隙193小於下部導電接墊153在水平方向上的寬度191的約30%的實施例中，鄰近下部導電接墊153可非預期地彼此接觸。當鄰近下部導電接墊153之間的間隙193大於下部導電接墊153在水平方向上的寬度191的約70%時，可難以將下部導電接墊153的總體積調整為接近金屬互連圖案121的總體積。舉例而言，當下部導電接墊153的間距195為約180微米時，下部導電接墊153在水平方向上的寬度191可為約120微米，且相鄰下部導電接墊153之間的間隙193可為約60微米。

圖8為根據本發明概念的例示性實施例的中介層的橫截面圖。

除了圖8的中介層更包含導電虛設圖案159之外，圖8的例示性實施例的中介層可類似於圖5至圖7的例示性實施例的中介層100。在下文中，將主要描述圖8的例示性實施例的中介層與圖5至圖7的例示性實施例的中介層100之間的差，且為解釋方便起見，可省略對實質上相同元件的描述。

參考圖8的例示性實施例，中介層可包含安置於第一下部保護層145上的導電虛設圖案159。導電虛設圖案159可與下部導電接墊153及貫穿電極130分離。舉例而言，如圖8的例示性實施例中所展示，導電虛設圖案159可與下部導電接墊153及貫穿電極130在X方向上間隔開。導電虛設圖案159可與下部導電接墊153及貫穿電極130電絕緣。導電虛設圖案159可安置於以矩陣形式配置的下部導電接墊153之間。

第二下部保護層160可填充導電虛設圖案159與下部導電接墊153之間的間隙且可使導電虛設圖案159與下部導電接墊153分離。舉例而言，如圖8的例示性實施例中所展示，導電虛設圖案159可包含直接與第一下部保護層145接觸的上部表面及與上部表面（例如，在Z方向上）相對的下部表面。導電虛設圖案159的下部表面及導電虛設圖案159的側表面（諸如導電虛設圖案159的側壁）可由第二下部保護層160覆蓋。

在例示性實施例中，導電虛設圖案159可藉由執行與用於形成下部導電接墊153的製程相同的製程來形成。在例示性實施例中，導電虛設圖案159可包含與下部導電接墊153相同的材料且可安置於與下部導電接墊153相同的水平高度處。

為調整中介層的翹曲，可將下部導電接墊153的總體積及導電虛設圖案159的總體積的總和調整為類似於金屬互連圖案121的總體積。在例示性實施例中，下部導電接墊153的總體積及導電虛設圖案159的總體積的總和可在金屬互連圖案121的總體積的約70%至約100%的範圍內。

隨著加熱中介層，由熱膨脹導致的導電虛設圖案159的翹曲及由熱膨脹導致的金屬互連圖案121的翹曲可在相反方向上延伸。因此，由熱膨脹導致的導電虛設圖案159的翹曲及由熱膨脹導致的下部導電接墊153的翹曲可消除或減小由熱膨脹導致的金屬互連圖案121的翹曲。

圖9及圖10為根據本發明概念的例示性實施例的下部導電接墊153及導電虛設圖案159的實例配置的平面圖。

參考圖9的例示性實施例，導電虛設圖案159可沿著下部導電接墊153的側表面延伸。舉例而言，如圖9的例示性實施例中所展示，導電虛設圖案159可沿著在X方向及Y方向兩者上延伸的下部導電接墊153的側表面延伸。導電虛設圖案159可沿著每一下部導電接墊153的側表面延伸。導電虛設圖案159可在平面圖中（例如，在X方向及Y方向上界定的平面中）包圍每一下部導電接墊153。舉例而言，在平面圖中（例如，在X方向及Y方向上界定的平面中），導電虛設圖案159可形成腔室，其中至少一個下部導電接墊153容納於腔室中。在圖9的例示性實施例中，一個下部導電接墊153定位於由導電虛設圖案159形成的每一腔室中。然而，本發明概念的例示性實施例不限於此，且在其他例示性實施例中，兩個或大於兩個下部導電接墊153可定位於由導電虛設圖案159形成的一個腔室中。

下部導電接墊153的間距195可與圖7的例示性實施例的下部導電接墊153的間距195一致。然而，下部導電接墊153的寬度191'可小於圖7的下部導電接墊153的寬度191，且鄰近下部導電接墊153之間的間隙193'可大於圖7的鄰近下部導電接墊153之間的間隙193。舉例而言，當下部導電接墊153的間距195為約180微米時，下部導電接墊153在水平方向上的寬度191'可為約100微米，且鄰近下部導電接墊153之間的間隙193'可為約80微米。舉例而言，導電虛設圖案159的寬度197可為約50微米。然而，本發明概念的例示性實施例不限於此。可適當地調整導電虛設圖案159的寬度197以使導電虛設圖案159的總體積具有預定值。

參考圖10的例示性實施例，導電虛設圖案159可包含彼此間隔開的單元圖案。導電虛設圖案159的每一單元圖案可安置於兩個鄰近下部導電接墊153之間。圖10說明一個單元圖案安置於兩個鄰近下部導電接墊153之間（例如，在X方向及Y方向上）。然而，不同於圖10的例示性實施例，在鄰近單元圖案之間在X方向及Y方向上可存在間隙，且可不存在安置於（例如，在X方向與Y方向之間的方向上）對角地鄰近於彼此的一些對下部導電接墊153之間的導電虛設圖案159。然而，本發明概念的例示性實施例不限於此，且可不同地配置導電虛設圖案159的單元圖案之間的間隙。

圖11為根據本發明概念的例示性實施例的半導體封裝1000的橫截面圖。

參考圖11的例示性實施例，半導體封裝100可包含封裝基板510、安裝在封裝基板510上的中介層100以及安裝在中介層100上的第一半導體裝置210及第二半導體裝置220。圖11的例示性實施例的半導體封裝1000包含參考圖5至圖7的例示性實施例描述的中介層100。然而，本發明概念的例示性實施例不限於此，且在其他例示性實施例中，半導體封裝1000可包含圖8至圖10的例示性實施例的中介層。

如圖11的例示性實施例中所展示，第一半導體裝置210及第二半導體裝置220可在水平方向上在中介層100的互連結構120上彼此間隔開。第一半導體裝置210及第二半導體裝置220可經由互連結構120的金屬互連圖案121彼此電連接。第一半導體裝置210可經由第一晶片連接端子231安裝在中介層100上，且第二半導體裝置220可經由與第二半導體裝置220的接墊221附接的第二晶片連接端子233安裝在中介層100上。包圍第一晶片連接端子231的第一底部填充材料層311可安置於第一半導體裝置210與中介層100之間，且包圍第二晶片連接端子233的第二底部填充材料層313可安置於第二半導體裝置220與中介層100之間。

在圖11的例示性實施例說明其中兩個半導體裝置安裝在中介層100上的實例時，本發明概念的例示性實施例不限於此。舉例而言，在其他例示性實施例中，半導體封裝1000可包含安置於中介層100上的三個或大於三個半導體裝置。

在例示性實施例中，第一半導體裝置210可為堆疊記憶體裝置。舉例而言，第一半導體裝置210可包含緩衝器晶粒211及核心晶粒213。舉例而言，在例示性實施例中，緩衝器晶粒211可稱作介面晶粒、基底晶粒、邏輯晶粒、主晶粒或類似者，且每一核心晶粒213可稱作記憶體晶粒、從晶粒或類似者。圖11說明第一半導體裝置210包含兩個核心晶粒213，但在其他例示性實施例中，核心晶粒213的數目可變化。舉例而言，在另一例示性實施例中，第一半導體裝置210可包含四個、八個、十二個或十六個核心晶粒213。

緩衝器晶粒211及核心晶粒213可包含矽穿孔（through silicon via；TSV）。緩衝器晶粒211及核心晶粒213可經由TSV堆疊且可彼此電連接。因此，第一半導體裝置210可具有其中堆疊多個晶粒的三維（three-dimensional；3D）記憶體結構。舉例而言，第一半導體裝置210可根據高頻寬記憶體（High Bandwidth Memory；HBM）標準或混合式記憶體立方體（Hybrid Memory Cube；HMC）標準來實現。

每一核心晶粒213可包含記憶體單元陣列。緩衝器晶粒211可包含實體層及直接存取區域。緩衝器晶粒211的實體層可包含用於與外部主機裝置連接的介面電路且可經由中介層100電連接至第二半導體裝置220。第一半導體裝置210可經由實體層自第二半導體裝置220接收信號或可將信號傳輸至第二半導體裝置220。經由緩衝器晶粒211的實體層接收的信號及/或資料可經由TSV傳輸至核心晶粒213。直接存取區域可提供存取路徑，在不使用第二半導體裝置220的情況下可經由所述存取路徑測試第一半導體裝置210。直接存取區域可包含可與外部測試裝置直接通信的導電部件（例如，埠或接腳）。

絕緣黏著層217可安置於緩衝器晶粒211與核心晶粒213之間或核心晶粒213之間的。在例示性實施例中，絕緣黏著層217可包含例如非導電膜（Non Conductive Film；NCF）、非導電膏（Non Conductive Paste；NCP）、絕緣聚合物或環氧樹脂。第一半導體裝置210可包含覆蓋緩衝器晶粒211的側表面及核心晶粒213的側表面的模製層215。舉例而言，如圖11的例示性實施例中所展示，模製層215可覆蓋緩衝器晶粒211的上部表面的橫向末端及核心晶粒213的側壁。在例示性實施例中，模製層215可包含例如環氧基模製化合物（epoxy mold compound；EMC）。

在例示性實施例中，第二半導體裝置220可為例如晶片上系統、中央處理單元（central processing unit；CPU）晶片、圖形處理單元（graphics processing unit；GPU）晶片或應用程式處理器（application processor；AP）晶片。

第二半導體裝置220可藉由使用第一半導體裝置210來執行由半導體封裝1000支援的應用程式。舉例而言，在例示性實施例中，第二半導體裝置220可藉由包含CPU、AP、GPU、神經處理單元（Neural Processing Unit；NPU）、張量處理單元（Tensor Processing Unit；TPU）、視覺處理單元（Vision Processing Unit；VPU）、影像信號處理器（Image Signal Processor；ISP）以及數位信號處理器（Digital Signal Processor；DSP）中的至少一者來執行專用算術運算。

第二半導體裝置220可包含實體層及記憶體控制器。第二半導體裝置220的實體層可包含用於自第一半導體裝置210的實體層接收信號/將信號傳輸至第一半導體裝置210的實體層的輸入/輸出電路。第二半導體裝置220可經由第二半導體裝置220的實體層將各種信號提供至第一半導體裝置210的實體層。舉例而言，記憶體控制器可控制第一半導體裝置210的所有操作。記憶體控制器可經由中介層100的金屬互連圖案121將用於控制第一半導體裝置210的信號傳輸至第一半導體裝置210。

半導體封裝1000可更包含安置於中介層100上的模製第一半導體裝置210及第二半導體裝置220的封裝模製層310。在例示性實施例中，封裝模製層310可包含例如EMC。如圖11的例示性實施例中所展示，封裝模製層310可覆蓋中介層100的上部表面、第一半導體裝置210的橫向側表面以及第二半導體裝置220的橫向側表面，但可不覆蓋第一半導體裝置210及第二半導體裝置220的上部表面。

半導體封裝1000可更包含安置於封裝基板510的上部表面上且覆蓋第一半導體裝置210及第二半導體裝置220的上部表面的散熱構件530。散熱構件530可包含散熱盤，諸如散熱塊或散熱片。在例示性實施例中，散熱構件530可在封裝基板510的上部表面上包圍第一半導體裝置210、第二半導體裝置220以及中介層100。

此外，半導體封裝1000可更包含熱界面材料（thermal interface material；TIM）540。TIM 540可安置於散熱構件530的上部表面與第一半導體裝置210之間（例如，在封裝基板510的厚度方向上）及散熱構件530的上部表面與第二半導體裝置220之間（例如，在封裝基板510的厚度方向上）。

封裝基板510可經由板-中介層連接端子183電連接至中介層100。底部填充材料層520可安置於中介層100與封裝基板510之間。底部填充材料層520可包圍板-中介層連接端子183。

封裝基板510可包含基板基底511，以及分別安置於基板基底511的上部表面及下部表面上的基板上部接墊513及基板下部接墊515。在例示性實施例中，封裝基板510可為印刷電路板（printed circuit board；PCB）。舉例而言，封裝基板510可為多層PCB。在例示性實施例中，基板基底511可包含苯酚樹脂、環氧樹脂以及聚醯亞胺中的至少一者。基板上部接墊513可連接至板-中介層連接端子183，且基板下部接墊515可連接至將外部端子電連接至半導體封裝1000的封裝連接端子560。

根據本發明概念的例示性實施例，中介層100的翹曲可藉由調整（i）下部導電接墊153的總體積與金屬互連圖案121的總體積的比率及/或（ii）絕緣層125及第一下部保護層145的壓縮應力及厚度來控制。舉例而言，在所有預定溫度段中，可調整金屬互連圖案121的總體積與下部導電接墊153的總體積的比率，且可調整施加至絕緣層125及第一下部保護層145的壓縮應力以使得中介層100的翹曲在預定範圍內。舉例而言，中介層100的翹曲的預定範圍可在約-70微米至約+70微米的範圍內。由於中介層100的翹曲可控制在預定範圍內，故包含中介層100的半導體封裝1000可具有增大可靠性。

圖12A至圖12H為根據本發明概念的例示性實施例的中介層100的製造方法的橫截面圖。參考圖12A至圖12H，將描述圖5至圖7的中介層100的製造方法的實例。

參考圖12A的例示性實施例，貫穿電極130形成於中介層100的基底層110中。舉例而言，在例示性實施例中，基底層110可為矽晶圓。貫穿電極130可自基底層110的第一表面111延伸至其第二表面113'，但可不穿透基底層110。舉例而言，貫穿電極130的底部部分可與第二表面113'間隔開且貫穿電極130可不延伸穿過第二表面113'。

在例示性實施例中，在形成貫穿電極130之後，可執行重佈製程以在基底層110的第一表面111上形成互連結構120。互連結構120可包含金屬互連圖案121及包圍金屬互連圖案121的絕緣層125。金屬互連圖案121可包含在豎直方向上彼此間隔開以形成多層結構（例如，四個層的結構）的導電線圖案1211及在豎直方向上延伸以連接導電線圖案1211的導通孔1213。

在例示性實施例中，可執行PECVD製程以形成絕緣層125。在執行PECVD製程時，可藉由控制諸如溫度及壓力的製程條件來調整施加至絕緣層125的壓縮應力。在例示性實施例中，絕緣層125可包含氧化矽。

參考圖12B的例示性實施例，在形成互連結構120之後，上部導電接墊173形成於互連結構120上。舉例而言，在例示性實施例中，上部導電接墊173可藉由在互連結構120上形成導電層來形成。導電層可隨後圖案化以形成上部導電接墊173。在例示性實施例中，上部導電接墊173可包含Al、Ni、Cu或其組合。

在形成上部導電接墊173之後，上部保護層171可隨後形成於互連結構120上。上部導電層171可覆蓋互連結構120的上部表面及上部導電接墊173的局部部分，諸如上部導電接墊173的上部表面的側壁及橫向末端。上部保護層171可具有開口，上部導電接墊173的上部表面經由所述開口部分地暴露。舉例而言，開口可在上部導電接墊173的上部表面的中心部分中。

在例示性實施例中，可執行PECVD製程以形成上部保護層171。在執行PECVD製程時，可藉由控制諸如溫度及壓力的製程條件來調整施加至上部保護層171的壓縮應力。在例示性實施例中，上部保護層171可包含氧化矽、氮化矽或其組合。

在形成上部保護層171之後，上部連接柱175可形成於上部保護層及上部導電接墊173上。上部連接柱175電連接至經由上部保護層171的開口暴露的上部導電接墊173。舉例而言，在例示性實施例中，上部連接柱175可藉由在上部導電接墊173及上部保護層171上形成晶種金屬層來形成。隨後可形成暴露上部連接柱175的一部分的罩幕圖案，且可形成經由其中晶種金屬層用作晶種的鍍覆製程形成的導電材料層，進而移除罩幕圖案及晶種金屬層的安置於罩幕圖案之下的一部分。

參考圖12C的例示性實施例，圖12B的例示性實施例中展示的產品可附接至載體基板CS。圖12B的例示性實施例的產品可附接至載體基板CS以使得基底層110的第一表面111能夠面向載體基板CS。在例示性實施例中，載體基板CS可為例如半導體基板、玻璃基板、陶瓷基板或塑膠基板。

參考圖12D的例示性實施例，可移除基底層110的一部分以暴露貫穿電極130。舉例而言，可移除基底層110的上部部分以暴露貫穿電極130的上部表面。在移除基底層110的一部分時，貫穿電極130可經由基底層110的第二表面113暴露且可穿透基底層110。

貫穿電極130可自基底層110的第二表面113突出。舉例而言，可在圖12C的例示性實施例的產品上執行諸如CMP製程的平坦化製程以移除基底層110的一部分直至暴露貫穿電極130。可進一步執行CMP製程以移除基底層110的上部部分以暴露貫穿電極130的側壁。

參考圖12E的例示性實施例，第一初始下部保護層146形成於貫穿電極130的暴露部分及基底層110的上部部分上。舉例而言，第一初始下部保護層146可覆蓋基底層110的第二表面113及貫穿電極130的自基底層110的第二表面113突出的部分。

在例示性實施例中，可執行PECVD製程以形成第一初始下部保護層146。在執行PECVD製程時，可藉由控制諸如溫度及壓力的製程條件來調整施加至第一初始下部保護層146的壓縮應力。在例示性實施例中，第一初始下部保護層146可包含氧化矽、氮化矽或其組合。

舉例而言，可執行PECVD製程以形成第一初始下部保護層146。在執行PECVD製程時，可藉由控制諸如溫度及壓力的製程條件來調整施加至第一初始下部保護層146的壓縮應力。在例示性實施例中，第一初始下部保護層146可包含氧化矽、氮化矽或其組合。在例示性實施例中，第一初始下部保護層146可包含彼此堆疊的第一層1451及第二層1452。第一層1451可包含氧化矽，且第二層1452可包含氮化矽。

在例示性實施例中，可在比用於形成絕緣層125的PECVD製程更低的溫度下執行用於形成第一初始下部保護層146的PECVD製程。舉例而言，當在約400℃的溫度下執行用於形成絕緣層125的PECVD製程時，可在約180℃的溫度下執行用於形成第一初始下部保護層146的PECVD製程。在此例示性實施例中，第一初始下部保護層146可具有小於絕緣層125的壓縮應力的壓縮應力。由於在相對低溫度下執行用於形成第一初始下部保護層146的PECVD製程，故可防止黏著材料層CM的劣化。

通常，當在晶圓藉由使用黏著材料層CM固定在載體基板CS上時執行需要高溫的製程時，存在黏著材料層CM由於晶圓的翹曲而並未填充於載體基板CS與晶圓的邊緣部分之間的風險（例如，未填充風險）。然而，根據本發明概念的例示性實施例，可在中介層的製造期間藉由藉由使用壓縮應力施加至的絕緣層125來控制附接至載體基板CS的中介層的中間結構的翹曲來減小未填充風險。

參考圖12E及圖12F的例示性實施例，可移除第一初始下部保護層146的局部部分以暴露貫穿電極130。舉例而言，可移除第一初始下部保護層146的上部部分以暴露貫穿電極130。在移除第一初始下部保護層146的局部部分之後，可形成覆蓋基底層110的第二表面113及自基底層110的第二表面113突出的貫穿電極130的側壁的第一下部保護層145。

舉例而言，為暴露貫穿電極130，可執行拋光製程，諸如CMP製程。由於拋光製程，經暴露貫穿電極130的表面可在與第一下部保護層145的上部表面相同的平面上。

參考圖12G的例示性實施例，電連接至貫穿電極130的下部導電接墊153形成於第一下部保護層145及貫穿電極130的上部表面上。舉例而言，在例示性實施例中，導電層可形成於第一下部保護層145上，且圖案化製程可隨後在導電層上執行以形成下部導電接墊153。

在形成下部導電接墊153之後，第二下部保護層160形成於第一下部保護層145及下部導電接墊153上。第二下部保護層160可覆蓋第一下部保護層145及下部導電接墊153的局部部分。舉例而言，第二下部保護層160可覆蓋下部導電接墊153的上部表面的橫向末端部分。第二下部保護層160可具有開口，下部導電接墊153經由所述開口部分地暴露。舉例而言，第二下部保護層160的開口可重疊下部導電接墊153的中心部分。在例示性實施例中，第二下部保護層160可包含有機材料。舉例而言，第二下部保護層160可包含PID，諸如聚醯亞胺。

參考圖12G及圖12H的例示性實施例，下部連接柱181可形成於下部導電接墊153的經由第二下部保護層160的開口暴露的部分及第二下部保護層160上。板-中介層連接端子183可形成於下部連接柱181上。在例示性實施例中，板-中介層連接端子183可形成為焊球或焊料凸塊。圖5至圖7的例示性實施例的中介層100可隨後藉由移除黏著材料層CM及載體基板CS來形成。

圖13A及圖13B為根據本發明概念的例示性實施例的半導體封裝的製造方法的橫截面圖。

參考圖13A的例示性實施例，第一半導體裝置210及第二半導體裝置220安裝在中介層100上。在例示性實施例中，第一半導體裝置210及第二半導體裝置220可為分別經切割及個別化的半導體晶粒，或可各自為至少一個半導體晶粒模製至其中的子封裝。舉例而言，第一半導體裝置210可經由附接至上部連接柱175的第一晶片連接端子231電連接至中介層100的金屬互連圖案121，且第二半導體裝置220可經由附接至上部連接柱175的第二晶片連接端子233電連接至中介層100的金屬互連圖案121。在例示性實施例中，第一晶片連接端子231及第二晶片連接端子233可各自為焊球或焊料凸塊。

參考圖13B的例示性實施例，在第一半導體裝置210及第二半導體裝置220安裝在中介層100上之後，可執行底部填充製程，其中形成填充第一半導體裝置210與中介層100之間的間隙的第一底部填充材料層311及填充第二半導體裝置220與中介層100之間的間隙的第二底部填充材料層313。覆蓋第一半導體裝置210及第二半導體裝置220的側表面的封裝模製層310隨後形成於中介層100上。封裝模製層310可包含例如EPC。

在形成封裝模製層310之後，TIM 540可形成於第一半導體裝置210的上部表面、第二半導體裝置220的上部表面以及封裝模製層310的上部表面上。

如圖11的例示性實施例中所說明，中介層100安裝在封裝基板510上。中介層100可經由板-中介層連接端子183安裝在封裝基板510上。包圍板-中介層連接端子183的底部填充材料層520可形成於中介層100與封裝基板510之間。包圍第一半導體裝置210、第二半導體裝置220以及中介層100的散熱構件530可隨後附接至封裝基板510的上部表面。

在使用通用中介層的半導體封裝的製造過程中，在需要高溫的例如回焊製程的製程期間產生相對大翹曲。由於此類翹曲，中介層與半導體裝置之間的黏著可靠性降低。然而，根據本發明概念的例示性實施例，可藉由調整（i）下部導電接墊153的總體積與金屬互連圖案121的總體積的比率及/或（ii）施加至絕緣層125及第一下部保護層145的壓縮應力及絕緣層125及第一下部保護層145的厚度來將中介層100的翹曲調整為在適當範圍內。因此，可增強中介層100的半導體封裝的可靠性。

雖然已參考本發明概念的例示性實施例特定說明及描述本發明概念，但將理解，在不脫離以下申請專利範圍的精神及範疇的情況下，可在本發明概念中對形式及細節作出各種改變。

10:第一中介層 20:第二中介層 30:第三中介層 100:中介層 110:基底層 111:第一表面 113、113':第二表面 120:互連結構 121:金屬互連圖案 123、124、125:絕緣層 125T、145T:厚度 130:貫穿電極 131:通孔絕緣層 140、141、145:第一下部保護層 146:第一初始下部保護層 150、151、153:下部導電接墊 159:導電虛設圖案 160:第二下部保護層 171:上部保護層 173:上部導電接墊 175:上部連接柱 181:下部連接柱 183:板-中介層連接端子 191、191'、197:寬度 193、193':間隙 195:間距 210:第一半導體裝置 211:緩衝器晶粒 213:核心晶粒 215:模製層 217:絕緣黏著層 220:第二半導體裝置 221:接墊 231:第一晶片連接端子 233:第二晶片連接端子 310:封裝模製層 311:第一底部填充材料層 313:第二底部填充材料層 510:封裝基板 511:基板基底 513:基板上部接墊 515:基板下部接墊 520:底部填充材料層 530:散熱構件 540:熱界面材料 560:封裝連接端子 1000:半導體封裝 1211:導電線圖案 1213:導通孔 1451:第一層 1452:第二層 CS:載體基板 CM:黏著材料層 T1:第一溫度 T2:第二溫度 X、Y、Z:方向

自結合隨附圖式進行的以下詳細描述將更清楚地理解本發明概念的例示性實施例，在隨附圖式中： 圖1A至圖3B為根據本發明概念的一或多個例示性實施例的中介層的翹曲的控制方法的橫截面圖。 圖4為根據本發明概念的例示性實施例的根據圖1A至圖3B的第一中介層至第三中介層的溫度改變的翹曲改變的實例的曲線圖。 圖5為根據本發明概念的例示性實施例的中介層的橫截面圖。 圖6為根據本發明概念的例示性實施例的圖5的中介層的局部部分的放大視圖。 圖7為根據本發明概念的例示性實施例的下部導電接墊的實例配置的平面圖。 圖8為根據本發明概念的例示性實施例的中介層的橫截面圖。 圖9及圖10為根據本發明概念的例示性實施例的下部導電接墊及導電虛設圖案的實例配置的平面圖。 圖11為根據本發明概念的例示性實施例的半導體封裝的橫截面圖。 圖12A至圖12H為根據本發明概念的例示性實施例的中介層的製造方法的橫截面圖。 圖13A及圖13B為根據本發明概念的例示性實施例的半導體封裝的製造方法的橫截面圖。

100:中介層

110:基底層

111:第一表面

113:第二表面

120:互連結構

121:金屬互連圖案

125:絕緣層

130:貫穿電極

145:第一下部保護層

153:下部導電接墊

160:第二下部保護層

171:上部保護層

173:上部導電接墊

175:上部連接柱

181:下部連接柱

183:板-中介層連接端子

1211:導電線圖案

1213:導通孔

X、Y、Z:方向

Claims (10)

1. 一種中介層，包括： 基底層，包含彼此相對的第一表面及第二表面； 互連結構，安置於所述基底層的所述第一表面上，所述互連結構包含金屬互連圖案及包圍所述金屬互連圖案的絕緣層； 第一下部保護層，安置於所述基底層的所述第二表面上； 多個下部導電接墊，安置於所述第一下部保護層上；以及 多個貫穿電極，穿透所述基底層及所述第一下部保護層，所述多個貫穿電極經組態以將所述互連結構的所述金屬互連圖案電連接至所述多個下部導電接墊， 其中所述絕緣層及所述第一下部保護層中的至少一者具有壓縮應力，且 其中所述第一下部保護層的厚度在所述絕緣層的厚度的約13%至約30%的範圍內。
2. 如請求項1所述的中介層，其中： 所述絕緣層及所述第一下部保護層均具有所述壓縮應力；且 所述絕緣層的所述壓縮應力大於所述第一下部保護層的所述壓縮應力。
3. 如請求項1所述的中介層，其中所述多個下部導電接墊的總體積在所述金屬互連圖案的總體積的約70%至約100%的範圍內。
4. 如請求項1所述的中介層，更包括： 第二下部保護層，安置於所述第一下部保護層及所述多個下部導電接墊上，所述第二下部保護層接觸所述多個下部導電接墊的側表面及所述第一下部保護層且具有在所述第二下部保護層中界定的開口；以及 多個連接端子，經由所述第二下部保護層的所述開口連接至所述多個下部導電接墊。
5. 如請求項4所述的中介層，其中： 所述第二下部保護層包含有機材料，且 所述絕緣層及所述第一下部保護層包含無機材料。
6. 如請求項4所述的中介層，其中： 所述第一下部保護層接觸所述多個貫穿電極的側壁的自所述基底層的所述第二表面突出的部分；且 所述多個貫穿電極的下部表面定位於與所述第一下部保護層的下部表面相同的水平高度處。
7. 一種中介層，包括： 基底層，包含彼此相對的第一表面及第二表面； 互連結構，安置於所述基底層的所述第一表面上，所述互連結構包含金屬互連圖案及包圍所述金屬互連圖案的絕緣層； 第一下部保護層，安置於所述基底層的所述第二表面上； 多個下部導電接墊，安置於所述第一下部保護層上； 多個貫穿電極，穿透所述基底層及所述第一下部保護層，所述多個貫穿電極經組態以將所述互連結構的所述金屬互連圖案電連接至所述多個下部導電接墊；以及 導電虛設圖案，安置於所述第一下部保護層上，所述導電虛設圖案與所述多個下部導電接墊及所述多個貫穿電極分離。
8. 如請求項7所述的中介層，其中 所述絕緣層及所述第一下部保護層均具有壓縮應力； 所述第一下部保護層的所述壓縮應力在約150兆帕至約250兆帕的範圍內；且 所述絕緣層的所述壓縮應力在約100兆帕至約200兆帕的範圍內。
9. 如請求項7所述的中介層，更包括： 第二下部保護層，安置於所述第一下部保護層及所述多個下部導電接墊上，所述第二下部保護層接觸所述多個下部導電接墊的側表面及所述第一下部保護層且具有在所述第二下部保護層中界定的開口，所述第二下部保護層包含有機材料；以及 多個連接端子，經由所述第二下部保護層的所述開口連接至所述多個下部導電接墊。
10. 一種半導體封裝，包括： 基底層，包含彼此相對的第一表面及第二表面； 互連結構，安置於所述基底層的所述第一表面上且包含金屬互連圖案及包圍所述金屬互連圖案的絕緣層，所述絕緣層具有壓縮應力； 第一半導體裝置及第二半導體裝置，安裝在所述互連結構上且經組態以電連接至所述金屬互連圖案； 第一下部保護層，安置於所述基底層的所述第二表面上，所述第一下部保護層具有壓縮應力； 多個下部導電接墊，安置於所述第一下部保護層上；以及 多個貫穿電極，穿透所述基底層及所述第一下部保護層，所述多個貫穿電極經組態以將所述互連結構的所述金屬互連圖案電連接至所述多個下部導電接墊； 第二下部保護層，安置於所述第一下部保護層及所述多個下部導電接墊上，所述第二下部保護層接觸所述多個下部導電接墊的側表面及所述第一下部保護層且具有在所述第二下部保護層中界定的開口； 多個連接端子，經由所述第二下部保護層的所述開口連接至所述多個下部導電接墊；以及 封裝基板，連接至所述多個連接端子， 其中所述絕緣層及所述第一下部保護層中的每一者包含無機材料，且 所述第二下部保護層包含有機材料。

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