TWI817015B - 金被覆接合線及其製造方法、半導體線接合構造及半導體裝置 - Google Patents

Abstract

[課題]本發明考量記憶體等半導體裝置之晶片薄型化、多段積層化的需求，提供一種金被覆接合線，其作為以金為主成分的接合線之替代，具有與金同等之特性且不耗費材料成本，而可適用於直接將多段積層晶片電極之間進行楔形接合之方法（CWB）。 [解決手段]本發明的金被覆接合線1，具有包含銀或銅作為主成分的芯材2與設於芯材2表面的包含金作為主成分的被覆層3。使金被覆層的膜厚在5nm以上200nm以下，並且將相對於線徑使其變形60%時的壓縮應力控制在290MPa以上590MPa以下，藉此可達成課題。

Description

金被覆接合線及其製造方法、半導體線接合構造及半導體裝置

本發明係關於金被覆接合線及其製造方法、半導體線接合構造及半導體裝置。

半導體裝置中，整合並組裝有電容器及二極體等半導體元件的IC或LSI等積體電路，就市場規模而言，占了大部分。積體電路中組裝有由矽單晶等所構成之「半導體晶片」。半導體晶片包含許多發揮複雜功能的電子電路元件，係對於振動及衝擊極為脆弱的精密電子零件。又，半導體晶片表面具有複數個電極(稱為晶片電極或襯墊)，主要係藉由接合線將支撐固定半導體晶片並發揮與外部配線連接之功能的引線框架或2等電路基板之電極部與晶片電極的電極之間接合以進行配線。

接合線，例如，一般係藉由稱為球體接合之方式將接合線的一端接合於晶片電極(第1接合)，並藉由稱為楔形接合(或訂合式接合(stitch bonding))的方式，將接合線的另一端接合至引線框架等電路基板的外部電極(第2接合)。球體接合中，藉由放電等使接合線的一端熔融，並藉由表面張力等使其凝固為球狀而形成球體。經凝固的球體稱之為焊球(FAB，Free Air Ball)， 藉由超音波併用熱壓接接合法等而連接於晶片電極。楔形接合中，藉由接合工具(焊管)對於線施加超音波與載重，而接合於電極。

接合線係使用線徑15~35μm左右的金線、銀線、銅線等金屬線，或在此等線上被覆了其他金屬的被覆線等。半導體裝置，係藉由對於以打線接合所連接的半導體晶片及電路基板進行樹脂密封而構成。

此外，電腦、智慧型手機、數位相機、行動式音樂播放器等內建有記憶裝置(記憶體)，而記憶體分成以硬碟為代表的機械式讀寫裝置與快閃記憶體等半導體記憶體。半導體記憶體係半導體裝置的一種，半導體晶片之中組裝有稱為單元(cell)而用以記憶資料的電子零件。半導體記憶體，每單位容量的成本高，就外部記憶而言，過去較少使用，但近年來因為低成本化、以及機械式硬碟會因為振動而損壞這樣的弱點，半導體記憶體的需求正在增加。

又，因為對於音樂及影片的大容量資料的保存及行動音樂播放器等行動式設備的小型化、薄型化有強烈的需求，對於半導體記憶體的大容量化及小型化的要求逐漸增高。例如，NAND快閃記憶體開始被應用於保存數位相機的影像，USB記憶體(Universal Serial Bus)則開始被應用於智慧型手機、行動式影音播放器等。西元2000年時記憶體容量為1Gb以下，而相對於2010年時的100Gb以上的需求，近年來持續要求更大的容量。

另一方面，因為行動設備的小型化，對於半導體記憶體的小型化之要求亦增高，當然亦要求半導體記憶體晶片要薄型化。西元2000年時，厚度150μm左右的晶片即足夠，但之後晶片的薄型化急遽發展，在2010年時開始採用厚度30μm左右的晶片。近年來，更進一步開始開發厚度僅20μm(0.020mm)的 晶片。當然，晶片的薄型化，就原本就非常精密、若不謹慎操作即會被破壞的電子零件而言，會變得更容易損壞，因此必須更加謹慎地處理，此無需贅言。

為了因應此等大容量化與小型化這種相反的要求，半導體記憶體的各製造廠商致力於記憶體晶片的薄型化、多段積層封裝化。一個記憶體晶片的記憶容量亦具有極限，其規格係每一個約為4~8Gb左右的記憶容量，因此例如對於128Gb之記憶容量的要求而言，至少需要16個晶片。若組裝複數個半導體裝置，則記憶體產品本身變大，因此在一個半導體裝置之中堆疊薄型晶片，成為因應大容量化與小型化雙方面需求的手段。堆疊方法具有如後述圖11及圖12在單方向上階梯狀地堆疊晶片的方式與如圖13積層為橫向V型的情況等。

上述半導體記憶體的領域中，具有必須以接合線將此等經過堆積的精密易損壞之晶片表面的電極與引線框架及電路基板的電極之間接合以進行配線這樣的使命。此處說明目前為止進行的接合方法。例如，圖9的電路基板與其上的3個晶片積層4段而成的半導體裝置的情況，首先，在各晶片的電極上形成稱為凸塊的突起電極，接著在電路基板的電極上將接合線進行球體接合之後進行打線(looping)動作，而將接合線在形成於晶片電極上的凸塊表面進行楔形接合。這樣的接合方法稱為BSOB(BALL STITCH ON BALL)方式或逆接合。此方法對於精密易損壞的晶片電極而言，其目的係得到藉由形成凸塊來防止晶片破壞這種如緩衝材般的效果。為了將晶片電極與電路基板連接，而分別進行三次的該BSOB。通常的順序是不在晶片電極上形成凸塊，而是在晶片電極直接進行球體接合並進行打線動作後，將接合線在電路基板的電極上進行楔形接合。這樣的接合方法稱為正接合方式。一般係以正接合方式將晶片電極與電路基板連接，但隨著近年來半導體封裝的薄型化，必須降低線弧高度，因此在經過積層之 晶片上進行接合的方式係採用逆接合方式。球體接合中，在形成FAB後，於球體部與線部之間的頸部附近，在線特性而言，難以使線筆直向上再以銳角彎曲，因此若以正接合方式對於位在上段的晶片電極進行球體接合，則到更高的位置為止，皆成為必要的空間，對於半導體記憶體的薄型化而言大為不利。因此，這是從位於較低位置的電路基板之電極朝向上段晶片電極進行逆接合的重大理由之一。另外，作為逆接合方式所適用的接合線之條件，可列舉不破壞精密之晶片電極的柔軟性與為了在凸塊上進行楔形接合，而使凸塊表面以及線表面具有高耐蝕性、抗氧化性。因此使用以柔軟且不會氧化的金(Au)作為主成分的金(Au)接合線及金(Au)凸塊。

然而，上述的接合方法中晶片電極與電路基板的距離變長，且以1條線將晶片電極與電路基板連接，因此需要在晶片電極與電路基板之間來回的工時，導致生產性降低。又，因為線弧長度變長，而發生打線後的線之直進性的控制等問題。於是，開始採用如圖10所示的以線將晶片電極之間連接後再將晶片電極與電路基板的電極連接的方法(級聯(cascade)接合方式)。針對級聯接合方式進行說明。電路基板與3個晶片積層為4段的半導體裝置的情況，從晶片上段開始連接(最下段的電路基板為第1段，最上段的晶片為第4段)。首先，在第3段的晶片電極上形成凸塊，在第4段的晶片電極上進行球體接合並進行打線動作後，將接合線對於第3段晶片電極上所形成之凸塊進行楔形接合。如此將第3段與第4段晶片電極連接。接著，在第2段晶片電極上形成凸塊，在位於第3段晶片電極上經實施楔形接合的凸塊上進行球體接合。進行打線動作後，在形成於第2段晶片電極上的凸塊上進行楔形接合。如此將第2段、第3段、第4段晶片電極連接。最後，在與形成於第2段晶片電極上之楔形接合部一起的凸塊上進行球體接合， 經過打線動作，將接合線在第1段的電路基板上進行楔形接合。結果成為從最上段的晶片電極到最下段的電路基板之電極進行串聯配線的狀態。此方式的情況中，接合線所要求之特性與逆接合方式相同，要求柔軟性與抗氧化性，因此使用金(Au)接合線及金(Au)凸塊。

此等的方法中，雖滿足了半導體裝置的大容量化且小型化的要求，但目前而言，若為此等的方法，則必須依照晶片數量來進行對應次數的下述4步驟的循環：(1)形成凸塊，(2)球體接合，(3)楔形接合，(4)將線扯斷；因此，隨著近年來進一步大容量化，對於晶片的16段、32段這樣的超多段化而言，需要64個步驟、128個步驟與工時變得過高導致生產性降低，產生了非常耗費製造成本這樣的課題。於是，以接合裝置製造商為中心，作為改良的接合方法，提出了焊管楔形接合(CWB，Capillary Wedge Bonding)這種多段連續接合方式。CWB並非以往的球體接合，其係如下述之方法：在最上段的晶片電極進行楔形接合後，進行打線，並在下一段的晶片電極上進行楔形接合，在不扯斷的情況下，將1條相同的線連續地連接至下一段的晶片電極，最後連接於電路基板的電極。若為此方法，可省略前述凸塊形成及楔形接合後的斷線與形成FAB後的球體接合，而能夠大幅減少工時。具體而言，因為成為對於每一個晶片而言僅進行楔形接合的一個步驟，因此工時為以往的4分之1，因為不形成凸塊及FAB而可連續地接合，因此可明顯縮短接合時間。又，因為亦不形成凸塊及FAB，亦可大幅縮減接合線的使用量。藉此明顯提高生產性，可降低製造成本(後述圖6係以往的球體接合的一例，圖11及圖12係CWB的一例)。

如上所述，藉由以接合裝置使用CWB方法，可大幅提升多段積層晶片的連續接合的生產性。此前提是所謂硬體面的改善，而耗材方面的接合線依 然使用不會損及晶片電極的金線。如上所述，雖不形成凸塊及FAB而優化，但若必須形成多段積層晶片，則接合線的使用量亦大幅增加，因此生產性雖改善，但使用昂貴的金提高了材料成本，而發生了導致總成本上升這樣的新課題。

本案發明人的課題，係開發一種接合線代替以金作為主成分的接合線，其具有與金同等的特性，可應用於不耗費材料成本的CWB方法。再次整理以CWB方法進行多段積層晶片電極之連續接合所需要的線之條件，可列舉：(1)楔形接合性良好(具有連續接合性、接合強度)，(2)不會對於晶片電極造成損傷，(3)線徑在35μm以下的細線，(4)材料成本不昂貴，(5)不限於CWB，但比電阻低等條件。

例如，日本特開2007-012776號公報(專利文獻1)中記載一種接合線，其係作為改善球體之形成性及接合性並且可提高楔形接合之接合強度的接合線，其具有以銅作為主成分的芯材與在芯材上的外皮層，該外皮層含有成分或組成中的一者或兩者與芯材不同的導電性金屬與銅，而外皮層的厚度為0.001~0.02μm(1~20nm)。又，日本特開2007-1297號公報(專利文獻2)記載一種接合線，其係作為改善球體之形成性及接合性並且可提高楔形接合之接合強度的接合線，其具有以銀、金、鈀、鉑、鋁之中的1種以上作為主成分元素的芯材與以和該主成分元素不同的導電性金屬作為主成分的外皮層，而外皮層的厚度為0.001~0.09μm(1~90nm)。此等的接合線，皆只不過是藉由外皮層的厚度、芯材與外皮層之濃度梯度的區域等的厚度、濃度分布的控制等來提高楔形接合性等，並未著眼於具有外皮層之接合線本體的特性，亦未進行控制。又，此處所指的楔形接合之對象，係引線框架及電路基板之電極，或是晶片電極上的凸塊，基本上與直接在精密易損壞的薄型晶片電極上進行楔形接合的情況不同。

又，國際公開第2013/129253號公報(專利文獻3)記載一種功率半導體裝置，其係以金屬線在功率半導體元件的金屬電極(元件電極)與基板等的金屬電極(連接電極)雙方皆進行楔形連接而成的功率半導體裝置，其中金屬線係直徑超過50μm、2mm以下的Ag或Ag合金線，或是在Ag或Ag合金線的表面上具有厚度3nm以上的Pd、Au、Zn、Pt、Ni、Sn的1種以上或此等的合金或此等金屬的氧化物或氮化物之被覆層的線。此功率半導體裝置中，金屬線在元件電極與連接電極的雙方上進行楔形接合，但金屬線為直徑超過50μm且在2mm以下的粗線，而並未考量線徑在15~35μm左右之細線的金屬線。又，此功率半導體裝置中，只不過是藉由選擇被覆元件電極表面之電極被覆層的構成金屬及厚度來提高楔形接合性。又，處理較大電力的功率半導體之電極，與記憶體等的精密易損壞的薄型晶片電極在根本上就有所不同。

[先前技術文獻]

[專利文獻]

[專利文獻1]日本特開2007-012776號公報

[專利文獻2]日本特開2007-123597號公報

[專利文獻3]國際公開第2013/129253號公報

如上所述，本案發明人等的課題，係考量記憶體等半導體裝置的晶片薄型化、多段積層化的需求，而開發一種接合線來代替以金作為主成分的接合線，其具有與金同等的特性，可應用於不耗費材料成本的、將多段積層晶片之電極之間直接進行楔形接合的方法(CWB)。作為該線所必需的條件課題，再 次列舉如下：(1)楔形接合性良好(具有連續接合性、接合強度)，(2)不會對於晶片電極造成損傷，(3)線徑35μm以下的細線，(4)材料成本不昂貴，(5)不限於CWB，但比電阻低等的條件。

又，若為了使半導體裝置變薄而將晶片多段積層化，則在如圖13之橫向V型的方向中，晶片電極部的下側會空出空間而產生晶片無底層(支撐)之處。已知在無底層的情況，無法有效地以焊管施加超音波，導致給予晶片的接合能量降低，接合強度變弱。因為係多段而必須各別地設定適合各處的接合能量。接合能量，係為了得到穩定接合的條件範圍，楔形接合條件則主要是載重、超音波施加、加熱溫度。接合處周圍的狀況各別不同的情況，則要求大範圍的接合能量之條件範圍。

本案發明人，對於不以既有的金為主成分的接合線反覆嘗試錯誤，但因為既有的打接合線中可對應的接合能量之範圍狹窄，已知在連續楔形接合中，在低接合能量、亦即主要對於線的按壓量小的低載重的情況，接合強度弱，在後續的打線過程中，會在接合界面上發生線剝落(剝離)，相反地若為高接合能量(線按壓量大，高載重)，則會發生晶片損傷，線經過變形而變得極薄，在後續的打線過程中，會在接合部薄化之處發生斷線。

本發明提供一種接合線，可在半導體記憶體等的薄且多段積層的晶片電極之間連續且良好地進行楔形接合，不會對於晶片電極造成損傷，接合能量條件範圍廣泛，比電阻低，且不耗費材料成本。又，提供其製造方法及使用該接合線的半導體線接合構造、半導體裝置，藉此來解決課題。

本案發明人為了解決上述楔形接合的問題，針對接合線詳細研究，反覆嘗試錯誤後所得到的結論是發現控制線的壓縮應力係為有效。壓縮應力，係線受到壓縮方向之力而變形時每單位面積的強度(力)值，本發明中發現，只要相對於線徑使其壓縮(變形)60%時的壓縮應力在290MPa以上590MPa以下的範圍，即可解決課題。

關於本發明之壓縮應力測量方法的詳細內容，在後述段落[0050]~[0053]中詳述，其係由下式所算出。

線的壓縮應力(MPa)=相對於線徑使其變形60%時所施加的力(N)/(圓周率×線徑(mm)/2)×壓頭直徑(mm))

另外，壓縮應力亦可使用壓縮試驗機中自動計算的值。壓頭直徑，係裝設在壓縮試驗機上的壓頭之直徑。圓周率係使用3.14。

本發明的基本想法係從控制在上述壓縮應力的範圍內、比電阻低且低價格這樣的條件而言，著眼於以Ag線或Cu線為基材，將柔軟的Au被覆於此等線表面這樣的線構造。

本發明的金被覆接合線，具有包含以銀或銅作為主成分的芯材與設於該芯材表面且包含金作為主成分的被覆層，其特徵為：相對於該金被覆接合線的線徑使其變形60%時的壓縮應力在290MPa以上590MPa以下。

本發明的金被覆接合線的製造方法，係用以製造具有包含銀或銅作為主成分的芯材與設於該芯材表面且包含金作為主成分之被覆層的金被覆接合線，其特徵為：使相對於該金被覆接合線的線徑使其變形60%時的壓縮應力在290MPa以上590MPa以下。

本發明的半導體線接合構造，具有金被覆接合線、半導體晶片的電極、該線與該電極接合而成的楔形接合部；該金被覆接合線具有包含銀或銅作為主成分的芯材與以金作為主成分的被覆層，其特徵為：該金被覆接合線中，被覆層的膜厚在5nm以上200nm以下，且相對於線徑使其變形60%時的壓縮應力在290MPa以上590MPa以下。

本發明的半導體裝置，具備：一個或複數個半導體晶片，至少具有一個第1電極；選自引線框架及電路基板的電路基板，至少具有一個第2電極；及金被覆接合線，將選自「該半導體晶片的第1電極與該電路基板的第2電極之間」以及「該複數個半導體晶片的第1電極之間」的至少1者電性連接，並且將該第1電極與該第2電極、或是該複數個第1電極的至少一者進行楔形接合；其特徵為：該金被覆接合線具有包含銀或銅作為主成分的芯材與設於該芯材表面且包含金作為主成分的被覆層，該金被覆接合線的壓縮應力在290MPa以上590MPa以下。

根據本發明的金被覆接合線及其製造方法，藉由使其壓縮應力在290MPa以上590MPa以下，即使在因為像是多段積層晶片電極的各接合處導致接合能量條件不同的連續楔形接合時，亦不會對於半導體晶片電極等造成損傷，可得到穩定的楔形接合強度。又，根據本發明的半導體裝置，藉由使用這樣的金被覆接合線，可以抑制了總成本的低價格提供薄且記憶容量大的半導體記憶體等。

本發明，除了上述效果以外，當然在一般對於半導體晶片電極的球體接合、對於基板電路及引線框架等的楔形接合中，在接合穩定性、接合可靠度等方面具有效果。

1:金被覆接合線

2:芯材

3:被覆層

4:中間金屬層

10:半導體裝置

10X:半導體裝置

11:基板電極

12:電路基板

13:晶片電極

14、14A、14B、14C、14D:半導體晶片

15:接合線

16:晶粒接合材

17:楔形接合部

18:密封樹脂層

19:球體接合部

D:直徑

圖1係顯示實施型態之金被覆接合線的縱剖面圖。

圖2係顯示實施型態之金被覆接合線的橫剖面圖。

圖3係顯示實施型態之金被覆接合線的變形例的縱剖面圖。

圖4係顯示實施型態之金被覆接合線的變形例的橫剖面圖。

圖5係顯示實施型態之接合線的壓縮應力試驗中的壓痕形狀的圖。

圖6係顯示實施型態之半導體裝置進行樹脂密封前之階段的剖面圖。

圖7係顯示實施型態之半導體裝置進行樹脂密封後之階段的剖面圖。

圖8係顯示實施型態之半導體裝置中接合於半導體晶片之電極的金被覆接合線之楔形接合部的剖面圖

圖9係顯示以往經過多段積層的半導體晶片之線連接構造的一例的圖。

圖10係顯示以往經過多段積層的半導體晶片之線連接構造的另一例的圖。

圖11係顯示實施型態之半導體裝置的第1變形例的剖面圖。

圖12係顯示實施型態之半導體裝置的第2變形例的剖面圖。

圖13係顯示具有半導體晶片之多段積層構造的半導體裝置之一例的剖面圖。

以下參照圖式說明本發明的實施型態之金被覆接合線及其製造方法、半導體線接合構造、及半導體裝置。各實施型態中，對於實質上相同的構成部位賦予相同的符號，具有部分省略其說明的情況。圖式僅為示意，厚度與平 面尺寸的關係、各部位的厚度比例、縱向尺寸與橫向尺寸的比例等可能與現實不同。又，本說明書中的壓縮應力(MPa)，係使用根據1kgf/mm²=9.8MPa之換算式的值。

(金被覆接合線及其製造方法)

實施型態之金被覆接合線1，如圖1及圖2所示，具有以銀(Ag)或銅(Cu)作為主成分的芯材2與設於芯材2表面且包含金(Au)作為主成分的被覆層3。實施型態之金被覆接合線1，如圖3及圖4所示，亦可更具有設於芯材2與被覆層3之間的中間金屬層4。中間金屬層4，係以選自鈀(Pd)、鉑(Pt)及鎳(Ni)的一種金屬作為主成分。

實施型態之金被覆接合線1，相對於線徑使其變形60%時，具有290MPa以上590MPa以下的壓縮應力。金被覆接合線1的壓縮應力，在將其對於半導體晶片的電極、電路基板或引線框架等電路基板之電極進行楔形接合時，線的變形量會影響對於電極的接合性等。就此點而言，藉由使用具有290MPa以上590MPa以下之壓縮應力的金被覆接合線1，在楔形接合時不會對於半導體晶片等造成損傷，可得到穩定的楔形接合性及楔形接合強度。藉此，尤其是在藉由CWB將經過多段積層的半導體晶片的電極之間以1條接合線在各接合處以不同條件之連接能量進行連續連接時，可在不產生晶片損傷的情況下得到充分的楔形接合強度。

說明訂定壓縮應力範圍的臨界意義。金被覆接合線1的壓縮應力若小於290MPa，則因為楔形接合時的能量、具體為所施加之超音波及載重而過度變形，因此與電極相對的線接合部的線按壓幅度變得過大。經過按壓之線的一部分若超出電極的外側，則容易與鄰接的線接合部接觸而導致短路不良。又，線 接合部過度按壓而進行接合的線會變薄，在以接合工具(焊管)形成線弧時，容易發生接合部之線的斷線等。尤其是在藉由CWB將半導體晶片的電極之間以1條接合線進行連續連接時，線接合部的線按壓幅度及線厚度容易變得不穩定。若相反地為了避免這樣的問題而以低接合能量進行楔形接合，則接合部之線的變形不充分，楔形接合強度變弱，在後續的線弧形成中，容易在接合界面發生線剝落。另外，作為評價這種接合強度的手段，具有拉力測試(pull test)，線剝落稱為剝離(lift)，其係評價在線與電極的接合界面發生剝落之可能性的指標。金被覆接合線1的壓縮應力較佳為340MPa以上。

另一方面，金被覆接合線1的壓縮應力若超過590MPa，則即使以高接合能量進行楔形接合，線亦不容易變形，線接合部的接合面積降低，接合強度變弱，在後續的線弧形成中，容易在接合界面發生線剝落。此亦會在該拉力測試中發生剝離。因此，金被覆接合線1的壓縮應力較佳在540MPa以下，再者，更佳在490MPa以下。亦即，藉由使用具有290MPa以上590MPa以下之壓縮應力的金被覆接合線1，可在大範圍的楔形接合條件下進行穩定的楔形接合。

關於金被覆接合線1的壓縮應力，如後段中詳述，藉由適當控制構成芯材2的金屬材料(銀系材料或銅系材料)的組成、芯材2的組成及熱處理、被覆層3及中間金屬層4的厚度、接合線1的線徑、對於接合線1實施之熱處理條件等，可得到290MPa以上590MPa以下的壓縮應力。然而，金被覆接合線1的壓縮應力，不限於金被覆接合線1的材質、製造步驟、製造條件等，只要在上述範圍內即可發揮其特性。

上述金被覆接合線1，較佳係具有13μm以上35μm以下的線徑(圖1所示的直徑D)。線1的線徑若小於13μm，則在製造半導體裝置時，使用接合線 1進行打線接合時，具有強度及導電性等降低而導致打線接合的可靠度等降低的疑慮。線1的線徑若超過35μm，則具有對於電極的接合性、尤其是楔形接合之接合性降低的疑慮。例如，經過間距窄化的半導體裝置之電極的開口面積變小。若在這種經過間距窄化的電極之開口面積內，將線徑超過35μm的接合線1進行楔形接合，則具有破壞鈍化膜及在鄰接的接合部之間發生短路的疑慮。另外，鈍化膜具有保護內部不受到由晶片最上層之絕緣膜、密封樹脂等而來的外界水分及金屬離子影響的功能。因此，若觀察晶片的垂直剖面，鈍化膜高於晶片的接合面。線的線徑若超過35μm，在接合時，因為與接合部附近之線側面的接觸及與在接合部經過按壓的線接觸，而發生鈍化膜的破壞。

芯材2，係主要構成實施型態之接合線1的部分，其發揮接合線1的功能。作為這種芯材2的主成分，係使用銀或銅。此處，包含銀或銅作為主成分，係指芯材2至少包含50質量%以上的銀或銅。使用以銀為主成分的材料作為芯材2的情況，芯材2可由純銀所構成，但較佳係由對於銀加入添加元素的銀合金所構成。又，使用以銅為主成分的材料作為芯材2的情況，芯材2亦可由純銅所構成，但較佳係由對於銅加入添加元素的銅合金所構成。若為純金屬，具有發生自退火(self annealing)而變得過於柔軟導致在製造步驟中難以操作這樣的缺點。若進行合金化，則會變得比純金屬更硬，具有接合線在製造步驟中變得容易操作這樣的優點。又，不僅如此，藉由使用銀合金或銅合金所構成之芯材2，亦具有容易得到具有290MPa以上590MPa以下之壓縮應力的金被覆接合線1這樣的優點。

原則上，控制線整體的壓縮應力係達成課題的最重要條件，但包含銀或銅作為主成分的芯材2，維氏硬度(Hv)較佳為40以上80以下。此處所指的維氏硬度，係金被覆接合線1之剖面中的芯材2的維氏硬度。芯材2的維氏硬度 在40以上80以下時，容易得到具有290MPa以上590MPa以下之壓縮應力的金被覆接合線1。亦即，芯材2的維氏硬度若小於40，則金被覆接合線1的壓縮應力變得過低，變得難以得到290MPa以上的壓縮應力。芯材2的維氏硬度若超過80，則金被覆接合線1的壓縮應力變得過高，變得難以得到590MPa以下的壓縮應力。芯材2的維氏硬度更佳為45以上，又更佳為70以下。當然，不僅是容易得到目標壓縮應力，而且藉由使維氏硬度在此範圍內，因為壓縮應力與硬度的相乘效果而更加提高楔形接合性。另外，壓縮應力與維氏硬度並不一定是單純的比例關係。

以銀合金構成芯材2的情況，銀合金中的銀含量較佳為97質量%以上。構成芯材2的銀合金，較佳係包含選自銅(Cu)、鈣(Ca)、磷(P)、金(Au)、鈀(Pd)、鉑(Pt)、鎳(Ni)、銠(Rh)、銦(In)、及鐵(Fe)所構成之群組的至少一個元素。構成芯材2的銀合金中所添加的元素，具有提高金被覆接合線1的可靠度(耐腐蝕性)、藉由提高芯材2的維氏硬度來防止自退火(self annealing)的效果。若進行自退火而線變得太軟，在製造步驟中線變得不易操作，亦容易造成傷痕。然而，添加元素的含量若太多，則芯材2的比電阻增加，作為芯材2甚至是金被覆接合線1的導電性降低。添加元素的含量，相對於線1的整體量，較佳為1質量ppm以上3質量%以下的範圍。

構成芯材2之銀合金中的添加元素的含量，相對於線1的整體量，若小於1質量ppm，則具有無法充分得到金被覆接合線1的可靠度及抑制芯材2自退火之效果等疑慮。添加元素的含量，相對於線1的整體量，若超過3質量%，則金被覆接合線1的比電阻增加。添加元素的含量，較佳係以使金被覆接合線1之比電阻成為2.3μΩ．cm以下之範圍的方式設定。

以銅合金構成芯材2的情況，銅合金中的銅含量較佳為98質量%以上。構成芯材2的銅合金，較佳係包含選自磷(P)、金(Au)、鈀(Pd)、鉑(Pt)、鎳(Ni)、銀(Ag)、銠(Rh)、銦(In)、鎵(Ga)及鐵(Fe)所構成之群組中的至少一個元素。相同地，構成該芯材2的銅合金中所添加之元素，具有提高金被覆接合線1的可靠度(耐腐蝕性)、藉由提高芯材2的維氏硬度來防止自退火(self annealing)的效果。若進行自退火而線變得太軟，不僅是在製造步驟線變得難以操作，亦容易因為些微衝擊即造成傷痕。然而，添加元素的含量若太多，則芯材2的比電阻增加，作為芯材2甚至是金被覆接合線1的功能降低。添加元素的含量，相對於線1的整體量，較佳為1質量ppm以上2質量%以下的範圍。

構成芯材2之銅合金中的添加元素的含量，相對於線1的整體量，若小於1質量ppm，則具有無法充分得到金被覆接合線1的可靠度及抑制芯材2的自退火之效果等疑慮。添加元素的含量，相對於線1的整體量，若超過2質量%，則金被覆接合線1的比電阻增加。添加元素的含量，較佳係以使金被覆接合線1的比電阻在2.3μΩ．cm以下之範圍的方式設定。

使用上述以銀或銀合金所構成之芯材2的金被覆接合線1中，壓縮應力較佳在290MPa以上440MPa以下。藉由使用這樣的金被覆接合線1，可一方面滿足使用了銀系芯材2之金被覆接合線1的線特性，一方面提高楔形接合性。又，使用了以上述銅或銅合金所構成之芯材2的金被覆接合線1中，壓縮應力較佳在440MPa以上590MPa以下。藉由使用這樣的金被覆接合線1，可一方面滿足使用了銅系芯材2的金被覆接合線1的線特性，一方面提高楔形接合性。

實施型態之金被覆接合線1，具有設於上述以銀或銅為主成分之芯材2表面的被覆層3。被覆層3包含金作為主成分。此處，包含金作為主成分，係指被覆層3包含50質量%以上的金。包含金作為主成分的被覆層3，使線的耐蝕性提升，其與構成半導體晶片之電極的鋁(Al)或鋁合金(Al合金)、構成電路基板之電極的金(Au)或金合金(Au合金)、形成於引線框架之內引線表面的銀(Ag)鍍覆或銀合金(Ag合金)鍍覆等的相容性佳，容易擴散，因此呈現良好的接合強度，尤其是良好的楔形接合強度。因此，對於表面具有包含金作為主成分之被覆層3的接合線1進行楔形接合，尤其是藉由CWB進行連續接合時，可以良好的接合強度及接合可靠度將接合線1進行楔形接合。

被覆層3可由純金(金的含量99.9%以上)所構成，亦可由對於金加入添加元素而成的金合金所構成。構成被覆層3的金合金，較佳係包含選自銻(Sb)、鈀(Pd)、鉑(Pt)、鎳(Ni)、鈷(Co)、鉍(Bi)所構成之群組的至少一個元素。構成被覆層3之金合金中所添加的元素，顯示金被覆層3與構成半導體晶片電極之鋁(Al)的接合可靠度提升等效果。又，金被覆層3的膜厚較佳為5nm以上200nm以下。藉由使金被覆層3的膜厚在5nm以上，可充分提高金被覆層3對於鋁電極、金電極、銀鍍覆電極等的楔形接合性。金被覆層3的膜厚若超過200nm，金被覆接合線1的製造成本上升，因而不佳。如上所述，本發明之製品，有時亦用於球體接合用途，因此若金被覆層超過200nm，可能導致FAB偏芯等的球體形成性下降。又，金被覆層3的膜厚較佳係超過20nm，更佳為50nm以上，又更佳為150nm以下。

如上所述，實施型態之金被覆接合線1，如圖3及圖4所示，亦可具有設置於芯材2與被覆層3之間的中間金屬層4。中間金屬層4，係以選自鈀(Pd)、 鉑(Pt)及鎳(Ni)的一種金屬作為主成分。藉由將這樣的中間金屬層4設於芯材2與被覆層3之間，不僅可提升可靠度(耐蝕性)，亦可抑制在高溫時芯材2的構成材料超出被覆層3而滲出至接合線1表面。例如，若銅在芯材2最表面露出，則氧化的疑慮變大，又若銀在芯材2最表面露出，則硫化的疑慮變大。此等皆為導致金被覆接合線1對於電極之接合可靠度降低的主要原因。對於這樣的點，藉由在芯材2與被覆層3之間設置中間金屬層4，可抑制在高溫環境中銅或銀滲出至線表面，可提升接合可靠度。

中間金屬層4，亦可由純鈀、純鉑或純鎳所構成，又亦可由包含2種以上此等金屬的合金所構成。再者，中間金屬層4，亦可以選自鈀、鉑及鎳的一種金屬作為主成分並在此等之中加入添加元素的鈀合金、鉑合金或鎳合金所構成。

中間金屬層4，較佳係具有60nm以下的厚度。中間金屬層4的厚度若超過60nm，則具有損及金被覆接合線1的FAB的球體形成性等本來之特性的疑慮。另外，因為可充分得到抑制上述銅及銀在線表面露出的效果，因此中間金屬層4的厚度較佳為1nm以上。另外，實施型態之金被覆接合線1，並不限於僅藉由上述芯材2及被覆層3、或是芯材2、被覆層3及中間金屬層4所構成者。實施型態之金被覆接合線1，亦可因應需求而成為此等以外的構成，例如三層被覆、四層被覆等構造。

金被覆接合線1的壓縮應力可以下述方式進行測量。亦即，以不施加張力的方式將金被覆接合線1切出數公分的長度，以準備線試料。一邊注意避免線試料拉伸或鬆弛，一邊將其橫向地放置在壓縮試驗機(例如，島津製作所股份有限公司製微小壓縮試驗機型號MCT-W-500)的平面試料台上。接著，作為 裝置的設定，試料形狀選擇圓形，壓頭尺寸φ200μm，線的剖面方向的變形量為線徑的60%，又，設定與線徑對應的最大載重。例如，最大載重的設定，在線徑φ20μm的情況，其標準值為3.5N。

接著，移動載台以使線移至壓頭之中央，以壓頭將線表面壓縮，求出線的壓縮應力。壓縮應力值係由裝置進行自動計算而算出，使用此值亦無問題。就算式而言，係使用壓縮線徑的60%時所施加的力除以線經過按壓後的剖面積而得到的值。此處說明求出剖面積的方法。在理想的狀態下，不限於均等地以壓頭將線表面壓薄的情況，按壓後的線形狀(剖面)成為四邊形，厚度無限制地接近0。剖面的橫向長度為壓頭的直徑，縱向長度為無限制接近線之圓周長度一半之長度的值。因此，線的剖面積係以橫向×縱向求得後，成為壓頭的直徑×(圓周率×直徑/2)。

若以具體例說明，線徑20μm的60%壓縮，係以將線按壓至8μm高度之處所施加的力(N)除以前述定義的剖面積(mm²)。亦即，以力除以(壓頭尺寸200μm=0.2mm)×(線的圓周長的一半)=(線徑0.02mm×3.14/2)所得到的值即為壓縮應力。嚴謹而言，使線變形60%之處，線並未被壓至完全扁平，因此剖面積的縱向長度並不等於圓周一半的長度，但無論是以此剖面積計算的測量值，或是嚴謹地以變形60%時之剖面積計算的測量值，僅有些微的差，不會產生超過具有臨界意義之範圍的差，因此本發明中採用以此值進行測量的方法。以下藉由簡單的公式表現壓縮應力。

線的壓縮應力(MPa)=相對於線徑使其變形60%時所施加的力(N)/((圓周率×線徑(mm)/2)×壓頭直徑(mm))

又，須注意在將線壓縮後，採取試驗後的線，使用掃描電子顯微鏡觀察壓痕的形狀。壓痕的狀態，如圖5(附加的SEM影像)，壓痕的長度為壓頭直徑的±20%，以線長邊方向作為軸，確認按壓寬度對稱。不滿足此等條件的情況，可能為不正確的測量值，因此進行再測量。測量值係作為三次測量的平均值，單位為MPa。另外，壓縮試驗裝置的輸出單元為kgf/mm²的情況，應用根據1kgf/mm²=9.8MPa的換算式所換算的值。又，使壓縮的變形量為線徑的60%，其理由係因為楔形接合中平均的線按壓率為60%左右。

芯材2的剖面中的維氏硬度，係以下述方式進行測量。亦即，將金被覆接合線切出數公分長，準備複數條線試料。一方面注意避免線試料拉伸或鬆弛，一方面將其筆直且平坦地貼附於金屬(鍍Ag框架)板上。之後，按金屬板將線試料放入圓筒狀模具(mold)讓金屬板成為圓筒底面，在模具內倒入填埋樹脂，之後添加硬化劑使樹脂硬化。然後，以使線的橫剖面露出的方式，以研磨器將經過硬化且埋入有線試料的圓筒狀樹脂進行粗研磨。之後，藉由最終研磨進行切剖面的加工，然後藉由離子研磨去除研磨面的殘留應變，得到平滑的表面。另外，以使線切剖面與線長邊方向垂直的方式微調離子研磨裝置。以線試料的橫剖面(亦即，試料的研磨面)與試料台平行的方式將其固定於硬度試驗機(一例：Mitutoyo製HM-220)的試料台，以試驗力0.001kgf、負載時間4.0秒、保持時間10.0秒、卸載時間4.0秒、接近速度60.0um/秒的條件，在線剖面之中心附近實施維氏硬度的測量。對於5條實施該硬度測量，求出其平均值。

金被覆接合線1中，以銀合金或銅合金構成芯材2的情況，添加元素相對於線1整體的含量、構成被覆層3的金相對於線1整體的含量、以金合金構成被覆層3的情況中添加元素相對於線1整體的含量、構成中間金屬層4的鈀、鉑 或鎳相對於線1整體的含量、及以合金構成中間金屬層4的情況中添加元素相對於線1整體的含量，係以下方式進行測量。亦即，首先為了算出金含量，將接合線1放入稀硝酸，溶解芯材2後，採取溶解液。在此溶解液中加入鹽酸，以超純水作為定容液。使用此定容液，進行ICP發射光譜分析法(ICP-AES，Inductively Coupled Plasma Atomic Emission Spectroscopy)或感應偶合電漿質量分析(ICP-MS，Inductively Coupled Plasma-Mass Spectrometry)，藉此測量芯材2的添加元素的含量。

被覆層3及中間金屬層4的厚度，係以下述方式進行測量。亦即，從金被覆接合線1的表面，藉由掃描式歐傑電子能譜(AES，Auger Electron Spectroscopy)分析裝置(例如日本電子公司製，商品名稱：JAMP-9500F)，於深度方向分析元素組成。AES分析裝置的設定條件為1次電子束的加速電壓10kV、電流50nA、能束直徑5μm、氬離子濺鍍的加速電壓1kV、濺鍍速度2.5nm/分鐘(SiO₂換算)。從金被覆接合線1的表面，於深度方向上，分析至芯材之主成分的檢測濃度成為50原子%以上的位置為止，求出金相對於金與銀或銅之總和的平均濃度。設置中間金屬層4的情況，分別求出金及元素M相對於中間金屬層4之主構成元素M與金與銀或銅之總和的平均濃度。

被覆層3，係定義為從線1的表面到上述金相對於銀或銅與金之總和的比例成為50.0原子%之處為止的區域，求出此區域的厚度以作為被覆層3的厚度。金的比例成為50.0原子%之處為芯材2與被覆層3的交界。中間金屬層4，係定義為上述金相對於銀或銅與金與元素M之總和的比例成為50.0原子%之處到元素M的比例成為50.0原子%之處的區域，求出此區域的厚度作為中間金屬層4的厚度。

接著說明實施型態之金被覆接合線1的製造方法。另外，實施型態之金被覆接合線的製造方法，並未特別限定於以下所示的製造方法。實施型態之金被覆接合線1，例如係藉由下述方法而獲得：在以成為芯材2的銀或銅作為主成分的線表面上形成包含金作為主成分之層，藉此製作線的原材料，並且實施伸線加工至金被覆接合線1所要求之線徑，再因應需求實施熱處理等。又，具有中間金屬層4的金被覆接合線1的情況，例如係藉由下述方式所獲得：在成為芯材2的銀或銅線之表面，依序形成作為中間金屬層4的層與包含金作為主成分的層，藉此製作線的原材料，並且實施伸線加工至金被覆接合線1所要求之線徑，再因應需求實施熱處理等。

使用銀或銅作為芯材2的情況，使既定純度的銀或銅溶解，又使用銀合金或銅合金的情況，係藉由使既定純度的銀與添加元素一起溶解，或是使既定純度的銅與添加元素一起溶解，藉此得到銀芯材之材料或銅芯材之材料。溶解係使用電弧加熱爐、高頻加熱爐、電阻加熱爐、連續鑄造爐等加熱爐。以防止來自大氣中的氧及氫混入為目的，加熱爐的銀溶湯或銅溶湯較佳係保持於真空或氬、氮等非活性氣體環境。經溶解的芯材材料，係從加熱爐以成為既定線徑的方式在連續鑄造中使其凝固，或是將經熔融之芯材材料再鑄模內進行鑄造而製作鑄錠，再將此鑄錠進行輥壓延。因應需求進行熱處理，伸線至既定線徑，得到銀線或銅線(包含銀合金線及銅合金線)。

作為在銀線或銅線表面形成作為金層或中間金屬層4之層的方法，例如係使用鍍覆法(濕式法)或蒸鍍法(乾式法)。鍍覆法亦可為電鍍法與無電鍍法的任一方法。衝擊電鍍或閃鍍等電鍍，鍍覆速度快，而且若應用於金鍍覆則可得到金層對於銀線或銅線的良好密合性。鍍覆法中，為了使金層或作為中 間金屬層4的鈀層、鉑層或鎳層含有添加元素，例如在上述電鍍中，使用在金鍍覆液或中間金屬層4之構成元素的鍍覆液中含有包含添加元素之鍍覆添加劑的鍍覆液。此時，藉由調整鍍覆添加劑的種類及量，可調整被覆層3及中間金屬層4中的添加元素量。

作為蒸鍍法，可利用濺鍍法、離子植入法、真空蒸鍍法等物理蒸鍍(PVD)或熱CVD、電漿CVD、有機金屬氣相成長法(MOCVD)等化學蒸鍍(CVD)。若藉由此等方法，不需要對於形成後的金被覆層或中間金屬層進行洗淨，而沒有洗淨時汙染表面等疑慮。作為以蒸鍍法使金層或作為中間金屬層4的鈀層、鉑層或鎳層含有添加元素的手法，具有使用含有添加元素之金靶材或中間金屬層4之構成材料靶材，藉由磁控濺鍍等形成金層或中間金屬層的手法。應用其以外之方法的情況，只要使用使金材料或中間金屬層4之構成材料含有預期之添加元素的原料即可。

又，作為其他方法，亦具有以預先被覆之材料形成管狀容器，再將芯材插入其中以進行製造的包層(clad)製法等。

伸線加工的加工率，因應所製造的金被覆接合線1的最終線徑及用途等而決定。伸線加工的加工率，一般而言，作為將所被覆之銀線或銅線加工至最終線徑為止的加工率，較佳為90%以上。此加工率，可作為線剖面積的縮面率而算出。伸線加工，較佳係使用複數個鑽石模，以階段性縮小線徑的方式進行。此情況中，每一個鑽石模的縮面率(加工率)較佳為5%以上15%以下。

被覆了金層及中間金屬層4之構成材料層的銀線或銅線進行伸線至最終線徑後，較佳係實施最終熱處理。最終熱處理，係考量在最終線徑時去除殘留於線1內部的金屬組織之應變的去除應變熱處理以及必要的線特性來執行。 去除應變熱處理，較佳係考量必要之線特性、尤其是線1的壓縮應力來決定溫度及時間。其他，亦可在線製造的任意階段實施因應目的之熱處理。作為這樣的熱處理，具有在線的伸線過程中的去除應變熱處理、用以在形成金層或中間金屬層4之構成材料層之後提升密合性的擴散熱處理等。藉由進行擴散熱處理，可提升芯材2與被覆層3的密合性等。熱處理，較佳為使線通過加熱至既定溫度之加熱環境內以進行熱處理的行進式熱處理，因為其容易調節熱處理條件。行進式熱處理的情況，熱處理時間係藉由線的通過速度與線在加熱裝置內的通過距離來算出。作為加熱裝置，係使用電爐等。抑制線表面氧化的情況，一方面流入N₂及Ar等非活性氣體、一方面加熱亦為有效。必要的情況，使用N₂與H₂的具有還原性的混合氣體。

上述金被覆接合線1的製造步驟中，構成芯材2的金屬材料(銀系材料或銅系材料)的組成，藉由因應被覆層3及視需求形成的中間金屬層4之構成材料、厚度、接合線1的線徑等適當控制熱處理條件等製造條件，可得到290MPa以上590MPa以下的壓縮應力。例如，芯材2較佳係以銀合金或銅合金所構成，進一步具有銀合金或銅合金中的添加元素量越多，壓縮應力變得越高的傾向。又，具有被覆層3的厚度越厚，壓縮應力越低的傾向。再者，相較於使用銀合金的芯材2，使用銅合金的芯材2具有壓縮應力變高的傾向。

較佳係根據以上述金被覆接合線1之構成材料等為基準的壓縮應力之傾向來選擇熱處理條件。熱處理，較佳係在中間階段及最終階段的兩個階段實施。關於最終熱處理，具有溫度越高壓縮應力越低的傾向。關於中間熱處理，亦具有溫度越高壓縮應力越低的傾向。鑑於此等的觀點，使用呈現高壓縮應力之傾向的材料作為構成材料的情況，較佳係將中間熱處理溫度設為400℃以上 600℃以下，又將熱處理時間設為0.2秒以上20秒以下。使用呈現低壓縮應力之傾向的材料作為構成材料的情況，較佳係將中間熱處理溫度設為200℃以上且小於400℃，又將熱處理時間設為0.2秒以上20秒以下。再者，使用呈現高壓縮應力之傾向的材料作為構成材料的情況，較佳係將最終熱處理溫度設為350℃以上650℃以下，又將熱處理時間設為0.01秒以上5秒以下。使用呈現低壓縮應力之傾向的材料作為構成材料的情況，較佳係將最終熱處理溫度設為150℃以上350℃以下，又將熱處理時間設為0.01秒以上5秒以下。

另外，即使熱處理條件相同，根據熱處理裝置的構造及芯材中的添加元素的種類及量，有時亦會影響壓縮應力。此點，在本實施型態之金被覆銅接合線的製造步驟中，可藉由在最終熱處理中調整熱處理中的伸長率來控制線的壓縮應力。以包含銅為主成分之芯材作為構成材料的線的情況，較佳係將伸長率調整為5.0%以上20.0%以下，更佳為8.0%以上20.0%以下。以包含銀為主成分之芯材作為構成材料的線的情況，較佳係將伸長率調整為1.5%以上15.0%以下，更佳為2.0%以上11.0%以下。

伸長率係以接合線的拉伸試驗所得之值。伸長率可依據JIS-Z2241或JIS-Z2201進行測量。例如，在拉伸實驗裝置(例如，TSE股份有限公司製Autocom)中，以速度20mm/min、負載單元定格2N拉伸為長度10cm的接合線時，算出到破斷時的拉伸長度的比例。考量到測量結果的不平均，期望求出5條的平均值以作為伸長率。

針對上述補充說明。本來為了調整至最終產品之目標的壓縮應力之範圍，理想而言，係一邊測量壓縮應力一邊調整最終熱處理條件，但此處從達成製造作業簡便化這樣的觀點來看，作為大略的壓縮應力的標準，使用容易測量 的線之伸長率以作為替代。當然，就控制伸長率而言，不一定要限制於調整至目標壓縮應力的範圍。

(半導體裝置)

接著，針對使用了實施型態之金被覆接合線1的半導體裝置，參照圖6至圖8、圖11及圖12進行說明。另外，圖6係顯示實施型態之半導體裝置進行樹脂密封前之階段的剖面圖，圖7係實施型態之半導體裝置進行了樹脂密封的剖面圖，圖8係顯示實施型態之半導體裝置中與半導體晶片之電極接合的金被覆接合線1之楔形接合部的剖面圖。圖11及圖12分別係顯示實施型態之半導體裝置之變形例的剖面圖。

實施型態之半導體裝置10(樹脂密封前的半導體裝置10X)，如圖6及圖7所示，具備：電路基板12，具有電極(基板電極)11；複數個半導體晶片14(14A、14B、14C)，配置於電路基板12上，分別至少具有一個電極(晶片電極)13；及接合線15(金被覆接合線1)，將電路基板12的電極11、半導體晶片14的電極13及複數個半導體晶片14的電極13之間連接。電路基板12，係使用例如在樹脂材或陶瓷材等絕緣基材表面及內部設有配線網，並且在表面上設置與配線網連接之電極的印刷配線板或陶瓷電路基板等。

另外，圖6及圖7雖顯示在電路基板12上安裝複數個半導體晶片14的半導體裝置10，但半導體裝置10的構成不限於此。例如，半導體晶片亦可安裝於引線框架上，此情況中，半導體晶片的電極，透過接合線15連接於內引線，該內引線發揮作為引線框架之內部端子(電極)的功能。半導體晶片14相對於電路基板12或引線框架的搭載數量，可為一個或複數個的任一情形。接合線15用來連接電路基板12的電極11與半導體晶片14的電極13、引線框架與半導體晶片的電 極、及複數個半導體晶片14的電極13之間的至少一者，在此等連接(兩個電極)的至少一者中進行楔形接合。如後所述，在電路基板12或引線框架上將複數個半導體晶片14積層為階梯狀而進行安裝的情況，亦可在複數個半導體晶片14之間及半導體晶片14與電路基板12之間，以1條接合線15藉由CWB進行楔形接合而連續連接。

圖6及圖7所示的半導體裝置10的複數個半導體晶片14之中，半導體晶片14A、14C，透過晶粒接合(die bonding)材16安裝於電路基板12的晶片實裝區域。半導體晶片14B，透過晶粒接合(die bonding)材16安裝於半導體晶片14A上。半導體晶片14A的一個電極13透過接合線15與電路基板12的電極11連接，另一個電極13透過接合線15與半導體晶片14B的電極13連接，再另一個電極13透過接合線15與半導體晶片14C的電極13連接。半導體晶片14B的另一個電極13透過接合線15與電路基板12的電極11連接。半導體晶片14C的另一個電極13透過接合線15與電路基板12的電極11連接。

半導體晶片14，具備矽(Si)半導體或化合物半導體等所構成之積體電路(IC)。晶片電極13，例如，係由至少在最表面具有鋁(Al)層、AlSiCu、AlCu等鋁合金層的鋁電極所構成。鋁電極，例如，係藉由在矽(Si)基板的表面上，以與內部配線電性連接的方式被覆Al或Al合金等電極材料而形成。半導體晶片14，透過基板電極11及接合線15與外部裝置之間進行資料傳輸，並從外部裝置供給電力。

電路基板12的電極11，透過接合線15與安裝於電路基板12上的半導體晶片14之電極13電性連接。實施型態之半導體裝置10中，接合線15係由上述實施型態之金被覆接合線1所構成。一部分的接合線15中，其一端在晶片電極13 上進行球體接合(第1接合)，另一端在基板電極11上進行楔形接合(第2接合)。球體接合與楔形接合亦可相反，亦可為在基板電極11上進行球體接合(第1接合)，在晶片電極13上進行楔形接合(第2接合)。以接合線15將複數個半導體晶片14的電極13之間連接的情況亦相同，其一端在晶片電極13上進行球體接合(第1接合)，另一端在另一晶片電極13上進行楔形接合(第2接合)。另外，以接合線15電性接合的半導體晶片14之電極13，亦包含預先接合於半導體晶片14之電極的凸塊(圖中未顯示)。

以接合線15所進行的線連接，例如，藉由放電等使接合線15的一端熔融，藉由表面張力等使其凝固為球狀而形成FAB，將此FAB在半導體晶片14的電極13上進行球體接合後，抬起接合工具(焊管)而形成線弧構造，在將接合線15按壓於電路基板12之電極11上的狀態下施加超音波與載重，以進行楔形接合。如圖8所示，在基板電極11上形成楔形接合部17後，將接合線15扯斷，藉此結束一處之連接。以接合線15將半導體晶片14之電極13之間(內建晶片不同的電極13彼此)連接的情況亦相同。之後，以將複數個半導體晶片14及接合線15進行樹脂密封的方式，在電路基板12上形成密封樹脂層18，藉此製造半導體裝置10。半導體裝置，具體而言，具有邏輯IC、類比IC、離散半導體、記憶體、光半導體等。

實施型態之半導體裝置10中，作為接合線15使用的金被覆接合線1，若為290MPa以上590MPa以下的壓縮應力，則即使在將接合線15放置於不適合與電路基板12的電極11或半導體晶片14的電極13、尤其是晶片電極13接合的位置、例如無支撐等的位置的條件下，亦可在廣泛的超音波條件或載重條件下，良好地進行楔形接合，因此不會對於半導體晶片14造成損傷，可得到穩定的楔形 接合強度。又，因為可將楔形寬度控制在適當範圍，因此可抑制經過間距窄化的電極之間的短路等。藉由此等，可提供一種接合線15之電極及電極之間的連接可靠度提升的半導體裝置。

接著，參照圖11及圖12，說明其他半導體裝置10。圖11所示的半導體裝置10，具有多段地積層於電路基板12上的4個半導體晶片14A、14B、14C、14D。此等半導體晶片14A、14B、14C、14D，以各自之電極13露出的方式積層為階梯狀。半導體晶片14A、14B、14C、14D的電極13與電路基板12的電極11，以1條接合線15連續地連接。亦即，4個電極13與基板電極11，藉由CWB以1條接合線15連接。另外，箭號表示接合方向。

具體而言，保持於接合工具(焊管)的接合線15，首先在最上段的半導體晶片14D的電極13上進行楔形接合。接著，在不扯斷接合線15的情況下，抬起接合工具(焊管)一方面形成線弧構造，一方面將接合線15移動至半導體晶片14C的電極13上，以進行楔形接合。相同地，在不扯斷接合線15的情況下，將接合線15依序對於半導體晶片14B的電極13及半導體晶片14A的電極13進行楔形接合。依序將接合線15在半導體晶片14D、14C、14B、14A的電極13上進行楔形接合後，相同地將接合線15在電路基板12的電極11上進行楔形接合，之後扯斷接合線15。如此，在途中不扯斷接合線15的情況下，以1條接合線15連續地連接半導體晶片14A、14B、14C、14D的電極13與電路基板12的電極11。

以1條接合線15對於上述4個晶片電極13與基板電極11連續地進行楔形接合而電性連接，藉此可減少球體形成的次數與將線扯斷的次數，因此可實現接合速度的高速化並且基於該高速化而提升生產性。在實施連續楔形接合時，接合線15的楔形接合性變得重要。就此點而言，因為使用具有290MPa以上 590MPa以下之壓縮應力的金被覆接合線1作為接合線15，可提高連續楔形接合中對於電極13、11的接合性。因此，可不對於半導體晶片14造成損傷，而以廣泛的接合條件對於晶片電極13良好地進行楔形接合。因此，可提高應用CWB的半導體裝置10之生產性及可靠度。

應用了CWB的打線接合，不限於圖11所示的構造。例如，如圖12所示，亦可將接合線15對於最下段的電路基板12的基板電極11進行球體接合，形成球體接合部19，不扯斷接合線15，依序將接合線15對於半導體晶片14A、14B、14C、14D的電極13進行楔形接合，之後再扯斷接合線15。應用這種CWB的半導體裝置10中，亦可基於接合線15之楔形接合性提升的效果，而提高連續楔形接合性，進而可提升應用CWB之半導體裝置10的生產性及可靠度。箭號表示接合方向。

實施型態之半導體裝置10，在以接合線15將兩個電極之間連接時，只要對於至少一電極進行楔形接合即可，藉此可發揮以實施型態之金被覆接合線1提升楔形接合性的效果，據此而提升楔形接合之接合強度及接合可靠度的效果等。然而，欲更有效地發揮以實施型態之金被覆接合線1提升楔形接合性的效果時，理想係在以接合線15連接的兩個電極之中，至少一者為半導體晶片14的電極13，對於這種晶片電極13進行楔形接合而成的半導體裝置10較為理想。尤其是實施型態之半導體裝置10，如圖11及圖12所示，適合應用CWB來實施打線接合的半導體裝置，這種情況中，可更有效地發揮良好的楔形接合性及由此所帶來的良好之接合強度及接合可靠度。

[實施例]

接著說明本發明的實施例。本發明不限於以下的實施例。

(實施例的製造方法及屬性)

準備表1所示的芯材，以連續伸線加工至中間線徑0.2~0.5mm後，於金電鍍浴中，一邊將芯材連續地送線，一邊使其浸漬，以電流密度0.15~2.00A/dm²的電流形成金被覆層。

關於實施例16~19、21、31~36，在形成金被覆層之前，以相同的電鍍方法形成表1所示的中間層。實施例1~19係進行中間伸線加工至中間線徑φ38μm~100μm為止，實施例22~36係進行中間伸線加工至φ50μm~200μm為止，以表1所示的中間熱處理溫度(電爐的設定溫度)、送線速度0.20~1.00m/秒實施熱處理。熱處理若換算為時間則為約0.5~3秒。之後，分別伸線加工至表1所示的最終線徑，以表1所示的伸長率為目標，調整熱處理溫度與送線速度，實施最終熱處理。如此製作實施例1~34的金被覆接合線。

針對此等完成之金被覆接合線，以上述方法測量壓縮應力及芯材剖面的維氏硬度，此等的結果顯示於表1。將如此所得之金被覆接合線提供至後述特性評價。

(比較例的製造方法及屬性)

說明比較例。壓縮應力在本發明之範圍外的接合線顯示於比較例1~6、11~18，形成金以外之被覆層的接合線顯示於比較例10、19、20。又，未形成被覆層的接合線顯示於比較例7~9。進行上述變更，除此之外，基本上以與實施例相同的製造方法製作比較例1~20的接合線。與實施例相同，以上述方法測量此等接合線的壓縮應力及芯材剖面的維氏硬度，結果顯示於表1。將如此所得之接合線提供至後述特性評價。

(實施例、比較例的楔形接合性評價)

說明上述製作之試料的楔形接合評價。楔形接合的對象有電路基板上的電極與晶片電極兩種。詳細內容於後段中敘述，其係進行下述3種評價以作為評價項目：進行連續接合時是否發生不良(連續接合性)、是否確實接合(接合強度)、晶片是否損傷。評價結果顯示於表1及表2。其中，關於晶片損傷評價，僅對於精密易損壞的晶片電極進行。

(楔形接合評價的接合能量)

如上所述，尤其是將接合線對於多段積層之晶片的電極進行楔形接合時，必須要確實接合，不會因為接合位置或處所等而發生晶片破裂，因此要求各種不同的大範圍接合條件。作為測量線的適應性的指標，接合能量適合作為評價方法，故確認即使大範圍地改變接合能量的條件是否仍可毫無問題地在上述3個評價項目中皆合格。

接合能量，大致上而言與線的按壓率相依。例如，為了大幅度按壓線，綜合而言必須增加對於線的載重壓力、載重時間、超音波等條件。此處，根據與線徑相對的按壓率((經過按壓之線的厚度/按壓前的線徑)×100)(%)，將接合能量分成3個等級。亦即，將線的按壓率在47%以上53%以下定義為低接合能量，將57%以上63%以下定義為中接合能量，將67%以上73%以下定義為高接合能量。此等接合能量條件係由接合裝置(Kulicke & Soffa公司製IConn PLUS)所調整。

如上所述，楔形接合具有電路基板電極與晶片電極兩種，對於電路基板之電極的楔形接合，下方支撐確實，相較於晶片電極，接合環境並未有大幅不同的狀況，因此此處以僅在高接合能量下的條件評價楔形接合性。另一方 面，晶片電極很可能被迫處於各種接合環境，因此以低、中、高3個等級的接合能量之條件評價楔形接合性。

再者，為了更嚴苛地模擬接近精密的多段層晶片電極的連續楔形接合之安裝水準的嚴峻之接合環境，相較於一般晶片，表1中使用的晶片係採用降低Al電極之密合性者。本晶片的剖面構造，在Si基板上具有絕緣膜(SiO₂膜)，並在該SiO₂膜上形成有Al膜。另一方面，一般晶片的剖面構造係在Si基板上具有絕緣膜(TEOS：四乙氧基矽烷)，絕緣膜與Al電極之間設有TiN層，而成為Al電極的密合性經過提升的構造。藉由採用本晶片而成為容易發生晶片損傷或晶片電極(襯墊)的損傷(在楔形接合後的打線動作時Al電極從晶片剝落的現象)的狀況及條件。另外，電極厚度為0.8μm，電極的材質為Al-0.5%Cu，或Al-1%Si-0.5%Cu。

(基板電極上的楔形接合的連續接合性)

關於在基板電極上的楔形接合性，係以晶片電極與基板電極(引線框架)的連續線接合進行評價。楔形接合條件，係以上述高接合條件，對於鍍Ag引線框架進行36循環×2組共72處楔形接合。此處的一個循環，係指從晶片電極上的球體接合到在框架上進行楔形接合及將線扯斷，連續進行此循環36次，並進行2組。總計72次接合期間，未因為楔形接合部未接著或斷線等的不良導致裝置停止的情況，因為連續接合性良好而表記為「◎」。因為楔形接合部不良導致裝置停止次數小於2次的情況，可在量產步驟中改善而表記為「○」。該裝置的停止次數在2次以上的情況則視為不良，表記為「×」。

(基板電極上的拉力測試=接合強度評價)

對於以該線接合進行了楔形接合的試料，使用接合強度試驗機(一例：Dage公司製，Bond tester 4000型)，在試料的楔形接合附近掛上勾子，從以該條件進行的試料之中隨機抽選20條線實施拉力測試，確認有無剝離(破斷模式之一)。接合強度測試機的設定條件為Load Cell WP100，測量範圍50%，測試速度250μm/min。拉力測試的破斷模式中，接合部的線未發生從基板剝落之剝離的情況為良好，表記為「◎」。剝離的發生數量小於3條的情況，可在量產步驟中改善，表記為「○」。剝離的發生數量在3條以上的情況為不良，表記為「×」。又，若拉力強度小於2gf，只要發生1條即為不良，表記為「×」。

(晶片電極上之楔形接合性的連續接合性)

本評價使用在鍍Ag引線框架上搭載該晶片的裝置。在該晶片上使用CWB方式，實施360條(10條/循環×36循環)的連續楔形接合。在一個循環中，設置該楔形接合條件(低接合能量、中接合能量、高接合能量的3個等級)，每一個循環具有3條/楔形接合條件×3個等級的楔形接合(最初第1條的接合係以球體接合進行，因此楔形接合處在一個循環中為9條)。因此，每一個晶片中，以各個等級接合的線為108條(楔形接合數108接合=3條×36循環)。楔形接合用的焊管形狀，係H徑：線徑的1.2~1.3倍，CD徑：線徑的1.5~1.8倍，T：線徑的3.5~3.8倍，FA：0°，OR徑：4~12μm，使用表面加工Matte規格。未因為楔形接合部的未接著、Al膜的剝落、斷線等不良而導致裝置停止的情況，在各接合能量中的楔形接合的連續接合性良好，表記為「◎」。在各接合能量中因為楔形接合部的不良導致裝置停止的次數小於5次的情況，可在量產步驟中改善，表記為「○」。該裝置的停止次數在5次以上的情況，在該接合能量中的楔形接合性不良，表記為「×」。

(晶片電極上的拉力測試=接合強度評價)

對於該晶片上以楔形接合所製作之試料，在每個接合能量條件中從108條之中隨機抽選20條線，藉由接合強度試驗機(一例：Dage公司製，Bond tester 4000型)，實施在試料上掛上勾子並拉伸的拉力測試，確認破斷模式。接合強度測試機的設定條件為Load Cell WP100，測量範圍50%，測試速度250μm/min。拉力測試的破斷模式中，接合部的線未發生從晶片電極剝落的剝離之情況，該接合能量中的楔形接合強度良好，表記為「◎」。剝離的發生數量小於3條的情況，可在量產步驟中改善，因此表記為「○」。剝離的發生數量在3條以上的情況，該接合能量中的楔形接合強度不良，表記為「×」。

(晶片損傷評價)

本評價使用在鍍Ag引線框架上搭載該晶片的裝置，在該晶片上，以CWB方式實施64條(16條/循環×4組)的連續接合。一個循環中，設置該楔形接合條件(低接合能量、中接合能量、高接合能量的三個等級)，針對每一循環，以5條的單位，分成3個接合能量等級(與前述相同，最初的第1條係進行球體接合，因此楔形接合處的總數為15條)。就每一個晶片而言，以各等級接合的線為20本(楔形接合數20接合=5條×4組)。楔形接合用的焊管，係使用與段落[0095]相同者。

接合後，為了溶解晶片電極而使晶片底層露出，而將進行了楔形接合的試料在氫氧化鈉水溶液中浸漬30分鐘左右，確認線從晶片剝離，在以純水洗淨、醇洗淨、乾燥的順序將試料洗淨後，以光學顯微鏡對於露出之晶片的底層(Si或SiO₂)隨機觀察以各接合能量等級所進行之接合部共計10處。無襯墊(晶 片電極)裂縫的情況，在該接合能量中的楔形接合性良好，表記為「◎」。只要1條發生襯墊裂縫的情況，在該接合能量中的楔形接合性即為不良，表記為「×」。

關於表1及表2的楔形接合性，只要在上述的連續接合性、接合強度、晶片損傷的評價項目中有一個不良「×」的情況，則推定其無法對應多段積層構造中的連續楔形接合，在綜合評價中為不合格。又，無「×」的評價者，在綜合評價中為合格。

從表2可知，具有小於290MPa或超過590MPa之壓縮應力的金被覆接合線，無論是在使用了銀芯材的情況(比較例1~6)、使用了銅芯材的情況(比較例11~18)中，在基板電極上或晶片電極上的楔形接合性皆不佳。進一步可知，在未形成金被覆層之接合線及被覆了金以外之被覆層的接合線中，基板電極上或晶片電極上的楔形接合性皆不佳。尤其是比較例的所有接合線，在連續接合性、拉力測試、晶片損傷的任一評價中，皆發生至少一個以上的不良「×」，因此認為此等的線並無法克服對於包含連續多段楔形接合的CWB中之接合線而言的技術課題。

相對於此，如表1所示，可知具有290MPa以上590MPa以下之壓縮應力的實施例1~36的金被覆接合線，在基板電極及晶片電極上的楔形接合性皆為優良。尤其是在晶片電極上的楔形接合性評價中，即使是在混合有接合能量低．中．高之三個等級的楔形接合條件中，連續接合性、拉力測試、晶片損傷的評價皆為良好，就結論而言，可得到充分的結果而用以克服在CWB之中的無形(接合線)中的技術課題。

根據本發明，尤其可提供對應以半導體記憶體為代表的記憶容量大容量化與小型化之相反市場需求並抑制材料成本、生產成本的接合線，因此認為能夠對於半導體產業及電子產業等的發展有巨大的貢獻。

1:金被覆接合線

2:芯材

3:被覆層

D:直徑

Claims (15)

1. 一種金被覆接合線，具有包含銀或銅作為主成分的芯材、及設於該芯材表面並包含金作為主成分之被覆層，其中該金被覆接合線中，被覆層的膜厚在5nm以上200nm以下且相對於線徑使其變形60%時的壓縮應力在290MPa以上590MPa以下。
2. 如請求項1之金被覆接合線，其中該芯材的剖面中的維氏硬度(Hv)在40以上80以下。
3. 如請求項1之金被覆接合線，其中該芯材係由包含97質量%以上之銀的銀合金所構成，且相對於該線整體的量而言，在1質量ppm以上3質量%以下的範圍包含選自銅、鈣、磷、金、鈀、鉑、鎳、銠、銦及鐵所構成之群組的至少一種金屬。
4. 如請求項1之金被覆接合線，其中該芯材係由包含98質量%以上之銅的銅合金所構成，且相對於該線的整體量而言，以1質量ppm以上2質量%以下的範圍包含選自磷、金、鈀、鉑、鎳、銀、銠、銦、鎵及鐵所構成之群組中的至少一種金屬。
5. 如請求項1至4中任一項之金被覆接合線，其中該金被覆接合線的線徑為13μm以上35μm以下。
6. 如請求項1至4中任一項之金被覆接合線，其中更具有設於該芯材與該被覆層之間的中間金屬層，該中間金屬層係以選自鈀、鉑及鎳所構成之群組中的一種金屬作為主成分。
7. 如請求項6之金被覆接合線，其中該中間金屬層具有60nm以下的厚度。
8. 如請求項1至4中任一項之金被覆接合線，其用於半導體記憶體。
9. 一種金被覆接合線的製造方法，係具有包含銀或銅作為主成分的芯材、及設於該芯材表面且包含金作為主成分之被覆層，其中使該金被覆接合線的該披覆層的膜厚在5nm以上200nm以下，且相對於線徑使其變形60%時使壓縮應力在290MPa以上590MPa以下。
10. 一種半導體線接合構造，具有金被覆接合線、半導體晶片之電極、該線與該電極接合而成的楔形接合部，該金被覆接合線具有包含銀或銅作為主成分的芯材與以金作為主成分的被覆層，其中該金被覆接合線中，被覆層的膜厚為5nm以上200nm以下，且相對於線徑使其變形60%時的壓縮應力在290MPa以上590MPa以下。
11. 如請求項10之半導體線接合構造，其具有兩個以上之該半導體晶片與依序將該兩個以上之該半導體晶片之電極與該線連接而成的兩個以上的該楔形接合部。
12. 如請求項10或11之半導體線接合構造，其用於半導體記憶體。
13. 一種半導體裝置，具備：一個或複數個半導體晶片，至少具有一個第1電極；選自引線框架及電路基板的電路基板，至少具有一個第2電極；金被覆接合線，將選自該半導體晶片的第1電極與該電路基板的第2電極之間及該複數個半導體晶片的第1電極之間中的至少一者電性連接；及楔形接合部，由該第1電極或該第2電極與該金被覆接合線接合而成，其中該金被覆接合線具有包含銀或銅作為主成分的芯材與設於該芯材表面且膜厚為5nm以上200nm以下的包含金作為主成分的被覆層， 相對於該金被覆接合線的線徑使其變形60%時的壓縮應力在290MPa以上590MPa以下。
14. 如請求項13之半導體裝置，其更具備分別具有至少一個該第1電極的複數個該半導體晶片，該複數個半導體晶片係以使該第1電極露出的方式積層，該半導體裝置具有以該金被覆接合線將該複數個半導體晶片之該第1電極依序連接而成的兩個以上的該楔形接合部。
15. 如請求項13或14之半導體裝置，其用於半導體記憶體。

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