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WO2021205674A1 - 金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置 - Google Patents

金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置 Download PDF

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WO2021205674A1
WO2021205674A1 PCT/JP2020/019809 JP2020019809W WO2021205674A1 WO 2021205674 A1 WO2021205674 A1 WO 2021205674A1 JP 2020019809 W JP2020019809 W JP 2020019809W WO 2021205674 A1 WO2021205674 A1 WO 2021205674A1
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WO
WIPO (PCT)
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wire
gold
bonding
bonding wire
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2020/019809
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English (en)
French (fr)
Inventor
優希 安徳
将太 川野
雄祐 ▲崎▼田
▲祐▼佳 平井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tanaka Denshi Kogyo KK
Original Assignee
Tanaka Denshi Kogyo KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to KR1020227034568A priority patent/KR102754476B1/ko
Priority to JP2022514302A priority patent/JP7383798B2/ja
Publication of WO2021205674A1 publication Critical patent/WO2021205674A1/ja
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    • H01—ELECTRIC ELEMENTS
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
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    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45644—Gold (Au) as principal constituent
    • H10W72/07552—
    • H10W72/521—
    • H10W72/5363—
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    • H10W90/734—
    • H10W90/752—
    • H10W90/753—
    • H10W90/754—

Definitions

  • the present invention relates to a gold-coated bonding wire and its manufacturing method, a semiconductor wire bonding structure, and a semiconductor device.
  • a semiconductor chip made of a silicon single crystal or the like is incorporated in an integrated circuit.
  • a semiconductor chip contains a large number of electronic circuit elements that perform complex functions, and is a delicate electronic component that is extremely vulnerable to vibration and impact.
  • electrodes there are a plurality of electrodes (called chip electrodes or pads) on the surface of the semiconductor chip, and the electrode portion of the circuit base material such as a lead frame or a circuit board that mainly supports and fixes the semiconductor chip and bears the connection with the external wiring. And the electrode of the chip electrode are bonded and wired by a bonding wire.
  • the bonding wire is a circuit base such as a lead frame in which one end of the bonding wire is bonded to the chip electrode (first bonding) by a method called ball bonding, and the other end of the bonding wire is bonded to the chip electrode by a method called wedge bonding (or stitch bonding). It is generally bonded to the external electrode of the material (second bonding).
  • ball bonding one end of the bonding wire is melted by electric discharge or the like and solidified into a spherical shape by surface tension or the like to form a ball.
  • the solidified ball is called a free air ball (FREE Air Ball: FAB), and is connected to the chip electrode by a thermocompression bonding method using ultrasonic waves or the like.
  • FREE Air Ball FAB
  • wedge bonding ultrasonic waves and a load are applied to the wire by a bonding tool (capillary) to bond to the electrode.
  • a metal wire such as a gold wire, a silver wire, or a copper wire having a wire diameter of about 15 to 35 ⁇ m, or a coated wire coated with another metal is used.
  • the semiconductor device is configured by resin-sealing a semiconductor chip and a circuit base material connected by wire bonding.
  • a semiconductor memory is a type of semiconductor device, and an electronic component called a cell for storing data is incorporated in a semiconductor chip.
  • Semiconductor memory has a high cost per capacity and was rarely used for external storage before, but in recent years the cost has been reduced and mechanical hard disks are weakened by vibration, so demand for semiconductor memory is high. Is expanding.
  • NAND flash memory has been adopted for image storage of digital cameras
  • USB memory Universal Serial Bus
  • the memory capacity was 1 GB or less around 2000 AD, but it meets the needs of 100 GB or more around 2010, and in recent years, even larger capacity has been demanded.
  • the demand for miniaturization of semiconductor memory is increasing due to the miniaturization of mobile devices, and naturally, the semiconductor memory chip is also required to be thin.
  • a chip with a thickness of about 150 ⁇ m was sufficient, but since then, the thickness of the chip has rapidly decreased, and around 2010, a chip with a thickness of about 30 ⁇ m has been adopted.
  • the development of chips with a thickness of only 20 ⁇ m (0.020 mm) has been progressing. Needless to say, the thinning of chips makes electronic components that are originally very delicate and destroyed if not handled carefully become even more fragile and must be handled more carefully.
  • each chip has a storage capacity of about 4 to 8 GB. Therefore, for example, at least 16 chips are required to have a storage capacity of 128 GB. Is required. Since the memory product itself becomes large when a plurality of semiconductor devices are incorporated, stacking thin chips in one semiconductor device is a means to meet the needs of both large capacity and small size.
  • a stacking method there are a method of stacking chips in a unidirectional step shape as shown in FIGS. 11 and 12 described later, and a method of stacking the chips so that the V-shape is laid down as shown in FIG.
  • Such a bonding method is called a BSOB (BALL STITCH ON BALL) method or reverse bonding. This is intended to obtain an effect like a cushioning material that prevents chip breakage by forming bumps on a delicate and fragile chip electrode.
  • This BSOB is repeated 3 times each to connect the chip electrode and the circuit board. Normally, ball bonding is performed directly on the chip electrode without forming bumps on the chip electrode, looping operation is performed, and then the bonding wire is wedge-bonded to the electrode of the circuit board.
  • Such a bonding method is called a positive bonding method. Generally, the chip electrode and the circuit board are connected by the positive bonding method.
  • the conditions of the bonding wire suitable for the reverse bonding method include softness that does not destroy the delicate chip electrode and wedge bonding on the bump, so that the bump surface and the wire surface have high corrosion resistance and oxidation resistance. Therefore, gold (Au) bonding wires and gold (Au) bumps containing gold (Au) as a main component, which is soft and does not oxidize, are used.
  • the distance between the chip electrode and the circuit board is long, and the chip electrode and the circuit board are connected by a single wire. Decreases.
  • the loop length becomes long, problems such as control of straightness of the wire after looping occur. Therefore, a method (cascade bonding method) of connecting the chip electrodes and the electrodes of the circuit board after connecting the chip electrodes with a wire as shown in FIG. 10 has been adopted.
  • the cascade bonding method will be described. In the case of a semiconductor device in which a circuit board and three chips are stacked in four stages, the chips are connected from the upper stage (the lowest stage circuit board is the first stage, and the uppermost stage chip is the fourth stage).
  • a bump is formed on the third-stage chip electrode, ball bonding is performed on the fourth-stage chip electrode, a looping operation is performed, and then a bonding wire is wedge-bonded to the bump formed on the third-stage chip electrode. do. This connects the 3rd and 4th stage chip electrodes.
  • a bump is formed on the second-stage chip electrode, and ball bonding is performed on the wedge-bonded bump on the third-stage chip electrode. After performing the looping operation, wedge bonding is performed on the bump formed on the chip electrode of the second stage. With this, the chip electrodes of the second stage, the third stage, and the fourth stage are connected.
  • CWB is not the conventional ball bonding, but wedge bonding to the chip electrode of the uppermost stage, then looping and wedge bonding to the chip electrode of the next stage, and one and the same wire is continuously connected to the next without tearing. It is a method of connecting to the chip electrode of the stage and finally connecting to the electrode of the circuit board. With this method, the above-mentioned bump formation, wire tearing after wedge bonding, and ball bonding after FAB formation can be omitted, so that the man-hours can be significantly reduced. Specifically, since only one process of wedge bonding is performed for each chip, the conventional man-hours are reduced to one-fourth, and continuous bonding is possible without forming bumps or FABs, so that the bonding time can be significantly shortened. ..
  • FIG. 6 described later is an example of conventional ball bonding
  • FIGS. 11 and 12 are examples of CWB.
  • the productivity of continuous bonding of multi-stage laminated chips can be significantly improved. This is an improvement on the hard side, and it is premised that the bonding wire on the soft side still uses a gold wire that does not damage the chip electrode. As mentioned above, it is no longer necessary to form bumps and FABs, but when multi-stage laminated chips are required, the amount of bonding wire used increases significantly, so productivity is improved, but the use of expensive gold is a material cost. A new issue has arisen in which the total cost rises.
  • the wire conditions required for continuous bonding of multi-stage laminated chip electrodes by the CWB method can be summarized as follows: (1) Good wedge bonding properties (continuous bonding properties and bonding strength), and (2) Chip electrodes. It does not cause damage, (3) it is a thin wire with a wire diameter of 35 ⁇ m or less, (4) the material cost is not expensive, (5) it is not limited to CWB, but its specific resistance is low, etc. ..
  • Patent Document 1 describes copper as a main component as a bonding wire capable of improving the formability and bonding property of balls and increasing the bonding strength of wedge bonding. It has an outer skin layer containing a core material to be formed and a conductive metal and copper having different components or compositions from the core material, and the thickness of the outer skin layer is 0.001 to 0.02 ⁇ m. Bonding wires (1-20 nm) are described. Further, Japanese Patent Application Laid-Open No. 2007-1297 (Patent Document 2) describes silver, gold, and palladium as bonding wires that can improve the formability and bondability of balls and increase the bonding strength of wedge bonding.
  • the target partner of wedge bonding referred to here is a lead frame, an electrode of a circuit board, or a bump on a chip electrode, which is basically different from the case of direct wedge bonding to a delicate and fragile thin chip electrode.
  • Patent Document 3 a power semiconductor in which a metal electrode (element electrode) of a power semiconductor element and a metal electrode (connection electrode) such as a substrate are both wedge-connected by a metal wire.
  • An apparatus in which an Ag or Ag alloy wire having a metal wire having a diameter of more than 50 ⁇ m and a diameter of 2 mm or less, or one or more of Pd, Au, Zn, Pt, Ni, Sn having a thickness of 3 nm or more on the surface of the Ag or Ag alloy wire, or these.
  • a power semiconductor device which is a wire having a coating layer having an alloy of the above or an oxide or a nitride of these metals is described.
  • the metal wire is wedge-bonded to both the element electrode and the connection electrode
  • the metal wire is a thick wire having a diameter of more than 50 ⁇ m and 2 mm or less, and a thin metal wire having a wire diameter of about 15 to 35 ⁇ m. Is not considered.
  • the wedge bondability is merely improved by selecting the constituent metal and the thickness of the electrode coating layer covering the surface of the element electrode.
  • the electrodes of a power semiconductor that handles a relatively large amount of electric power are fundamentally different from thin chip electrodes that are delicate and fragile, such as a memory.
  • the subject of the present inventors is to consider the needs for thinning chips and multi-stage lamination of semiconductor devices such as memories, and to have characteristics equivalent to gold instead of bonding wires containing gold as a main component. It is an object of the present invention to develop a bonding wire applicable to a method (CWB) of directly wedge bonding between electrodes of a multi-stage laminated chip with no material cost.
  • CWB a method of directly wedge bonding between electrodes of a multi-stage laminated chip with no material cost.
  • the necessary conditions for the wire are (1) good wedge bondability (continuous bondability and bond strength), and (2) no damage to the chip electrode (2). 3)
  • the V-shape as shown in FIG. 13 is oriented sideways, and the lower side of the chip electrode portion becomes a space, and there is no base (support) for the chip. Places occur. It was found that if there was no base, the application of ultrasonic waves by the capillary would not work, the bonding energy given to the chip would decrease, and the bonding strength would weaken. Due to the multi-stage, it is necessary to individually set the bonding energy suitable for each location.
  • the bonding energy is a condition range for obtaining stable bonding, and the wedge bonding conditions are mainly a load, ultrasonic wave application, and heating temperature. When the conditions around the junction are different, a wide range of junction energies is required.
  • the present inventors have repeated trial and error with existing bonding wires that do not contain gold as a main component, but since the range of bonding energy that can be handled by existing bonding wires is narrow, low bonding energy, that is, mainly, is used in continuous wedge bonding. In the case of a low load with a small amount of wire crushing, the bonding strength is weak and wire peeling (lift) occurs at the bonding interface during the next looping. ), The chip is damaged and the wire is deformed very thinly, so it was found that the wire breaks at the thin part of the joint during the next looping.
  • thin and multi-stage laminated chip electrodes such as semiconductor memories can be continuously and satisfactorily wedge-bonded, the chip electrodes are not damaged, the bonding energy condition range is wide, the specific resistance is low, and the material cost is low.
  • the purpose is to provide a bonding wire that does not cost. Further, the problem will be solved by providing a manufacturing method thereof, a semiconductor wire bonding structure using the bonding wire, and a semiconductor device.
  • the compressive stress is the value of the strength (force) per unit area when the wire is deformed by receiving a force in the compression direction.
  • the compressive stress of the above is in the range of 290 MPa or more and 590 MPa or less.
  • Compressive stress of wire Force applied at 60% deformation with respect to wire diameter (N) / (Pi x Wire diameter (mm) / 2) x Indenter diameter (mm))
  • the compressive stress may be a value automatically calculated by the compression tester.
  • the indenter diameter is the diameter of the indenter attached to the compression tester.
  • the circumference ratio is 3.14.
  • the basic idea of the present invention is to coat the surface of these wires with soft Au based on Ag wire or Cu wire from the condition that it falls within the range of the above compressive stress, has low resistivity, and is inexpensive. We focused on the wire structure.
  • the gold-coated bonding wire of the present invention is a gold-coated bonding wire having a core material containing silver or copper as a main component and a coating layer provided on the surface of the core material and containing gold as a main component. It is characterized in that the compressive stress when deformed by 60% with respect to the wire diameter of the gold-coated bonding wire is 290 MPa or more and 590 MPa or less.
  • the method for producing a gold-coated bonding wire of the present invention is a method for producing a gold-coated bonding wire having a core material containing silver or copper as a main component and a coating layer provided on the surface of the core material and containing gold as a main component.
  • the method is characterized in that the compressive stress when deformed by 60% with respect to the wire diameter of the gold-coated bonding wire is 290 MPa or more and 590 MPa or less.
  • the semiconductor wire bonding structure of the present invention comprises a gold-coated bonding wire having a core material containing silver or copper as a main component and a coating layer containing gold as a main component, an electrode of a semiconductor chip, and the wire and the electrode. It is a semiconductor wire bonding structure having a bonded wedge bonding portion, and the gold-coated bonding wire has a coating layer having a thickness of 5 nm or more and 200 nm or less, and is deformed by 60% with respect to the wire diameter.
  • the compressive stress at that time is 290 MPa or more and 590 MPa or less.
  • the semiconductor device of the present invention includes one or a plurality of semiconductor chips having at least one first electrode, a circuit base material selected from a lead frame and a circuit board having at least one second electrode, and a first of the semiconductor chips. At least one selected from between one electrode and the second electrode of the circuit substrate and between the first electrodes of the plurality of semiconductor chips is electrically connected, and the first electrode and the second electrode, Alternatively, the semiconductor device includes a gold-coated bonding wire wedge-bonded to at least one of the plurality of first electrodes, wherein the gold-coated bonding wire includes a core material containing silver or copper as a main component and the core. It has a coating layer provided on the surface of the material and containing gold as a main component, and the compressive stress of the gold-coated bonding wire is 290 MPa or more and 590 MPa or less.
  • the gold-coated bonding wire of the present invention by setting the compressive stress to 290 MPa or more and 590 MPa or less, in the case of continuous wedge bonding in which the bonding energy conditions differ depending on individual bonding points such as multi-stage laminated chip electrodes.
  • stable wedge bonding strength can be obtained without damaging the semiconductor chip electrodes and the like.
  • the semiconductor device of the present invention by using such a gold-coated bonding wire, it is possible to provide a semiconductor memory or the like which is inexpensive, thin, and has a large storage capacity while suppressing the total cost.
  • the present invention is naturally effective in bonding stability, bonding reliability, etc. in ball bonding to ordinary semiconductor chip electrodes and wedge bonding to substrate circuits, lead frames, and the like.
  • the gold-coated bonding wire 1 of the embodiment is provided on the surface of a core material 2 containing silver (Ag) or copper (Cu) as a main component and gold (C). It has a coating layer 3 containing Au) as a main component. As shown in FIGS. 3 and 4, the gold-coated bonding wire 1 of the embodiment may further have an intermediate metal layer 4 provided between the core material 2 and the coating layer 3.
  • the intermediate metal layer 4 contains one metal selected from palladium (Pd), platinum (Pt), and nickel (Ni) as a main component.
  • the gold-coated bonding wire 1 of the embodiment has a compressive stress of 290 MPa or more and 590 MPa or less when deformed by 60% with respect to the wire diameter.
  • the compressive stress of the gold-coated bonding wire 1 affects the amount of deformation of the wire when wedge-bonding it to the electrodes of the semiconductor chip, the electrodes of the circuit substrate such as the circuit board and the lead frame, the bondability to the electrodes, and the like. ..
  • the gold-coated bonding wire 1 having a compressive stress of 290 MPa or more and 590 MPa or less stable wedge bonding property and wedge bonding strength can be obtained without damaging the semiconductor chip or the like during wedge bonding. Obtainable. This is sufficient without causing chip damage, especially when the electrodes of semiconductor chips stacked in multiple stages are continuously connected by CWB with a single bonding wire with connection energies under different conditions depending on the individual bonding points. It becomes possible to obtain wedge bonding strength.
  • the compressive stress of the gold-coated bonding wire 1 is less than 290 MPa, it is excessively deformed by the energy at the time of wedge bonding, specifically, the applied ultrasonic waves and the load, so that the wire crushing width of the wire bonding portion with respect to the electrode is large. Too much. If a part of the crushed wire protrudes to the outside of the electrode, it comes into contact with the adjacent wire bonding portion, and a short circuit defect is likely to occur. In addition, the wire joint is too crushed and the wire to be joined becomes thin, and when a loop is formed by a bonding tool (capillary), the wire at the joint is likely to be broken.
  • the wire crushing width and the wire thickness of the wire bonding portion tend to be unstable.
  • the wire at the joining part is not sufficiently deformed, the wedge joining strength is weakened, and the wedge is joined during the next loop formation.
  • Wire peeling is likely to occur at the interface.
  • a lift which is a barometer for evaluating the possibility of peeling at the bonding interface between the wire and the electrode.
  • the compressive stress of the gold-coated bonding wire 1 is preferably 340 MPa or more.
  • the compressive stress of the gold-coated bonding wire 1 exceeds 590 MPa, even if wedge bonding is performed with high bonding energy, the wire is not easily deformed, the bonding area of the wire bonding portion is reduced, and the bonding strength is weakened. , Wire peeling is likely to occur at the bonding interface during the next loop formation. This also causes a lift in the pull test. Therefore, the compressive stress of the gold-coated bonding wire 1 is preferably 540 MPa or less, and more preferably 490 MPa or less. That is, by using the gold-coated bonding wire 1 having a compressive stress of 290 MPa or more and 590 MPa or less, stable wedge bonding is possible under a wide range of wedge bonding conditions.
  • the composition of the metal material (silver-based material or copper-based material) constituting the core material 2, the composition and heat treatment of the core material 2, the coating layer 3 and the like A compressive stress of 290 MPa or more and 590 MPa or less can be obtained by appropriately controlling the thickness of the intermediate metal layer 4, the wire diameter of the bonding wire 1, the heat treatment conditions applied to the bonding wire 1, and the like.
  • the compressive stress of the gold-coated bonding wire 1 is not limited to the material, manufacturing process, manufacturing conditions, etc. of the gold-coated bonding wire 1, and exhibits its characteristics as long as it is within the above range.
  • the gold-coated bonding wire 1 described above preferably has a wire diameter of 13 ⁇ m or more and 35 ⁇ m or less (diameter D shown in FIG. 1). If the wire diameter of the wire 1 is less than 13 ⁇ m, when wire bonding is performed using the bonding wire 1 at the time of manufacturing a semiconductor device, the strength, conductivity, etc. may decrease, and the reliability of wire bonding may decrease. There is. If the wire diameter of the wire 1 exceeds 35 ⁇ m, the bonding bondability to the electrode, particularly the wedge bonding bondability may be deteriorated. For example, the opening area of the electrodes of a semiconductor device with a narrow pitch becomes smaller.
  • the passivation film may be broken or a short circuit may occur between adjacent bonding portions.
  • the passivation film is an insulating film on the uppermost layer of the chip, and has a function of protecting the inside from external moisture and metal ions derived from a sealing resin or the like. Therefore, the passivation film is higher than the joint surface of the chip when viewed from the vertical cross section of the chip. If the wire diameter exceeds 35 ⁇ m, the passivation film is broken due to contact with the side surface of the wire near the joint or contact with the wire crushed at the joint during bonding.
  • the core material 2 mainly constitutes the bonding wire 1 of the embodiment, and bears the function of the bonding wire 1.
  • Silver or copper is used as the main component of such a core material 2.
  • the inclusion of silver or copper as a main component means that the core material 2 contains at least 50% by mass or more of silver or copper.
  • the core material 2 may be composed of sterling silver, but it is preferably composed of a silver alloy in which an additive element is added to silver.
  • the core material 2 may be made of pure copper, but it is preferably made of a copper alloy in which an additive element is added to copper.
  • Pure metal has the disadvantage that it is difficult to handle in the manufacturing process because it causes self-annealing and becomes too soft. When alloyed, it becomes moderately harder than pure metal, and has the advantage of making the bonding wire easier to handle in the manufacturing process. Not only that, by using the core material 2 made of a silver alloy or a copper alloy, there is an advantage that the gold-coated bonding wire 1 having a compressive stress of 290 MPa or more and 590 MPa or less can be easily obtained.
  • the core material 2 containing silver or copper as the main component has a Vickers hardness (Hv) of 40 or more and 80 or less. It is preferable to have.
  • the Vickers hardness referred to here is the Vickers hardness of the core material 2 in the cross section of the gold-coated bonding wire 1.
  • the gold-coated bonding wire 1 having a compressive stress of 290 MPa or more and 590 MPa or less can be easily obtained.
  • the Vickers hardness of the core material 2 is less than 40, the compressive stress of the gold-coated bonding wire 1 becomes too low, and it becomes difficult to obtain a compressive stress of 290 MPa or more. If the Vickers hardness of the core material 2 exceeds 80, the compressive stress of the gold-coated bonding wire 1 becomes too high, and it becomes difficult to obtain a compressive stress of 590 MPa or less.
  • the Vickers hardness of the core material 2 is more preferably 45 or more, and more preferably 70 or less. Of course, not only is it easier to obtain the target compressive stress, but by setting the Vickers hardness within this range, the wedge bondability is further enhanced by the synergistic effect of the compressive stress and hardness. Note that compressive stress and Vickers hardness are not always in a simple proportional relationship.
  • the silver content in the silver alloy is preferably 97% by mass or more.
  • the silver alloy constituting the core material 2 includes copper (Cu), calcium (Ca), phosphorus (P), gold (Au), palladium (Pd), platinum (Pt), nickel (Ni), rhodium (Rh), and the like. It preferably contains at least one element selected from the group consisting of indium (In) and iron (Fe).
  • the element added to the silver alloy constituting the core material 2 enhances the reliability (corrosion resistance) of the gold-coated bonding wire 1 and increases the Vickers hardness of the core material 2 to prevent self-annealing (self-annealing). effective.
  • the wire becomes too soft, making it difficult to handle in the manufacturing process and making it more susceptible to scratches.
  • the content of the additive element is too large, the specific resistance of the core material 2 increases, and the electrical conductivity of the core material 2 and eventually the gold-coated bonding wire 1 decreases.
  • the content of the additive element is preferably in the range of 1 mass ppm or more and 3 mass% or less with respect to the total amount of the wire 1.
  • the content of the additive element in the silver alloy constituting the core material 2 is less than 1 mass ppm with respect to the total amount of the wire 1, the reliability of the gold-coated bonding wire 1 and the effect of suppressing self-annealing of the core material 2 and the like. May not be obtained sufficiently.
  • the content of the additive element exceeds 3% by mass with respect to the total amount of the wire 1, the specific resistance of the gold-coated bonding wire 1 increases.
  • the content of the additive element is preferably set so that the specific resistance of the gold-coated bonding wire 1 is in the range of 2.3 ⁇ ⁇ cm or less.
  • the copper content in the copper alloy is preferably 98% by mass or more.
  • the copper alloys constituting the core material 2 are phosphorus (P), gold (Au), palladium (Pd), platinum (Pt), nickel (Ni), silver (Ag), rhodium (Rh), indium (In), and the like. It preferably contains at least one element selected from the group consisting of gallium (Ga) and iron (Fe).
  • the element added to the copper alloy constituting the core material 2 enhances the reliability (corrosion resistance) of the gold-coated bonding wire 1 and increases the Vickers hardness of the core material 2 to self-anneal (self-anneal). ) Has the effect of preventing.
  • the wire becomes too soft, which not only makes the wire difficult to handle in the manufacturing process, but also makes it easy to get scratched by a slight impact.
  • the content of the additive element is preferably in the range of 1 mass ppm or more and 2 mass% or less with respect to the total amount of the wire 1.
  • the content of the additive element in the copper alloy constituting the core material 2 is less than 1 mass ppm with respect to the total amount of the wire 1, the reliability of the gold-coated bonding wire 1 and the effect of suppressing self-annealing of the core material 2 and the like. May not be obtained sufficiently.
  • the content of the additive element exceeds 2% by mass with respect to the total amount of the wire 1, the specific resistance of the gold-coated bonding wire 1 increases.
  • the content of the additive element is preferably set so that the specific resistance of the gold-coated bonding wire 1 is in the range of 2.3 ⁇ ⁇ cm or less.
  • the compressive stress is preferably 290 MPa or more and 440 MPa or less.
  • the compressive stress is preferably 440 MPa or more and 590 MPa or less.
  • the gold-coated bonding wire 1 of the embodiment has a coating layer 3 provided on the surface of the core material 2 containing silver or copper as a main component.
  • the coating layer 3 contains gold as a main component.
  • the inclusion of gold as a main component means that the coating layer 3 contains 50% by mass or more of gold.
  • the coating layer 3 containing gold as a main component improves the corrosion resistance of the wire, and comprises aluminum (Al) and an aluminum alloy (Al alloy) constituting the electrodes of the semiconductor chip, and gold (Au) and gold constituting the electrodes of the circuit board.
  • the coating layer 3 may be composed of pure gold (gold content of 99.9% or more), or may be composed of a gold alloy in which an additive element is added to gold.
  • the gold alloy constituting the coating layer 3 contains at least one element selected from the group consisting of antimony (Sb), palladium (Pd), platinum (Pt), nickel (Ni), cobalt (Co), and bismuth (Bi). It is preferable to include it.
  • the element added to the gold alloy constituting the coating layer 3 is effective in improving the bonding reliability with the aluminum (Al) constituting the semiconductor chip electrode of the gold coating layer 3.
  • the film thickness of the gold coating layer 3 is preferably 5 nm or more and 200 nm or less.
  • the wedge bondability of the gold coating layer 3 to the aluminum electrode, the gold electrode, the silver-plated electrode and the like can be sufficiently enhanced. If the film thickness of the gold-coated layer 3 exceeds 200 nm, the manufacturing cost of the gold-coated bonding wire 1 increases, which is not preferable. As described above, since the product of the present invention may also be used for ball bonding, if the gold coating layer exceeds 200 nm, ball formability such as FAB eccentricity may decrease.
  • the film thickness of the gold coating layer 3 is preferably more than 20 nm, more preferably 50 nm or more, and more preferably 150 nm or less.
  • the gold-coated bonding wire 1 of the embodiment may have an intermediate metal layer 4 provided between the core material 2 and the coating layer 3, as shown in FIGS. 3 and 4. .
  • the intermediate metal layer 4 contains one metal selected from palladium (Pd), platinum (Pt), and nickel (Ni) as a main component.
  • the intermediate metal layer 4 may be composed of pure palladium, pure platinum, or pure nickel, or may be composed of an alloy containing two or more of these. Further, the intermediate metal layer 4 may be composed of a palladium alloy, a platinum alloy, or a nickel alloy containing one metal selected from palladium, platinum, and nickel as a main component and adding an additive element to them.
  • the intermediate metal layer 4 preferably has a thickness of 60 nm or less. If the thickness of the intermediate metal layer 4 exceeds 60 nm, the original characteristics such as ball formability of the FAB of the gold-coated bonding wire 1 may be impaired.
  • the thickness of the intermediate metal layer 4 is preferably 1 nm or more in order to sufficiently obtain the effect of suppressing the above-mentioned copper and silver from being exposed on the wire surface.
  • the gold-coated bonding wire 1 of the embodiment is not limited to the one composed of only the core material 2 and the coating layer 3 described above, or the core material 2, the coating layer 3, and the intermediate metal layer 4.
  • the gold-coated bonding wire 1 of the embodiment may have a structure other than these, for example, a three-layer coating, a four-layer coating, or the like, if necessary.
  • the compressive stress of the gold-coated bonding wire 1 shall be measured as follows. That is, the gold-coated bonding wire 1 is cut into a length of several centimeters so that tension is not applied, and a wire sample is prepared. Place the wire sample sideways on a flat sample table of a compression tester (for example, a microcompression tester manufactured by Shimadzu Corporation, model number MCT-W-500), taking care not to stretch or sag the wire sample. Next, as the setting of the apparatus, the sample shape is selected to be circular, the indenter size is ⁇ 200 ⁇ m, the amount of deformation in the cross-sectional direction of the wire is 60% of the wire diameter, and the maximum load according to the wire diameter is set. For example, when the maximum load is set to a wire diameter of ⁇ 20 ⁇ m, 3.5 N is a guide.
  • a compression tester for example, a microcompression tester manufactured by Shimadzu Corporation, model number MCT-W-500
  • the compressive stress value is calculated automatically by the device, and there is no problem using that value.
  • the value obtained by dividing the force applied when the wire diameter is compressed by 60% by the cross-sectional area where the wire is crushed is used.
  • how to obtain the cross-sectional area will be described.
  • the horizontal length of the cross section is the diameter of the indenter, and the vertical length is as close as possible to half the circumferential length of the wire. Therefore, since the cross-sectional area of the wire is obtained as horizontal ⁇ vertical, it is the diameter of the indenter ⁇ (pi ⁇ diameter / 2).
  • Wire compressive stress (MPa) force applied at 60% deformation with respect to wire diameter (N) / ((pi x wire diameter (mm) / 2) x indenter diameter (mm))
  • the wire after the test is collected and the shape of the indentation is observed using a scanning electron microscope. As shown in FIG. 5 (attached SEM image), it is confirmed that the indentation state is ⁇ 20% of the indenter diameter and the collapse width is symmetrical with respect to the wire longitudinal direction. If these conditions are not met, the measured value may not be accurate, so remeasurement is performed.
  • the measured value shall be the average value measured three times, and the unit shall be MPa.
  • the output unit of the compression test device is kgf / mm 2
  • the Vickers hardness in the cross section of the core material 2 shall be measured as follows. That is, the gold-coated bonding wire is cut out to a length of several centimeters, and a plurality of wire samples are prepared. Stick the wire sample straight and flat on a metal (Ag-plated frame) plate, taking care not to stretch or sag the wire sample. After that, the wire sample together with the metal plate is put into a cylindrical mold so that the metal plate is the bottom surface of the cylinder, the embedded resin is poured into the mold, and then a curing agent is added to cure the resin. .. Subsequently, the cured cylindrical resin containing the wire sample is roughly polished with a grinder so that the cross section of the wire is exposed.
  • the cut surface is finished by final polishing, and then the residual strain of the polished surface is removed by ion milling to obtain a smooth surface.
  • the ion milling device is finely adjusted so that the wire cutting surface is perpendicular to the wire longitudinal direction.
  • a hardness tester (example: HM-220 manufactured by Mitutoyo) so that the cross section of the wire sample (that is, the polished surface of the sample) is parallel to the sample table, the test force is 0.001 kgf, and the load time is The Vickers hardness is measured near the center of the wire cross section under the conditions of 4.0 seconds, holding time 10.0 seconds, unloading time 4.0 seconds, and approach speed 60.0 um / sec. Five hardness measurements are carried out, and the average value is obtained.
  • the content of the additive element with respect to the entire wire 1 when the core material 2 is made of a silver alloy or a copper alloy, the content of the additive element with respect to the entire wire 1, the content of the gold constituting the coating layer 3 with respect to the entire wire 1, and the coating layer 3
  • the content of the additive element with respect to the entire wire 1 shall be measured as follows. That is, first, in order to calculate the gold content, the bonding wire 1 is put into dilute nitric acid, the core material 2 is dissolved, and then the solution is collected.
  • ICP-AES Inductively Coupled Plasma Atomic Mission Spectroscopy
  • ICP-MS Inductively Coupled Plasma
  • the thickness of the coating layer 3 and the intermediate metal layer 4 shall be measured as follows. That is, the elemental composition is analyzed from the surface of the gold-coated bonding wire 1 in the depth direction by a scanning Auger Electron Spectroscopy (AES) analyzer (for example, manufactured by JEOL Ltd., trade name: JAMP-9500F).
  • AES Auger Electron Spectroscopy
  • the setting conditions of the AES analyzer are an acceleration voltage of the primary electron beam of 10 kV, a current of 50 nA, a beam diameter of 5 ⁇ m, an acceleration voltage of argon ion sputtering of 1 kV, and a sputtering rate of 2.5 nm / min (SiO 2 conversion).
  • Analysis is performed from the surface of the gold-coated bonding wire 1 to a position where the detected concentration of the principal component of the core material is 50 atomic% or more in the depth direction, and the average concentration of gold with respect to the total of gold and silver or copper is obtained.
  • the intermediate metal layer 4 is provided, the average concentrations of gold and element M with respect to the total of the main constituent element M and gold and silver or copper of the intermediate metal layer 4 are obtained, respectively.
  • the coating layer 3 is defined as a region from the surface of the wire 1 to a portion where the ratio of gold to the total of silver or copper and gold described above is 50.0 atomic%, and the thickness of the region is defined as the coating layer. Obtained as the thickness of 3.
  • the portion where the ratio of gold is 50.0 atomic% is defined as the boundary between the core material 2 and the coating layer 3.
  • the intermediate metal layer 4 is formed from a portion where the ratio of gold is 50.0 atomic% to a portion where the ratio of element M is 50.0 atomic% with respect to the total of silver or copper, gold and element M described above. It is defined as a region, and the thickness of the region is obtained as the thickness of the intermediate metal layer 4.
  • the method for manufacturing the gold-coated bonding wire 1 of the embodiment is not particularly limited to the manufacturing method shown below.
  • a wire material is produced by forming a layer containing gold as a main component on the surface of a wire rod containing silver or copper as a main component as a core material 2, and gold-coated bonding is performed. It is obtained by performing wire drawing to the wire diameter required for the wire 1 and then performing heat treatment or the like as necessary.
  • the gold-coated bonding wire 1 having the intermediate metal layer 4 for example, a layer to be the intermediate metal layer 4 and a layer containing gold as a main component are sequentially formed on the surface of the silver or copper wire to be the core material 2. It is obtained by producing a wire material as described above, drawing a wire to the wire diameter required for the gold-coated bonding wire 1, and performing heat treatment or the like as necessary.
  • silver or copper When silver or copper is used as the core material 2, silver or copper of a predetermined purity is dissolved, and when a silver alloy or a copper alloy is used, silver of a predetermined purity is dissolved together with an additive element, or a predetermined value is used.
  • a silver core material or a copper core material is obtained by dissolving copper of the same purity together with an additive element.
  • a heating furnace such as an arc heating furnace, a high frequency heating furnace, a resistance heating furnace, or a continuous casting furnace is used for melting.
  • the melted core material is solidified by continuous casting from a heating furnace so as to have a predetermined wire diameter, or the melted core material is cast into a mold to make an ingot, and the ingot is roll-rolled. If necessary, heat treatment is performed to obtain a silver wire or a copper wire (including a silver alloy wire and a copper alloy wire) by drawing the wire to a predetermined wire diameter.
  • a plating method (wet method) or a vapor deposition method (dry method) is used.
  • the plating method may be either an electrolytic plating method or an electroless plating method.
  • electrolytic plating such as strike plating and flash plating, the plating speed is high, and when applied to gold plating, good adhesion of the gold layer to the silver wire or copper wire can be obtained.
  • the gold plating solution or the constituent elements of the intermediate metal layer 4 are plated.
  • a plating solution containing a plating additive containing an additive element in the solution is used.
  • the amount of added elements in the coating layer 3 and the intermediate metal layer 4 can be adjusted by adjusting the type and amount of the plating additive.
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • thermal CVD plasma CVD
  • MOCVD metalorganic vapor deposition
  • a tubular pipe is formed from a material to be coated in advance and a core material is inserted therein.
  • the processing rate of wire drawing is determined according to the final wire diameter and application of the gold-coated bonding wire 1 to be manufactured. Generally, the processing rate of wire drawing is preferably 90% or more as the processing rate until the coated silver wire or copper wire is processed to the final wire diameter. This processing rate can be calculated as the reduction rate of the wire cross-sectional area. It is preferable that the wire drawing process is performed by using a plurality of diamond dies so as to gradually reduce the wire diameter. In this case, the surface reduction rate (processing rate) per diamond die is preferably 5% or more and 15% or less.
  • the final heat treatment is performed in consideration of the strain removing heat treatment for removing the strain of the metal structure remaining inside the wire 1 and the required wire characteristics in the final wire diameter.
  • the strain removing heat treatment preferably determines the temperature and time in consideration of the required wire characteristics, particularly the compressive stress of the wire 1.
  • heat treatment may be performed according to the purpose at any stage of wire production. Examples of such a heat treatment include a strain removing heat treatment in the wire drawing process, a diffusion heat treatment for improving the adhesion after forming the constituent material layer of the gold layer and the intermediate metal layer 4.
  • the adhesion between the core material 2 and the coating layer 3 can be improved.
  • a run-run heat treatment in which a wire is passed through a heating atmosphere heated to a predetermined temperature to perform the heat treatment is preferable because the heat treatment conditions can be easily adjusted.
  • the heat treatment time can be calculated from the passing speed of the wire and the passing distance of the wire in the heating device.
  • An electric furnace or the like is used as the heating device.
  • a compressive stress of 290 MPa or more and 590 MPa or less can be obtained by appropriately controlling the manufacturing conditions such as heat treatment conditions according to the thickness, the wire diameter of the bonding wire 1, and the like.
  • the core material 2 is preferably made of a silver alloy or a copper alloy, and the compressive stress tends to increase as the amount of added elements in the silver alloy or the copper alloy increases. Further, the thicker the coating layer 3, the lower the compressive stress tends to be. Further, the core material 2 using a copper alloy tends to have a higher compressive stress than the core material 2 using a silver alloy.
  • the heat treatment is preferably carried out in both the intermediate and final stages.
  • the intermediate heat treatment the higher the temperature, the lower the compressive stress tends to be.
  • the intermediate heat treatment temperature is set to 400 ° C. or higher and 600 ° C. or lower, and the heat treatment time is 0.2 seconds or longer and 20. It is preferably less than a second.
  • the intermediate heat treatment temperature When a material showing a tendency of low compressive stress is used as a constituent material, it is preferable to set the intermediate heat treatment temperature to 200 ° C. or higher and lower than 400 ° C., and the heat treatment time to 0.2 seconds or longer and 20 seconds or shorter. .. Further, when a material showing a tendency of high compressive stress is used as a constituent material, the final heat treatment temperature should be set to 350 ° C. or higher and 650 ° C. or lower, and the heat treatment time should be 0.01 seconds or longer and 5 seconds or lower. Is preferable. When a material showing a tendency of low compressive stress is used as a constituent material, it is preferable to set the final heat treatment temperature to 150 ° C. or higher and 350 ° C. or lower, and the heat treatment time to 0.01 seconds or longer and 5 seconds or lower. ..
  • the compressive stress may be affected by the structure of the heat treatment apparatus and the type and amount of additive elements in the core material.
  • the elongation rate In the case of a wire whose constituent material is a core material containing copper as a main component, it is preferable to adjust the elongation rate to 5.0% or more and 20.0% or less, and 8.0% or more and 20.0% or less. More preferred.
  • the elongation rate In the case of a wire whose constituent material is a core material containing silver as a main component, it is preferable to adjust the elongation rate to 1.5% or more and 15.0% or less, and 2.0% or more and 11.0% or less. More preferred.
  • the elongation rate shall be the value obtained by the tensile test of the bonding wire.
  • the elongation rate can be measured according to JIS-Z2241 or JIS-Z2201.
  • a tensile test device for example, Autocom manufactured by TSE Co., Ltd.
  • the ratio of the extension length when a break occurs. Calculated.
  • the final heat treatment conditions should be adjusted while measuring the compressive stress so that the final product falls within the target compressive stress range, but here, from the viewpoint of simplifying the manufacturing work. Therefore, the elongation rate of the wire, which is easy to measure, is used as a rough guide for the compressive stress. As a matter of course, controlling the elongation rate does not necessarily mean that the compression stress is within the target compressive stress range.
  • FIG. 6 is a cross-sectional view showing a stage before resin-sealing the semiconductor device of the embodiment
  • FIG. 7 is a cross-sectional view of the semiconductor device of the embodiment resin-sealed
  • FIG. 8 is a semiconductor chip in the semiconductor device of the embodiment. It is sectional drawing which shows the wedge bonding part of the gold-coated bonding wire 1 bonded to the electrode of. 11 and 12 are cross-sectional views showing a modified example of the semiconductor device of the embodiment, respectively.
  • the semiconductor device 10 semiconductor device 10X before resin sealing
  • the semiconductor device 10X is arranged on the circuit board 12 having the electrode (board electrode) 11 and the circuit board 12.
  • the plurality of semiconductor chips 14 each having at least one electrode (chip electrode) 13, the electrode 11 of the circuit board 12, the electrode 13 of the semiconductor chip 14, and the electrode 13 of the plurality of semiconductor chips 14. It is provided with a bonding wire 15 (gold-coated bonding wire 1) for connecting the above.
  • a printed wiring board, a ceramic circuit board, or the like in which a wiring network is provided on the surface or inside of an insulating base material such as a resin material or a ceramic material, and an electrode connected to the wiring network is provided on the surface. Be done.
  • FIGS. 6 and 7 show a semiconductor device 10 in which a plurality of semiconductor chips 14 are mounted on a circuit board 12, the configuration of the semiconductor device 10 is not limited to this.
  • the semiconductor chip may be mounted on a lead frame, in which case the electrodes of the semiconductor chip are connected to an inner lead that functions as an internal terminal (electrode) of the lead frame via a bonding wire 15.
  • the number of the semiconductor chip 14 mounted on the circuit board 12 or the lead frame may be one or a plurality.
  • the bonding wire 15 is applied to at least one connection between the electrode 11 of the circuit board 12 and the electrode 13 of the semiconductor chip 14, the electrode of the lead frame and the semiconductor chip, and the electrode 13 of the plurality of semiconductor chips 14, and these connections ( Wedge-bonded to at least one of the two electrodes).
  • a plurality of semiconductor chips 14 are stacked and mounted on a circuit board 12 or a lead frame in a stepped manner, one is provided between the plurality of semiconductor chips 14 and between the semiconductor chips 14 and the circuit board 2. It is also possible to continuously connect by wedge bonding by CWB with the bonding wire 15 of the above.
  • the semiconductor chips 14A and 14C are mounted in the chip mounting region of the circuit board 12 via the die bonding material 16.
  • the semiconductor chip 14B is mounted on the semiconductor chip 14A via a die bonding material 16.
  • One electrode 13 of the semiconductor chip 14A is connected to the electrode 11 of the circuit board 12 via the bonding wire 15, and the other electrode 13 is connected to the electrode 13 of the semiconductor chip 14B via the bonding wire 15.
  • the other electrode 13 is connected to the electrode 13 of the semiconductor chip 14C via a bonding wire 15.
  • the other electrode 13 of the semiconductor chip 14B is connected to the electrode 11 of the circuit board 12 via the bonding wire 15.
  • the other electrode 13 of the semiconductor chip 14C is connected to the electrode 11 of the circuit board 12 via the bonding wire 15.
  • the semiconductor chip 14 includes an integrated circuit (IC) made of a silicon (Si) semiconductor, a compound semiconductor, or the like.
  • the chip electrode 13 is made of, for example, an aluminum electrode having an aluminum (Al) layer and an aluminum alloy layer such as AlSiCu or AlCu on the outermost surface.
  • the aluminum electrode is formed by, for example, coating the surface of a silicon (Si) substrate with an electrode material such as Al or an Al alloy so as to electrically connect to the internal wiring.
  • the semiconductor chip 14 performs data communication with an external device via the substrate electrode 11 and the bonding wire 15, and is supplied with electric power from the external device.
  • the electrode 11 of the circuit board 12 is electrically connected to the electrode 13 of the semiconductor chip 14 mounted on the circuit board 12 via a bonding wire 15.
  • the bonding wire 15 is composed of the gold-coated bonding wire 1 of the above-described embodiment.
  • one end thereof is ball-bonded (first bonding) to the chip electrode 13, and the other end is wedge-bonded (second bonding) to the substrate electrode 11.
  • the ball bonding and the wedge bonding may be opposite, and the ball bonding (first bonding) may be performed on the substrate electrode 11 and the wedge bonding (second bonding) may be performed on the chip electrode 13.
  • the electrode 13 of the semiconductor chip 14 electrically bonded by the bonding wire 15 includes a bump (not shown) previously bonded to the electrode of the semiconductor chip 14.
  • one end of the bonding wire 15 is melted by discharge or the like, and the FAB is formed into a spherical shape by surface tension or the like to form an FAB, and the FAB is ball-bonded to the electrode 13 of the semiconductor chip 14.
  • the bonding tool capillary
  • the bonding tool is pulled up to form a loop, and in a state where the bonding wire 15 is pressed against the electrode 11 of the circuit board 12, ultrasonic waves and a load are applied to perform wedge bonding.
  • FIG. 8 by forming the wedge bonding portion 17 on the substrate electrode 11 and then tearing off the bonding wire 15, the connection at one location is completed.
  • the semiconductor device 10 is manufactured by forming the sealing resin layer 18 on the circuit base material 12 so that the plurality of semiconductor chips 14 and the bonding wires 15 are resin-sealed.
  • semiconductor devices include logic ICs, analog ICs, discrete semiconductors, memories, optical semiconductors, and the like.
  • the bonding wire 15 is used as the electrode 11 of the circuit board 12 or the electrode 13 of the semiconductor chip 14, particularly. Even if the chip electrode 13 is not suitable for bonding, for example, it is placed in a positional condition such as no support, it can be wedge-bonded well under a wide range of ultrasonic conditions and load conditions, so that the semiconductor chip 14 is damaged. A stable wedge bonding strength can be obtained without giving. Further, since the wedge width can be controlled in an appropriate range, it is possible to suppress a short circuit between the electrodes having a narrow pitch. These make it possible to provide a semiconductor device in which the electrodes of the bonding wire 15 and the connection reliability between the electrodes are improved.
  • the semiconductor device 1 shown in FIG. 11 has four semiconductor chips 14A, 14B, 14C, and 14D stacked in multiple stages on the circuit board 12. These semiconductor chips 14A, 14B, 14C, and 14D are laminated in a stepped manner so that their respective electrodes 13 are exposed.
  • the electrodes 13 of the semiconductor chips 14A, 14B, 14C, and 14D and the electrodes 11 of the circuit board 12 are continuously connected by one bonding wire 15. That is, the four electrodes 13 and the substrate electrode 11 are connected by one bonding wire 15 by CWB.
  • the arrow indicates the bonding direction.
  • the bonding wire 15 held by the bonding tool is first wedge-bonded to the electrode 13 of the uppermost semiconductor chip 14D.
  • the bonding wire 15 is moved onto the electrode 13 of the semiconductor chip 14C and wedge-bonded while pulling up the bonding tool (capillary) to form a loop without tearing the bonding wire 15.
  • the bonding wire 15 is wedge-bonded to the electrode 13 of the semiconductor chip 14B and the electrode 13 of the semiconductor chip 14A in order.
  • the bonding wires 15 are wedge-bonded to the electrodes 13 of the semiconductor chips 14D, 14C, 14B, and 14A in order, the bonding wires 15 are wedge-bonded to the electrodes 11 of the circuit board 12 in the same manner, and then the bonding wires 15 are torn off. In this way, the electrodes 13 of the semiconductor chips 14A, 14B, 14C, and 14D and the electrodes 11 of the circuit board 12 are continuously connected by one bonding wire 15 without tearing the bonding wire 15 in the middle.
  • the wedge bondability of the bonding wire 15 is important. With respect to such a point, since the gold-coated bonding wire 1 having a compressive stress of 290 MPa or more and 590 MPa or less is used as the bonding wire 15, the bondability to the electrodes 13 and 11 in continuous wedge bonding can be improved. .. Therefore, wedge bonding can be performed satisfactorily with respect to the chip electrode 13 under a wide range of bonding conditions without damaging the semiconductor chip 14. Therefore, the productivity and reliability of the semiconductor device 10 to which the CWB is applied can be improved.
  • Wire bonding to which CWB is applied is not limited to the structure shown in FIG.
  • the bonding wire 15 is ball-bonded to the substrate electrode 11 of the circuit board 12 in the lowermost stage to form a ball bonding portion 19, and the bonding wire 15 is formed without tearing the bonding wire 15. May be wedge-bonded to the electrodes 13 of the semiconductor chips 14A, 14B, 14C, and 14D in this order, and then the bonding wire 15 may be torn off. Even in the semiconductor device 10 to which the CWB is applied, the continuous wedge bondability can be improved based on the effect of improving the wedge bondability of the bonding wire 15, and the productivity of the semiconductor device 10 to which the CWB is applied can be improved. It becomes possible to improve the reliability.
  • the arrow indicates the bonding direction.
  • the semiconductor device 10 of the embodiment when connecting the two electrodes with the bonding wire 15, it is sufficient that the semiconductor device 10 is wedge-bonded to at least one electrode, whereby the wedge bonding property of the gold-coated bonding wire 1 of the embodiment is improved. It is possible to exert the effect, the effect of improving the bonding strength and the bonding reliability of the wedge bonding based on the effect, and the like. However, in order to more effectively exert the effect of improving the wedge bondability of the gold-coated bonding wire 1 of the embodiment, at least one of the two electrodes connected by the bonding wire 15 is the electrode 13 of the semiconductor chip 14. Is preferable, and it is preferable that the semiconductor device 10 is wedge-bonded to such a chip electrode 13.
  • the semiconductor device 10 of the embodiment is suitable for a semiconductor device in which wire bonding is performed by applying CWB, as shown in FIGS. 11 and 12, and in such a case, good wedge bondability and good wedge bondability thereof are obtained. Based on this, good bonding strength and bonding reliability can be exhibited more effectively.
  • Examples 16 to 19, 21, and 31 to 36 the intermediate layer shown in Table 1 was formed by the same electrolytic plating method before forming the gold coating layer.
  • Examples 1 to 19 have an intermediate wire diameter of ⁇ 38 ⁇ m to 100 ⁇ m
  • Examples 22 to 36 have an intermediate wire drawing process of ⁇ 50 ⁇ m to 200 ⁇ m, and are fed at the intermediate heat treatment temperature (set temperature of the electric furnace) shown in Table 1.
  • the heat treatment was performed at a linear velocity of 0.20 to 1.00 m / sec.
  • the heat treatment takes about 0.5 to 3 seconds in terms of time.
  • each wire was drawn to the final wire diameter shown in Table 1, and the final heat treatment was performed by adjusting the heat treatment temperature and the wire transmission speed aiming at the elongation rate shown in Table 1. In this way, the gold-coated bonding wires of Examples 1 to 34 were produced.
  • the joining energy depends on the crushing rate of the wire.
  • the bonding energy is divided into three levels according to the crushing rate with respect to the wire diameter ((crushed wire thickness / wire diameter before crushing) ⁇ 100) (%). That is, a wire crushing rate of 47% or more and 53% or less is defined as low bonding energy, 57% or more and 63% or less is defined as medium bonding energy, and 67% or more and 73% or less is defined as high bonding energy.
  • the wedge bonding to the electrode of the circuit board has a solid support, and the bonding environment is not so different from that of the chip electrode. Therefore, here, the wedge bondability was evaluated under the condition of only high bonding energy. On the other hand, since the chip electrode is likely to be forced into various bonding environments, the wedge bonding property was evaluated under the conditions of three levels of bonding energy of low, medium, and high.
  • the chips used in Table 1 have lower adhesion of Al electrodes than general-purpose chips. It was adopted.
  • the cross-sectional structure of this chip has an insulating film (SiO 2 film) on a Si substrate, and an Al film is formed on the SiO 2 film.
  • the cross-sectional structure of the general-purpose chip has an insulating film (TEOS: tetraethoxysilane) on the Si substrate, and a TiN layer is provided between the insulating film and the Al electrode to improve the adhesion of the Al electrode.
  • TEOS tetraethoxysilane
  • the situation and conditions are such that chip damage or chip electrode (pad) damage (a phenomenon in which the Al electrode is peeled off from the chip during looping operation after wedge bonding) is likely to occur.
  • the electrode thickness was 0.8 ⁇ m, and the electrode material was Al-0.5% Cu or Al-1% Si-0.5% Cu.
  • the capillary shape for the wedge bond is H diameter: 1.2 to 1.3 times the wire diameter, CD diameter: 1.5 to 1.8 times the wire diameter, T: 3.5 to the wire diameter. 3.8 times, FA: 0 °, OR diameter: 4 to 12 ⁇ m, surface finish Matte specifications were used. If the device did not stop due to problems such as non-adhesion of the wedge joint, peeling of the Al film, and broken wire, the continuous bondability of the wedge joint at each bonding energy was considered to be good and marked with " ⁇ ". When the number of stops of the device is less than 5 times due to a defect in the wedge joint at each joint energy, it is described as " ⁇ " because it can be improved in the mass production process. When the number of stops of the device is 5 or more, the wedge bondability at the bonding energy is considered to be poor and is indicated by "x".
  • Chip damage evaluation In this evaluation, a device in which the chip was mounted on an Ag-plated lead frame was used, and 64 pieces (16 pieces / cycle x 4 sets) were continuously bonded onto the chip by the CWB method.
  • the wedge bonding conditions three levels of low bonding energy, medium bonding energy, and high bonding energy
  • the wedge bonding conditions are divided into three bonding energy levels in units of five per cycle (similar to the above, first. Since the first of these is ball bonding, the total number of wedge bonding points is 15.)
  • There are 20 wires bonded at each level per chip (20 wedges bonded 5 wires x 4 sets). The same capillary as in paragraph [0995] was used for the wedge bondig.
  • the gold-coated bonding wires of Examples 1 to 36 having a compressive stress of 290 MPa or more and 590 MPa or less are all excellent in wedge bondability on the substrate electrode and the chip electrode.
  • the continuous bondability, pull test, and chip damage evaluation are all good even under the wedge bonding condition where the bonding energy is mixed at three levels of low, medium, and high, and CWB.

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Abstract

メモリ等の半導体装置のチップ薄型化、多段積層化のニーズを考慮し、金を主成分としたボンディングワイヤに代わる、金と同等の特性を持ち、材料コストがかからない多段積層チップ電極間を直接ウェッジボンディングする方法（ＣＷＢ）に適用できる金被覆ボンディングワイヤの提供。本発明の金被覆ボンディングワイヤ１は、銀又は銅を主成分として含む芯材２と、芯材２の表面に設けられ、金を主成分として含む被覆層３とを有する。金被覆層の膜厚を５ｎｍ以上２００ｎｍ以下にし、ワイヤ線径に対して６０％変形させたときの圧縮応力を２９０ＭＰａ以上５９０ＭＰａ以下に制御することで課題が達成される。

Description

金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置
　本発明は、金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置に関する。
　半導体装置はコンデンサーやダイオード等の半導体素子を一括して組み込んだＩＣやＬＳＩ等の集積回路が市場規模として大部分を占めている。集積回路にはシリコン単結晶等からなる「半導体チップ」が組み込まれている。半導体チップは複雑な機能を果たす電子回路の素子を多数含んでおり、非常に振動や衝撃に弱いデリケートな電子部品である。また、半導体チップ表面には複数の電極（チップ電極又はパッドと呼ばれる。）があり、主に半導体チップを支持固定し外部配線との接続を担うリードフレームや回路基板等の回路基材の電極部とチップ電極の電極間をボンディングワイヤによって接合、配線される。
　ボンディングワイヤは、例えばボール接合と呼ばれる方式によりチップ電極にボンディングワイヤの一端を接合（第１接合）し、ウェッジ接合（またはステッチ接合）と呼ばれる方式によりボンディングワイヤの他端をリードフレーム等の回路基材の外部電極に接合（第２接合）することが一般的である。ボール接合においては、ボンディングワイヤの一端を放電等により溶融させ、表面張力等により球形状に凝固させてボールを形成する。凝固したボールはフリーエアーボール（Ｆｒｅｅ　Ａｉｒ　Ｂａｌｌ：ＦＡＢ）と呼ばれ、超音波併用熱圧着ボンディング法等によりチップ電極に接続される。ウェッジ接合においては、超音波と荷重をボンディングツール（キャピラリ）によりワイヤに印加して電極に接合する。
　ボンディングワイヤは、線径が１５～３５μｍ程度の金ワイヤ、銀ワイヤ、銅ワイヤ等の金属ワイヤ、またこれらに他の金属を被覆した被覆ワイヤ等が用いられている。半導体装置は、ワイヤボンディングにより接続された半導体チップ及び回路基材を樹脂封止することにより構成される。
　ところで、コンピュータ、スマートフォン、デジタルカメラ、携帯音楽プレイヤー等には記憶装置（メモリ）が内蔵されているが、メモリはハードディスクに代表される機械的に読み書きをするものと、フラッシュメモリ等の半導体メモリとに分かれる。半導体メモリは半導体装置の一種であり、半導体チップのなかにセルと呼ばれるデータを記憶する電子部品が組み込まれている。半導体メモリは容量あたりのコストが高く、外部記憶には以前は使われることが少なかったが、近年は低コスト化されたことと、機械的なハードディスクは振動で壊れるという弱点から、半導体メモリの需要が拡大している。
　また、音楽や動画の大容量データの保存やポータブル音楽プレイヤー等の携帯機器の小型化、薄型化へのニーズが強いため、半導体メモリの大容量化及び小型化への要求が強くなっている。例えばＮＡＮＤフラッシュメモリはデジタルカメラの画像保存用に採用され、ＵＳＢメモリ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）は、スマートフォン、携帯オーディオプレーヤ等に採用されてきた。西暦２０００年頃にメモリ容量が１Ｇバイト以下であったものが、２０１０年頃では１００Ｇバイト以上のニーズに対応し、近年ではさらなる大容量が求められ続けている。
　一方、携帯機器の小型化により半導体メモリの小型化への要求も強まっており、当然ながら半導体メモリチップも薄型化が求められる。西暦２０００年頃には厚み１５０μｍ程度のチップで充分であったが、以降チップの薄型化が急激に進み、２０１０年頃には厚み３０μｍ程度のチップが採用されるようになった。近年においては、さらにわずか２０μｍ（０．０２０ｍｍ）の厚さのチップの開発も進んでいる。当然ながらチップの薄型化は、もともと非常にデリケートで慎重に扱わないと破壊されてしまう電子部品が、さらにもっと壊れやすくなり、より慎重に扱わなければならなくなったことは言うまでもない。
　これら大容量化と小型化という、相反する要求に応えるために半導体メモリメーカー各社はメモリチップの薄型化、多段積層パッケージング化に取り組んできた。１枚のメモリチップの記憶容量にも限界があり、１枚あたり約４～８Ｇバイト程度の記憶容量という仕様になっているため、例えば１２８Ｇバイトの記憶容量の要求に対して少なくとも１６枚のチップが必要となる。半導体装置を複数個組み込むとメモリ製品自体が大きくなってしまうため、１つの半導体装置のなかに薄いチップを積み上げることが大容量化と小型化という両方のニーズに答えられる手段となる。積み上げ方には、後述する図１１や図１２のような一方向の階段状にチップを積み上げる方式と、図１３のようなＶの字を横にしたように積層する場合等がある。
　上記した半導体メモリの分野においては、これら積み上げられたデリケートで壊れやすいチップ表面の電極と、リードフレームや回路基板との電極間をボンディングワイヤで接合、配線しなければならないという使命がある。ここでは、これまで行われていたボンディング方法を説明する。例えば、図９のような回路基板とその上の３枚のチップが４段に積層されている半導体装置の場合、まず、各チップの電極上にバンプと呼ばれる突起電極を形成し、次に回路基板の電極上にボンディングワイヤをボールボンディングした後、ルーピング動作をおこないチップ電極上に形成したバンプ表面にボンディングワイヤをウェッジ接合する。このようなボンディング方法はＢＳＯＢ（ＢＡＬＬ　ＳＴＩＴＣＨ　ＯＮ　ＢＡＬＬ）方式、あるいは逆ボンディングと呼ばれている。これはデリケートで壊れやすいチップ電極に対し、バンプを形成することによりチップ破壊を防ぐという緩衝材のような効果を得ることを目的としている。このＢＳＯＢをチップ電極と回路基板を接続するために各々３回繰り返す。通常ではチップ電極上にバンプを形成することなく、チップ電極に直接ボールボンディングを行い、ルーピング動作を行った後、ボンディングワイヤを回路基板の電極にウェッジボンディングする順序である。このようなボンディング方法は正ボンディング方式と呼ばれている。一般的には正ボンディング方式にてチップ電極と回路基板を接続するが、近年の半導体パッケージの薄型化に伴い、ループ高さを低く制御する必要があるため、積層されたチップ上へのボンディング方式は逆ボンディング方式が採用されている。ボールボンディングはＦＡＢ形成後、ボール部とワイヤ部の間のネック部付近ではワイヤ特性上、ワイヤが直上し、急角度で曲げることは困難であるため、正ボンディング方式で上段にあるチップ電極にボールボンディングすると、さらに高い位置までが必要空間となり、半導体メモリの薄型化へ大きなマイナスとなってしまう。それゆえに、低い位置にある回路基板の電極から上段のチップ電極に逆ボンディングをする大きな理由のひとつである。なお、逆ボンディング方式に適したボンディングワイヤの条件として、デリケートなチップ電極を破壊しない軟らかさとバンプ上にウェッジ接合するため、バンプ表面並びにワイヤ表面の高い耐食性・耐酸化性を有することが挙げられる。従って、軟らかくかつ酸化しない金（Ａｕ）を主成分とする金（Ａｕ）ボンディングワイヤ及び金（Ａｕ）バンプが用いられている。
　しかしながら、上記のボンディング方法ではチップ電極と回路基板の距離が長くなり、かつチップ電極と回路基板を１本のワイヤで接続しているため、チップ電極と回路基板を行き来する工数が必要となり生産性が低下する。また、ループ長さが長くなるため、ルーピング後のワイヤの直進性の制御等の問題が発生する。そこで、図１０に示すようなチップ電極間をワイヤで接続した後にチップ電極と回路基板の電極を接続する方法（カスケードボンディング方式）が取り入れられた。カスケードボンディング方式について説明する。回路基板と３枚のチップが４段に積層されている半導体装置の場合、チップ上段から接続していく（最下段の回路基板を１段目、最上段のチップを４段目とする）。まず、３段目のチップ電極上にバンプを形成し、４段目のチップ電極にボールボンディングを行い、ルーピング動作をした後、３段目のチップ電極上に形成したバンプにボンディングワイヤをウェッジボンディングする。これで３段目と４段目のチップ電極が接続される。次に、２段目のチップ電極上にバンプを形成し、３段目のチップ電極上にあるウェッジボンディングが施されたバンプにボールボンディングを行う。ルーピング動作をした後、２段目のチップ電極上に形成したバンプ上にウェッジボンディングを行う。これで２段目、３段目、４段目のチップ電極が接続される。最後に、２段目のチップ電極上に形成されたウェッジ接合部を伴うバンプ上に、ボールボンディングを行い、ルーピング動作を経て、１段目の回路基板へボンディングワイヤをウェッジボンディングする。この結果、最上段のチップ電極から最下段の回路基板の電極まで直列に配線された状態となる。この方式の場合にも、ボンディングワイヤに求められる特性は逆ボンディング方式と同様、柔らかさと耐酸化性が求められるため、金（Ａｕ）ボンディングワイヤ及び金（Ａｕ）バンプが用いられている。
　これらの方法で半導体装置の大容量化かつ小型化の要求は満たされたのであるが、今度は、これらの方法だと（１）バンプの形成、（２）ボールボンディング、（３）ウェッジボンディング、（４）ワイヤの引きちぎりという４工程のサイクルをチップの枚数分しなくてはならないため、近年さらなる大容量化に伴うチップの１６段、３２段といった超多段化に対して、６４工程、１２８工程と工数が多くなりすぎて生産性が落ち、製造コストが非常にかかるという課題が生じている。そこで、ボンディング装置メーカーが中心となって改良したボンディング方法として、キャピラリウェッジボンディング（ＣＷＢ：Ｃａｐｉｌｌａｒｙ　Ｗｅｄｇｅ　Ｂｏｎｄｉｎｇ）という多段連続接合方式が提案されている。ＣＷＢとは、従来のボールボンディングではなく、最上段のチップ電極にウェッジボンディングした後、ルーピングして次の段のチップ電極にウェッジボンディングし、引きちぎることなく１本の同じワイヤを連続的に次の段のチップ電極に接続していき、最終的には回路基板の電極に接続するという方法である。この方法だと前記したバンプの形成やウェッジボンディング後のワイヤ引きちぎりとＦＡＢ形成してからのボールボンディングが省略できるため、工数を大幅に減らすことができる。具体的に言うと、チップ１枚につきウェッジボンディングのみの１工程となるので従来の工数が４分の１となり、バンプやＦＡＢを形成せず、連続的にボンディングできるため、ボンディング時間が著しく短縮できる。また、バンプやＦＡＢも形成しないためボンディングワイヤの使用量も大幅に削減できる。これにより生産性を著しく高め、製造コスト安くすることが可能となる（後述する図６は従来のボールボンディングの一例であり、図１１及び図１２はＣＷＢの一例である。）。
　上記の通り、ボンディング装置でＣＷＢ方法を用いることにより、多段積層チップの連続ボンディングの生産性を大幅に向上することができる。これは、すなわちハード面の改善であり、ソフト面であるボンディングワイヤは依然としてチップ電極にダメージを与えない金線を使用することが前提となる。上記の通りバンプやＦＡＢを形成しなくてよくなったものの、多段積層チップが必須となるとボンディングワイヤの使用量も大幅に増加するため、生産性は改善されたものの高価な金の使用は材料コストを上げ、トータルコストの上昇を招いてしまうという新たな課題が生まれた。
　我々の課題は金を主成分としたボンディングワイヤに代わる、金と同等の特性を持ち、材料コストがかからないＣＷＢ方法に適用できるボンディングワイヤを開発することにある。改めてＣＷＢ方法による多段積層チップ電極の連続接合に必要なワイヤの条件をまとめると、（１）ウェッジ接合性が良好なこと（連続接合性、接合強度があること。）、（２）チップ電極にダメージを与えないこと、（３）線径が３５μｍ以下の細いワイヤであること、（４）材料コストが高価でないこと、（５）ＣＷＢに限らないが、比抵抗が低いこと、等々が挙げられる。
　例えば、特開２００７－０１２７７６号公報（特許文献１）には、ボールの形成性や接合性を改善すると共に、ウェッジ接合の接合強度を高めることを可能にしたボンディングワイヤとして、銅を主成分とする芯材と、芯材の上に芯材と成分又は組成の一方又は両方の異なる導電性金属と銅とを含有する外皮層を有し、外皮層の厚さが０．００１～０．０２μｍ（１～２０ｎｍ）であるボンディングワイヤが記載されている。また、特開２００７－１２９７号公報（特許文献２）には、ボールの形成性や接合性を改善すると共に、ウェッジ接合の接合強度を高めることを可能にしたボンディングワイヤとして、銀、金、パラジウム、白金、アルミニウムのうちの１種以上を主成分元素とする芯材と、該主成分元素と異なる導電性金属を主成分とする外皮層を有し、外皮層の厚さが０．００１～０．０９μｍ（１～９０ｎｍ）であるボンディングワイヤが記載されている。これらのボンディングワイヤは、いずれも外皮層の厚さ、芯材と外皮層との濃度勾配の領域等の厚さ、濃度分布の制御等によりウェッジ接合性等を高めているにすぎず、外皮層を有するボンディングワイヤ自体の特性には着目しておらず、その制御も行っていない。また、ここで言うウェッジ接合の対象相手はリードフレームや回路基板の電極、もしくは、チップ電極上のバンプであり、デリケートで壊れやすい薄型のチップ電極に直接ウェッジ接合する場合とは基本的に異なる。
　また、国際公開第２０１３／１２９２５３号公報（特許文献３）には、パワー半導体素子の金属電極（素子電極）と基板等の金属電極（接続電極）とを金属ワイヤによって双方ともウェッジ接続したパワー半導体装置であって、金属ワイヤが直径５０μｍ超２ｍｍ以下のＡｇ又はＡｇ合金ワイヤ、あるいはＡｇ又はＡｇ合金ワイヤの表面に３ｎｍ厚以上のＰｄ、Ａｕ、Ｚｎ、Ｐｔ、Ｎｉ、Ｓｎの１種以上又はこれらの合金もしくはこれら金属の酸化物又は窒化物を有する被覆層を有するワイヤであるパワー半導体装置が記載されている。このパワー半導体装置では、金属ワイヤが素子電極と接続電極の双方にウェッジ接合されているものの、金属ワイヤは直径５０μｍ超２ｍｍ以下の太線であり、線径が１５～３５μｍ程度の細線の金属ワイヤについては考慮されていない。また、このパワー半導体装置においては、素子電極の表面を覆う電極被覆層の構成金属及び厚さの選択等によりウェッジ接合性を高めているにすぎない。また、比較的大きな電力を扱うパワー半導体の電極は、メモリ等のデリケートで壊れやすい薄型のチップ電極とは根本的に異なる。
特開２００７－０１２７７６号公報 特開２００７－１２３５９７号公報 国際公開第２０１３／１２９２５３号公報
　前述した通り、本発明者等の課題は、メモリ等の半導体装置のチップ薄型化、多段積層化のニーズを考慮し、金を主成分としたボンディングワイヤに代わる、金と同等の特性を持ち、材料コストがかからない多段積層チップの電極間を直接ウェッジボンディングする方法（ＣＷＢ）に適用できるボンディングワイヤを開発することにある。繰り返しになるが、そのワイヤに必要な条件課題として、（１）ウェッジ接合性が良好なこと（連続接合性、接合強度があること。）、（２）チップ電極にダメージを与えないこと、（３）線径が３５μｍ以下の細いワイヤであること、（４）材料コストが高価でないこと、（５）ＣＷＢに限らないが、比抵抗が低いこと、等々が挙げられる。
　また、半導体装置を薄くするためにチップを多段積層化すると、図１３のようなＶ字を横にしたような向きで、チップ電極部の下側がスペースになり、チップの下地（支え）がない箇所が発生する。下地が無い場合、キャピラリによる超音波印加が効かなくなり、チップに与える接合エネルギーが低下してしまい、接合強度が弱まってしまうことが判明した。多段であるがゆえに、各々の箇所に適した接合エネルギーを個別に設定する必要がある。接合エネルギーとは、安定した接合を得るため条件範囲であり、ウェッジ接合条件とは主に荷重、超音波印加、加熱温度である。接合箇所周辺の状況が個々に異なる場合、幅広い接合エネルギーの条件範囲が求められる。
　本発明者らは、既存の金を主成分としないボンディングワイヤで試行錯誤を繰り返したが、既存ボンディングワイヤでは対応できる接合エネルギーの範囲が狭いため、連続ウェッジボンディングにおいて、低接合エネルギーすなわち、主にワイヤのつぶし量が小さい低荷重の場合は、接合強度が弱く、次のルーピング途中で接合界面にワイヤ剥れ（リフト）が生じてしまい、反対に高接合エネルギー（ワイヤつぶし量が大きく、高荷重）だとチップ損傷が生じ、ワイヤが非常に薄く変形されるため、次のルーピング途中で、接合部の薄い箇所でワイヤ切れが生じてしまうことが判明した。
　本発明は、半導体メモリ等の薄くて多段積層されたチップ電極間を連続的に良好にウェッジ接合でき、チップ電極にダメージを与えない、接合エネルギー条件範囲の広く、比抵抗が低い、材料コストがかからないボンディングワイヤを提供することにある。また、その製造方法及びそのボンディングワイヤを用いた半導体ワイヤ接合構造、半導体装置を提供することにより課題を解決する。
　本発明者らが上記のウェッジ接合の問題を解決するために、ボンディングワイヤについて鋭意研究、試行錯誤の上に至った結論として、ワイヤの圧縮応力を制御することが有効であることを見出した。圧縮応力とは、ワイヤが圧縮方向の力を受けて変形する時の単位面積あたりの強さ（力）の値であり、本発明ではワイヤ線径に対して６０％圧縮（変形）させたときの圧縮応力が２９０ＭＰａ以上５９０ＭＰａ以下の範囲であれば課題が解決できることを見出した。
　本発明の圧縮応力測定方法の詳細については、後述の段落［００５０］～［００５３］にて詳述するが、以下の式から算出される。
　ワイヤの圧縮応力（ＭＰａ）=ワイヤ線径に対して６０％変形時にかかる力（Ｎ）／（円周率×ワイヤ線径（ｍｍ）／２）×圧子直径（ｍｍ））
　なお、圧縮応力は圧縮試験機において自動計算される値を用いてもよい。圧子直径とは圧縮試験機についている圧子の直径のことである。円周率は３．１４を用いる。
　本発明の基本的な考え方として、上記圧縮応力の範囲に収まり、比抵抗が低く、安価であるという条件から、Ａｇ線又はＣｕ線をベースに、これらのワイヤの表面に軟らかいＡｕを被覆するというワイヤ構造に着目した。
　本発明の金被覆ボンディングワイヤは、銀又は銅を主成分として含む芯材と、前記芯材の表面に設けられ、金を主成分として含む被覆層とを有する金被覆ボンディングワイヤであって、前記金被覆ボンディングワイヤの線径に対して６０％変形させたときの圧縮応力が２９０ＭＰａ以上５９０ＭＰａ以下であることを特徴とする。
　本発明の金被覆ボンディングワイヤの製造方法は、銀又は銅を主成分として含む芯材と、前記芯材の表面に設けられ、金を主成分として含む被覆層とを有する金被覆ボンディングワイヤの製造方法であって、前記金被覆ボンディングワイヤの線径に対して６０％変形させたときの圧縮応力を２９０ＭＰａ以上５９０ＭＰａ以下とすることを特徴とする。
　本発明の半導体ワイヤ接合構造は、銀又は銅を主成分として含む芯材と金を主成分とする被覆層とを有する金被覆ボンディングワイヤと、半導体チップの電極と、前記ワイヤと前記電極とが接合されたウェッジ接合部と、を有する半導体ワイヤ接合構造であって、前記金被覆ボンディングワイヤは、被覆層の膜厚が５ｎｍ以上２００ｎｍ以下であり、かつワイヤ線径に対して６０％変形させたときの圧縮応力が２９０ＭＰａ以上５９０ＭＰａ以下であることを特徴とする。
　本発明の半導体装置は、少なくとも１つの第１電極を有する１つ又は複数の半導体チップと、少なくとも１つの第２電極を有するリードフレーム及び回路基板から選ばれる回路基材と、前記半導体チップの第１電極と前記回路基材の第２電極との間、及び前記複数の半導体チップの第１電極間から選ばれる少なくとも１つを電気的に接続すると共に、前記第１電極と前記第２電極、又は前記複数の第１電極の少なくとも一方にウェッジ接合された金被覆ボンディングワイヤとを具備する半導体装置であって、前記金被覆ボンディングワイヤは、銀又は銅を主成分として含む芯材と、前記芯材の表面に設けられ、金を主成分として含む被覆層とを有し、前記金被覆ボンディングワイヤの圧縮応力が２９０ＭＰａ以上５９０ＭＰａ以下であることを特徴とする。
　本発明の金被覆ボンディングワイヤ及びその製造方法によれば、その圧縮応力を２９０ＭＰａ以上５９０ＭＰａ以下とすることによって、多段積層チップ電極のような個々の接合箇所により接合エネルギー条件が異なる連続ウェッジ接合時においても、半導体チップ電極等に損傷を与えることなく、安定なウェッジ接合強度を得ることが可能となる。また、本発明の半導体装置によれば、そのような金被覆ボンディングワイヤを用いることにより、トータルコストを抑えた安価で、薄くて、記憶容量の大きな半導体メモリ等を提供できる。
　本発明は上記の効果以外にも、当然ながら通常の半導体チップ電極へのボールボンディング、基板回路やリードフレーム等へのウェッジボンディングにおいても、接合安定性、接合信頼性等に効果がある。
実施形態の金被覆ボンディングワイヤを示す縦断面図である。 実施形態の金被覆ボンディングワイヤを示す横断面図である。 実施形態の金被覆ボンディングワイヤの変形例を示す縦断面図である。 実施形態の金被覆ボンディングワイヤの変形例を示す横断面図である。 実施形態のボンディングワイヤの圧縮応力試験における圧痕形状を示す図である。 実施形態の半導体装置の樹脂封止する前の段階を示す断面図である。 実施形態の半導体装置の樹脂封止した段階を示す断面図である。 実施形態の半導体装置における半導体チップの電極に接合された金被覆ボンディングワイヤのウェッジ接合部を示す断面図である 従来の多段積層された半導体チップのワイヤ接続構造の一例を示す図である。 従来の多段積層された半導体チップのワイヤ接続構造の他の例を示す図である。 実施形態の半導体装置の第１の変形例を示す断面図である。 実施形態の半導体装置の第２の変形例を示す断面図である。 半導体チップの多段積層構造を有する半導体装置の一例を示す断面図である。
　以下、本発明の実施形態の金被覆ボンディングワイヤとその製造方法、半導体ワイヤ接合構造、及び半導体装置について、図面を参照して説明する。各実施形態において、実質的に同一の構成部位には同一の符号を付し、その説明を一部省略する場合がある。図面は模式的なものであり、厚さと平面寸法との関係、各部の厚さの比率、縦寸法と横寸法との比率等は現実のものとは異なる場合がある。また、本明細書における圧縮応力（ＭＰａ）は、１ｋｇｆ／ｍｍ２＝９．８ＭＰａの換算式に基づく値を用いる。
（金被覆ボンディングワイヤ及びその製造方法）
　実施形態の金被覆ボンディングワイヤ１は、図１及び図２に示すように、銀（Ａｇ）又は銅（Ｃｕ）を主成分とする芯材２と、芯材２の表面に設けられ、金（Ａｕ）を主成分として含む被覆層３とを有する。実施形態の金被覆ボンディングワイヤ１は、図３及び図４に示すように、さらに芯材２と被覆層３との間に設けられた中間金属層４を有していてもよい。中間金属層４は、パラジウム（Ｐｄ）、白金（Ｐｔ）、及びニッケル（Ｎｉ）から選ばれる１つの金属を主成分とする。
　実施形態の金被覆ボンディングワイヤ１は、線径に対して６０％変形させたときに、２９０ＭＰａ以上５９０ＭＰａ以下の圧縮応力を有している。金被覆ボンディングワイヤ１の圧縮応力は、それを半導体チップの電極、回路基板やリードフレーム等の回路基材の電極にウェッジ接合
する際のワイヤの変形量、電極への接合性等に影響を及ぼす。このような点に対して、２９０ＭＰａ以上５９０ＭＰａ以下の圧縮応力を有する金被覆ボンディングワイヤ１を用いることによって、ウェッジ接合時に半導体チップ等に損傷を与えることなく、安定なウェッジ接合性やウェッジ接合強度を得ることができる。これによって、特に多段に積層された半導体チップの電極間をＣＷＢにより１本のボンディングワイヤで個々の接合箇所によって条件の異なる接続エネルギーで連続接続する際に、チップ損傷を生じさせることなく、十分なウェッジ接合強度を得ることが可能になる。
　圧縮応力の範囲を定めた臨界的意義について説明する。金被覆ボンディングワイヤ１の圧縮応力が２９０ＭＰａ未満であると、ウェッジ接合時のエネルギー、具体的には印加される超音波及び荷重により過度に変形するため、電極に対するワイヤ接合部のワイヤ潰れ幅が大きくなりすぎる。潰れたワイヤの一部が電極の外側にはみ出すと、隣接するワイヤ接合部と接触してショート不良が生じやすくなる。また、ワイヤ接合部が潰れすぎて接合しているワイヤが薄くなり、ボンディングツール（キャピラリ）でループを形成する際に接合部のワイヤの断線等が生じやすくなる。特に、半導体チップの電極間をＣＷＢにより１本のボンディングワイヤで連続接続する際に、ワイヤ接合部のワイヤ潰れ幅やワイヤ厚さが不安定になりやすい。今度は反対に、このような問題を回避するために低接合エネルギーでウェッジ接合を行うと、接合部のワイヤの変形が不十分となり、ウェッジ接合強度が弱くなって、次のループ形成中に接合界面でワイヤ剥れが生じやすくなる。なお、このような接合強度を評価する手段としてプルテストがあり、ワイヤ剥がれはリフトと呼ばれ、ワイヤと電極との接合界面で剥がれが起きる可能性を評価するバロメータとなる。金被覆ボンディングワイヤ１の圧縮応力は３４０ＭＰａ以上であることが好ましい。
　一方、金被覆ボンディングワイヤ１の圧縮応力が５９０ＭＰａを超えると、ウェッジ接合を高接合エネルギーで行っても、ワイヤが変形しにくく、ワイヤ接合部の接合面積が低下してしまい、接合強度が弱くなり、次のループ形成中に接合界面でワイヤ剥れが生じやすくなる。これも前記のプルテストではリフトが生じる。よって、金被覆ボンディングワイヤ１の圧縮応力は５４０ＭＰａ以下であることが好ましく、さらに４９０ＭＰａ以下であることがより好ましい。すなわち、２９０ＭＰａ以上５９０ＭＰａ以下の圧縮応力を有する金被覆ボンディングワイヤ１を用いることによって、広いウェッジ接合条件下で安定したウェッジ接合が可能となる。
　金被覆ボンディングワイヤ１の圧縮応力に関しては、後に詳述するように、芯材２を構成する金属材料（銀系材料又は銅系材料）の組成、芯材２の組成や熱処理、被覆層３や中間金属層４の厚さ、ボンディングワイヤ１の線径、ボンディングワイヤ１に施される熱処理条件等を適切に制御することによって、２９０ＭＰａ以上５９０ＭＰａ以下の圧縮応力を得ることができる。ただし、金被覆ボンディングワイヤ１の圧縮応力は、金被覆ボンディングワイヤ１の材質、製造工程、製造条件等に限定されるものではなく、上記した範囲内であればその特性を発揮するものである。
　上述した金被覆ボンディングワイヤ１は、１３μｍ以上３５μｍ以下の線径（図１に示す直径Ｄ）を有することが好ましい。ワイヤ１の線径が１３μｍ未満であると、半導体装置の製造時にボンディングワイヤ１を用いてワイヤボンディングを行った際に、強度や導電性等が低下してワイヤボンディングの信頼性等が低下するおそれがある。ワイヤ１の線径が３５μｍを超えると、電極に対するボンディング接合性、特にウェッジボンディング接合性が低下するおそれがある。例えば、狭ピッチ化された半導体装置の電極の開口面積は小さくなる。そのような狭ピッチ化された電極の開口面積内に、線径が３５μｍを超えるボンディングワイヤ１をウェッジボンディングすると、パッシベーション膜の破壊や隣接するボンディング部間でショートが生じるおそれがある。なお、パッシベーション膜とは、チップの最上層の絶縁膜であり、封止樹脂などに由来する外界の水分や金属イオンから内部を保護するための機能をもつ。そのために、チップの垂直断面から見ると、パッシベーション膜はチップの接合面より高い。ワイヤの線径が３５μｍを超えると、ボンディング時に接合部近くのワイヤ側面との接触や接合部で潰されたワイヤと接触することで、パッシベーション膜の破壊が生じてしまう。
　芯材２は、実施形態のボンディングワイヤ１を主として構成するものであり、ボンディングワイヤ１の機能を担うものである。このような芯材２の主成分としては、銀又は銅が用いられる。ここで、銀又は銅を主成分として含むとは、芯材２が少なくとも５０質量％以上の銀又は銅を含むことを意味する。芯材２として銀を主成分とする材料を使用する場合、芯材２は純銀により構成してもよいが、銀に添加元素を加えた銀合金により構成することが好ましい。また、芯材２として銅を主成分とする材料を使用する場合、芯材２は純銅により構成してもよいが、銅に添加元素を加えた銅合金により構成することが好ましい。純金属だと自己焼鈍（セルフアニール）を起こし柔らかくなりすぎるため製造工程においてハンドリングしにくいという欠点がある。合金化すると純金属よりもほどよく硬くなり、ボンディングワイヤを製造工程で扱いやすくなるという利点がある。またそれだけではなく、銀合金又は銅合金からなる芯材２を用いることによって、２９０ＭＰａ以上５９０ＭＰａ以下の圧縮応力を有する金被覆ボンディングワイヤ１が得やすくなるという利点もある。
　原則としてワイヤ全体の圧縮応力を制御することが課題を達成するための最重要条件であるが、銀又は銅を主成分として含む芯材２は、ビッカース硬さ（Ｈｖ）が４０以上８０以下であることが好ましい。ここで言うビッカース硬さは、金被覆ボンディングワイヤ１の断面における芯材２のビッカース硬さである。芯材２のビッカース硬さが４０以上８０以下であるとき、２９０ＭＰａ以上５９０ＭＰａ以下の圧縮応力を有する金被覆ボンディングワイヤ１が得られやすくなる。すなわち、芯材２のビッカース硬さが４０未満であると、金被覆ボンディングワイヤ１の圧縮応力が低くなりすぎ、２９０ＭＰａ以上の圧縮応力が得られにくくなる。芯材２のビッカース硬さが８０を超えると、金被覆ボンディングワイヤ１の圧縮応力が高くなりすぎ、５９０ＭＰａ以下の圧縮応力が得られにくくなる。芯材２のビッカース硬さは４５以上であることがより好ましく、また７０以下であることがより好ましい。もちろん、目標とする圧縮応力が得られやすくなるというだけでなく、さらにこの範囲のビッカース硬さにすることによって、圧縮応力と硬さの相乗効果により、より一層ウェッジ接合性が高まる。なお、圧縮応力とビッカース硬さは必ずしも単純な比例関係にあるわけではない。
　芯材２を銀合金で構成する場合、銀合金中の銀含有量は９７質量％以上であることが好ましい。芯材２を構成する銀合金は、銅（Ｃｕ）、カルシウム（Ｃａ）、リン（Ｐ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、インジウム（Ｉｎ）、及び鉄（Ｆｅ）からなる群より選ばれる少なくとも１つの元素を含むことが好ましい。芯材２を構成する銀合金に添加する元素は、金被覆ボンディングワイヤ１の信頼性（耐腐食性）を高め、芯材２のビッカース硬さを高めることで自己焼鈍（セルフアニール）を防止する効果がある。自己焼鈍してしまうとワイヤが柔らくなりすぎ、製造工程でワイヤが取り扱いにくくなり、傷も付きやすくなってしまう。ただし、添加元素の含有量が多すぎると芯材２の比抵抗が増加し、芯材２、ひいては金被覆ボンディングワイヤ１としての電気伝導性が低下してしまう。添加元素の含有量は、ワイヤ１の全体量に対して、１質量ｐｐｍ以上３質量％以下の範囲とすることが好ましい。
　芯材２を構成する銀合金における添加元素の含有量が、ワイヤ１の全体量に対して１質量ｐｐｍ未満であると、金被覆ボンディングワイヤ１の信頼性や芯材２の自己焼鈍抑制効果等を十分に得ることができないおそれがある。添加元素の含有量がワイヤ１の全体量に対して３質量％を超えると、金被覆ボンディングワイヤ１の比抵抗が増加する。添加元素の含有量は、金被覆ボンディングワイヤ１の比抵抗が２．３μΩ・ｃｍ以下の範囲となるように設定することが好ましい。
　芯材２を銅合金で構成する場合、銅合金中の銅含有量は９８質量％以上であることが好ましい。芯材２を構成する銅合金は、リン（Ｐ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、銀（Ａｇ）、ロジウム（Ｒｈ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び鉄（Ｆｅ）からなる群より選ばれる少なくとも１つの元素を含むことが好ましい。前述と同様に芯材２を構成する銅合金に添加する元素は、金被覆ボンディングワイヤ１の信頼性（耐腐食性）を高め、芯材２のビッカース硬さを高めることで自己焼鈍（セルフアニール）を防止する効果がある。自己焼鈍してしまうとワイヤが柔らかすぎになり、製造工程でワイヤが取り扱いにくくなるばかりでなく、ちょっとした衝撃でも傷が付きやすくなってしまう。ただし、添加元素の含有量が多すぎると芯材２の比抵抗が増加し、芯材２、ひいては金被覆ボンディングワイヤ１としての機能が低下する。添加元素の含有量は、ワイヤ１の全体量に対して、１質量ｐｐｍ以上２質量％以下の範囲とすることが好ましい。
　芯材２を構成する銅合金における添加元素の含有量が、ワイヤ１の全体量に対して１質量ｐｐｍ未満であると、金被覆ボンディングワイヤ１の信頼性や芯材２の自己焼鈍抑制効果等を十分に得ることができないおそれがある。添加元素の含有量がワイヤ１の全体量に対して２質量％を超えると、金被覆ボンディングワイヤ１の比抵抗が増加する。添加元素の含有量は、金被覆ボンディングワイヤ１の比抵抗が２．３μΩ・ｃｍ以下の範囲となるように設定することが好ましい。
　上述した銀や銀合金で構成した芯材２を用いた金被覆ボンディングワイヤ１において、圧縮応力は２９０ＭＰａ以上４４０ＭＰａ以下であることが好ましい。このような金被覆ボンディングワイヤ１を用いることによって、銀系の芯材２を用いた金被覆ボンディングワイヤ１のワイヤ特性を満足させつつ、ウェッジ接合性を高めることができる。また、上述した銅や銅合金で構成した芯材２を用いた金被覆ボンディングワイヤ１において、圧縮応力は４４０ＭＰａ以上５９０ＭＰａ以下であることが好ましい。このような金被覆ボンディングワイヤ１を用いることによって、銅系の芯材２を用いた金被覆ボンディングワイヤ１のワイヤ特性を満足させつつ、ウェッジ接合性を高めることができる。
　実施形態の金被覆ボンディングワイヤ１は、上記した銀又は銅を主成分とする芯材２の表面に設けられた被覆層３を有する。被覆層３は金を主成分として含んでいる。ここで、金を主成分として含むとは、被覆層３が５０質量％以上の金を含むことを意味する。金を主成分として含む被覆層３は、ワイヤの耐食性を向上させ、半導体チップの電極を構成するアルミニウム（Ａｌ）やアルミニウム合金（Ａｌ合金）、回路基板の電極を構成する金（Ａｕ）や金合金（Ａｕ合金）、リードフレームのインナーリードの表面に形成される銀（Ａｇ）めっきや銀合金（Ａｇ合金）めっき等と相性がよく、容易に拡散しやすいため、良好な接合強度、特に良好なウェッジ接合強度を示す。従って、表面に金を主成分として含む被覆層３を有するボンディングワイヤ１をウェッジ接合、特にＣＷＢにより連続ボンディングした際に、ボンディングワイヤ１を良好な接合強度及び接合信頼性でウェッジ接合することができる。
　被覆層３は、純金（金の含有量９９．９％以上）で構成してもよいし、金に添加元素を加えた金合金により構成してもよい。被覆層３を構成する金合金は、アンチモン（Ｓｂ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ビスマス（Ｂｉ）からなる群より選ばれる少なくとも１つの元素を含むことが好ましい。被覆層３を構成する金合金に添加する元素は、金被覆層３の半導体チップ電極を構成するアルミニウム（Ａｌ）との接合信頼性の向上等に効果を示す。また、金被覆層３の膜厚は、５ｎｍ以上２００ｎｍ以下であることが好ましい。金被覆層３の膜厚を５ｎｍ以上とすることによって、金被覆層３によるアルミニウム電極、金電極、銀めっき電極等に対するウェッジ接合性を十分に高めることができる。金被覆層３の膜厚が２００ｎｍを超えると、金被覆ボンディングワイヤ１の製造コストが上昇するために好ましくない。前述した通り、本発明品はボールボンディング用途でも使用することがあるので、金被覆層が２００ｎｍを超えるとＦＡＢが偏芯する等のボール形成性が落ちる可能性がある。また、金被覆層３の膜厚は２０ｎｍを超えることが好ましく、５０ｎｍ以上がより好ましく、また１５０ｎｍ以下がより好ましい。
　上述したように、実施形態の金被覆ボンディングワイヤ１は、図３及び図４に示すように、芯材２と被覆層３との間に設けられた中間金属層４を有していてもよい。中間金属層４は、パラジウム（Ｐｄ）、白金（Ｐｔ）、及びニッケル（Ｎｉ）から選ばれる１つの金属を主成分とする。このような中間金属層４を芯材２と被覆層３との間に設けることによって、信頼性（耐食性）が向上するだけでなく、高温時に芯材２の構成材料が被覆層３を超えてボンディングワイヤ１の表面に染み出すことを抑制することができる。例えば、芯材２の最表面に銅が露出すると酸化するおそれが大きくなり、また芯材２の最表面に銀が露出すると硫化するおそれが大きくなる。これらはいずれも金被覆ボンディングワイヤ１の電極に対する接合信頼性を低下させる要因となる。このような点に対して、中間金属層４を芯材２と被覆層３との間に設けることによって、高温雰囲気における銅や銀のワイヤ表面への染み出しを抑制でき、接合信頼性を向上させることができる。
　中間金属層４は、純パラジウム、純白金、又は純ニッケルで構成してもよいし、またこれらを２種以上含む合金で構成してもよい。さらに、中間金属層４は、パラジウム、白金、及びニッケルから選ばれる１つの金属を主成分とし、それらに添加元素を加えたパラジウム合金、白金合金、又はニッケル合金により構成してもよい。
　中間金属層４は、６０ｎｍ以下の厚さを有することが好ましい。中間金属層４の厚さが６０ｎｍを超えると、金被覆ボンディングワイヤ１のＦＡＢのボール形成性等本来の特性を損ねるおそれがある。なお、上記した銅や銀がワイヤ表面に露出することを抑制する効果を十分に得るため、中間金属層４の厚さは１ｎｍ以上が好ましい。なお、実施形態の金被覆ボンディングワイヤ１は、上述した芯材２及び被覆層３、又は芯材２、被覆層３、及び中間金属層４のみにより構成されたものに限定されるものではない。実施形態の金被覆ボンディングワイヤ１は、必要に応じてこれら以外の構成、例えば、三層被覆、四層被覆等の構造をしていてもよい。
　金被覆ボンディングワイヤ１の圧縮応力は、以下のようにして測定するものとする。すなわち、金被覆ボンディングワイヤ１を張力がかからないように数センチ長さに切り出し、ワイヤ試料を用意する。ワイヤ試料が伸びたりたるんだりしないように考慮しながら、圧縮試験機（例えば、株式会社島津製作所製微小圧縮試験機　型番ＭＣＴ－Ｗ－５００）の平面試料台に横向きに置く。次に装置の設定として、試料形状は円形を選択し、圧子サイズはφ２００μｍ、ワイヤの断面方向の変形量は線径の６０％、また、線径に応じた最大荷重を設定する。例えば、最大荷重の設定は線径φ２０μｍの場合、３．５Ｎが目安となる。
　次に、ワイヤが圧子の中央にくるようステージを移動させ、圧子にてワイヤ表面を圧縮し、ワイヤの圧縮応力を求める。装置によって圧縮応力値は自動計算で算出され、その値を用いても問題ない。計算式的には、ワイヤ線径の６０％圧縮時にかかる力をワイヤが潰された断面積で除した値を用いている。ここで、断面積の求め方について説明する。ワイヤ表面を圧子で理想的な状態で均等に限りなく薄く潰した場合、潰れたあとのワイヤ形状（断面）は四角形となり、厚さは限りなく０に近づく。断面の横の長さは圧子の直径となり、縦の長さはワイヤの円周長さの半分の長さに限りなく近い値となる。よって、ワイヤの断面積は横×縦で求められるから、圧子の直径×（円周率×直径／２）となる。
　具体例で言うと、ワイヤ線径２０μｍの６０％圧縮とはワイヤを８μｍの高さにつぶした地点でかかった力（Ｎ）を前記で定義した断面積（ｍｍ２）で除する。すなわち、（圧子サイズ２００μｍ＝０．２ｍｍ）×（ワイヤの円周の長さの半分＝（線径０．０２ｍｍ×３．１４／２）で力を除した値が圧縮応力となる。厳密に言うと、ワイヤを６０％変形した地点では、ワイヤが完全に薄っぺらに潰れるわけではないので、断面積の縦の長さが円周の半分の長さになるというわけではないが、この断面積にて計算した測定値でも、厳密に６０％変形時の断面積で計算した測定値でも、わずかな差であり、臨界的意義のある範囲を超えるほどの差が生じないため、本発明ではこの値での測定方法を採用する。圧縮応力を簡単な式で表すと以下となる。
　ワイヤの圧縮応力（ＭＰａ）＝ワイヤ線径に対して６０％変形時にかかる力（Ｎ）／（（円周率×ワイヤ線径（ｍｍ）／２）×圧子直径（ｍｍ））
　また、注意点としてワイヤを圧縮した後、試験後のワイヤを採取し走査電子顕微鏡を用いて圧痕の形状を観察する。圧痕の状態が図５（添付のＳＥＭ像）のように、圧痕の長さが圧子の直径の±２０％であること、ワイヤ長手方向を軸として潰れ幅が対称であることを確認する。これらの条件を満たさない場合は、正確な測定値でない可能性があるので、再測定を行う。測定値は３回測定した平均値とし、単位はＭＰａとする。なお、圧縮試験装置の出力単位がｋｇｆ／ｍｍ２の場合、１ｋｇｆ／ｍｍ２＝９．８ＭＰａの換算式に基づいて換算した値を適用する。また、圧縮の変形量をワイヤ線径の６０％にしたのは、ウェッジ接合における平均的なワイヤの潰し率が６０％程度であるという理由による。
　芯材２の断面におけるビッカース硬さは、以下のようにして測定するものとする。すなわち、金被覆ボンディングワイヤを、数センチ長さに切り出し、ワイヤ試料を複数本用意する。ワイヤ試料が伸びたりたるんだりしないように考慮しながら、金属（Ａｇめっきフレーム）板上に真っ直ぐかつ平坦に貼り付ける。その後、金属板ごとワイヤ試料を円筒状の型（かた）に金属板が円筒の底面となるように入れ、型内に埋め込み樹脂を流し込んで、その後、硬化剤を添加して樹脂を硬化させる。続いて、硬化させたワイヤ試料入りの円筒状の樹脂を、ワイヤの横断面が露出するように研磨器にて粗研磨する。その後、最終研磨によって切断面の仕上げをし、続いて、イオンミリングにより、研磨面の残留歪みを除去し、滑らかな表面を得る。なお、ワイヤ切断面がワイヤ長手方向と垂直になるようにイオンミリング装置を微調整する。硬さ試験機（一例：Ｍｉｔｕｔｏｙｏ製ＨＭ－２２０）の試料台にワイヤ試料の横断面（即ち、試料の研磨面）が試料台と平行になるように固定し、試験力０．００１ｋｇｆ、負荷時間４．０秒、保持時間１０．０秒、除荷時間４．０秒、接近速度６０．０um/秒の条件でワイヤ断面の中心近傍にビッカース硬度の測定を実施する。前記の硬度測定は５本実施し、その平均値を求める。
　金被覆ボンディングワイヤ１において、芯材２を銀合金又は銅合金で構成した場合の添加元素のワイヤ１全体に対する含有量、被覆層３を構成する金のワイヤ１全体に対する含有量、被覆層３を金合金で構成した場合の添加元素のワイヤ１全体に対する含有量、中間金属層４を構成するパラジウム、白金、又はニッケルのワイヤ１全体に対する含有量、及び中間金属層４を合金で構成した場合の添加元素のワイヤ１全体に対する含有量は、以下のようにして測定するものとする。すなわち、まず、金含有量を算出するために、ボンディングワイヤ１を希硝酸に入れ、芯材２を溶解した後、溶解液を採取する。この溶解液に塩酸を加え、超純水で定容液とする。この定容液を用いて、ＩＣＰ発光分光分析法（ＩＣＰ－ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ　Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）又は誘導結合プラズマ質量分析（ＩＣＰ－ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ－Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行うことにより、芯材２の添加元素の含有量を測定する。
　被覆層３及び中間金属層４の厚さは、以下のようにして測定するものとする。すなわち、金被覆ボンディングワイヤ１の表面から走査型オージェ電子分光（Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＡＥＳ）分析装置（例えば日本電子社製、商品名：ＪＡＭＰ－９５００Ｆ）により深さ方向に元素組成を分析する。ＡＥＳ分析装置の設定条件は、１次電子線の加速電圧１０ｋＶ、電流５０ｎＡ、ビーム径５μｍ、アルゴンイオンスパッタの加速電圧１ｋＶ、スパッタ速度２．５ｎｍ／分（ＳｉＯ２換算）とする。金被覆ボンディングワイヤ１の表面から深さ方向に芯材の主成分の検出濃度が５０原子％以上になる位置まで分析し、金と銀又は銅の合計に対する金の平均濃度を求める。中間金属層４を設けている場合、中間金属層４の主構成元素Ｍと金と銀又は銅の合計に対する金及び元素Ｍの平均濃度をそれぞれ求める。
　被覆層３は、ワイヤ１の表面から上記した銀又は銅と金との合計に対して金の割合が５０．０原子％となる箇所までの領域として定義し、その領域の厚さを被覆層３の厚さとして求める。金の割合が５０．０原子％となる箇所が芯材２と被覆層３との境界とする。中間金属層４は、上記した銀又は銅と金と元素Ｍの合計に対して、金の割合が５０．０原子％となる箇所から元素Ｍの割合が５０．０原子％となる箇所までの領域として定義し、その領域の厚さを中間金属層４の厚さとして求める。
　次に、実施形態の金被覆ボンディングワイヤ１の製造方法について説明する。なお、実施形態の金被覆ボンディングワイヤの製造方法は、特に以下に示す製造方法に限定されるものではない。実施形態の金被覆ボンディングワイヤ１は、例えば芯材２となる銀又は銅を主成分とする線材表面に、金を主成分として含む層を形成することによりワイヤ素材を作製すると共に、金被覆ボンディングワイヤ１に求められる線径への伸線加工を施し、必要に応じて熱処理等を施すことにより得られる。また、中間金属層４を有する金被覆ボンディングワイヤ１の場合、例えば芯材２となる銀又は銅線材の表面に、中間金属層４となる層と金を主成分として含む層を順に形成することによりワイヤ素材を作製すると共に、金被覆ボンディングワイヤ１に求められる線径への伸線加工を施し、必要に応じて熱処理等を施すことにより得られる。
　芯材２として銀又は銅を用いる場合には、所定の純度の銀又は銅を溶解させ、また銀合金又は銅合金を用いる場合には、所定の純度の銀を添加元素と共に溶解させるか、所定の純度の銅を添加元素と共に溶解させることによって、銀芯材材料又は銅芯材材料を得る。溶解には、アーク加熱炉、高周波加熱炉、抵抗加熱炉、連続鋳造炉等の加熱炉が用いられる。大気中からの酸素や水素の混入を防止する目的で、加熱炉の銀溶湯又は銅溶湯は真空あるいはアルゴン、窒素等の不活性ガス雰囲気に保持することが好ましい。溶解させた芯材材料は、加熱炉から所定の線径となるように連続鋳造で凝固させるか、溶融した芯材材料を鋳型に鋳造してインゴットを作り、そのインゴットをロール圧延する。必要に応じて熱処理を入れて、所定の線径まで伸線して銀線材又は銅線材（銀合金線材及び銅合金線材を含む）を得る。
　銀線材又は銅線材の表面に金層や中間金属層４となる層を形成する方法としては、例えばめっき法（湿式法）や蒸着法（乾式法）が用いられる。めっき法は電解めっき法と無電解めっき法のいずれの方法であってもよい。ストライクめっきやフラッシュめっき等の電解めっきでは、めっき速度が速く、また金めっきに適用すると、金層の銀線材又は銅線材への良好な密着性が得られる。めっき法で金層や中間金属層４としてのパラジウム層、白金層、又はニッケル層に添加元素を含有させるためには、例えば上記電解めっきにおいて、金めっき液や中間金属層４の構成元素のめっき液に添加元素を含むめっき添加剤を含有させためっき液を使用する。この際、めっき添加剤の種類や量を調整することによって、被覆層３や中間金属層４中の添加元素量を調整することができる。
　蒸着法としては、スパッタ法、イオンプレーティング法、真空蒸着法等の物理蒸着（ＰＶＤ）や、熱ＣＶＤ、プラズマＣＶＤ、有機金属気相成長法（ＭＯＣＶＤ）等の化学蒸着（ＣＶＤ）を利用することができる。これらの方法によれば、形成後の金被覆層や中間金属層の洗浄が不要であり、洗浄時の表面汚染等の懸念がない。蒸着法によって金層や中間金属層４としてのパラジウム層、白金層、又はニッケル層に添加元素を含有させる手法としては、添加元素を含有させた金ターゲットや中間金属層４の構成材料ターゲットを用いて、マグネトロンスパッタリング等によって金層や中間金属層を形成する手法がある。それ以外の方法を適用する場合も、金材料や中間金属層４の構成材料に所望の添加元素を含有させた原料を用いればよい。
　また、その他の方法として、あらかじめ被覆する材料で管状のパイプのようなものを形成し、そこに芯材を挿入して製造するクラッド製法等もある。
　伸線加工の加工率は、製造される金被覆ボンディングワイヤ１の最終線径や用途等に応じて決定される。伸線加工の加工率は、一般的には被覆した銀線材や銅線材を最終線径に加工するまでの加工率として９０％以上であることが好ましい。この加工率は、ワイヤ断面積の減面率として算出することができる。伸線加工は、複数のダイヤモンドダイスを用いて、段階的に線径を縮小するように行うことが好ましい。この場合、ダイヤモンドダイス１つあたりの減面率（加工率）は５％以上１５％以下が好ましい。
　金層や中間金属層４の構成材料層を被覆した銀線材又は銅線材を最終線径まで伸線した後に、最終熱処理を実施することが好ましい。最終熱処理は、最終線径において、ワイヤ１内部に残留する金属組織の歪みを除去する歪み取り熱処理や必要とされるワイヤ特性を考慮して実行される。歪み取り熱処理は、必要とされるワイヤ特性、特にワイヤ１の圧縮応力を考慮して、温度及び時間を決定することが好ましい。その他、ワイヤ製造の任意の段階で、目的に応じた熱処理を施してもよい。このような熱処理としては、ワイヤの伸線過程での歪み取り熱処理、金層や中間金属層４の構成材料層を形成した後に密着性を上げるための拡散熱処理等がある。拡散熱処理を行うことで、芯材２と被覆層３との密着性等を向上させることができる。熱処理は、所定の温度に加熱された加熱雰囲気内にワイヤを通過させて熱処理を行う走間熱処理が、熱処理条件を調節しやすいために好ましい。走間熱処理の場合、熱処理時間はワイヤの通過速度と加熱装置内のワイヤの通過距離によって算出することができる。加熱装置としては電気炉等が使用される。ワイヤの表面酸化を抑制する場合には、Ｎ２やＡｒ等の不活性ガスを流しながら加熱することも有効である。必要な場合、Ｎ２とＨ2の還元性のある混合ガスを用いる。
　上述した金被覆ボンディングワイヤ１の製造工程において、芯材２を構成する金属材料（銀系材料又は銅系材料）の組成、被覆層３や必要に応じて形成される中間金属層４の構成材料や厚さ、ボンディングワイヤ１の線径等に応じて、熱処理条件等の製造条件を適切に制御することによって、２９０ＭＰａ以上５９０ＭＰａ以下の圧縮応力を得ることができる。例えば、芯材２は銀合金又は銅合金で構成することが好ましく、さらに銀合金又は銅合金中の添加元素量が多いほど圧縮応力が高くなる傾向がある。また、被覆層３の厚さが厚いほど圧縮応力が低くなる傾向がある。さらに、銅合金を使用した芯材２の方が銀合金を使用した芯材２より圧縮応力が高くなる傾向がある。
　上述した金被覆ボンディングワイヤ１の構成材料等に基づく圧縮応力の傾向に基づいて、熱処理条件を選択することが好ましい。熱処理は、中間段階及び最終段階の両方で実施することが好ましい。最終熱処理に関しては、温度が高いほど圧縮応力が低くなる傾向がある。中間熱処理に関しても、温度が高いほど圧縮応力が低くなる傾向がある。これらの点を踏まえて、構成材料的に圧縮応力が高い傾向を示す材料を用いた場合には、中間熱処理温度を４００℃以上６００℃以下に設定し、また熱処理時間を０．２秒以上２０秒以下とすることが好ましい。構成材料的に圧縮応力が低い傾向を示す材料を用いた場合には、中間熱処理温度を２００℃以上４００℃未満に設定し、また熱処理時間を０．２秒以上２０秒以下とすることが好ましい。さらに、構成材料的に圧縮応力が高い傾向を示す材料を用いた場合には、最終熱処理温度を３５０℃以上６５０℃以下に設定し、また熱処理時間を０．０１秒以上５秒以下とすることが好ましい。構成材料的に圧縮応力が低い傾向を示す材料を用いた場合には、最終熱処理温度を１５０℃以上３５０℃以下に設定し、また熱処理時間を０．０１秒以上５秒以下とすることが好ましい。
　なお、熱処理条件が同じであっても、熱処理装置の構造や芯材中の添加元素の種類や量によって、圧縮応力が影響されることもある。この点、本実施形態の金被覆銅ボンディングワイヤの製造工程において、最終熱処理にて、熱処理における伸び率を調整することで、ワイヤの圧縮応力を制御することが可能である。銅を主成分として含む芯材を構成材料とするワイヤの場合には、伸び率を５．０％以上２０．０％以下に調整することが好ましく、８．０％以上２０．０％以下がより好ましい。銀を主成分として含む芯材を構成材料とするワイヤの場合には、伸び率を１．５％以上１５．０％以下に調整することが好ましく、２．０％以上１１．０％以下がより好ましい。
　伸び率はボンディングワイヤの引張試験によって得られた値とする。伸び率は、ＪＩＳ－Ｚ２２４１又はＪＩＳ－Ｚ２２０１に準拠して測定することができる。例えば、引張実験装置（例えば、株式会社 TSE製オートコム）にて、長さ１０ｃｍのボンディングワイヤに速度２０ｍｍ／ｍｉｎ、ロードセル定格２Ｎで引っ張ったとき、破断に至ったときの伸張長さの割合として算出される。伸び率は、測定結果のばらつきを考慮し、５本の平均値を求めることが望ましい。
　上記について補足説明する。本来であれば最終製品が狙いの圧縮応力の範囲に収まるように、圧縮応力を測定しながら最終熱処理条件を調整するのが理想的であるが、ここでは製造作業上の簡便化をはかるという観点から、計測しやすいワイヤの伸び率を圧縮応力のおおまかな目安として代用している。当然のことながら、伸び率を制御したからといって、必ずしも狙いの圧縮応力の範囲に収まるとは限らない。
（半導体装置）
　次に、実施形態の金被覆ボンディングワイヤ１を用いた半導体装置について、図６ないし図８、図１１、及び図１２を参照して説明する。なお、図６は実施形態の半導体装置の樹脂封止する前の段階を示す断面図、図７は実施形態の半導体装置の樹脂封止した断面図、図８は実施形態の半導体装置における半導体チップの電極に接合された金被覆ボンディングワイヤ１のウェッジ接合部を示す断面図である。図１１及び図１２はそれぞれ実施形態の半導体装置の変形例を示す断面図である。
　実施形態の半導体装置１０（樹脂封止する前の半導体装置１０Ｘ）は、図６及び図７に示すように、電極（基板電極）１１を有する回路基板１２と、回路基板１２上に配置され、少なくとも１つの電極（チップ電極）１３をそれぞれ有する複数の半導体チップ１４（１４Ａ、１４Ｂ、１４Ｃ）と、回路基板１２の電極１１と半導体チップ１４の電極１３、及び複数の半導体チップ１４の電極１３間を接続するボンディングワイヤ１５（金被覆ボンディングワイヤ１）とを備えている。回路基板１２には、例えば樹脂材やセラミックス材等の絶縁基材の表面や内部に配線網を設けると共に、表面に配線網に接続された電極を設けたプリント配線板やセラミックス回路基板等が用いられる。
　なお、図６及び図７は回路基板１２上に複数の半導体チップ１４を実装した半導体装置１０を示しているが、半導体装置１０の構成はこれに限られるものではない。例えば、半導体チップはリードフレーム上に実装されていてもよく、その場合には半導体チップの電極はリードフレームの内部端子（電極）として機能するインナーリードにボンディングワイヤ１５を介して接続される。半導体チップ１４の回路基板１２やリードフレームに対する搭載数は、１つ及び複数のいずれであってもよい。ボンディングワイヤ１５は、回路基板１２の電極１１と半導体チップ１４の電極１３、リードフレームと半導体チップの電極、及び複数の半導体チップ１４の電極１３間の少なくとも１つの接続に適用され、これらの接続（２つの電極）の少なくとも一方にウェッジ接合される。後述するように、回路基板１２やリードフレーム上に複数の半導体チップ１４を階段状に積層して実装した場合、複数の半導体チップ１４間及び半導体チップ１４と回路基板２との間を、１本のボンディングワイヤ１５でＣＷＢによるウェッジ接合で連続接続することも可能である。
　図６及び図７に示す半導体装置１０の複数の半導体チップ１４のうち、半導体チップ１４Ａ、１４Ｃは回路基板１２のチップ実装領域にダイボンディング材１６を介して実装されている。半導体チップ１４Ｂは半導体チップ１４Ａ上にダイボンディング材１６を介して実装されている。半導体チップ１４Ａの１つの電極１３はボンディングワイヤ１５を介して回路基板１２の電極１１と接続されており、他の１つの電極１３はボンディングワイヤ１５を介して半導体チップ１４Ｂの電極１３と接続されており、さらに他の１つの電極１３はボンディングワイヤ１５を介して半導体チップ１４Ｃの電極１３と接続されている。半導体チップ１４Ｂの他の１つの電極１３は、ボンディングワイヤ１５を介して回路基板１２の電極１１と接続されている。半導体チップ１４Ｃの他の１つの電極１３は、ボンディングワイヤ１５を介して回路基板１２の電極１１と接続されている。
　半導体チップ１４は、シリコン（Ｓｉ）半導体や化合物半導体等からなる集積回路（ＩＣ）を備えている。チップ電極１３は、例えば、少なくとも最表面にアルミニウム（Ａｌ）層、ＡｌＳｉＣｕ、ＡｌＣｕ等のアルミニウム合金層を有するアルミニウム電極からなる。アルミニウム電極は、例えばシリコン（Ｓｉ）基板の表面に、内部配線と電気的に接続するようにＡｌやＡｌ合金等の電極材料を被覆することにより形成される。半導体チップ１４は、基板電極１１及びボンディングワイヤ１５を介して、外部デバイスとの間でデータ通信を行い、また外部デバイスから電力が供給される。
　回路基板１２の電極１１は、回路基板１２に実装された半導体チップ１４の電極１３とボンディングワイヤ１５を介して電気的に接続されている。実施形態の半導体装置１０において、ボンディングワイヤ１５は上記した実施形態の金被覆ボンディングワイヤ１からなる。一部のボンディングワイヤ１５において、その一端はチップ電極１３にボール接合（第１接合）されており、他端は基板電極１１にウェッジ接合（第２接合）されている。ボール接合とウェッジ接合は反対であってもよく、基板電極１１にボール接合（第１接合）し、チップ電極１３にウェッジ接合（第２接合）してもよい。複数の半導体チップ１４の電極１３間をボンディングワイヤ１５で接続する場合も同様であり、その一端はチップ電極１３にボール接合（第１接合）されており、他端は他のチップ電極１３にウェッジ接合（第２接合）されている。なお、ボンディングワイヤ１５で電気的に接合される半導体チップ１４の電極１３とは、半導体チップ１４の電極にあらかじめ接合したバンプ（図示しない）も含むものとする。
　ボンディングワイヤ１５によるワイヤ接続は、例えば、ボンディングワイヤ１５の一端を放電等により溶融し、表面張力等により球状に凝固させてＦＡＢを形成し、このＦＡＢを半導体チップ１４の電極１３にボール接合した後、ボンディングツール（キャピラリ）を引き上げてループを形成し、回路基板１２の電極１１にボンディングワイヤ１５を押し当てた状態で超音波と荷重を印加してウェッジ接合する。図８に示すように、基板電極１１にウェッジ接合部１７を形成した後にボンディングワイヤ１５を引きちぎることによって、１ヶ所の接続が終了する。半導体チップ１４の電極１３間（内蔵されているチップが異なる電極１３同士）をボンディングワイヤ１５で接続する場合も同様である。この後、複数の半導体チップ１４及びボンディングワイヤ１５を樹脂封止するように、回路基材１２上に封止樹脂層１８を形成することによって、半導体装置１０が製造される。半導体装置とは具体的にいうと、ロジックＩＣ、アナログＩＣ、ディスクリート半導体、メモリ、光半導体等がある。
　実施形態の半導体装置１０においては、ボンディングワイヤ１５として用いる金被覆ボンディングワイヤ１が２９０ＭＰａ以上５９０ＭＰａ以下の圧縮応力であれば、ボンディングワイヤ１５を回路基板１２の電極１１や半導体チップ１４の電極１３、特にチップ電極１３が接合に適していない、例えば下支えが無いなどの位置的条件に置かれても、広い超音波条件や荷重条件下で良好にウェッジ接合することができるため、半導体チップ１４に損傷を与えることなく、安定なウェッジ接合強度を得ることができる。また、ウェッジ幅を適切な範囲に制御することができるため、狭ピッチ化された電極間でのショート等を抑制することができる。これらによって、ボンディングワイヤ１５の電極および電極間の接続信頼性を向上させた半導体装置を提供することが可能になる。
　次に、図１１及び図１２を参照して、他の半導体装置１について説明する。図１１に示す半導体装置１は、回路基板１２上に多段に積層された４つの半導体チップ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄを有している。これら半導体チップ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄは、それぞれの電極１３が露出するように、階段状に積層されている。半導体チップ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄの電極１３と回路基板１２の電極１１は、１本のボンディングワイヤ１５で連続的に接続されている。すなわち、４個の電極１３と基板電極１１とは、ＣＷＢにより１本のボンディングワイヤ１５で接続されている。なお、矢印はボンディング方向を示している。
　具体的には、ボンディングツール（キャピラリ）に保持されたボンディングワイヤ１５は、まず最上段の半導体チップ１４Ｄの電極１３にウェッジ接合される。次いで、ボンディングワイヤ１５を引きちぎることなく、ボンディングツール（キャピラリ）を引き上げてループを形成しつつ、ボンディングワイヤ１５を半導体チップ１４Ｃの電極１３上に移動させてウェッジ接合する。同様に、ボンディングワイヤ１５を引きちぎることなく、ボンディングワイヤ１５を半導体チップ１４Ｂの電極１３及び半導体チップ１４Ａの電極１３に対して順にウェッジ接合する。半導体チップ１４Ｄ、１４Ｃ、１４Ｂ、１４Ａの電極１３にボンディングワイヤ１５を順にウェッジ接合した後、同様に回路基板１２の電極１１にボンディングワイヤ１５をウェッジ接合し、その後にボンディングワイヤ１５を引きちぎる。このようにして、半導体チップ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄの電極１３と回路基板１２の電極１１を、途中でボンディングワイヤ１５を引きちぎることなく、１本のボンディングワイヤ１５で連続的に接続する。
　上述した４つのチップ電極１３と基板電極１１とに対して、１本のボンディングワイヤ１５を連続的にウェッジ接合して電気的に接続することによって、ボール形成の回数とワイヤの引きちぎり回数を減らすことができるため、ボンディングスピードの高速化及びそれに基づく生産性の向上を実現することができる。連続的なウェッジ接合を実施するにあたって、ボンディングワイヤ１５のウェッジ接合性が重要になる。このような点に対して、ボンディングワイヤ１５として２９０ＭＰａ以上５９０ＭＰａ以下の圧縮応力を有する金被覆ボンディングワイヤ１を用いているため、連続的なウェッジ接合における電極１３、１１に対する接合性を高めることができる。従って、半導体チップ１４に損傷を与えることなく、チップ電極１３に対して広い接合条件下で良好にウェッジ接合することができる。よって、ＣＷＢを適用した半導体装置１０の生産性や信頼性を高めることができる。
　ＣＷＢを適用したワイヤボンディングは、図１１に示す構造に限られるものではない。例えば、図１２に示すように、最下段の回路基板１２の基板電極１１に対してはボンディングワイヤ１５をボール接合してボール接合部１９を形成し、ボンディングワイヤ１５を引きちぎることなく、ボンディングワイヤ１５を半導体チップ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄの電極１３に順にウェッジ接合し、その後にボンディングワイヤ１５を引きちぎるようにしてもよい。このようなＣＷＢを適用した半導体装置１０においても、ボンディングワイヤ１５のウェッジ接合性の向上効果に基づいて、連続的なウェッジ接合性を高めることができ、ＣＷＢを適用した半導体装置１０の生産性や信頼性を向上させることが可能になる。矢印はボンディング方向を示している。
　実施形態の半導体装置１０は、２つの電極間をボンディングワイヤ１５で接続するにあたって、少なくとも一方の電極にウェッジ接合されていればよく、それによって実施形態の金被覆ボンディングワイヤ１によるウェッジ接合性の向上効果、それに基づくウェッジ接合の接合強度や接合信頼性の向上効果等を発揮させることができる。ただし、実施形態の金被覆ボンディングワイヤ１によるウェッジ接合性の向上効果をより効果的に発揮させるにあたって、ボンディングワイヤ１５で接続する２つの電極のうち、少なくとも一方が半導体チップ１４の電極１３であることが好適であり、そのようなチップ電極１３にウェッジ接合する半導体装置１０であることが好適である。特に、実施形態の半導体装置１０は、図１１及び図１２に示したように、ＣＷＢを適用してワイヤボンディングを実施した半導体装置に好適であり、そのような場合に良好なウェッジ接合性及びそれに基づく良好な接合強度や接合信頼性をより効果的に発揮させることができる。
　次に、本発明の実施例について説明する。本発明は以下の実施例に限定されない。
（実施例の製造方法および属性）
　表１に示す芯材を用意し、連続伸線にて中間線径０．２～０．５ｍｍまで加工した後、金電解めっき浴中に芯材を連続的に送線しながら浸漬させ、電流密度０．１５～２．００Ａ／ｄｍ２の電流にて金被覆層を形成した。
　実施例１６～１９、２１、３１～３６については、金被覆層を形成する前に表１に示す中間層を同様の電解めっき方法にて形成した。実施例１～１９は、中間線径φ３８μｍ～１００μｍまで、実施例２２～３６は、φ５０μｍ～２００μｍまで中間伸線加工し、表１に示す中間熱処理温度（電気炉の設定温度）にて、送線速度０．２０～１．００ｍ／秒で熱処理を施した。熱処理は時間に換算すると約０．５～３秒となる。この後、表１に示す最終線径まで各々を伸線加工し、表１に示す伸び率を狙って、熱処理温度と送線速度を調整して最終熱処理を施した。このようにして実施例１～３４の金被覆ボンディングワイヤを作製した。
　これら完成した金被覆ボンディングワイヤについて、圧縮応力及び芯材断面のビッカース硬さを前述した方法で測定し、それらの結果を表１に示した。このようにして得た金被覆ボンディングワイヤを後述する特性評価に供した。
（比較例の製造方法及び属性）
　比較例について説明する。圧縮応力が本発明の範囲外となるボンディングワイヤを比較例１～６、１１～１８に示し、金以外の被覆層を形成するボンディングワイヤを比較例１０、１９、２０に示す。また、被覆層を形成しないボンディングワイヤを比較例７～９に示した。以上を変更した以外は、基本的に実施例と同様の製造方法で比較例１～２０のボンディングワイヤを作製した。実施例と同様これらボンディングワイヤの圧縮応力及び芯材断面のビッカース硬さを前述した方法で測定し、結果を表１に示した。このようにして得たボンディングワイヤを後述する特性評価に供した。
（実施例、比較例のウェッジ接合性評価）
　上記にて作製した試料のウェッジ接合評価について説明する。ウェッジ接合する相手は回路基板上の電極とチップ電極の２種類がある。詳細は後述するが、評価項目として連続ボンディングしたときに不具合が発生しないかどうか（連続ボンディング性）、ボンディングがきちんと接合されているかどうか（接合強度）、チップが損傷していないかどうか、の３つの評価を行う。評価結果を表１及び表２に示す。ただし、チップ損傷評価に関してはデリケートで壊れやすいチップ電極のみとした。
（ウェッジ接合評価の接合エネルギー）
　前述した通り、特に多段積層したチップの電極にボンディングワイヤをウェッジ接合する時には、接合する位置やロケーション等によって、チップ割れを起こさずに、しっかりと接合させなければならないため、様々に異なる広範囲の接合条件が求められる。ワイヤの適応性をはかる指標として、接合エネルギーが評価方法として適しており、接合エネルギーの条件を広範囲に振っても、問題なく上記した３つの評価項目に合格できるかどうかを確認する。
　接合エネルギーは大雑把に言うと、ワイヤの潰し率に依存する。例えば、ワイヤを大きく潰すためには、ワイヤへの荷重圧力、荷重時間、超音波等の条件を総合的に大きくしなければならない。ここでは、ワイヤ線径に対する潰し率（（潰したワイヤ厚み／潰す前のワイヤ線径）×１００）（％）によって、接合エネルギーを３つの水準に分ける。すなわち、ワイヤの潰し率が４７％以上５３％以下を低接合エネルギー、５７％以上６３％以下を中接合エネルギー、６７％以上７３％以下を高接合エネルギーと定義した。これら接合エネルギー条件はボンダー装置（キューリック・アンド・ソッファ社製ＩＣｏｎｎ ＰＬＵＳ）にて調整した。
　前記の通り、ウェッジ接合は、回路基板電極とチップ電極の２種類あり、回路基板の電極へのウェッジ接合は、下支えもしっかりしており、チップ電極に比べ、それほどの接合環境が異なる状況にならないため、ここでは高接合エネルギーのみの条件でウェッジ接合性を評価した。一方、チップ電極は様々な接合環境を強いられる可能性が高いため、低、中、高の３水準の接合エネルギーの条件でウェッジ接合性を評価した。
　さらに、よりシビアでデリケートな多段層チップ電極の連続ウェッジボンディングの実装レベルに近い厳しい接合環境をシミュレートするため、表１で用いるチップは汎用チップに比べてＡｌ電極の密着性を低下させたものを採用した。本チップの断面構造はＳｉ基板上に絶縁膜（ＳｉＯ２膜）を有し、そのＳｉＯ２膜上にＡｌ膜を形成している。一方、汎用チップの断面構造はＳｉ基板上に絶縁膜（ＴＥＯＳ：テトラエトキシシラン）を有し、絶縁膜とＡｌ電極との間にＴｉＮ層を設けており、Ａｌ電極の密着性を向上させる構造をとる。本チップを採用することにより、チップ損傷又はチップ電極（パッド）の損傷（ウェッジ接合後のルーピング動作時にＡｌ電極がチップから剥がれる現象）が発生しやすい状況及び条件となる。なお、電極厚みは０．８μｍ、電極の材質はＡｌ－０．５％Ｃｕ、又はＡｌ－１％Ｓｉ－０．５％Ｃｕとした。
（基板電極上のウェッジ接合の連続ボンディング性）
　基板電極上へのウェッジ接合性については、チップ電極と基板電極（リードフレーム）との連続ワイヤボンディングにて評価した。ウェッジ接合条件は、前述した高接合条件にて、Ａｇめっきリードフレームに対し３６サイクル×２セットの合計７２箇所ウェッジ接合した。ここでの１サイクルとはチップ電極上のボールボンディングからフレーム上へのウェッジ接合およびワイヤの引きちぎりまでをいい、このサイクルを３６回連続して２セット行った。合計７２回接合したうち、ウェッジ接合部の不着やワイヤ切れ等の不具合によって装置が停止しなかった場合は、連続ボンディング性が良好であるため「◎」と表記した。ウェッジ接合部の不具合による装置の停止回数が２回未満の場合は、量産工程で改善可能であるとして「○」と表記した。前記装置の停止回数が２回以上の場合は不良とみなし「×」と表記した。
（基板電極上のプルテスト＝接合強度評価）
　前記ワイヤボンディングでウェッジ接合した試料をボンドテスター（一例：デイジ社製、ボンドテスター４０００型）を用いて、試料のウェッジ接合近傍にフックを掛けてプルテストを、前記の条件で行った試料の中から２０ワイヤを無作為抽出にて実施し、リフト（破断モードの中のひとつ）の有無を確認した。ボンドテスターの設定条件はロードセルＷＰ１００、測定レンジ５０％、テスト速度２５０μｍ／ｍｉｎとした。プルテストの破断モードにおいて、接合部のワイヤが基板から剥がれてしまうリフトの発生がない場合は良好ということで「◎」と表記した。リフトの発生数が３本未満の場合は量産工程で改善可能であるとし「○」と表記した。リフトの発生数が３本以上の場合は不良とし「×」と表記した。また、プル強度２ｇｆ未満が１本でも発生した場合においても不良とし「×」と表記した。
（チップ電極上のウェッジ接合性の連続ボンディング性）
　本評価はＡｇめっきリードフレームに前記チップを搭載したデバイスを用いた。前記チップ上にＣＷＢ方式を用いて、３６０本（１０本／サイクル×３６サイクル）の連続ウェッジボンディングを実施した。１サイクルには前記ウェッジ接合条件（低接合エネルギー、中接合エネルギー、高接合エネルギーの３水準）を設けており、１サイクルあたり３本／ウェッジ接合条件×３水準のウェッジ接合を有する（最初の１本目のボンディングはボールボンディングで行っているため、ウェッジボンディング箇所は１サイクルで９本となる。）。従って、１チップあたりに各水準で接合されたワイヤは１０８本（ウェッジ接合数１０８ボンド＝３本×３６サイクル）となる。ウェッジボンディグ用のキャピラリ形状はＨ径：ワイヤ線径の１．２～１．３倍、ＣＤ径：ワイヤ線径の１．５～１．８倍、Ｔ：ワイヤ線径の３．５～３．８倍、ＦＡ：０°、ＯＲ径：４～１２μｍ、表面仕上げＭａｔｔｅ仕様を使用した。ウェッジ接合部の不着、Ａｌ膜の剥がれ、ワイヤ切れ等の不具合によって装置が停止しなかった場合は、各接合エネルギーでのウェッジ接合の連続ボンディング性が良好であるとし「◎」と表記した。各接合エネルギーでウェッジ接合部の不具合による装置の停止回数が５回未満の場合は、量産工程で改善可能であるとし「○」と表記した。前記装置の停止回数は５回以上の場合は当該接合エネルギーでのウェッジ接合性が不良であるとし「×」と表記した。
（チップ電極上のプルテスト＝接合強度評価）
　前記チップ上のウェッジ接合で作製した試料をボンドテスター（一例：デイジ社製、ボンドテスター４０００型）にて、試料にフックを掛けて引っ張るプルテストを、接合エネルギー条件毎に１０８本の中から無作為に抽出した２０ワイヤを実施し、破断モードを確認した。ボンドテスターの設定条件はロードセルＷＰ１００、測定レンジ５０％、テスト速度２５０μｍ／ｍｉｎとした。プルテストの破断モードにおいて、接合部のワイヤがチップ電極から剥がれてしまうリフトの発生がない場合は、当該接合エネルギーでのウェッジ接合強度が良好であるとし「◎」と表記した。リフトの発生数が３本未満の場合は、量産工程での改善可能であるため「○」と表記した。リフトの発生数が３本以上の場合は、当該接合エネルギーでのウェッジ接合強度が不良であるとし「×」と表記した。
（チップ損傷評価）
　本評価はＡｇめっきリードフレームに前記チップを搭載したデバイスを用い、前記チップ上にＣＷＢ方式にて、６４本（１６本／サイクル×４セット）の連続ボンディングを実施した。１サイクルには前記ウェッジ接合条件（低接合エネルギー、中接合エネルギー、高接合エネルギーの３水準）を設けており、１サイクルにつき５本単位で３つの接合エネルギー水準に振り分けた（前記と同様に最初の１本目はボールボンディングで行っているため、ウェッジボンディング箇所の合計は１５本となる。）。１チップあたりに各水準で接合されたワイヤが２０本（ウェッジ接合数２０ボンド＝５本×４セット）となる。ウェッジボンディグ用のキャピラリは段落［００９５］と同じものを使用した。
　ボンディングしたあと、チップ電極を溶解しチップ下地を露出させるため、ウェッジボンディングを行った試料を水酸化ナトリウム水溶液に３０分程度浸し、ワイヤがチップから剥離したことを確認し、純水洗浄、アルコール洗浄、乾燥の順に試料を洗浄した後、露出したチップの下地（ＳｉまたはＳｉＯ２）を光学顕微鏡にて各接合エネルギー水準で行った接合部を無作為に１０箇所観察した。パッド（チップ電極）クラックがない場合は、当該接合エネルギーでのウェッジ接合性が良好であるとし「◎」と表記した。パッドクラックが１本でも発生した場合は、当該接合エネルギーでのウェッジ接合性が不良とし「×」と表記した。
　表１及び表２のウェッジ接合性について、上記の連続ボンディング性、接合強度、チップ損傷の評価項目に不良「×」が１つでもあった場合には、多段積層構造での連続ウェッジ接合に対応できないと推定し、総合評価で不合格とした。また、「×」の評価がないものは総合評価で合格とした。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　表２から、２９０ＭＰａ未満または５９０ＭＰａを超える圧縮応力を有する金被覆ボンディングワイヤは、銀芯材を用いた場合（比較例１～６）も、銅芯材を用いた場合（比較例１１～１８）も、基板電極上やチップ電極上のウェッジ接合性が劣ることが分かる。さらに、金被覆層を形成していないボンディングワイヤや金以外の被覆層を被覆したボンディングワイヤにおいても、基板電極上やチップ電極上のウェッジ接合性が劣ることが分かる。特に比較例すべてのボンディンワイヤで、連続ボンディグ性、プルテスト、チップ損傷のいずれかの評価において、少なくとも１つ以上の不良「×」が生じているため、これらのワイヤでは連続多段ウェッジ接合を含むＣＷＢでのボンディングワイヤに対する技術課題を克服するには至らないと考える。
　これに対して、表１に示すように、２９０ＭＰａ以上５９０ＭＰａ以下の圧縮応力を有する実施例１～３６の金被覆ボンディングワイヤは、いずれも基板電極及びチップ電極上のウェッジ接合性に優れていることが分かる。特にチップ電極上でのウェッジ接合性評価では、接合エネルギーが低・中・高の３水準混在しているウェッジ接合条件でも、連続ボンディグ性、プルテスト、チップ損傷の評価はいずれも良好であり、ＣＷＢでのソフト面（ボンディングワイヤ）での技術課題を克服するための十分な結果が得られたと結論づける。
　本発明により、特に半導体メモリに代表される記憶容量の大容量化と小型化の相反する市場ニーズに対応し、材料コスト、生産コストを抑えたボンディングワイヤを提供できることは半導体産業やエレクトロニクス産業等の発展に大きく貢献できると考える。
　１…金被覆ボンディングワイヤ、２…芯材、３…被覆層、４…中間金属層、１０…半導体装置、１１…基板電極、１２…回路基板、１３…チップ電極、１４，１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ…半導体チップ、１５…ボンディングワイヤ、１６…ダイボンディング材、１７…ウェッジ接合部、１８…封止樹脂層、１９…ボール接合部。

Claims (15)

  1. 　銀又は銅を主成分として含む芯材と、
    　前記芯材の表面に設けられ、金を主成分として含む被覆層とを有する金被覆ボンディングワイヤであって、
    　前記金被覆ボンディングワイヤは、被複層の膜厚が５ｎｍ以上２００ｎｍ以下であり、かつ線径に対して６０％変形させたときの圧縮応力が２９０ＭＰａ以上５９０ＭＰａ以下である、金被覆ボンディングワイヤ。
  2. 　前記芯材の断面におけるビッカース硬さ（Ｈｖ）が４０以上８０以下である、請求項１に記載の金被覆ボンディングワイヤ。
  3. 　前記芯材は９７質量％以上の銀を含む銀合金からなり、かつ前記ワイヤの全体量に対して、１質量ｐｐｍ以上３質量％以下の範囲で銅、カルシウム、リン、金、パラジウム、白金、ニッケル、ロジウム、インジウム、及び鉄からなる群より選ばれる少なくとも１つの金属を含む、請求項１又は請求項２に記載の金被覆ボンディングワイヤ。
  4. 　前記芯材は９８質量％以上の銅を含む銅合金からなり、かつ前記ワイヤの全体量に対して、リン、金、パラジウム、白金、ニッケル、銀、ロジウム、インジウム、ガリウム、及び鉄からなる群より選ばれる少なくとも１つの金属を１質量ｐｐｍ以上２質量％以下の範囲で含む、請求項１又は請求項２に記載の金被覆ボンディングワイヤ。
  5. 　前記金被覆ボンディングワイヤの線径が１３μｍ以上３５μｍ以下である、請求項１ないし請求項４のいずれか１項に記載の金被覆ボンディングワイヤ。
  6. 　さらに、前記芯材と前記被覆層との間に設けられた中間金属層を有し、前記中間金属層はパラジウム、白金、及びニッケルからなる群より選ばれる１つの金属を主成分とする、請求項１ないし請求項５のいずれか１項に記載の金被覆ボンディングワイヤ。
  7. 　前記中間金属層は６０ｎｍ以下の厚さを有する、請求項６に記載の金被覆ボンディングワイヤ。
  8. 　半導体メモリ用である、請求項１ないし請求項７のいずれか１項に記載の金被覆ボンディングワイヤ。
  9. 　銀又は銅を主成分として含む芯材と、
    　前記芯材の表面に設けられ、金を主成分として含む被覆層とを有する金被覆ボンディングワイヤの製造方法であって、
    　前記金被覆ボンディングワイヤの膜厚を５ｎｍ以上２００ｎｍ以下とし、かつ圧縮応力を２９０ＭＰａ以上５９０ＭＰａ以下とする、金被覆ボンディングワイヤの製造方法。
  10. 　銀又は銅を主成分として含む芯材と金を主成分とする被覆層とを有する金被覆ボンディングワイヤと、半導体チップの電極と、前記ワイヤと前記電極とが接合されたウェッジ接合部と、を有する半導体ワイヤ接合構造であって、
    　前記金被覆ボンディングワイヤは、被覆層の膜厚が５ｎｍ以上２００ｎｍ以下であり、かつワイヤ線径に対して６０％変形させたときの圧縮応力が２９０ＭＰａ以上５９０ＭＰａ以下である、半導体ワイヤ接合構造。
  11. 　２個以上の前記半導体チップと、前記２個の半導体チップの電極と前記ワイヤとが順に接続された２個以上の前記ウェッジ接合部とを有する、請求項１０に記載の半導体ワイヤ接合構造。
  12. 　半導体メモリ用である、請求項９又は請求項１０に記載の半導体ワイヤ接合構造。
  13. 　少なくとも１つの第１電極を有する１つ又は複数の半導体チップと、
    　少なくとも１つの第２電極を有するリードフレーム及び回路基板から選ばれる回路基材と、
    　前記半導体チップの第１電極と前記回路基材の第２電極との間、及び前記複数の半導体チップの第１電極間から選ばれる少なくとも１つを電気的に接続する金被覆ボンディングワイヤと、
    　前記第１電極又は前記第２電極と前記金被覆ボンディングワイヤとが接合されたウエッジ接合部とを具備する半導体装置であって、
    　前記金被覆ボンディングワイヤは、銀又は銅を主成分として含む芯材と、前記芯材の表面に設けられ、膜厚が５ｎｍ以上２００ｎｍ以下であり、金を主成分として含む被覆層とを有し、
    　前記金被覆ボンディングワイヤのワイヤ線径に対して６０％変形させたときの圧縮応力が２９０ＭＰａ以上５９０ＭＰａ以下である、半導体装置。
  14. 　少なくとも１つの前記第１電極をそれぞれ有する複数の前記半導体チップを具備し、
    　前記複数の半導体チップは前記第１電極が露出するように積層されており、
    　前記金被覆ボンディングワイヤで前記複数の半導体チップの前記第１電極を順に接続する２個以上の前記ウェッジ接合部を有する、請求項１３に記載の半導体装置。
  15. 　半導体メモリ用である、請求項１３又は請求項１４に記載の半導体装置。
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