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TWI814265B - 半導體裝置及電容器結構的製造方法 - Google Patents

半導體裝置及電容器結構的製造方法 Download PDF

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TWI814265B
TWI814265B TW111107539A TW111107539A TWI814265B TW I814265 B TWI814265 B TW I814265B TW 111107539 A TW111107539 A TW 111107539A TW 111107539 A TW111107539 A TW 111107539A TW I814265 B TWI814265 B TW I814265B
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gate
electrodes
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capacitor
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林孟漢
世海 楊
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包含在基材上的第一裝置，其中第一裝置包含包括閘極電極材料的閘極堆疊；在基材內並與閘極堆疊相鄰的源極/汲極區域；圍繞閘極堆疊的第一隔離區域；在閘極堆疊上並接觸閘極堆疊的閘極接點，其中閘極接點包含閘極接點材料；及圍繞閘極接點的第二隔離區域；以及在基材上的第二裝置，其中第二裝置包含包括第一電極的第一並聯電容器，其中第一電極包含閘極電極材料，且第一隔離區域分開第一電極；以及在第一並聯電容器上的第二並聯電容器，其中第二並聯電容器包含連接至第一電極的第二電極，第二電極包含閘極接點材料，且相鄰的第二電極係被第二隔離區域分開。

Description

半導體裝置及電容器結構的製造方法
本揭露是關於一種半導體裝置及電容器結構的製造方法，特別是關於一種包含電容器結構的半導體裝置及電容器結構的製造方法。
半導體裝置係用於各種電子應用中，例如個人電腦、行動電話、數位相機及其他電子設備。半導體裝置一般係藉由連續地沉積絕緣層或介電層、導電層及半導體層的材料在半導體基材上，並利用微影圖案化各種材料層，以形成於電路元件及其上的零件。
半導體工業藉由持續縮小最小特徵尺寸而持續優化各種電子元件(例如電晶體、二極體、電阻、電容等)的積體密度，其使得更多元件被整合在特定區域中。
本揭露之一態樣係提供一種半導體裝置，其係包含在半導體基材上的第一介電層；在第一介電層上的第二介 電層；在半導體基材之第一區域上的電晶體，其中電晶體包含在第一介電層內的閘極堆疊，其中閘極堆疊包含一層閘極介電材料及一層閘極電極材料；及在第二介電層內的閘極接點，其中閘極接點連接至閘極堆疊，且閘極接點包含閘極接點材料；以及在半導體基材之第二區域上的電容器結構，其中電容器結構包含在第一介電層內的第一電極和第二電極，其中第一電極和第二電極包含閘極電極材料；在第二介電層內的複數個第一電極接點，其中第一電極接點係在第一電極上，並連接至第一電極，且第一電極接點包含閘極接點材料；及在第二介電層內的複數個第二電極接點，其中第二電極點係在第二電極上，並連接至第二電極，第二電極接點包含閘極接點材料，且在第一電極上的每一個第一電極接點係相鄰於在第二電極上的至少一個對應的第二電極接點。
本揭露之另一態樣係提供一種半導體裝置，其係包含基材；在基材上的第一裝置，其中第一裝置包含包括閘極電極材料的閘極堆疊；在基材內並與閘極堆疊相鄰的源極/汲極區域；圍繞閘極堆疊的第一隔離區域；在閘極堆疊上並接觸閘極堆疊的閘極接點，其中閘極接點包含閘極接點材料；及圍繞閘極接點的第二隔離區域；以及在基材上的第二裝置，其中第二裝置包含包括第一電極的第一並聯電容器，其中第一電極包含閘極電極材料，且第一隔離區域分開第一電極；以及在第一並聯電容器上的第二並聯電容器，其中第二並聯電容器包含連接至第一電極的第二電 極，第二電極包含閘極接點材料，且相鄰的第二電極係被第二隔離區域分開。
本揭露之再一態樣係提供一種電容器結構的製造方法，其係包含沉積虛擬閘極材料在半導體基材上；圖案化虛擬閘極材料，以形成複數個虛擬電極；形成間隙壁沿著虛擬電極之側壁；沉積隔離材料在虛擬電極上，且在虛擬電極之間；移除虛擬閘極材料，以形成複數個凹槽；沉積閘極介電材料在凹槽內；以及形成電容器結構的複數個第一電極，其包含沉積閘極電極材料在凹槽中的閘極介電材料上。
50:基材
50C:電容器區域
50X:電晶體區域
51:分隔線
52:鰭片
54:絕緣材料
56:隔離區域
58:通道區域
60:虛擬介電層
62:虛擬閘極層
64:罩幕層
72:虛擬閘極
74:罩幕
80:閘極封合間隙壁
82:源極/汲極區域
86:閘極間隙壁
87:接觸蝕刻中止層
88:第一層間介電質
89:區域
90:凹槽
92:閘極介電層
94:閘極電極層
94A:襯墊層
94B:功函數調整層
94C:填充材料
95A:底部電極
95B:底部電極
95A’:虛擬底部電極
95B’:虛擬底部電極
96:閘極罩幕
97:閘極堆疊
108:第二層間介電質
110:閘極接點
111:電極接點
111A:電極接點
111B:電極接點
112:源極/汲極接點
114:介電層
115:介電層
116A:電極
116A’:電極
116B:電極
116B’:電極
117A:貫孔
117B:貫孔
119:鰭式場效電晶體結構
120:電容器結構
121A:電容器電極
121B:電容器電極
130:電容器結構
210:源極/汲極接點
211A:電極接點
211B:電極接點
212:閘極接點
216:導電線
219:平面電晶體
220:電容器結構
256:隔離區域
282:源極/汲極區域
286:閘極間隙壁
287:蝕刻中止層
292:閘極介電層
294:閘極電極層
295A:底部電極
295B:底部電極
297:閘極堆疊
D1,D2,D3:距離
L1,L2:長度
P1:間距
W1,W3:寬度
A-A,B-B,C-C,D-D,E-E:剖面
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1]係繪示根據一些實施例之鰭式場效電晶體結構之一具體例的三維視圖。
[圖2]、[圖3]、[圖4]、[圖5]、[圖6]、[圖7]、[圖8]、[圖9A]、[圖9B]、[圖9C]、[圖9D]、[圖10A]、[圖10B]、[圖10C]、[圖10D]、[圖11A]、[圖11B]、[圖11C]、[圖11D]、[圖11E]、[圖11F]、[圖12A]、[圖12B]、[圖12C]、[圖12D]、[圖13]、[圖14A]、[圖14B]、[圖14C]、[圖14D]、[圖15]、[圖16A]、 [圖16B]、[圖16C]、[圖16D]、[圖17]、[圖18A]、[圖18B]、[圖18C]、[圖18D]、[圖18E]、[圖19A]、[圖19B]、[圖19C]、[圖19D]、[圖20]、[圖21A]、[圖21B]、[圖21C]、[圖21D]、[圖22A]、[圖22B]、[圖23]、[圖24A]、[圖24B]、[圖25]、[圖26A]及[圖26B]係繪示根據一些實施例之製造電容器結構及鰭式場效電晶體結構之中間階段的各種視圖。
[圖27]係繪示根據一些實施例之電容器結構之一具體例的三維視圖。
[圖28]係繪示根據一些實施例之交叉指形電容器結構之一具體例的三維視圖。
[圖29]及[圖30]係繪示根據一些實施例之製造交叉指形電容器結構之中間階段的平面視圖。
[圖31A]及[圖31B]係繪示根據一些實施例之製造電容器結構及平面電晶體結構之中間階段的剖面視圖。
以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之組件和配置方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭 露在各種具體例中重覆元件符號及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的零件或特徵和其他零件或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本揭露所用的空間相對性描述也可以如此解讀。
各種實施例描述形成電容器結構的製程。舉例而言，電容器結構可為金屬-絕緣體-金屬(Metal-Insulator-Metal，MIM)電容器、金屬-氧化物-金屬(Metal-Oxide-Metal，MOM)電容器、指狀金屬-氧化物-金屬(Finger Metal-Oxide-Metal，FMOM)電容器等。本揭露所述之電容器結構包含與電晶體之閘極電極同時形成之底部電極及利用與形成電晶體之閘極電極相同的製程所形成。如此，可形成電容器結構的額外電極，以在無額外製程步驟下增加電容。可形成底部電極的接點，以提供額外的電容。可與電晶體的閘極接點及/或源極/汲極接點同時形成電極接點，且利用與形成閘極接點及/或源極/汲極接點相同的製程來形成。如此，可在無額外製程步驟下，增加電容器結構的電容。本揭露所述之技術可包含 適合用來形成n型電晶體及/或p型電晶體的製程，且可應用於不同種類的電晶體。
圖1至圖27係繪示根據一些實施例之製造電容器結構120(參照圖26A至圖26B)及鰭式場效電晶體(fin field-effect transistor，FinFET)結構119(參照圖21C至圖21D)之中間階段的各種視圖。在一些實施例中，電容器結構120及鰭式場效電晶體結構119係同時形成在相同基材50上，且係利用至少一些相同製程步驟所形成。在一些實施例中，電容器結構120及鰭式場效電晶體結構119係利用相同的製程步驟而完全地形成。如此，電容器結構120可在不使用額外製程步驟或罩幕下被形成，其可減少裝置的製造成本。
本揭露所述的一些實施例係以利用閘極後製製程(gate-last process)所形成之電晶體(例如鰭式場效電晶體或平面場效電晶體)的框架來說明。在另一些實施例中，可使用閘極優先製程(gate-first process)。再者，一些實施例包含用於其他裝置中的態樣，例如奈米結構(例如奈米片、奈米線、環繞式閘極等)場效電晶體(nanostructure field effect transistors，NSFETs)等。
首先參閱圖1，其係繪示根據一些實施例之鰭式場效電晶體之具體例的三維視圖。圖1所示之鰭式場效電晶體為一例示結構，其係用於後續討論用於製程鰭式場效電晶體結構119(參照圖21C至圖21D)之製程步驟的參考。 圖1所示之鰭式場效電晶體包含在基材50(例如半導體基材)上的鰭片52。隔離區域56係設置在基材50內，且鰭片52自相鄰隔離區域56[例如淺溝渠隔離(Shallow Trench Isolation，STI)區域]之間突出至其上。雖然隔離區域56係描述/繪示為與基材50分開，本揭露所用之用語「基材」可表示僅半導體基材或包含隔離區域的半導體基材。除此之外，雖然鰭片52係繪示為單獨並與基材50連續的材料，鰭片52及/或基材50可包含單一材料或複數種材料。在本文中，鰭片52代表延伸在相鄰隔離區域56之間的部分。
閘極介電層92係沿著鰭片52之側壁且在鰭片52之頂表面上，而閘極電極層94係在閘極介電層92上。相對於閘極介電層92及閘極電極層94，源極/汲極區域82係設置在鰭片52之相對側內。圖1更繪示用於後續圖式中的參考剖面。剖面C-C係沿著閘極電極層94的縱軸，且舉例而言，其係在垂直於鰭式場效電晶體之源極/汲極區域82之間的電流流動方向的方向上。剖面D-D係垂直剖面C-C，且係沿著鰭片52的縱軸，且舉例而言，其係在鰭式場效電晶體之源極/汲極區域82之間的電流流動方向上。剖面E-E係平行剖面C-C，並延伸穿過鰭式場效電晶體之源極/汲極區域82。為了清楚表示，後續圖式係參照這些參考剖面。
圖2至圖7係根據一些實施例之製造電容器結構120及鰭式場效電晶體結構119之中間階段的各種視圖。 圖2、圖3、圖4、圖6及圖7係沿著圖1所示之參考剖面C-C繪示電晶體區域50X，除了多個鰭片/鰭式場效電晶體。圖5係繪示電容器區域50C及電晶體區域50X的平面視圖。
在圖2中，提供基材50。基材50可為半導體基材、例如主體半導體、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基材等，其可為摻雜(例如以p型或n型摻質)或未摻雜。基材50可為晶圓，例如矽晶圓。一般而言，SOI基材係形成在絕緣層上的半導體材料層。舉例而言，絕緣層可為埋入氧化層(buried oxide，BOX)、氧化矽層等。絕緣層係提供在基材上，一般為矽或玻璃基材。也可使用其他基材，例如多層或梯度基材。在一些實施例中，基材50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包含矽鍺、磷砷化鎵、砷化銦鋁、砷化鋁鎵、砷銦化鎵、磷化銦鎵及/或磷銦砷化鎵的合金半導體；相似者；或其組合等。
根據一些實施例，基材50係顯示為具有電容器區域50C及電晶體區域50X。電容器區域50C係一或多個電容器結構120形成於內的區域，而電晶體區域50X係一或多個例如鰭式場效電晶體結構119的電晶體形成於內的區域。單一電容器區域50C及單一電晶體區域50X係繪示於圖式中，但基材可具有任何合適數量且具有任何尺寸的電容器區域50C或電晶體區域50X。除了電容器的其 他類型之裝置或結構可形成在電容器區域50C內，且除了電晶體的其他類型之裝置或結構可形成在電晶體區域50X內。電容器區域50C可與電晶體區域50X實體分離(如所繪示之藉由分隔線51)，且任意數量的裝置特徵(例如其他主動裝置、摻雜區域、隔離結構等)係設置在電容器區域50C及電晶體區域50X之間。再者，電晶體區域50X可包含用以形成n型裝置的n型區域、用以形成p型裝置的p型區域，或n型區域及p型區域二者。電晶體區域50X的n型區域及p型區域可在本揭露中稱為「類型區域(type regions)」。
在圖3中，根據一些實施例，鰭片52係形成在電晶體區域50X內的基材50內。鰭片52為半導體條。鰭片52係藉由蝕刻基材50內的溝渠而形成在基材50內。蝕刻可為任何合適的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、相似者或前述之組合。蝕刻可為異向性。在一些實施例中，蝕刻亦蝕刻在電容器區域50C內的基材50，如圖3所示。
可藉由任何合適的方法圖案化鰭片52。舉例而言，鰭片52可利用一或多個微影製程而被圖案化，其包含雙重成像(double-patterning)或多重成像(multi-patterning)製程。一般而言，雙重成像或多重成像製程結合光微影及自對準製程，使圖案被製作為例如間距小於其他利用單一且直接的光微影製程所獲得之間距。 舉例而言，在一實施例中，犠牲層係形成在基材上，並利用光微影製程來圖案化。間隙壁係利用自對準製程而形成為沿著圖案化犠牲層。然後，犠牲層被移除，接著剩餘的間隙壁可被用來圖案化鰭片52。在一些實施例中，罩幕(或其他層)可保留在鰭片52上。
在圖4中，根據一些實施例，絕緣材料54係形成在基材50上且在電晶體區域50X內的相鄰鰭片52之間。絕緣材料54可為氧化物(例如氧化矽)、氮化物、相似者或前述之組合，其可藉由高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、流動式化學氣相沉積(flowable chemical vapor deposition，FCVD)(例如在遠程電漿系統內的化學氣相沉積基材料沉積及後硬化，以使其轉化為其他材料，例如氧化物)、相似者或前述之組合來形成。可利用藉由任何合適的製程所形成之其他絕緣材料。在繪示的實施例中，絕緣材料54係藉由流動式化學氣相沉積製程所形成的氧化矽。絕緣材料一形成時，可進行退火製程。在一些實施例中，絕緣材料54係形成為使過量的絕緣材料54覆蓋鰭片52。雖然絕緣材料54係繪示為單層，一些實施例可使用多層。舉例而言，在一些實施例中，襯墊(圖未繪示)可先沿著基材50及鰭片52之表面而形成。然後，例如上述之填充材料可形成在襯墊上。
請繼續參閱圖4，可對絕緣材料施以移除製程，以移除在鰭片52上的多餘絕緣材料54。在一些實施例中， 可使用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、前述之組合等。平坦化製程暴露出鰭片52，以使得在平坦化製程完成之後，鰭片52及絕緣材料54的頂表面為等高。在罩幕保留在鰭片52上的實施例中，平坦化製程可暴露罩幕或移除罩幕，以使得在平坦化製程完成之後，罩幕或鰭片52之頂表面分別與絕緣材料54等高。如圖4所示，在進行平坦化製程之後，在電容器區域50C內及電晶體區域50X內的絕緣材料54係大約等高。
在圖5及圖6中，根據一些實施例，使絕緣材料54凹陷，以形成淺溝渠隔離區域56。圖5係繪示電容器區域50C及電晶體區域50X的平面視圖。圖6係繪示穿過圖5所示之參考剖面C-C的剖面視圖。絕緣材料54係被凹陷，而使在電晶體區域50X內的鰭片52之上部分自相鄰淺溝渠隔離區域56之間突出。再者，淺溝渠隔離區域56之頂表面可具有如繪示的平坦表面、凸面、凹面(例如碟狀)或前述之組合。淺溝渠隔離區域56之頂表面可藉由適當的蝕刻製程而形成平坦的、凸面的及/或凹面的。淺溝渠隔離區域56可利用任何合適的蝕刻製程而被凹陷，例如對絕緣材料54之材料有選擇性的(例如相對於鰭片52之材料，以較快的速率蝕刻絕緣材料54之材料)。舉例而言，可利用稀釋氫氟酸(dilute hydrofluoric acid)(dHF)進行氧化物的移除，然而其他製程是可行的。
參照圖2至圖6所述之製程僅為電晶體區域50X 內的鰭片52如何形成的一具體例。在一些實施例中，鰭片52可利用磊晶成長製程來形成。舉例而言，介電層可形成在基材50之頂表面上，且溝渠可被蝕刻穿過介電層，而暴露出下方的基材50。同質磊晶(homoepitaxial)結構可被磊晶成長在溝渠內，且可使介電層凹陷，以使同質磊晶結構自介電層突出而形成鰭片。舉例而言，圖6中的鰭片52可被凹陷，且不同於鰭片52之材料可被磊晶成長在凹陷的鰭片52上。在此實施例中，鰭片52包含被凹陷的材料及設置在被凹陷之材料上的磊晶成長材料。在進一步的實施例中，介電層可形成在基材50之頂表面上，且溝渠可被蝕刻穿過介電層。然後，異質磊晶(heteroepitaxial)結構可利用不同於基材50之材料而被磊晶成長在溝渠內，且可使介電層凹陷而使異質磊晶結構自介電層突出至鰭片52。在同質磊晶或異質磊晶結構被磊晶成長的一些實施例中，磊晶成長材料可在成長過程中被原位摻雜，其可排除之前及後續的佈植，然而原位及佈植摻雜可一起使用。
再者，磊晶成長在電晶體區域50X之n型區域內的材料不同於在電晶體區域50X之p型區域內的材料係有優勢的。在各種實施例中，鰭片52之上部分可由矽鍺(例如SixGe1-x，其中x之範圍為0至1)、碳化矽、純鍺或實質為純鍺、III-V族化合物半導體、II-VI族化合物半導體等所形成。舉例而言，用以形成III-V施化合物半導體的可用材料包含但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷銦化鎵、砷化銦鋁、銻化鎵、銻化鋁、 磷化鋁、磷化鎵等。
進一步在圖6中，適當的阱(圖未繪示)係形成在鰭片52及/或基材50內。在一些實施例中，P型阱係形成在電晶體區域50X的n型區域內，而N型阱係形成在電晶體區域50X的p型區域內。在一些實施例中，P型阱或N型阱係形成在電晶體區域50X的n型區域及p型區域二者內。在一些實施例中，P型阱及/或N型阱可形成在電容器區域50C內。
在具有不同阱型的實施例中，對n型區域及p型區域的不同佈植步驟可利用光阻及/或其他罩幕(圖未繪示)而達成。舉例而言，光阻可形成在n型區域內之鰭片52及淺溝渠隔離區域56上。光阻係被圖案化，以暴露出電晶體區域50X的p型區域50P。光阻可藉由利用旋塗技術而形成，且可利用適當的光微影技術而被圖案化。一旦光阻被圖案化，在p型區域內進行n型雜質佈植，且光阻係做為罩幕，以實質防止n型雜質被植入n型區域。n型雜質可為磷、砷、銻等，其植入區域內的濃度係等於或小於1018cm-3，例如約1016cm-3至約1018cm-3之間。在佈植之後，移除光阻，例如藉由合適的灰化製程。
接續p型區域的佈植，光阻的罩幕係形成在p型區域50P內的鰭片52及淺溝渠隔離區域56上。光阻係被圖案化，以暴露出電晶體區域50X的n型區域。光阻可藉由利用旋塗技術而形成，且可利用合適的光微影技術而被圖案化。一旦光阻被圖案化，可在n型區域內進行p型雜 質佈植，且光阻係做為罩幕，以實質防止p型雜質被植入p型區域。p型雜質可為硼、氟化硼、銦等，其植入區域內的濃度係等於或小於1018cm-3，例如約1016cm-3至約1018cm-3之間。在佈植之後，移除光阻，例如藉由合適的灰化製程。
在n型區域及p型區域的佈植之後，可進行退火，以修復佈植破壞並活化被植入的p型及/或n型雜質。在一些實施例中，磊晶鰭片的成長材料可在成長過程中被原位摻雜，其可排除佈植。然而，原位及佈植摻雜係可一起使用。
在圖7中，根據一些實施例，虛擬介電層60係形成在電晶體區域50X內的鰭片52上。圖7係沿著與圖6相同的剖面C-C所繪示。舉例而言，虛擬介電層60可為氧化矽、氮化矽、前述之組合等，且可根據合適的技術而被沉積或熱成長。虛擬閘極層62係形成在電容器區域50C及電晶體區域50X上，包含在虛擬介電層60上。然後，在一些實施例中，罩幕層64係形成在虛擬閘極層62上。虛擬閘極層62可被沉積，然後被平坦化，例如藉由化學機械研磨等。接著，罩幕層64可沉積在虛擬閘極層62上。虛擬閘極層62可為導電或非導電材料，且可選自於由包含無定形矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬所組成的一族群。虛擬閘極層62可藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、 濺鍍沉積或其他技術來沉積所選擇的材料。虛擬閘極層62可由其他材料所組成，其係相對於隔離區域(例如淺溝渠隔離區域56)及/或虛擬介電層60的蝕刻，具有高蝕刻選擇性的材料。舉例而言，罩幕層64可包含一或多層的氮化矽、氮氧化矽等。在此具體例中，單一虛擬閘極層62及單一罩幕層64係形成為跨越電容器區域50C及電晶體區域50X。須注意的是，為了說明的目的，虛擬介電層60係繪示為僅覆蓋鰭片52。在一些實施例中，虛擬介電層60係沉積為使虛擬介電層60覆蓋淺溝渠隔離區域56，延伸在淺溝渠隔離區域56上及在虛擬閘極層62及淺溝渠隔離區域56之間。
圖8至圖27係繪示在製造例示裝置的各種附加步驟。繪示在電晶體區域50X內的結構可應用在n型區域及p型區域二者中。電晶體區域50X之n型區域及p型區域的結構差異(若有的話)會隨著每一個圖式於文中說明。
圖8至圖21D係繪示在電容器區域50C及/或電晶體區域50X內之特徵的平面視圖或剖面視圖。圖8、圖13、圖15及圖17係電容器區域50C及電晶體區域50X的平面視圖，其在電容器區域50C內係以剖面A-A及剖面B-B指示，而在電晶體區域50X內係以剖面C-C及剖面D-D指示。剖面C-C及剖面D-D係對應圖1所示之剖面C-C及剖面D-D。剖面A-A係平行於剖面C-C，剖面B-B係平行於剖面D-D，且剖面A-A及剖面C-C係垂直剖面B-B及剖面D-D。剖面A-A可或可不對準剖面C-C， 且剖面B-B可或可不對準剖面D-D。
圖9A、圖10A、圖11A、圖12A、圖14A、圖16A、圖18A、圖19A及圖21A係電容器區域50C沿著剖面A-A(例如：如圖8所示)的剖面視圖。圖9B、圖10B、圖11B、圖12B、圖14B、圖16B、圖18B、圖19B及圖21B係電容器區域50C沿著剖面B-B的剖面視圖。圖9C、圖10C、圖11C、圖12C、圖14C、圖16C、圖18C及圖19C係電晶體區域50X沿著剖面C-C的剖面視圖。圖9D、圖10D、圖11D、圖12D、圖14D、圖16D、圖18D及圖19D係電晶體區域50X沿著剖面D-D的剖面視圖。
在圖8及圖9A至圖9D中，根據一些實施例，罩幕層64係被圖案化以形成罩幕74，且虛擬閘極層62係被圖案化以形成虛擬閘極72。如上所述，圖8係繪示平面視圖，而圖9A至圖9D係繪示對應的剖面視圖。罩幕層64(參照圖7)可利用合適的光微影及蝕刻技術而被圖案化，以形成罩幕74。然後，罩幕74的圖案係被轉移至虛擬閘極層62，以形成虛擬閘極72。在一些實施例中(圖未繪示)，罩幕74的圖案亦可藉由合適的蝕刻技術而被轉移至虛擬介層60，以形成虛擬閘極72。虛擬閘極72延伸在電容器區域50C內的淺溝渠隔離區域56上，並覆蓋在電晶體區域50X內的鰭片52之各別的通道區域58。罩幕74之圖案可被用以使每一個虛擬閘極72與相鄰的虛擬閘極72實體分離。
在一些實施例中，在電容器區域50C內的虛擬閘極72係被圖案化，以形成二個分離結構對應至電容器結構的二個底部電極。舉例而言，圖8及圖9A至圖9B所示之虛擬閘極72已被圖案化，以形成第一虛擬底部電極95A’及第二虛擬底部電極95B’。第一虛擬底部電極95A’及第二虛擬底部電極95B’係接著被處理，以形成電容器結構120(參照圖26A至圖26B及圖27)的第一底部電極95A及第二底部電極95B(參照圖17及圖18A至圖18B)。
在一些實施例中，在電晶體區域50X內的虛擬閘極72之縱向方向係實質垂直於各別鰭片52之縱向方向，如圖8及圖9C至圖9D所示。圖8及圖9A至圖9B亦繪示在電容器區域50C內的虛擬閘極72(例如虛擬底部電極95A’及虛擬底部電極95B’)之縱向方向係平行於在電晶體區域50X內的虛擬閘極72之縱向方向。在另一些實施例中，在電容器區域50C內的虛擬閘極72之縱向方向係垂直於在電晶體區域50X內的虛擬閘極72之縱向方向。在一些實施例中，在電容器區域50C內的虛擬閘極72可同時包含平行部分及垂直部分，或可包含既不平行亦不垂直於在電晶體區域50X內的虛擬閘極72之縱向方向的部分(例如環狀、傾斜、不規則等)。
圖8及圖9A至圖9B所示之第一虛擬底部電極95A’及第二虛擬底部電極95B’係繪示具體例，且在另一些實施例中，虛擬底部電極95A’及虛擬底部電極95B’ 可具有與所示者不同的尺寸、不同的形狀或不同的配置。以不限制的具體例而言，在另一些實施例中，虛擬底部電極95A’及虛擬底部電極95B’可包含二個以上的電極、「L型」電極或交叉指形的配置。以交叉指形的電容器結構130的一具體例係在以下參照圖28至圖30說明，然而其他形狀或配置係可行的。
在圖10A至圖10D中，根據一些實施例，閘極封合間隙壁(gate seal spacers)80及閘極間隙壁86係形成在電容器區域50C及電晶體區域50X內。閘極封合間隙壁80係形成在虛擬閘極72、罩幕74及/或鰭片52之暴露表面上。舉例而言，閘極封合間隙壁80可藉由進行熱氧化或沉積接續異向性蝕刻而形成。閘極封合間隙壁80可由氧化矽、氮化矽、氮氧化矽等所組成。
在閘極封合間隙壁80的形成之後，可在電晶體區域50X內進行輕摻雜源極/汲極(lightly doped source/drain，LDD)區域(未明確繪示)的佈植。在電晶體區域50X包含不同裝置類型的實施例中，可利用與上述參照圖6所述之佈植相似的技術進行佈植。舉例而言，罩幕(例如光阻)係形成在電晶體區域50X的n型區域上，而暴露出電晶體區域50X的p型區域，且適當類型(例如p型)的雜質可植入在p型區域內之暴露的鰭片52中。然後，可移除罩幕。接著，罩幕(例如光阻)係形成在p型區域上，而暴露出n型區域，且適當類型(例如n型)的雜質可植入在n型區域內之暴露的鰭片52中。然後，可移除罩幕。n 型雜質可為任何前述之n型雜質，而p型雜質可為任何前述之p型雜質。輕摻雜源極/汲極區域之雜質濃度可為1015cm-3至1019cm-3。可利用退火，以修復佈植破壞並活化植入的雜質。在一些實施例中，雜質亦植入電容器區域50C內。
請繼續參照圖10A至圖10D，根據一些實施例，閘極間隙壁86係沿著虛擬閘極72及罩幕74之側壁而形成在閘極封合間隙壁80上。舉例而言，閘極間隙壁86可藉由共形地沉積絕緣材料，接著異向性蝕刻絕緣材料而形成。閘極間隙壁86的絕緣材料可包含氧化矽、氮化矽、氮氧化矽、碳氮化矽、其組合等閘極間隙壁86可自一層絕緣材料或自多層各種絕緣材料來形成。
須注意的是，以上揭露大致描述形成間隙壁及輕摻雜源極/汲極區域的製程。可使用其他的製程及順序。舉例而言，可使用較少或額外的間隙壁，或可使用不同的步驟順序(例如在形成閘極間隙壁86之前，可不蝕刻閘極封合間隙壁80，其可能產生「L型」閘極封合間隙壁，其中的間隙壁或層可被形成及移除，及/或相似者)。再者，n型及p型裝置可利用不同的結構及步驟而形成。舉例而言，在形成閘極封合間隙壁80之前，可形成n型裝置的輕摻雜源極/汲極區域，而在形成閘極封合間隙壁80之後，可形成p型裝置的輕摻雜源極/汲極區域。
在圖11A至圖11D中，根據一些實施例，磊晶源極/汲極區域82係形成在電晶體區域50X內的鰭片52中。 磊晶源極/汲極區域82係形成在鰭片52內，以使電晶體區域50X內的每一個虛擬閘極72係設置在各別相鄰的磊晶源極/汲極區域82對之間。在一些實施例中，磊晶源極/汲極區域82可延伸至鰭片52中，且亦可穿透鰭片52。在一些實施例中，閘極間隙壁86係用以使磊晶源極/汲極區域82與虛擬閘極72分開合適的橫向距離，則磊晶源極/汲極區域82不會與所產生的鰭式場效電晶體之後續形成之閘極發生短路。可選擇磊晶源極/汲極區域82之材料，以施加壓力在各別通道區域58內，藉以優化效能。
舉例而言，可藉由遮蔽電晶體區域50X的p型區域及蝕刻在n型區域內的源極/汲極區域，以形成鰭片52內的凹槽，而形成在電晶體區域50X的n型區域內的磊晶源極/汲極區域82。然後，在n型區域內的磊晶源極/汲極區域82係磊晶成長在凹槽內。磊晶源極/汲極區域82可包含任何合適的材料，例如適合用在n型鰭式場效電晶體者。舉例而言，若鰭片52是矽，在n型區域內的磊晶源極/汲極區域82之材料可施加拉伸應變在通道區域58內，例如矽、碳化矽、磷摻雜碳化矽、磷化矽等。在n型區域內的磊晶源極/汲極區域82具有自各別鰭片52之表面突出的表面，且可具有刻面。
磊晶源極/汲極區域82及/或鰭片52可被植入摻質，以形成源極/汲極區域，相似於上述用以形成輕摻雜源極/汲極域的製程，接著進行退火。源極/汲極區域可具有之雜質濃度係介於約1019cm-3及1021cm-3之間。源 極/汲極區域的n型雜質及/或p型雜質可為任何前述之雜質。在一些實施例中，磊晶源極/汲極區域82可在成長過程中原位摻雜。
由於用以形成磊晶源極/汲極區域82在電晶體區域50X的n型區域及/或p型區域內的磊晶製程，磊晶源極/汲極區域82之上表面具有刻面，其係橫向向外擴張至鰭片52之側壁外。這是顯示於圖11E及圖11F中，其係繪示沿著圖1之剖面E-E的例示剖面視圖。在一些實施例中，這些刻面造成相同奈米結構場效電晶體的相鄰源極/汲極區域82合併，如圖11E所繪示。在另一些實施例中，在磊晶製程完成之後(未分別繪示)，相鄰源極/汲極區域82維持分離，如圖11F所繪示。在圖11E及圖11F所繪示的實施例中，閘極間隙壁86可形成為覆蓋鰭片52的側壁之部分，其延伸在電晶體區域50X內的淺溝渠離區域56之上，藉以阻止磊晶成長。在一些實施例中，可調整用以形成閘極間隙壁86的間隙壁蝕刻，以移除間隙壁材料，而使磊晶成長區域延伸至電晶體區域50X內的淺溝渠離區域56之表面。
在圖12A至圖12D中，根據一些實施例，第一層間介電質(interlayer dielectric，ILD)88係沉積在圖11A至圖11D所繪示的結構上。第一層間介電質88可由介電材料所形成，且可藉由任何合適的方法來沉積，例如化學氣相沉積、電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)或流動式化學氣相 沉積等。介電材料可包含磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼摻雜磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜矽玻璃(undoped silicate glass，USG)等。可使用藉由任何合適的製程所形成的其他絕緣材料。在一些實施例中，接觸蝕刻中止層(contact etch stop layer，CESL)87係設置在第一層間介電質88及罩幕74、閘極間隙壁86及磊晶源極/汲極區域82之間。接觸蝕刻中止層87可包含介電材料，例如氮化矽、氧化矽、氮氧化矽等，其係具有比上方之第一層間介電質88的材料更慢的蝕刻速率。
在圖13及圖14A至圖14D中，根據一些實施例，可進行平坦化製程(例如化學機械研磨)，以使第一層間介電質88之頂表面與虛擬閘極72或罩幕74之頂表面等高。圖13係顯示平面視圖，而圖14A至圖14D係顯示對應的剖面視圖。為了清楚表示，閘極封合間隙壁80及接觸蝕刻中止層87未繪示於圖13中。平坦化製程亦可移除在虛擬閘極72上的罩幕74及沿著罩幕74之側壁的閘極封合間隙壁88及閘極間隙壁86之部分。在平坦化製程之後，虛擬閘極72、閘極封合間隙壁80、閘極間隙壁86及第一層間介電質88係等高。因此，虛擬閘極72之頂表面係透過第一層間介電質88而被暴露。在一些實施例中，在平坦化製程使第一層間介電質88之頂表面與罩幕74之頂表面等高的例示中，可保留罩幕74。
在圖15及圖16A至圖16D中，根據一些實施例，虛擬閘極72及罩幕74(若存在的話)係在一或多個蝕刻步驟中被移除，而形成凹槽90。圖15係顯示平面視圖，而圖16A至圖16D係顯示對應的剖面視圖。為了清楚表示，閘極封合間隙壁80及接觸蝕刻中止層87未繪示於圖15中。在凹槽90內的虛擬介電層60之部分亦可被移除。在一些實施例中，僅虛擬閘極72被移除，而虛擬介電層69保留且被凹槽90暴露。在一些實施例中，虛擬介電層60係自晶粒之第一區域(例如核心邏輯區域)內的凹槽90中移除，並保留在晶粒之第二區域(例如輸入/輸出區域)內的凹槽90內。在一些實施例中，虛擬閘極72係藉由異向性乾式蝕刻製程來移除。舉例而言，蝕刻製程可包含利用反應性氣體的乾式蝕刻製程，其係選擇性蝕刻虛擬閘極72，而微量或不蝕刻第一層間介電質88或閘極間隙壁86。在一些實施例中，凹槽90可暴露淺溝渠隔離區域56之部分。在電晶體區域50X內的每一個凹槽90暴露及/或覆蓋各自鰭片52之通道區域58，且每一個通道區域58係設置在相鄰的磊晶源極/汲極區域82對之間。在移除過程中，當虛擬閘極72被蝕刻時，虛擬介電層60可用做蝕刻中止層。然後，在虛擬閘極72的移除之後，虛擬介電層60可選擇性地被移除。
在圖17及圖18A至圖18D中，根據一些實施例，閘極介電層92及閘極電極層94係形成在凹槽90內，形成在電容器區域50C內的底部電極95A及底部電極95B， 及形成在電晶體區域50X內的閘極堆疊97。圖17係顯示平面視圖，而圖18A至圖18D係顯示對應的剖面視圖。為了清楚表示，閘極封合間隙壁80及接觸蝕刻中止層87未繪示於圖17中。圖18E繪示圖18D之區域89的詳細視圖。閘極介電層92包含沉積在凹槽90內的一或多層，例如在鰭片52之頂表面及側壁上，及在閘極封合間隙壁80/閘極間隙壁86之側壁上。閘極介電層92亦形成在第一層間介電質88之頂表面上。閘極介電層92包含一或多個介電層，例如一或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。舉例而言，在一些實施例中，閘極介電層92包含藉由熱或化學氧化形成之氧化矽的界面層及上方的高k介電材料，例如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及前述之組合的矽酸鹽。閘極介電層92可包含k值係大於約7.0的介電層。閘極介電層92的製造方法包含分子束沉積(molecular-beam deposition，MBD)、原子層沉積、電漿輔助化學氣相沉積等。對於虛擬介電層60之部分保留在凹槽90內的實施例，閘極介電層92可包含虛擬介電層60的材料(例如氧化矽等)。
閘極電極層94係分別沉積在閘極介電層92上，並填充凹槽90的剩餘部分。閘極電極層94可包括含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、前述之組合或前述之多層。舉例而言，雖然單一的閘極電極層94係繪示於圖18A至圖18D中，閘極電極層94可包含任何數目的襯墊層94A、任何數目的功函數 調整層94B及填充材料94C，如圖18E所示。在凹槽90的填充之後，可進行平坦化製程(例如化學機械研磨)，以移除閘極介電層92的多餘部分及閘極電極層94的材料，其係在層間介電88之頂表面上的多餘部分。
在電晶體區域50X內的閘極電極層94及閘極介電層92的材料之剩餘部分形成所得之鰭式場效電晶體的閘極堆疊97。閘極電極層94及閘極介電層92亦可共同地稱為「取代閘極」或「閘極結構」。閘極堆疊97可沿著鰭片52之通道區域58的側壁延伸。
根據一些實施例，在電容器區域50C內的閘極電極層94的材料之剩餘部分形成電容器結構120的第一底部電極95A及第二底部電極95B。如此，電容器結構的底部電極95A至底部電極95B可與鰭式場效電晶體結構119的閘極堆疊97同時形成。
藉由形成電容器結構的電極及電晶體的閘極堆疊，可在不使用額外罩幕或其他額外步驟下，形成電容器結構的額外電極。在一些實施例中，底部電極95A至底部電極95B之一者可連接至「高」末端(例如高電壓)，且底部電極95A至底部電極95B之另一者可連接至「低」末端(例如低電壓)。在一些實施例中，「高」及「低」底部電極二者係利用相同製程所形成，例如皆利用n型裝置的製程所形成，或皆利用p型裝置的製程所形成。在另一些實施例中，「高」底部電極係利用n型裝置的製程所形成，而「低」底部電極係利用p型裝置的製程所形成。在另一些實施例 中，「高」底部電極係利用p型裝置的製程所形成，而「低」底部電極係利用n型裝置的製程所形成。
第一底部電極95A及第二底部電極95B(如圖18B及一些後續圖式所示)之間的電容值增加電容器結構120的整體電容值。在一些例示中，底部電極95A至底部電極95B可看成橫向並聯電容，其增加電容器結構120的電容值。在一些實施例中，底部電極95A至底部電極95B可具有矩形形狀，其長度L1之範圍為約10nm至約10000nm或寬度W1之範圍為約10nm至約100nm，然而可能為其他尺寸或形狀。在一些實施例中，底部電極95A至底部電極95B係分開距離D1，其範圍為約10nm至約1000nm，然而可能為其他距離。在一些例示中，尺寸或距離係基於裝置的操作電壓來選擇。在一些實施例中，藉由底部電極95A至底部電極95B提供至電容器結構性120的額外電容值可藉由控制長度L1、寬度W1及/或分開距離D1來控制。舉例而言，增加底部電極95A至底部電極95B的長度L1或減少分開距離D1可增加額外的電容值。在一些實施例中，可使用二個以上的底部電極95，或底部電極95之一或多者可包含二個或更多的分離部分。如此，所得電容器結構120的電容值亦可被控制。
閘極介電層92在電晶體區域50X之n型區域及p型區域內的形成可同時發生，以使在二個類型區域(例如n型區域及p型區域)內的閘極介電層92係以相同材料並利用相同製程所形成，且閘極電極層94的形成可同時發生， 以使在二個類型區域內的閘極電極層94係以相同材料並利用相同製程所形成。因此，在電容器區域50C內的閘極介電層92及閘極電極層94可分別由與在電晶體區域50X內的閘極介電層92及閘極電極層94相同的材料所形成。
在一些實施例中，在電晶體區域50X之n型區域內的閘極介電層92可藉由與在電晶體區域50X之p型區域內者不同的製程所形成。如此，閘極介電層92及/或閘極電極層94在每一個類型區域內為不同的材料，其在每一個類型區域可利用不同的製程來形成。在一些實施例中，在電容器區域50C內的閘極介電層92及閘極電極層94可利用用於電晶體區域50X之n型區域的製程及材料所形成，或利用用於電晶體區域50X之p型區域的製程及材料所形成。舉例而言，底部電極95A至底部電極95B二者可利用相同的製程及材料所形成，其係對應n型區域的製程及材料或p型區域的製程及材料。在一些實施例中，底部電極95A至底部電極95B其中之一者係利用用於n型區域的製程及材料所形成，而底部電極95A至底部電極95B其中之另一者係利用用於p型區域的製程及材料所形成。當利用不同製程時，可利用各種遮蔽步驟以遮蔽及暴露適當的區域。
在圖19A至圖19D中，根據一些實施例，閘極罩幕96係形成在閘極介電層92及/或閘極電極層94上。閘極罩幕96可設置在閘極間隙壁86之相對部分之間。在一些實施例中，形成閘極罩幕96包含使閘極介電層92及/ 或閘極電極層94凹陷，則凹槽係形成在閘極介電層92及/或閘極電極層94之正上方，且在閘極間隙壁86之相對部分之間。包含一或多層介電材料(例如氮化矽、氮氧化矽等)的閘極罩幕96係填充在凹槽內，接著以平坦化製程移除介電材料延伸在第一層間介電質88上的多餘部分。閘極罩幕96係選擇性的，且在一些實施例中可省略。在此實施例中，閘極介電層92及閘極電極層94可維持為與第一層間介電質88之頂表面等高。
再如圖19A至圖19D所示，第二層間介電質108係沉積在第一層間介電質88上。在一些實施例中，第二層間介電質108為流動式薄膜，其係藉由流動式化學氣相沉積法所形成。在一些實施例中，第二層間介電質108係由介電材料(例如磷矽玻璃、硼矽玻璃、硼摻雜磷矽玻璃、未摻雜矽玻璃等)所形成，且可藉由任何合適的方法來沉積，例如化學氣相沉積及電漿輔助化學氣相沉積。後續形成的電極接點111(圖20及圖21A至圖21B)及閘極接點110(圖21C及圖21D)穿透第二層間介電質108及閘極罩幕96(若存在的話)，以接觸凹陷的閘極電極層94之頂表面。
在圖20及圖21A至圖21B中，根據一些實施例，電極接點111、閘極接點110及源極/汲極接點112係形成為穿過第二層間介電質108及第一層間介電質88。圖20係繪示電容器區域50C的平面視圖，圖21A至圖21B係繪示電容器區域50C的剖面視圖，且圖21C至圖21D 係繪示電晶體區域50X的剖面視圖。電極接點111包含連接至第一底部電極95A的電極接點111A及連接至第二底部電極95B的電極接點111B，如圖20、圖21A及圖21B所示。
以形成電極接點111及閘極接點110的具體例而言，電極接點111及閘極接點110的開口係形成為穿過第二層間介電質108及閘極罩幕96(若存在的話)。在一些實施例中，源極/汲極接點112的開口亦可形成為穿過第一層間介電質88及第二層間介電質108。開口可利用合適的光微影及蝕刻技術來形成。襯墊(圖未繪示)(例如擴散阻障層、黏著層等)及導電材料係形成在開口內。襯墊可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可進行平坦化製程(例如化學機械研磨)，以自第二層間介電質108之表面移除多餘的材料。剩餘的襯墊及導電材料形成電極接點111、閘極接點110及源極/汲極接點112在開口內。可進行退火製程，以形成矽化物在磊晶源極/汲極區域82及源極/汲極接點的確是之間的界面。
在電容器區域50C內，電極接點111A至電極接點111B係實體連接及電性耦合至底部電極95A至底部電極95B。在電晶體區域50X內，源極/汲極接點112係實體連接及電性耦合至磊晶源極/汲極區域82，且閘極接點110係係實體連接及電性耦合至閘極電極106。電極接點111、閘極接點110及源極/汲極接點112可以不同的製 程來形成，或可以相同的製程來形成。在一些實施例中，電極接點111及閘極接點110係利用相同的製程所形成。在一些實施例中，第二層間介電質108、電極接點111、閘極接點110及/或源極/汲極接點112之頂表面係等高。雖然所示為形成在相同剖面中，應理解的是，源極/汲極接點112及閘極接點110可形成在不同剖面中，其可避免接點的短路。雖然所示為形成在相同剖面中，應理解的是，電極接點111A及電極接點111B可形成在不同剖面中。在一些實施例中，電極接點111具有間距P1，其範圍為約20nm至約200nm。在一些實施例中，電極接點111A及電極接點111B係分開距離D2，其範圍為約10nm至約100nm。在另一些實施例中，電極接點111可具有與所示者不同的尺寸、數目或配置。
根據一些實施例，圖21C及圖21D係顯示鰭式場效電晶體結構119。電晶體區域50X及鰭式場效電晶體結構119的後續製程係未繪示於後續圖式中，然而，在一些實施例中，相似於以下所述之電容器區域50C的製程步驟係可進行在電晶體區域50X上。應理解的是，所揭露之鰭式場效電晶體的實施例亦可應用於奈米結構裝置，例如奈米結構(例如奈米片、奈米線、環繞式閘極等)場效電晶體。在奈米結構場效電晶體的實施例中，鰭片係被奈米結構所取代，其係藉由圖案化通道層及犠牲層之交替層的堆疊而形成。虛擬閘極堆疊及源極/汲極區域係以相似於上述實施例的方法所形成。在虛擬閘極堆疊被移除之後，犠牲層可 部分地或完全地在通道區域內被移除。取代閘極結構係以相似於上述實施例的方法所形成，取代閘極結構可部分地或完全地填充藉由移除犠牲層而留下的開口，且取代閘極結構可部分地或完全地圍繞在奈米結構場效電晶體之通道區域內的通道層。層間介電質及取代閘極結構的接點及源極/汲極區域係以相似於上述實施例的方法所形成。奈米結構裝置的形成係如美國專利申請公告第2016/0365414號所揭露，其係做為本案之參考資料。
本揭露所述之底部電極95A至底部電極95B及電極接點111A至電極接點111B可使電容器結構120(圖26A至圖27)增加電容值。圖22A係顯示相似於圖20所示者的平面視圖，而圖22B係顯示相似於圖21B所示者的剖面視圖。如上所述，底部電極95A至底部電極95B(如圖22A至圖22B所指示)之間的電容值增加電容器結構120的電容值。除此之外，本揭露所述之電極接點111A至電極接點111B亦可增加電容器結構120的電容值。舉例而言，如圖22A至圖22B所示，電極接點111A及相鄰的電極接點111B之間的電容值亦可貢獻電容器結構120的整體電容值。在一些例示中，此對電極接點111A至電極接點111B可看成橫向並聯電容或附加的電極組，其增加電容器結構120的電容值。如此，可在不增加電容器結構之面積或不在電容器結構之表面形成額外電極下，增加電容器結構的電容值。在一些實施例中，由電極接點111A至電極接點111B所提供的額外電容值可藉由控制 電極接點111A至電極接點111B的間距(例如分開距離D2)、數目或配置來控制。舉例而言，增加此對電極接點111A至電極接點111B的數目或減少分開距離D2可增加額外的電容值。在一些例示中，本揭露所述之底部電極95A至底部電極95B及電極接點111A至電極接點111B的使用可增加電容器結構之電容值多至約15%，然而可能為更大量的增加。在一些實施例中，由底部電極95A至底部電極95B所貢獻的電容值可為總電容值的約5%至約10%，而由電極接點111A至電極接點111B所貢獻的電容值為總電容值的約2.5%至約5%。可能為其他的電容值。
根據一些實施例，圖23至圖27係繪示電容器結構120的形成之中間步驟的各種視圖。圖23及圖24A至圖24B顯示電極116A’及電極116B’形成在電極接點111A至電極接點111B上的介電層114內，而圖25至圖27顯示額外的電極116A至電極116B形成在介電層114上的額外介電層115內。在介電層114內的電極116A’係電性耦合至電極接點111A及底部電極95A，且在介電層114內的電極116B’係電性耦合至電極接點111B及底部電極95B。在介電層115內的電極116A係彼此電性耦合，並藉由1117A電性耦合至電極116A’，而在介電層115內的電極116B係彼此電性耦合，並藉由貫孔117B電性耦合至電極116B’。電極116A’與電極116B’形成橫向並聯電容，且每一個電極116A與相 應的電極116B形成橫向並聯電容。此對電極116A’至電極116B’的電容值及每一對電極116至電極116B增加電容器結構120的整體電容值。如此，底部電極95A、電極接點111A、電極116A’及電極116A形成電容器結構120的第一電容器電極121A，而底部電極95B、電極接點111B、電極116B’及電極116B形成電容器結構120的第二電容器電極121B。在一些實施例中，電容器電極121A至電容器電極121B其中之一者可連接至「高」末端(例如高電壓)，且電容器電極121A至電容器電極121B之另一者可連接至「低」末端(例如低電壓)。
在一些實施例中，電極116A’至電極116B’及/或電極116A至電極116B係利用相同的製程形成，其形成裝置的金屬化圖案、導電線等，例如形成在電晶體區域50X上者。舉例而言，裝置的第一金屬化圖案可形成在介電層114內，其具有在後續形成之介電層115內形成的後續金屬化圖案。如此，在一些例示中，介電層114及/或介電層115可當作金屬間介電(inter-metal dielectric，IMD)層。電極116A’至電極116B’及/或電極116A至電極116B可利用合適的製程來形成，例如鑲嵌製程、雙鑲嵌製程或其他製程。在一些實施例中，電極116A’至電極116B’及/或電極116A至電極116B垂直地重疊底部電極95A至底部電極95B，且電極116A’至電極116B’及/或電極116A至電極116B可具有與底部電極95A至底部電極95B相似的尺寸或形狀。
轉為參閱圖23及圖24A至圖24B，根據一些實施例，電極116A’至電極116B’係形成在底部電極95A至底部電極95B上的介電層114內。圖23係繪示平面視圖，而圖24A至圖24B係繪示對應的剖面視圖。電極116A’係實體連接並電性耦合至電極接點111A，且電極116B’係實體連接並電性耦合至電極接點111B。如圖23及圖24B所示，除了電極接點111A至電極接點111B之間及底部電極95A至底部電極95B之間的電容值，電極116A’至電極116B’之間的電容值提供一些電容器結構120的整體電容值。在一些實施例中，電極116A’至電極116B’可具有與底部電極95A至底部電極95B之長度L1(參照圖18A)不同的長度，或可具有與底部電極95A至底部電極95B之寬度W1(參照圖18B)不同的寬度。舉例而言，電極116A’至電極116B’可具有比長度L1更大的長度或比寬度W1更大的寬度，然而其他長度及寬度的組合是可能的。
以形成圖23及圖24A至圖24B所示之電極116A’至電極116B’的具體例而言，介電層114可形成在第二層間介電質108及電極接點111A至電極接點111B上。介電層114係相似於第二層間介電質108，且可利用相似的技術來形成。其他材料或技術係可能的。選擇性的蝕刻中止層(圖未繪示)可形成在第二層間介電質108及介電層114之間。然後，對應至電極116A’至電極116B’的開口係被圖案化在介電層114內，其開口暴 露電極接點111A至電極接點111B之表面。導電材料係沉積在開口中，以形成電極116A’至電極116B’。導電材料係與上述電極接點111A至電極接點111B者、閘極接點110及源極/汲極接點112(參照圖21A至圖21D)相似，且可以相似的方法形成。其他導電材料或沉積技術係可行的。可進行平坦化製程，以自介電層114移除多餘導電材料。圖24A至圖24B顯示電極116A’至電極116B’為具有實質垂直的側壁，但在另一些實施例中，電極116A’至電極116B’可具有傾斜的側壁、彎曲的側壁或其他的側壁輪廓。
轉為參閱圖25及圖26A至圖26B，根據一些實施例，額外的電極116A至電極116B係形成在電極116A’至電極116B’上。圖25係繪示平面視圖，而圖26A至圖26B係繪示對應的剖面視圖。電極116A至電極116B可包含形成在電極116A’至電極116B’上的多個介電層115內的多組電極116A至電極116B。在一些實施例中，電極116A至電極116B係藉由貫孔117A至貫孔117B而實體連接及電性耦合至上方或下方的特徵。舉例而言，在介電層114上的最底部介電層115內，電極116A係藉由一或多個貫孔117A而實體連接並電性耦合至電極116A’，且電極116B係藉由一或多個貫孔117B而實體連接並電性耦合至電極116B’。在介電層115內的每一個後續的電極116A係藉由一或多個貫孔117A而實體連接並電性耦合至下方的電極116A，且在介電層115內 的每一個後續的電極116B係藉由一或多個貫孔117B而實體連接並電性耦合至下方的電極116B。如圖25及圖26B所示，在每一對電極116A至電極116B之間的電容值提供電容器結構120額外的電容值。電極116A至電極116B可具有與電極116A’至電極116B’相似的尺寸，或可具有與電極116A’至電極116B’不同的尺寸。貫孔117A至貫孔117B可或可不與底部電極95A至電極95B重疊，且可或可不對準電極接點111A至電極接點111B之任一者。在一些實施例中，貫孔117A可位於電容器結構120之與貫孔117B的相對側上，以減少電壓崩潰(voltage breakdown)的風險及/或增加裝置的擊穿電壓(breakdown voltage)。其他的配置是可行的。
在介電層115內的電極116A至電極116B及貫孔117A至貫孔117B可利用合適的製程來形成，例如鑲嵌製程、雙鑲嵌製程或其他製程。在介電層115內的電極116A至電極116B及對應的貫孔117A至貫孔117B可利用分開的沉積步驟或相同的沉積步驟來形成。電極116A至電極116B或貫孔117A至貫孔117B可由與電極116A’至電極116B’相似的材料所組成，且可利用相似的技術來形成。每一個介電層115可由一或多層材料所形成，且在一些實施例中，可包含蝕刻中止層。介電層115可包含與上述介電層114或第二層間介電質108的材料相似的材料，或可包含不同的材料。
根據一些實施例，圖27係顥示電容器結構120 的三維視圖。圖27所示之電容器結構120係相似於圖25及圖26A至圖26B所示之電容器結構120。為了清楚表示，一些特徵係自圖27中省略。圖27所示之電容器結構120包含第一電容器電極121A，其包含藉由多個貫孔117A連接的底部電極95A、多個電極接點111A、電極116A’及多個電極116A，且包含第二電容器電極121B，其包含藉由多個貫孔117B連接的底部電極95B、多個電極接點111B、電極116B’及多個電極116B。圖27所示之電容器結構120係一具體例，而在另一些實施例中，電容器結構120可具有不同的特徵之配置或數目，或特徵可具有不同的尺寸或形狀。舉例而言，電極接點111A至電極接點111B或貫孔117A至貫孔117B的數目或配置可與所繪示者不同。以另一具體例而言，電極116A至電極116B對的數目亦可與所繪示者不同。在另一些實施例中，電容器結構120可包含零、一對或二對以上形成在電極116A’至電極116B’上之介電層115內的電極116A至電極116B對。如此，電容器結構120的電容值可藉由控制形成在電極116A’至電極116B’上的電極116A至電極116B的組數來控制。
如上所述，電容器電極121A至電容器電極121B可具有與圖25至圖27之電容器結構120所示者不同的形狀或配置。以一具體例而言，根據一些實施例，圖28至圖30係繪示具有交叉指極之電容器電極121A至電容器電極121B的電容器結構130。在一些例示中，電容器結構130 可當作指狀金屬-氧化物-金屬(Finger Metal-Oxide-Metal，FMOM)電容器。圖28係繪示電容器結構130的三維視圖，圖29係繪示穿過電極接點111A至電極接點111B的平面視圖，而圖30係繪示穿過最頂部電極116A至電極116B的平面視圖。為了清楚表示，一些特徵係未繪示於圖28至圖30內。圖28至圖30所示之電容器結構130具有含三個指部的第一電容器電極121A及含四個指部的第二電容器電極121B，但在另一些實施例中，電容器電極121A至電容器電極121B可具有更多或更少個指部，或可具有相同數目的指部。在一些實施例中，某一層的指部可指向與另一層的指部不同的方向(例如垂直)。電容器電極121A至電容器電極121B可具有與所繪示者不同的配置或方向，且所有合適的變化係視為在本揭露的範圍內。
請參閱圖29，根據一些實施例，其係顯示電容器結構130的底部電極95A至底部電極95B及電容器電極121A至電容器電極121B。相似於電容器結構120，底部電極95A至底部電極95B可與閘極堆疊97(圖未繪示)同時形成。底部電極95A至底部電極95B之間及電極接點111A至電極接點111B之間的電容值增加電容器結構130的整體電容值。所示之電極接點111A至電極接點111B的配置為一具體例，而電極接點111A至電極接點111B可具有與所繪示者不同的配置。在一些實施例中，電容器電極121A至電容器電極121B的指部可具有之長度 L2的範圍為約100nm至約10000nm，或可具有之寬度W3的範圍為約10nm至約100nm。在一些實施例中，在電容器電極121A至電容器電極121B之間的分開距離D3之範圍為約10nm至約1000nm。其他長度、寬度或距離係可行的。
圖1至圖26B係繪示鰭式場效電晶體結構119形成在電晶體區域50X內的一實施例，但在另一些實施例中，其他電晶體結構係形成在電晶體區域50X內。以一具體例而言，圖31A至圖31B係顯示電容器結構220係形成在電容器區域50C內且平面電晶體219係形成在電晶體區域50X內的一實施例。圖31A至圖31B係剖面視圖，其中圖31A係沿著剖面B-B繪示，而圖31B係沿著相似於剖面D-D的剖面繪示。圖31A至圖31B所示之結構的一些特徵係相似於圖1至圖26B所描述，且不重複所有特徵的全部細節。平面電晶體219可為n型或p型，且電容器結構220可包含利用n型製程及/或p型製程所形成的特徵。相似於電容器結構120或電容器結構130的電容器電極121A至電容器電極121B，電容器結構220包含電容器電極221A至電容器電極221B，其包含底部電極295A至底部電極295B、電極接點211A至電極接點211B、電極116A’至電極116B’，且其可包含電極116A至電極116B(圖未繪示)。底部電極295A至底部電極295B及電極接點211A至電極接點211B係形成以提供電容器結構220的額外電容值。圖31A至圖31B所示之實施例 為一具體例，且其他電容器結構220或平面電晶體219係可行的。
在一些實施例中，平面電晶體219包含形成在基材50之電晶體區域50X內的淺溝渠隔離區域256。在一些實施例中，平面電晶體219包含閘極堆疊297，其包含形成在基材50上的閘極介電層292及形成在閘極介電層292上的閘極電極層294。閘極間隙壁286係沿著閘極堆疊297之側壁所形成，且蝕刻中止層287係形成在閘極間隙壁286、閘極堆疊297、基材50及淺溝渠隔離256上。舉例而言，源極/汲極區域282係利用一或多個佈植製程而形成在基材50內。
在一些實施例中，電容器結構220係形成在基材50之電容器區域50C內的淺溝渠隔離區域256上，但在另一些實施例中，電晶體結構220係形成在基材50上。在一些實施例中，底部電極295A至底部電極295B係利用相同的製程所形成，其形成平面電晶體219的閘極堆疉297。舉例而言，閘極介電層292可形成在電容器區域50C內，且閘極電極層294可形成在電容器區域50C內的閘極介電層292上。電容器結構220的底部電極295A至底部電極295B係自閘極電極層294形成，相似於上述自閘極電極層94形成之電容器結構120的底部電極95A至底部電極95B。
第一層間介電質88及第二層間介電質108係形成在蝕刻中止層287上。在電容器區域50C內，電極接點 211A至電極接點211B可延伸穿過第二層間介電質108，以實體連接並電性耦合至底部電極295A至底部電極295B。在電晶體區域50X內，源極/汲極接點210可延伸穿過第一層間介電質88及第二層間介電質108，以實體連接並電性耦合源極/汲極區域282，而閘極接點212延伸穿過第二層間介電質108，以實體連接並電性耦合閘極堆疉97。在一些實施例中，電極接點211A至電極接點211B、源極/汲極接點210及/或閘極接點212可利用相同的製程來形成。電極116A’至電極116B’可形成在電容器區域50C內之介電層114內的電極接點211A至電極接點211B上，且導電線216可形成在電晶體區域50X內的介電層114內。在一些實施例中，電極116A’至電極116B’可利用與形成導電線216相同的製程來形成。接著，電極116A至電極116B組及貫孔117A至貫孔117B(圖未繪示)可形成在電極116A’至電極116B’上，相似於圖26A至圖26B所示之特徵。如此，電容器結構220可形成在電容器區域50C內，而平面電晶體219可形成在電晶體區域50X內。
本文所述之實施例具有一些優勢。本文所述之技術可在不利用額外製程步驟或罩幕下，增加電容器結構的電容值。技術包含形成電容器結構的底部電極在與電晶體之閘極堆疊相同的裝置層內，且電極接點形成在與電晶體之接點相同的裝置層內。底部電極及電極接點可做為電容器結構之額外的並聯電容。因此，在不增加電容器結構之面 積或電容器結構在基材上的垂直高度下，可增加電容器結構的電容值。此可減少形成電容器結構的製造成本。本文所述之技術可與後端製程(Back End of Line，BEOL)或用以形成不同類型的電晶體之各種製程技術(例如互補式金屬氧化物半導體製程技術、鰭式場效電晶體製程技術等)相容。電容器結構的電容值可藉由控制底部電極及/或電極接點的配置(例如尺寸、形狀、分開距離等)來調整。
根據本揭露一實施例，一種裝置包含在半導體基材上的第一介電層；在第一介電層上的第二介電層；在半導體基材之第一區域上的電晶體，其中電晶體包含在第一介電層內的閘極堆疊，其中閘極堆疊包含一層閘極介電材料及一層閘極電極材料；及在第二介電層內的閘極接點，其中閘極接點連接至閘極堆疊，且閘極接點包含閘極接點材料；以及在半導體基材之第二區域上的電容器結構，其中電容器結構包含在第一介電層內的第一電極和第二電極，其中第一電極和第二電極包含閘極電極材料；在第二介電層內的第一電極接點，其中第一電極接點係在第一電極上，並連接至第一電極，且第一電極接點包含閘極接點材料；及在第二介電層內的第二電極接點，其中第二電極點係在第二電極上，並連接至第二電極，第二電極接點包含閘極接點材料，且在第一電極上的每一個第一電極接點係相鄰於在第二電極上的至少一個對應的第二電極接點。在一實施例中，電容器結構更包含在第一電極接點上，並連接至第一電極接點的第三電極，以及在第二電極接點上，並連 接至第二電極接點的第四電極。在一實施例中，第三電極與第一電極具有相同的形狀，且第四電極與第二電極具有相同的形狀。在一實施例中，電容器結構係在半導體基材內的隔離區域上。在一實施例中，閘極電極材料不同於閘極接點材料。在一實施例中，電容器結構更包含在第一電極及在第二電極上的閘極介電材料。在一實施例中，電晶體為鰭式場效電晶體(FinFET)。在一實施例中，電晶體為n型。
根據本揭露一實施例，一種半導體裝置包含基材；在基材上的第一裝置，其中第一裝置包含包括閘極電極材料的閘極堆疊；在基材內並與閘極堆疊相鄰的源極/汲極區域；圍繞閘極堆疊的第一隔離區域；在閘極堆疊上並接觸閘極堆疊的閘極接點，其中閘極接點包含閘極接點材料；及圍繞閘極接點的第二隔離區域；以及在基材上的第二裝置，其中第二裝置包含包括第一電極的第一並聯電容器，其中第一電極包含閘極電極材料，且第一隔離區域分開第一電極；以及在第一並聯電容器上的第二並聯電容器，其中第二並聯電容器包含連接至第一電極的第二電極，第二電極包含閘極接點材料，且相鄰的第二電極係被第二隔離區域分開。在一實施例中，第一電極具有交叉指形(interdigitated fingers)。在一實施例中，每一個第一電極連接至各別的第二電極。在一實施例中，半導體裝置包含在第二並聯電容器上的第三並聯電容器，其中第三並聯電容器包含連接至第二電極的第三電極，且每一個第 三電極連接至各別的第二電極。在一實施例中，第一裝置為平面型電晶體。在一實施例中，第二隔離區域、第二電極及閘極接點之頂表面為等高。在一實施例中，半導體裝置包含沿著閘極堆疊之側壁的第一間隙壁，以及沿著第一電極之側壁的第二間隙壁，其中第一間隙壁及第二間隙壁為相同材料。在一實施例中，第一並聯電容器及第二並聯電容器共同提供第二裝置之總電容量的7.5%至15%。
根據本揭露一實施例，一種電容器結構的製造方法包含沉積虛擬閘極材料在半導體基材上；圖案化虛擬閘極材料，以形成虛擬電極；形成間隙壁沿著虛擬電極之側壁；沉積隔離材料在虛擬電極上，且在虛擬電極之間；移除虛擬閘極材料，以形成凹槽；沉積閘極介電材料在凹槽內；以及形成電容器結構的第一電極，其包含沉積閘極電極材料在凹槽中的閘極介電材料上。在一實施例中，半導體基材包含鰭片，且閘極介電材料及閘極電極材料係沉積在鰭片上，以形成電晶體結構的閘極堆疊。在一實施例中，方法包含形成第二電極在第一電極上，其中形成第二電極包含沉積第一介電材料在第一電極上；圖案化第一開口在第一介電材料內，其暴露第一電極；以及以第一導電材料填充第一開口。在一實施例中，方法包含形成第三電極在第二電極上，其中形成第三電極包含沉積第二介電材料在第二電極上；圖案化第二開口在第二介電材料內，其暴露第二電極；以及以第二導電材料填充第二開口。
以上概述許多實施例的特徵，因此本領域具有通常 知識者可更了解本揭露的態樣。本技術領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優點。本技術領域具有通常知識者也應了解與此均等的架構並沒有偏離本揭露的精神和範圍，且在不偏離本揭露的精神和範圍下可做出各種變化、替代和改動。
56:隔離區域
95A:底部電極
95B:底部電極
111A:電極接點
111B:電極接點
116A:電極
116A’:電極
116B:電極
116B’:電極
117A:貫孔
117B:貫孔
120:電容器結構
121A:電容器電極
121B:電容器電極

Claims (10)

  1. 一種半導體裝置，包含：一第一介電層，在一半導體基材上；一第二介電層，在該第一介電層上；一電晶體，在該半導體基材之一第一區域上，其中該電晶體包含：一閘極堆疊，在該第一介電層內，其中該閘極堆疊包含一層閘極介電材料及一層閘極電極材料；以及一閘極接點，在該第二介電層內，其中該閘極接點係連接至該閘極堆疊，且該閘極接點包含一閘極接點材料；以及一電容器結構，在該半導體基材之一第二區域上，其中該電容器結構包含：一第一電極及一第二電極，在該第一介電層內，其中該第一電極及該第二電極包含該閘極電極材料；複數個第一電極接點，在該第二介電層內，其中該些第一電極接點在該第一電極上，並連接至該第一電極，且該些第一電極接點包含該閘極接點材料；以及複數個第二電極接點，在該第二介電層內，其中該些第二電極接點在該第二電極上，並連接至該第二電極，該些第二電極接點包含該閘極接點材料，且在該第一電極上的每一該些第一電極接點相鄰於在該第二電極上的該些第二電極接點之至少一對應者，每一個該些第一電極接點及與其相鄰的該些第二電極接點的其一在垂直於 該第一電極與該第二電極的延伸方向的一方向上對齊。
  2. 如請求項1所述之半導體裝置，其中該電容器結構更包含：一第三電極，在該些第一電極接點上，並連接至該些第一電極接點；以及一第四電極，在該些第二電極接點上，並連接至該些第二電極接點。
  3. 如請求項1所述之半導體裝置，其中該電容器結構在該半導體基材內的一隔離區域上。
  4. 如請求項1所述之半導體裝置，其中該電容器結構更包含：一閘極介電材料，具有一第一部分及一第二部分，其中該第一電極在該閘極介電材料的該第一部分上，且該第二電極在該閘極介電材料的該第二部分上。
  5. 一種半導體裝置，包含：一基材；一第一裝置，在該基材上，其中該第一裝置包含：一閘極堆疊，其中該閘極堆疊包含一閘極電極材料；一源極/汲極區域，在該基材內，並相鄰於該閘極堆疊； 一第一隔離區域，圍繞該閘極堆疊；一閘極接點，在該閘極堆疊上，並接觸該閘極堆疊，其中該閘極接點包含一閘極接點材料；一第二隔離區域，圍繞閘極接點；一閘極封合間隙壁，沿著該閘極堆疊之一側壁延伸；以及一閘極間隙壁，共形地沿著該閘極封合間隙壁之一側壁延伸；以及一第二裝置，在該基材上，其中該第二裝置包含：一第一並聯電容器，其中該第一並聯電容器包含複數個第一電極，該些第一電極包含該閘極電極材料，且該第一隔離區域分開該些第一電極；一第二並聯電容器，在該第一並聯電容器上，其中該第二並聯電容器包含複數個第二電極，該些第二電極連接至該些第一電極，該些第二電極包含該閘極接點材料，且相鄰的該些第二電極係被該第二隔離區域分開；以及複數個第一電極接點，位於該些第一電極及該些第二電極之間，相鄰的該些第一電極接點在垂直於該些第一電極的延伸方向的一方向上對齊。
  6. 如請求項5所述之半導體裝置，其中每一該些第一電極連接至各別的該些第二電極。
  7. 如請求項5所述之半導體裝置，更包含： 一第三並聯電容器，在該第二並聯電容器上，其中該第三並聯電容器包含複數個第三電極，該些第三電極連接至該些第二電極，且每一該些第三電極連接至各別的該些第二電極。
  8. 如請求項5所述之半導體裝置，其中該第二隔離區域、該些第二電極及該閘極接點之頂表面為等高。
  9. 一種電容器結構的製造方法，包含：沉積一虛擬閘極材料在一半導體基材上；圖案化該虛擬閘極材料，以形成複數個虛擬電極；形成複數個間隙壁沿著該些虛擬電極之側壁；沉積一隔離材料在該些虛擬電極上，且在該些虛擬電極之間；移除該虛擬閘極材料，以形成複數個凹槽；沉積一閘極介電材料在該些凹槽內；以及形成該電容器結構的複數個第一電極包含沉積一閘極電極材料在該些凹槽中的該閘極介電材料上。
  10. 如請求項9所述之電容器結構的製造方法，更包含形成複數個第二電極在該些第一電極上，其中形成該些第二電極包含：沉積一第一介電材料在該些第一電極上；圖案化複數個第一開口在該第一介電材料內，其中該些 第一開口暴露該些第一電極；以及以一第一導電材料填充該些第一開口。
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