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TW201906178A - 半導體裝置 - Google Patents

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TW201906178A
TW201906178A TW107122191A TW107122191A TW201906178A TW 201906178 A TW201906178 A TW 201906178A TW 107122191 A TW107122191 A TW 107122191A TW 107122191 A TW107122191 A TW 107122191A TW 201906178 A TW201906178 A TW 201906178A
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capacitors
cvar
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詹豪傑
陳重輝
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種裝置包括第一電容器及並聯連接到所述第一電容器的第二電容器。所述第一電容器包括半導體區及第一多個閘極堆疊。所述第一多個閘極堆疊包括：多個閘電介質，位於所述半導體區之上且接觸所述半導體區；以及多個閘電極，位於所述多個閘電介質之上。所述第二電容器包括：隔離區；第二多個閘極堆疊，位於所述隔離區之上；以及多個導電條，位於所述隔離區之上且平行於所述第二多個閘極堆疊。所述第二多個閘極堆疊與所述多個導電條交替地佈置。

Description

半導體裝置
本發明實施例是有關於一種具有電容器的半導體裝置。
電容器用於形成積體電路。存在有多種不同的電容器。舉例來說，金屬-絕緣體-金屬（Metal-Insulator-Metal，MIM）電容器已廣泛用於例如混合信號電路、類比電路、射頻（Radio Frequency，RF）電路、動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）、嵌入式動態隨機存取記憶體以及邏輯運算電路等的功能電路中。在系統晶片（system-on-chip）應用中，用於不同功能電路的不同電容器被整合在同一晶片上，以滿足不同的目的。舉例來說，在混合信號電路中，電容器用作去耦電容器及高頻雜訊濾波器。對於動態隨機存取記憶體電路及嵌入式動態隨機存取記憶體電路來說，電容器用於記憶體儲存，而對於射頻電路來說，電容器在振盪器及相移網路（phase-shift networks）中用於耦合及/或旁通（bypassing）目的。對於微處理器來說，電容器用於去耦。將這些電容器組合在同一晶片上的傳統方式是將其製作在不同的金屬層中。
本發明實施例提供一種半導體裝置包括第一電容器及並聯連接到所述第一電容器的第二電容器。所述第一電容器包括半導體區及第一多個閘極堆疊。所述第一多個閘極堆疊包括：多個閘電介質，位於所述半導體區之上且接觸所述半導體區；以及多個閘電極，位於所述多個閘電介質之上。所述第二電容器包括：隔離區；第二多個閘極堆疊，位於所述隔離區之上；以及多個導電條，位於所述隔離區之上且平行於所述第二多個閘極堆疊。所述第二多個閘極堆疊與所述多個導電條交替地佈置。
以下公開內容提供用於實作本發明的不同特徵的許多不同的實施例或實例。以下闡述元件及構造的具體實例以簡化本發明。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有額外特徵、從而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用元件標號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...之下（underlying）」、「在...下面（below）」、「下部的（lower）」、「上覆（overlying）」、「上部的（upper）」等空間相對性用語來闡述圖中所示出的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
根據各種示例性實施例，提供一種混合式去耦電容器及其形成方法。根據一些實施例，示出所述混合式去耦電容器的佈局及剖視圖。論述一些實施例的一些變化形式。在所有各種視圖及說明性實施例中，相同的元件標號用於標示相同的元件。
去耦電容器（decoupling capacitor）用於將電網路的一些部分與其他部分去耦。圖1示出根據本發明一些實施例的混合式去耦電容器20的示意圖。混合式去耦電容器連接在節點22與24之間。節點22及24可為信號節點、電源節點等。根據本發明的一些實施例，節點22及24中的一者是信號節點，而另一者是負電源節點VSS。根據本發明的替代實施例，節點22及24兩者均為載運信號而非電源電壓的信號節點。舉例來說，節點22及24可載運互補的信號。由某些電路元件引起並施加在節點22及24上的雜訊經由去耦電容器20被分流，因此降低了雜訊產生電路元件對鄰近電路的影響。
根據本發明的一些實施例，去耦電容器20耦合在電源節點之間。舉例來說，節點22及24中的一者可為正電源節點VDD，而另一者可為負電源節點VSS。因此，提供電源電壓VDD及VSS的相應電源可適應電流汲取的變化，以便使電源電壓的變化最小化。當裝置中的電流汲取改變且電源本身無法即刻對所述改變作出回應時，去耦電容器20可充當電力儲存裝置，以回應於數百千赫茲至數百兆赫茲的頻率處的電流汲取來維持電源電壓。視使用情況而定，去耦電容器20可能需要具有高的電容，且因此可能佔據大部分的晶片面積。
根據本發明一些實施例的去耦電容器20是混合式電容器，其包括並聯連接的兩種類型的電容器以提供大的電容。所述兩種類型的電容器具有不同的結構。圖1示出去耦電容器20包括多個第一類型的電容器Cvar-1、Cvar-2、...、等，所述多個第一類型的電容器是變容器（varactor）。電容器Cvar-1、Cvar-2等被單獨地及共同地稱為電容器Cvar，其中用語「var」表示變容器。去耦電容器20還包括多個第二類型的電容器Cgc-1、Cgc-2、...，所述多個第二類型的電容器是形成有指叉式閘電極及接觸插塞的電容器。電容器Cgc-1、Cgc-2等被單獨地及共同地稱為電容器Cgc，其中字母「g」表示閘電極，且字母「c」表示接觸插塞。混合式去耦電容器20的電容是所有電容器Cvar及Cgc的總和。
圖2示意性地示出去耦電容器20的一些部分的示意性佈局（俯視圖）。根據本發明的一些實施例，去耦電容器20包括排成一行（例如，行1）的多個電容器Cvar-1、Cvar-2等及電容器Cgc-1、Cgc-2等。電容器Cvar與電容器Cgc交替地佈置在所述行中。兩種電容器Cvar及Cgc的總數是依據單獨電容器Cvar及Cgc的電容以及去耦電容器20的所需電容來加以選擇。
根據本發明的一些實施例，電容器Cvar及Cgc具有相同的長度L。所述多個電容器Cvar的寬度W1可彼此相等。所述多個電容器Cgc的寬度W2可彼此相等。寬度W1可等於或大於寬度W2。在某一晶片區域中，主動區的密度不能超過某一值。否則，用於製造去耦電容器的製程可能會出問題。在設計規則中規定了主動區的密度的最大值。根據本發明的一些實施例，寬度W1可被設計成使得電容器Cvar中主動區的密度等於或略小於設計規則所容許的最大值。舉例來說，寬度W1可小於約6 µm，且可處於約5 µm與約6 µm之間的範圍中。
與電容器Cvar相鄰的是電容器Cgc。電容器Cgc不含主動區。因此，緊鄰電容器Cvar以形成電容器Cgc具有減小電容器Cvar及Cgc的組合區域中主動區的整體密度的益處。另一方面，如後續所述，由於電容器Cgc具有高密度的接觸插塞及閘電極，因此相鄰電容器Cgc來形成具有低密度的接觸插塞及閘電極的電容器Cvar也具有減小接觸插塞及閘電極的密度的功能。根據本發明的一些實施例，每單位晶片面積的電容器Cvar的電容高於每單位晶片面積的電容器Cgc的電容。因此，電容器Cgc的寬度W2可盡可能小，只要主動區、接觸插塞及閘電極的密度可滿足設計規則即可。根據本發明的一些實施例，寬度W2小於約3 µm，且可處於約1.5 µm與約3 µm之間的範圍中。此外，根據一些實施例，比率W1/W2可處於約2與約4之間的範圍中。
圖3A示出電容器Cvar的一部分的放大俯視圖。所示部分是從圖2所示的區30獲得。如圖3A中所示，主動區32（半導體區）是細長的，且具有在X方向（圖2中的列方向（row direction））上延伸的長度方向。主動區30被淺溝渠隔離（Shallow Trench Isolation，STI）區40環繞，且因此，其邊界由淺溝渠隔離區40界定。多個閘極堆疊34被形成為細長條，且具有在Y方向（圖2中的行方向（column direction））上延伸的長度方向。在閘極堆疊34的相對兩側上可形成有閘極間隔壁（圖中未示出）。多個接觸插塞36被形成為細長條，且也具有在Y方向上延伸的長度方向。閘極堆疊34與接觸插塞36交替地配置。多個接觸插塞50形成在閘極堆疊34之上且電連接到閘極堆疊34。多個接觸插塞52形成在接觸插塞36之上且電連接到接觸插塞36。
圖3B示出圖3A所示結構的剖視圖。所述剖視圖是從包括圖3A所示線3B-3B的平面獲得。根據本發明的一些實施例，電容器Cvar是基於鰭式場效電晶體（FinFET）技術而形成，且主動區32包括突出而高於淺溝渠隔離區40的半導體鰭。淺溝渠隔離區40延伸到下方的半導體基底38中。根據本發明的替代實施例，電容器Cvar是基於平面電晶體技術而形成，且相應結構類似於圖3B所示結構，只不過淺溝渠隔離區40的頂表面處於由虛線41標記的水平高度且不形成有半導體鰭。
閘極堆疊34包括閘電介質44及位於對應閘電介質44之上的閘電極46。根據本發明的一些實施例，各閘電介質44包括介面層（圖中未單獨示出），所述介面層可為在對應主動區32的表面上形成的氧化矽層。所述介面層可通過執行熱氧化以將主動區32的表面層轉化成氧化物而形成。各閘電介質44可包括或可不包括在介面層上形成的高介電常數（high-k）介電層（圖中未單獨示出）。舉例來說，所述高介電常數介電層可由氧化鋁、氧化鋯、氧化鑭等形成。根據本發明的一些實施例，閘電極46由多晶矽或非晶矽形成。當由多晶矽或非晶矽形成時，閘電極46可包括多晶矽或非晶矽的頂部上的矽化物區（圖中未單獨示出），以減小閘電極46與上覆接觸插塞50之間的接觸電阻。根據替代實施例，閘電極46可包括但不限於金屬來形成。閘電極46可包括TiN、TaN、TiAl、鈷、鋁、其多層體以及其化合物。閘電極46可與形成p型鰭式場效電晶體或n型鰭式場效電晶體的閘電極共用同一製程來形成。因此，閘電極46可與p型鰭式場效電晶體或n型鰭式場效電晶體具有相同的結構且包括相同的材料。
另外，閘極堆疊34的形成可包括：形成閘介電層，在閘介電層之上沉積閘電極層，並接著將閘介電層及閘電極層圖案化以形成閘極堆疊34。所得的閘極堆疊34類似於圖3B所示閘極堆疊。根據本發明的替代實施例，閘極堆疊34是替換閘極堆疊，其形成包括：形成虛擬閘極堆疊，在虛擬閘極堆疊的相對兩側上形成閘極間隔壁，刻蝕虛擬閘極堆疊以在閘極間隔壁之間留下開口，並在所述開口中形成替換閘電介質及替換閘電極。所得的閘極堆疊類似於圖3B所示閘極堆疊，只不過閘電介質44還包括位於閘電極的相對兩側上的一些側壁部分，其中所述側壁部分由閘極堆疊34中的一者中的虛線45示出。
電容器Cvar包括作為頂部電容器板的閘電極46、作為電容器絕緣體的閘電介質44、作為共同底部電容器板的主動區，所述共同底部電容器板由多個電容器共用。對應的電容器在圖3B中被示出為底部電容器Cvar-bottom。接觸插塞36經由矽化物區48電連接到底部電容器板。包括位於矽化物區48正下方且與矽化物區48接觸的部分以及位元元於閘極堆疊34正下方的部分在內的整個主動區32為相同導電類型，其可為p型或n型。因此，整個主動區32為相同導電類型，且充當底部電容器板。另一方面，各頂部電容器板（即，閘電極46）彼此物理地分隔，且經由接觸插塞、通孔、金屬線等被電內連。舉例來說，圖3B示出閘電極46連接到接觸插塞50，接觸插塞50進一步連接到節點22（也參照圖1）。接觸插塞36可連接到接觸插塞52，接觸插塞52連接到節點24（也參照圖1）。因此，多個電容器Cvar-bottom並聯連接以形成去耦電容器20的一部分。
作為實例，圖3B還示出一些層間電介質（Inter-Layer Dielectric，ILD）54、56及58。作為實例，閘極堆疊34、接觸插塞36以及接觸插塞50及52形成在層間電介質54、56及58中。應瞭解，雖然根據一些實施例示出了三層層間電介質，然而可存在兩層層間電介質，例如，當閘電極46的頂表面與接觸插塞36的頂表面處於相同水平高度時。層間電介質54的某些部分位元元於相鄰的閘電極46與接觸插塞36之間。因此，層間電介質54也充當寄生電容器Cvar-side的電容器絕緣體的一部分，寄生電容器Cvar-side為電容器Cvar的一部分。由於從閘電極46至相鄰的接觸插塞36的距離比閘電介質44的厚度大得多，因此電容器Cvar-side的電容小於電容器Cvar-bottom的電容。因此，電容器Cvar-bottom的電容是電容器Cvar的電容的主要貢獻者。
圖3C示出圖3A所示結構的剖視圖。所述剖視圖是從包括圖3A所示線3C-3C的平面獲得。根據本發明的一些實施例，主動區32包括半導體鰭33，半導體鰭33突出而高於淺溝渠隔離區40的頂表面。閘電介質44在半導體鰭33的頂表面及側壁上延伸。閘電極46形成在閘電介質44之上，且具有與半導體鰭33交疊的頂部分以及位元元於半導體鰭33的相對兩側上的側壁部分。因此，電容器Cvar-bottom包括頂部分Cvar-bottom-T及側壁部分Cvar-bottom-S。根據一些實施例，部分Cvar-bottom-T的電容可為電容器Cvar的電容的約90%或更多。
由於電容器Cvar中的電容的主要貢獻者是電容器Cvar-bottom-T，因此可將寬度W3（如圖3A中所示）最大化（前提是不違反設計規則）以增加電容器Cvar的電容。使接觸插塞36的寬度保持為小，以增加每單位面積中閘極堆疊34及接觸插塞36的數目。參照圖3A，根據本發明的一些實施例，閘極堆疊34的寬度W3大於約5 nm，且可處於約5 nm與約40 nm之間的範圍中。接觸插塞36的寬度W4可小於約100 nm，且可處於約10 nm與約100 nm之間的範圍中。此外，閘極堆疊34與其相鄰接觸插塞36之間的距離D1可小於約40 nm，且可處於約10 nm與約20 nm之間的範圍中。
圖3D示出圖3A所示結構的剖視圖。所述剖視圖是從包括圖3A所示線3D-3D的平面獲得。圖3D中示出接觸插塞36中的一者。根據本發明的一些實施例，接觸插塞36具有與主動區32的長度相等或實質上相等的長度，使得接觸插塞36與下方的矽化物區48之間的接觸面積增加以減小接觸電阻。舉例來說，接觸插塞36的長度可介於主動區32的長度的約90%與100%之間。接觸插塞36可在同一晶粒上與形成鰭式場效電晶體的源極/汲極接觸插塞在同一製程中形成。舉例來說，圖6示出與去耦電容器20形成在同一晶粒上的鰭式場效電晶體250的實例。鰭式場效電晶體250具有接觸插塞236。接觸插塞36（圖3A、圖3B、圖3C以及圖3D）可與源極/汲極接觸插塞236在同一製程中形成且具有相同的結構。根據本發明的一些實施例，接觸插塞36包括阻障層36A及位於阻障層36A的底部分之上的金屬區36B。阻障層36A還包括位於金屬區36B的相對兩側上的部分。根據本發明的一些實施例，阻障層36A由氮化鈦、氮化鉭等形成。金屬區36B可由鎢、鈷等形成。
圖4A、圖4B、圖4C以及圖4D示出電容器Cgc的一部分的俯視圖及剖視圖。所示部分是從圖2中的區59獲得。圖4A示出電容器Cgc的俯視圖。根據本發明的一些實施例，連續的淺溝渠隔離區40延伸遍及所示區59。因此，所示區59中沒有主動區，且電容器Cgc中沒有主動區。淺溝渠隔離區40也可為連續延伸到所有電容器Cvar及Cgc中的連續區，如從圖2、圖3A及圖4A可見。電容器Cgc形成在淺溝渠隔離區40上。電容器Cgc包括均在Y方向上具有長度方向的多個細長閘極堆疊134及多個導電條136。導電條136可由金屬形成，且在下文中被稱為金屬條，然而其可由其他導電材料形成。應瞭解，特徵134採用用語「閘極堆疊」是因為特徵134可與電晶體的閘極堆疊同時形成且因此可具有與電晶體的閘極堆疊類似的特徵。然而，閘極堆疊134並非形成在主動區之上，且不執行任何「閘控（gating）」功能。閘極堆疊134及金屬條136可限制於淺溝渠隔離區40正上方的區，而不延伸超出淺溝渠隔離區40的邊緣。
舉例來說，圖6示出與圖3A及圖4A所示電容器Cvar及Cgc形成在同一基底38上及同一裝置晶粒中的電晶體250的立體圖。閘極堆疊134可與電晶體250的閘極234同時形成。此外，圖6示意性地示出與電晶體250的源極/汲極區252連接的源極/汲極接觸插塞236。圖4A中的金屬條136也可與源極/汲極接觸插塞236同時形成。因此，金屬條136可具有與源極/汲極接觸插塞236相同的結構。
在圖4A所示出的所示實例中，在Y方向上，兩個閘極堆疊134（例如，134-1及134-2）的長度方向與在Y方向上延伸的同一直線（圖中未示出）對齊。根據本發明的一些實施例，兩個所示閘極堆疊134可替換為單一個細長閘電極，其實質上延伸遍及區59的寬度W2。根據本發明的其他一些實施例，兩個所示閘極堆疊134可替換為實質上延伸遍及區59的寬度W2的三個或更多個細長閘電極的組合。對齊至同一直線的閘極堆疊134的數目受設計規則影響，而在不違反設計規則的前提下，優選較少閘電極以實現較高的電容。
在所示實例中，在Y方向上，單個金屬條136實質上延伸遍及區59的寬度W2。根據本發明的其他實施例，單個金屬條136由對齊至同一直線的兩個、三個或更多個單獨的金屬條替換。對齊至同一直線的金屬條136的數目受設計規則影響，而在不違反設計規則的前提下，優選較少金屬條以實現較高的電容。
如圖4A中所示，閘極堆疊134與金屬條136交替地佈置。因此，各閘極堆疊134與相鄰的金屬條136形成電容器，且各金屬條136與相鄰的閘極堆疊134形成電容器，所述電容器在圖4A中示出。閘極堆疊134與金屬條136之間的介電材料充當電容器絕緣體。如圖4B中所示，所述介電材料包括層間電介質54。在閘電極的側壁上可形成或可不形成閘極間隔壁（圖中未示出），且當被形成時，閘極間隔壁也為電容器絕緣體的一部分。為將電容器Cgc的電容最大化，電容器絕緣體的厚度需要是小的，此意味著相鄰的閘極堆疊134與金屬條136之間的距離是小的。舉例來說，距離D2（圖4A）可小於約40 nm，且可處於約10 nm與約40 nm之間的範圍中。閘極堆疊134的寬度及金屬條136的寬度也是小的，以增加閘極堆疊134與金屬條136的總數且增加電容器Cgc的電容。根據本發明的一些實施例，閘極堆疊134的寬度W5小於約40 nm，且可處於約5 nm與約20 nm之間的範圍中。金屬條136的寬度W6可小於約40 nm，且可處於約10 nm與約40 nm之間的範圍中。
將電容器Cvar（圖3A）與電容器Cgc（4A）進行比較，由於增加閘極堆疊34的寬度W3及減小閘極堆疊134的寬度W5可使得電容器Cvar及Cgc的電容增加，因此閘極堆疊34（圖3A）的寬度W3大於閘極堆疊134（圖4A）的寬度W5。根據一些實施例，比率W3/W5大於5，且可大於10。另外，接觸插塞36（圖3A）的寬度W4及金屬條136（圖4A）的寬度W6優選為小的，且可被設計為形成技術所容許的最小寬度，以將Cgc的電容最大化。
圖4B示出圖4A所示結構的剖視圖。所述剖視圖是從包括圖4A所示線4B-4B的平面獲得。根據本發明的一些實施例，如圖4B中所示，閘極堆疊134的底表面及金屬條136的底表面接觸淺溝渠隔離區40的頂表面。
閘極堆疊134包括閘電介質144及位於對應閘電介質144之上的閘電極146。根據本發明的一些實施例，各閘電介質144包括高介電常數介電層。根據本發明的一些實施例，閘電極146由多晶矽或非晶矽形成。當由多晶矽或非晶矽形成時，閘電極146可在多晶矽或非晶矽的頂部上包括矽化物區（圖中未示出）。根據替代實施例，閘電極146是替換閘電極，其可包括但不限於金屬來形成。閘電極146可包括TiN、TaN、TiAl、鈷、鋁以及其組合物。閘電極146可與閘電極246（圖6）及閘電極46（圖4A）中的任一者或兩者同時形成。
如圖4B中所示，作為實例，閘極堆疊134、金屬條136以及接觸插塞150及152形成在層間電介質54、56及58中。層間電介質54的一些部分位元元於相鄰的閘電極146與金屬條136之間。因此，層間電介質54也充當電容器Cgc的電容器絕緣體的至少一部分。
圖4B還示出閘電極146連接到接觸插塞150，接觸插塞150進一步連接到節點22（也參照圖1）。金屬條136可連接到接觸插塞152，接觸插塞152連接到節點24（也參照圖1）。因此，多個電容器被並聯連接以形成電容器Cgc，電容器Cgc是去耦電容器20的一部分。
圖4C示出圖4A所示結構的剖視圖。所述剖視圖是從包括圖4A所示線4C-4C的平面獲得。閘電介質144位於淺溝渠隔離區40正上方且接觸淺溝渠隔離區40。閘電極146的一部分也與閘電介質144的底部分交疊。根據一些實施例，閘電介質144包括位於閘電極146的相對兩側上的側壁部分（被示出為虛線區145）。根據其他實施例，閘電介質144不包括虛線區145。
將圖4C與圖3C及圖2組合，應瞭解，上面形成有電容器Cgc的淺溝渠隔離區40可為一直延伸到電容器Cvar的區中且一直延伸到主動區32的邊緣的連續淺溝渠隔離區（如圖3C中所示）。
圖4D示出圖4A所示結構的剖視圖。所述剖視圖是從包括圖4A所示線4D-4D的平面獲得。圖4D中示出金屬條136。根據本發明的一些實施例，金屬條136具有等於或者實質上等於但略小於對應Cgc區的寬度W2（例如，大於寬度W2的約90%且小於寬度W2的100%）的長度，以便使電容最大化。金屬條136可與形成鰭式場效電晶體250的源極/汲極接觸插塞236（圖6）在同一製程中形成。因此，金屬條136可具有與源極/汲極接觸插塞236相同的結構。根據本發明的一些實施例，金屬條136包括阻障層136A及位於阻障層136A的底部分之上的金屬區136B。
根據本發明的一些實施例，如圖2中所示，僅存在一行（行1）電容器Cvar及Cgc。根據替代實施例，存在多行（包括行1及行2以及可能更多）電容器Cvar及Cgc。使用虛線框標記出第二行（行2），以表明其可被形成或可不被形成。各個行均可複製第一行。電容器Cvar及Cgc可被配置為陣列。根據本發明的一些實施例，一列電容器可全部為電容器Cvar或全部為電容器Cgc。此種設計易於進行佈置。
圖5示出根據替代實施例的去耦電容器20。這些實施例類似於圖2所示實施例，只不過行2並非是行1的複製項。而是，行2的電容器相對於行1的電容器在Y方向上移位。
本發明的實施例具有一些有利特徵。由於變容器Cvar中主動區的密度是高的，因此淺溝渠隔離區形成在變容器Cvar的附近，以減小主動區的整體密度。這些隔離部的晶片區域可用於形成電容器Cgc，使得這些區域不被浪費。因此，對應的去耦電容器是混合式電容器。由於混合式電容器是與電晶體及其接觸插塞共用形成製程而形成，因此製造成本不會增加。此外，混合式去耦電容器位於半導體基底的表面處。上覆金屬層未被使用，且因此仍可用於形成更多的電容器，例如金屬-氧化物-金屬（Metal-Oxide-Metal，MOM）電容器，所述電容器可與混合式去耦電容器並聯連接以進一步增加所得的去耦電容器的電容。
根據本發明的一些實施例，一種裝置包括第一電容器及並聯連接到所述第一電容器的第二電容器。所述第一電容器包括半導體區及第一多個閘極堆疊。所述第一多個閘極堆疊包括：多個閘電介質，位於所述半導體區之上且接觸所述半導體區；以及多個閘電極，位於所述多個閘電介質之上。所述第二電容器包括：隔離區；第二多個閘極堆疊，位於所述隔離區之上；以及多個金屬條，位於所述隔離區之上且平行於所述第二多個閘極堆疊。所述第二多個閘極堆疊與所述多個金屬條交替地佈置。在一實施例中，所述多個閘電極被電連接在一起，所述第二多個閘極堆疊被電連接在一起，且所述多個金屬條被電連接在一起。在一實施例中，所述隔離區連續地延伸到所述半導體區的邊緣。在一實施例中，所述半導體區包括半導體鰭，且所述第一多個閘極堆疊形成在所述半導體鰭的頂表面及側壁上。在一實施例中，所述第二多個閘極堆疊及所述多個金屬條被限制在所述隔離區正上方的區中。在一實施例中，所述裝置進一步包括電晶體，所述電晶體包括閘極堆疊，其中所述電晶體與所述第一電容器及所述第二電容器形成在同一半導體基底上，其中所述第一多個閘極堆疊及所述第二多個閘極堆疊具有與所述電晶體的所述閘極堆疊相同的結構。在一實施例中，所述裝置進一步包括：第一多個電容器，具有等同的結構且彼此並聯連接，其中所述第一電容器包括在所述第一多個電容器中；以及第二多個電容器，彼此並聯連接且並聯連接到所述第一多個電容器，其中所述第二電容器包括在所述第二多個電容器中，其中所述第二多個電容器具有等同的結構。在一實施例中，所述第一多個電容器與所述第二多個電容器交替地配置在一行中。在一實施例中，所述半導體區具有與列方向平行的長度方向，所述列方向垂直於所述行的行方向。在一實施例中，各所述第一多個電容器佔據具有第一寬度的晶片區域，且各所述第二多個電容器佔據具有第二寬度的晶片區域，所述第二寬度小於所述第一寬度。在一實施例中，所述隔離區中不含主動區。
根據本發明的一些實施例，一種裝置包括：半導體基底；淺溝渠隔離區，延伸到所述半導體基底中，其中所述淺溝渠隔離區包括第一部分及連續地連接到所述第一部分的第二部分；變容器，包括：主動區，由所述淺溝渠隔離區的所述第一部分包圍，其中所述主動區充當所述變容器的底部電容器板；多個閘電介質，位於所述主動區之上且充當所述變容器的電容器絕緣體；以及多個閘電極，位於所述多個閘電介質之上且充當所述變容器的頂部電容器板；以及電容器，包括第一多個導電條及第二多個導電條，所述第一多個導電條及所述第二多個導電條與所述淺溝渠隔離區的所述第二部分交疊，其中所述第一多個導電條與所述第二多個導電條被交替地佈置，且其中所述電容器並聯連接到所述變容器。在一實施例中，所述多個閘電極與所述第一多個導電條是由相同的材料形成且具有相同的結構。在一實施例中，所述變容器進一步包括與所述多個閘電極交替地配置的多個細長接觸插塞，其中所述多個細長接觸插塞與所述第二多個導電條是由相同的材料形成且具有相同的結構。在一實施例中，所述裝置進一步包括：多個變容器，具有與所述變容器等同的結構；以及多個電容器，具有與所述電容器等同的結構，其中所述淺溝渠隔離區連續地延伸到所述多個變容器及所述多個電容器中，且其中所述多個變容器與所述多個電容器交替地配置在一行中。在一實施例中，所述多個閘電極及所述第一多個導電條是由多晶矽或非晶矽形成。在一實施例中，所述多個閘電極及所述第一多個導電條是由金屬形成，且各所述多個閘電介質包括底部分及側部分，所述側部分位元元於所述底部分之上並連接到所述底部分的相對兩端。
根據本發明的一些實施例，一種裝置包括：半導體基底；以及隔離區，延伸到所述半導體基底中；第一多個電容器，具有相同的第一結構，所述第一多個電容器包括變容器，其中所述變容器的主動區由所述隔離區包圍；以及第二多個電容器，具有相同的第二結構，所述第二多個電容器是由第一導電條及第二導電條形成，所述第一導電條及所述第二導電條與所述隔離區交疊及接觸，其中所述第一導電條及所述第二導電條充當所述第二多個電容器的相對的電容器板，且所述第二多個電容器中的每一者配置在所述第一多個電容器中的兩者之間。在一實施例中，所述第一多個電容器並聯連接到所述第二多個電容器。在一實施例中，所述第一導電條包括多晶矽或非晶矽。
以上內容概述了若干實施例的特徵以使所屬領域中的技術人員可更好地理解本發明的各方面。所屬領域中的技術人員應瞭解，他們可易於使用本發明作為基礎來設計或修改其他製程及結構以施行本文所介紹實施例的相同目的及/或實現本文所介紹實施例的相同優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的條件下，他們可對本文作出各種改變、替代、及變更。
20‧‧‧去耦電容器
22、24‧‧‧節點
30‧‧‧區
32‧‧‧主動區
33‧‧‧半導體鰭
34、134、134-1、134-2‧‧‧閘極堆疊
36、50、52、150、152‧‧‧接觸插塞
36A、136A‧‧‧阻障層
36B、136B‧‧‧金屬區
38‧‧‧半導體基底
40‧‧‧淺溝渠隔離區
41‧‧‧水平高度
44、144‧‧‧閘電介質
45、145‧‧‧閘電介質的側壁部分
46、146、246‧‧‧閘電極
48‧‧‧矽化物區
54、56、58‧‧‧層間電介質
59‧‧‧區
136‧‧‧導電條
234‧‧‧閘極
236‧‧‧源極/汲極接觸插塞
250‧‧‧鰭式場效電晶體
252‧‧‧源極/汲極區
Cgc、Cgc-1、Cgc-2、…、Cgc-n、Cgc-(n+1)、Cvar、Cvar-1、Cvar-2、…、Cvar-n、Cvar-(n+1)‧‧‧電容器
Cvar-bottom‧‧‧底部電容器
Cvar-bottom-S‧‧‧側壁部分
Cvar-bottom-T‧‧‧頂部分
Cvar-side‧‧‧寄生電容器
D1、D2‧‧‧距離
L‧‧‧長度
W1、W2、W3、W4、W5、W6‧‧‧寬度
X、Y‧‧‧方向
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各方面。應注意，根據業內標準慣例，各種特徵並非是按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出根據一些實施例的混合式去耦電容器的示意圖。 圖2示出根據一些實施例的混合式去耦電容器的示意性佈局。 圖3A、圖3B、圖3C以及圖3D示出根據一些實施例的混合式去耦電容器中的變容器的俯視圖及剖視圖。 圖4A、圖4B、圖4C以及圖4D示出根據一些實施例的混合式去耦電容器中的梳狀電容器的俯視圖及剖視圖。 圖5示出根據一些實施例的混合式去耦電容器的示意性佈局。 圖6示出根據一些實施例與混合式去耦電容器同時形成的鰭式場效電晶體（Fin Field-Effect Transistor，FinFET）。

Claims (1)

  1. 一種半導體裝置，包括： 第一電容器，包括： 半導體區；以及 第一多個閘極堆疊，包括： 多個閘電介質，位於所述半導體區之上且接觸所述半導體區；以及 多個閘電極，位於所述多個閘電介質之上；以及 第二電容器，並聯連接到所述第一電容器，所述第二電容器包括： 隔離區； 第二多個閘極堆疊，位於所述隔離區之上；以及 多個導電條，位於所述隔離區之上且平行於所述第二多個閘極堆疊，其中所述第二多個閘極堆疊與所述多個導電條交替地佈置。
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