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CN115206975A - 半导体器件和形成电容器结构的方法 - Google Patents

半导体器件和形成电容器结构的方法 Download PDF

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CN115206975A
CN115206975A CN202210336965.2A CN202210336965A CN115206975A CN 115206975 A CN115206975 A CN 115206975A CN 202210336965 A CN202210336965 A CN 202210336965A CN 115206975 A CN115206975 A CN 115206975A
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CN
China
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gate
electrodes
capacitor
dielectric layer
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林孟汉
杨世海
徐志安
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Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及半导体器件和形成电容器结构的方法。半导体器件包括衬底之上的第一器件，第一器件包括栅极堆叠，栅极堆叠包括栅极电极材料；位于衬底中、与栅极堆叠相邻的源极/漏极区域；围绕栅极堆叠的第一隔离区域；位于栅极堆叠之上并与栅极堆叠接触的栅极接触件，栅极接触件包括栅极接触件材料；以及围绕栅极接触件的第二隔离区域；以及位于衬底之上的第二器件，第二器件包括第一并联电容器，第一并联电容器包括第一电极，第一电极包括栅极电极材料，第一隔离区域将第一电极分隔开；以及位于第一并联电容器之上的第二并联电容器，第二并联电容器包括连接到第一电极的第二电极，第二电极包括栅极接触件材料，相邻的第二电极被第二隔离区域分隔开。

Description

半导体器件和形成电容器结构的方法
技术领域
本公开总体涉及半导体器件和形成电容器结构的方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序地沉积绝缘或电介质层、导电层、和半导体材料层，并且使用光刻对各种材料层进行图案化，以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸，来连续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：第一电介质层，位于半导体衬底之上；第二电介质层，位于所述第一电介质层之上；晶体管，位于所述半导体衬底的第一区域之上，其中，所述晶体管包括：栅极堆叠，位于所述第一电介质层中，其中，所述栅极堆叠包括栅极电介质材料的层和栅极电极材料的层；以及栅极接触件，位于所述第二电介质层中，其中，所述栅极接触件连接到所述栅极堆叠，其中，所述栅极接触件包括栅极接触件材料；以及电容器结构，位于所述半导体衬底的第二区域之上，其中，所述电容器结构包括：第一电极和第二电极，位于所述第一电介质层中，其中，所述第一电极和所述第二电极包括所述栅极电极材料；多个第一电极接触件，位于所述第二电介质层中，其中，所述第一电极接触件位于所述第一电极之上并连接到所述第一电极，其中，所述第一电极接触件包括所述栅极接触件材料；以及多个第二电极接触件，位于所述第二电介质层中，其中，所述第二电极接触件位于所述第二电极之上并连接到所述第二电极，其中，所述第二电极接触件包括所述栅极接触件材料，其中，所述第一电极上的每个第一电极接触件与所述第二电极上的至少一个相应第二电极接触件相邻。
根据本公开的另一实施例，提供了一种半导体器件，包括：衬底；第一器件，位于所述衬底之上，其中，所述第一器件包括：栅极堆叠，包括栅极电极材料；源极/漏极区域，位于所述衬底中、与所述栅极堆叠相邻；第一隔离区域，围绕所述栅极堆叠；栅极接触件，位于所述栅极堆叠之上并与所述栅极堆叠接触，其中，所述栅极接触件包括栅极接触件材料；以及第二隔离区域，围绕所述栅极接触件；以及第二器件，位于所述衬底之上，其中，所述第二器件包括：第一并联电容器，包括第一电极，其中，所述第一电极包括所述栅极电极材料，其中，所述第一隔离区域将所述第一电极分隔开；以及第二并联电容器，位于所述第一并联电容器之上，其中，所述第二并联电容器包括连接到所述第一电极的第二电极，其中，所述第二电极包括所述栅极接触件材料，其中，相邻的第二电极被所述第二隔离区域分隔开。
根据本公开的另一实施例，提供了一种形成电容器结构的方法，所述方法包括：在半导体衬底之上沉积虚设栅极材料；对所述虚设栅极材料进行图案化以形成虚设电极；沿着所述虚设电极的侧壁形成间隔件；在所述虚设电极之上和所述虚设电极之间沉积隔离材料；去除所述虚设栅极材料以形成凹部；在所述凹部中沉积栅极电介质材料；以及形成所述电容器结构的第一电极，包括在所述凹部内的所述栅极电介质材料上沉积栅极电极材料。
附图说明
在结合附图阅读时，可以通过下面的具体描述来最佳地理解本公开的各方面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。
图1以三维视图示出了根据一些实施例的FinFET结构的示例。
图2、图3、图4、图5、图6、图7、图8、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图11E、图11F、图12A、图12B、图12C、图12D、图13、图14A、图14B、图14C、图14D、图15、图16A、图16B、图16C、图16D、图17、图18A、图18B、图18C、图18D、图18E、图19A、图19B、图19C、图19D、图20、图21A、图21B、图21C、图21D、图22A、图22B、图23、图24A、图24B、图25、图26A和图26B是根据一些实施例的电容器结构和FinFET结构的制造中的中间阶段的各种视图。
图27以三维视图示出了根据一些实施例的电容器结构的示例。
图28以三维视图示出了根据一些实施例的叉指型电容器结构的示例。
图29和图30是根据一些实施例的叉指型电容器结构的制造中的中间阶段的平面图。
图31A和图31B是根据一些实施例的电容器结构和平面晶体管结构的制造中的中间阶段的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，下面的说明中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。除了附图中所示朝向之外，这些空间相关术语还旨在涵盖器件在使用或操作中的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可类似地进行相应解释。
各种实施例描述了用于形成电容器结构的工艺。电容器结构例如可以是金属-绝缘体-金属(MIM)电容器、金属-氧化物-金属(MOM)电容器、指状金属-氧化物-金属(FMOM)电容器等。本文所述的电容器结构包括底部电极，该底部电极与晶体管的栅极电极同时形成，并使用与形成晶体管的栅极电极相同的工艺形成。以此方式，可以形成电容器结构的附加电极，以增加电容而无需附加的处理步骤。可以形成与底部电极的接触件，其也提供附加电容。电极接触件可以与晶体管的栅极接触件和/或源极/漏极接触件同时形成，并且使用与形成晶体管的栅极接触件和/或源极/漏极接触件相同的工艺形成。以此方式，可以增加电容器结构的电容而无需附加的处理步骤。本文所述的技术可以包括适用于形成n型晶体管和/或p型晶体管的工艺，并且可以适用于不同种类的晶体管。
图1至图27是根据一些实施例的电容器结构120(参见图26A-图26B)和鳍式场效应晶体管(FinFET)结构119(参见图21C-图21D)的制造中的中间阶段的各种视图。在一些实施例中，电容器结构120和FinFET结构119同时形成在同一衬底50上，并且使用至少一些相同的工艺步骤来形成。在一些实施例中，电容器结构120和FinFET结构119完全使用相同的工艺步骤来形成。以此方式，可以在不使用附加的工艺步骤或掩模的情况下形成电容器结构120，这可以降低器件的制造成本。
本文讨论的一些实施例是在使用后栅极工艺形成的晶体管(例如，FinFET或平面FET)的背景下讨论的。在其他实施例中，可以使用先栅极工艺(gate-first process)。此外，一些实施例考虑在其他器件中使用的各方面，例如，该其他器件是纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(NSFET)等。
首先转向图1，以三维视图示出了根据一些实施例的FinFET的示例。图1中所示的FinFET是一个示例结构，该示例结构用作随后对在制造FinFET结构119(参见图21C-图21D)中使用的工艺步骤进行讨论的参考。图1中所示的FinFET包括在衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52从相邻隔离区域56(例如，浅沟槽隔离(STI)区域56)之间突出得高于相邻隔离区域56。虽然隔离区域56被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以用于仅指代半导体衬底，或者可以用于指代包括隔离区域的半导体衬底。此外，虽然鳍52被示出为与衬底50是单一连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍52指的是在相邻隔离区域56之间延伸的部分。
栅极电介质层92沿着鳍52的侧壁以及在鳍52的顶表面之上，栅极电极层94在栅极电介质层92之上。源极/漏极区域82被设置在鳍52的关于栅极电介质层92和栅极电极层94的相反侧。图1还示出了在后面的附图中使用的参考截面。截面C-C沿着栅极电极层94的纵轴，并且在例如垂直于FinFET的源极/漏极区域82之间的电流流动方向的方向上。截面D-D垂直于截面C-C并且沿着鳍52的纵轴，并且在例如FinFET的源极/漏极区域82之间的电流流动的方向上。截面E-E平行于截面C-C，并且延伸穿过FinFET的源极/漏极区域82。为了清楚起见，后续附图引用这些参考截面。
图2至图7是根据一些实施例的电容器结构120和FinFET结构119的制造中的中间阶段的各种视图。图2、图3、图4、图6和图7示出了沿着图1中所示的参考截面C-C的晶体管区域50X，但是有多个鳍/FinFET，并示出了电容器区域50C。图5示出了电容器区域50C和晶体管区域50X的平面图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，衬底可以是掺杂的(例如，掺杂有p型掺杂剂或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化物(buried oxide，BOX)层或氧化硅层等。绝缘体层设置在衬底上，该衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟等；或前述项的组合。
根据一些实施例，衬底50被示为具有电容器区域50C和晶体管区域50X。电容器区域50C是其中形成一个或多个电容器结构120的区域，晶体管区域50X是其中形成一个或多个晶体管(例如FinFET结构119)的区域。图中示出了单个电容器区域50C和单个晶体管区域50X，但是衬底可以具有任何合适数量的任何合适尺寸的电容器区域50C或晶体管区域50X。除了电容器之外的其他类型的器件或结构也可以形成在电容器区域50C中，并且除了晶体管之外的其他类型的器件或结构也可以形成在晶体管区域50X中。电容器区域50C可以与晶体管区域50X实体分离(如分隔符51所示)，可以在电容器区域50C和晶体管区域50X之间设置任意数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。此外，晶体管区域50X可以包括用于形成n型器件的n型区域、用于形成p型器件的p型区域、或n型区域和p型区域两者。晶体管区域50X的n型区域和p型区域在本文中可以称为“类型区域”。
根据一些实施例，在图3中，鳍52形成在晶体管区域50X中的衬底50中。鳍52是半导体条带。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或前述项的组合。蚀刻可以是各向异性的。在一些实施例中，该蚀刻还蚀刻电容器区域50C中的衬底50，如图3中所示。
可以通过任何合适的方法来图案化鳍52。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化鳍52。通常，双重图案化或多重图案化工艺将光刻和自对准工艺结合起来，从而允许创建的图案所具有的间距例如比使用单一直接光刻工艺能够获得的间距更小。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺来图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。在一些实施例中，掩模(或其他层)可以保留在鳍52上。
根据一些实施例，在图4中，绝缘材料54形成在衬底50之上以及晶体管区域50X中的相邻鳍52之间。绝缘材料54可以是氧化物(例如，氧化硅)、氮化物等、或前述项的组合，并且可以通过以下方式来形成：高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转换成另一种材料、例如氧化物)等、或前述项的组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成了绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料54被形成为使得多余的绝缘材料54覆盖鳍52。尽管绝缘材料54被示出为单个层，但一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬里(未示出)。此后，可以在衬里之上形成如上面讨论的填充材料。
仍然参考图4，可以对绝缘材料54应用去除工艺，以去除鳍52之上的多余的绝缘材料54。在一些实施例中，可以采用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、前述项的组合等。平坦化工艺使鳍52暴露，使得在平坦化工艺完成之后，鳍52和绝缘材料54的顶表面是齐平的。在掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成之后，掩模或鳍52的顶表面分别与绝缘材料54的顶表面齐平。如图4中所示，在执行平坦化工艺之后，电容器区域50C和晶体管区域50X中的绝缘材料54的顶表面可以大致齐平。
根据一些实施例，在图5和图6中，绝缘材料54被凹陷以形成浅沟槽隔离(STI)区域56。图5示出了电容器区域50C和晶体管区域50X的平面图。图6示出了穿过图5中所示的参考截面C-C的截面图。绝缘材料54被凹陷为使得晶体管区域50X中的鳍52的上部从相邻STI区域56之间突出。此外，STI区域56的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或前述项的组合。STI区域56的顶表面可以通过合适的蚀刻而形成为平坦的、凸的、和/或凹的。STI区域56可以使用可接受的蚀刻工艺进行凹陷，例如，对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比蚀刻鳍52的材料更快的速率来蚀刻绝缘材料54的材料)。例如，可以使用利用稀氢氟酸(dHF)的氧化物去除工艺，但是其他工艺也是可能的。
关于图2至图6所描述的工艺仅是晶体管区域50X中的鳍52可以如何形成的一个示例。在一些实施例中，鳍52可以通过外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层来蚀刻沟槽以使下面的衬底50暴露。可以在沟槽中外延生长同质外延结构，并且电介质层可以被凹陷为使得同质外延结构相比于电介质层突出以形成鳍。此外，在一些实施例中，异质外延结构可以用于鳍52。例如，图6中的鳍52可以被凹陷，并且可以在经凹陷的鳍52之上外延生长与鳍52不同的材料。在这样的实施例中，鳍52包括经凹陷的材料，以及设置在经凹陷的材料之上的外延生长材料。在更进一步的实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层来蚀刻沟槽。然后可以使用与衬底50不同的材料而在沟槽中外延生长异质外延结构，并且电介质层可以被凹陷为使得异质外延结构相比于电介质层突出以形成鳍52。在外延生长同质外延或异质外延结构的一些实施例中，可以在生长期间原位掺杂外延生长材料，这可以避免先前和随后的注入，但是原位和注入掺杂可以一起使用。
此外，在晶体管区域50X的n型区域中外延生长与晶体管区域50X的p型区域中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中，x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、或II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、或磷化镓等。
此外，在图6中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，P阱可以形成在晶体管区域50X的n型区域中，N阱可以形成在晶体管区域50X的p型区域中。在一些实施例中，P阱或N阱形成在晶体管区域50X的n型区域和p型区域两者中。在一些实施例中，P阱和/或N阱可以形成在电容器区域50C中。
在具有不同阱类型的实施例中，晶体管区域50X的n型区域和p型区域的不同注入步骤可以使用光致抗蚀剂和/或其他掩模(未示出)来实现。例如，可以在n型区域中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露晶体管区域50X的p型区域。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域中。n型杂质可以是以等于或小于1018cm-3(例如，在约1016cm-3至约1018cm-3之间)的浓度注入到该区域中的磷、砷、或锑等。在注入之后，去除光致抗蚀剂，例如，通过可接受的灰化工艺来去除光致抗蚀剂。
在p型区域的注入之后，在p型区域中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露晶体管区域50X的n型区域。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就可以在n型区域中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域中。p型杂质可以是以等于或小于1018cm-3(例如，在约1016cm-3至约1018cm-3之间)的浓度注入到该区域中的硼、氟化硼、或铟等。在注入之后，去除光致抗蚀剂，例如，通过可接受的灰化工艺来去除光致抗蚀剂。
在对n型区域和p型区域的注入之后，可以执行退火，以修复注入损伤并激活所注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入，但是原位和注入掺杂可以一起使用。
根据一些实施例，在图7中，虚设电介质层60形成在晶体管区域50X中的鳍52上。图7沿着与图6相同的截面C-C图示。虚设电介质层60可以是例如氧化硅、氮化硅、或前述项的组合等，虚设电介质层60可以根据可接受的技术来沉积或热生长。虚设栅极层62形成在电容器区域50C和晶体管区域50X之上，包括形成在虚设电介质层60之上。在一些实施例中，然后在虚设栅极层62之上形成掩模层64。虚设栅极层62可以被沉积，然后被平坦化，例如通过CMP等被平坦化。然后可以在虚设栅极层62之上沉积掩模层64。虚设栅极层62可以是导电或非导电材料，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层62可以通过物理汽相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层62可以由其他材料制成，这些其他材料相比于对隔离区域(例如，STI区域56和/或虚设电介质层60)的蚀刻具有高蚀刻选择性。例如，掩模层64可以包括一层或多层的氮化硅、氮氧化硅等。在该示例中，跨电容器区域50C和晶体管区域50X形成单个虚设栅极层62和单个掩模层64。应注意，仅出于说明的目的而将虚设电介质层60示出为仅覆盖鳍52。在一些实施例中，虚设电介质层60可以被沉积为使得虚设电介质层60覆盖STI区域56，从而在STI区域56之上并且在虚设栅极层62和STI区域56之间延伸。
图8至图27示出了制造实施例器件的各种附加步骤。晶体管区域50X中所示的结构可以适用于n型区域和p型区域两者。晶体管区域50X的n型区域和p型区域的结构的差异(如果存在的话)在每幅图所附的文本中进行描述。
图8至图21D示出了电容器区域50C和/或晶体管区域50X中的特征的平面图或截面图。图8、图13、图15和图17是电容器区域50C和晶体管区域50X的平面图，其中，在电容器区域50C中图示了截面A-A和B-B，在晶体管区域50X中图示了截面C-C和D-D。截面C-C和D-D对应于图1中所示的截面C-C和D-D。截面A-A平行于截面C-C，截面B-B平行于截面D-D，并且截面A-A和截面C-C垂直于截面B-B和D-D。截面A-A可以与截面C-C对齐或不对齐，截面B-B可以与截面D-D对齐或不对齐。
图9A、图10A、图11A、图12A、图14A、图16A、图18A、图19A和图21A是电容器区域50C沿着截面A-A(例如，如图8中所示)的截面图。图9B、图10B、图11B、图12B、图14B、图16B、图18B、图19B和图21B是电容器区域50C沿着截面B-B的截面图。图9C、图10C、图11C、图12C、图14C、图16C、图18C和图19C是晶体管区域50X沿着截面C-C的截面图。图9D、图10D、图11D、图12D、图14D、图16D、图18D和图19D是晶体管区域50X沿着截面D-D的截面图。
根据一些实施例，在图8和图9A-图9D中，掩模层64被图案化以形成掩模74，并且虚设栅极层62被图案化以形成虚设栅极72。如前所述，图8示出了平面图，图9A-图9D示出了相应的截面图。可以使用可接受的光刻和蚀刻技术对掩模层64(参见图7)进行图案化以形成掩模74。然后可以将掩模74的图案转移到虚设栅极层62以形成虚设栅极72。在一些实施例(未示出)中，还可以通过可接受的蚀刻技术将掩模74的图案转移到虚设电介质层60，以形成虚设栅极72。虚设栅极72在电容器区域50C中的STI区域56之上延伸，并且覆盖晶体管区域50X中的鳍52的相应沟道区域58。可以使用掩模74的图案将每个虚设栅极72与相邻的虚设栅极72实体分离。
在一些实施例中，电容器区域50C中的虚设栅极72被图案化以形成与电容器结构的两个底部电极相对应的两个分离结构。例如，图8和图9A-图9B中所示的虚设栅极72已被图案化以形成第一虚设底部电极95A’和第二虚设底部电极95B’。第一虚设底部电极95A’和第二虚设底部电极95B’随后会被处理以形成电容器结构120(参见图26A-图26B和图27)的第一底部电极95A和第二底部电极95B(参见图17和图18A-图18B)。
在一些实施例中，晶体管区域50X中的虚设栅极72的纵向基本上垂直于相应鳍52的纵向，如图8和图9C-图9D中所示。图8和图9A-图9B还示出了电容器区域50C中的虚设栅极72(例如，虚设底部电极95A’和95B’)的纵向平行于晶体管区域50X中的虚设栅极72的纵向。在其他实施例中，电容器区域50C中的虚设栅极72的纵向垂直于晶体管区域50X中的虚设栅极72的纵向。在一些实施例中，电容器区域50C中的虚设栅极72可以包括平行部分和垂直部分两者，或者可以包括既不平行也不垂直于晶体管区域50X中的虚设栅极72的纵向的部分(例如，圆形、倾斜、不规则等)。
图8和图9A-图9B中所示的第一虚设底部电极95A’和第二虚设底部电极95B’被示出为示例，在其他实施例中，虚设底部电极95A’和95B’可以具有与图中所示不同的尺寸、不同的形状或不同的布置。作为非限制性示例，在其他实施例中，虚设底部电极95A’和95B’可以包括多于两个电极、“L形”电极或叉指型“指状物”的布置。下面针对图28-图30描述了叉指型电容器结构130的示例，但是其他形状或布置也是可能的。
根据一些实施例，在图10A-图10D中，栅极密封间隔件80和栅极间隔件86形成在电容器区域50C和晶体管区域50X中。栅极密封间隔件80形成在虚设栅极72、掩模74和/或鳍52的暴露表面上。例如，可以通过执行热氧化或沉积然后进行各向异性蚀刻来形成栅极密封间隔件80。栅极密封间隔件80可以由氧化硅、氮化硅、或氮氧化硅等形成。
在形成栅极密封间隔件80之后，可以在晶体管区域50X中执行轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在晶体管区域50X包括不同器件类型的实施例中，可以使用与以上针对图6讨论的注入类似的技术来执行注入。例如，可以在晶体管区域50X的n型区域之上形成掩模、例如光致抗蚀剂，同时暴露晶体管区域50X的p型区域，适当类型(例如，p型)的杂质可以被注入到p型区域中的暴露的鳍52中。然后可以去除掩模。随后，可以在p型区域之上形成掩模、例如光致抗蚀剂，同时使n型区域暴露，适当类型(例如，n型)的杂质可以被注入到n型区域中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，p型杂质可以是前面讨论的任何p型杂质。轻掺杂源极/漏极区域的杂质浓度可以为约1015cm-3至约1019cm-3。可以使用退火来修复注入损伤并激活所注入的杂质。在一些实施例中，杂质也被注入到电容器区域50C中。
根据一些实施例，仍然参考图10A-图10D，栅极间隔件86沿着虚设栅极72和掩模74的侧壁形成在栅极密封间隔件80上。例如，可以通过共形沉积绝缘材料并随后各向异性地蚀刻绝缘材料来形成栅极间隔件86。栅极间隔件86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、或前述项的组合等。栅极间隔件86可以由一层绝缘材料或由多层各种绝缘材料形成。
应注意，上述公开内容一般性地描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用更少或附加的间隔件，或者可以使用不同顺序的步骤(例如，在形成可以产生“L形”栅极密封间隔件的栅极间隔件86之前可以不蚀刻栅极密封间隔件80，可以形成和去除其间隔件或层等)。此外，n型器件和p型器件可以使用不同的结构和步骤来形成。例如，n型器件的LDD区域可以在形成栅极密封间隔件80之前形成，而p型器件的LDD区域可以在形成栅极密封间隔件80之后形成。
根据一些实施例，在图11A-图11D中，外延源极/漏极区域82形成在晶体管区域50X中的鳍52中。外延源极/漏极区域82形成在鳍52中，使得晶体管区域50X中的每个虚设栅极72设置在相应相邻的一对外延源极/漏极区域82之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52中，并且还可以穿透鳍52。在一些实施例中，栅极间隔件86被用于将外延源极/漏极区域82与虚设栅极72分隔开适当的横向距离，使得外延源极/漏极区域82不会使所得FinFET的随后形成的栅极短路。外延源极/漏极区域82的材料可以选择为在相应的沟道区域58中施加应力，从而改进性能。
晶体管区域50X的n型区域中的外延源极/漏极区域82可以例如通过以下方式来形成：掩蔽晶体管区域50X的p型区域，并蚀刻n型区域中的鳍52的源极/漏极区域以在鳍52中形成凹部。然后，在凹部中外延生长n型区域中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如，适合于n型FinFET的材料。例如，如果鳍52是硅，则n型区域中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，例如，硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
p型区域中的外延源极/漏极区域82可以通过以下方式来形成：掩蔽n型区域，并蚀刻p型区域中的鳍52的源极/漏极区域以在鳍52中形成凹部。然后，在凹部中外延生长p型区域中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如，适合于p型FinFET的材料。例如，如果鳍52是硅，则p型区域中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应力的材料，例如，硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
可以用掺杂剂注入外延源极/漏极区域82和/或鳍52以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3之间。用于源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间被原位掺杂。
作为用于在晶体管区域50X的n型区域和/或p型区域中形成外延源极/漏极区域82的外延工艺的结果，外延源极/漏极区域82的上表面具有小平面，这些小平面横向地向外扩展超过鳍52的侧壁。这在图11E和图11F中示出，其示出了沿着图1中所示的截面E-E的示例截面图。在一些实施例中，这些小平面使得相同FinFET的相邻源极/漏极区域82合并，如图11E中所示。在其他实施例中，在外延工艺完成之后，相邻的源极/漏极区域82保持分离，如图11F中所示。在图11E和图11F中所示的实施例中，在晶体管区域50X中的栅极间隔件86形成为覆盖鳍52的侧壁的STI区域56上方延伸的部分，从而阻止外延生长。在一些其他实施例中，在晶体管区域50X中，可以调整用于形成栅极间隔件86的间隔件蚀刻以去除间隔件材料，从而允许外延生长区域延伸到的STI区域56的表面。
根据一些实施例，在图12A-图12D中，第一层间电介质(ILD)88被沉积在图11A-图11D中所示的结构之上。第一ILD 88可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、或未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87被设置在第一ILD 88与掩模74、栅极间隔件86和外延源极/漏极区域82之间。CESL 87可以包括电介质材料(例如，氮化硅、氧化硅、氮氧化硅等)，其具有低于上覆的第一ILD 88的材料的蚀刻速率。
根据一些实施例，在图13和图14A-图14D中，可以执行平坦化工艺、例如CMP，以使第一ILD 88的顶表面与虚设栅极72或掩模74的顶表面齐平。图13示出了平面图，图14A-图14D示出了相应的截面图。为了清楚起见，图13中未示出栅极密封间隔件80和CESL 87。平坦化工艺还可以去除虚设栅极72上的掩模74、以及栅极密封间隔件80和栅极间隔件86的沿着掩模74的侧壁的一些部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔件80、栅极间隔件86以及第一ILD 88的顶表面是齐平的。因此，虚设栅极72的顶表面通过第一ILD 88而被暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74的顶表面齐平。
根据一些实施例，在图15和图16A-图16D中，在一个或多个蚀刻步骤中去除虚设栅极72和掩模74(如果存在的话)，从而形成凹部90。图15示出了平面图，图16A-图16D示出了相应的截面图。为了清楚起见，图15中未示出栅极密封间隔件80和CESL 87。还可以去除虚设电介质层60的位于凹部90中的一些部分。在一些实施例中，仅去除虚设栅极72，而虚设电介质层60被保留并且通过凹部90而被暴露。在一些实施例中，虚设电介质层60从管芯的第一区域(例如，核心逻辑区域)中的凹部90去除，并在管芯的第二区域(例如，输入/输出区域)中的凹部90中保留。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体选择性地蚀刻虚设栅极72，而很少或不蚀刻第一ILD 88或栅极间隔件86。在一些实施例中，凹部90可以暴露STI区域56的一些部分。晶体管区域50X中的每个凹部90暴露和/或覆盖相应鳍52的沟道区域58，并且每个沟道区域58设置在相邻的一对外延源极/漏极区域82之间。在去除期间，在虚设栅极72被蚀刻时，虚设电介质层60可以用作蚀刻停止层。然后，可以在去除虚设栅极72之后可选地去除虚设电介质层60。
根据一些实施例，在图17和图18A-图18D中，栅极电介质层92和栅极电极层94形成在凹部90中，在电容器区域50C中形成底部电极95A和95B，并在晶体管区域50X中形成栅极堆叠97。图17示出了平面图，图18A-图18D示出了相应的截面图。为了清楚起见，图17中未示出栅极密封间隔件80和CESL 87。图18E示出了图18D的区域89的详细视图。栅极电介质层92包括沉积在凹部90中的一层或多层，例如沉积在鳍52的顶表面和侧壁上以及沉积在栅极密封间隔件80/栅极间隔件86的侧壁上。栅极电介质层92也可以形成在第一ILD 88的顶表面上。在一些实施例中，栅极电介质层92包括一个或多个电介质层，例如，一层或多层的氧化硅、氮化硅、金属氧化物、或金属硅酸盐等。例如，在一些实施例中，栅极电介质层92包括通过热或化学氧化形成的氧化硅的界面层和上覆的高k电介质材料，例如，铪、铝、锆、镧、锰、钡、钛、铅及前述项的组合的金属氧化物或硅酸盐。栅极电介质层92可以包括具有大于约7.0的k值的电介质层。栅极电介质层92的形成方法可以包括分子束沉积(MBD)、ALD、以及PECVD等。对于虚设电介质层60的一些部分保留在凹部90中的实施例，栅极电介质层92可以包括虚设电介质层60的材料(例如，氧化硅等)。
栅极电极层94分别被沉积在栅极电介质层92之上，并且填充凹部90的剩余部分。栅极电极层94可以包括含金属的材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、前述项的组合或前述项的多层。例如，虽然在图18A-图18D中示出了单个栅极电极层94，但是栅极电极层94可以包括任何数量的衬里层94A、任何数量的功函数调整层94B和填充材料94C，如图18E所示。在填充凹部90之后，可以执行平坦化工艺、例如CMP，以去除栅极电介质层92和栅极电极层94的材料的多余部分，这些多余部分位于ILD 88的顶表面之上。
晶体管区域50X中的栅极电极层94的材料的剩余部分和栅极电介质层92的剩余部分形成所得FinFET的栅极堆叠97。栅极电极层94和栅极电介质层92也可以统称为“替换栅极”或“栅极结构”。栅极堆叠97可以沿着鳍52的沟道区域58的侧壁延伸。
根据一些实施例，电容器区域50C中的栅极电极层94的材料的剩余部分形成电容器结构120的第一底部电极95A和第二底部电极95B。以此方式，电容器结构的底部电极95A-B可以与FinFET结构119的栅极堆叠97同时形成。
通过与晶体管的栅极堆叠一起形成电容器结构的电极，可以在不使用附加掩模或其他附加工艺步骤的情况下形成电容器结构的附加电极。在一些实施例中，底部电极95A-B中的一个可以连接到“高”端子(例如，高电压)并且底部电极95A-B中的另一个可以连接到“低”端子(例如，低电压)。在一些实施例中，“高”和“低”底部电极均使用相同的工艺形成，例如，均使用用于n型器件的工艺形成或均使用用于p型器件的工艺形成。在其他实施例中，“高”底部电极是使用用于n型器件的工艺来形成的，而“低”底部电极是使用用于p型器件的工艺来形成的。在其他实施例中，“高”底部电极是使用用于p型器件的工艺来形成的，而“低”底部电极是使用用于n型器件的工艺来形成的。
第一底部电极95A和第二底部电极95B之间的电容(在图18B和一些后续图中示意性地示出)增加了电容器结构120的总电容。在一些情况下，底部电极95A-B可以被认为是增加电容器结构120的电容的并联横向电容器。在一些实施例中，底部电极95A-B可以具有矩形形状，其长度L1在约100nm至约10,000nm的范围内、或宽度W1在约10nm至约100nm的范围内，但是其他尺寸或形状是可能的。在一些实施例中，底部电极95A-B可以分开距离D1，该距离D1在约10nm到约1000nm的范围内，但是其他距离也是可能的。在一些情况下，可以基于器件的工作电压来选择尺寸或距离。在一些实施例中，由底部电极95A-B提供给电容器结构120的附加电容可以通过控制长度L1、宽度W1和/或分离距离D1来控制。例如，增加底部电极95A-B的长度L1或减小分离距离D1可以增加附加电容。在一些实施例中，可以使用多于两个底部电极95，或者底部电极95中的一个或多个可以包括两个或更多个分开的部分。以此方式，也可以控制所得电容器结构120的电容。
在晶体管区域50X的n型区域和p型区域中的栅极电介质层92的形成可以同时发生，使得两种类型区域(例如，n型区域和p型区域)中的栅极电介质层92使用相同的工艺由相同的材料形成，并且栅极电极层94的形成可以同时发生，使得两种类型区域中的栅极电极层94使用相同的工艺由相同的材料形成。因此，电容器区域50C中的栅极电介质层92和栅极电极层94可以由与晶体管区域50X中的栅极电介质层92和栅极电极层94相同的相应材料形成。
在一些实施例中，晶体管区域50X的n型区域中的栅极电介质层92可以通过与晶体管区域50X的p型区域不同的工艺来形成。以此方式，栅极电介质层92和/或栅极电极层94在每种类型区域中可以是不同的材料，它们可以使用不同工艺而形成在每种类型区域中。在一些实施例中，电容器区域50C中的栅极电介质层92和栅极电极层94可以使用用于晶体管区域50X的n型区域的工艺和材料来形成，或者使用用于晶体管区域50X的p型区域的工艺和材料来形成。例如，底部电极95A-B两者可以使用相同的工艺和材料形成，这可以对应于n型区域的工艺和材料或者对应于p型区域的工艺和材料。在一些实施例中，底部电极95A-B中的一个使用用于n型区域的工艺和材料形成，而底部电极95A-B中的另一个使用用于p型区域的工艺和材料形成。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
根据一些实施例，在图19A-图19D中，栅极掩模96形成在栅极电介质层92和/或栅极电极层94之上。栅极掩模96可以设置在栅极间隔件86的相对部分之间。在一些实施例中，形成栅极掩模96包括使栅极电介质层92和/或栅极电极层94凹陷，从而在栅极电介质层92和/或栅极电极层94正上方、在栅极间隔件86的相对部分之间形成凹部。在凹部中填充包括一层或多层电介质材料(例如，氮化硅或氮氧化硅等)的栅极掩模96，随后进行平坦化工艺以去除电介质材料的在第一ILD 88之上延伸的多余部分。栅极掩模96是可选的并且在一些实施例中可以被省略。在这样的实施例中，栅极电介质层92和栅极电极层94可以保持与第一ILD 88的顶表面齐平。
还如图19A-图19D中所示，第二ILD 108沉积在第一ILD 88之上。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108是由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成的，并且可以通过诸如CVD和PECVD之类的任何适当的方法来沉积。随后形成的电极接触件111(图20和图21A-图21B)和栅极接触件110(图21C和图21D)穿透第二ILD 108和栅极掩模96(如果存在的话)以接触经凹陷的栅极电极层94的顶表面。
根据一些实施例，在图20和图21A-图21D中，穿过第二ILD 108和第一ILD 88形成电极接触件111、栅极接触件110和源极/漏极接触件112。图20示出了电容器区域50C的平面图，图21A-图21B示出了电容器区域50C的截面图，以及图21C-图21D示出了晶体管区域50X的截面图。电极接触件111包括连接到第一底部电极95A的电极接触件111A和连接到第二底部电极95B的电极接触件111B，如图20、图21A和图21B中所示。
作为用于形成电极接触件111和栅极接触件110的示例，可以穿过第二ILD 108和栅极掩模96(如果存在的话)形成用于电极接触件111和栅极接触件110的开口。在一些实施例中，也可以穿过第一ILD 88和第二ILD 108形成用于源极/漏极接触件112的开口。这些开口可以使用可接受的光刻和蚀刻技术形成。在开口中形成衬里(未示出)以及导电材料，例如，该衬里是扩散阻挡层、粘附层等。该衬里可以包括钛、氮化钛、钽、或氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、或镍等。可以执行平坦化工艺、例如CMP，以从第二ILD108的表面去除多余的材料。剩余的衬里和导电材料在开口中形成电极接触件111、栅极接触件110和源极/漏极接触件112。可以执行退火工艺以在外延源极/漏极区域82和源极/漏极接触件112之间的界面处形成硅化物。
在电容器区域50C中，电极接触件111A-B实体地和电气地耦合到底部电极95A-B。在晶体管区域50X中，源极/漏极接触件112实体地和电气地耦合到外延源极/漏极区域82，并且栅极接触件110实体地和电气地耦合到栅极电极106。电极接触件111、栅极接触件110和源极/漏极接触件112可以在不同的工艺中形成，或者可以在相同的工艺中形成。在一些实施例中，电极接触件111和栅极接触件110使用相同的工艺形成。在一些实施例中，第二ILD 108、电极接触件111、栅极接触件110和/或源极/漏极接触件112的顶表面是齐平的。尽管源极/漏极接触件112和栅极接触件110中的每一个被示出为形成为具有相同的截面，但是应当理解，源极/漏极接触件112和栅极接触件110中的每一个可以被形成为具有不同的截面，这可以避免接触件的短路。尽管电极接触件111A和电极接触件111B被示出为形成有相同的截面，但是应当理解，电极接触件111A和电极接触件111B可以形成为具有不同的截面。在一些实施例中，电极接触件111具有在约20nm至约200nm范围内的间距P1。在一些实施例中，电极接触件111A和电极接触件111B分开距离D2，该距离D2在约10nm至约100nm的范围内。在其他实施例中，电极接触件111可以具有与所示不同的尺寸、数量或布置。
图21C和图21D示出了根据一些实施例的FinFET结构119。在一些实施例中，晶体管区域50X和FinFET结构119的后续处理未在后续图中示出，但是在一些实施例中，可以对晶体管区域50X执行与以下针对电容器区域50C描述的那些类似的处理步骤。应当理解，所公开的FinFET实施例也可以应用于纳米结构器件，例如，纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(NSFET)。在NSFET实施例中，鳍被通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成的纳米结构代替。虚设栅极堆叠和源极/漏极区域以与上述实施例类似的方式而形成。在虚设栅极堆叠被去除之后，牺牲层可以在沟道区域中被部分或全部地去除。替换栅极结构以与上述实施例类似的方式形成，替换栅极结构可以部分或完全地填充通过去除牺牲层而留下的开口，并且替换栅极结构可以部分或完全地围绕NSFET器件的沟道区域中的沟道层。可以以与上述实施例类似的方式来形成ILD以及到替换栅极结构和源极/漏极区域的接触件。纳米结构器件可以如公开号为2016/0365414的美国专利申请中所公开的那样来形成，该美国专利申请通过引用以其整体并入本文。
如本文所述的底部电极95A-B和电极接触件111A-B的形成可以允许增加电容器结构120(图26A-图27)的电容。图22A示出了类似于图20中所示的平面图，图22B示出了类似于图21B中所示的截面图。如前所述，底部电极95A-B之间的电容(在图22A-图22B中示意性地表示)增加了电容器结构120的电容。此外，如本文所述的电极接触件111A-B也可以增加电容器结构120的电容。例如，如图22A-图22B示意性地所示，电极接触件111A和相邻电极接触件111B之间的电容也可以对电容器结构120的总电容有贡献。在一些情况下，电极接触件111A-B的对可以被认为是并联横向电容器或增加电容器结构120的电容的附加电极组。以此方式，可以增加电容器结构的电容，而无需增加电容器结构的面积或无需在电容器结构的顶部处形成附加电极。在一些实施例中，由电极接触件111A-B提供的附加电容可以通过控制电极接触件111A-B的间距(例如，间隔距离D2)、数量或布置来控制。例如，增加电极接触件111A-B的对的数量或减小间隔距离D2可以增加附加电容。在一些情况下，如本文所述的底部电极95A-B和电极接触件111A-B的使用可以将电容器结构的电容增加多达约15％，但是更大的增加也是可能的。在一些实施例中，由底部电极95A-B贡献的电容可以在总电容的约5％至约10％的范围内，由电极接触件111A-B贡献的电容可以在总电容的约2.5％至约5％的范围内。其他电容也是可能的。
图23至图27示出了根据一些实施例的形成电容器结构120的中间步骤的各种视图。图23和图24A-图24B示出了形成在电极接触件111A-B之上的电介质层114中的电极116A’和116B’，图25-图27示出了形成在电介质层114之上的附加电介质层115中的附加电极116A-B。电介质层114中的电极116A’电耦合到电极接触件111A和底部电极95A，电介质层114中的电极116B’电耦合到电极接触件111B和底部电极95B。电介质层115中的电极116A彼此电耦合并且通过过孔117A电耦合到电极116A’，电介质层115中的电极116B彼此电耦合并且通过过孔117B电耦合到电极116B’。电极116A’与电极116B’形成并联横向电容器，并且每个电极116A与对应电极116B形成并联横向电容器。一对电极116A’-B’和每对电极116A-B的电容增加了电容器结构120的总电容。以此方式，底部电极95A、电极接触件111A、电极116A’和电极116A形成电容器结构120的第一电容器电极121A，而底部电极95B、电极接触件111B、电极116B’和电极116B形成电容器结构120的第二电容器电极121B。在一些实施例中，电容器电极121A-B中的一个可以连接到“高”端子(例如，高电压)，电容器电极121A-B中的另一个可以连接到“低”端子(例如，低电压)。
在一些实施例中，电极116A’-B’和/或电极116A-B使用形成器件的金属化图案、导线等的相同工艺来形成，例如，该金属化图案、导线等可以是可以形成在晶体管区域50X之上的那些金属化图案、导线等。例如，器件的第一金属化图案可以形成在电介质层114中，并且随后的金属化图案形成在随后形成的电介质层115中。以此方式，在一些情况下，电介质层114和/或电介质层115可以被认为是金属间电介质(IMD)层。电极116A’-B’和/或电极116A-B可以使用合适的工艺形成，例如，镶嵌工艺、双镶嵌工艺或其他工艺。在一些实施例中，电极116A’-B’和/或电极116A-B与底部电极95A-B垂直重叠，并且电极116A’-B’和/或电极116A-B可以具有与底部电极95A-B相似的尺寸或形状。
转向图23和图24A-图24B，根据一些实施例，电极116A’-B’形成在底部电极95A-B之上的电介质层114中。图23示出了平面图，图24A-图24B示出了相应的截面图。电极116A’实体地和电气地耦合到电极接触件111A，电极116B’实体地和电气地耦合到电极接触件111B。如图23和图24B示意性所示，除了电极接触件111A-B之间和底部电极95A-B之间的电容之外，电极116A’-B’之间的电容提供了电容器结构120的总电容的中的一些。在一些实施例中，电极116A’-B’可以具有与底部电极95A-B的长度L1(参见图18A)不同的长度，或者可以具有与底部电极95A-B的宽度W1(参见图18B)不同的宽度。例如，电极116A’-B’可以具有大于L1的长度或大于W1的宽度，但是长度和宽度的其他组合也是可能的。
作为形成图23和图24A-图24B中所示的电极116A’-B’的示例，电介质层114可以形成在第二ILD 108和电极接触件111A-B之上。电介质层114可以类似于第二ILD 108，并且可以使用类似的技术来形成。其他材料或技术是可能的。可以在第二ILD 108和电介质层114之间形成可选的蚀刻停止层(未示出)。然后可以在电介质层114中图案化与电极116A’-B’的图案相对应的开口，其中开口暴露电极接触件111A-B的表面。可以在开口内沉积导电材料以形成电极116A’-B’。导电材料可以类似于针对电极接触件111A-B、栅极接触件110和源极/漏极接触件112(参见图21A-图21D)所描述的那些导电材料，并且可以以类似的方式形成。其他导电材料或沉积技术也是可能的。可以执行平坦化工艺以从电介质层114去除多余的导电材料。图24A-图24B将电极116A’-B’示出为具有基本上垂直的侧壁，但是在其他实施例中，电极116A’-B’可以具有倾斜的侧壁、弯曲的侧壁或其他侧壁轮廓。
转向图25和图26A-图26B，根据一些实施例，附加电极116A-B形成在电极116A’-B’之上。图25示出了平面图，图26A-图26B示出了相应的截面图。电极116A-B可以包括形成在电极116A’-B’之上的多个电介质层115中的多组电极116A-B。在一些实施例中，电极116A-B通过过孔117A-B实体地和电气地耦合到上面的或下面的特征。例如，在电介质层114之上的最底部电介质层115中，电极116A通过一个或多个过孔117A实体地和电气地耦合到电极116A’，电极116B通过一个或多个过孔117B实体地和电气地耦合到电极116B’。电介质层115中的每个后续电极116A通过一个或多个过孔117A实体地和电气地耦合到下面的电极116A，电介质层115中的每个后续电极116B通过一个或多个过孔117B实体地和电气地耦合到下面的电极116B。如图25和图26B示意性所示，每对电极116A-B之间的电容为电容器结构120提供附加电容。电极116A-B可以具有与电极116A’-B’相似的尺寸或者可以具有与电极116A’-B’不同的尺寸。过孔117A-B可以或可以不与底部电极95A-B重叠，并且可以或可以不与任何电极接触件111A-B对齐。在一些实施例中，过孔117A可以位于电容器结构120的与过孔117B相对的一侧，以降低电压击穿的风险和/或增加器件的击穿电压。其他布置也是可能的。
电介质层115中的电极116A-B和过孔117A-B可以使用合适的工艺形成，例如，镶嵌工艺、双镶嵌工艺或其他工艺。电介质层115中的电极116A-B和对应的过孔117A-B可以使用单独的沉积步骤或相同的沉积步骤形成。电极116A-B或过孔117A-B可以由与电极116A’-B’类似的材料形成，并且可以使用类似的技术形成。每个电介质层115可以由一层或多层材料形成，并且在一些实施例中可以包括蚀刻停止层。电介质层115的材料可以包括与针对电介质层114或第二ILD 108所描述的那些材料相似的材料，或者可以包括不同的材料。
图27示出了根据一些实施例的电容器结构120的三维视图。图27中所示的电容器结构120类似于图25和图26A-图26B中所示的电容器结构120。为了清楚起见，图27中省略了一些特征。图27中所示的电容器结构120包括第一电容器电极121A并且包括第二电容器电极121B，第一电容器电极121A包括底部电极95A、多个电极接触件111A、电极116A’、以及通过多个过孔117A连接的多个电极116A，第二电容器电极121B包括底部电极95B、多个电极接触件111B、电极116B’、以及通过多个过孔117B连接的多个电极116B。图27中所示的电容器结构120是一个示例，并且在其他实施例中，电容器结构120可以具有不同布置或数量的特征，或者这些特征可以具有不同的尺寸或形状。例如，电极接触件111A-B或过孔117A-B的数量或布置可以不同于图中所示。作为另一示例，电极116A-B的对的数量也可以不同于图中所示。在其他实施例中，电容器结构120可以包括零对、一对或多于两对的电极116A-B，其形成在电极116A’-B’之上的电介质层115中。以此方式，电容器结构120的电容可以通过控制形成在电极116A’-B’之上的电极116A-B的组的数量来控制。
如前所述，电容器电极121A-B可以具有与图25-图27的电容器结构120所示不同的形状或布置。作为示例，图28-图30示出了根据一些实施例的具有电容器电极121A-B的电容器结构130，该电容器电极121A-B具有叉指型“指状物”。在一些情况下，电容器结构130可以被认为是指状金属-氧化物-金属(FMOM)电容器。图28示出了电容器结构130的三维视图，图29示出了穿过电极接触件111A-B的平面图，图30示出了穿过最顶部电极116A-B的平面图。为了清楚起见，图28-图30中未示出一些特征。图28-图30中所示的电容器结构130具有包括三个指状物的第一电容器电极121A和具有四个指状物的第二电容器电极121B，但是在其他实施例中，电容器电极121A-B可以具有更多或更少的指状物，或者可以具有相同数量的指状物。在一些实施例中，一个层级的指状物可以被定向为处于与另一层级的指状物不同的方向上(例如，被定向为垂直于另一层级的指状物)。电容器电极121A-B的指状物可以具有与图中所示不同的布置或取向，并且所有合适的变化都被认为在本公开的范围内。
根据一些实施例，参考图29，电容器结构130的底部电极95A-B和电容器电极121A-B被示出。类似于电容器结构120，底部电极95A-B可以与栅极堆叠97(未示出)同时形成。底部电极95A-B之间和电极接触件111A-B之间的电容增加了电容器结构130的总电容。所示电极接触件111A-B的布置是一个示例，并且电极接触件111A-B可以具有与图中所示不同的布置。在一些实施例中，电容器电极121A-B的指状物可以具有在约100nm至约10,000nm范围内的长度L2，或可以具有在约10nm至约100nm范围内的宽度W3。在一些实施例中，电容器电极121A-B之间的间隔距离D3在约10nm至约1000nm的范围内。其他长度、宽度或距离也是可能的。
图1至图26B示出了FinFET结构119形成在晶体管区域50X中的实施例，但是在其他实施例中，其他晶体管结构可以形成在晶体管区域50X中。作为示例，图31A-图31B示出了电容器结构220形成在电容器区域50C中并且平面晶体管219形成在晶体管区域50X中的实施例。图31A-图31B是截面图，其中，图31A沿着截面B-B示出，图31B沿着类似于截面D-D的截面示出。图31A-图31B中所示结构的一些特征类似于针对图1-图26B中描述的那些特征，并且并非所有特征的所有细节都被重复。平面晶体管219可以是n型或p型，并且电容器结构220可以包括使用n型工艺和/或p型工艺形成的特征。类似于电容器结构120或130的电容器电极121A-B，电容器结构220包括电容器电极221A-B，电容器电极221A-B包括底部电极295A-B、电极接触件211A-B、电极116A’-B’，并且可以包括电极116A-B(未示出)。形成底部电极295A-B和电极接触件211A-B以为电容器结构220提供附加电容。图31A-图31B中所示的实施例是一个示例，并且其他电容器结构220或平面晶体管219是可能的。
在一些实施例中，平面晶体管219包括形成在衬底50的晶体管区域50X中的STI区域256。在一些实施例中，平面晶体管219包括栅极堆叠297，其包括形成在衬底50之上的栅极电介质层292和形成在栅极电介质层292之上的栅极电极层294。栅极间隔件286可以沿着栅极堆叠297的侧壁形成，并且蚀刻停止层287可以形成在栅极间隔件286、栅极堆叠297、衬底50和STI区域256之上。可以使用例如一种或多种注入工艺在衬底50中形成源极/漏极区域282。
在一些实施例中，电容器结构220形成在衬底50的电容器区域50C中的STI区域256上，但在其他实施例中，电容器结构220形成在衬底50上。在一些实施例中，底部电极295A-B使用与形成平面晶体管219的栅极堆叠297相同的工艺形成。例如，栅极电介质层292可以形成在电容器区域50C中并且栅极电极层294可以形成在电容器区域50C中的栅极电介质层292上。电容器结构220的底部电极295A-B由栅极电极层294形成，类似于电容器结构120的底部电极95A-B由栅极电极层94形成，如前所述。
可以在蚀刻停止层287之上形成第一ILD 88和第二ILD 108。在电容器区域50C中，电极接触件211A-B可以延伸穿过第二ILD 108以实体地和电气地耦合底部电极295A-B。在晶体管区域50X中，源极/漏极接触件210可以延伸穿过第一ILD 88和第二ILD 108以实体地和电气地耦合源极/漏极区域282，并且栅极接触件212可以延伸穿过第二ILD以实体地和电气地耦合栅极堆叠297。在一些实施例中，可以使用相同的工艺来形成电极接触件211A-B、源极/漏极接触件210和/或栅极接触件212。电极116A’-B’可以形成在电容器区域50C中的电介质层114中、电极接触件211A-B上，并且导线216可以形成在晶体管区域50X中的电介质层114中。在一些实施例中，电极116A’-B’可以使用形成导线216的相同工艺来形成。随后，可以在电极116A’-B’上形成电极116A-B的组和过孔117A-B(未示出)的组，类似于图26A-图26B中所示的特征。以此方式，电容器结构220可以形成在电容器区域50C中，并且平面晶体管219可以形成在晶体管区域50X中。
本文描述的实施例具有一些优点。本文所述的技术允许在不使用附加工艺步骤或掩模的情况下增加电容器结构的电容。该技术包括在与晶体管的栅极堆叠相同的器件层中形成电容器结构的底部电极，以及在与晶体管的接触件相同的器件层中形成电极接触件。底部电极和电极接触件可以用作电容器结构的附加并联电容器。因此，可以在不增加电容器结构的面积或电容器结构在衬底上方的垂直高度的情况下增加电容器结构的电容。这可以降低形成电容器结构的制造成本。本文所述的技术可以与后段制程(BEOL)工艺或用于形成不同类型晶体管的各种工艺技术(例如，CMOS工艺技术、FinFET工艺技术等)完全兼容。电容器结构的电容可以通过控制底部电极和/或电极接触件的配置(例如，尺寸、形状、间隔距离等)来调整。
根据本公开的实施例，一种器件包括：第一电介质层，位于半导体衬底之上；第二电介质层，位于第一电介质层之上；晶体管，位于半导体衬底的第一区域之上，其中，晶体管包括：栅极堆叠，位于第一电介质层中，其中，栅极堆叠包括栅极电介质材料层和栅极电极材料层；以及栅极接触件，位于第二电介质层中，其中，栅极接触件连接到栅极堆叠，其中，栅极接触件包括栅极接触件材料；以及电容器结构，位于半导体衬底的第二区域之上，其中，电容器结构包括：第一电极和第二电极，位于第一电介质层中，其中，第一电极和第二电极包括栅极电极材料；第一电极接触件，位于第二电介质层中，其中，第一电极接触件位于第一电极之上并连接到第一电极，其中，第一电极接触件包括栅极接触件材料；以及第二电极接触件，位于第二电介质层中，其中，第二电极接触件位于第二电极之上并连接到第二电极，其中，第二电极接触件包括栅极接触件材料，其中，第一电极上的每个第一电极接触件与第二电极上的至少一个相应第二电极接触件相邻。在一个实施例中，电容器结构还包括：第三电极，位于第一电极接触件之上并连接到第一电极接触件，以及第四电极，位于第二电极接触件之上并连接到第二电极接触件。在一个实施例中，第三电极与第一电极具有相同的形状，并且第四电极与第二电极具有相同的形状。在一个实施例中，电容器结构位于半导体衬底中的隔离区域上。在一个实施例中，栅极电极材料不同于栅极接触件材料。在一个实施例中，电容器结构还包括位于第一电极和第二电极上的栅极电介质材料。在一个实施例中，晶体管是鳍式场效应晶体管(FinFET)。在一个实施例中，晶体管是n型的。
根据本公开的实施例，一种半导体器件包括：衬底；第一器件，位于衬底之上，其中，第一器件包括：栅极堆叠，该栅极堆叠包括栅极电极材料；源极/漏极区域，位于衬底中、与栅极堆叠相邻；第一隔离区域，围绕栅极堆叠；栅极接触件，位于栅极堆叠之上并与栅极堆叠接触，其中，栅极接触件包括栅极接触件材料；以及第二隔离区域，围绕栅极接触件；以及第二器件，位于衬底之上，其中，第二器件包括：第一并联电容器，该第一并联电容器包括第一电极，其中，第一电极包括栅极电极材料，其中，第一隔离区域将第一电极分隔开；以及第二并联电容器，位于第一并联电容器之上，其中，第二并联电容器包括连接到第一电极的第二电极，其中，第二电极包括栅极接触件材料，其中，相邻的第二电极被第二隔离区域分隔开。在一个实施例中，第一电极具有叉指型指状物。在一个实施例中，每个第一电极连接到相应的第二电极。在一个实施例中，该半导体器件包括位于第二并联电容器之上的第三并联电容器，其中，第三并联电容器包括连接到第二电极的第三电极，其中，每个第三电极连接到相应的第二电极。在一个实施例中，第一器件是平面晶体管。在一个实施例中，第二隔离区域、第二电极和栅极接触件的顶表面是齐平的。在一个实施例中，该半导体器件包括沿着栅极堆叠的侧壁的第一间隔件和沿着第一电极的侧壁的第二间隔件，其中，第一间隔件和第二间隔件是相同的材料。在一个实施例中，第一并联电容器和第二并联电容器一起提供了第二器件的总电容的7.5％到15％之间的电容。
根据本公开的一个实施例，一种形成电容器结构的方法包括：在半导体衬底之上沉积虚设栅极材料；对虚设栅极材料进行图案化以形成虚设电极；沿着虚设电极的侧壁形成间隔件；在虚设电极之上和虚设电极之间沉积隔离材料；去除虚设栅极材料以形成凹部；在凹部中沉积栅极电介质材料；以及形成电容器结构的第一电极，包括在凹部内的栅极电介质材料上沉积栅极电极材料。在一个实施例中，半导体衬底包括鳍，其中，栅极电介质材料和栅极电极材料被沉积在鳍之上以形成晶体管结构的栅极堆叠。在一个实施例中，该方法包括：在第一电极上形成第二电极，其中，形成第二电极包括在第一电极之上沉积第一电介质材料；在第一电介质材料中图案化暴露第一电极的第一开口；以及利用第一导电材料填充第一开口。在一个实施例中，该方法包括：在第二电极上形成第三电极，其中，形成第三电极包括在第二电极之上沉积第二电介质材料；在第二电介质材料中图案化暴露第二电极的第二开口；以及利用第二导电材料填充第二开口。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1是一种半导体器件，包括：第一电介质层，位于半导体衬底之上；第二电介质层，位于所述第一电介质层之上；晶体管，位于所述半导体衬底的第一区域之上，其中，所述晶体管包括：栅极堆叠，位于所述第一电介质层中，其中，所述栅极堆叠包括栅极电介质材料的层和栅极电极材料的层；以及栅极接触件，位于所述第二电介质层中，其中，所述栅极接触件连接到所述栅极堆叠，其中，所述栅极接触件包括栅极接触件材料；以及电容器结构，位于所述半导体衬底的第二区域之上，其中，所述电容器结构包括：第一电极和第二电极，位于所述第一电介质层中，其中，所述第一电极和所述第二电极包括所述栅极电极材料；多个第一电极接触件，位于所述第二电介质层中，其中，所述第一电极接触件位于所述第一电极之上并连接到所述第一电极，其中，所述第一电极接触件包括所述栅极接触件材料；以及多个第二电极接触件，位于所述第二电介质层中，其中，所述第二电极接触件位于所述第二电极之上并连接到所述第二电极，其中，所述第二电极接触件包括所述栅极接触件材料，其中，所述第一电极上的每个第一电极接触件与所述第二电极上的至少一个相应第二电极接触件相邻。
示例2是根据示例1所述的半导体器件，其中，所述电容器结构还包括：第三电极，位于所述多个第一电极接触件之上并连接到所述多个第一电极接触件；以及第四电极，位于所述多个第二电极接触件之上并连接到所述多个第二电极接触件。
示例3是根据示例2所述的半导体器件，其中，所述第三电极与所述第一电极具有相同的形状，并且所述第四电极与所述第二电极具有相同的形状。
示例4是根据示例1所述的半导体器件，其中，所述电容器结构位于所述半导体衬底中的隔离区域上。
示例5是根据示例1所述的半导体器件，其中，所述栅极电极材料不同于所述栅极接触件材料。
示例6是根据示例1所述的半导体器件，其中，所述电容器结构还包括：位于所述第一电极和所述第二电极上的栅极电介质材料。
示例7是根据示例1所述的半导体器件，其中，所述晶体管是鳍式场效应晶体管(FinFET)。
示例8是根据示例1所述的半导体器件，其中，所述晶体管是n型的。
示例9是一种半导体器件，包括：衬底；第一器件，位于所述衬底之上，其中，所述第一器件包括：栅极堆叠，包括栅极电极材料；源极/漏极区域，位于所述衬底中、与所述栅极堆叠相邻；第一隔离区域，围绕所述栅极堆叠；栅极接触件，位于所述栅极堆叠之上并与所述栅极堆叠接触，其中，所述栅极接触件包括栅极接触件材料；以及第二隔离区域，围绕所述栅极接触件；以及第二器件，位于所述衬底之上，其中，所述第二器件包括：第一并联电容器，包括第一电极，其中，所述第一电极包括所述栅极电极材料，其中，所述第一隔离区域将所述第一电极分隔开；以及第二并联电容器，位于所述第一并联电容器之上，其中，所述第二并联电容器包括连接到所述第一电极的第二电极，其中，所述第二电极包括所述栅极接触件材料，其中，相邻的第二电极被所述第二隔离区域分隔开。
示例10是根据示例9所述的半导体器件，其中，所述第一电极具有叉指型指状物。
示例11是根据示例9所述的半导体器件，其中，每个第一电极连接到相应的多个第二电极。
示例12是根据示例9所述的半导体器件，还包括：位于所述第二并联电容器之上的第三并联电容器，其中，所述第三并联电容器包括连接到所述第二电极的第三电极，其中，每个第三电极连接到相应的多个第二电极。
示例13是根据示例9所述的半导体器件，其中，所述第一器件是平面晶体管。
示例14是根据示例9所述的半导体器件，其中，所述第二隔离区域、所述第二电极和所述栅极接触件的顶表面是齐平的。
示例15是根据示例9所述的半导体器件，还包括：沿着所述栅极堆叠的侧壁的第一间隔件和沿着所述第一电极的侧壁的第二间隔件，其中，所述第一间隔件和所述第二间隔件是相同的材料。
示例16是根据示例9所述的半导体器件，其中，所述第一并联电容器和所述第二并联电容器一起提供了所述第二器件的总电容的7.5％到15％之间的电容。
示例17是一种形成电容器结构的方法，所述方法包括：在半导体衬底之上沉积虚设栅极材料；对所述虚设栅极材料进行图案化以形成虚设电极；沿着所述虚设电极的侧壁形成间隔件；在所述虚设电极之上和所述虚设电极之间沉积隔离材料；去除所述虚设栅极材料以形成凹部；在所述凹部中沉积栅极电介质材料；以及形成所述电容器结构的第一电极，包括在所述凹部内的所述栅极电介质材料上沉积栅极电极材料。
示例18是根据示例17所述的方法，其中，所述半导体衬底包括鳍，其中，所述栅极电介质材料和所述栅极电极材料被沉积在所述鳍之上以形成晶体管结构的栅极堆叠。
示例19是根据示例17所述的方法，还包括在所述第一电极上形成第二电极，其中，形成第二电极包括：在所述第一电极之上沉积第一电介质材料；在所述第一电介质材料中图案化暴露所述第一电极的第一开口；以及利用第一导电材料填充所述第一开口。
示例20是根据示例19所述的方法，还包括在所述第二电极上形成第三电极，其中，形成第三电极包括：在所述第二电极之上沉积第二电介质材料；在所述第二电介质材料中图案化暴露所述第二电极的第二开口；以及利用第二导电材料填充所述第二开口。

Claims (10)

1.一种半导体器件，包括：
第一电介质层，位于半导体衬底之上；
第二电介质层，位于所述第一电介质层之上；
晶体管，位于所述半导体衬底的第一区域之上，其中，所述晶体管包括：
栅极堆叠，位于所述第一电介质层中，其中，所述栅极堆叠包括栅极电介质材料的层和栅极电极材料的层；以及
栅极接触件，位于所述第二电介质层中，其中，所述栅极接触件连接到所述栅极堆叠，其中，所述栅极接触件包括栅极接触件材料；以及
电容器结构，位于所述半导体衬底的第二区域之上，其中，所述电容器结构包括：
第一电极和第二电极，位于所述第一电介质层中，其中，所述第一电极和所述第二电极包括所述栅极电极材料；
多个第一电极接触件，位于所述第二电介质层中，其中，所述第一电极接触件位于所述第一电极之上并连接到所述第一电极，其中，所述第一电极接触件包括所述栅极接触件材料；以及
多个第二电极接触件，位于所述第二电介质层中，其中，所述第二电极接触件位于所述第二电极之上并连接到所述第二电极，其中，所述第二电极接触件包括所述栅极接触件材料，其中，所述第一电极上的每个第一电极接触件与所述第二电极上的至少一个相应第二电极接触件相邻。
2.根据权利要求1所述的半导体器件，其中，所述电容器结构还包括：
第三电极，位于所述多个第一电极接触件之上并连接到所述多个第一电极接触件；以及
第四电极，位于所述多个第二电极接触件之上并连接到所述多个第二电极接触件。
3.根据权利要求2所述的半导体器件，其中，所述第三电极与所述第一电极具有相同的形状，并且所述第四电极与所述第二电极具有相同的形状。
4.根据权利要求1所述的半导体器件，其中，所述电容器结构位于所述半导体衬底中的隔离区域上。
5.根据权利要求1所述的半导体器件，其中，所述栅极电极材料不同于所述栅极接触件材料。
6.根据权利要求1所述的半导体器件，其中，所述电容器结构还包括：位于所述第一电极和所述第二电极上的栅极电介质材料。
7.根据权利要求1所述的半导体器件，其中，所述晶体管是鳍式场效应晶体管(FinFET)。
8.根据权利要求1所述的半导体器件，其中，所述晶体管是n型的。
9.一种半导体器件，包括：
衬底；
第一器件，位于所述衬底之上，其中，所述第一器件包括：
栅极堆叠，包括栅极电极材料；
源极/漏极区域，位于所述衬底中、与所述栅极堆叠相邻；
第一隔离区域，围绕所述栅极堆叠；
栅极接触件，位于所述栅极堆叠之上并与所述栅极堆叠接触，其中，所述栅极接触件包括栅极接触件材料；以及
第二隔离区域，围绕所述栅极接触件；以及
第二器件，位于所述衬底之上，其中，所述第二器件包括：
第一并联电容器，包括第一电极，其中，所述第一电极包括所述栅极电极材料，其中，所述第一隔离区域将所述第一电极分隔开；以及
第二并联电容器，位于所述第一并联电容器之上，其中，所述第二并联电容器包括连接到所述第一电极的第二电极，其中，所述第二电极包括所述栅极接触件材料，其中，相邻的第二电极被所述第二隔离区域分隔开。
10.一种形成电容器结构的方法，所述方法包括：
在半导体衬底之上沉积虚设栅极材料；
对所述虚设栅极材料进行图案化以形成虚设电极；
沿着所述虚设电极的侧壁形成间隔件；
在所述虚设电极之上和所述虚设电极之间沉积隔离材料；
去除所述虚设栅极材料以形成凹部；
在所述凹部中沉积栅极电介质材料；以及
形成所述电容器结构的第一电极，包括在所述凹部内的所述栅极电介质材料上沉积栅极电极材料。
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