TWI803381B

TWI803381B - 半導體元件的製造方法

Info

Publication number: TWI803381B
Application number: TW111125027A
Authority: TW
Inventors: 林立涵; 王治權
Original assignee: 南亞科技股份有限公司
Priority date: 2022-07-04
Filing date: 2022-07-04
Publication date: 2023-05-21
Also published as: CN117393495A; TW202403850A

Abstract

一種半導體元件的製造方法包含：沉積間隔物層於半導體結構上，其中半導體結構包含第一介電質層、位於第一介電質層中之第一導電層、位於第一介電質層上之第二介電質層、位於第二介電質層中之第二導電層以及位於第二導電層上並相對第二介電質層升高之第三導電層，其中第二導電層與第一導電層接觸，且第二導電層與第二介電質層之間具有孔隙；沉積氧化物層於間隔物層上；沉積氮化物層於氧化物層上並填充孔隙；以及去除氮化物層之部位致使氮化物層之剩餘部位僅填充孔隙。

Description

半導體元件的製造方法

本揭露係有關於一種半導體元件的製造方法。

在製造半導體元件的中間階段，由於導線跨接至底部的接觸件(例如：連通柱、互連結構)時，導線的寬度將由底部的接觸件之寬度定義，為了形成寬度符合要求的導線，部分的底部的接觸件會被去除而形成孔隙，隨後再將介電材料填入孔隙，以避免孔隙造成整個半導體元件的電性上的影響。

然而，在現行的填充接觸件孔隙的製程中，卻時常發生介電材料過度填充孔隙或介電材料於孔隙中填充不足的問題，這將進一步導致半導體元件的電性能無法令人滿意，甚至可能發生漏電問題。

因此，如何提出一種半導體元件的製造方法，尤其是一種適用於填充接觸件孔隙的半導體元件的製造方法，是目前業界亟欲投入研發資源解決的問題之一。

有鑑於此，本揭露之一目的在於提出一種可有解決上述問題之半導體元件的製造方法。

為了達到上述目的，依據本揭露之一實施方式，一種半導體元件的製造方法包含：沉積間隔物層於半導體結構上，其中半導體結構包含第一介電質層、位於第一介電質層中之第一導電層、位於第一介電質層上之第二介電質層、位於第二介電質層中之第二導電層以及位於第二導電層上並相對第二介電質層升高之第三導電層，其中第二導電層與第一導電層接觸，且第二導電層與第二介電質層之間具有孔隙；沉積氧化物層於間隔物層上；沉積氮化物層於氧化物層上並填充孔隙；以及去除氮化物層之部位致使氮化物層之剩餘部位僅填充孔隙。

於本揭露的一或多個實施方式中，沉積間隔物層於半導體結構上的步驟係利用毯覆式沉積製程。

於本揭露的一或多個實施方式中，沉積氧化物層於間隔物層上的步驟係利用毯覆式沉積製程。

於本揭露的一或多個實施方式中，在沉積氧化物層於間隔物層上的步驟中，氧化物層之厚度小於2奈米。

於本揭露的一或多個實施方式中，沉積氧化物層於間隔物層上的步驟係藉由使用由氧氣、氫氣以及氮氣混合之製程氣體之電漿處理來執行。

於本揭露的一或多個實施方式中，沉積氮化物層於氧化物層上並填充孔隙的步驟係利用毯覆式沉積製程。

於本揭露的一或多個實施方式中，在沉積氮化物層於氧化物層上並填充孔隙的步驟中，氮化物層之材料與第二介電質層之材料相同。

於本揭露的一或多個實施方式中，去除氮化物層之部位致使氮化物層之剩餘部位僅填充孔隙的步驟係利用蝕刻製程。

於本揭露的一或多個實施方式中，在執行去除氮化物層之部位致使氮化物層之剩餘部位僅填充孔隙的步驟之後，氮化物層之剩餘部位之頂面與位於第二介電質層上方之氧化物層之頂面齊平。

於本揭露的一或多個實施方式中，去除氮化物層之部位致使氮化物層之剩餘部位僅填充孔隙的步驟係利用對氮化物層以及氧化物層具有高蝕刻選擇性之磷酸去除氧化物層之部位。

綜上所述，於本揭露的半導體元件的製造方法中，藉由在位於半導體結構的上表面上形成的間隔物層上形成氧化物層，使得氧化物層可以作為蝕刻停止層以對間隔物層形成保護。除此之外，於本揭露的半導體元件的製造方法中，藉由在去除位於氧化物層上的氮化物層的部位時使用熱磷酸蝕刻，由於磷酸對於氧化物以及氮化物具有高蝕刻選擇性，使得在執行去除氮化物層的部位的步驟中可以幾乎不蝕刻氧化物層而進一步蝕刻間隔物層。於本揭露的半導體元件的製造方法中，由於氧化物層的厚度小於2奈米，使得最終形成之半導體元件具有低阻抗。於本揭露的半島ˋ體元件的製造方法中，由於先執行沉積氮化物層以過度填充孔隙再執行回蝕刻製程，可以更有效的避免孔隙被氮化物層過度填充或填充不足的問題。藉由執行本揭露的半導體元件的製造方法，可以製造出具有品質更好且具有低阻抗之半導體元件。

以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。

以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，於本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。在所有圖式中相同的標號將用於表示相同或相似的元件。

空間相對的詞彙（例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙）於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同轉向。再者，這些裝置可旋轉（旋轉90度或其他角度），且在此使用之空間相對的描述語可作對應的解讀。另外，術語「由…製成」可以表示「包含」或「由…組成」。

請參考第1圖，其為根據本揭露之一實施方式繪示之半導體元件200的製造方法M的流程圖。如第1圖所示，半導體元件200的製造方法M包含步驟S101、步驟S102、步驟S103以及步驟S104。本文在詳細敘述第1圖的步驟S101、步驟S102、步驟S103以及步驟S104時請同時參考第2圖至第5圖。

在詳細敘述半導體元件200的製造方法M之前，請先參考第2圖。第2圖提供了一種半導體結構100。在本實施方式中，半導體結構100包含第一介電質層110、第一導電層110A、第二介電質層120、第二導電層120A以及第三導電層130。第一導電層110A位於第一介電質層110中。第二介電質層120位於第一介電質層110上。第二導電層120A位於第二介電質層120中。第三導電層130位於第二導電層120A上，且第三導電層130相對第二介電質層120升高。如第2圖所示，第二導電層120A與第一導電層110A接觸，且第二導電層120A與第三導電層130接觸。在本實施方式中，如第2圖所示，第二導電層120A在水平方向上的寬度小於第一導電層110A在該水平方向上的寬度，使得第二導電層120A與第二介電質層120之間具有孔隙V。

在本實施方式中，如第2圖所示，第一導電層110A的上表面係與第一介電質層110的上表面齊平。

在本實施方式中，如第2圖所示，第二導電層120A的上表面係與第二介電質層120的上表面齊平。

在本實施方式中，如第2圖所示，第三導電層130的上表面高於第二介電質層120的上表面。

在本實施方式中，如第2圖所示，第三導電層130在水平方向上的寬度等於第二導電層120A在該水平方向上的寬度。

在一些實施方式中，半導體結構100可以是例如用於形成動態隨機存取記憶體(DRAM)的半導體結構，但本揭露不以此為限。在一些實施方式中，半導體結構100可以是任何包含有一或多個導電材料、一或多個介電材料或其組合的半導體堆疊結構。

在一些實施方式中，第一介電質層110的材料可以是氧化物、氮化物或其他任何合適的材料。本揭露不意欲針對第一介電質層110的材料進行限制。

在一些實施方式中，第一介電質層110可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學電鍍)、化學電鍍等。本揭露不意欲針對形成第一介電質層110的方法進行限制。

在一些實施方式中，第一導電層110A的材料可以是多晶矽(poly-silicon)或其他任何合適的材料。本揭露不意欲針對第一導電層110A的材料進行限制。

在一些實施方式中，第一導電層110A可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學電鍍)、化學電鍍等。本揭露不意欲針對形成第一導電層110A的方法進行限制。

在一些實施方式中，第二介電質層120的材料可以是氧化物、氮化物或其他任何合適的材料。本揭露不意欲針對第二介電質層120的材料進行限制。

在一些實施方式中，第二介電質層120可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學電鍍)、化學電鍍等。本揭露不意欲針對形成第二介電質層120的方法進行限制。

在一些實施方式中，第二介電質層120的介電常數與第一介電質層110的介電常數不同。

在一些實施方式中，第二導電層120A的材料可以是鎢、氮化鈦(TiN)、氮化鎢(WN)或其他任何合適的材料。本揭露不意欲針對第二導電層120A的材料進行限制。

在一些實施方式中，第二導電層120A可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學電鍍)、化學電鍍等。本揭露不意欲針對形成第二導電層120A的方法進行限制。

在一些實施方式中，第三導電層130的材料可以是氧化物、低k材料或其他任何合適的材料。本揭露不意欲針對第三導電層130的材料進行限制。

在一些實施方式中，第三導電層130可以藉由任何合適的方法形成，例如CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ALD(原子層沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學電鍍)、化學電鍍等。本揭露不意欲針對形成第三導電層130的方法進行限制。

以下詳細敘述步驟S101、步驟S102、步驟S103以及步驟S104的操作。

首先，執行步驟S101：沉積間隔物層140於半導體結構100上。

請參考第2圖，間隔物層140形成於半導體結構100上。舉例來說，間隔物層140係利用沉積製程形成於半導體結構100上。如第2圖所示，間隔物層140係形成於半導體結構100的上表面。更詳細地說，間隔物層140至少覆蓋第二介電質層120、一部分的第一導電層110A、一部分的第二導電層120A以及第三導電層130。換言之，間隔物層140係至少形成於孔隙V的內表面。

在一些實施方式中，間隔物層140可以是例如矽氮化物(Si _xN _y)的材料。本揭露不意欲針對間隔物層140的材料進行限制。

在一些實施方式中，間隔物層140可以藉由任何合適的方法形成，例如ALD(原子層沉積)、CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學電鍍)、化學電鍍等。本揭露不意欲針對形成間隔物層140的方法進行限制。

在一些實施方式中，間隔物層140可以利用毯覆式沉積製程來形成，但本揭露不意欲針對形成間隔物層140的方法進行限制。

接著，執行步驟S102：沉積氧化物層150於間隔物層140上。

請參考第3圖，氧化物層150形成於間隔物層140上。舉例來說，氧化物層150係利用沉積製程形成於間隔物層140上。在一些實施方式中，氧化物層150實質上係與間隔物層140共形，並且氧化物層150係至少形成於孔隙V的內表面。

在一些實施方式中，氧化物層150係完全覆蓋間隔物層140。由於氧化物層150完全覆蓋間隔物層140，氧化物層150可以用作隨後操作中的蝕刻停止層，以保護間隔物層140不被蝕刻。

在一些實施方式中，氧化物層150可以是例如二氧化矽(SiO ₂)的材料。本揭露不意欲針對氧化物層150的材料進行限制。

在一些實施方式中，氧化物層150可以用作抗蝕氧化物薄膜。在一些實施方式中，氧化物層150的厚度小於約2奈米。但本揭露不意欲針對氧化物層150的厚度進行限制。

在一些實施方式中，氧化物層150可以藉由任何合適的方法形成，例如PEALD(電漿增強原子層沉積)、ALD(原子層沉積)、CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、ECP(電化學電鍍)、化學電鍍等。本揭露不意欲針對形成氧化物層150的方法進行限制。

在一些實施方式中，氧化物層150可以利用毯覆式沉積製程來形成，但本揭露不意欲針對形成氧化物層150的方法進行限制。

在一些實施方式中，沉積氧化物層150於間隔物層140上係藉由使用由氧氣(O ₂)、氫氣(H ₂)以及氮氣(N ₂)混合的製程氣體的電漿處理來執行。在一些實施方式中，氧氣、氫氣以及氮氣在步驟S102中作為沉積氧化物層150於間隔物層140上的化學反應的前驅物。

接著，執行步驟S103：沉積氮化物層160於氧化物層150上並填充孔隙V。

請參考第4圖，氮化物層160形成於氧化物層150上。舉例來說，氮化物層160係利用沉積製程形成於氧化物層150上。如第4圖所示，氮化物層160係完全覆蓋氧化物層150並填充孔隙V。

在一些實施方式中，氮化物層160可以是例如矽氮化物(Si _xN _y)的材料。本揭露不意欲針對氮化物層160的材料進行限制。

在一些實施方式中，氮化物層160可以藉由任何合適的方法形成，例如ALD(原子層沉積)、CVD(化學氣相沉積)、PECVD(電漿增強化學氣相沉積)、PVD(物理氣相沉積)、PEALD(電漿增強原子層沉積)、ECP(電化學電鍍)、化學電鍍等。本揭露不意欲針對形成氮化物層160的方法進行限制。

在一些實施方式中，氮化物層160可以利用毯覆式沉積製程來形成，但本揭露不意欲針對形成氮化物層160的方法進行限制。

在一些實施方式中，如第4圖所示，氮化物層160係過度填充(overfill)孔隙V。

在一些實施方式中，氮化物層160的材料係與第二介電質層120的材料相同。

接著，執行步驟S104：去除氮化物層160之一部位，致使氮化物層160之剩餘部位僅填充孔隙V。

請參考第5圖，氮化物層160被去除。更詳細地說，如第5圖所示，氮化物層160實際上僅一部位被去除。如第5圖所示，氮化物層160的剩餘部位填充孔隙V，並且在位於第二介電質層120上方的氧化物層150上並不存在氮化物層160。

在一些實施方式中，氮化物層160的部位可以利用蝕刻製程來去除。在一些實施方式中，蝕刻製程可以是例如等向性蝕刻，但本揭露不以此為限。

在一些實施方式中，氮化物層160的部位可以利用濕式蝕刻或乾式蝕刻等蝕刻製程來去除。舉例來說，氮化物層160的部位可以藉由例如熱磷酸的濕式蝕刻來去除。

在本揭露的實施方式中，使用熱磷酸(H ₃PO ₄)來蝕刻以去除氮化物層160的部位具有優點。由於磷酸對於氧化物與氮化物具有高蝕刻選擇性，具體來說，磷酸可以蝕刻氮化物層160，卻幾乎不蝕刻氧化物層150。藉此，可以利用例如熱磷酸的濕式蝕刻來去除氮化物層160的部位，使得氮化物層160的剩餘部位僅填充孔隙V。但本揭露不意欲針對去除氮化物層160的部位的方法進行限制。

在一些實施方式中，如第5圖所示，上述蝕刻製程使得位於孔隙V中的氮化物層160並沒有被去除而保持完好。

在一些實施方式中，為了使氮化物層160最終僅存在於孔隙V中，且由於在步驟S103中的氮化物層160係過度填充孔隙V，所以在步驟S104中的蝕刻製程又被稱為回蝕製程(etch-back process)。因此，氧化物層150又被稱為回蝕停止層(etch-back stop layer)。

請繼續參考第5圖。在一些實施方式中，在執行步驟S104之後，氮化物層160之剩餘部位的頂面160a與位於第二介電質層120上方的氧化物層150的頂面150a齊平，以使氮化物層160的剩餘部位完全填充孔隙V。

藉由執行以上步驟S101、步驟S102、步驟S103以及步驟S104，製造者即可透過半導體元件200的製造方法M來製造出本揭露的具有以介電材料完全填充孔隙V的半導體元件200。

在一些實施方式中，在步驟S102中使用由氧氣、氫氣以及氮氣混合的製程氣體的電漿處理來形成氧化物層150具有優點。在熱磷酸反應中，藉由使用本揭露之由氧氣、氫氣以及氮氣混合的製程氣體的電漿處理所形成的氧化物層150相較於藉由例如使用由氧氣的製程氣體的電漿處理或原子層沉積所形成的氧化物層150可以具有較低的蝕刻損失率。

在一些實施方式中，在步驟S102中所形成的氧化物層150的厚度小於約2奈米具有優點。由於氧化物層150的厚度很薄，致使最終形成的半導體元件200可以具有較低的阻抗。

在一些實施方式中，在步驟S104中使用例如熱磷酸的濕式蝕刻來去除氮化物層160的部位具有優點。由於磷酸幾乎不蝕刻氧化物層150，致使在執行步驟S104時磷酸不會穿過氧化物層150而蝕刻間隔物層140，從而導致發生漏電問題。

在一些實施方式中，在步驟S103以及步驟S104中先以氮化物層160過度填充孔隙V再回蝕氮化物層160的部位以使氮化物層160僅填充孔隙V具有優點。本揭露的先執行沉積氮化物層160以過度填充孔隙V再執行回蝕刻製程，相較於直接沉積氮化物層160於孔隙V中，可以更有效的避免孔隙V被氮化物層160過度填充或填充不足的問題。

由以上對於本揭露之具體實施方式之詳述，可以明顯地看出，於本揭露的半導體元件的製造方法中，藉由在位於半導體結構的上表面上形成的間隔物層上形成氧化物層，使得氧化物層可以作為蝕刻停止層以對間隔物層形成保護。除此之外，於本揭露的半導體元件的製造方法中，藉由在去除位於氧化物層上的氮化物層的部位時使用熱磷酸蝕刻，由於磷酸對於氧化物以及氮化物具有高蝕刻選擇性，使得在執行去除氮化物層的部位的步驟中可以幾乎不蝕刻氧化物層而進一步蝕刻間隔物層。於本揭露的半導體元件的製造方法中，由於氧化物層的厚度小於2奈米，使得最終形成之半導體元件具有低阻抗。於本揭露的半島ˋ體元件的製造方法中，由於先執行沉積氮化物層以過度填充孔隙再執行回蝕刻製程，可以更有效的避免孔隙被氮化物層過度填充或填充不足的問題。藉由執行本揭露的半導體元件的製造方法，可以製造出具有品質更好且具有低阻抗之半導體元件。

上述內容概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本案之態樣。熟習此項技術者應瞭解，在不脫離本案的精神和範圍的情況下，可輕易使用上述內容作為設計或修改為其他變化的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。上述內容應當被理解為本揭露的舉例，其保護範圍應以申請專利範圍為準。

100:半導體結構 110:第一介電質層 110A:第一導電層 120:第二介電質層 120A:第二導電層 130:第三導電層 140:間隔物層 150:氧化物層 150a:頂面 160:氮化物層 160a:頂面 200:半導體元件 M:方法 S101,S102,S103,S104:步驟 V:孔隙

為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的流程圖。第2圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的一製造階段的示意圖。第3圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的一製造階段的示意圖。第4圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的一製造階段的示意圖。第5圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的一製造階段的示意圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

M:方法

S101,S102,S103,S104:步驟

Claims

一種半導體元件的製造方法，包含：沉積一間隔物層於一半導體結構上，其中該半導體結構包含一第一介電質層、位於該第一介電質層中之一第一導電層、位於該第一介電質層上之一第二介電質層、位於該第二介電質層中之一第二導電層以及位於該第二導電層上並相對該第二介電質層升高之一第三導電層，其中該第二導電層與該第一導電層接觸，且該第二導電層與該第二介電質層之間具有一孔隙；沉積一氧化物層於該間隔物層上；沉積一氮化物層於該氧化物層上並填充該孔隙；以及去除該氮化物層之一部位致使該氮化物層之剩餘部位僅填充該孔隙。
如請求項1所述之方法，其中該沉積該間隔物層於該半導體結構上的步驟係利用一毯覆式沉積製程。
如請求項1所述之方法，其中該沉積該氧化物層於該間隔物層上的步驟係利用一毯覆式沉積製程。
如請求項1所述之方法，其中在該沉積該氧化物層於該間隔物層上的步驟中，該氧化物層之一厚度小於2奈米。
如請求項1所述之方法，其中該沉積該氧化物層於該間隔物層上的步驟係藉由使用由氧氣、氫氣以及氮氣混合之一製程氣體之一電漿處理來執行。
如請求項1所述之方法，其中該沉積該氮化物層於該氧化物層上並填充該孔隙的步驟係利用一毯覆式沉積製程。
如請求項1所述之方法，其中在該沉積該氮化物層於該氧化物層上並填充該孔隙的步驟中，該氮化物層之材料與該第二介電質層之材料相同。
如請求項1所述之方法，其中該去除該氮化物層之該部位致使該氮化物層之剩餘部位僅填充該孔隙的步驟係利用一蝕刻製程。
如請求項1所述之方法，其中在執行該去除該氮化物層之該部位致使該氮化物層之剩餘部位僅填充該孔隙的步驟之後，該氮化物層之剩餘部位之一頂面與位於該第二介電質層上方之該氧化物層之一頂面齊平。
如請求項1所述之方法，其中該去除該氮化物層之該部位致使該氮化物層之剩餘部位僅填充該孔隙的步驟係利用對該氮化物層以及該氧化物層具有高蝕刻選擇性之一磷酸去除該氧化物層之該部位。