TWI879049B

TWI879049B - 記憶體裝置和其形成方法

Info

Publication number: TWI879049B
Application number: TW112132379A
Authority: TW
Inventors: 陳昱頻; 黃崇勳
Original assignee: 南亞科技股份有限公司
Priority date: 2023-06-20
Filing date: 2023-08-28
Publication date: 2025-04-01
Also published as: TW202502153A; CN119170561A; US20240429302A1; TW202527671A

Abstract

本公開提供一種記憶體裝置和其形成方法。記憶體裝置包括基板上的閘極結構、基板中的源極/汲極區域、覆蓋基板和閘極結構的介電層，以及鄰近於閘極結構的單元接觸件。單元接觸件包括導電層、導電層的側壁上的第一阻障層，以及導電層的底表面上的第二阻障層。第二阻障層直接接觸第一阻障層和源極/汲極區域。第二阻障層的第二電阻率低於第一阻障層的第一電阻率。

Description

記憶體裝置和其形成方法

本公開內容是關於記憶體裝置和其形成方法，且特別是關於具有單元接觸件的記憶體裝置。

隨著記憶體裝置中的特徵臨界尺寸(critical dimension，CD)變得越小，記憶體裝置的尺寸也相應減小，從而增加一裝置中的元件密度。然而，減小的特徵尺寸造成製造上更高的難度，因此容易導致記憶體裝置中的缺陷。例如，在緊密元件之間均勻形成單元接觸件變得更困難，可能造成單元接觸件中的接縫且降低裝置的可靠性。因此，記憶體裝置的形成需要形成具有完整結構的單元接觸件的方法。

根據本公開的一實施例，一種記憶體裝置包括基板上的閘極結構、基板中的源極/汲極區域、覆蓋基板和閘極結構的介電層，以及鄰近於閘極結構的單元接觸件。單元接觸件包括導電層、導電層的側壁上的第一阻障層，以及導電層的底表面上的第二阻障層。第二阻障層直接接觸第一阻障層和源極/汲極區域，且第二阻障層的第二電阻率低於第一阻障層的第一電阻率。

在一些實施例中，第一阻障層和第二阻障層共同環繞導電層，以分離導電層與介電層以及分離導電層與基板。

在一些實施例中，第一阻障層的第一緻密性高於第二阻障層的第二緻密性。

在一些實施例中，第一阻障層的第一厚度等於第二阻障層的第二厚度。

在一些實施例中，第一阻障層的第一厚度小於或等於20奈米。

在一些實施例中，第一阻障層和第二阻障層包括相同的成分。

在一些實施例中，第一阻障層包括TiN、SiN、SiO ₂或上述的組合。

在一些實施例中，記憶體裝置進一步包括介電層的頂表面上的第三阻障層。導電層延伸至第三阻障層上，且第三阻障層的第三電阻率低於第一阻障層的第一電阻率。

在一些實施例中，第三阻障層直接接觸第一阻障層。

在一些實施例中，第三阻障層的側表面共平面於第一阻障層的側表面。

在一些實施例中，第三阻障層的第三電阻率等於第二阻障層的第二電阻率。

在一些實施例中，第一阻障層延伸進源極/汲極區域中，且第二阻障層低於基板的頂表面。

在一些實施例中，第一阻障層包括不同於介電層的材料。

根據本公開的一實施例，一種形成記憶體裝置的方法包括以下步驟。提供基板上的閘極結構和覆蓋閘極結構的介電層。形成穿過介電層的開口，其中開口暴露基板中的源極/汲極區域。藉由第一製程在開口中和介電層上沉積第一阻障層。移除第一阻障層位於開口的底表面上的第一部分，且第一阻障層的第二部分保留在開口的側表面上。藉由第二製程在開口的底表面上沉積第二阻障層，其中第二阻障層的第二電阻率不同於第一阻障層的第一電阻率。在開口中形成導電層。

在一些實施例中，第一製程是連續性氣流化學相沉積，且第二製程是化學氣相沉積。

在一些實施例中，第一製程所沉積的第一阻障層沉具有第一緻密性，第一緻密性不同於第二製程所沉積的第二阻障層的第二緻密性。

在一些實施例中，移除第一阻障層進一步包括移除第一阻障層位於介電層的頂表面上的第三部分。

在一些實施例中，在開口的底表面上沉積第二阻障層包括在開口所暴露的源極/汲極區域上直接沉積第二阻障層。

在一些實施例中，在沉積第二阻障層之後，第一阻障層和第二阻障層共同覆蓋開口的側表面和底表面。

在一些實施例中，在沉積第二阻障層之後，第一阻障層暴露在開口中。

根據上述的實施例，記憶體裝置的單元接觸件包括藉由不同製程所形成的第一阻障層和第二阻障層。第一阻障層和第二阻障層覆蓋用於導電層的開口的表面，因此導電層填充開口時可降低在其中形成接縫(seam)。第二阻障層還減少單元接觸件和源極/汲極區域之間的電阻率。

為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。

此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。

本公開提供一種記憶體裝置，其包括鄰近於閘極結構的單元接觸件以電性連接源極/汲極區域。單元接觸件包括導電層、第一製程所形成的第一阻障層，以及第二製程所形成的第二阻障層。第一阻障層和第二阻障層連續覆蓋用於填充導電層的開口，使得導電層均勻填充開口以避免在單元接觸件中遺漏材料而形成接縫。具有較低電阻率的第二阻障層形成在導電層和源極/汲極區域之間，從而減少導電路徑的電阻率。

根據本公開的一些實施例，第1圖繪示形成記憶體裝置的方法S100的流程圖。第2A圖至第2F圖繪示記憶體裝置在第1圖中的形成方法S100的多個中間階段的截面圖。第2F圖中所示的記憶體裝置10是做為描述形成方法S100的示例。然而，本領域技術人員應理解第1圖和第2A圖至第2F圖所示的方法不僅可用於形成記憶體裝置10，還可用於形成具有單元接觸件的其他記憶體裝置且落在本公開的範疇內。

參考第1圖和第2A圖，方法S100開始於步驟S102，提供基板100上的閘極結構110和介電層120。介電層120的頂表面高於閘極結構110的頂表面和基板100的頂表面，使得介電層120覆蓋閘極結構110和基板100。如第2A圖中所示，介電層120可以覆蓋基板100上的至少兩個閘極結構110，以在後續形成閘極結構110之間的單元接觸件。然而，介電層120所覆蓋的閘極結構110的數量可以根據裝置需求改變。

在一些實施例中，基板100可以是半導體基板，例如塊材半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)或類似者。基板100可以包括矽、碳化矽、矽化物、摻雜的矽或適合在其內形成源極/汲極區域102的其他材料。在一些實施例中，基板100上的介電層120可以包括氧化矽、高介電常數介電材料或類似者。

在一些實施例中，鄰近於源極/汲極區域102的閘極結構110可以包括基板100上的閘極電極112和覆蓋閘極電極112的閘極介電層114。閘極電極112可以包括金屬、金屬矽化物、多晶矽或其他適合的導電材料。閘極介電層114可以由不同於介電層120的材料所形成，例如氮化物。閘極結構110可以進一步包括延伸自閘極介電層114的支撐腳116。支撐腳116幫助穩定基板100上的閘極結構110。介電層120可以形成在支撐腳116和閘極介電層114之間。

參考第1圖和第2B圖，方法S100進行至步驟S104，形成穿過介電層120的開口120p。具體而言，開口120p從介電層120的頂表面朝向基板100形成。開口120p鄰近於閘極結構110，以暴露位於閘極結構110的一側的基板100。開口120p定義後續形成單元接觸件的位置，因此開口120p可以特別暴露基板100中的源極/汲極區域102。儘管開口120p繪示成具有平坦底表面，但其他實施例中的開口120p可以具有彎曲底表面。

在介電層120覆蓋複數個閘極結構110的實施例中，開口120p可以形成在兩個閘極結構110之間。在一些實施例中，開口120p可以延伸進源極/汲極區域102中。如第2B圖中所示，開口120p可以延伸直到開口120p的底表面低於基板100的頂表面。在這樣的實施例中，可以移除部分的源極/汲極區域102以形成開口120p。在一些其他實施例中，開口120p的深度可以等於介電層120，使得源極/汲極區域102暴露在開口120p中的表面基本上共平面於基板100的頂表面。

參考第1圖和第2C圖，方法S100進行至步驟S106，在開口120p中和介電層120上沉積第一阻障層130。具體而言，沉積第一阻障層130是使用第一製程，其中第一製程適合在具有高的長寬比(aspect ratio)的開口120p中沉積材料。例如，沉積第一阻障層130可以是藉由連續性氣流化學相沉積(advanced sequential flow deposition，ASFD)。連續性氣流化學相沉積是類似於原子層沉積(atomic layer deposition，ALD)製程的技術。連續性氣流化學相沉積的一個反應循環(reaction cycle)所沉積的材料具有原子級別(atomic-scale)的厚度，從而提供高共形程度的沉積材料。因此，第一阻障層130可以連續且共形覆蓋開口120p和介電層120。由於連續性氣流化學相沉積的一個反應循環所沉積的第一阻障層130具有如此薄的厚度，第一阻障層130可以展現比化學氣相沉積(chemical vapor deposition，CVD)所沉積的材料層更高的均勻度和更高的緻密性(compactness)。

如第2C圖中所示，在第一製程之後，第一阻障層130 包括覆蓋開口120p的底表面的第一部分132、覆蓋開口120p的側表面的第二部分134，以及覆蓋介電層120的頂表面的第三部分136。第一部分132和第二部分134 連續覆蓋第2B圖所示的開口120p中的暴露表面。在開口120p的底表面低於基板100的頂表面的實施例中，第一部分132可以低於基板100的頂表面。

在一些實施例中，第一阻障層130的厚度可以足夠覆蓋開口120p的表面，且開口120p並沒有被第一阻障層130完全填充。例如，第一阻障層130的厚度可以大於0奈米，且第一阻障層130的厚度可以小於或等於20奈米。若第一阻障層130的厚度太靠近0奈米，第一阻障層130可能太薄而難以均勻覆蓋開口120p中暴露的表面。若第一阻障層130的厚度大於20奈米，第一阻障層130可能影響後續沉積第2E圖中的第二阻障層140，或者可能顯著改變例如電阻率的記憶體裝置特性。

在一些實施例中，第一阻障層130可以包括TiN、SiN、SiO ₂、去耦電漿氮化(decoupled plasma nitridation，DPN)或遠程電漿氮化(remote plasma nitridation，RPN)所形成的氮化物或上述的組合。第一阻障層130可以包括不同於介電層120的材料，因此後續蝕刻第一阻障層130時可以不顯著影響介電層120。

參考第1圖和第2D圖，方法S100進行至步驟S108，從第2C圖所示的結構移除部分的第一阻障層130。具體而言，移除製程選擇性地移除平行於開口120p的底表面的第一阻障層130。例如，移除製程可以是各向異性蝕刻製程，例如使用電漿的乾式蝕刻製程。因此，第一阻障層130位於開口120p的底表面上的第一部分132被移除，而第二部分134保留在開口120p的側表面上。由於移除了第一部分132，源極/汲極區域102重新暴露在開口120p中。

在移除第一部分132之後，第一阻障層130的第二部分134可以保留在自開口120p的頂部至底部的側表面上。因此，在開口120p的底表面低於基板100的頂表面的實施例中，第二部分134可以延伸進源極/汲極區域102中。在一些實施例中，移除第一阻障層130可以進一步包括移除介電層120的頂表面上的第三部分136。在移除第三部分136之後，第二部分134的頂表面可以共平面於介電層120的頂表面。

參考第1圖和第2E圖，方法S100進行至步驟S110，在開口120p的底表面上沉積第二阻障層140。第二阻障層140直接沉積在開口120p所暴露的源極/汲極區域102上，使得第二阻障層140 直接接觸源極/汲極區域102。另外，第二阻障層140 在開口120p的底表面上延伸，以直接接觸開口120p的側表面上的第一阻障層130。在沉積第二阻障層140之後，第一阻障層130和第二阻障層140 共同覆蓋開口120p的側表面和底表面。在開口120p的底表面低於基板100的頂表面的實施例中，第二阻障層140可以低於基板100的頂表面。

具體而言，沉積第二阻障層140是使用第二製程，其中第二製程不同於沉積第一阻障層130的第一製程。第一製程的沉積共形程度可以高於第二製程的沉積共形程度。因此，第二阻障層140的一些特性不同於第一阻障層130，尤其是第二阻障層140的第二緻密性和第二電阻率不同於第一阻障層130的第一緻密性和第一電阻率。

例如，在使用連續性氣流化學相沉積來沉積第一阻障層130，且第二製程是化學氣相沉積的實施例中，第二阻障層140的第二電阻率可以低於第一阻障層130的第一電阻率。在這樣的實施例中，第一阻障層130的第一緻密性可以高於第二阻障層140的第二緻密性。

在一些實施例中，第二製程可不像第一製程適合用於在開口120p的側表面上沉積材料，因此第二阻障層140 基本上沿著平行於開口120p的底表面的方向形成。如第2E圖中所示，第二阻障層140形成在開口120p的底表面上，且暴露開口120p中的第一阻障層130。在一些其他實施例中，當第一阻障層130和第二阻障層140覆蓋開口120p的表面時，第二阻障層140可以覆蓋部分的第一阻障層130。

在一些實施例中，第二阻障層140可以具有厚度足以覆蓋開口120p的底表面，且開口120p並沒有被第二阻障層140完全填充。例如，第一阻障層130的第一厚度可以等於第二阻障層140的第二厚度。在一些實施例中，第一阻障層130和第二阻障層140可以包括相似或相同的成分，以提供兩個阻障層之間的高黏附。這樣有助於第一阻障層130和第二阻障層140連續覆蓋開口120p的表面。儘管第一阻障層130和第二阻障層140可以由相同的成分所形成，但第一阻障層130和第二阻障層140仍會因為第一製程和第二製程之間的差異而展現不同的特性。

在一些實施例中，當形成第二阻障層140時，第三阻障層145可以同時沉積在介電層120的頂表面上。第三阻障層145在介電層120上延伸，以直接接觸第一阻障層130。因此，第一阻障層130、第二阻障層140和第三阻障層145 共同覆蓋開口120p和介電層120。如第2E圖中所示，第三阻障層145可以在第一阻障層130上延伸，以使第三阻障層145的側表面共平面於第一阻障層130的側表面。由於第三阻障層145在第二製程中形成，第三阻障層145的特性可以類似於第二阻障層140的特性。例如，第三阻障層145的第三電阻率可以等於第二阻障層140的第二電阻率且低於第一阻障層130的第一電阻率。

參考第1圖和第2F圖，方法S100進行至步驟S112，在開口120p中形成導電層150。具體而言，導電層150形成在第一阻障層130和第二阻障層140上，以填充開口120p。第一阻障層130和第二阻障層140 連續覆蓋開口120p的表面，從而可以自開口120p的底表面和側表面均勻形成導電層150的材料。因此，導電層150可以完全填充開口120p而避免在導電層150中形成接縫。

在一些實施例中，導電層150可以包括單層或多層金屬，例如Ti、W、Cu、Al、Co、金屬矽化物、金屬氮化物或上述的組合。在第三阻障層145形成在介電層120的頂表面上的實施例中，導電層150可以延伸至第三阻障層145上，且進一步延伸至閘極結構110正上方。

依上述方法，形成了記憶體裝置10。記憶體裝置10 包括基板100上的閘極結構110、基板100中的源極/汲極區域102、覆蓋基板100和閘極結構110的介電層120，以及鄰近於閘極結構110的單元接觸件160。單元接觸件160包括導電層150、導電層150的側壁上的第一阻障層130，以及導電層150的底表面上的第二阻障層140。第二阻障層140直接接觸第一阻障層130，使得第一阻障層130和第二阻障層140共同環繞導電層150，從而分離導電層150與介電層120且分離導電層150與基板100。具有低電阻率的第二阻障層140插入導電層150和源極/汲極區域102之間，因此導電層150至源極/汲極區域102的導電路徑具有足夠低的電阻率。單元接觸件160可以進一步包括介電層120的頂表面和導電層150之間的第三阻障層145。

根據上述的實施例，依本公開的製程所形成的記憶體裝置包括鄰近於閘極結構的單元接觸件。單元接觸件包括在兩個不同製程中形成的第一阻障層和第二阻障層，使兩個阻障層具有不同的特性。具有更高共形程度的第一阻障層沉積在用於單元接觸件的開口的側表面上，而具有更低電阻率的第二阻障層沉積在開口的底表面上。單元接觸件的導電層可以均勻形成在第一阻障層和第二阻障層上以避免形成單元接觸件中的接縫，從而改善記憶體裝置的可靠性。第二阻障層直接接觸源極/汲極區域和導電層，以減少單元接觸件和源極/汲極區域之間的導電路徑的電阻率。

前面概述一些實施例的特徵，使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。

10:記憶體裝置 100:基板 102:源極/汲極區域 110:閘極結構 112:閘極電極 114:閘極介電層 116:支撐腳 120:介電層 120p:開口 130:第一阻障層 132:第一部分 134:第二部分 136:第三部分 140:第二阻障層 145:第三阻障層 150:導電層 160:單元接觸件 S100:方法 S102,S104,S106,S108,S110,S112:步驟

當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。第1圖根據本公開的一些實施例繪示形成記憶體裝置的方法流程圖。第2A圖至第2F圖根據本公開的一些實施例繪示記憶體裝置在形成製程的多個中間階段的截面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

10:記憶體裝置

100:基板

102:源極/汲極區域

110:閘極結構

112:閘極電極

114:閘極介電層

116:支撐腳

120:介電層

130:第一阻障層

134:第二部分

140:第二阻障層

145:第三阻障層

150:導電層

160:單元接觸件

Claims

一種記憶體裝置，包括：一閘極結構，位於一基板上；一源極/汲極區域，位於該基板中；一介電層，覆蓋該基板和該閘極結構；以及一單元接觸件，鄰近於該閘極結構，其中該單元接觸件包括：一導電層；一第一阻障層，位於該導電層的一側壁上；以及一第二阻障層，位於該導電層的一底表面上，其中該第二阻障層直接接觸該第一阻障層和該源極/汲極區域，該第一阻障層的一第一緻密性高於該第二阻障層的一第二緻密性，且該第二阻障層的一第二電阻率低於該第一阻障層的一第一電阻率。
如請求項1所述之記憶體裝置，其中該第一阻障層和該第二阻障層共同環繞該導電層，以分離該導電層與該介電層以及分離該導電層與該基板。
如請求項1所述之記憶體裝置，其中該第一阻障層的一第一厚度等於該第二阻障層的一第二厚度。
如請求項1所述之記憶體裝置，其中該第一阻障層的一第一厚度小於或等於20奈米。
如請求項1所述之記憶體裝置，其中該第一阻障層和該第二阻障層包括相同的成分。
如請求項1所述之記憶體裝置，其中該第一阻障層包括TiN、SiN、SiO ₂或上述的組合。
如請求項1所述之記憶體裝置，進一步包括：一第三阻障層，位於該介電層的一頂表面上，其中該導電層延伸至該第三阻障層上，且該第三阻障層的一第三電阻率低於該第一阻障層的該第一電阻率。
如請求項7所述之記憶體裝置，其中該第三阻障層直接接觸該第一阻障層。
如請求項7所述之記憶體裝置，其中該第三阻障層的一側表面共平面於該第一阻障層的一側表面。
如請求項7所述之記憶體裝置，其中該第三阻障層的該第三電阻率等於該第二阻障層的該第二電阻率。
如請求項1所述之記憶體裝置，其中該第一阻障層延伸進該源極/汲極區域中，且其中該第二阻障層低於該基板的一頂表面。
如請求項1所述之記憶體裝置，其中該第一阻障層包括不同於該介電層的材料。
一種形成記憶體裝置的方法，包括：提供一基板上的一閘極結構和覆蓋該閘極結構的一介電層；形成穿過該介電層的一開口，其中該開口暴露該基板中的一源極/汲極區域；藉由一第一製程在該開口中和該介電層上沉積一第一阻障層；移除該第一阻障層位於該開口的一底表面上的一第一部分，其中該第一阻障層的一第二部分保留在該開口的一側表面上；藉由一第二製程在該開口的該底表面上沉積一第二阻障層，其中該第二阻障層的一第二電阻率不同於該第一阻障層的一第一電阻率；以及在該開口中形成一導電層。
如請求項13所述之方法，其中該第一製程是連續性氣流化學相沉積，且該第二製程是化學氣相沉積。
如請求項13所述之方法，其中藉由該第一製程所沉積的該第一阻障層具有一第一緻密性，該第一緻密性不同於藉由該第二製程所沉積的該第二阻障層的一第二緻密性。
如請求項13所述之方法，其中移除該第一阻障層進一步包括移除該第一阻障層位於該介電層的一頂表面上的一第三部分。
如請求項13所述之方法，其中在該開口的該底表面上沉積該第二阻障層包括在該開口所暴露的該源極/汲極區域上直接沉積該第二阻障層。
如請求項13所述之方法，其中在沉積該第二阻障層之後，該第一阻障層和該第二阻障層共同覆蓋該開口的該側表面和該底表面。
如請求項13所述之方法，其中在沉積該第二阻障層之後，該第一阻障層暴露在該開口中。