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TWI803171B - 半導體結構及其製備方法 - Google Patents

半導體結構及其製備方法 Download PDF

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TWI803171B
TWI803171B TW111103435A TW111103435A TWI803171B TW I803171 B TWI803171 B TW I803171B TW 111103435 A TW111103435 A TW 111103435A TW 111103435 A TW111103435 A TW 111103435A TW I803171 B TWI803171 B TW I803171B
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王若瑋
吳俊亨
賴振益
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南亞科技股份有限公司
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Abstract

本揭露提供一種包括複數個位元線結構的半導體結構及其製備方法。在本揭露中，藉由允許至少有一個位元線結構在其頂部的寬度小於其底部寬度，該半導體結構可以具有一個增加的總鎢量。位元線結構和著陸墊之間的接觸面增加，因此可以減少著陸墊的電阻。因此，半導體結構的性能可以得到提升。

Description

半導體結構及其製備方法
本申請案主張美國第17/390,492號專利申請案之優先權（即優先權日為「2021年7月30日」），其內容以全文引用之方式併入本文中。
本揭露關於一種半導體結構及其製備方法，特別是關於一種具有複數個位元線結構，其中至少有一個位元線結構在其頂部的寬度小於其底部的寬度的半導體結構及其製備方法。
動態隨機存取記憶體(dynamic random-access memory，DRAM)是一種廣泛使用的積體電路元件，在電子工業中發揮著不可或缺的作用。習知的DRAM單元(cell)由電晶體和電容組成。電晶體包括源極、汲極和閘極。電晶體的源極與相應的位元線相連。電晶體的汲極連接到電容器的儲存電極。電晶體的閘極連接到相應的字元線。電容器的另一電極用恒定的電壓源進行偏壓。為了實現電氣互連的目的，形成一著陸墊。
隨著半導體元件的小型化和積體化(integration)的需求不斷提高，半導體結構和DRAM單元的特徵也變得更加小型化。因此，半導體結構和特徵尺寸的不斷縮小，對用於形成半導體結構和特徵的技術提出了更高的要求。隨著DRAM單元的密度增加到每單元超過10億位元組的程度，分配給DRAM電容結構的面積也在減少。較小的電容器結構，呈現出電容器表面積的減少，會導致DRAM電容的減少，因此導致DRAM性能的下降。此外，隨著DRAM單元變得更小，DRAM單元的高度緊湊結構導致DRAM單元的位元線和溝槽電容的單元板(cell plate)之間出現高寄生電容，因此導致寄生漏電。因此，需要不斷改進半導體結構的製程，以便解決此類問題。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種半導體結構的製備方法，包括：提供具有複數個位元線結構的一基底；在該基底上依次沉積一多晶矽層和一矽化鈷層，其中該複數個位元線結構穿透該多晶矽層並從該矽化鈷層突出；非等向性地蝕刻該複數個位元線結構，以去除至少一個位元線結構的部分頂部；在該矽化鈷層和該複數個位元線結構上共形地沉積一氮化鈦層；在該氮化鈦層上沉積一第一鎢層；執行一化學機械研磨，以去除該氮化鈦層的一部分和至少一個位元線結構的部分頂部，因此形成一實質上平坦的水平表面，其中至少有一個位元線結構在其頂部的寬度小於其底部的寬度；在該第一鎢層上沉積一第二鎢層；蝕刻該第二鎢層以形成一凹槽，其中該位元線結構的一頂角被移除；以及沉積一著陸墊以填充該凹槽，並覆蓋該凹槽周圍的部分第二鎢層。
在一些實施例中，提供具有複數個位元線結構的一基底的步驟是藉由依次堆疊一金屬氮化物層、一位元線層和一硬遮罩層來執行，以在該基底上形成至少一個位元線結構。
在一些實施例中，提供具有複數個位元線結構的一基底的步驟是藉由依次堆疊一氮化鈦層、一位元線層和一氮化矽層來執行，以在該基底上形成至少一個位元線結構。
在一些實施例中，藉由旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)或其組合製程，來執行在該基底上依次沉積一多晶矽層和一矽化鈷層的步驟。
在一些實施例中，非等向性地蝕刻該複數個位元線結構，以去除至少一個位元線結構的部分頂部的步驟是藉由在一含氟化合物存在下，在10℃至200℃的溫度和0.1托(torr)至30托的壓力範圍內，非等向性地蝕刻至少一個位元線結構的氮化矽層來執行。
在一些實施例中，非等向性地蝕刻複數個位元線結構，以去除至少一個位元線結構的部分頂部的步驟是藉由以下方式執行：在該矽化鈷層上形成一抗蝕層，其中該抗蝕層填充兩個相鄰的位元線結構之間的空間；回蝕(etch back)該抗蝕層以曝露該位元線結構的氮化矽層；在一含氟化合物存在下，在10℃至200℃的溫度和0.1托至30托的壓力範圍內，非等向性地蝕刻至少一個位元線結構的氮化矽層；以及藉由一乾式剝離或一濕式剝離以去除該抗蝕層的殘留部分。
在一些實施例中，該含氟化合物選自氟化氫、三氟甲烷、四氟甲烷和六氟化硫組成的一組。
在一些實施例中，在執行一化學機械研磨的步驟之後，至少有一個位元線結構在其頂部的寬度比其底部的寬度小20%。
在一些實施例中，在執行一化學機械研磨的步驟之後，至少有一個位元線結構在其頂部的寬度比其底部的寬度小30%。
在一些實施例中，在執行一化學機械研磨的步驟之後，至少有一個位元線結構在其頂部的寬度要比其底部的寬度小40%。
在一些實施例中，該製備方法更包括在該矽化鈷層和該複數個位元線結構上共形地沉積一氮化鈦層的步驟之前執行一後清(post-cleaning)洗操作。
在一些實施例中，藉由去去除該位元線結構的一頂角、與該位元線結構相鄰的部分氮化鈦層、與該氮化鈦層相鄰的部分第一鎢層，以及位於該第一鎢層、該氮化鈦層和該位元線結構上方的部分第二鎢層來執行蝕刻第二鎢層以形成一凹槽的步驟。
在一些實施例中，執行一傾斜乾蝕刻以去除該位元線結構的一頂角。
在一些實施例中，藉由旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)或其組合製程來執行沉積一著陸墊的步驟。
本揭露另提供一種半導體結構，包括：一基底，具有複數個導電部和複數個介電部；複數個位元線結構，設置在該導電部上並從該基底突出；一多晶矽層，設置在該基底的該複數個介電部上；一矽化鈷層，設置在該多晶矽層上，其中該複數個位元線結構穿透該多晶矽層並從該矽化鈷層突出；一氮化鈦層，共形地設置在該矽化鈷層和該複數個位元線結構上；一第一鎢層，設置在該氮化鈦層上；一第二鎢層，設置在該第一鎢層上；以及一著陸墊，設置在該位元線結構的一頂角中和部分第二鎢層上；其中至少有一個位元線結構在其頂部的寬度小於其底部的寬度。
在一些實施例中，至少一個位元線結構包括依次堆疊在該基底上的一金屬氮化物層、一位元線層和一硬遮罩層。
在一些實施例中，至少一個位元線結構包括依次堆疊在該基底上的一氮化鈦層、一位元線層和一氮化矽層。
在一些實施例中，至少有一個位元線結構在其頂部的寬度比其底部的寬度小20%。
在一些實施例中，至少有一個位元線結構在其頂部的寬度比其底部的寬度小30%。
在一些實施例中，至少有一個位元線結構在其頂部的寬度比其底部的寬度小40%。
在本揭露中，藉由允許至少有一個位元線結構在其頂部的寬度小於其底部的寬度，半導體結構可以有一個增加的總鎢量。位元線結構和著陸墊之間的接觸面增加，因此可以減少著陸墊的電阻。因此，半導體結構的性能可以得到提升。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
為簡潔起見，與半導體元件和積體電路(IC)製造有關的習知技術在此可以或不詳細描述。此外，本文描述的各種任務和製程步驟可以併入具有本文未詳細描述的附加步驟或功能的更全面的程序或製程中。特別是，製造半導體元件和基於半導體的積體電路的各種步驟是眾所周知的，因此，為了簡潔起見，本文對許多習用步驟的描述將僅作簡要描述，或完全省略而不提供其製程細節。
現在用具體的語言說明附圖中所示本揭露的實施例(或實例)。應當理解，在此不旨限制本揭露的範圍。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例作為修改或設計其它結構或製程而實現與本揭露相同之目的。參考數字可以在整個實施例中重複，但並未意旨一個實施例的特徵適用於另一個實施例，即使它們共用相同的參考數位。
應當理解，儘管用語第一、第二、第三等在此可用於描述各種元素、部件、區域、層或部分，但這些元素、部件、區域、層或部分不應受到用語的限制。除非另有說明，用語僅用於區分一個元素、元件、區域、層或部分與另一個元素、元件、區域、層或部分。因此，下面討論的第一個元素、元件、區域、層或部分可以被稱為第二個元素、元件、區域、層或部分而不偏離本發明概念的教導。
用語僅為描述特定的實施例，並未限制本發明的概念。正如本文所使用的，單數形式的"一"和"該"旨在包括複數形式，除非上下文特別指出。應當理解，用語"包括"和"包含"，當在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或多個其他特徵、整數、步驟、操作、元素、元件或其組合。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下方(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一元件或特徵與另一(其他)元件或特徵的關係。該空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述元件可以具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可以同樣相應地進行直譯。
本揭露的內容將參照附圖中的編號要素進行詳細說明。應當理解，附圖是大為簡化的形式，並未按比例繪製。此外，為了清楚地說明和理解本發明，尺寸也被放大。
圖1是流程圖，例示本揭露一實施例之半導體結構20的製備方法10。圖2至圖18是剖視圖，例示本揭露一些實施例在製備方法10中的每一個步驟執行之後的半導體結構20。
參照圖1和圖2，在步驟S101中提供具有複數個位元線結構203的半導體基底201。在本揭露內容中，用語"基底"是指並包括一種基礎材料或結構，其上可形成材料。應當理解，基底可以包括單一材料、複數個不同材料的層、具有不同材料或不同結構區域的一個或複數個層，或其他類似的安排。這些材料可以包括半導體、絕緣體、導體，或其組合。例如，半導體基底201可以是半導體基底、支撐結構上的基礎半導體層、金屬電極，或具有一個或複數個層、結構或區域形成的半導體基底。半導體基底201可以是習知的矽基底或其他包括半導電材料層的塊狀(bulk)基底。在一些實施例中，半導體基底201可以是矽(Si)基底、鍺(Ge)基底、矽鍺(SiGe)基底、藍寶石上的矽(SOS)基底、石英上的矽基底、絕緣體上的矽(SOI)基底、III-V族化合物半導體、其組合或類似物。半導體基底201包含導電部201a及介電部201b。
根據本揭露的一些實施例，如圖2所示，位元線結構203可以包括依次堆疊在基底上的金屬氮化物層203a、位元線層203b和硬遮罩層203c。金屬氮化物層203a可以是，例如，氮化鈦層。硬遮罩層230c可以是，例如，氮化矽層。在一些實施例中，在形成金屬氮化物層203a之前，基底201可以執行金屬前清洗(pre-metal cleaning)操作。此外，在一些實施例中，在形成金屬氮化物層203a之後，基底201可以執行金屬後清洗(post-metal cleaning)操作。其他清洗操作或次操作可以選擇地應用，在此不作限制。
複數個位元線結構203可以是相同或不同。在一些實施例中，在位元線結構203(見圖2)附近不形成凹陷部分。在一些實施例中，在位元線結構203附近形成凹陷部分(未顯示)。位元線結構203的堆積材料的安排細節在此不受限制，可以根據不同的應用調整。
參照圖1、圖3和圖4，在步驟S103中，多晶矽層205和矽化鈷層207依次沉積在半導體基底201上。例如旋塗(spin-coating)、濺鍍(sputtering)、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)或其組合等製程可用於執行步驟S103。根據本揭露的一個優選實施例，步驟S103是使用ALD。此外，如圖4所示，複數個位元線結構203穿透多晶矽層205並從矽化鈷層207突出。
參照圖1、圖5和圖12，在步驟S105中，複數個位元線結構203被非等向性地蝕刻，使至少一個位元線結構203的頂部的一部分(即圖5中的RP1或圖12中的RP2)被移除。
在根據本揭露的一第一實施例中，非等向性地蝕刻複數個位元線結構203的步驟是藉由在含氟化合物存在下，在10℃至200℃的溫度和0.1托(torr)至30托的壓力範圍內，非等向性地蝕刻至少一個位元線結構203的硬遮罩層203c來執行。如圖所示5，在根據本揭露的該第一實施例中，至少一個位元線結構203具有錐形的頂部CT1。
在根據本揭露的一第二實施例中，非等向性地蝕刻複數個位元線結構203的步驟是藉由以下方式執行：在矽化鈷層207上形成一抗蝕層(未示出)，其中該抗蝕層填充兩個相鄰的位元線結構203之間的空間；回蝕(etch back)該抗蝕層以曝露位元線結構203的硬遮罩層203c；在含氟化合物的存在下，在10℃至200℃的溫度和0.1托至30托的壓力範圍內，非等向性地蝕刻至少一個位元線結構203的硬遮罩層203c；以及藉由乾式剝離(dry stripping)或濕式剝離(wet stripping)去除殘留的抗蝕層。如圖所示12，在根據本揭露的該第二實施例中，至少有一個位元線結構203具有子彈形的頂部BT1。在一些實施例中，含氟化合物選自由氟化氫、三氟甲烷、四氟甲烷、和六氟化硫組成的一組。在本揭露的一個優選實施例中，含氟化合物是氟化氫。在一些實施例中，在執行步驟S105之後，得到具有圓形的頂部、子彈形的頂部、圓錐形的頂部、或尖形的頂部的位元線結構203。
參照圖1、圖6和圖13，在步驟S107中，氮化鈦層209被共形地沉積在矽化鈷層207和複數個位元線結構203上。例如旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)或其組合等製程可用於執行步驟S107。根據本揭露的一個優選實施例，步驟S107是使用ALCVD或LPCVD。
在一些實施例中，在執行步驟S107之前可以執行一後清洗(post-cleaning)操作。任何習用的清洗方法都適用於該後清洗操作的執行。例如，可以使用選自四氯化鈦、四氯化鉭或其組合的還原劑來選擇地執行清洗製程。
參照圖1、圖7和圖14，在步驟S109中，第一鎢層211被沉積在氮化鈦層209上。例如旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)，或其組合等製程可用於執行步驟S109。根據本揭露的一個優選實施例，步驟S109是使用ALCVD或LPCVD。
參照圖1、圖8和圖15，在步驟S111中，執行化學機械研磨(CMP)，以去除氮化鈦層209的一部分和至少一個位元線結構203的部分頂部，以形成一實質上平坦的水平表面HS。整體去除的部分在圖8中以符號RP3或圖15中以符號RP4表示。用語"水平"是指沿X方向的一方向。如圖8所示，在執行步驟S111之後，至少有一個位元線結構203具有平坦頂部FT1。位元線結構203的平坦頂部FT1的寬度W1小於位元線結構203的底部的寬度W3。如圖15所示，在執行步驟S111之後，至少有一個位元線結構203具有平坦頂部FT2。位元線結構203的平坦頂部FT2的寬度W2也小於位元線結構203的底部的寬度W3。在一些實施例中，在化學機械研磨的步驟執行之後，至少有一個位元線結構203在其頂部的寬度W1或W2比其底部的寬度W3小20%。優選的是，在化學機械研磨的步驟執行之後，至少有一個位元線結構203在其頂部的寬度W1或W2比其底部的寬度W3小30%。更優選的是，在化學機械研磨的步驟執行之後，至少有一個位元線結構203在其頂部的寬度W1或W2比其底部的寬度W3小40%。
參照圖1、圖9和圖16，在步驟S11中，第二鎢層213被沉積在第一鎢層211上。例如旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)，或其組合等製程可用於執行步驟S113。根據本揭露的一個優選實施例，步驟S113是使用PVD。
參照圖1、圖10和圖17，在步驟S115中，第二鎢層213被蝕刻以形成開口，並被連續回蝕以形成凹槽R1。位元線結構203的一頂角、與位元線結構203該頂角相鄰的部分氮化鈦層209、與部分氮化鈦層209相鄰的部分第一鎢層211、和部分第二鎢層213(在第一鎢層211、氮化鈦層209和位元線結構203上方)被移除。在一些實施例中，位元線結構203的該頂角是藉由傾斜乾蝕刻的操作移除。在一些實施例中，在蝕刻第二鎢層213以形成凹槽R1的步驟之後，至少有一個位元線結構203在其頂部的寬度W1'或W2'小於其底部的寬度W3。
參照圖1、圖11和圖18，在步驟S117中，沉積著陸墊215以填充凹槽R1並覆蓋凹槽R1周圍的部分第二鎢層213。可以使用例如旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)，或其組合的製程來執行步驟S117。根據本揭露的一個優選實施例，步驟S117是使用ALD。
在本揭露中，藉由允許至少有一個位元線結構在其頂部的寬度小於其底部的寬度，半導體結構可以有一個增加的總鎢量。位元線結構和著陸墊之間的接觸面增加，因此可以減少著陸墊的電阻。因此，半導體結構的性能可以得到提升。
雖然已詳述本揭露及其優點，然而應理解可以進行各種變化、取代與替代而不脫離揭露專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解以根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之揭露專利範圍內。
10:製備方法 20:半導體結構 201:半導體基底 201a:導電部 201b:介電部 203:位元線結構 203a:金屬氮化物層 203b:位元線層 203c:硬遮罩層 205:多晶矽層 207:矽化鈷層 209:氮化鈦層 211:第一鎢層 213:第二鎢層 215:著陸墊 BT1:子彈形的頂部 CT1:錐形的頂部 FT1:平坦頂部 FT2:平坦頂部 HS:水平表面 R1:凹槽 RP1:部分 RP2:部分 RP3:部分 RP4:部分 S101:步驟 S103:步驟 S105:步驟 S107:步驟 S109:步驟 S111:步驟 S113:步驟 S115:步驟 S117:步驟 W1:寬度 W1':寬度 W2:寬度 W2':寬度 W3:寬度 X:方向 Y:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是流程圖，例示本揭露一實施例之半導體結構的製備方法。 圖2是剖視圖，例示在圖1中步驟S101執行期間的半導體結構。 圖3是剖視圖，例示在圖1中步驟S103執行期間的半導體結構。 圖4是剖視圖，例示在圖1中步驟S103執行之後的半導體結構。 圖5是剖視圖，例示本揭露一第一實施例在圖1中步驟S105執行之後的半導體結構。 圖6是剖視圖，例示本揭露該第一實施例在圖1中步驟S107執行之後的半導體結構。 圖7是剖視圖，例示本揭露該第一實施例在圖1中步驟S109執行之後的半導體結構。 圖8是剖視圖，例示本揭露該第一實施例在圖1中的步驟S111執行之後的半導體結構。 圖9是剖視圖，例示本揭露該第一實施例在圖1中步驟S113執行之後的半導體結構。 圖10是剖視圖，例示本揭露該第一實施例在圖1中步驟S115執行之後的半導體結構。 圖11是剖視圖，例示本揭露該第一實施例在圖1中步驟S117執行之後的半導體結構。 圖12是剖視圖，例示本揭露一第二實施例在圖1中步驟S105執行之後的半導體結構。 圖13是剖視圖，例示本揭露該第二實施例在圖1中步驟S107執行之後的半導體結構。 圖14是剖視圖，例示本揭露該第二實施例在圖1中步驟S109執行之後的半導體結構。 圖15是剖視圖，例示本揭露該第二實施例在圖1中步驟S111執行之後的半導體結構。 圖16是剖視圖，例示本揭露該第二實施例在圖1中步驟S113執行之後的半導體結構。 圖17是剖視圖，例示本揭露該第二實施例在圖1中步驟S115執行之後的半導體結構。 圖18是剖視圖，例示本揭露該第二實施例在圖1中步驟S117執行之後的半導體結構。
20:半導體結構
201:半導體基底
201a:導電部
201b:介電部
203:位元線結構
203a:金屬氮化物層
203b:位元線層
203c:硬遮罩層
205:多晶矽層
207:矽化鈷層
209:氮化鈦層
211:第一鎢層
213:第二鎢層
215:著陸墊
FT2:平坦頂部
R1:凹槽
W2':寬度
W3:寬度
X:方向
Y:方向

Claims (20)

  1. 一種半導體結構的製備方法，包括：提供具有複數個位元線結構的一基底；在該基底上依次沉積一多晶矽層和一矽化鈷層，其中該複數個位元線結構穿透該多晶矽層並從該矽化鈷層突出；非等向性地蝕刻該複數個位元線結構，以去除至少一個位元線結構的部分頂部；在該矽化鈷層和該複數個位元線結構上共形地沉積一氮化鈦層；在該氮化鈦層上沉積一第一鎢層；執行一化學機械研磨，以去除該氮化鈦層的一部分和至少一個位元線結構的部分頂部，因此形成一平坦的水平表面，其中至少有一個位元線結構在其頂部的寬度小於其底部的寬度；在該第一鎢層上沉積一第二鎢層；蝕刻該第二鎢層以形成一凹槽，其中該至少一個位元線結構的一頂角被移除；以及沉積一著陸墊以填充該凹槽，並覆蓋該凹槽周圍的部分第二鎢層。
  2. 如請求項1所述的製備方法，其中提供具有複數個位元線結構的一基底的步驟是藉由依次堆疊一金屬氮化物層、一位元線層和一硬遮罩層來執行，以在該基底上形成至少一個位元線結構。
  3. 如請求項2所述的製備方法，其中該金屬氮化物層是氮化鈦層，而該 硬遮罩層是氮化矽層。
  4. 如請求項1所述的製備方法，其中藉由旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)或其組合製程，來執行在該基底上依次沉積一多晶矽層和一矽化鈷層的步驟。
  5. 如請求項1所述的製備方法，其中非等向性地蝕刻該複數個位元線結構，以去除至少一個位元線結構的部分頂部的步驟是藉由在一含氟化合物存在下，在10℃至200℃的溫度和0.1托(torr)至30托的壓力範圍內，非等向性地蝕刻至少一個位元線結構的氮化矽層來執行。
  6. 如請求項1所述的製備方法，其中非等向性地蝕刻該複數個位元線結構，以去除至少一個位元線結構的部分頂部的步驟是藉由以下方式執行：在該矽化鈷層上形成一抗蝕層，其中該抗蝕層填充兩個相鄰的位元線結構之間的空間；回蝕(etch back)該抗蝕劑層以曝露該位元線結構的氮化矽層；在一含氟化合物存在下，在10℃至200℃的溫度和0.1托至30托的壓力範圍內，非等向性地蝕刻至少一個位元線結構的氮化矽層；以及藉由一乾式剝離或一濕式剝離以去除該抗蝕層的殘留部分。
  7. 如請求項5或請求項6所述的製備方法，其中該含氟化合物選自由氟化氫、三氟甲烷、四氟甲烷和六氟化硫組成的一組。
  8. 如請求項1所述的製備方法，其中在執行一化學機械研磨的步驟之後，至少有一個位元線結構在其頂部的寬度比其底部的寬度小20%。
  9. 如請求項8所述的製備方法，其中在執行一化學機械研磨的步驟之後，至少有一個位元線結構在其頂部的寬度比其底部的寬度小30%。
  10. 如請求項9所述的製備方法，其中在執行一化學機械研磨的步驟之後，至少有一個位元線結構在其頂部的寬度比其底部的寬度小40%。
  11. 如請求項1所述的製備方法，更包括在該矽化鈷層和該複數個位元線結構上共形地沉積一氮化鈦層的步驟之前執行一後清洗(post-cleaning)操作。
  12. 如請求項1所述的製備方法，其中藉由去除該位元線結構的一頂角、與該位元線結構相鄰的部分氮化鈦層、與該氮化鈦層相鄰的部分第一鎢層以及位於該第一鎢層、該氮化鈦層和該位元線結構上方的部分第二鎢層來執行蝕刻該第二鎢層以形成一凹槽的步驟。
  13. 如請求項1的製備方法，其中執行一傾斜乾蝕刻以去除該位元線結構的一頂角。
  14. 如請求項1的製備方法，其中藉由旋塗、濺鍍、原子層沉積(ALD)、 原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)，或其組合製程來執行沉積一著陸墊的步驟。
  15. 一種半導體結構，包括：一基底，具有複數個導電部和複數個介電部；複數個位元線結構，設置在該導電部上，並從該基底突出；一多晶矽層，設置在該基底的該複數個介電部上；一矽化鈷層，設置在該多晶矽層上，其中該複數個位元線結構穿透該多晶矽層並該從矽化鈷層突出；一氮化鈦層，共形地設置在該矽化鈷層和該複數個位元線結構上；一第一鎢層，設置在該氮化鈦層上；一第二鎢層，設置在該第一鎢層上；以及一著陸墊，設置在該位元線結構的一頂角中和部分第二鎢層上；其中至少有一個位元線結構在其頂部的寬度小於其底部的寬度。
  16. 如請求項15所述的半導體結構，其中至少一個位元線結構包括依次堆疊在該基底上的一金屬氮化物層、一位元線層和一硬遮罩層。
  17. 如請求項16的半導體結構，其中該金屬氮化物層是氮化鈦層，而該硬遮罩層是氮化矽層。
  18. 如請求項15所述的半導體結構，其中至少有一個位元線結構在其頂 部的寬度比其底部的寬度小20%。
  19. 如請求項18所述的半導體結構，其中至少有一個位元線結構在其頂部的寬度比其底部的寬度小30%。
  20. 如請求項19所述的半導體結構，其中至少有一個位元線結構在其頂部的寬度比其底部的寬度小40%。
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