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TWI397973B - 具反向源極／汲極金屬接點的場效電晶體及其製造方法 - Google Patents

具反向源極／汲極金屬接點的場效電晶體及其製造方法 Download PDF

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TWI397973B
TWI397973B TW095138410A TW95138410A TWI397973B TW I397973 B TWI397973 B TW I397973B TW 095138410 A TW095138410 A TW 095138410A TW 95138410 A TW95138410 A TW 95138410A TW I397973 B TWI397973 B TW I397973B
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cross
metal contact
semiconductor device
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TW095138410A
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TW200733300A (en
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貝雅史蓋 麥可Ｐ.
齊單巴勞 杜惹瑟堤
克萊芬哲 勞倫斯Ａ.
庫瑪 考希克Ａ.
瑞登斯 卡爾
Original Assignee
萬國商業機器公司
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Publication date
Application filed by 萬國商業機器公司 filed Critical 萬國商業機器公司
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

具反向源極/汲極金屬接點的場效電晶體及其製造方法
本發明關於一種改善的場效電晶體(FET)，特別是，關於一種具有反向源極/汲極金屬接點之改善的金屬－氧化物半導體場效電晶體(MOSFET)，以及此類FET裝置的製造方法。
在半導體工業中，增加積體電路(ICs)之操作速度是持續需要的。此增加的需求是受對逐漸增加速度的電子裝置(譬如電腦)的需要所刺激。增加速度的需求，依次造成半導體裝置的連續尺寸減少。特別是，場效電晶體(FETs)的通道長度、接合深度與/或閘極介電層厚度會降低，而使得可製造於已知單一半導體晶圓上之FETs密度與數目的增加。
不過，FETs的大大地縮小或減少尺寸亦引起與接觸間距及寄生電容相關的各種技術爭議，而必須解決以滿足裝置性能與製造良率的要求。
本發明提供一種藉由建構改善FET設計來解決接觸間隙與寄生電容的辦法。相較於習知FET設計，本發明改善FET設計的有利特徵為：(1)減少源極/汲極(S/D)金屬接點數目、(2)減少總接點佈局面積、(3)實質上相同的有效接觸面積、(4)增加接點至閘極的距離、以及(5)降低閘極至接點的電容。再者，本發明的改良FET會比習知FETs更容易製造，並且以減少製造成本且明顯增加產品良率情況下製造FETs。
本發明的一層面，係關於一半導體裝置，包含：一通道區域，位於一源極區域與一汲極區域之間；一閘極介電層，位於通道區域上；一閘極電極，位於閘極介電層上；一第一介電層，覆蓋且位於源極區域、汲極區域與閘極電極上；一第二介電層，位於第一介電層上；以及至少一金屬接點，電連接到源極或汲極區域，其中至少一金屬接點包含一較低部份位於第一介電層中與一較高部份位於第二介電層中，且其中較低部份具有比較高部份大的截面積。
在此所使用的用語〝金屬〞意指實質由導電材料形成的結構或組件，其包含呈元素形式、合金形式或化合物形式的至少一金屬。此導電材料的實例包括，但不限於：金屬元素、金屬合金、金屬氮化物、金屬矽化物等等。
在此所使用的用語〝截面積〞意指由虛構面所切割之結構或元件的面積，該虛構面係實質平行半導體基板表面，且該結構或元件位於此表面上。
本發明的另一層面係關於一種方法，包含：形成一半導體裝置，其包含一源極區域、一汲極區域、一通道區域、一閘極介電層位於通道區域上、一閘極電極位於閘極介電層上、一第一介電層覆蓋且位於源極區域、汲極區域與閘極電極上、以及一第二介電層位於第一介電層上；選擇性移除第一與第二介電層的一部份，以形成至少一接觸孔洞係暴露源極區域或汲極區域；沿著至少一接觸孔洞的一側壁，選擇性移除第一介電層的一部份；以及以一金屬材料充填該至少一接觸孔洞，以形成電連接到源極或汲極區域的至少一金屬接點，其中至少一金屬接點包含一較低部份位於該第一介電層中與一較高部份位於第二介電層中，而且其中較低部份具有比較高部份大的截面積。
本發明的又進一步態樣係關於包含反向源極/汲極金屬接點的場效電晶體(FET)，該金屬接點具有一較低部份位於第一較低介電層中，以及一較高部份位於第二較高介電層中，且其中反向源極/汲極金屬接點的較低部份具有比較高部份大的截面積。
本發明的其他態樣、特徵與優點將從接著的揭露與附加申請專利範圍而更完整地顯而易見。
以下的說明陳述了很多特定細節，譬如特定結構、元件、材料、尺寸、製程步驟以及技術，以便提供對本發明的完整理解。不過，熟此技藝者將理解到，本發明可在不需要這些特定細節之下實施。在其它的情形中，不會詳細地說明眾所皆知的結構或製程步驟，以避免混淆本發明。
可理解的是，當一元件如層、區域或基板被視為在另一元件上時，它可直接地在其他元件上或者亦可存在中間元件。反之，當一元件被視為直接在另一元件上時，並沒有中間元件存在。同樣要理解的是，當一元件被視為〝連接〞或〝耦合〞到另一元件時，它可直接地連接或耦合到其他元件，或者可存在中間元件。反之，當一元件被視為〝直接連接〞或〝直接耦合〞到另一元件時，並沒有中間元件存在。
本發明的改良FET裝置以及其示範性製造製程步驟將藉由參考附圖1－7而更詳細地說明。要注意的是，在這些圖式中並沒有按比例繪製，相同與/或相應的元件係藉由相同的參考數字來參考。進一步要注意的是，在該些圖式中，僅一個FET顯示於半導體基板上。雖然說明的是此一實施例，但是本發明並不限於任何特定數目的FETs形成在半導體基板上。
首先參考圖1A，係顯示一傳統FET裝置位於半導體基板10上，並且包含源極(或汲極)區域12以及汲極(或源極)區域14，其界定一通道區域13於其間。閘極介電層16係直接位於通道區域13上，且閘極電極18直接位於閘極介電層18上。傳統FET裝置進一步包含源極(或汲極)金屬矽化物接觸層12A、汲極(或源極)金屬矽化物接觸層14A、閘極金屬矽化物接觸層18A、源極/汲極延伸區域12B與14B、源極/汲極暈圈區域12C與14C、以及一或更多閘極側壁間隙壁20，其對傳統FET裝置而言是選擇性的。
如圖1A所示的傳統FET裝置係由第一介電層22與第二介電層24所覆蓋，其係可由相同或不同介電材料所形成。複數個金屬接點26延伸經過第一與第二介電層22與24，並且電連接在汲極(或源極)區域14中的汲極(或源極)金屬矽化物接觸層14A。傳統FET裝置之每一金屬接點26的特徵在於其整個接觸高度具有實質均勻的截面積。
圖1B顯示圖1A傳統FET裝置的上視圖，其中第二介電層24會被移除，以便暴露出第一介電層22、間隙壁20與閘極電極18。尤其是，傳統FET裝置包含四個金屬接點26，每一個均具有截面半徑(r1)，其範圍從大約0.05 μ m至大約0.5 μ m。四個金屬接點26彼此間隔一距離，至少大約為截面半徑的兩倍，亦即2r1。再者，這些四個金屬接點26與閘極電極18隔開至少0.001 μm的距離(d1)。
圖1A與1B所示之傳統FET裝置的總有效接觸面積，其計算為金屬接點數26乘以各金屬接點26的截面積(＝4 π r12)，因此範圍係從大約0.03 μ m2至3.15 μ m2。由四個金屬接點26所耗用的總佈線面積，為在圖1B中之虛線盒所標示的面積(＝(d1＋6r1)×6r1)，範圍從大約0.09 μm2至大約9 μm2。
相對於上述的傳統FED裝置，圖2A顯示根據本發明一實施例之改善的FET裝置。特別是，本發明的改善FET裝置係放置在半導體基板30上，並包含源極(或汲極)區域32與汲極(或源極)區域34，其界定一通道區域33於其間。閘極介電層36係直接位在通道區域33上，且閘極電極38直接位在閘極介電層38上。本發明的改善FET裝置進一步包含源極(或汲極)金屬矽化物接觸層32A、汲極(或源極)金屬矽化物接觸層34A、閘極金屬矽化物接觸層38A、源極/汲極延伸區域32B與34B、源極/汲極暈圈區域32C與34C、以及一或更多閘極側壁間隙壁40，其對本發明改善的FET裝置是選擇性的。包含相同或不同介電材料的第一介電層42與第二介電層44，係形成在本發明的改良FET裝置上。
包含較高部份46A與較低部份46B的金屬接點分別延伸經過第一與第二介電層42與44，並電連接汲極(或源極)區域34中的汲極(或源極)金屬矽化物接觸層34A。此一金屬接點的較低部份46B具有比較高部份46A更大的截面積。因此，金屬接點的特徵為反向T－型，因而被視為〝反向(inverted)〞金屬接點。
圖2B顯示本發明改善FET裝置的上視圖，其移除第二介電層44，以暴露第一介電層42、間隙壁40與閘極電極38。特別是，改善的FET裝置包含一單一金屬接點，其具有相對小截面積的較高部份46A以及相對大截面積的較低部份46B。較佳地，單一金屬接點之較低部份46B的截面半徑(r2)範圍係從大約0.10 μm至大約1.0 μm，而較高部份46A的截面直徑則不大於r2的一半。再者，金屬接點與閘極電極38間隔至少0.001 μm的距離(d2)。
因此，計算金屬接點46截面積(＝π r22)為本發明改善FET裝置的總有效接觸面積，其範圍是從大約0.03 μm2至3.15 μm2。由本發明金屬接點46所耗用的總佈線面積，係為圖2B中之虛線盒所標示的面積(＝(d2＋2r2)×2r2)，範圍從大約0.04 μm2至大約4.0 μm2。
當r2＝2 r1時，本發明改善FET裝置的總有效接觸面積將與傳統FET裝置實質相同。不過，金屬接點46所耗用的總佈線面積明顯小於傳統FET裝置大約20r12或從大約0.05 μm2至大約5 μm2，假如假定d2＝3/2 d1。
本發明FET裝置允許使用減少數目的S/D金屬接點，並且在減少總接觸佈線面積內提供實質相同的有效接觸面積。更重要的是，本發明FET裝置允許S/D金屬接點與閘極電極進一步隔開(亦即，至少差1/2 d1或從大約0.0002 μm至大約2 μm)，其進而減少閘極至接點的電容，而不會增加總接觸佈線面積。
因此，本發明的FET裝置解決典型與FETs積極縮小或尺寸減少相關的接觸間隔問題與寄生電容問題，並且允許以降低的成本來製造更小與更快的高性能積體電路(IC)裝置。
然而在如圖2A與2B所特別說明的本發明實施例僅僅應用一源極/汲極金屬接點46，可理解到，本發明可被輕易地延伸，以包括任何數目的源極/汲極金屬接點，只要在本發明FET裝置中所包含的源極/汲極金屬接點總數小於傳統FET裝置。
本發明FET裝置可藉由任何適當的方法來輕易製造。特別是，圖3－7顯示可使用來製造本發明FET裝置的一連串示範性製程步驟。
圖3顯示位於半導體基板30上的FET裝置，並且包含源極(或汲極)區域32、汲極(或源極)區域34、通道區域33、閘極介電層36與閘極電極38。FET裝置選擇性地但不一定包含：源極(或汲極)金屬矽化物接觸層32A、汲極(或源極)金屬矽化物接觸層34A、閘極金屬矽化物接觸層38A、源極/汲極延伸區域32B與34B、源極/汲極暈圈區域32C與34C、以及一或更多閘極側壁間隙壁40。FET裝置可藉由傳統前段(FEOL)製程步驟輕易地形成。例如，各種製程步驟包含但不限於：可使用沈積、光學微影、蝕刻、植入與自行對準矽化、或者可使用替代閘極製程。
半導體基板30包含任何半導體材料，包括但不限於：矽、碳化矽、鍺化矽、碳鍺化矽、鍺合金、砷化鎵、砷化銦、磷化銦以及其他Ⅲ－V或Ⅱ－Ⅵ化合物半導體。半導體基板30亦同樣地包含有機半導體結構、疊層半導體結構，譬如矽/矽鍺、絕緣層上矽結構或者絕緣層上矽鍺結構。半導體基板30可被摻雜、未摻雜、或者包含摻雜、未摻雜的區域於其中(未顯示)。摻雜的裝置區域基本上被視為〝井〞。半導體基板30可為應變的、未應變的、或者包含應變與未應變的半導體材料區域於其中。此外，半導體基板30具有單一結晶表面晶向或多重結晶表面晶向。
再者，半導體基板30包含一或更多淺溝渠隔離區域(未顯示)，以提供摻雜裝置區域之間的隔離。淺溝渠隔離區域可應用那些熟此技藝者所熟知的傳統溝渠隔離製程來快速形成。例如，微影、蝕刻以及用溝渠介電質來充填溝渠，係可被使用來形成溝渠隔離區域。
第一介電層42形成於FET裝置上，如圖3所示。第一介電層42包含任何適當的介電材料，包括但不限於：SiOx、SixNy、SixNyOz、SixCy、SixCyOz等等，其中x、y與z是整數。再者，第一介電層42可藉由任何適當的介電質沈積製程形成，包括但不限於：高密度電漿沈積(HDP)、電漿輔助化學氣相沈積(PECVD)等等。較佳地，第一介電層42係藉由HDP製程所形成。
接著，第二介電層44形成在第一介電層42上，如圖4所示。第一介電層42包含任何適當的介電材料，包括但不限於：SiOx、SixNy、SixNyOz、SixCy、SixCyOz等等，其中x、y與z是整數，且較佳包含與第一介電層42不同的介電材料。更佳地，第二介電層44包含SiOx。再者，第二介電層44可藉由任何適當的介電質沈積製程形成，包括但不限於：高密度電漿沈積(HDP)、電漿輔助化學氣相沈積(PECVD)等等。較佳地，第二介電層42係藉由HDP製程所形成。
在第二介電層44沈積以後，一部份的第一與第二介電層42與44會選擇性移除，例如藉由光學微影與蝕刻，以形成一接觸孔洞45，此接觸孔洞暴露出在汲極(或源極)區域34中之汲極(或源極)金屬矽化物接觸層34A的上表面。尤其是，光阻(未顯示)會被施加到第二介電層44上的整個結構。光阻可藉由任何適當技術來施加，包括但不限於：塗佈或旋轉技術。提供欲形成接觸孔洞形狀圖案化的光罩(未顯示)於光阻上方，且光罩圖案使用光學微影製程而轉移到光阻，而在光阻的未覆蓋區域中產生凹處。此圖案化光阻隨後會使用於產生相同圖案的凹處於第一與第二介電層42與44中，係使用反應性離子蝕刻(RIE)製程或任何其他適當的乾式或濕式蝕刻技術。光阻隨後會在接觸孔洞45形成以後去除，如圖5所示。
接著，實施第二蝕刻步驟，以在橫向方向中沿著接觸孔洞45的側壁，選擇性蝕刻第一介電層42，從而將接觸孔洞45側邊擴展到第一介電層42內，並且形成一較窄的較高部份45A與較寬的較低部份45B，如圖2D所示。例如假如第一介電層42包含SiO2且第二介電層44包含Si3N4的話，那麼暴露於稀釋的HF則可用來從第二介電層44中的Si3N4將第一介電層42中的SiO2選擇性蝕刻出。
在形成擴展的接觸孔洞45以後，金屬材料會沈積入擴展的接觸孔洞45內，以形成與相對小截面積較高部份46A與相對大截面積較低部份46B的反向源極/汲極金屬接點，如圖7所示。較佳地，但非必須的，本發明的反向源極/汲極金屬接點的較低部份46B之截面積範圍從大約0.0314 μm2至大約3.14 μm2，而較高部份46A之截面積範圍從大約0.008 μm2至大約0.79 μm2。任何適當的金屬材料皆可應用於實施本發明，包括但不限於：鎢、鋁、銅、銀、金與其合金、矽化物與氮化物。在本發明的較佳實施例中，鎢被使用當作用來形成本發明反向源極/汲極金屬接點的金屬材料。
以上所述的製程步驟會形成一具有反向源極/汲極金屬接點的改良FET裝置，其特徵在於總佈線面積減少，範圍從約0.05 μm2至約5 μm2，以及閘極－至－接點電容的減少，其係小於大約每微米通道寬度0.3毫微微法拉。
總而言之，本發明滿足在以相對較低成本來製造高速、高性能IC裝置時將FETs進一步縮小的需要。
當圖2－7根據本發明特定實施例說明性地呈現示範性FET結構與其示範性製造製程步驟時，那些熟此技藝者無疑地會很容易修改在此所示的裝置結構與製程步驟，以適應符合以上說明的特定應用規定。因此，應該認知到，本發明不限於以上所述的特定實施例，但在功用上卻可擴展到任何其它修改、變化、應用與實施例，而且因此所有這些其它修改、變化、應用與實施例均可被視為是在本發明的精神與範圍內。
10．．．半導體基板
12．．．源極(或汲極)區域
12A．．．源極(或汲極)金屬矽化物接觸層
12B．．．源極/汲極延伸區域
12C．．．源極/汲極暈圈區域
13．．．通道區域
14．．．汲極(或源極)區域
14A．．．汲極(或源極)金屬矽化物接觸層
14B．．．源極/汲極延伸區域
14C．．．源極/汲極暈圈區域
16．．．閘極介電層
18．．．閘極電極
18A．．．閘極金屬矽化物接觸層
20．．．閘極側壁間隙壁
22．．．第一介電層
24．．．第二介電層
26．．．金屬接點
30．．．半導體基板
32．．．源極(或汲極)區域
32A．．．源極(或汲極)金屬矽化物接觸層
32B．．．源極/汲極延伸區域
32C．．．源極/汲極暈圈區域
33．．．通道區域
34．．．汲極(或源極)區域
34A．．．汲極(或源極)金屬矽化物接觸層
34B．．．源極/汲極延伸區域
34C．．．源極/汲極暈圈區域
36．．．閘極介電層
38．．．閘極電極
38A．．．閘極金屬矽化物接觸層
40．．．閘極側壁間隙壁
42．．．第一介電層
44．．．第二介電層
45．．．接觸孔洞
46．．．金屬接點
45A．．．較高部份
45B．．．較低部份
46A．．．較高部份
46B．．．較低部份
圖1A顯示包含複數個源極/汲極金屬接點之傳統FET裝置的剖視圖。
圖1B係為圖1A傳統FET裝置的上視圖，係顯示彼此隔開的四個源極/汲極金屬接點。在整個接觸高度上，每個源極/汲極金屬接點具有相同的截面積。
圖2A根據本發明一實施例顯示包含一個反向源極/汲極金屬接點之示範性FET裝置的剖視圖。
圖2B係為圖2A示範性FET裝置的上視圖，係顯示具有在較低部份相對較大截面積以及在較高部份相對較小截面積的一源極/汲極金屬接點。
圖3－7顯示說明形成圖2A之示範性FET裝置之製程步驟的剖視圖。
30．．．半導體基板
32．．．源極(或汲極)區域
32A．．．源極(或汲極)金屬矽化物接觸層
32B．．．源極/汲極延伸區域
32C．．．源極/汲極暈圈區域
33．．．通道區域
34．．．汲極(或源極)區域
34A．．．汲極(或源極)金屬矽化物接觸層
36．．．閘極介電層
38．．．閘極電極
38A．．．閘極金屬矽化物接觸層
40．．．閘極側壁間隙壁
42．．．第一介電層
44．．．第二介電層
46A．．．較高部份
46B．．．較低部份

Claims (30)

  1. 一種半導體裝置，包含：一通道區域，位於一源極區域與一汲極區域之間；一閘極介電層，位於該通道區域上；一閘極電極，位於該閘極介電層上；一第一介電層，覆蓋且位於該源極區域、該汲極區域與該閘極電極上；一第二介電層，位於該第一介電層上；以及至少一金屬接點，電連接到該源極或該汲極區域，其中該至少一金屬接點包含一較低部份位於該第一介電層中與一較高部份位於該第二介電層中，且其中該較低部份具有比該較高部份大的截面積，其中該較低部份與該較高部份為一體成型而無實體明顯的界面，及其中該較低部份的一水平截面區域與該較高部份的一水平截面區域為具有不同直徑的同心圓。
  2. 如申請專利範圍第1項之半導體裝置，包含僅一金屬接點，係電連接到該源極或該汲極區域。
  3. 如申請專利範圍第1項之半導體裝置，其中該至少一金屬接點之該較低部份具有範圍係從大約0.03μm2至大約3.15μm2的截面積。
  4. 如申請專利範圍第1項之半導體裝置，其中該至少一金屬接點之該較高部份具有範圍係從大約0.015μm2至大約3.15μm2的截面積。
  5. 如申請專利範圍第1項之半導體裝置，其中該至少一金屬接點與該閘極電極相隔一距離，範圍從大約0.001μm至大約5μm。
  6. 如申請專利範圍第1項之半導體裝置，具有小於大約每微米通道寬度0.3毫微微法拉(femtoFarads)的閘極-至-接點電容。
  7. 如申請專利範圍第1項之半導體裝置，其中該至少一金屬接點包含鎢、鋁、銅、銀、金或其組合。
  8. 如申請專利範圍第1項之半導體裝置，其中該第一介電層包含SiOx、SixNy、SixNyOz、SixCy、SixCyOz或其組合，其中x、y與z是整數。
  9. 如申請專利範圍第1項之半導體裝置，其中該第二介電層包含SiOx、SixNy、SixNyOz、SixCy、SixCyOz或其組合，其中x、y與z是整數。
  10. 如申請專利範圍第1項之半導體裝置，進一步包含一或更多個元件，係選自於以下所組成的群組：源極/汲極延伸植入、源極/汲極暈圈植入、源極/汲極/閘極接點及閘極側壁間隙壁。
  11. 一種半導體裝置之製造方法，包含：形成一半導體裝置，其包含：一源極區域、一汲極區域、一通道區域存在於一半導體基板內、一閘極介電層位於該半導體基板的該通道區域上、一閘極電極位於該閘極介電層上、一第一介電層覆蓋且位於該源極區域、該汲極區域與該閘極電極上、以及一第二介電層位於該第一介電層上；選擇性移除該第一與第二介電層的一部份，以形成至少一接觸孔洞係暴露該源極區域或該汲極區域；沿著該至少一接觸孔洞的一側壁，選擇性移除該第一介電層的一部份；以及以一金屬材料充填該至少一接觸孔洞，以形成電連接到該源極或該汲極區域的至少一金屬接點，其中該至少一金屬接點包含一較低部份位於該第一介電層中與一較高部份位於第二介電層中，而且其中該較低部份具有比該較高部份大的截面積，及該較高部份同心對準於該較低部份以提供一 倒T形的幾何截面，其中該較高部份具有一第一截面直徑及該較低部份具有一第二截面直徑，其中該第一截面直徑等於或小於1/2的該第二截面直徑。
  12. 如申請專利範圍第11項之方法，其中形成僅一接觸孔洞暴露源極區域或汲極區域，且其中形成僅一金屬接點電連接到源極或汲極區域。
  13. 如申請專利範圍第11項之方法，其中該至少一金屬接點之該較低部份具有範圍係從大約0.03μm2至大約3.15μm2的截面積。
  14. 如申請專利範圍第13項之方法，其中該至少一金屬接點之該較高部份具有範圍係從大約0.015μm2至大約3.15μm2的截面積。
  15. 如申請專利範圍第14項之方法，其中該至少一金屬接點與該閘極電極相隔一距離，範圍從大約0.001μm至大約5μm。
  16. 如申請專利範圍第11項之方法，其中該至少一金屬接點包含鎢、鋁、銅、銀、金或其組合。
  17. 如申請專利範圍第11項之方法，其中該第一介電層包含SiOx、SixNy、SixNyOz、SixCy、SixCyOz或其組合，其中x、y與z是整數。
  18. 如申請專利範圍第11項之方法，其中該第二介電層包含SiOx、SixNy、SixNyOz、SixCy、SixCyOz或其組合，其中x、y與z是整數。
  19. 如申請專利範圍第11項之方法，其中該半導體裝置進一步包含一或更多個元件，係選自於以下所組成的群組：源極/汲極延伸植入、源極/汲極暈圈植入、源極/汲極/閘極接點、以及閘極側壁間隙壁。
  20. 一種場效電晶體(FET)，包含：一源極區域、一汲極區域、一通道區域存在於一平坦半導體基板內、一閘極介電層位於該平坦半導體基板的該通道區域上、一閘極電極位於該閘極介電層上、一第一介電層覆蓋且位於該源極區域、該汲極區域與該閘極電極上、以及一第二介電層位於該第一介電層上；以及一反向源極/汲極金屬接點，該金屬接點具有一較低部份位於該第一介電層中，以及一較高部份位於該第二介電層中，且其中該反向源極/汲極金 屬接點的該較低部份具有比該較高部份大的截面積，及該較高部份同心對準於該較低部份以提供一倒T形的幾何截面，其中該較高部份具有一第一截面直徑及該較低部份具有一第二截面直徑，其中該第一截面直徑等於或小於1/2的該第二截面直徑。
  21. 一種半導體裝置，包含：一通道區域，位於一源極區域與一汲極區域之間；一閘極介電層，位於該通道區域上；一閘極電極，位於該閘極介電層上；一第一介電層，覆蓋且位於該源極區域、該汲極區域與該閘極電極上；一第二介電層，位於該第一介電層上；以及至少一金屬接點，電連接到該源極或該汲極區域，其中該至少一金屬接點包含一較低部份位於該第一介電層中與一較高部份位於該第二介電層中，且其中該較低部份具有比該較高部份大的截面積，其中位於該較低部份與該較高部份之間的一邊界與位於該第一介電層與該第二介電層之間的一邊界具有相同的高度，及其中該較低部份與該較高部份為一體成型而無實體明顯的界面，及其中該較低部份的一水平截面區域與該較高部份的一水平 截面區域為具有不同直徑的同心圓。
  22. 如申請專利範圍第21項之半導體裝置，包含僅一金屬接點，係電連接到該源極或該汲極區域。
  23. 如申請專利範圍第21項之半導體裝置，其中該至少一金屬接點之該較低部份具有範圍係從大約0.03μm2至大約3.15μm2的截面積。
  24. 如申請專利範圍第21項之半導體裝置，其中該至少一金屬接點之該較高部份具有範圍係從大約0.015μm2至大約3.15μm2的截面積。
  25. 如申請專利範圍第21項之半導體裝置，其中該至少一金屬接點與該閘極電極相隔一距離，範圍從大約0.001μm至大約5μm。
  26. 一種半導體裝置，包含：一通道區域，位於一源極區域與一汲極區域之間；一閘極介電層，位於該通道區域上；一閘極電極，位於該閘極介電層上；一第一介電層，覆蓋且位於該源極區域、該汲 極區域與該閘極電極上；一第二介電層，位於該第一介電層上；以及至少一金屬接點，電連接到該源極或該汲極區域，其中該至少一金屬接點包含一較低部份與垂直相鄰該較低部份的一較高部份，其中該較低部份位於該第一介電層中且具有由一第一週邊所界定的一第一水平截面區域，及該較高部份位於該第二介電層中且具有由一第二週邊所界定的一第二水平截面區域，且其中該第一水平截面區域大於該第二水平截面區域，及該第一週邊自對準於該第二週邊，由俯視圖中該第一週邊與該第二週邊之間具有實質上相等的距離，且其中由俯視圖中該第一週邊並無任何部份與該第二週邊重疊。
  27. 如申請專利範圍第26項之半導體裝置，其中位於該較低部份與該較高部份之間的一邊界與位於該第一介電層與該第二介電層之間的一邊界具有相同的高度。
  28. 如申請專利範圍第26項之半導體裝置，其中該第一週邊為具一第一半徑的一第一圓形，及其中該第二週邊為具一第二半徑的一第二圓形，其中該第一圓形與該第二圓形為同心。
  29. 如申請專利範圍第28項之半導體裝置，其中位於該較低部份與該較高部份之間的一邊界與位於該第一介電層與該第二介電層之間的一邊界具有相同的高度。
  30. 如申請專利範圍第26項之半導體裝置，其中該至少一金屬接點包含鎢、鋁、銅、銀、金或其組合。
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