CN115701218A - 半导体结构及其制备方法 - Google Patents

Abstract

本公开提供一种包括多个位元线结构的半导体结构及其制备方法。在本公开中，通过允许至少有一个位元线结构在其顶部的宽度小于其底部宽度，该半导体结构可以具有一个增加的总钨量。位元线结构和着陆垫之间的接触面增加，因此可以减少着陆垫的电阻。因此，半导体结构的性能可以得到提升。

Description

半导体结构及其制备方法

交叉引用

本申请案主张美国第17/390,492号专利申请案的优先权(即优先权日为“2021年7月30日”)，其内容以全文引用的方式并入本文中。

技术领域

本公开涉及一种半导体结构及其制备方法，特别涉及一种具有多个位元线结构，其中至少有一个位元线结构在其顶部的宽度小于其底部的宽度的半导体结构及其制备方法。

背景技术

动态随机存取存储器(dynamic random-access memory，DRAM)是一种广泛使用的集成电路元件，在电子工业中发挥着不可或缺的作用。现有的DRAM单元(cell)由晶体管和电容组成。晶体管包括源极、漏极和栅极。晶体管的源极与相应的位元线相连。晶体管的漏极连接到电容器的存储电极。晶体管的栅极连接到相应的字元线。电容器的另一电极用恒定的电压源进行偏压。为了实现电气互连的目的，形成一着陆垫。

随着半导体元件的小型化和集成化(integration)的需求不断提高，半导体结构和DRAM单元的特征也变得更加小型化。因此，半导体结构和特征尺寸的不断缩小，对用于形成半导体结构和特征的技术提出了更高的要求。随着DRAM单元的密度增加到每单元超过10亿位元组的程度，分配给DRAM电容结构的面积也在减少。较小的电容器结构，呈现出电容器表面积的减少，会导致DRAM电容的减少，因此导致DRAM性能的下降。此外，随着DRAM单元变得更小，DRAM单元的高度紧凑结构导致DRAM单元的位元线和沟槽电容的单元板(cellplate)之间出现高寄生电容，因此导致寄生漏电。因此，需要不断改进半导体结构的工艺，以便解决此类问题。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开提供一种半导体结构的制备方法，包括：提供具有多个位元线结构的一基底；在该基底上依次沉积一多晶硅层和一硅化钴层，其中该多个位元线结构穿透该多晶硅层并从该硅化钴层突出；非等向性地蚀刻该多个位元线结构，以去除至少一个位元线结构的部分顶部；在该硅化钴层和该多个位元线结构上共形地沉积一氮化钛层；在该氮化钛层上沉积一第一钨层；执行一化学机械研磨，以去除该氮化钛层的一部分和至少一个位元线结构的部分顶部，因此形成一实质上平坦的水平表面，其中至少有一个位元线结构在其顶部的宽度小于其底部的宽度；在该第一钨层上沉积一第二钨层；蚀刻该第二钨层以形成一凹槽，其中该位元线结构的一顶角被移除；以及沉积一着陆垫以填充该凹槽，并覆盖该凹槽周围的部分第二钨层。

在一些实施例中，提供具有多个位元线结构的一基底的步骤是通过依次堆叠一金属氮化物层、一位元线层和一硬遮罩(掩膜)层来执行，以在该基底上形成至少一个位元线结构。

在一些实施例中，提供具有多个位元线结构的一基底的步骤是通过依次堆叠一氮化钛层、一位元线层和一氮化硅层来执行，以在该基底上形成至少一个位元线结构。

在一些实施例中，通过旋涂、溅镀、原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)或其组合工艺，来执行在该基底上依次沉积一多晶硅层和一硅化钴层的步骤。

在一些实施例中，非等向性地蚀刻该多个位元线结构，以去除至少一个位元线结构的部分顶部的步骤是通过在一含氟化合物存在下，在10℃至200℃的温度和0.1托(torr)至30托的压力范围内，非等向性地蚀刻至少一个位元线结构的氮化硅层来执行。

在一些实施例中，非等向性地蚀刻多个位元线结构，以去除至少一个位元线结构的部分顶部的步骤是通过以下方式执行：在该硅化钴层上形成一抗蚀层，其中该抗蚀层填充两个相邻的位元线结构之间的空间；回蚀(etch back)该抗蚀层以曝露该位元线结构的氮化硅层；在一含氟化合物存在下，在10℃至200℃的温度和0.1托至30托的压力范围内，非等向性地蚀刻至少一个位元线结构的氮化硅层；以及通过一干式剥离或一湿式剥离以去除该抗蚀层的残留部分。

在一些实施例中，该含氟化合物选自氟化氢、三氟甲烷、四氟甲烷和六氟化硫组成的一组。

在一些实施例中，在执行一化学机械研磨的步骤之后，至少有一个位元线结构在其顶部的宽度比其底部的宽度小20％。

在一些实施例中，在执行一化学机械研磨的步骤之后，至少有一个位元线结构在其顶部的宽度比其底部的宽度小30％。

在一些实施例中，在执行一化学机械研磨的步骤之后，至少有一个位元线结构在其顶部的宽度要比其底部的宽度小40％。

在一些实施例中，该制备方法还包括在该硅化钴层和该多个位元线结构上共形地沉积一氮化钛层的步骤之前执行一后清(post-cleaning)洗操作。

在一些实施例中，通过去去除该位元线结构的一顶角、与该位元线结构相邻的部分氮化钛层、与该氮化钛层相邻的部分第一钨层，以及位于该第一钨层、该氮化钛层和该位元线结构上方的部分第二钨层来执行蚀刻第二钨层以形成一凹槽的步骤。

在一些实施例中，执行一倾斜干蚀刻以去除该位元线结构的一顶角。

在一些实施例中，通过旋涂、溅镀、原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)或其组合工艺来执行沉积一着陆垫的步骤。

本公开另提供一种半导体结构，包括：一基底，具有多个导电部和多个介电部；多个位元线结构，设置在该导电部上并从该基底突出；一多晶硅层，设置在该基底的该多个介电部上；一硅化钴层，设置在该多晶硅层上，其中该多个位元线结构穿透该多晶硅层并从该硅化钴层突出；一氮化钛层，共形地设置在该硅化钴层和该多个位元线结构上；一第一钨层，设置在该氮化钛层上；一第二钨层，设置在该第一钨层上；以及一着陆垫，设置在该位元线结构的一顶角中和部分第二钨层上；其中至少有一个位元线结构在其顶部的宽度小于其底部的宽度。

在一些实施例中，至少一个位元线结构包括依次堆叠在该基底上的一金属氮化物层、一位元线层和一硬遮罩层。

在一些实施例中，至少一个位元线结构包括依次堆叠在该基底上的一氮化钛层、一位元线层和一氮化硅层。

在一些实施例中，至少有一个位元线结构在其顶部的宽度比其底部的宽度小20％。

在一些实施例中，至少有一个位元线结构在其顶部的宽度比其底部的宽度小30％。

在一些实施例中，至少有一个位元线结构在其顶部的宽度比其底部的宽度小40％。

在本公开中，通过允许至少有一个位元线结构在其顶部的宽度小于其底部的宽度，半导体结构可以有一个增加的总钨量。位元线结构和着陆垫之间的接触面增加，因此可以减少着陆垫的电阻。因此，半导体结构的性能可以得到提升。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号指相同的元件。

图1是流程图，例示本公开一实施例的半导体结构的制备方法。

图2是剖视图，例示在图1中步骤S101执行期间的半导体结构。

图3是剖视图，例示在图1中步骤S103执行期间的半导体结构。

图4是剖视图，例示在图1中步骤S103执行之后的半导体结构。

图5是剖视图，例示本公开一第一实施例在图1中步骤S105执行之后的半导体结构。

图6是剖视图，例示本公开该第一实施例在图1中步骤S107执行之后的半导体结构。

图7是剖视图，例示本公开该第一实施例在图1中步骤S109执行之后的半导体结构。

图8是剖视图，例示本公开该第一实施例在图1中的步骤S111执行之后的半导体结构。

图9是剖视图，例示本公开该第一实施例在图1中步骤S113执行之后的半导体结构。

图10是剖视图，例示本公开该第一实施例在图1中步骤S115执行之后的半导体结构。

图11是剖视图，例示本公开该第一实施例在图1中步骤S117执行之后的半导体结构。

图12是剖视图，例示本公开一第二实施例在图1中步骤S105执行之后的半导体结构。

图13是剖视图，例示本公开该第二实施例在图1中步骤S107执行之后的半导体结构。

图14是剖视图，例示本公开该第二实施例在图1中步骤S109执行之后的半导体结构。

图15是剖视图，例示本公开该第二实施例在图1中步骤S111执行之后的半导体结构。

图16是剖视图，例示本公开该第二实施例在图1中步骤S113执行之后的半导体结构。

图17是剖视图，例示本公开该第二实施例在图1中步骤S115执行之后的半导体结构。

图18是剖视图，例示本公开该第二实施例在图1中步骤S117执行之后的半导体结构。

附图标记说明：

10：制备方法

20：半导体结构

201：半导体基底

201a：导电部

201b：介电部

203：位元线结构

203a：金属氮化物层

203b：位元线层

203c：硬遮罩层

205：多晶硅层

207：硅化钴层

209：氮化钛层

211：第一钨层

213：第二钨层

215：着陆垫

BT1：子弹形的顶部

CT1：锥形的顶部

FT1：平坦顶部

FT2：平坦顶部

HS：水平表面

R1：凹槽

RP1：部分

RP2：部分

RP3：部分

RP4：部分

S101：步骤

S103：步骤

S105：步骤

S107：步骤

S109：步骤

S111：步骤

S113：步骤

S115：步骤

S117：步骤

W1：宽度

W1'：宽度

W2：宽度

W2'：宽度

W3：宽度

X：方向

Y：方向

具体实施方式

为简洁起见，与半导体元件和集成电路(IC)制造有关的现有技术在此可以或不详细描述。此外，本文描述的各种任务和工艺步骤可以并入具有本文未详细描述的附加步骤或功能的更全面的程序或工艺中。特别是，制造半导体元件和基于半导体的集成电路的各种步骤是众所周知的，因此，为了简洁起见，本文对许多现有步骤的描述将仅作简要描述，或完全省略而不提供其工艺细节。

现在用具体的语言说明附图中所示本公开的实施例(或实例)。应当理解，在此不旨限制本公开的范围。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例作为修改或设计其它结构或工艺而实现与本公开相同的目的。参考数字可以在整个实施例中重复，但并未意旨一个实施例的特征适用于另一个实施例，即使它们共用相同的参考数字。

应当理解，尽管用语第一、第二、第三等在此可用于描述各种元素、部件、区域、层或部分，但这些元素、部件、区域、层或部分不应受到用语的限制。除非另有说明，用语仅用于区分一个元素、元件、区域、层或部分与另一个元素、元件、区域、层或部分。因此，下面讨论的第一个元素、元件、区域、层或部分可以被称为第二个元素、元件、区域、层或部分而不偏离本发明概念的教导。

用语仅为描述特定的实施例，并未限制本发明的概念。正如本文所使用的，单数形式的"一"和"该"旨在包括多个形式，除非上下文特别指出。应当理解，用语"包括"和"包含"，当在本说明书中使用时，指出了所述特征、整数、步骤、操作、元素或元件的存在，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元素、元件或其组合。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下方(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一元件或特征与另一(其他)元件或特征的关系。该空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述元件可以具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可以同样相应地进行直译。

本公开的内容将参照附图中的编号要素进行详细说明。应当理解，附图是大为简化的形式，并未按比例绘制。此外，为了清楚地说明和理解本发明，尺寸也被放大。

图1是流程图，例示本公开一实施例的半导体结构20的制备方法10。图2至图18是剖视图，例示本公开一些实施例在制备方法10中的每一个步骤执行之后的半导体结构20。

参照图1和图2，在步骤S101中提供具有多个位元线结构203的半导体基底201。在本公开内容中，用语"基底"是指并包括一种基础材料或结构，其上可形成材料。应当理解，基底可以包括单一材料、多个不同材料的层、具有不同材料或不同结构区域的一个或多个层，或其他类似的安排。这些材料可以包括半导体、绝缘体、导体，或其组合。例如，半导体基底201可以是半导体基底、支撑结构上的基础半导体层、金属电极，或具有一个或多个层、结构或区域形成的半导体基底。半导体基底201可以是现有的硅基底或其他包括半导电材料层的块状(bulk)基底。在一些实施例中，半导体基底201可以是硅(Si)基底、锗(Ge)基底、硅锗(SiGe)基底、蓝宝石上的硅(SOS)基底、石英上的硅基底、绝缘体上的硅(SOI)基底、III-V族化合物半导体、其组合或类似物。半导体基底201包含导电部201a及介电部201b。

根据本公开的一些实施例，如图2所示，位元线结构203可以包括依次堆叠在基底上的金属氮化物层203a、位元线层203b和硬遮罩层203c。金属氮化物层203a可以是，例如，氮化钛层。硬遮罩层230c可以是，例如，氮化硅层。在一些实施例中，在形成金属氮化物层203a之前，基底201可以执行金属前清洗(pre-metal cleaning)操作。此外，在一些实施例中，在形成金属氮化物层203a之后，基底201可以执行金属后清洗(post-metal cleaning)操作。其他清洗操作或次操作可以选择地应用，在此不作限制。

多个位元线结构203可以是相同或不同。在一些实施例中，在位元线结构203(见图2)附近不形成凹陷部分。在一些实施例中，在位元线结构203附近形成凹陷部分(未显示)。位元线结构203的堆积材料的安排细节在此不受限制，可以根据不同的应用调整。

参照图1、图3和图4，在步骤S103中，多晶硅层205和硅化钴层207依次沉积在半导体基底201上。例如旋涂(spin-coating)、溅镀(sputtering)、原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)或其组合等工艺可用于执行步骤S103。根据本公开的一个优选实施例，步骤S103是使用ALD。此外，如图4所示，多个位元线结构203穿透多晶硅层205并从硅化钴层207突出。

参照图1、图5和图12，在步骤S105中，多个位元线结构203被非等向性地蚀刻，使至少一个位元线结构203的顶部的一部分(即图5中的RP1或图12中的RP2)被移除。

在根据本公开的一第一实施例中，非等向性地蚀刻多个位元线结构203的步骤是通过在含氟化合物存在下，在10℃至200℃的温度和0.1托(torr)至30托的压力范围内，非等向性地蚀刻至少一个位元线结构203的硬遮罩层203c来执行。如图所示5，在根据本公开的该第一实施例中，至少一个位元线结构203具有锥形的顶部CT1。

在根据本公开的一第二实施例中，非等向性地蚀刻多个位元线结构203的步骤是通过以下方式执行：在硅化钴层207上形成一抗蚀层(未示出)，其中该抗蚀层填充两个相邻的位元线结构203之间的空间；回蚀(etch back)该抗蚀层以曝露位元线结构203的硬遮罩层203c；在含氟化合物的存在下，在10℃至200℃的温度和0.1托至30托的压力范围内，非等向性地蚀刻至少一个位元线结构203的硬遮罩层203c；以及通过干式剥离(dry stripping)或湿式剥离(wet stripping)去除残留的抗蚀层。如图所示12，在根据本公开的该第二实施例中，至少有一个位元线结构203具有子弹形的顶部BT1。

在一些实施例中，含氟化合物选自由氟化氢、三氟甲烷、四氟甲烷、和六氟化硫组成的一组。在本公开的一个优选实施例中，含氟化合物是氟化氢。

在一些实施例中，在执行步骤S105之后，得到具有圆形的顶部、子弹形的顶部、圆锥形的顶部、或尖形的顶部的位元线结构203。

参照图1、图6和图13，在步骤S107中，氮化钛层209被共形地沉积在硅化钴层207和多个位元线结构203上。例如旋涂、溅镀、原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)或其组合等工艺可用于执行步骤S107。根据本公开的一个优选实施例，步骤S107是使用ALCVD或LPCVD。

在一些实施例中，在执行步骤S107之前可以执行一后清洗(post-cleaning)操作。任何现有的清洗方法都适用于该后清洗操作的执行。例如，可以使用选自四氯化钛、四氯化钽或其组合的还原剂来选择地执行清洗工艺。

参照图1、图7和图14，在步骤S109中，第一钨层211被沉积在氮化钛层209上。例如旋涂、溅镀、原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)，或其组合等工艺可用于执行步骤S109。根据本公开的一个优选实施例，步骤S109是使用ALCVD或LPCVD。

参照图1、图8和图15，在步骤S111中，执行化学机械研磨(CMP)，以去除氮化钛层209的一部分和至少一个位元线结构203的部分顶部，以形成一实质上平坦的水平表面HS。整体去除的部分在图8中以符号RP3或图15中以符号RP4表示。用语"水平"是指沿X方向的一方向。如图8所示，在执行步骤S111之后，至少有一个位元线结构203具有平坦顶部FT1。位元线结构203的平坦顶部FT1的宽度W1小于位元线结构203的底部的宽度W3。如图15所示，在执行步骤S111之后，至少有一个位元线结构203具有平坦顶部FT2。位元线结构203的平坦顶部FT2的宽度W2也小于位元线结构203的底部的宽度W3。在一些实施例中，在化学机械研磨的步骤执行之后，至少有一个位元线结构203在其顶部的宽度W1或W2比其底部的宽度W3小20％。优选的是，在化学机械研磨的步骤执行之后，至少有一个位元线结构203在其顶部的宽度W1或W2比其底部的宽度W3小30％。更优选的是，在化学机械研磨的步骤执行之后，至少有一个位元线结构203在其顶部的宽度W1或W2比其底部的宽度W3小40％。

参照图1、图9和图16，在步骤S113中，第二钨层213被沉积在第一钨层211上。例如旋涂、溅镀、原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)，或其组合等工艺可用于执行步骤S113。根据本公开的一个优选实施例，步骤S113是使用PVD。

参照图1、图10和图17，在步骤S115中，第二钨层213被蚀刻以形成开口，并被连续回蚀以形成凹槽R1。位元线结构203的一顶角、与位元线结构203该顶角相邻的部分氮化钛层209、与部分氮化钛层209相邻的部分第一钨层211、和部分第二钨层213(在第一钨层211、氮化钛层209和位元线结构203上方)被移除。在一些实施例中，位元线结构203的该顶角是通过倾斜干蚀刻的操作移除。在一些实施例中，在蚀刻第二钨层213以形成凹槽R1的步骤之后，至少有一个位元线结构203在其顶部的宽度W1'或W2'小于其底部的宽度W3。

参照图1、图11和图18，在步骤S117中，沉积着陆垫215以填充凹槽R1并覆盖凹槽R1周围的部分第二钨层213。可以使用例如旋涂、溅镀、原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)，或其组合的工艺来执行步骤S117。根据本公开的一个优选实施例，步骤S117是使用ALD。

在本公开中，通过允许至少有一个位元线结构在其顶部的宽度小于其底部的宽度，半导体结构可以有一个增加的总钨量。位元线结构和着陆垫之间的接触面增加，因此可以减少着陆垫的电阻。因此，半导体结构的性能可以得到提升。

虽然已详述本公开及其优点，然而应理解可以进行各种变化、取代与替代而不脱离公开权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解以根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包括于本公开案的公开权利要求内。

Claims (20)

1.一种半导体结构的制备方法，包括：

提供具有多个位元线结构的一基底；

在该基底上依次沉积一多晶硅层和一硅化钴层，其中该多个位元线结构穿透该多晶硅层并从该硅化钴层突出；

非等向性地蚀刻该多个位元线结构，以去除至少一个位元线结构的部分顶部；

在该硅化钴层和该多个位元线结构上共形地沉积一氮化钛层；

在该氮化钛层上沉积一第一钨层；

执行一化学机械研磨，以去除该氮化钛层的一部分和至少一个位元线结构的部分顶部，因此形成一实质上平坦的水平表面，其中至少有一个位元线结构在其顶部的宽度小于其底部的宽度；

在该第一钨层上沉积一第二钨层；

蚀刻该第二钨层以形成一凹槽，其中该位元线结构的一顶角被移除；以及

沉积一着陆垫以填充该凹槽，并覆盖该凹槽周围的部分第二钨层。

2.如权利要求1所述的制备方法，其中提供具有多个位元线结构的一基底的步骤是通过依次堆叠一金属氮化物层、一位元线层和一硬遮罩层来执行，以在该基底上形成至少一个位元线结构。

3.如权利要求2所述的制备方法，其中该金属氮化物层是氮化钛层，而该硬遮罩层是氮化硅层。

4.如权利要求1所述的制备方法，其中通过旋涂、溅镀、原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)或其组合工艺，来执行在该基底上依次沉积一多晶硅层和一硅化钴层的步骤。

5.如权利要求1所述的制备方法，其中非等向性地蚀刻该多个位元线结构，以去除至少一个位元线结构的部分顶部的步骤是通过在一含氟化合物存在下，在10℃至200℃的温度和0.1托至30托的压力范围内，非等向性地蚀刻至少一个位元线结构的氮化硅层来执行。

6.如权利要求1所述的制备方法，其中非等向性地蚀刻该多个位元线结构，以去除至少一个位元线结构的部分顶部的步骤是通过以下方式执行：

在该硅化钴层上形成一抗蚀层，其中该抗蚀层填充两个相邻的位元线结构之间的空间；

回蚀该抗蚀剂层以曝露该位元线结构的氮化硅层；

在一含氟化合物存在下，在10℃至200℃的温度和0.1托至30托的压力范围内，非等向性地蚀刻至少一个位元线结构的氮化硅层；以及

通过一干式剥离或一湿式剥离以去除该抗蚀层的残留部分。

7.如权利要求5或权利要求6所述的制备方法，其中该含氟化合物选自由氟化氢、三氟甲烷、四氟甲烷和六氟化硫组成的一组。

8.如权利要求1所述的制备方法，其中在执行一化学机械研磨的步骤之后，至少有一个位元线结构在其顶部的宽度比其底部的宽度小20％。

9.如权利要求8所述的制备方法，其中在执行一化学机械研磨的步骤之后，至少有一个位元线结构在其顶部的宽度比其底部的宽度小30％。

10.如权利要求9所述的制备方法，其中在执行一化学机械研磨的步骤之后，至少有一个位元线结构在其顶部的宽度比其底部的宽度小40％。

11.如权利要求1所述的制备方法，还包括在该硅化钴层和该多个位元线结构上共形地沉积一氮化钛层的步骤之前执行一后清洗(post-cleaning)操作。

12.如权利要求1所述的制备方法，其中通过去除该位元线结构的一顶角、与该位元线结构相邻的部分氮化钛层、与该氮化钛层相邻的部分第一钨层以及位于该第一钨层、该氮化钛层和该位元线结构上方的部分第二钨层来执行蚀刻该第二钨层以形成一凹槽的步骤。

13.如权利要求1所述的制备方法，其中执行一倾斜干蚀刻以去除该位元线结构的一顶角。

14.如权利要求1所述的制备方法，其中通过旋涂、溅镀、原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)，或其组合工艺来执行沉积一着陆垫的步骤。

15.一种半导体结构，包括：

一基底，具有多个导电部和多个介电部介电部；

多个位元线结构，设置在该导电部上，并从该基底突出；

一多晶硅层，设置在该基底的该多个介电部上；

一硅化钴层，设置在该多晶硅层上，其中该多个位元线结构穿透该多晶硅层并从该硅化钴层突出；

一氮化钛层，共形地设置在该硅化钴层和该多个位元线结构上；

一第一钨层，设置在该氮化钛层上；

一第二钨层，设置在该第一钨层上；以及

一着陆垫，设置在该位元线结构的一顶角中和部分第二钨层上；

其中至少有一个位元线结构在其顶部的宽度小于其底部的宽度。

16.如权利要求15所述的半导体结构，其中至少一个位元线结构包括依次堆叠在该基底上的一金属氮化物层、一位元线层和一硬遮罩层。

17.如权利要求16所述的半导体结构，其中该金属氮化物层是氮化钛层，而该硬遮罩层是氮化硅层。

18.如权利要求15所述的半导体结构，其中至少有一个位元线结构在其顶部的宽度比其底部的宽度小20％。

19.如权利要求18所述的半导体结构，其中至少有一个位元线结构在其顶部的宽度比其底部的宽度小30％。

20.如权利要求19所述的半导体结构，其中至少有一个位元线结构在其顶部的宽度比其底部的宽度小40％。

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